KR20050031400A - 다단자형 적층 세라믹 전자부품의 제조방법 - Google Patents

다단자형 적층 세라믹 전자부품의 제조방법 Download PDF

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Abstract

본 발명은 도전 페이스트의 인쇄에 의해 내부전극 패턴을 형성한 경우에, 내부전극을 고정밀도로 인쇄할 수 있는, 다단자형 적층 세라믹 전자부품의 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 다단자형 적층 세라믹 전자부품의 제조방법에 따르면, 내부전극(4, 5)이 세라믹 소결체(2)에 매설되어 있으며, 내부전극(4, 5)이 제 1 측면에 인출되어 있는 복수의 인출 전극부(4a, 4b, 5a, 5b)와, 제 2 측면에 인출되는 제 2 인출 전극부(4c, 4d, 5c)를 갖는 다단자형 적층 세라믹 전자부품의 제조시에, 마더(mother) 세라믹 그린시트상에 형성되는 내부전극 패턴으로서, 서로 이웃하는 한 쌍의 내부전극(4, 5)의 한쪽 내부전극의 제 2 인출 전극부(4c, 4d)와, 다른쪽 내부전극의 제 1 인출 전극부(4a, 4b)가 연결되어 있지 않으며, 또한 제 1, 제 2 측면을 잇는 방향과 직교하는 방향에 있어서 번갈아 배치되어 있는 내부전극 패턴이 사용된다.

Description

다단자형 적층 세라믹 전자부품의 제조방법{Method of producing multi-terminal type laminated ceramic electronic component}
본 발명은, 예를 들면, 다단자형 적층 세라믹 커패시터와 같은 다단자형 적층 세라믹 전자부품의 제조방법에 관한 것으로, 보다 상세하게는, 내부전극에 연결된 인출 전극부의 형상이 개량된 내부전극 패턴을 사용한 다단자형 적층 세라믹 전자부품의 제조방법에 관한 것이다.
종래, 각각이 복수의 단자전극에 접속되어 있는 복수의 내부전극을 세라믹층을 개재해서 적층하여 이루어지는 다단자형 적층 세라믹 전자부품이 여러가지 제안되어 있다. 예를 들면, 하기의 특허문헌 1에는, 도 16에 약도적으로 사시도로 나타내는 다단자형 적층 세라믹 커패시터(101)가 개시되어 있다. 도 16에 나타내는 바와 같이, 다단자형 적층 세라믹 커패시터(101)에서는, 세라믹 소결체(102) 내에 있어서, 복수의 내부전극(103∼108)이 세라믹층을 개재하여 적층되어 있다. 내부전극(103∼108)은, 각각, 소결체(102)의 상면에 인출되어 있는 인출 전극부(103a, 103b∼108a, 108b)를 갖는다.
한편, 내부전극(103∼108)은, 각각, 소결체(102)의 하면에 인출되어 있는 복수의 인출 전극부(도시하지 않음)를 갖는다.
내부전극(103∼108)에서는, 적층방향에 있어서 인접하는 내부전극의 인출 전극부가 서로 겹치지 않도록 형성되어 있다. 예를 들면, 내부전극(103)의 인출 전극부(103a, 103b)와, 내부전극(104)의 인출 전극부(104a, 104b)가 겹치지 않도록 되어 있다. 또한, 내부전극(105)의 인출 전극부(105a, 105b)는 내부전극(103)의 인출 전극부(103a, 103b)와 적층방향에 있어서 서로 포개지는 위치에 배치되어 있다.
적층 세라믹 커패시터(101)에서는, 세라믹 소결체(102)의 상면에 4개의 단자전극이 형성된다. 즉, 제 1 단자전극은 내부전극(104, 106, 108)의 인출 전극부(104a, 106a, 108a)를 전기적으로 접속하도록 형성된다. 한편, 제 2 단자전극은 내부전극(103, 105, 107)의 인출 전극부(103a, 105a, 107a)를 전기적으로 접속하도록 형성된다. 제 3 단자전극은 내부전극(104, 106, 108)의 인출 전극부(104b, 106b, 108b)를 전기적으로 접속하도록, 제 4 단자전극은 내부전극(103, 105, 107)의 인출 전극부(103b, 105b, 107b)를 전기적으로 접속하도록 형성된다.
따라서, 제 1 단자전극과 제 3 단자전극을 핫측(hot side), 제 2 단자전극과 제 4 단자전극을 접지전극에 접속함으로써, 서로 이웃하는 내부전극에 있어서, 예를 들면 내부전극(103)과 내부전극(104)에 있어서 전류가 흐르는 방향을 역방향으로 할 수 있다. 그러므로, 서로 이웃하는 내부전극에 있어서 전류가 흐름으로써 발생하는 자속(磁束)을 상쇄할 수 있다. 따라서, 등가직렬 인덕턴스를 작게 하는 것이 가능하게 되고 있다.
[특허문헌 1] 일본국 특허공개 평2-256216호 공보
다단자형 적층 세라믹 커패시터(101)와 같은 복수의 인출 전극부를 갖는 복수의 내부전극이 적층 세라믹층을 개재해서 적층되어 있는 구조를 갖는 적층 세라믹 전자부품은 마더 적층체를 제작한 후, 이 마더 적층체를 개개의 적층 세라믹 전자부품 단위의 적층체 칩으로 절단하고, 얻어진 적층체 칩을 소성하는 각 공정을 구비하는 제조방법에 의해 얻어지고 있다.
마더 적층체를 얻을 때에는, 마더 세라믹 그린시트상에 도전 페이스트를 스크린 인쇄함으로써 마더 내부전극 패턴(mother internal electrode pattern)이 형성된다.
도 17a 및 도 17b는 이러한 종류의 적층 세라믹 전자부품의 제조시에, 적층방향으로 인접하는 마더 세라믹 그린시트에 인쇄되는 각 마더 내부전극 패턴을 나타내는 모식적 평면도이다. 즉, 한쪽의 마더 세라믹 그린시트상에 도 17a에 나타내는 마더 내부전극 패턴(111)이 인쇄된다. 또한, 내부전극 패턴(111)이 인쇄된 마더 세라믹 그린시트에 적층되는 제 2 마더 세라믹 그린시트상에는, 도 17b에 나타내는 마더 내부전극 패턴(112)이 인쇄된다. 마더 내부전극 패턴(111)에서는, 1개의 적층 세라믹 전자부품에 있어서의 1개의 내부전극을 구성하는 부분(113)이 복수 구성되어 있다. 마더 내부전극 패턴(112)에 있어서도, 1개의 적층 세라믹 전자부품의 1개의 내부전극(114)이 복수 인쇄되어 있다.
내부전극(113, 114)은 겹쳐 맞춰졌을 때에, 인출 전극부(113a, 113b)와, 인출 전극부(114a, 114b)가 서로 포개지지 않도록, 또한 인출 전극부(113c, 113d)와, 인출 전극부(114c, 114d)가 서로 포개지지 않도록 배치되어 있다. 그리고, 내부전극 패턴(111)에 있어서는, 내부전극(113)과 옆의 내부전극(113A)에 있어서, 인출 전극부가 연결되어 있다. 즉, 내부전극(113)의 인출 전극부(113c, 113d)와, 내부전극(113A)의 인출 전극부(113a, 113b)가 연결되어 있다. 이와 같이, 인접하는 내부전극의 인출 전극부를 연결하고 있는 것은, 복수의 마더 세라믹 그린시트를 적층한 후, 두께방향으로 절단했을 때에, 인출 전극부를 절단에 의해 나타난 적층체 칩의 측면에 확실히 노출시키기 위함이다.
그러나, 상기 내부전극 패턴(111)을 도전 페이스트의 스크린 인쇄에 의해 예를 들면 도 18에 화살표 X로 나타내는 방향으로 인쇄한 경우, 화살표 A로 나타내는 바와 같이, 인쇄된 내부전극 패턴에 있어서 번짐이 발생하여, 내부전극의 형상을 정확하게 인쇄할 수 없다고 하는 문제가 있었다. 즉, 도 18의 화살표 X로 나타내는 방향으로 스크린 인쇄가 행해졌다고 하면, 예를 들면, 내부전극(113)과 내부전극(113A) 사이에서는, 쌍방의 인출 전극부가 연결되어 있기 때문에, 바깥둘레 가장자리가 내부전극 패턴으로 둘러싸인 창문부(window portions;C)가 형성되게 된다. 창문부(C)와 같이, 주위가 내부전극 패턴으로 둘러싸이고, 또한 내부전극용 도전 페이스트가 도포되어 있지 않은 닫힌 부분이 존재하면, 도전 페이스트가 더이상 확산될 수 없어서, 화살표 A로 나타내는 번짐이 자주 발생하였다.
따라서, 소망으로 하는 내부전극이 고정밀도로 인쇄된 적층 세라믹 전자부품을 얻는 것이 곤란하였다.
본 발명의 목적은, 상술한 종래기술의 현상을 감안하여, 복수의 인출 전극부를 갖는 복수의 내부전극이 세라믹층을 개재해서 적층되어 있는 적층 세라믹 전자부품의 제조방법으로서, 마더 적층체를 얻을 때의, 내부전극 패턴의 인쇄 정밀도를 효과적으로 높일 수 있으며, 그것에 의해 소망으로 하는 내부전극이 고정밀도로 형성되어 있는 다단자형 적층 세라믹 전자부품의 제조방법을 제공하는 데 있다.
본원의 제 1 발명은, 복수의 내부전극이 매설된 세라믹 소결체와, 상기 세라믹 소결체의 제 1 측면에 형성된 복수의 제 1 단자전극과, 상기 제 1 측면과 대향하는 제 2 측면에 형성된 복수의 제 2 단자전극을 구비하며, 상기 각 내부전극이 제 1 측면에 인출되는 복수의 제 1 인출 전극부와, 제 2 측면에 인출되는 제 2 인출 전극부를 갖는 다단자형 적층 세라믹 전자부품의 제조방법으로서, 상기 내부전극이 매트릭스형상으로 복수 형성된 내부전극 패턴이 인쇄된 마더(mother) 세라믹 그린시트를 준비하는 공정과, 복수의 상기 마더 세라믹 그린시트를 적층하고, 내부전극 패턴이 인쇄되어 있지 않은 마더 세라믹 그린시트를 상하에 적층하여, 마더 적층체를 얻는 공정과, 상기 마더 적층체를 두께방향으로 절단하여, 개개의 다단자형 적층 세라믹 전자부품 단위의 적층체 칩을 얻는 공정과, 상기 적층체 칩을 소성하여, 세라믹 소결체를 얻는 공정과, 상기 세라믹 소결체의 소성에 앞서, 혹은 소성 후에 상기 제 1, 제 2 단자전극을 형성하는 공정을 구비하고, 상기 내부전극 패턴으로서, 서로 이웃하는 내부전극 중, 한쪽 내부전극의 복수의 제 2 인출 전극부와, 다른쪽 내부전극의 제 1 인출 전극부가 연결되어 있지 않으며, 또한 상기 제 1, 제 2 측면이 연장되는 방향에 있어서 번갈아 배치되어 있는 내부전극 패턴을 사용하고 있는 것을 특징으로 한다.
본원의 제 2 발명은, 복수의 내부전극이 매설된 세라믹 소결체와, 상기 세라믹 소결체의 제 1 측면에 형성된 복수의 제 1 단자전극과, 상기 제 1 측면과 대향하는 제 2 측면에 형성된 복수의 제 2 단자전극을 구비하며, 상기 각 내부전극이 제 1 측면에 인출되는 복수의 제 1 인출 전극부와, 제 2 측면에 인출되는 제 2 인출 전극부를 갖는 다단자형 적층 세라믹 전자부품의 제조방법으로서, 상기 내부전극이 매트릭스형상으로 복수 형성된 내부전극 패턴이 인쇄된 마더 세라믹 그린시트를 준비하는 공정과, 복수의 상기 마더 세라믹 그린시트를 적층하고, 내부전극 패턴이 인쇄되어 있지 않은 제 2 마더 세라믹 그린시트를 상하에 적층하여, 마더 적층체를 얻는 공정과, 상기 마더 적층체를 두께방향으로 절단하여, 개개의 다단자형 적층 세라믹 전자부품 단위의 적층체 칩을 얻는 공정과, 상기 적층체 칩을 소성하여, 세라믹 소결체를 얻는 공정과, 상기 세라믹 소결체의 소성에 앞서, 혹은 소성 후에 상기 제 1, 제 2 단자전극을 형성하는 공정을 구비하고, 상기 내부전극 패턴으로서, 서로 이웃하는 내부전극 중, 한쪽 내부전극의 제 2 인출 전극부와, 다른쪽 내부전극의 제 1 인출 전극부가 연결되어 있지 않으며, 또한 한쪽 내부전극의 인출 전극부의 선단이 다른쪽 내부전극의 인출 전극부 사이에 위치하는 내부전극 패턴을 사용하는 것을 특징으로 한다.
본원의 제 3 발명은, 복수의 내부전극이 매설된 세라믹 소결체와, 상기 세라믹 소결체의 제 1 측면에 형성된 복수의 제 1 단자전극과, 상기 제 1 측면과 대향하는 제 2 측면에 형성된 복수의 제 2 단자전극을 구비하며, 상기 각 내부전극이 제 1 측면에 인출되는 복수의 제 1 인출 전극부와, 제 2 측면에 인출되는 제 2 인출 전극부를 갖는 다단자형 적층 세라믹 전자부품의 제조방법으로서, 상기 내부전극이 매트릭스형상으로 복수 형성된 내부전극 패턴이 인쇄된 마더 세라믹 그린시트를 준비하는 공정과, 복수의 상기 마더 세라믹 그린시트를 적층하고, 내부전극 패턴이 인쇄되어 있지 않은 제 2 마더 세라믹 그린시트를 상하에 적층하여, 마더 적층체를 얻는 공정과, 상기 마더 적층체를 두께방향으로 절단하여, 개개의 다단자형 적층 세라믹 전자부품 단위의 적층체 칩을 얻는 공정과, 상기 적층체 칩을 소성하여, 세라믹 소결체를 얻는 공정과, 상기 세라믹 소결체의 소성에 앞서, 혹은 소성 후에 상기 제 1, 제 2 단자전극을 형성하는 공정을 구비하고, 상기 내부전극 패턴으로서, 서로 이웃하는 내부전극 중, 한쪽 내부전극의 제 2 인출 전극부와, 다른쪽 내부전극의 제 1 인출 전극부가 연결되어 있지 않으며, 한쪽 또는 다른쪽 내부전극의 인출 전극부의 선단이 다른쪽 또는 한쪽 내부전극의 인출 전극부 사이에 위치하지 않는 내부전극 패턴을 사용하는 것을 특징으로 한다.
제 1∼제 3 발명의 어느 특정한 형태에서는, 상기 내부전극 패턴이 형성된 복수의 마더 세라믹 그린시트를 적층할 때에, 상층의 내부전극 패턴의 내부전극의 제 1, 제 2 인출 전극부의 위치와, 하층의 내부전극 패턴의 상당하는 위치에 있는 내부전극의 제 1, 제 2 인출 전극부의 위치가 제 1, 제 2 측면이 연장되는 방향에 있어서 서로 겹치지 않도록, 복수의 상기 마더 세라믹 그린시트가 적층된다.
제 1∼제 3 발명의 다른 특정한 형태에서는, 소결체가 상기 제 1, 제 2 측면을 연결하고 있는 제 1, 제 2 단면을 더 구비하며, 상기 제 1, 제 2 단면에 인출된 제 3, 제 4 인출 전극부가 더 구비되어 있다.
<발명의 실시형태>
이하, 도면을 참조하면서, 본 발명의 구체적인 실시형태를 설명함으로써, 본 발명을 명확히 한다.
(제 1 실시형태)
도 2는 본 발명의 제 1 실시형태에 의해 얻어지는 다단자형 적층 세라믹 전자부품으로서의 다단자형 적층 커패시터를 나타내는 사시도이다. 다단자형 적층 세라믹 커패시터(1)는 소결체(2)를 갖는다. 세라믹 소결체(2)는 서로 대향하는 제 1, 제 2 측면(2a, 2b)과, 단면(2c, 2d)과, 상면(2e) 및 하면(2f)을 갖는 직육면체상의 형상을 갖는다.
제 1, 제 2 측면(2a, 2b)에는, 각각, 제 1, 제 2 단자전극(3a∼3d, 3e∼3h)이 형성되어 있다. 제 1 측면(2a)에 형성된 단자전극(3a∼3d)은, 각각, 세라믹 소결체(2)를 개재하여, 제 2 측면(2b)에 형성된 단자전극(3e∼3h)에 대향하도록 형성되어 있다.
세라믹 소결체(2) 내에는, 복수의 내부전극이 형성되어 있다. 도 3a 및 도 3b는 세라믹 소결체(2) 내에 있어서, 세라믹층을 개재하여 서로 포개지는 한 쌍의 내부전극이 형성되어 있는 면을 모식적으로 나타내는 각 사시도이다. 즉, 도 3a에 나타내는 내부전극(4)이 도 3b에 나타내는 내부전극(5)에 대하여, 세라믹층을 개재해서 서로 포개지도록 배치되어 있다. 내부전극(4)은 세라믹 소결체(2)의 측면(2a)에 인출되어 있는 인출 전극부(4a, 4b)와, 측면(2b)에 인출되어 있는 인출 전극부(4c, 4d)를 갖는다. 인출 전극부(4a, 4b)는 도 2에 나타낸 단자전극(3b, 3d)에 전기적으로 접속되어 있다. 인출 전극부(4c, 4d)는 측면(2b)에 형성된 단자전극(3e, 3g)에 접속되어 있다.
한편, 내부전극(5)은 측면(2a)에 인출되어 있는 인출 전극부(5a, 5b)와, 측면(2b)에 인출되어 있는 인출 전극부(5c, 5d)를 갖는다. 인출 전극부(5a, 5b)는, 도 2에 나타낸 단자전극(3a, 3c)에 각각 전기적으로 접속되어 있으며, 인출 전극부(5c, 5d)는 측면(2b)에 형성되어 있는 단자전극(3f, 3h)에 각각 전기적으로 접속되어 있다.
세라믹 소결체(2) 내에는, 내부전극(4, 5)이 두께방향, 즉 적층방향에 있어서 번갈아 배치되어 있다.
다단자형 적층 세라믹 커패시터(1)에서는, 예를 들면 단자전극(3a, 3c, 3f, 3h)이 핫측(hot side)의 전위에 접속되고, 단자전극(3b, 3d, 3e, 3g)이 접지측 전위에 접속된다. 따라서, 내부전극(4, 5)에 있어서 전류가 흐르는 방향이 역방향이되고, 그것에 의해 상하의 내부전극(4, 5)에 전류가 흘렀을 때에 발생하는 자속이 서로 소거된다. 또한, 단자전극(3a, 3c)과, 단자전극(3b, 3d) 사이의 거리가 짧기 때문에, 즉 다른 전위에 접속되는 단자전극간의 거리가 짧게 되어 있다. 따라서, 내부전극(4, 5)에 있어서 전류가 흐르는 경로가 짧게 되어 있다.
따라서, 다단자형 적층 세라믹 커패시터(1)에서는, 등가 직렬 인덕턴스(ESL)를 작게 할 수 있다.
본 실시형태에서는, 이와 같은 ESL이 작은 다단자형의 적층 세라믹 커패시터를 고정밀도로 제조할 수 있다. 이것을, 도 1 및 도 4∼도 6을 참조해서 설명한다.
다단자형의 적층 세라믹 커패시터(1)를 제조할 때에는, 마더 세라믹 그린시트를 준비한다. 준비된 마더 세라믹 그린시트상에, 복수의 내부전극이 매트릭스형상으로 배치된 내부전극 패턴을 도전 페이스트의 스크린 인쇄에 의해 형성한다. 이 경우, 복수의 내부전극(4)을 형성하기 위한 내부전극 패턴이 형성된 제 1 마더 세라믹 그린시트와, 복수의 내부전극(5)을 형성하기 위한 내부전극 패턴이 인쇄된 제 2 마더 세라믹 그린시트를 준비한다. 또한, 별도로, 무지(無地)의 마더 세라믹 그린시트를 준비한다.
제 1 마더 세라믹 그린시트상에는, 도 1a에 나타내는 내부전극 패턴이 형성되어 있다. 여기에서는, 도 3a에 나타낸 복수의 내부전극(4)이 매트릭스형상으로 배치되어 있다. 한편, 도 1a에 있어서는, 복수의 내부전극(4A, 4B, 4C)으로서 인접하는 내부전극간의 관계를 규격화하는 것으로 한다. 후술하는 도 1b에 있어서도, 복수의 내부전극(5)에 대하여, 예를 들면 내부전극(5A, 5B 및 5C)으로, 설명을 명확화하는 것으로 한다.
도 1a로부터 명백하듯이, 내부전극(4A)과, 내부전극(4A)의 인출 전극부의 인출방향 양측에 위치하고 있는 내부전극(4B, 4C)은 분리되어서 형성되어 있다. 즉, 내부전극(4A)의 인출 전극부(4a, 4b)와, 인접하는 내부전극(4B)의 인출 전극부(4c, 4d)가 연결되어 있지 않다. 여기에서, 내부전극(4A)의 인출 전극부(4a, 4b)와, 내부전극(4B)의 인출 전극부(4c, 4d)는 각 인출 전극부(4a∼4d)가 연장되는 방향과 교차하는 방향, 즉 도 2의 측면(2a, 2b)이 연장되는 방향에 있어서, 번갈아 배치되어 있다. 따라서, 인접하는 내부전극(4A, 4B)간에, 주위가 도전 페이스트가 도포되는 영역으로 둘러싸여진 창문부가 형성되어 있지 않은 것을 알 수 있다. 내부전극(4A)과, 내부전극(4C) 사이에 있어서도, 마찬가지로 창문부가 형성되어 있지 않다.
마찬가지로, 도 1b에 나타내는 바와 같이, 제 2 마더 세라믹 그린시트상의 내부전극 패턴에서는, 내부전극(5A)과, 측면(2a, 2b)을 잇는 방향에 있어서 인접하는 내부전극(5B, 5C) 사이에, 창문부가 형성되어 있지 않은 것을 알 수 있다.
따라서, 제 1, 제 2 마더 세라믹 그린시트상에 도전 페이스트를 스크린 인쇄하고, 도 1a에 나타내는 내부전극 패턴을 인쇄한 경우, 도 6에 나타내는 바와 같이 인쇄 도형의 번짐이 발생하기 어렵다. 즉, 예를 들면 도 6의 화살표 X방향이 인쇄방향인 경우, 창문부가 형성되어 있지 않기 때문에, 인쇄 도형의 번짐이 발생하기 어렵다. 따라서, 도 18에 나타낸 바와 같이, 종래의 제조방법에서는, 상기 창문부가 내부전극간에 형성되어 있었기 때문에, 인쇄 도형에 번짐이 자주 발생했던 것에 비하여, 본 실시형태에서는, 상기 창문부가 형성되어 있지 않기 때문에, 고정밀도로 내부전극 패턴을 형성할 수 있다.
한편, 내부전극(4A)의 인출 전극부(4a, 4b)와, 인접하는 내부전극(4B)의 인출 전극부(4c, 4d)는, 선단이 인출 전극부가 연장되는 방향과 직교하는 방향에 있어서 동일선상에 위치하고 있다.
다음으로, 도 1a 및 도 1b에 나타난 내부전극 패턴이 인쇄된 제 1, 제 2 마더 세라믹 그린시트를 번갈아 적층하여, 도 4에 나타내는 마더 적층체를 얻는다. 이 마더 적층체를 두께방향으로 가압하고, 도 3의 일점쇄선 D, E를 따라서 절단함으로써, 개개의 적층 세라믹 커패시터 단위의 적층체 칩이 얻어진다.
한편, 상기 마더 적층체(6)에 있어서는, 상층의 내부전극 패턴과, 하층의 내부전극 패턴은 도 1c에 나타내는 바와 같이 적층되어 있다.
즉, 상층의 내부전극(4A)의 하방(下方)에 하층의 내부전극(5)이 위치하도록, 상층의 내부전극 패턴이 세라믹 그린시트를 개재하여 적층되어 있다.
한편, 도 1c의 일점쇄선 D, E는 도 5의 일점쇄선 D, E에 상당하는 부분이다. 따라서, 일점쇄선 D, E를 따라서 마더 적층체(6)를 절단함으로써, 절단면에 인출 전극부(4a∼4d 및 5a∼5d)가 노출되는 것을 알 수 있다.
상기와 같이 해서 얻어진 개개의 다단자형 적층 세라믹 커패시터 단위의 적층체 칩을 소성함으로써, 도 2에 나타낸 소결체(2)가 얻어진다. 그리고, 단자전극(3a∼3h)을 도전 페이스트의 도포 및 베이킹에 의해 형성한다. 이렇게 해서, 다단자형 적층 세라믹 커패시터(1)가 얻어진다.
한편, 단자전극(3a∼3h)의 형성은, 적층체를 얻은 후에, 적층체의 외표면에 도전 페이스트를 부여하고, 적층체의 소성시에, 도전 페이스트의 베이킹을 행함으로써, 단자전극(3a∼3h)이 형성되어도 좋다.
또한, 단자전극(3a∼3h)의 형성은, 도전 페이스트의 도포ㆍ베이킹 외에, 증착ㆍ스퍼터링 또는 도금 등의 다른 방법에 의해 행해져도 좋다.
본 실시형태의 다단자형 적층 세라믹 커패시터(1)의 제조방법에서는, 상기와 같이, 마더 세라믹 그린시트상에 형성되는 내부전극 패턴에 있어서, 인접하는 내부전극간에 창문부가 형성되어 있지 않기 때문에, 내부전극 패턴의 인쇄시에, 각 내부전극을 고정밀도로 인쇄할 수 있다. 따라서, 특성 변동이 적으며, 또한 인접하는 단자전극간의 단락이 발생하기 어려운, 특성이 안정되며, 또한 신뢰성이 우수한 다단자형 적층 세라믹 커패시터를 구성하는 것이 가능해진다.
(제 2 실시형태)
도 7a 및 도 7b는 제 2 실시형태의 제조방법으로 준비되는 내부전극 패턴을 나타내는 각 모식적 평면도이고, 도 8은 제 2 실시형태에서 얻어지는 다단자형의 적층 세라믹 커패시터를 나타내는 사시도이다.
도 8에 나타내는 바와 같이 다단자형 적층 세라믹 커패시터(11)에서는, 세라믹 소결체(2)의 단면(2c, 2d)상에, 제 3, 제 4 단자전극(12a, 12b, 12c, 12d)이 형성되어 있다.
또한, 세라믹 소결체(2)의 측면(2a, 2b)상에, 각각, 제 1, 제 2 단자전극(12e∼12i 및 12j∼12n)이 형성되어 있다.
측면(2a, 2b)에 제 1 실시형태의 경우에 비하여 보다 많은 단자전극(12e∼12i 및 12j∼12n)이 각각 형성되어 있기 때문에, 도 7a 및 도 7b에 나타내는 바와 같이, 내부전극(4A, 5)에 있어서는, 2a 또는 2b에 인출되어 있는 단자 전극부의 수가 증가되어 있다. 즉, 내부전극(4A)을 예로 취하면, 측면(2a)에 인출되어 있는 인출 전극부(4a, 4b)와, 측면(2b)에 인출되어 있는 인출 전극부(4c∼4e)가 형성되어 있다. 마찬가지로, 내부전극(5)에 있어서도, 측면(2a)에 인출되어 있는 인출 전극부(5a∼5c)와, 측면(2b)에 인출되어 있는 인출 전극부(5d, 5e)가 형성되어 있다. 그리고, 단자전극(12a∼12d) 중 어느 하나에 접속되도록, 내부전극 패턴중의 내부전극에 있어서, 상기 단면(2c 또는 2d)에 인출되는 인출 전극부가 형성되어 있다. 즉, 도 7a에 나타내는 내부전극(4)에 있어서는, 인출 전극부(13a, 13b)가 형성되어 있다. 또한, 도 7b에 나타내는 내부전극(5)에서는, 인출 전극부(14a, 14b)가 형성되어 있다. 그 외의 구조에 대해서는, 제 2 실시형태의 적층 세라믹 커패시터의 제조방법은 제 1 실시형태의 제조방법과 동일하다.
제 2 실시형태로부터 명백하듯이, 측면(2a, 2b)에 인출되어 있는 인출 전극부의 수는 제 1 실시형태의 경우의 수에 한정되는 것은 아니다. 또한, 본 발명에 있어서는, 세라믹 소결체(2)의 단면(2c, 2d)에 인출되는 인출 전극부가 형성되어 있어도 좋다.
제 3 인출 전극부(13a, 13b) 및 제 4 인출 전극부(14a, 14b)가 형성되어 있는 경우, 도 7a의 화살표 F로 나타내는 바와 같이, 내부전극(4A)의 인출 전극부(13b)와, 내부전극(4)에 대하여, 단면(2c, 2d)을 잇는 방향으로 인접하고 있으며, 180°반전되어 있는 내부전극(4D)의 인출 전극부(13b)가 분리하고 있는 것이 필요하다. 즉, 내부전극(4A)의 인출 전극부(13b)는 인접하는 내부전극(4)의 인출 전극부(13b)와, 각 인출 전극부(13b, 13b)가 연장되는 방향과 교차하는 방향에 있어서 떨어져 있다.
본 실시형태에 있어서도, 마더 세라믹 그린시트상에 형성되는 내부전극 패턴에 있어서, 인접하는 내부전극간에 창문부가 형성되지 않기 때문에, 제 1 실시형태의 경우와 마찬가지로, 각 내부전극을 고정밀도로 형성할 수 있다.
(제 3 실시형태)
도 9a∼도 9c는 본 발명의 제 3 실시형태에 따른 다단자형 적층 세라믹 커패시터의 제조방법을 설명하기 위한 도면으로, 도 9a 및 도 9b는 적층되는 내부전극 패턴을 나타내는 각 평면도이고, 도 9c는 마더 적층체중에 있어서의 내부전극 패턴의 적층상태를 설명하기 위한 모식적 평면도이다. 도 9a∼도 9c는 제 1 실시형태에 있어서 나타낸 도 1a∼도 1c에 상당한다.
제 3 실시형태의 특징은, 인접하는 내부전극의 인출 전극부의 길이가 제 1 실시형태와 다른 것에 있다. 이것을, 도 9a에 있어서의 내부전극(4A) 및 내부전극(4B)을 대표해서 설명한다. 내부전극(4A)의 인출 전극부(4a, 4b)의 선단 및 내부전극(4B)의 인출 전극부(4c, 4d)의 선단은, 내부전극(4A, 4B)간의 중심보다도 상대측의 내부전극측으로 연장되어 있다. 바꿔 말하면, 내부전극(4A)의 인출 전극부(4a, 4b)와, 내부전극(4B)의 인출 전극부(4c, 4d)는 서로 맞물리도록(interdigitated) 배치되어 있다. 다른 인접하는 내부전극간에 있어서도 인출 전극부의 길이는 동일하게 구성되어 있다.
도 9b에 나타내는 바와 같이, 제 2 마더 세라믹 그린시트상의 복수의 내부전극(5)이 형성되어 있는 내부전극 패턴에 있어서도, 마찬가지로, 인접하는 내부전극간에 있어서 인출 전극부(5a, 5b)와 인출 전극부(5c, 5d)가 서로 맞물리도록 각 내부전극(5A∼5C)이 배치되어 있다.
따라서, 도 9c에 모식적 평면도로 나타내는 바와 같이, 얻어진 마더 적층체를 일점쇄선 D, E를 따라서 절단한 경우, 인출 전극부(4a∼4d 및 5a∼5d)가 도중에 절단되게 된다. 그 결과, 얻어진 적층 세라믹 커패시터 단위의 적층체에 있어서는, 도 10a 및 도 10b에 나타내는 평면 단면도 및 측면에 직교하는 방향의 단면도로 나타내는 바와 같이, 내부전극(4)이 형성되어 있는 높이 위치에 있어서, 인접하는 내부전극의 인출 전극부의 선단부분이 절단됨으로써 형성된 더미 전극(dummy electrodes;21∼24)이 형성되게 된다. 내부전극(5)이 형성되어 있는 높이 위치에 있어서도, 마찬가지로 더미 전극이 형성되게 된다.
제 3 실시형태는 상기 더미 전극이 형성되도록, 인출 전극부(4a∼4d, 5a∼5d)가 형성되어 있는 것을 제외하고는, 제 1 실시형태와 동일하다. 따라서, 동일 부분에 대해서는, 동일한 참조부호를 붙임으로써, 그 설명을 생략한다.
본 실시형태에서는, 인출 전극부(4a∼4d, 5a∼5d)가 상기와 같이 인접하는 내부전극간의 중심을 넘어서 연장되어 있기 때문에, 일점쇄선 E방향의 절단시의 절단여유(cutting margin)가 작은 경우라도, 확실하게 측면에 내부전극의 인출 전극부(4a∼4d, 5a∼5d)가 노출된다.
게다가, 더미 전극(21∼24)이 형성되어 있기 때문에, 소결체(2)상에 형성되는 단자전극의 접합강도가 높아진다. 즉, 도 10a에 나타내는 인출 전극부(4a, 4b)는 단자전극(3b, 3d)(도 2)에 접합되지만, 더미 전극(21, 22)은 상방 및 하방에 적층되어 있는 내부전극(5)의 인출 전극부(5a, 5b)와 상하 방향에 있어서 서로 포개지는 위치에 있어서 존재한다. 한편, 단자전극(3a, 3c)(도 2)에는 내부전극(5)의 인출 전극부(5a, 5b)가 접속된다. 따라서, 더미 전극(21, 22)이 형성된 경우, 단자전극(3a, 3c)에는, 더미 전극(21, 22)도 접합되게 된다. 따라서, 단자전극(3a, 3c)의 세라믹 소결체(2)에의 접합강도를 더미 전극(21, 22)과 단자전극(3a, 3c)의 각 접합에 의해 높일 수 있다.
마찬가지로, 인출 전극부(4a, 4b)의 상하에도 내부전극(5)이 형성되어 있는 위치에 형성된 더미 전극이 위치하게 되기 때문에, 단자전극(3b, 3d)과 세라믹 소결체(2)의 접합강도도 높아진다.
(제 4 실시형태)
도 11a 및 도 11b는 제 4 실시형태의 다단자형 적층 세라믹 커패시터의 제조방법을 설명하기 위한 도면으로, 도 11a 및 도 11b는, 각각, 제 1, 제 2 마더 세라믹 그린시트상에 형성되는 내부전극 패턴을 나타내는 모식적 평면도이다. 제 4 실시형태에서는, 각 내부전극 패턴을 구성하고 있는 내부전극에 있어서, 세라믹 소결체(2)의 단면(2c, 2d)(도 2참조)방향으로 연장되는 인출 전극부(13a, 13b, 14a, 14b)가 형성되어 있다. 그리고, 단면(2c, 2d)을 잇는 방향에 있어서 인접하는 내부전극(4)의 인출 전극부(13a)와, 내부전극(5)의 인출 전극부(14b)가 양자의 중심을 넘어서 상대측을 향하여 연장되어 있다.
또한, 제 2 실시형태의 경우와 마찬가지로, 내부전극(4A)에 있어서는, 측면(2a)에 인출되어 있는 인출 전극부(4a, 4b)와, 측면(2b)에 인출되어 있는 인출 전극부(4c∼4e)가 형성되어 있으며, 내부전극(5)에 있어서는, 측면(2a)에 인출되어 있는 인출 전극부(5a∼5c)와, 측면(2b)에 인출되어 있는 인출 전극부(5d, 5e)가 형성되어 있다. 그 외의 구성에 대해서는, 제 4 실시형태는 제 3 실시형태와 동일하다.
즉, 제 3 실시형태의 제조방법에 있어서, 또한 단면(2c, 2d)에 인출되는 인출 전극부(13a, 13b, 14a, 14b)를 내부전극(4, 5)에 각각 형성해도 좋다. 한편, 제 4 실시형태는 제 2 실시형태와는 달리, 예를 들면 내부전극(4B, 4D)의 인접하는 인출 전극부(13b, 13a)는, 서로의 선단이 인접하는 내부전극(4B, 4D)간의 중심을 넘어서 연장되어 있다. 따라서, 일점쇄선 D를 따라서 절단한 경우, 확실하게 인출 전극부(13b, 13a)가 절단면에 노출됨과 아울러, 절단에 의해 형성된 선단부분이 더미 전극으로서 기능한다. 즉, 제 3 실시형태의 더미 전극(21)과 마찬가지로, 인출 전극부(13a, 13b, 14a, 14b)의 절단에 의해 형성된 더미 전극이 단면(2c, 2d)상에 형성된 단자전극과 세라믹 소결체(2)의 접합강도를 높이도록도 기능한다.
(제 5 실시형태)
도 12a∼도 12c는 본 발명의 제 5 실시형태에 따른 제조방법을 설명하기 위한 도면으로, 도 12a∼도 12c는 제 1 실시형태에 대하여 나타낸 도 1a∼도 1c에 상당한다. 즉, 도 12a 및 도 12b는 제 1, 제 2 마더 세라믹 그린시트상에 형성되는 각 내부전극 패턴을 나타내고, 도 12c는 얻어진 마더 적층체의 모식적 평면 단면도이다.
제 5 실시형태가 제 1 실시형태와 다른 점은, 제 5 실시형태에서는, 도 12a에 나타내는 바와 같이, 내부전극(4A)의 인출 전극부(4a, 4b)의 선단이 인접하는 내부전극(4A, 4B)간의 중심에 이르지 않도록, 인출 전극부(4a, 4b)가 형성되어 있으며, 마찬가지로 인출 전극부(4c, 4d)도, 인접하는 내부전극간의 중심에 이르지 않도록 형성되어 있는 데 있다. 도 12a에 나타내는 바와 같이, 내부전극(5)도 내부전극(4)과 동일하게 구성되어 있다.
따라서, 본 실시형태에 있어서도, 측면(2a, 2b)을 잇는 방향에 있어서 인접하는 내부전극간에 있어서 창문부는 형성되어 있지 않다. 따라서, 제 1∼제 4 실시형태와 마찬가지로 고정밀도로 내부전극(4, 5)을 인쇄할 수 있다.
그리고, 제 5 실시형태에서는, 적층에 의해 얻어진 마더 적층체중에 있어서는, 도 12c에 나타내는 바와 같이, 내부전극(4A)의 인출 전극부(4a, 4b)와, 인접하는 내부전극(4B)의 인출 전극부(4c, 4d)의 선단이, 내부전극(4A, 4B)간의 중심에 이르고 있지 않다. 마찬가지로, 내부전극(5)의 인출 전극부(5a, 5b)와, 측면(2c, 2d)을 잇는 방향에 있어서 인접하는 내부전극(5B)의 인출 전극부(5c, 5d)의 선단도, 내부전극(5, 5B)간의 중심에 이르고 있지 않다.
따라서, 도 12c의 일점쇄선 D, E를 따라서 절단하여 개개의 적층 세라믹 커패시터 단위의 적층체 칩을 얻은 경우, 절단면에 인출 전극부(4a∼4d, 5a∼5d)가 노출되지 않을 우려가 있다. 그러나, 절단시의 절단여유를, 각 인출 전극부(4a∼4d, 5a∼5d)가 측면(2a, 2b)에 노출하도록 충분히 크게 하면, 절단에 의해 형성된 측면(2c, 2d)에, 인출 전극부(4a∼4d 및 5a∼5d)를 확실하게 노출시킬 수 있다.
게다가, 본 실시형태에서는, 적층방향에 있어서, 상하의 인출 전극부가 서로 포개지지 않기 때문에, 인출 전극부의 변형이나 층간 박리 현상이 발생하기 어렵다고 하는 효과가 이루어진다. 이것을 도 13 및 도 14를 참조하여 설명한다.
제 1 실시형태에서는, 도 13a에 나타내는 바와 같이, 인접하는 내부전극(4A, 4B)이 배치되어 있었다. 따라서, 제 1, 제 2 마더 세라믹 그린시트를 적층한 경우, 상방의 인출 전극부(4a, 4b)와, 하방의 내부전극(5)에 접속되어 있는 인출 전극부(5c, 5d)가 세라믹 그린시트를 개재하여 선단부분에서 서로 포개지게 된다. 따라서 마더 적층체를 두께방향으로 가압한 경우, 도 13b에 나타내는 바와 같이, 인출 전극부(4a)와 인출 전극부(5c)가 서로 포개지고 있는 부분에 있어서, 압력이 크게 가해져, 인출 전극부(4a, 5c)의 선단부분의 폭이 넓어지도록 변형될 우려가 있다. 또한, 이 부분과 그 외의 부분에서 압력이 가해지는 방식이 다르게 되어, 그에 따라, 절단에 의해 얻어진 측면으로부터의 디라미네이션(delamination)이 발생할 우려가 있다.
이에 비하여, 본 실시형태에서는, 도 14a에 나타내는 바와 같이, 내부전극(4A, 4B)의 인출 전극부가 상기와 같이 구성되어 있기 때문에, 예를 들면 내부전극(4A)의 인출 전극부(4a, 4c)의 선단은 하방에 위치하고 있는 내부전극 패턴의 인출 전극부(5b, 5d)와 서로 포개지고 있지 않다. 따라서, 마더 적층체를 두께방향으로 가압했다고 하더라도, 도 14b에 나타내는 바와 같이, 인출 전극부(4a)가 하방의 내부전극 패턴의 내부전극(5)의 인출 전극부(5c)와 서로 포개지고 있지 않기 때문에, 상술한 인출 전극부의 변형이 발생하기 어렵다. 또한, 절단에 의해 얻어진 개개의 적층 세라믹 커패시터 단위의 적층체의 측면 근방에 있어서의 압력의 가해짐이 억제되기 때문에, 디라미네이션도 발생하기 어렵다.
(제 6 실시형태)
도 15a 및 도 15b는 제 6 실시형태에 따른 제조방법을 설명하기 위한 도면으로, 제 1 실시형태에 대하여 나타낸 도 1a 및 도 1b에 상당하는 도면이다.
즉, 제 6 실시형태에서는, 제 1, 제 2 마더 세라믹 그린시트상에 형성되는 내부전극 패턴에 있어서, 각 내부전극(4A∼4C, 5, 5B)의 세라믹 소결체(2)의 단면(2c, 2d)에 인출되는 인출 전극부(13a, 13b, 14a, 14b)가 형성되어 있다. 또한, 내부전극(4A) 등에서는, 측면(2a)에 인출되어 있는 인출 전극부(4a, 4b)와, 측면(2b)에 인출되어 있는 인출 전극부(4c∼4e)가 형성되어 있다. 마찬가지로, 내부전극(5, 5B)에 있어서도, 측면(2a)에 인출되어 있는 인출 전극부(5a∼5c)와, 측면(2b)에 인출되어 있는 인출 전극부(5d, 5e)가 형성되어 있다. 그 외의 구조에 대해서는, 제 5 실시형태와 동일하다.
본 실시형태에서는, 내부전극(4A)과, 단면(2c, 2d)방향에 있어서 인접하는 내부전극(4D)을 예로 취하면, 쌍방의 인출 전극부(13b, 13b)가 양자의 중심에 이르지 않도록 형성되어 있다. 이와 같이, 제 5 실시형태에 있어서, 단면(2c, 2d)에 인출되는 인출 전극부(13a∼14b)를 더 형성해도 좋다. 인출 전극부(13a, 13b, 14a, 14b)도, 인접하는 내부전극(4, 5)간의 중심에 이르지 않도록 형성된다. 따라서, 단면(2c, 2d)측에 있어서도, 인출 전극부의 가압에 의한 변형을 억제할 수 있음과 아울러, 단면(2c, 2d)에 있어서의 디라미네이션의 발생을 억제할 수 있다.
한편, 제 1∼제 6 실시형태는, 다단자형의 적층 세라믹 커패시터에 대하여 설명하였으나, 적층 세라믹 커패시터 이외의 다단자형의 적층 세라믹 전자부품에도 본 발명을 적용할 수 있다.
또한, 내부전극의 평면형상에 대해서도, 도시한 직사각형의 것에 한정되지 않으며, 정사각형 등의 다른 형상이어도 좋다.
제 1 발명에 따른 다단자형 적층 세라믹 전자부품의 제조방법에서는, 마더 세라믹 그린시트상에 형성되는 내부전극 패턴에 있어서, 서로 이웃하는 내부전극 중, 한쪽 내부전극의 복수의 제 2 인출 전극부와, 다른쪽 내부전극의 제 1 인출 전극부가 연결되어 있지 않으며, 또한 제 1, 제 2 측면이 연장되는 방향에 있어서, 번갈아 배치되어 있기 때문에, 서로 이웃하는 한 쌍의 내부전극간에 주위를 도전 페이스트가 인쇄되는 영역으로 둘러싸인 창문부(window portions)가 형성되지 않는다. 따라서, 도전 페이스트의 스크린 인쇄에 의해 내부전극을 형성할 때에, 내부전극 인쇄 도형의 번짐이 발생하기 어려우며, 고정밀도로 내부전극을 인쇄할 수 있다. 따라서, 특성 변동이 적으며, 또한 서로 이웃하는 단자전극간의 단락이 발생하기 어려운 다단자형 적층 세라믹 전자부품을 제공할 수 있다.
제 2 발명에 있어서도, 내부전극 패턴으로서, 서로 이웃하는 내부전극 중, 한쪽의 제 2 인출 전극부와, 다른쪽 내부전극의 제 1 인출 전극부가 연결되어 있지 않으며, 또한 한쪽 내부전극의 인출 전극부의 선단이 다른쪽 내부전극의 인출 전극부 사이에 위치하고 있기 때문에, 제 1 발명의 경우와 마찬가지로, 스크린 인쇄에 의해 내부전극 패턴을 인쇄할 때에, 내부전극의 인쇄 도형의 번짐이 발생하기 어렵다. 또한, 한쪽 내부전극의 인출 전극부의 선단이 다른쪽 내부전극의 인출 전극부 사이에 위치하고 있기 때문에, 마더 세라믹 소결체를 절단한 경우, 절단에 의해 얻어지는 면에, 내부전극의 인출 전극부가 확실하게 노출된다. 덧붙여서, 절단된 인출 전극부의 선단부분이 인접하는 적층체 칩에 더미 전극으로서 잔존하게 된다. 따라서, 더미 전극이 단자전극과 전기적으로 접속되게 되기 때문에, 단자전극의 세라믹 소결체에 대한 접합강도를 높일 수도 있다.
제 3 발명에 따른 제조방법에 있어서도, 내부전극 패턴이, 서로 이웃하는 내부전극 중, 한쪽 내부전극의 제 2 인출 전극부와, 다른쪽 내부전극의 제 1 인출 전극부가 연결되어 있지 않기 때문에, 창문부가 형성되지 않으며, 따라서 각 내부전극을 고정밀도로 인쇄할 수 있다. 게다가, 각 내부전극의 인출 전극부의 선단이 다른쪽 내부전극의 인출 전극부 사이에 위치하고 있지 않기 때문에, 마더 적층체에 있어서, 상하의 내부전극의 인출 전극부 선단부분이 서로 포개지지 않는다. 따라서, 마더 적층체를 가압하고, 절단한 경우, 가압에 의해 내부전극 인출 전극부의 선단에 큰 압력이 부분적으로 가해지지 않아, 인출 전극 선단부의 변형이 확실하게 억제된다. 또한, 인출 전극 선단부에 큰 압력이 가해지기 어렵기 때문에, 절단면에 있어서의 층간 박리 현상도 발생하기 어렵다.
상층의 내부전극 패턴의 제 1, 제 2 인출 전극부의 위치와, 하층의 내부전극 패턴의 상당하는 위치에 있는 제 1, 제 2 인출 전극부가 서로 겹치지 않도록, 복수의 마더 세라믹 그린시트가 적층되어 있는 경우에는, 다른 전위에 접속되는 인출 전극부가 세라믹 소결체의 측면에 있어서 번갈아 배치되게 된다. 등가 직렬 저항이 낮은 적층 세라믹 전자부품을 제공할 수 있다.
제 1, 제 2 측면을 연결하고 있는 제 1, 제 2 단면을 더 구비하고, 제 1, 제 2 단면에 인출된 제 3, 제 4 인출 전극을 더 구비하는 경우에는, 보다 한층 다단자의 적층 세라믹 전자부품을 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 제 1 실시형태에서 제 1, 제 2 마더 세라믹 그린시트상에 인쇄되는 내부전극 패턴을 나타내는 각 모식적 평면도, 도 1c는 얻어진 마더 적층체중에 있어서의 내부전극 패턴의 포개짐 상태를 설명하기 위한 모식적 평면 단면도이다.
도 2는 본 발명의 제 1 실시형태에서 얻어지는 다단자형 적층 세라믹 커패시터의 외관을 나타내는 사시도이다.
도 3a 및 도 3b는 도 2에 나타낸 다단자형 적층 세라믹 커패시터중에 있어서의 제 1, 제 2 내부전극 적층상태를 설명하기 위한 각 모식적 사시도이다.
도 4는 제 1 실시형태에서 얻어지는 마더 적층체를 나타내는 사시도이다.
도 5는 마더 적층체를 절단하는 공정을 설명하기 위한 사시도이다.
도 6은 제 1 실시형태에 있어서, 내부전극 패턴의 인쇄시에, 인쇄 도형의 번짐이 발생하기 어려운 이유를 설명하기 위한 모식적 평면도이다.
도 7a 및 도 7b는 본 발명의 제 2 실시형태에 있어서, 제 1, 제 2 마더 세라믹 그린시트상에 형성되는 각 내부전극 패턴을 나타내는 평면도이다.
도 8은 제 2 실시형태에서 얻어지는 다단자형 적층 세라믹 커패시터를 나타내는 사시도이다.
도 9a 및 도 9b는 제 3 실시형태에서 제 1, 제 2 마더 세라믹 그린시트상에 형성되는 각 내부전극 패턴을 나타내는 평면도, 및 도 9c는 제 3 실시형태에 있어서 얻어진 마더 적층체중에 있어서의 내부전극 패턴의 적층상태를 설명하기 위한 모식적 평면 단면도이다.
도 10a 및 도 10b는 제 3 실시형태에서 준비되는 개개의 적층 세라믹 커패시터 단위의 적층체의 평면 단면도 및 횡단면도이다.
도 11a 및 도 11b는 본 발명의 제 4 실시형태에서 제 1, 제 2 마더 세라믹 그린시트상에 인쇄되는 내부전극 패턴을 나타내는 각 평면도이다.
도 12a 및 도 12b는 제 4 실시형태에서 제 1, 제 2 마더 세라믹 그린시트상에 인쇄되는 내부전극 패턴을 나타내는 각 평면도, 및 도 12c는 제 4 실시형태에서 준비된 마더 적층체중에 있어서의 내부전극의 포개짐 상태를 나타내는 모식적 평면도이다.
도 13a는 제 3 실시형태의 제조방법에 있어서, 상하의 내부전극의 인출 전극부의 포개짐 상태를 설명하기 위한 모식적 평면도, 도 13b는 상하의 인출 전극부가 가압에 의해 변형한 상태를 나타내는 부분 절제 확대평면도이다.
도 14a는 제 5 실시형태에 있어서의 상하의 내부전극 인출 전극부의 위치 관계를 나타내는 모식적 평면도, 도 14b는 상하의 인출 전극부가 포개져 있지 않은 것을 나타내는 부분 절제 확대평면도이다.
도 15a 및 도 15b는 제 6 실시형태에서 제 1, 제 2 마더 세라믹 그린시트상에 인쇄된 내부전극 패턴을 나타내는 각 평면도이다.
도 16은 종래의 다단자형 적층 세라믹 커패시터를 설명하기 위한 약도적 사시도이다.
도 17a 및 도 17b는 종래의 다단자형 적층 세라믹 커패시터의 제조방법시에 제 1, 제 2 마더 세라믹 그린시트상에 인쇄되는 내부전극 패턴을 나타내는 각 평면도이다.
도 18은 종래의 제조방법에 있어서, 내부전극 패턴의 스크린 인쇄시에, 내부전극 형상으로 번짐이 생긴 상태를 나타내는 모식적 평면도이다.
<도면의 주요부분에 대한 간단한 설명>
1 : 다단자형 적층 세라믹 커패시터 2 : 세라믹 소결체
2a, 2b : 제 1, 제 2 측면 2c, 2d : 단면
2e : 상면 2f : 하면
3a∼3n : 제 1∼제 8 단자전극 4 : 내부전극
4a∼4d : 인출 전극부 4A∼4D : 내부전극
5 : 내부전극 5a∼5d : 인출 전극부
5A∼5C : 내부전극 6 : 마더 적층체
13a, 13b, 14a, 14b : 인출 전극부

Claims (5)

  1. 복수의 내부전극이 매설된 세라믹 소결체와, 상기 세라믹 소결체의 제 1 측면에 형성된 복수의 제 1 단자전극과, 상기 제 1 측면과 대향하는 제 2 측면에 형성된 복수의 제 2 단자전극을 구비하며, 상기 각 내부전극이 제 1 측면에 인출되는 복수의 제 1 인출 전극부와, 제 2 측면에 인출되는 제 2 인출 전극부를 갖는 다단자형 적층 세라믹 전자부품의 제조방법으로서,
    상기 내부전극이 매트릭스형상으로 복수 형성된 내부전극 패턴이 인쇄된 마더(mother) 세라믹 그린시트를 준비하는 공정과,
    복수의 상기 마더 세라믹 그린시트를 적층하고, 내부전극 패턴이 인쇄되어 있지 않은 마더 세라믹 그린시트를 상하에 적층하여, 마더 적층체를 얻는 공정과,
    상기 마더 적층체를 두께방향으로 절단하여, 개개의 다단자형 적층 세라믹 전자부품 단위의 적층체 칩을 얻는 공정과,
    상기 적층체 칩을 소성하여, 세라믹 소결체를 얻는 공정과,
    상기 세라믹 소결체의 소성에 앞서, 혹은 소성 후에 상기 제 1, 제 2 단자전극을 형성하는 공정을 구비하고,
    상기 내부전극 패턴으로서, 서로 이웃하는 내부전극 중, 한쪽 내부전극의 복수의 제 2 인출 전극부와, 다른쪽 내부전극의 제 1 인출 전극부가 연결되어 있지 않으며, 또한 상기 제 1, 제 2 측면이 연장되는 방향에 있어서 번갈아 배치되어 있는 내부전극 패턴을 사용하는 것을 특징으로 하는 다단자형 적층 세라믹 전자부품의 제조방법.
  2. 복수의 내부전극이 매설된 세라믹 소결체와, 상기 세라믹 소결체의 제 1 측면에 형성된 복수의 제 1 단자전극과, 상기 제 1 측면과 대향하는 제 2 측면에 형성된 복수의 제 2 단자전극을 구비하며, 상기 각 내부전극이 제 1 측면에 인출되는 복수의 제 1 인출 전극부와, 제 2 측면에 인출되는 제 2 인출 전극부를 갖는 다단자형 적층 세라믹 전자부품의 제조방법으로서,
    상기 내부전극이 매트릭스형상으로 복수 형성된 내부전극 패턴이 인쇄된 마더 세라믹 그린시트를 준비하는 공정과,
    복수의 상기 마더 세라믹 그린시트를 적층하고, 내부전극 패턴이 인쇄되어 있지 않은 제 2 마더 세라믹 그린시트를 상하에 적층하여, 마더 적층체를 얻는 공정과,
    상기 마더 적층체를 두께방향으로 절단하여, 개개의 다단자형 적층 세라믹 전자부품 단위의 적층체 칩을 얻는 공정과,
    상기 적층체 칩을 소성하여, 세라믹 소결체를 얻는 공정과,
    상기 세라믹 소결체의 소성에 앞서, 혹은 소성 후에 상기 제 1, 제 2 단자전극을 형성하는 공정을 구비하고,
    상기 내부전극 패턴으로서, 서로 이웃하는 내부전극 중, 한쪽 내부전극의 제 2 인출 전극부와, 다른쪽 내부전극의 제 1 인출 전극부가 연결되어 있지 않으며, 또한 한쪽 내부전극의 인출 전극부의 선단이 다른쪽 내부전극의 인출 전극부 사이에 위치하는 내부전극 패턴을 사용하는 것을 특징으로 하는 다단자형 적층 세라믹 전자부품의 제조방법.
  3. 복수의 내부전극이 매설된 세라믹 소결체와, 상기 세라믹 소결체의 제 1 측면에 형성된 복수의 제 1 단자전극과, 상기 제 1 측면과 대향하는 제 2 측면에 형성된 복수의 제 2 단자전극을 구비하며, 상기 각 내부전극이 제 1 측면에 인출되는 복수의 제 1 인출 전극부와, 제 2 측면에 인출되는 제 2 인출 전극부를 갖는 다단자형 적층 세라믹 전자부품의 제조방법으로서,
    상기 내부전극이 매트릭스형상으로 복수 형성된 내부전극 패턴이 인쇄된 마더 세라믹 그린시트를 준비하는 공정과,
    복수의 상기 마더 세라믹 그린시트를 적층하고, 내부전극 패턴이 인쇄되어 있지 않은 제 2 마더 세라믹 그린시트를 상하에 적층하여, 마더 적층체를 얻는 공정과,
    상기 마더 적층체를 두께방향으로 절단하여, 개개의 다단자형 적층 세라믹 전자부품 단위의 적층체 칩을 얻는 공정과,
    상기 적층체 칩을 소성하여, 세라믹 소결체를 얻는 공정과,
    상기 세라믹 소결체의 소성에 앞서, 혹은 소성 후에 상기 제 1, 제 2 단자전극을 형성하는 공정을 구비하고,
    상기 내부전극 패턴으로서, 서로 이웃하는 내부전극 중, 한쪽 내부전극의 제 2 인출 전극부와, 다른쪽 내부전극의 제 1 인출 전극부가 연결되어 있지 않으며, 한쪽 또는 다른쪽 내부전극의 인출 전극부의 선단이, 다른쪽 또는 한쪽 내부전극의 인출 전극부 사이에 위치하지 않는 내부전극 패턴을 사용하는 것을 특징으로 하는 다단자형 적층 세라믹 전자부품의 제조방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 내부전극 패턴이 형성된 복수의 마더 세라믹 그린시트를 적층할 때에, 상층의 내부전극 패턴의 내부전극의 제 1, 제 2 인출 전극부의 위치와, 하층의 내부전극 패턴의 상당하는 위치에 있는 내부전극의 제 1, 제 2 인출 전극부의 위치가 제 1, 제 2 측면이 연장되는 방향에 있어서 서로 겹치지 않도록, 복수의 상기 마더 세라믹 그린시트가 적층되는 다단자형 적층 세라믹 전자부품의 제조방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 소결체가 상기 제 1, 제 2 측면을 연결하고 있는 제 1, 제 2 단면을 더 구비하며, 상기 제 1, 제 2 단면에 인출된 제 3, 제 4 인출 전극부를 더 구비하는 다단자형 적층 세라믹 전자부품의 제조방법.
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