KR100891721B1

KR100891721B1 - 적층 콘덴서

Info

Publication number: KR100891721B1
Application number: KR1020070035278A
Authority: KR
Inventors: 마사유키 시미즈; 이와오 후지가와; 카즈유키 시부야
Original assignee: 다이요 유덴 가부시키가이샤
Priority date: 2006-04-11
Filing date: 2007-04-10
Publication date: 2009-04-03
Also published as: US7460354B2; JP4773252B2; TWI387985B; US20070247783A1; CN101055802B; JP2007281360A; TW200746197A; CN101055802A; KR20070101170A

Abstract

본 발명의 과제는 고정전용량과 저ESL의 양쪽을 만족시킬 수 있는 적층 콘덴서를 제공하는 것이다.

이를 해결하기 위한 수단으로 유전체 칩(101)을, 동일 평면에 위치하며 서로가 비접촉인 제1 내부 도체층(112) 및 제2 내부 도체층(113)과, 동일 평면에 위치하며 서로가 비접촉인 제3 내부 도체층(114) 및 제4 내부 도체층(115)을 유전체층(111)을 통해 교대로 적층하여 일체화된 구조로 형성하고, 인출부(112a, 115a)를 통해 제1 외부 전극(102)에서 제1 내부 도체층(112)과 제4 내부 도체층(115)으로 일측 극성을 부여할 수 있으며, 인출부(113a, 114a)를 통해 제2 외부 전극(103)에서 제2 내부 도체층(113)과 제4 내부 도체층(114)으로 다른 극성을 부여할 수 있는 구성으로 한다.

적층 콘덴서, 유전체 칩, 도체층, 유전체층, 인출부, 전극, 극성

Description

적층 콘덴서{MULTILAYER CAPACITOR}

도 1은 본 발명의 제1 실시 형태를 도시한 적층 콘덴서의 사시도

도 2는 도 1에 도시된 적층 콘덴서의 층 구성을 도시한 사시도

도 3은 도 1에 도시된 적층 콘덴서의 등가 회로를 나타낸 도면

도 4는 도 1에 도시된 적층 콘덴서의 4개의 제1 외부 전극을 플러스로 하고 4개의 제2 외부 전극을 마이너스(그라운드)로 하였을 때의 극성을 나타낸 도면

도 5는 도 1에 도시된 적층 콘덴서의 4개의 제1 외부 전극을 플러스로 하고 4개의 제2 외부 전극을 마이너스(그라운드)로 하였을 때의 제1~제4 내부 도체층의 전류의 흐름 방향을 나타낸 도면

도 6은 도 1에 도시된 적층 콘덴서의 ESL 및 정전용량의 구체적 수치를 설명하기 위한 도면

도 7은 본 발명의 제2 실시 형태를 도시한 적층 콘덴서의 사시도

도 8은 도 7에 도시된 적층 콘덴서의 층 구성을 도시한 사시도

도 9는 도 7에 도시된 적층 콘덴서의 등가 회로를 나타낸 도면

도 10은 도 7에 도시된 적층 콘덴서의 4개의 제1 외부 전극을 플러스로 하고 4개의 제2 외부 전극을 마이너스(그라운드)로 하였을 때의 극성을 나타낸 도면

도 11은 도 7에 도시된 적층 콘덴서의 4개의 제1 외부 전극을 플러스로 하고 4개의 제2 외부 전극을 마이너스(그라운드)로 하였을 때의 제1~제4 내부 도체층의 전류의 흐름 방향을 나타낸 도면

도 12는 본 발명의 제3 실시 형태를 도시한 적층 콘덴서의 사시도

도 13은 도 12에 도시된 적층 콘덴서의 층 구성을 도시한 사시도

도 14는 도 12에 도시된 적층 콘덴서의 등가 회로를 도시한 도면

도 15는 도 12에 도시된 적층 콘덴서의 4개의 제1 외부 전극과 1개의 제3 외부 전극을 플러스로 하고 4개의 제2 외부 전극과 1개의 제4 외부 전극을 마이너스(그라운드)로 하였을 때의 극성을 나타낸 도면

도 16은 도 12에 도시된 적층 콘덴서의 4개의 제1 외부 전극과 1개의 제3 외부 전극을 플러스로 하고 4개의 제2 외부 전극과 1개의 제4 외부 전극을 마이너스(그라운드)로 하였을 때의 제1~제4 내부 도체층의 전류의 흐름 방향을 나타낸 도면

도 17은 본 발명의 제3 실시 형태를 도시한 적층 콘덴서의 사시도

도 18은 도17에 도시된 적층 콘덴서의 층 구성을 도시한 사시도

도 19는 도 17에 도시된 적층 콘덴서의 등가 회로를 나타낸 도면

도 20은 도 17에 도시된 적층 콘덴서의 5개의 제1 외부 전극을 플러스로 하고 5개의 제2 외부 전극을 마이너스(그라운드)로 하였을 때의 극성을 나타낸 도면

도 21은 도 17에 도시된 적층 콘덴서의 5개의 제1 외부 전극을 플러스로 하고 5개의 제2 외부 전극을 마이너스(그라운드)로 하였을 때의 제1~제4 내부 도체층의 전류의 흐름 방향을 나타낸 도면

도면의 주요부분에 대한 부호에 대한 설명

100 : 적층 콘덴서 101 : 유전체 칩

102 : 제1 외부 전극 103 : 제2 외부 전극

111 : 유전체층 112 : 제1 내부 도체층

112a : 인출부 113 : 제2 내부 도체층

113a : 인출부 114 : 제3 내부 도체층

114a : 인출부 115 : 제4 내부 도체층

115a : 인출부 200 : 적층 콘덴서

201 : 유전체 칩 202 : 제1 외부 전극

203 : 제2 외부 전극 211 : 유전체층

212 : 제1 내부 도체층 212a : 인출부

212b : 슬릿 213 : 제2 내부 도체층

213a : 인출부 213b : 슬릿

214 : 제3 내부 도체층 214a : 인출부

214b : 슬릿 215 : 제4 내부 도체층

215a : 인출부 215b : 슬릿

300 : 적층 콘덴서 301 : 유전체 칩

302 : 제1 외부 전극 303 : 제2 외부 전극

304 : 제3 외부 전극 305 : 제4 외부 전극

311 : 유전체층 312 : 제1 내부 도체층

312a, 312b : 인출부 313 : 제2 내부 도체층

313a, 313b : 인출부 314 : 제3 내부 도체층

314a : 인출부 315 : 제4 내부 도체층

315a : 인출부 400 : 적층 콘덴서

401 : 유전체 칩 402 : 제1 외부 전극

403 : 제2 외부 전극 411 : 유전체층

412 : 제1 내부 도체층 412a : 인출부

413 : 제2 내부 도체층 413a : 인출부

414 : 제3 내부 도체층 414a : 인출부

415 : 제4 내부 도체층 415a : 인출부

본 발명은 디커플링 용도에 적합한 적층 콘덴서에 관한 것이다.

디커플링에 사용되는 적층 콘덴서는 고정전용량과 저ESL(등가 직렬 인덕턴스)이 요구되며, 특허문헌1 및 2에 이러한 종류의 적층 콘덴서가 개시되어 있다.

특허문헌1에 개시된 적층 콘덴서는, 직방체 형상의 유전체 칩과, 유전체 칩의 폭 방향의 양측면에 각각 4개씩 설치되며 교대로 서로 다른 극성이 부여되는 총 8개의 외부 전극을 구비한다. 유전체 칩은 폭 방향의 양측 가장자리에 각각 2개씩 설치되는 총 4개의 외부 전극용 인출부를 갖는 제1 내부 도체층과, 폭 방향의 양측 가장자리에 각각 2개씩 설치되는 총 4개의 외부 전극용 인출부를 제1 내부 도체층 의 인출부와는 서로 다른 위치에 갖는 제2 내부 도체층을 유전체층을 통해 교대로 적층하여 일체화된 구조를 갖는다. 각각의 제1 내부 도체층의 4개의 인출부는 일측 극성이 부여되는 4개의 외부 전극에 접속되고, 각각의 제2 내부 도체층의 4개의 인출부는 다른 극성이 부여되는 나머지 4개의 외부 전극에 접속된다. 한편, 특허문헌2에 개시된 적층 콘덴서는 특허문헌1에 개시된 적층 콘덴서의 각각의 제1 내부 도체층을 폭 방향으로 2분할하는 동시에 각각의 제2 내부 도체층을 폭 방향으로 2분할한 구조를 구비한다.

[특허문헌 1] 일본특표2002-508114호 공보

[특허문헌 2] 일본특개2002-151349호 공보

특허문헌1에 개시된 적층 콘덴서는 유전체층을 통해 이웃하는 이극성인 인출부에 흐르는 전류의 방향이 서로 반대가 되도록 하여 각각의 인출부에 흐르는 전류에 의해 발생되는 자계를 상쇄하여 ESL 저감을 도모한다. 또한, 유전체층을 통해 적층된 제1 내부 전극층과 제2 내부 전극층을 통해 디커플링 용도에 적합한 충분한 정전용량을 얻을 수 있다.

한편, 특허문헌2에 개시된 적층 콘덴서는 2분할된 제1 내부 도체층에 흐르는 전류의 방향과 2분할된 제2 내부 도체층에 흐르는 전류의 방향이 각각 반대가 되도록 하여 각각의 내부 도체층에 흐르는 전류에 의해 발생되는 자계를 상쇄할 수 있으므로, 특허문헌1에 개시된 적층 콘덴서에 비해 한층 더 ESL 저감을 도모할 수 있다.

그러나, 특허문헌2에 개시된 적층 콘덴서는 특허문헌1에 개시된 적층 콘덴서 의 각각의 제1 내부 도체층을 폭 방향으로 2분할하는 동시에 각각의 제2 내부 도체층을 폭 방향으로 2분할한 구조를 구비하고 있기 때문에 유전체층을 통해 마주보는 내부 전극층의 대향 면적의 저하로 인해 특허문헌1에 개시된 적층 콘덴서에 비해 정전용량이 저하된다. 다시 말해, 특허문헌2에 개시된 적층 콘덴서는 저ESL에 관해서는 특허문헌1에 개시된 적층 콘덴서보다 우수하지만, 고정전용량에 관해서는 특허문헌2에 개시된 적층 콘덴서보다 떨어진다.

본 발명은 상기 사정에 비추어 창작된 것으로, 그 목적은 고정전용량과 저ESL 양쪽을 만족시킬 수 있는 콘덴서를 제공하는 것에 있다.

상기 목적을 달성하기 위하여, 본 발명은 직방체 형상의 유전체 칩과, 유전체 칩의 측면에 설치되며 교대로 서로 다른 극성이 부여되는 8개 이상의 외부 전극을 구비한 적층 콘덴서에 있어서, 유전체 칩은, 동일 평면에 위치하며 서로가 비접촉인 제1 내부 도체층 및 제2 내부 도체층과, 동일 평면에 위치하며 서로가 비접촉인 제3 내부 도체층 및 제4 내부 도체층을 유전체층을 통해 교대로 적층하여 일체화된 구조로 형성되며, 제1 내부 도체층과 제3 내부 도체층은 유전체층을 통해 마주보고 있고, 제2 내부 도체층과 제4 내부 도체층은 유전체층을 통해 마주보고 있으며, 제1 내부 도체층은 그 가장자리에 적어도 2개의 외부 전극용 인출부를 가지고, 각각의 외부 전극용 인출부는 일측 극성의 외부 전극에 각각 접속되며, 제2 내부 도체층은 그 가장자리에 적어도 2개의 외부 전극용 인출부를 가지고, 각각의 외부 전극용 인출부는 다른 극성의 외부 전극에 각각 접속되며, 제3 내부 도체층은 그 가장자리에 적어도 2개의 외부 전극용 인출부를 가지고, 각각의 외부 전극용 인출부는 다른 극성의 다른 외부 전극에 각각 접속되며, 제4 내부 도체층은 그 가장자리에 적어도 2개의 외부 전극용 인출부를 가지고, 각각의 외부 전극용 인출부는 일측 극성의 다른 외부 전극에 각각 접속되는 것을 그 특징으로 한다.

이 적층 콘덴서에 따르면, 8개 이상의 외부 전극에 교대로 서로 다른 극성을 부여한 상태에서, (1) 제1 내부 도체층의 인출부와 이 제1 내부 도체층과 동일 평면에 위치하는 이극성인 제2 내부 도체층의 인출부의 각각에 흐르는 전류의 방향이 서로 반대가 됨에 따른 자계 상쇄 작용(자속 제거 작용)과, 제1 내부 도체층과 제2 내부 도체층의 각각에 흐르는 전류의 방향이 서로 반대가 됨에 따른 자계 상쇄 작용(자속 제거 작용), (2) 제3 내부 도체층의 인출부와 이 제3 내부 전극층과 동일 평면에 위치하는 이극성인 제4 내부 전극층의 인출부의 각각에 흐르는 전류의 방향이 서로 반대가 됨에 따른 자계 상쇄 작용(자속 제거 작용)과, 제3 내부 도체층과 제4 내부 도체층의 각각에 흐르는 전류의 방향이 서로 반대가 됨에 따른 자계 상쇄 작용(자속 제거 작용), (3) 제1 내부 도체층의 인출부와 이 제1 내부 도체층과 유전체층을 통해 마주보는 이극성인 제3 내부 도체층의 인출부의 각각에 흐르는 전류의 방향이 서로 반대가 됨에 따른 자계 상쇄 작용(자속 제거 작용)과, 제1 내부 도체층과 제3 내부 도체층의 각각에 흐르는 전류의 방향이 서로 반대가 됨에 따른 자계 상쇄 작용(자속 제거 작용), (4) 제2 내부 도체층의 인출부와 이 제2 내부 도체층과 유전체층을 통해 마주보는 이극성인 제4 내부 도체층의 인출부의 각각에 흐르는 전류의 방향이 서로 반대가 됨에 따른 자계 상쇄 작용(자속 제거 작용)과, 제2 내부 도체층과 제4 내부 도체층의 각각에 흐르는 전류의 방향이 서로 반대가 됨에 따른 자계 상쇄 작용(자속 제거 작용)에 의해 적층 콘덴서의 ESL(등가 직렬 인덕턴스)을 효과적으로 저감시킬 수 있다.

또한, 제1 내부 도체층과 이 제1 내부 도체층과 유전체층을 통해 마주보는 제3 내부 도체층을 통해 소정의 정전용량을 형성할 수 있고, 제2 내부 도체층과 이 제2 내부 도체층과 유전체층을 통해 마주보는 제4 내부 도체층을 통해 소정의 정전용량을 형성할 수 있으며, 또한 동일 평면에 위치하는 이극성인 제1 내부 도체층과 제2 내부 도체층의 사이에 소정의 정전용량을 형성할 수 있고, 동일 평면에 위치하는 이극성인 제3 내부 도체층과 제4 내부 도체층의 사이에 소정의 정전용량을 형성할 수 있다. 이에 따라 일측 극성의 외부 전극과 다른 극성의 외부 전극을 통해 얻어지는 적층 콘덴서의 정전용량을 병렬 접속된 4개의 정전용량의 합성치로 할 수 있으므로, 제1 내부 도체층과 제2 내부 도체층의 극성을 동일하게 하여 동일 평면에 위치시키면서 또한 제3 내부 도체층과 제4 내부 도체층의 극성을 동일하게 하여 동일 평면에 위치시키는 경우에 발생하는 정전용량의 저하를 후자의 2개의 정전용량을 통해 보충하여 디커플링 용도에 적합한 충분한 정전용량을 적층 콘덴서에 확보할 수 있다.

본 발명의 상기 목적과 그 이외의 목적, 구성 특징과, 작용 효과는 이하의 설명과 첨부 도면에 의해 명확해진다.

[제1 실시 형태]

도 1~도 5는 본 발명(적층 콘덴서)의 제1 실시 형태를 도시한 것이다.

도 1에 도시된 적층 콘덴서(100)는 소정의 길이(L), 폭(W) 및 높이(T)를 갖는 직방체 형상의 유전체 칩(101)과, 유전체 칩(101)의 폭 방향 양측면에 각각 4개씩 동일 간격으로 설치된 총 8개의 외부 전극(102, 103)을 구비한다. 총 8개의 외부 전극(102, 103)에는 교대로 서로 다른 극성이 부여되는데, 여기서는 일측 극성이 부여되는 외부 전극(102)을 제1 외부 전극(102)이라 칭하고, 다른 극성이 부여되는 외부 전극(103)을 제2 외부 전극(103)이라 칭한다.

유전체 칩(101)은 도 2에 도시된 바와 같이 동일 평면에 위치하며 띠형 클리어런스를 통해 서로가 비접촉인 제1 내부 도체층(112) 및 제2 내부 도체층(113)과, 동일 평면에 위치하며 띠형 클리어런스를 통해 서로가 비접촉인 제3 내부 도체층(114) 및 제4 내부 도체층(115)을 유전체층(111)을 개재하여 높이 방향으로 교대로 적층하여 일체화한 구조를 갖는다. 즉, 제1 내부 도체층(112) 및 제2 내부 도체층(113)은 유전체 칩(101)의 소정의 적층 계면에 비접촉 상태로 존재하고, 제3 내부 도체층(114) 및 제4 내부 도체층(115)은 제1 내부 도체층(112) 및 제2 내부 도체층(113)과는 서로 다른 소정의 적층 계면에 비접촉 상태로 존재한다.

또한, 제1~제4 내부 전극층(112~115)의 인출부를 제외한 형상은 기본적으로 동일하며, 제1 내부 도체층(112)과 제2 내부 도체층(113) 사이의 클리어런스와 제3 내부 도체층(114)과 제4 내부 도체층(115) 사이의 클리어런스가 높이 방향으로 일치하기 때문에 제1 내부 도체층(112)과 제3 내부 도체층(114)은 유전체층(111)을 통해 높이 방향으로 마주보고 있으며, 제2 내부 도체층(113)과 제4 내부 도체 층(115)은 유전체층(111)을 통해 높이 방향으로 마주보고 있다. 후술될 정전용량(C13)과 정전용량(C14)을 얻으려면 제1 내부 도체층(112)과 제2 내부 도체층(113) 사이의 클리어런스와 제3 내부 도체층(114)과 제4 내부 도체층(115) 사이의 클리어런스를 가능한 좁게 하는 것이 바람직하다.

아울러, 제1 내부 도체층(112) 및 제2 내부 도체층(113)의 수와 제3 내부 도체층(114) 및 제4 내부 도체층(115)의 수가 반드시 동일할 필요는 없으며, 일측 수가 타측 수보다 하나 더 많아도 상관없다.

또한, 유전체 칩(101)의 높이 방향 양측에는 유전체층(111)만 적층된 부분(마진 부분)이 존재하는데, 적어도 기판 실장시 기판과 마주보는 쪽의 마진 부분의 두께는 30~70㎛로 설정되어 있다.

각각의 제1 내부 도체층(112)은 직사각형 형상을 갖는데, 폭 방향의 일측 가장자리(도 2의 우측)의 길이 방향의 일측(도 2의 좌측)에는 유전체 칩(101)의 폭 방향의 일측면(도 1의 우측)의 가장 왼쪽에 위치하는 제1 외부 전극(102)에 대응되며 이 제1 외부 전극(102)에 접속된 외부 전극용 인출부(112a)를 가지며, 또한 폭 방향의 타측 가장자리(도 2의 좌측)의 길이 방향의 타측(도 2의 우측)에는 유전체 칩(101)의 폭 방향의 타측면(도 1의 좌측)의 왼쪽에서 2번째에 위치하는 제1 외부 전극(102)에 대응되며 이 제1 외부 전극(102)에 접속된 외부 전극용 인출부(112a)를 갖는다. 즉, 각각의 제1 내부 도체층(112)에는 2개의 인출부(112a)를 통해 제1 외부 전극(102)과 동일한 극성이 부여된다.

각각의 제2 내부 도체층(113)은 직사각형 형상을 갖는데, 폭 방향의 일측 가 장자리(도 2의 우측)의 길이 방향의 타측(도 2의 우측)에는 유전체 칩(101)의 폭 방향의 일측면(도 1의 우측)의 가장 오른쪽에 위치하는 제2 외부 전극(103)에 대응되며 이 제2 외부 전극(103)에 접속된 외부 전극용 인출부(113a)를 가지며, 또한 폭 방향의 타측 가장자리(도 2의 좌측)의 길이 방향의 일측(도 2의 좌측)에는 유전체 칩(101)의 폭 방향의 타측면(도 1의 좌측)의 오른쪽에서 2번째에 위치하는 제2 외부 전극(103)에 대응되며 이 제2 외부 전극(103)에 접속된 외부 전극용 인출부(113a)를 갖는다. 즉, 각각의 제2 내부 도체층(113)에는 2개의 인출부(113a)를 통해 제2 외부 전극(103)과 동일한 극성이 부여된다.

각각의 제3 내부 도체층(114)은 직사각형 형상을 갖는데, 폭 방향의 일측 가장자리(도 2의 우측)의 길이 방향의 타측(도 2의 우측)에는 유전체 칩(101)의 폭 방향의 일측면(도1 우측)의 왼쪽에서 2번째에 위치하는 제2 외부 전극(103)에 대응되며 이 제2 외부 전극(103)에 접속된 외부 전극용 인출부(114a)를 가지며, 또한 폭 방향의 타측 가장자리(도 2의 좌측)의 길이 방향의 일측(도 2의 좌측)에는 유전체 칩(101)의 폭 방향의 타측면(도1 좌측)의 가장 왼쪽에 위치하는 제2 외부 전극(103)에 대응되며 이 제2 외부 전극(103)에 접속된 외부 전극용 인출부(114a)를 갖는다. 즉, 각각의 제3 내부 도체층(114)에는 2개의 인출부(114a)를 통해 제2 외부 전극(103)과 동일한 극성이 부여된다.

각각의 제4 내부 도체층(115)은 직사각형 형상을 갖는데, 폭 방향의 일측 가장자리(도 2의 우측)의 길이 방향의 일측(도 2의 좌측)에는 유전체 칩(101)의 폭 방향의 일측면(도 1의 우측)의 오른쪽에서 2번째에 위치하는 제1 외부 전극(102)에 대응되며 이 제1 외부 전극(102)에 접속된 외부 전극용 인출부(115a)를 가지며, 또한 폭 방향의 타측 가장자리(도 2의 좌측)의 길이 방향의 타측(도 2의 우측)에는 유전체 칩(101)의 폭 방향의 타측면(도1 좌측)의 가장 오른쪽에 위치하는 제1 외부 전극(102)에 대응되며 이 제1 외부 전극(102)에 접속된 외부 전극용 인출부(115a)를 갖는다. 즉, 각각의 제4 내부 도체층(115)에는 2개의 인출부(115a)를 통해 제1 외부 전극(102)과 동일한 극성이 부여된다.

도 3에 도시된 등가 회로에서 알 수 있듯이, 도 1에 도시된 적층 콘덴서(100)에서는 제1 내부 도체층(112)과 이 제1 내부 도체층(112)과 유전체층(111)을 통해 마주보는 제3 내부 도체층(114)에 의해 소정의 정전용량(C11)이 형성되고, 제2 내부 도체층(113)과 이 제2 내부 도체층(113)과 유전체층(111)을 통해 마주보는 제4 내부 도체층(115)에 의해 소정의 정전용량(C12)이 형성된다. 또한, 동일 평면에 위치하는 이극성의 제1 내부 도체층(112)과 제2 내부 도체층(113)의 사이에 소정의 정전용량(C13)이 형성되고, 동일 평면에 위치하는 이극성의 제3 내부 도체층(114)과 제4 내부 도체층(115)의 사이에 소정의 정전용량(C14)이 형성된다. 따라서, 4개의 제1 외부 전극(102)과 4개의 제2 외부 전극(103)을 통해 얻어지는 적층 콘덴서(100)의 정전용량은 병렬 접속된 정전용량(C11)과 정전용량(C12)과 정전용량(C13)과 정전용량(C14)의 합성치가 된다.

도 1에 도시된 적층 콘덴서(100)는 4개의 제1 외부 전극(102)에 일측 극성을 부여하고, 4개의 제2 외부 전극(103)에 다른 극성을 부여한 상태로 사용된다.

예를 들면, 도 4에 도시된 바와 같이 4개의 제1 외부 전극(102)을 플러스로 하고 4개의 제2 외부 전극(103)을 마이너스(그라운드)로 하였을 때에는, 도 5(A)에 화살표로 도시한 것처럼 제1 내부 도체층(112)의 인출부(112a)와 이 제1 내부 도체층(112)과 동일 평면에 위치하는 이극성인 제2 내부 도체층(113)의 인출부(113a)에는 각각 반대 방향으로 전류가 흐르고, 이 전류의 흐름에 따라 제1 내부 도체층(112)과 제2 내부 도체층(113)에도 각각 반대 방향으로 전류가 흐른다. 또한, 도5(B)에 화살표로 도시한 것처럼 제3 내부 도체층(114)의 인출부(114a)와 이 제3 내부 전극층(114)과 동일 평면에 위치하는 이극성인 제4 내부 전극층(115)의 인출부(115a)에는 각각 반대 방향으로 전류가 흐르고, 이 전류의 흐름에 따라 제3 내부 도체층(114)과 제4 내부 전극층(115)에도 각각 반대 방향으로 전류가 흐른다.

아울러, 도 5(A) 및 도 5(B)에 화살표로 도시한 것처럼 제1 내부 도체층(112)의 인출부(112a)와 이 제1 내부 도체층(112)과 유전체층(111)을 통해 마주보는 이극성인 제3 내부 도체층(114)의 인출부(114a)에는 각각 반대 방향으로 전류가 흐르고, 이 전류의 흐름에 따라 제1 내부 도체층(112)과 제3 내부 도체층(114)에도 각각 반대 방향으로 전류가 흐른다. 또한, 도 5(A) 및 도 5(B)에 화살표로 도시한 것처럼 제2 내부 도체층(113)의 인출부(113a)와 이 제2 내부 도체층(113)과 유전체층(111)을 통해 마주보는 이극성인 제4 내부 도체층(115)의 인출부(115a)에는 각각 반대 방향으로 전류가 흐르고, 이 전류의 흐름에 따라 제2 내부 도체층(113)과 제4 내부 도체층(115)에도 각각 반대 방향으로 전류가 흐른다.

아울러, 4개의 제1 외부 전극(102)을 마이너스(그라운드)로 하고 4개의 제2 외부 전극(103)을 플러스로 하였을 때에는 각각의 내부 도체층의 인출부 및 각각의 내부 도체층에 흐르는 전류의 방향이 상기와 반대가 된다는 것은 말할 필요도 없다.

즉, 4개의 제1 외부 전극(102)에 일측 극성을 부여하고 4개의 제2 외부 전극(103)에 다른 극성을 부여한 상태에서는 전술한 바와 같은 전류의 흐름이 얻어지기 때문에,

(1) 제1 내부 도체층(112)의 인출부(112a)와 이 제1 내부 도체층(112)과 동일 평면에 위치하는 이극성인 제2 내부 도체층(113)의 인출부(113a)의 각각에 흐르는 전류의 방향이 반대가 됨에 따른 자계 상쇄 작용(자속 제거 작용)과, 제1 내부 도체층(112)과 제2 내부 도체층(113)의 각각에 흐르는 전류의 방향이 반대가 됨에 따른 자계 상쇄 작용(자속 제거 작용)

(2) 제3 내부 도체층(114)의 인출부(114a)와 이 제3 내부 전극층(114)과 동일 평면에 위치하는 이극성인 제4 내부 전극층(115)의 인출부(115a)의 각각에 흐르는 전류의 방향이 반대가 됨에 따른 자계 상쇄 작용(자속 제거 작용)과, 제3 내부 도체층(114)과 제4 내부 도체층(115)의 각각에 흐르는 전류의 방향이 반대가 됨에 따른 자계 상쇄 작용(자속 제거 작용)

(3) 제1 내부 도체층(112)의 인출부(112a)와 이 제1 내부 도체층(112)과 유전체층(111)을 통해 마주보는 이극성인 제3 내부 도체층(114)의 인출부(114a)의 각각에 흐르는 전류의 방향이 반대가 됨에 따른 자계 상쇄 작용(자속 제거 작용)과, 제1 내부 도체층(112)과 제3 내부 도체층(114)의 각각에 흐르는 전류의 방향이 반대가 됨에 따른 자계 상쇄 작용(자속 제거 작용)

(4) 제2 내부 도체층(113)의 인출부(113a)와 이 제2 내부 도체층(113)과 유전체층(111)을 통해 마주보는 이극성인 제4 내부 도체층(115)의 인출부(115a)의 각각에 흐르는 전류의 방향이 반대가 됨에 따른 자계 상쇄 작용(자속 제거 작용)과, 제2 내부 도체층(113)과 제4 내부 도체층(115)의 각각에 흐르는 전류의 방향이 반대가 됨에 따른 자계 상쇄 작용(자속 제거 작용)

을 통해 적층 콘덴서(100)의 ESL(등가 직렬 인덕턴스)을 효과적으로 저감시킬 수 있다.

특히, 상기 (1) 및 (2)의 자계 상쇄 작용(자속 제거 작용)은 극성이 서로 다른 제1 내부 도체층(112) 및 제2 내부 도체층(113)을 동일 평면에 위치시키고, 극성이 서로 다른 제3 내부 도체층(114) 및 제4 내부 도체층(115)을 동일 평면에 위치시킴으로써, 확실하면서 또한 정확하게 얻을 수 있다.

또한, 제1 내부 도체층(112)과 이 제1 내부 도체층(112)과 유전체층(111)을 통해 마주보는 제3 내부 도체층(114)을 통해 소정의 정전용량(C11)을 형성할 수 있고, 제2 내부 도체층(113)과 이 제2 내부 도체층(113)과 유전체층(111)을 통해 마주보는 제4 내부 도체층(115)을 통해 소정의 정전용량(C12)을 형성할 수 있으며, 또한 동일 평면에 위치하는 이극성인 제1 내부 도체층(112)과 제2 내부 도체층(113)의 사이에 소정의 정전용량(C13)을 형성할 수 있고, 동일 평면에 위치하는 이극성인 제3 내부 도체층(114)과 제4 내부 도체층(115)의 사이에 소정의 정전용량(C14)을 형성할 수 있다. 이에 따라 4개의 제1 외부 전극(102)과 4개의 제2 외부 전극(103)을 통해 얻어지는 적층 콘덴서(100)의 정전 용량을 병렬 접속된 4개의 정 전용량(C11)과 정전용량(C12)과 정전용량(C13)과 정전용량(C14)의 합성치로 할 수 있으므로, 제1 내부 도체층(112)과 제2 내부 도체층(113)의 극성을 동일하게 하여 동일 평면에 위치시키면서 또한 제3 내부 도체층(114)과 제4 내부 도체층(115)의 극성을 동일하게 하여 동일 평면에 위치시키는 경우에 발생하는 정전용량의 저하를 상기의 정전용량(C13) 및 정전용량(C14)을 통해 보충하여 디커플링 용도에 적합한 충분한 정전용량을 적층 콘덴서(100)에 확보할 수 있다.

나아가, 유전체 칩(101)의 기판 실장시에 적어도 기판과 마주보는 쪽의 마진 부분의 두께를 30~70㎛로 설정하여 각각의 내부 도체층의 인출부에서 외부 전극을 통해 기판 전극에 이르는 경로를 가능한 짧게 하므로, 이 경로에 의해 발생되는 인덕턴스까지 억제하여 낮은 ESL화를 도모할 수 있다. 이와 관련하여, 마진 부분의 두께를 30㎛보다 작게 하면 이 부분의 강도가 저하되어 크랙 발생 등을 일으킬 위험성이 증가되고, 또한 마진 부분의 두께를 70㎛보다 크게 하면 상기의 인덕턴스 억제 작용을 얻기 힘들다.

여기서, 전술된 적층 콘덴서(100)의 구성을 1608 타입(도 1에 도시된 길이(L)의 기준이 1.60㎜이고 폭(W)의 기준이 0.80㎜)과 2125 타입(도 1에 도시된 길이(L)의 기준이 2.00㎜이고 폭(W)의 기준이 1.25㎜)에 적용하는 경우에 ESL과 정전용량의 구체적 수치에 대하여 기술한다.

1608 타입에서 유전체층(111)의 유전율(ε)을 3000~4000으로 하고, 유전체층(111)의 두께를 2.0~2.5㎛로 하며, 제1~제4 내부 전극층(112~115)의 두께를 0.8~1.2㎛로 하고, 제1~제4 내부 전극층(112~115)의 적층 수를 100~150으로 하며 고, 높이 방향의 양쪽 마진 부분의 두께를 30~70㎛로 하고, 제1~제4 내부 전극층(112~115)의 인출부(112a~115a)의 폭(Wo)(도 6(A) 및 도 6(B) 참조)을 0.10~0.15㎜로 하며, 제1~제4 내부 전극층(112~115)의 인출부(112a~115a)의 길이(Lo)(도 6(A) 및 도 6(B) 참조)를 0.10~0.15㎜로 하고, 제1 내부 전극층(112)과 제2 내부 전극층(113)을 클리어런스(Wc)와 제3 내부 전극층(114)과 제4 내부 전극층(115)의 클리어런스(Wc)(도 6(A) 및 도 6(B) 참조)를 0.10~0.15㎜로 하며, 길이 방향의 양쪽 마진 부분의 폭(Ws)(도 6(A) 및 도 6(B) 참조)을 0.10~0.15㎜로 하는 경우에 ESL을 40~60pH로 억제할 수 있으며 또한 1.0~2.2㎌의 정전용량을 확보할 수 있다.

2125 타입에서 유전체층(111)의 유전율(ε)을 3000~4000으로 하고, 유전체층(111)의 두께를 3.0~4.0㎛로 하며, 제1~제4 내부 전극층(112~115)의 두께를 0.8~1.2㎛로 하고, 제1~제4 내부 전극층(112~115)의 적층 수를 100~200으로 하며, 높이 방향의 양쪽 마진 부분의 두께를 30~70㎛로 하고, 제1~제4 내부 전극층(112~115)의 인출부(112a~115a)의 폭(Wo)(도 6(A) 및 도 6(B) 참조)을 0.10~0.15㎜로 하며, 제1~제4 내부 전극층(112~115)의 인출부(112a~115a)의 길이(Lo)(도 6(A) 및 도 6(B) 참조)를 0.10~0.15㎜로 하고, 제1 내부 전극층(112)과 제2 내부 전극층(113)의 클리어런스(Wc)와 제3 내부 전극층(114)과 제4 내부 전극층(115)의 클리어런스(Wc)(도 6(A) 및 도 6(B) 참조)를 0.10~0.15㎜로 하며, 길이 방향의 양쪽 마진 부분의 폭(Ws)(도 6(A) 및 도 6(B) 참조)을 0.15~0.20㎜로 하는 경우에 ESL을 80~120pH로 억제할 수 있으며 또한 2.2~4.7㎌의 정전용량을 확보할 수 있다.

또한, 제1~제4 내부 전극층(112~115)의 각각의 인출부(112a~115a)의 폭(Wo) 을 그 길이(Lo) 이상으로 하면, 제1~제4 내부 전극층(112~115)에 전류가 잘 흐르게 되어 적층 콘덴서(100)의 자기 인덕턴스를 저감시킬 수 있으므로, 이 자기 인덕턴스의 저감을 통해 적층 콘덴서(100)의 ESL을 한층 더 저감시킬 수 있다.

[제2 실시 형태]

도 7~도 11은 본 발명(적층 콘덴서)의 제2 실시 형태를 도시한 것이다.

도 7에 도시된 적층 콘덴서(200)는 소정의 길이, 폭 및 높이를 갖는 직방체 형상의 유전체 칩(201)과, 유전체 칩(201)의 폭 방향의 양측면에 각각 4개씩 동일 간격으로 설치된 총 8개의 외부 전극(202, 203)을 구비한다. 총 8개의 외부 전극(202, 203)은 교대로 서로 다른 극성이 부여되는데, 여기서는 일측 극성이 부여되는 외부 전극(202)을 제1 외부 전극(202)이라 칭하고, 다른 극성이 부여되는 외부 전극(203)을 제2 외부 전극(203)이라 칭한다.

유전체 칩(201)은, 도 8에 도시된 바와 같이 동일 평면에 위치하며 띠형 클리어런스를 통해 서로가 비접촉인 제1 내부 도체층(212) 및 제2 내부 도체층(213)과, 동일 평면에 위치하며 띠형 클리어런스를 통해 서로가 비접촉인 제3 내부 도체층(214) 및 제4 내부 도체층(215)을 유전체층(211)을 통해 높이 방향으로 교대로 적층하여 일체화된 구조를 갖는다. 즉, 제1 내부 도체층(212) 및 제2 내부 도체층(213)은 유전체 칩(101)의 소정의 적층 계면에 비접촉 상태로 존재하고, 제3 내부 도체층(214) 및 제4 내부 도체층(215)은 제1 내부 도체층(212) 및 제2 내부 도체층(213)과는 서로 다른 소정의 적층 계면에 비접촉 상태로 존재한다.

제2 실시 형태의 제1~제4 내부 도체층(212~215)은, 제1 실시 형태의 제1~제4 내부 도체층(112~115)에 길이 방향을 따라 소정 길이의 띠형 슬릿(212b~215b)이 각각 2개씩 평행하게 설치되어 구성된다.

상세하게는, 각각의 내부 도체층(212~215)에 설치된 2개의 슬릿(212b~215b)의 한쪽은 일측 인출부(212a~215b)측에 개방부가 위치하도록 형성되고, 2개의 슬릿(212b~215b)의 다른 쪽은 타측 인출부(212a~215b)측에 개방부가 위치하도록 형성된다. 또한, 제1 내부 도체층(212)에 설치된 2개의 슬릿(212b)과 제2 내부 도체층(213)에 설치된 2개의 슬릿(213b)의 위치 및 방향은 양자간의 클리어런스 중심선을 기준으로 선대칭으로 형성되어 있으며, 제3 내부 도체층(214)에 설치된 2개의 슬릿(214b)과 제4 내부 도체층(215)에 설치된 2개의 슬릿(215b)의 위치 및 방향은 양자간의 클리어런스 중심선을 기준으로 선대칭으로 형성되어 있다.

또한, 유전체 칩(201), 제1~제4 내부 도체층(212~215) 및 외부 전극용 인출부(212a~215a)에 관한 다른 구성은 제1 실시 형태의 것과 동일하기 때문에 여기서는 설명을 생략한다.

도 9에 도시된 등가 회로에서 알 수 있듯이, 도 7에 도시된 적층 콘덴서(200)에서는 제1 내부 도체층(212)과 이 제1 내부 도체층(212)과 유전체층(211)을 통해 마주보는 제3 내부 도체층(214)에 의해 소정의 정전용량(C21)이 형성되고, 제2 내부 도체층(213)과 이 제2 내부 도체층(213)과 유전체층(211)을 통해 마주보는 제4 내부 도체층(215)에 의해 소정의 정전용량(C22)이 형성된다. 또한, 동일 평면에 위치하는 이극성인 제1 내부 도체층(212)과 제2 내부 도체층(213)의 사이에 소정의 정전용량(C23)이 형성되고, 동일 평면에 위치하는 이극성인 제3 내부 도체 층(214)과 제4 내부 도체층(215)의 사이에 소정의 정전용량(C24)이 형성된다. 따라서, 4개의 제1 외부 전극(202)과 4개의 제2 외부 전극(203)을 통해 얻어지는 적층 콘덴서(200)의 정전용량은 병렬 접속된 4개의 정전용량(C21)과 정전용량(C22)과 정전용량(C23)과 정전용량(C24)의 합성치가 된다.

도 7에 도시된 적층 콘덴서(200)는 4개의 제1 외부 전극(202)에 일측 극성을 부여하고 4개의 제2 외부 전극(203)에 다른 극성을 부여한 상태로 사용된다.

예를 들면, 도 10에 도시된 바와 같이 4개의 제1 외부 전극(202)을 플러스로 하고 4개의 제2 외부 전극(203)을 마이너스(그라운드)로 하였을 때에는, 도 11(A)에 화살표로 도시한 것처럼 제1 내부 도체층(212)의 인출부(212a)와 이 제1 내부 도체층(212)과 동일 평면에 위치하는 이극성인 제2 내부 도체층(213)의 인출부(213a)에는 각각 반대 방향으로 전류가 흐르고, 이 전류의 흐름에 따라 제1 내부 도체층(212)과 제2 내부 도체층(213)에도 각각의 슬릿(212b, 213b)을 따라 각각 반대 방향으로 전류가 흐른다. 또한, 도 11(B)에 화살표로 도시한 것처럼 제3 내부 도체층(214)의 인출부(214a)와 이 제3 내부 전극층(214)과 동일 평면에 위치하는 이극성인 제4 내부 전극층(215)의 인출부(215a)에는 각각 반대 방향으로 전류가 흐르고, 이 전류의 흐름에 따라 제3 내부 도체층(214)과 제4 내부 전극층(215)에도 각각의 슬릿(214b, 215b)에 따라 각각 반대 방향으로 전류가 흐른다.

아울러, 도 11(A) 및 도 11(B)에 화살표로 도시한 것처럼 제1 내부 도체층(212)의 인출부(212a)와 이 제1 내부 도체층(212)과 유전체층(211)을 통해 마주보는 이극성인 제3 내부 도체층(214)의 인출부(214a)에는 각각 반대 방향으로 전류 가 흐르고, 이 전류의 흐름에 따라 제1 내부 도체층(212)과 제3 내부 도체층(214)에도 각각의 슬릿(212b, 214b)에 따라 각각 반대 방향으로 전류가 흐른다. 또한, 도 11(A) 및 도 11(B)에 화살표로 도시한 것처럼 제2 내부 도체층(213)의 인출부(213a)와 이 제2 내부 도체층(213)과 유전체층(211)을 통해 마주보는 이극성인 제4 내부 도체층(215)의 인출부(215a)에는 각각 반대 방향으로 전류가 흐르고, 이 전류의 흐름에 따라 제2 내부 도체층(213)과 제4 내부 도체층(215)에도 각각의 슬릿(213b, 215b)에 따라 각각 반대 방향으로 전류가 흐른다.

또한, 4개의 제1 외부 전극(202)을 마이너스(그라운드)로 하고 4개의 제2 외부 전극(203)을 플러스로 하였을 때에는 각각의 내부 도체층의 인출부 및 각각의 내부 도체층에 흐르는 전류의 방향이 상기와 반대가 되는 것은 말할 필요도 없다.

즉, 4개의 제1 외부 전극(202)에 일측 극성을 부여하고 4개의 제2 외부 전극(203)에 다른 극성을 부여한 상태에서는 앞서 기술한 바와 같은 전류의 흐름이 얻어지기 때문에 제1 실시 형태에서 설명된 (1)~(4)와 동일한 자계 상쇄 작용(자속 제거 작용)을 통해 적층 콘덴서(200)의 ESL(등가 직렬 인덕턴스)를 효과적으로 저감시킬 수 있다.

특히, 상기 (1) 및 (2)의 자계 상쇄 작용(자속 제거 작용)은 극성이 서로 다른 제1 내부 도체층(212) 및 제2 내부 도체층(213)을 동일 평면에 위치시키고, 극성이 서로 다른 제3 내부 도체층(214) 및 제4 내부 도체층(215)을 동일 평면에 위치시킴으로써 확실하고 또한 정확하게 얻을 수 있다.

또한, 제1 내부 도체층(212)과 이 제1 내부 도체층(212)과 유전체층(211)을 통해 마주보는 제3 내부 도체층(214)을 통해 소정의 정전용량(C21)을 형성할 수 있고, 제2 내부 도체층(213)과 이 제2 내부 도체층(213)과 유전체층(211)을 통해 마주보는 제4 내부 도체층(215)을 통해 소정의 정전용량(C22)을 형성할 수 있으며, 또한 동일 평면에 위치하는 이극성인 제1 내부 도체층(212)과 제2 내부 도체층(213)의 사이에 소정의 정전용량(C23)을 형성할 수 있고, 동일 평면에 위치하는 이극성인 제3 내부 도체층(214)과 제4 내부 도체층(215)의 사이에 소정의 정전용량(C24)을 형성할 수 있다. 이에 따라 4개의 제1 외부 전극(202)과 4개의 제2 외부 전극(203)을 통해 얻어지는 적층 콘덴서(200)의 정전용량을 병렬 접속된 4개의 정전용량(C21)과 정전용량(C22)과 정전용량(C23)과 정전용량(C24)의 합성치로 할 수 있으므로, 제1 내부 도체층(212)과 제2 내부 도체층(213)의 극성을 동일하게 하고 동일 평면에 위치시키면서 또한 제3 내부 도체층(214)과 제4 내부 도체층(215)의 극성을 동일하게 하고 동일 평면에 위치시키는 경우에 발생하는 정전용량의 저하를 상기의 정전용량(C23) 및 정전용량(C24)을 통해 보충하여 디커플링 용도에 적합한 충분한 정전용량을 적층 콘덴서(200)에 확보할 수 있다.

아울러, 유전체 칩(201)의 기판 실장시에 적어도 기판과 마주보는 쪽의 마진 부분의 두께를 30~70㎛로 설정하여 각 내부 도체층의 인출부에서 외부 전극을 통해 기판 전극에 이르는 경로를 가능한 짧게 하므로, 이 경로에 의해 발생되는 인덕턴스도 억제하여 저 ESL화를 도모할 수 있다. 이와 관련하여, 마진 부분의 두께를 30㎛보다 작게 하면 이 부분의 강도가 저하되어 크랙 발생 등을 일으킬 위험성이 증가하고, 또한 마진 부분의 두께를 70㎛보다 크게 하면 상기의 인덕턴스 억제 작용 을 얻기 힘들다.

또한, 제1~제4 내부 전극층(212~215)의 각각의 인출부(212a~215a)의 폭을 그 길이 이상으로 하면 제1~제4 내부 전극층(212~215)에 전류가 잘 흐르게 되어 적층 콘덴서(200)의 자기 인덕턴스를 저감시킬 수 있는데, 이 자기 인덕턴스의 저감을 통해 적층 콘덴서(200)의 ESL을 한층 더 저감시킬 수 있다.

[제3 실시 형태]

도 12~도 16은 본 발명(적층 콘덴서)의 제3 실시 형태를 도시한 것이다.

도 12에 도시된 적층 콘덴서(300)는 소정의 길이, 폭 및 높이를 갖는 직방체 형상의 유전체 칩(301)과, 유전체 칩(301)의 폭 방향의 양측면에 각각 4개씩 동일 간격으로 설치된 총 8개의 외부 전극(302, 303)과, 유전체 칩(301)의 길이 방향의 양측면에 각각 1개씩 설치된 총 2개의 외부 전극(304, 305)을 구비한다. 총 8개의 외부 전극(302, 303)은 교대로 서로 다른 극성이 부여되는 것으로, 여기서는 일측 극성이 부여되는 외부 전극(302)을 제1 외부 전극(302)이라 칭하고, 다른 극성이 부여되는 외부 전극(303)을 제2 외부 전극(303)이라 칭한다. 총 2개의 외부 전극(304, 305)은 서로 다른 극성이 부여되는 것으로, 여기서는 일측 극성이 부여되는 외부 전극(304)을 제3 외부 전극(304)이라 칭하고, 다른 극성이 부여되는 외부 전극(305)을 제4 외부 전극(305)이라 칭한다.

유전체 칩(301)은 도 13에 도시된 바와 같이 동일 평면에 위치하며 띠형 클리어런스를 통해 서로가 비접촉인 제1 내부 도체층(312) 및 제2 내부 도체층(313)과, 동일 평면에 위치하며 띠형 클리어런스를 통해 서로가 비접촉인 제3 내부 도체 층(314) 및 제4 내부 도체층(315)을 유전체층(311)을 통해 높이 방향으로 교대로 적층하여 일체화된 구조를 갖는다. 즉, 제1 내부 도체층(312) 및 제2 내부 도체층(313)은 유전체 칩(301)의 소정의 적층 계면에 비접촉 상태로 존재하고, 제3 내부 도체층(314) 및 제4 내부 도체층(315)은 제1 내부 도체층(312) 및 제2 내부 도체층(313)과는 서로 다른 소정의 적층 계면에 비접촉 상태로 존재한다.

제3 실시 형태에서의 제1, 제2 내부 도체층(312, 313)은, 제1 실시 형태의 제1, 제2 내부 도체층(112, 113)에 3개째의 외부 전극용 인출부(312b, 313b)를 각각 설치하여 구성된다.

상세하게는, 제1 내부 도체층(312)의 길이 방향의 일측 가장자리(도 13의 좌측)의 중앙에는 유전체 칩(301)의 길이 방향의 일측면(도 12의 좌측)의 제3 외부 전극(304)에 대응하며 이 제3 외부 전극(304)에 접속된 외부 전극용 인출부(312b)가 설치된다. 제2 내부 도체층(313)의 길이 방향의 타측 가장자리(도 13의 우측)의 중앙에는 유전체 칩(301)의 길이 방향의 타측면(도 12의 우측)의 제4 외부 전극(305)에 대응하며 이 제4 외부 전극(305)에 접속된 외부 전극용 인출부(313b)가 설치된다.

또한, 유전체 칩(301), 제1~제4 내부 도체층(312~315) 및 외부 전극용 인출부(312a~315a)에 관한 다른 구성은 제1 실시 형태의 것과 동일하므로 여기서는 설명을 생략한다.

도 14에 도시된 등가 회로에서 알 수 있듯이, 도 12에 도시된 적층 콘덴서(300)에서는 제1 내부 도체층(312)과 이 제1 내부 도체층(312)과 유전체층(311) 을 통해 마주보는 제3 내부 도체층(314)에 의해 소정의 정전용량(C31)이 형성되고, 제2 내부 도체층(313)과 이 제2 내부 도체층(313)과 유전체층(311)을 통해 마주보는 제4 내부 도체층(315)에 의해 소정의 정전용량(C32)이 형성된다. 또한, 동일 평면에 위치하는 이극성인 제1 내부 도체층(312)과 제2 내부 도체층(313)의 사이에 소정의 정전용량(C33)이 형성되고, 동일 평면에 위치하는 이극성인 제3 내부 도체층(314)과 제4 내부 도체층(315)의 사이에 소정의 전정 용량(C34)이 형성된다. 따라서, 4개의 제1 외부 전극(302) 및 1개의 제3 외부 전극(304)과 4개의 제2 외부 전극(303) 및 1개의 제4 외부 전극(305)을 통해 얻어지는 적층 콘덴서(300)의 정전용량은 병렬 접속된 정전용량(C31)과 정전용량(C32)과 정전용량(C33)과 정전용량(C34)의 합성치가 된다.

도 12에 도시된 적층 콘덴서(300)는 4개의 제1 외부 전극(302) 및 1개의 제3 외부 전극(304)에 일측 극성을 부여하고 4개의 제2 외부 전극(303) 및 1개의 제4 외부 전극(305)에 다른 극성을 부여한 상태로 사용된다.

예를 들면, 도 15에 도시된 바와 같이 4개의 제1 외부 전극(302) 및 1개의 제3 외부 전극(304)을 플러스로 하고 4개의 제2 외부 전극(303) 및 1개의 제4 외부 전극(305)을 마이너스(그라운드)로 하였을 때에는, 도 16(A)에 화살표로 도시한 것처럼 제1 내부 도체층(312)의 인출부(312a)와 이 제1 내부 도체층(312)과 동일 평면에 위치하는 이극성인 제2 내부 도체층(313)의 인출부(313a)에는 각각 반대 방향으로 전류가 흐르고, 이 전류의 흐름에 따라 제1 내부 도체층(212)과 제2 내부 도체층(213)에도 각각 반대 방향으로 전류가 흐른다. 또한, 도 16(B)에 화살표로 도 시한 것처럼 제3 내부 도체층(314)의 인출부(314a)와 이 제3 내부 전극층(314)과 동일 평면에 위치하는 이극성인 제4 내부 전극층(315)의 인출부(315a)에는 각각 반대 방향으로 전류가 흐르고, 이 전류의 흐름에 따라 제3 내부 도체층(314)과 제4 내부 전극층(315)에도 각각 반대 방향으로 전류가 흐른다.

아울러, 도 16(A) 및 도 16(B)에 화살표로 도시한 것처럼 제1 내부 도체층(312)의 인출부(312a)와 이 제1 내부 도체층(312a)과 유전체층(311)을 통해 마주보는 이극성인 제3 내부 도체층(314)의 인출부(314a)에는 각각 반대 방향으로 전류가 흐르고, 이 전류의 흐름에 따라 제1 내부 도체층(312)과 제3 내부 도체층(314)에도 각각 반대 방향으로 전류가 흐른다. 또한, 도 16(A) 및 도 16(B)에 화살표로 도시한 것처럼 제2 내부 도체층(313)의 인출부(313a)와 이 제2 내부 도체층(313)과 유전체층(311)을 통해 마주보는 이극성인 제4 내부 도체층(315)의 인출부(315a)에는 각각 반대 방향으로 전류가 흐르고, 이 전류의 흐름에 따라 제2 내부 도체층(313)과 제4 내부 도체층(315)에도 각각 반대 방향으로 전류가 흐른다.

또한, 도 16(A)에 화살표로 도시한 것처럼 제1 내부 도체층(312)의 인출부(312b)에는 인출부(312a)와 직교하는 방향으로 전류가 흐르고, 또한 제2 내부 도체층(313)의 인출부(313b)에는 인출부(313a)와 직교하는 방향으로 전류가 흐른다.

아울러, 4개의 제1 외부 전극(302) 및 1개의 제3 외부 전극(304)을 마이너스(그라운드)로 하고 4개의 제2 외부 전극(303) 및 1개의 제4 외부 전극(305)을 플러스라고 하였을 때에는, 각 내부 도체층의 인출부 및 각 내부 도체층에 흐르는 전류의 방향이 상기와 반대가 되는 것은 말할 필요도 없다.

즉, 4개의 제1 외부 전극(302) 및 1개의 제3 외부 전극(304)에 일측 극성을 부여하고 4개의 제2 외부 전극(303) 및 1개의 제4 외부 전극(305)에 다른 극성을 부여한 상태에서는 앞에서 기술한 바와 같은 전류의 흐름이 얻어지기 때문에, 제1 실시 형태에서 설명된 (1)~(4)와 동일한 자계 상쇄 작용(자속 제거 작용)을 통해 적층 콘덴서(300)의 ESL(등가 직렬 인덕턴스)을 효과적으로 저감시킬 수 있다.

특히, 상기 (1) 및 (2)의 자계 상쇄 작용(자속 제거 작용)은 극성이 서로 다른 제1 내부 도체층(312) 및 제2 내부 도체층(313)을 동일 평면에 위치시키고, 극성이 서로 다른 제3 내부 도체층(314) 및 제4 내부 도체층(315)을 동일 평면에 위치시킴으로써 확실하고 또한 정확하게 얻을 수 있다.

또한, 제1 내부 도체층(312)의 인출부(312a, 312b)의 수를 늘리면서 또한 제2 내부 도체층(313)의 인출부(313a, 313b)의 수를 늘려 제1 내부 도체층(312)과 제2 내부 도체층(313)에 전류가 잘 흐르게 하여 적층 콘덴서(300)의 자기 인덕턴스를 저감시킬 수 있는데, 이 자기 인덕턴스의 저감을 통해 적층 콘덴서(300)의 ESL을 한층 더 저감시킬 수 있다.

나아가, 제1 내부 도체층(312)과 이 제1 내부 도체층(312)과 유전체층(311)을 통해 마주보는 제3 내부 도체층(314)을 통해 소정의 정전용량(C31)을 형성할 수 있고, 제2 내부 도체층(313)과 이 제2 내부 도체층(313)과 유전체층(311)을 통해 마주보는 제4 내부 도체층(315)을 통해 소정의 정전용량(C32)을 형성할 수 있으며, 또한 동일 평면에 위치하는 이극성인 제1 내부 도체층(312)과 제2 내부 도체층(313)의 사이에 소정의 정전용량(C33)을 형성할 수 있고, 동일 평면에 위치하는 이극성인 제3 내부 도체층(314)과 제4 내부 도체층(315)의 사이에 소정의 정전용량(C34)을 형성할 수 있다. 이에 따라 4개의 제1 외부 전극(302) 및 1개의 제3 외부 전극(304)과 4개의 제2 외부 전극(303) 및 1개의 제4 외부 전극(305)을 통해 얻어지는 적층 콘덴서(300)의 정전용량을 병렬 접속된 4개의 정전용량(C31)과 정전용량(C32)과 정전용량(C33)과 정전용량(C34)의 합성치로 할 수 있으므로, 제1 내부 도체층(312)과 제2 내부 도체층(313)의 특성을 동일하게 하여 동일 평면에 위치시키면서 또한 제3 내부 도체층(314)과 제4 내부 도체층(315)의 극성을 동일하게 하여 동일 평면에 위치시키는 경우에 발생하는 정전용량의 저하를 상기의 정전용량(C33) 및 정전용량(C34)을 통해 보충하여 디커플링의 용도에 적합한 충분한 정전용량을 적층 콘덴서(300)에 확보할 수 있다.

아울러, 유전체 칩(301)의 기판 실장시에 적어도 기판과 마주보는 쪽의 마진 부분의 두께를 30~70㎛로 설정하여 각각의 내부 도체층의 인출부에서 외부 전극을 통해 기판 전극에 이르는 경로를 가능한 짧게 하므로, 이 경로에 의해 발생되는 인덕턴스도 억제하여 저 ESL화를 도모할 수 있다. 이와 관련하여, 마진 부분의 두께를 30㎛보다 작게 하면 이 부분의 강도가 저하되어 크랙 발생 등을 일으킬 위험성이 증가하고, 또한 마진 부분의 두께를 70㎛보다 크게 하면 상기의 인덕턴스 억제 작용을 얻기 힘들다.

또한, 제1~제4 내부 전극층(312~315)의 각각의 인출부(312a~315a, 312b, 313b)의 폭을 그 길이 이상으로 하면, 제1~제4 내부 전극층(312~315)에 전류가 잘 흐르게 되어 적층 콘덴서(300)의 자기 인덕턴스를 저감시킬 수 있으므로, 이 자기 인덕턴스의 저감을 통해 적층 콘덴서(300)의 ESL을 한층 더 저감시킬 수 있다.

[제4 실시 형태]

도 17~도 21은 본 발명(적층 콘덴서)의 제4 실시 형태를 도시한 것이다.

도 17에 도시된 적층 콘덴서(400)는 소정의 길이, 폭 및 높이를 갖는 직방체 형상의 유전체 칩(401)과, 유전체 칩(401)의 폭 방향의 양측면에 각각 5개씩 동일 간격으로 설치된 총 10개의 외부 전극(402, 403)을 구비한다. 총 10개의 외부 전극(402, 403)은 교대로 서로 다른 극성이 부여되는 것으로, 여기서는 일측 극성이 부여되는 외부 전극(402)을 제1 외부 전극(402)이라 칭하고, 다른 극성이 부여되는 외부 전극(403)을 제2 외부 전극(403)이라 칭한다.

유전체 칩(401)은 도 18에 도시된 것처럼 동일 평면에 위치하며 굴곡된 띠형 클리어런스를 통해 서로가 비접촉인 제1 내부 도체층(412) 및 제2 내부 도체층(413)과, 동일 평면에 위치하며 굴곡된 띠형 클리어런스를 통해 서로가 비접촉인 제3 내부 도체층(414) 및 제4 내부 도체층(415)을 유전체층(411)을 통해 높이 방향으로 교대로 적층하여 일체화된 구조를 갖는다. 즉, 제1 내부 도체층(412) 및 제2 내부 도체층(413)은 유전체 칩(401)의 소정의 적층 계면에 비접촉 상태로 존재하고, 제3 내부 도체층(414) 및 제4 내부 도체층(415)은 제1 내부 도체층(412) 및 제2 내부 도체층(413)과는 다른 소정의 적층 계면에 비접촉 상태로 존재한다.

또한, 제1~제4 내부 전극층(412~415)의 인출부를 제외한 형상은 방향이 서로 다르기는 하지만 기본적으로 동일하며, 제1 내부 도체층(412)과 제2 내부 도체층(413) 사이의 클리어런스와 제3 내부 도체층(414)과 제4 내부 도체층(415) 사이 의 클리어런스는 높이 방향으로 부분적으로 일치하기 때문에 제1 내부 도체층(412)과 제3 내부 도체층(414)은 유전체층(411)을 통해 거의 대부분이 높이 방향으로 마주보고 있고, 제2 내부 도체층(413)과 제4 내부 도체층(415)은 유전체층(411)을 통해 대부분이 높이 방향으로 마주보고 있다. 후술될 정전용량(C43)과 정전용량(C44)을 얻으려면, 제1 내부 도체층(412)과 제2 내부 도체층(413) 사이의 클리어런스와 제3 내부 도체층(414)과 제4 내부 도체층(415) 사이의 클리어런스를 가능한 좁게 하는 것이 바람직하다.

이와 관련하여, 제1 내부 도체층(412) 및 제2 내부 도체층(413)의 수와, 제3 내부 도체층(414) 및 제4 내부 도체층(415)의 수가 반드시 같을 필요는 없으며, 일측 숫자가 타측 숫자보다 하나 많아도 상관없다.

또한, 유전체 칩(401)의 높이 방향의 양측에는 유전체층(411)만 적층된 부분(마진 부분)이 있는데, 기판 실장시에 적어도 기판과 마주보는 쪽의 마진 부분의 두께가 30~70㎛로 설정되어 있다.

각각의 제1 내부 도체층(412)은 일부가 튀어나온 직사각형 형상을 이루며, 폭 방향의 일측 가장자리(도 18의 우측)의 길이 방향의 일측(도 18의 좌측)에는 유전체 칩(401)의 폭 방향의 일측면(도 17의 우측)의 가장 왼쪽에 위치하는 제1 외부 전극(402)에 대응하며 이 제1 외부 전극(402)에 접속된 외부 전극용 인출부(412a)를 가지고, 폭 방향의 일측 가장자리(도 18의 우측)의 길이 방향의 타측(도 18의 우측)에는 유전체 칩(401)의 폭 방향의 일측면(도 17의 우측)의 왼쪽에서 3번째에 위치하는 제1 외부 전극(402)에 대응하며 이 제1 외부 전극(402)에 접속된 외부 전 극용 인출부(412a)를 가지며, 또한 폭 방향의 타측 가장자리(도 18의 좌측)의 길이 방향의 타측(도 18의 우측)에는 유전체 칩(401)의 폭 방향의 타측면(도 17의 좌측)의 왼쪽에서 2번째에 위치하는 제1 외부 전극(402)에 대응하며 이 제1 외부 전극(402)에 접속된 외부 전극용 인출부(412a)를 갖는다. 즉, 각각의 제1 내부 도체층(412)에는 3개의 인출부(412a)를 통해 제1 외부 전극(402)과 동일한 극성이 부여된다.

각각의 제2 내부 도체층(413)은 일부가 튀어나온 직사각형 형상을 이루며, 폭 방향의 일측 가장자리(도 18의 우측)의 길이 방향의 일측(도 18의 좌측)에는 유전체 칩(401)의 폭 방향의 일측면(도 17의 우측)의 오른쪽에서 2번째에 위치하는 제2 외부 전극(403)에 대응하며 이 제2 외부 전극(403)에 접속된 외부 전극용 인출부(413a)를 가지고, 폭 방향의 타측 가장자리(도 18의 좌측)의 길이 방향의 일측(도 18의 좌측)에는 유전체 칩(401)의 폭 방향의 타측면(도 17의 좌측)의 왼쪽에서 3번째에 위치하는 제2 외부 전극(403)에 대응하며 이 제2 외부 전극(403)에 접속된 외부 전극용 인출부(413a)를 가지며, 또한 폭 방향의 타측 가장자리(도 18의 좌측)의 길이 방향의 타측(도 18의 우측)에는 유전체 칩(401)의 폭 방향의 타측면(도 17의 좌측)의 가장 오른쪽에 위치하는 제2 외부 전극(403)에 대응하며 이 제2 외부 전극(403)에 접속된 외부 전극용 인출부(413a)를 갖는다. 즉, 각각의 제2 내부 도체층(413)에는 3개의 인출부(413a)를 통해 제2 외부 전극(403)과 동일한 극성이 부여된다.

각각의 제3 내부 도체층(414)은 일부가 튀어나온 직사각형 형상을 이루며, 폭 방향의 일측 가장자리(도 18의 우측)의 길이 방향의 타측(도 18의 우측)에는 유전체 칩(401)의 폭 방향의 일측면(도 17의 우측)의 오른쪽에서 2번째에 위치하는 제2 외부 전극(403)에 대응하며 이 제2 외부 전극(403)에 접속된 외부 전극용 인출부(414a)를 가지고, 또한 폭 방향의 타측 가장자리(도 18의 좌측)의 길이 방향의 일측(도 18의 좌측)에는 유전체 칩(401)의 폭 방향의 타측면(도 17의 좌측)의 가장 왼쪽에 위치하는 제2 외부 전극(403)에 대응하며 제2 외부 전극(403)에 접속된 외부 전극용 인출부(414a)를 가지며, 폭 방향의 타측 가장자리(도 18의 좌측)의 길이 방향의 타측(도 18의 우측)에는 유전체 칩(401)의 폭 방향의 타측면(도 17의 좌측)의 왼쪽에서 3번째에 위치하는 제2 외부 전극(403)에 대응하며 이 제2 외부 전극(403)에 접속된 외부 전극용 인출부(414a)를 갖는다. 즉, 각각의 제3 내부 도체층(414)에는 3개의 인출부(414a)를 통해 제2 외부 전극(403)과 동일한 극성이 부여된다.

각각의 제4 내부 도체층(415)은 일부가 튀어나온 직사각형 형상을 이루며, 폭 방향의 일측 가장자리(도 18의 우측)의 길이 방향의 일측(도 18 좌측)에는 유전체 칩(401)의 폭 방향의 일측면(도 17의 우측)의 왼쪽에서 3번째에 위치하는 제1 외부 전극(402)에 대응하며 이 제1 외부 전극(402)에 접속된 외부 전극용 인출부(415a)를 가지고, 폭 방향 일측 가장자리(도 18의 우측)의 길이 방향의 타측(도 18의 우측)에는 유전체 칩(401)의 폭 방향의 일측면(도 17의 우측)의 가장 오른쪽에 위치하는 제1 외부 전극(402)에 대응하며 이 제1 외부 전극(402)에 접속된 외부 전극용 인출부(415a)를 가지며, 또한 폭 방향의 타측 가장자리(도 18의 좌측)의 길 이 방향의 타측(도 18의 우측)에는 유전체 칩(401)의 폭 방향의 타측면(도 17의 좌측)의 가장 오른쪽에 위치하는 제1 외부 전극(402)에 대응하며 이 제1 외부 전극(402)에 접속된 외부 전극용 인출부(415a)를 갖는다. 즉, 각각의 제4 내부 도체층(415)에는 3개의 인출부(415a)를 통해 제1 외부 전극(402)과 동일한 극성이 부여된다.

도 19에 도시된 등가 회로에서 알 수 있듯이, 도 17에 도시된 적층 콘덴서(400)에서는 제1 내부 도체층(412)과 이 제1 내부 도체층(412)과 유전체층(411)을 통해 마주보는 제3 내부 도체층(414)에 의해 소정의 정전용량(C41)이 형성되고, 제2 내부 도체층(413)과 이 제2 내부 도체층(413)과 유전체층(411)을 통해 마주보는 제4 내부 도체층(415)에 의해 소정의 정전용량(C42)이 형성된다. 또한, 동일 평면에 위치하는 이극성인 제1 내부 도체층(412)과 제2 내부 도체층(413)의 사이에 소정의 정전용량(C43)이 형성되고, 동일 평면에 위치하는 이극성인 제3 내부 도체층(414)과 제4 내부 도체층(415)의 사이에 소정의 정전용량(C44)이 형성된다. 따라서, 5개의 제1 외부 전극(402)과 5개의 제2 외부 전극(403)을 통해 얻어지는 적층 콘덴서(400)의 정전용량은 병렬 접속된 정전용량(C41)과 정전용량(C42)과 정전용량(C43)과 정전용량(C44)의 합성치가 된다.

도 17에 도시된 적층 콘덴서(400)는 5개의 제1 외부 전극(402)에 일측 극성을 부여하고 5개의 제2 외부 전극(403)에 다른 극성을 부여한 상태에서 사용된다.

예를 들면, 도 20에 도시된 바와 같이 5개의 제1 외부 전극(402)을 플러스로 하고 5개의 제2 외부 전극(403)을 마이너스(그라운드)로 하였을 때에는, 도 21(A) 에 화살표로 도시한 것처럼 제1 내부 도체층(412)의 인출부(412a)와 이 제1 내부 도체층(412)과 동일 평면에 위치하는 이극성인 제2 내부 도체층(413)의 인출부(413a)에는 각각 반대 방향으로 전류가 흐르고, 이 전류의 흐름에 따라 제1 내부 도체층(412)과 제2 내부 도체층(413)에도 각각 반대 방향으로 전류가 흐른다. 또한, 도 21(B)에 화살표로 도시한 것처럼 제3 내부 도체층(414)의 인출부(414a)와 이 제3 내부 전극층(414)과 동일 평면에 위치하는 이극성인 제4 내부 전극층(415)의 인출부(415a)에는 각각 반대 방향으로 전류가 흐르고, 이 전류의 흐름에 따라 제3 내부 도체층(414)과 제4 내부 전극층(415)에도 각각 반대 방향으로 전류가 흐른다.

또한, 도 21(A) 및 도 21(B)에 화살표로 도시한 것처럼 제1 내부 도체층(412)의 인출부(412a)와 이 제1 내부 도체층(412)과 유전체층(411)을 통해 마주보는 이극성인 제3 내부 도체층(414)의 인출부(414a)에는 각각 반대 방향으로 전류가 흐르고, 이 전류의 흐름에 따라 제1 내부 도체층(412)과 제3 내부 도체층(414)에도 각각 반대 방향으로 전류가 흐른다. 아울러, 도 21(A) 및 도 21(B)에 화살표로 도시한 것처럼 제2 내부 도체층(413)의 인출부(413a)와 이 제2 내부 도체층(413)과 유전체층(411)을 통해 마주보는 이극성인 제4 내부 도체층(415)의 인출부(415a)에는 각각 반대 방향으로 전류가 흐르고, 이 전류의 흐름에 따라 제2 내부 도체층(413)과 제2 내부 도체층(413)에도 각각 반대 방향으로 전류가 흐른다.

또한, 5개의 제1 외부 전극(402)을 마이너스(그라운드)로 하고 5개의 제2 외부 전극(403)을 플러스로 하였을 때에는 각각의 내부 도체층의 인출부 및 각각의 내부 도체층에 흐르는 전류의 방향이 반대가 되는 것은 말할 필요도 없다.

즉, 5개의 제1 외부 전극(402)에 일측 극성을 부여하고 5개의 제2 외부 전극(403)에 다른 극성을 부여한 상태에서는 앞에서 기술한 바와 같은 전류의 흐름이 얻어지기 때문에 제1 실시 형태에서 설명된 (1)~(4)와 동일한 자계 상쇄 작용(자속 제거 작용)을 통해 적층 콘덴서(400)의 ESL(등가 직렬 인덕턴스)를 효과적으로 저감시킬 수 있다.

특히, 상기 (1) 및 (2)의 자계 상쇄 작용(자속 제거 작용)은 극성이 서로 다른 제1 내부 도체층(412) 및 제2 내부 도체층(413)을 동일 평면에 위치시키고, 극성이 서로 다른 제3 내부 도체층(414) 및 제4 내부 도체층(415)을 동일 평면에 위치시킴으로써 확실하고 또한 정확하게 얻을 수 있다.

또한, 제1~제4 내부 도체층(412~415)의 인출부(412a~415a)의 수를 늘려서 제1~제4 내부 도체층(412~415)에 전류가 잘 흐르게 하여 적층 콘덴서(400)의 자기 인덕턴스를 저감시킬 수 있는데, 이 자기 인덕턴스의 저감을 통해 적층 콘덴서(400)의 ESL을 한층 더 저감시킬 수 있다.

나아가, 제1 내부 도체층(412)과 이 제1 내부 도체층(412)과 유전체층(411)을 통해 마주보는 제3 내부 도체층(414)을 통해 소정의 정전용량(C41)을 형성할 수 있고, 제2 내부 도체층(413)과 이 제2 내부 도체층(413)과 유전체층(411)을 통해 마주보는 제4 내부 도체층(415)을 통해 소정의 정전용량(C42)을 형성할 수 있으며, 또한 동일 평면에 위치하는 이극성인 제1 내부 도체층(412)과 제2 내부 도체층(413)의 사이에 소정의 정전용량(C43)을 형성할 수 있고, 동일 평면에 위치하는 이극성인 제3 내부 도체층(414)과 제4 내부 도체층(415)의 사이에 소정의 정전용량(C44)을 형성할 수 있다. 이에 따라 5개의 제1 외부 전극(402)과 5개의 제2 외부 전극(403)을 통해 얻어지는 적층 콘덴서(400)의 정전용량을 병렬 접속된 4개의 정전용량(C41)과 정전용량(C42)과 정전용량(C43)과 정전용량(C44)의 합성치로 할 수 있으므로, 제1 내부 도체층(412)과 제2 내부 도체층(413)의 극성을 동일하게 하여 동일 평면에 위치시키면서 또한 제3 내부 도체층(414)과 제4 내부 도체층(415)의 극성을 동일하게 하여 동일 평면에 위치시키는 경우에 발생하는 정전용량의 저하를 상기의 정전용량(C43) 및 정전용량(C44)을 통해 보충하여, 디커플링의 용도에 적합한 충분한 정전용량을 적층 콘덴서(400)에 확보할 수 있다.

아울러, 유전체 칩(401)의 기판 실장시에 적어도 기판과 마주보는 쪽의 마진 부분의 두께를 30~70㎛로 설정하여 각각의 내부 도체층의 인출부에서 외부 전극을 통해 기판 전극에 이르는 경로를 가능한 짧게 하므로, 이 경로에 의해 발생되는 인덕턴스도 억제하여 저 ESL화를 도모할 수 있다. 이와 관련하여, 마진 부분의 두께를 30㎛보다 작게 하면 이 부분의 강도가 저하되어 크랙 발생 등을 일으킬 위험성이 증가하고, 또한 마진 부분의 두께를 70㎛보다 크게 하면 상기의 인덕턴스 억제 작용을 얻기 힘들다.

또한, 제1~제4 내부 전극층(412~415)의 각각의 인출부(412a~415a)의 폭을 그 길이 이상으로 하면, 제1~제4 내부 전극층(412~415)에 전류가 잘 흐르게 되어 적층 콘덴서(400)의 자기 인덕턴스를 저감시킬 수 있는데, 이 자기 인덕턴스의 저감을 통해 적층 콘덴서(400)의 ESL을 한층 더 저감시킬 수 있다.

본 발명에 따르면, 고정전용량과 저ESL 양쪽을 만족시킬 수 있는 적층 콘덴서를 제공할 수 있다.

Claims

직방체 형상의 유전체 칩과, 유전체 칩의 측면에 설치되며 교대로 서로 다른 극성이 부여되는 8개 이상의 외부 전극을 구비한 적층 콘덴서에 있어서,

상기 유전체 칩은, 동일 평면에 위치하며 서로가 비접촉인 제1 내부 도체층 및 제2 내부 도체층과, 동일평면에 위치하며 서로가 비접촉인 제3 내부 도체층 및 제4 내부 도체층을 유전체층을 통해 교대로 적층하여 일체화된 구조를 가지며,

제1 내부 도체층과 제3 내부 도체층은 유전체층을 통해 마주보고 있고, 제2 내부 도체층과 제4 내부 도체층은 유전체층을 통해 마주보고 있으며,

제1 내부 도체층은 그 가장자리에 적어도 2개의 외부 전극용 인출부를 가지고, 각각의 외부 전극용 인출부는 일측 극성의 외부 전극에 각각 접속되며,

제2 내부 도체층은 그 가장자리에 적어도 2개의 외부 전극용 인출부를 가지고, 각각의 외부 전극용 인출부는 다른 극성의 외부 전극에 각각 접속되며,

제3 내부 도체층은 그 가장자리에 적어도 2개의 외부 전극용 인출부를 가지고, 각각의 외부 전극용 인출부는 다른 극성의 다른 외부 전극에 각각 접속되며,

제4 내부 도체층은 그 가장자리에 적어도 2개의 외부 전극용 인출부를 가지고, 각각의 외부 전극용 인출부는 일측 극성의 다른 외부 전극에 각각 접속되며,

상기 유전체 칩의 기판 실장시에 적어도 기판과 마주보는 쪽의 마진 부분의 두께가 30~70㎛로 설정되는 것을 특징으로 하는 적층 콘덴서.
제 1 항에 있어서,

외부 전극은 유전체 칩의 상대되는 일측 측면에 적어도 4개가 설치되고 다른 측면에 적어도 4개가 설치되며,

제1 내부 도체층의 외부 전극용 인출부는 제1 내부 도체층의 상대되는 일측 가장자리에 적어도 1개가 설치되고 다른 가장자리에 적어도 1개가 설치되며,

제2 내부 도체층의 외부 전극용 인출부는 제2 내부 도체층의 상대되는 일측 가장자리에 적어도 1개가 설치되고 다른 가장자리에 적어도 1개가 설치되며,

제3 내부 도체층의 외부 전극용 인출부는 제3 내부 도체층의 상대되는 일측 가장자리에 적어도 1개가 설치되고 다른 가장자리에 적어도 1개가 설치되며,

제4 내부 도체층의 외부 전극용 인출부는 제2 내부 도체층의 상대되는 일측 가장자리에 적어도 1개가 설치되고 다른 가장자리에 적어도 1개가 설치되는 것을 특징으로 하는 적층 콘덴서.
삭제
제 1 항 또는 제 2 항에 있어서,

상기 제1~제4 내부 도체층의 각각에 설치되는 외부 전극용 인출부의 폭은 상기 인출부의 길이 이상인 것을 특징으로 하는 적층 콘덴서.
제 1 항 또는 제 2 항에 있어서,

상기 제1~제4 내부 도체층의 각각에 설치되는 외부 전극용 인출부의 폭은 상기 인출부의 길이 이상인 것을 특징으로 하는 적층 콘덴서.