CN101055802B - 积层电容器 - Google Patents

Abstract

本发明提供一种可同时满足高静电电容和低ESL的积层电容器。介电体芯片101的构造为，将位于同一平面且互相不接触的第1内部导体层112及第2内部导体层113、与位于同一平面且互相不接触的第3内部导体层114及第4内部导体层115介隔介电体层111而交替积层成一体，并且将所述介电体芯片101构成为，可通过引出部112a、115a，从第1外部电极102对第1内部导体层112和第4内部导体层115赋予一个极性，并可通过引出部113a、114a，从第2外部电极103对第2内部导体层113和第4内部导体层114赋予另一极性。

Description

积层电容器

技术领域

本发明涉及一种适用于退耦的积层电容器。

背景技术

对于用于退耦的积层电容器，要求高静电电容和低ESL(equivalent series inductor，等效串联电感)，专利文献1及专利文献2中就揭示有这种积层电容器。

专利文献1中所揭示的积层电容器包括：长方体形状的介电体芯片；以及共计8个的外部电极，其在介电体芯片宽度方向的两侧面各设置有4个，并交替赋予不同极性。介电体芯片的构造为，将第1内部导体层与第2内部导体层介隔介电体层而交替积层成一体，其中所述第1内部导体层具有外部电极用引出部，在宽度方向两侧缘各设置有2个而共计4个，所述第2内部导体层在与第1内部导体层的引出部不同的位置具有外部电极用引出部，在宽度方向两侧缘各设置有2个而共计4个。各第1内部导体层的4个引出部与赋予其中一个极性的4个外部电极连接，各第2内部导体层的4个引出部与赋予另一极性的其余4个外部电极连接。另一方面，专利文献2中所揭示的积层电容器的构造为，将专利文献1中所揭示的积层电容器的各第1内部导体层在宽度方向上一分为二，并且将各第2内部导体层在宽度方向上一分为二。

[专利文献1]日本专利特表2002-508114号公报

[专利文献2]日本专利特开2002-151349号公报

发明内容

[发明所欲解决的问题]

专利文献1中所揭示的积层电容器是使介隔介电体层而相邻的异极性引出部中所流动的电流方向相反，使得由各个引出部中流动的电流所产生的磁场相互抵消，而可降低ESL。并且，可通过介隔介电体层而积层的第1内部电极层和第2内部电极层，来获得适用于退耦的足够的静电电容。

另一方面，专利文献2中所揭示的积层电容器是使一分为二的第1内部导体层中所流动的电流方向与一分为二的第2内部导体层中所流动的电流方向分别相反，使得由各个内部导体层中流动的电流所产生的磁场相互抵消，因此可比专利文献1中所揭示的积层电容器进一步降低ESL。

但是，专利文献2中所揭示的积层电容器的构造为，将专利文献1中所揭示的积层电容器的各第1内部导体层在宽度方向上一分为二，并且将各第2内部导体层在宽度方向上一分为二，因此，由于介隔介电体层而相向的内部电极层的对向面积下降，所以静电电容低于专利文献1中所揭示的积层电容器。即，从低ESL来说，专利文献2中所揭示的积层电容器优于专利文献1中所揭示的积层电容器，但从高静电电容来说，则不如专利文献1中所揭示的积层电容器。

本发明是鉴于所述情况开发而成的，目的在于提供一种可同时满足高静电电容和低ESL的积层电容器。

[解决问题的技术手段]

为了实现所述目的，本发明提供一种积层电容器，其特征在于：包括：长方体形状的介电体晶片；以及8个以上的外部电极，其设置在介电体晶片侧面上，且交替赋予不同极性；介电体芯片的构造为，将位于同一平面且互相不接触的第1内部导体层及第2内部导体层、与位于同一平面且互相不接触的第3内部导体层及第4内部导体层介隔介电体层而交替积层成一体；第1内部导体层与第3内部导体层介隔介电体层而相向，第2内部导体层与第4内部导体层介隔介电体层而相向；第1内部导体层在其侧缘至少具有2个外部电极用引出部，且各外部电极用引出部分别与其中一个极性的外部电极连接；第2内部导体层在其侧缘至少具有2个外部电极用引出部，且各外部电极用引出部分别与另一极性的外部电极连接；第3内部导体层在其侧缘至少具有2个外部电极用引出部，且各外部电极用引出部分别与另一极性的其他外部电极连接；并且第4内部导体层在其侧缘至少具有2个外部电极用引出部，且各外部电极用引出部分别与其中一个极性的其他外部电极连接。

根据所述积层电容器，在对8个以上的外部电极已交替赋予不同极性的状态下，可通过以下作用，来有效降低积层电容器的ESL(等效串联电感)：(1)因分别在第1内部导体层的引出部以及位于与所述第1内部导体层同一平面的异极性第2内部导体层的引出部中所流动的电流方向相反而产生的磁场抵消作用(消除磁通量作用)、以及因分别在第1内部导体层和第2内部导体层中所流动的电流方向相反而产生的磁场抵消作用(消除磁通量作用)；(2)因分别在第3内部导体层的引出部以及位于与所述第3内部电极层同一平面的异极性第4内部电极层的引出部中所流动的电流方向相反而产生的磁场抵消作用(消除磁通量作用)、以及因分别在第3内部导体层和第4内部导体层中所流动的电流方向相反而产生的磁场抵消作用(消除磁通量作用)；(3)因分别在第1内部导体层的引出部以及介隔介电体层而与所述第1内部导体层相向的异极性第3内部导体层的引出部中所流动的电流方向相反而产生的磁场抵消作用(消除磁通量作用)、以及因分别在第1内部导体层和第3内部导体层中所流动的电流方向相反而产生的磁场抵消作用(消除磁通量作用)；以及(4)因分别在第2内部导体层的引出部以及介隔介电体层而与所述第2内部导体层相向的异极性第4内部导体层的引出部中所流动的电流方向相反而产生的磁场抵消作用(消除磁通量作用)、以及因分别在第2内部导体层和第4内部导体层中所流动的电流方向相反而产生的磁场抵消作用(消除磁通量作用)。

并且，可由第1内部导体层以及介隔介电体层而与所述第1内部导体层相向的第3内部导体层来形成特定静电电容，可由第2内部导体层以及介隔介电体层而与所述第2内部导体层相向的第4内部导体层来形成特定静电电容，并且，可在位于同一平面的异极性第1内部导体层与第2内部导体层之间形成特定静电电容，还可在位于同一平面的异极性第3内部导体层与第4内部导体层之间形成特定静电电容，由此，可将通过其中一个极性的外部电极和另一极性的外部电极而获得的积层电容器的静电电容作为并列连接的4个静电电容的合成值，因此可利用第3内部导体层与第4内部导体层的2个静电电容，来弥补当使第1内部导体层与第2内部导体层的极性相同并位于同一平面，且使第3内部导体层与第4内部导体层的极性相同并位于同一平面时所产生的静电电容的降低，从而在积层电容器中确保适用于退耦的足够的静电电容。

[发明的效果]

根据本发明，可提供一种可同时满足高静电电容和低ESL的积层电容器。

本发明的所述目的及其他目的、结构特征以及作用效果，将通过以下说明及附图得以明确。

附图说明

图1是表示本发明第1实施形态的积层电容器的立体图。

图2是表示图1所示积层电容器的层结构的立体图。

图3是表示图1所示积层电容器的等效电路的图。

图4是表示当图1所示积层电容器的4个第1外部电极设为正极，且4个第2外部电极设为负极(接地)时极性的图。

图5(A)、(B)是表示当图1所示积层电容器的4个第1外部电极设为正极，且4个第2外部电极设为负极(接地)时第1～第4内部导体层的电流流动方向的图。

图6是图1所示积层电容器的ESL及静电电容的具体数值的说明图。

图7是表示本发明第2实施形态的积层电容器的立体图。

图8是表示图7所示积层电容器的层结构的立体图。

图9是表示图7所示积层电容器的等效电路的图。

图10是表示当图7所示积层电容器的4个第1外部电极设为正极，且4个第2外部电极设为负极(接地)时极性的图。

图11(A)、(B)是表示当图7所示积层电容器的4个第1外部电极设为正极，且4个第2外部电极设为负极(接地)时第1～第4内部导体层的电流流动方向的图。

图12是表示本发明第3实施形态的积层电容器的立体图。

图13是表示图12所示积层电容器的层结构的立体图。

图14是表示图12所示积层电容器的等效电路的图。

图15是表示当图12所示积层电容器的4个第1外部电极和1个第3外部电极设为正极，且4个第2外部电极和1个第4外部电极设为负极(接地)时极性的图。

图16(A)、(B)是表示当图12所示积层电容器的4个第1外部电极和1个第3外部电极设为正极，且4个第2外部电极和1个第4外部电极设为负极(接地)时第1～第4内部导体层的电流流动方向的图。

图17是表示本发明第3实施形态的积层电容器的立体图。

图18是表示图17所示积层电容器的层结构的立体图。

图19是表示图17所示积层电容器的等效电路的图。

图20是表示当图17所示积层电容器的5个第1外部电极设为正极，且5个第2外部电极设为负极(接地)时极性的图。

图21(A)、(B)是表示当图17所示积层电容器的5个第1外部电极设为正极，且5个第2外部电极设为负极(接地)时第1～第4内部导体层的电流流动方向的图。

[符号的说明]

100          积层电容器

101          介电体芯片

102          第1外部电极

103          第2外部电极

111          介电体层

112          第1内部导体层

112a         引出部

113          第2内部导体层

113a         引出部

114          第3内部导体层

114a         引出部

115          第4内部导体层

115a         引出部

200          积层电容器

201          介电体芯片

202          第1外部电极

203          第2外部电极

211          介电体层

212          第1内部导体层

212a         引出部

212b         狭缝

213          第2内部导体层

213a         引出部

213b         狭缝

214          第3内部导体层

214a         引出部

214b         狭缝

215          第4内部导体层

215a         引出部

215b         狭缝

300          积层电容器

301          介电体芯片

302          第1外部电极

303          第2外部电极

304          第3外部电极

305          第4外部电极

311          介电体层

312          第1内部导体层

312a、312b   引出部

313          第2内部导体层

313a、313b   引出部

314          第3内部导体层

314a         引出部

315          第4内部导体层

315a         引出部

400          积层电容器

401          介电体芯片

402          第1外部电极

403          第2外部电极

411          介电体层

412          第1内部导体层

412a         引出部

413          第2内部导体层

413a         引出部

414          第3内部导体层

414a         引出部

415          第4内部导体层

415a         引出部

具体实施方式

[第1实施形态]

图1～图5表示本发明(积层电容器)的第1实施形态。

图1所示的积层电容器100包括：长方体形状的介电体芯片101，其具有特定长度L、宽度W及高度T；以及共计8个的外部电极102、103，其分别在介电体芯片101宽度方向的两侧面以相等间隔各设置有4个。对共计8个的外部电极102、103交替赋予不同的极性，在此，将赋予其中一个极性的外部电极102称为第1外部电极102，将赋予另一极性的外部电极103称为第2外部电极103。

如图2所示，介电体芯片101的构造为，将位于同一平面且介隔带状间隙而互相不接触的第1内部导体层112及第2内部导体层113、与位于同一平面且介隔带状间隙而互相不接触的第3内部导体层114及第4内部导体层115介隔介电体层111，在高度方向上交替积层成一体。即，第1内部导体层112与第2内部导体层113以不接触状态而存在于介电体芯片101的特定积层界面上，第3内部导体层114与第4内部导体层115以不接触状态而存在于与第1内部导体层112及第2内部导体层113不同的特定积层界面上。

并且，由于第1～第4内部电极层112～115的形状除引出部以外基本相同，第1内部导体层112与第2内部导体层113之间的间隙及第3内部导体层114与第4内部导体层115之间的间隙在高度方向上相一致，所以第1内部导体层112与第3内部导体层114介隔介电体层111在高度方向上相向，且第2内部导体层113与第4内部导体层115介隔介电体层111在高度方向上相向。为了积极获得后文所述静电电容C13和静电电容C14，优选的是尽量缩小第1内部导体层112与第2内部导体层113之间的间隙、以及第3内部导体层114与第4内部导体层115之间的间隙。

此外，第1内部导体层112及第2内部导体层113的数量与第3内部导体层114及第4内部导体层115的数量无须相同，其中一个的数量可比另一个的数量多1个。

并且，在介电体芯片101高度方向两侧，存在有只积层有介电体层111的部分(边缘部分)，且至少在安装基板时与基板相向的一侧的边缘部分的厚度设为30～70μm。

各第1内部导体层112形成为长方形形状，并在宽度方向一侧缘(图2右侧)的长度方向一侧(图2左侧)具有外部电极用引出部112a，其对应于位于介电体芯片101宽度方向一侧面(图1右侧)最左边的第1外部电极102，并与所述第1外部电极102连接，并且，在宽度方向另一侧缘(图2左侧)的长度方向另一侧(图2右侧)具有外部电极用引出部112a，其对应于位于介电体芯片101宽度方向另一侧面(图1左侧)左起第2个的第1外部电极102，并与所述第1外部电极102连接。即，通过2个引出部112a，向各第1内部导体层112引出部赋予与第1外部电极102相同的极性。

各第2内部导体层113形成为长方形形状，并在宽度方向一侧缘(图2右侧)的长度方向另一侧(图2右侧)具有外部电极用引出部113a，其对应于位于介电体芯片101宽度方向一侧面(图1右侧)最右边的第2外部电极103，并与所述第2外部电极103连接，并且，在宽度方向另一侧缘(图2左侧)的长度方向一侧(图2左侧)具有外部电极用引出部113a，其对应于位于从介电体芯片101宽度方向另一侧面(图1左侧)右起第2个的第2外部电极103，并与所述第2外部电极103连接。即，通过2个引出部113a，向各第2内部导体层113引出部赋予与第2外部电极103相同的极性。

各第3内部导体层114形成为长方形形状，并在宽度方向一侧缘(图2右侧)的长度方向另一侧(图2右侧)具有外部电极用引出部114a，其对应于位于介电体芯片101宽度方向一侧面(图1右侧)左起第2的第2外部电极103，并与所述第2外部电极103连接，并且，在宽度方向另一侧缘(图2左侧)的长度方向一侧(图2左侧)具有外部电极用引出部114a，其对应于位于介电体芯片101宽度方向另一侧面(图1左侧)最左边的第2外部电极103，并与所述第2外部电极103连接。即，通过2个引出部114a，对各第3内部导体层114引出部赋予与第2外部电极103相同的极性。

各第4内部导体层115形成为长方形形状，并在宽度方向一侧缘(图2右侧)的长度方向一侧(图2左侧)具有外部电极用引出部115a，其对应于位于介电体芯片101宽度方向一侧面(图1右侧)右起第2个的第1外部电极102，并与所述第1外部电极102连接，并且，在宽度方向另一侧缘(图2左侧)的长度方向另一侧(图2右侧)具有外部电极用引出部115a，其对应于位于介电体芯片101宽度方向另一侧面(图1左侧)最右边的第1外部电极102，并与所述第1外部电极102连接。即，通过2个引出部115a，对各第4内部导体层115引出部赋予与第1外部电极102相同的极性。

由图3所示的等效电路可知，在图1所示的积层电容器100中，由第1内部导体层112以及介隔介电体层111而与所述第1内部导体层112相向的第3内部导体层114形成特定静电电容C11，由第2内部导体层113以及介隔介电体层111而与所述第2内部导体层113相向的第4内部导体层115形成特定静电电容C12。并且，在位于同一平面的异极性第1内部导体层112与第2内部导体层113之间形成特定静电电容C13，在位于同一平面的异极性第3内部导体层114与第4内部导体层115之间形成特定静电电容C14。因此，通过4个第1外部电极102和4个第2外部电极103而获得的积层电容器100的静电电容，便成为并列连接的静电电容C11、静电电容C12、静电电容C13以及静电电容C14的合成值。

图1所示的积层电容器100是在对4个第1外部电极102赋予其中一个极性，并对4个第2外部电极103赋予另一极性的状态下使用。

例如，如图4所示，当4个第1外部电极102设为正极，且4个第2外部电极103设为负极(接地)时，如图5(A)中箭头所示，第1内部导体层112的引出部112a以及位于与所述第1内部导体层112同一平面的异极性第2内部导体层113的引出部113a中电流分别向相反方向流动，伴随着所述电流的流动，第1内部导体层112以及第2内部导体层113中电流也分别向相反方向流动。并且，如图5(B)中箭头所示，第3内部导体层114的引出部114a以及位于与所述第3内部电极层114同一平面的异极性第4内部电极层115的引出部115a中电流分别向相反方向流动，伴随着所述电流的流动，第3内部导体层114以及第4内部电极层115中电流也分别向相反方向流动。

此外，如图5(A)及(B)中箭头所示，第1内部导体层112的引出部112a以及介隔介电体层111而与所述第1内部导体层112相向的异极性第3内部导体层114的引出部114a中电流分别向相反方向流动，伴随着所述电流的流动，第1内部导体层112以及第3内部导体层114中电流也分别向相反方向流动。并且，如图5(A)及(B)中箭头所示，第2内部导体层113的引出部113a以及介隔介电体层111而与所述第2内部导体层113相向的异极性第4内部导体层115的引出部115a中电流分别向相反方向流动，伴随着所述电流的流动，第2内部导体层113与第4内部导体层115中电流也分别向相反方向流动。

另外，毋庸置言，当4个第1外部电极102设为负极(接地)，4个第2外部电极103设为正极时，各内部导体层的引出部以及各内部导体层中所流动的电流方向与以上所述相反。

即，因为在对4个第1外部电极102赋予其中一个极性，并对4个第2外部电极103赋予另一极性的状态下，可实现如上所述的电流流动，所以可通过如下作用来有效降低积层电容器100的ESL(等效串联电感)：

(1)因分别在第1内部导体层112的引出部112以及位于与所述第1内部导体层112同一平面的异极性第2内部导体层113的引出部113a中所流动的电流方向相反而产生的磁场抵消作用(消除磁通量作用)、以及因分别在第1内部导体层112和第2内部导体层113中所流动的电流方向相反而产生的磁场抵消作用(消除磁通量作用)；

(2)因分别在第3内部导体层114的引出部114a以及位于与所述第3内部电极层114同一平面的异极性第4内部电极层115的引出部115a中所流动的电流方向相反而产生的磁场抵消作用(消除磁通量作用)、以及因分别在第3内部导体层114和第4内部导体层115中所流动的电流方向相反而产生的磁场抵消作用(消除磁通量作用)；

(3)因分别在第1内部导体层112的引出部112a以及介隔介电体层111而与所述第1内部导体层112相向的异极性第3内部导体层114的引出部114a中所流动的电流方向相反而产生的磁场抵消作用(消除磁通量作用)、以及因分别在第1内部导体层112和第3内部导体层114中所流动的电流方向相反而产生的磁场抵消作用(消除磁通量作用)；以及

(4)因分别在第2内部导体层113的引出部113a以及介隔介电体层111而与所述第2内部导体层113相向的异极性第4内部导体层115的引出部115a中所流动的电流方向相反而产生的磁场抵消作用(消除磁通量作用)、以及因分别在第2内部导体层113和第4内部导体层115中所流动的电流方向相反而产生的磁场抵消作用(消除磁通量作用)。

特别是所述(1)及(2)的磁场抵消作用(消除磁通量作用)，可通过使极性不同的第1内部导体层112及第2内部导体层113位于同一平面，并使极性不同的第3内部导体层114及第4内部导体层115位于同一平面，来可靠而准确地获得。

并且，可由第1内部导体层112以及介隔介电体层111而与所述第1内部导体层112相向的第3内部导体层114形成特定静电电容C11，可由第2内部导体层113以及介隔介电体层111而与所述第2内部导体层113相向的第4内部导体层115形成特定静电电容C12，并且，可在位于同一平面的异极性第1内部导体层112与第2内部导体层113之间形成特定静电电容C13，可在位于同一平面的异极性第3内部导体层114与第4内部导体层115之间形成特定静电电容C14，由此，可将通过4个第1外部电极102和4个第2外部电极103所获得的积层电容器100的静电电容作为并列连接的4个静电电容C11、静电电容C12、静电电容C13以及静电电容C14的合成值，因此可利用所述静电电容C13及静电电容C14，来弥补当使第1内部导体层112和第2内部导体层113的极性相同并位于同一平面，且使第3内部导体层114和第4内部导体层115的极性相同并位于同一平面时所产生的静电电容的降低，从而在积层电容器100中确保适用于退耦的足够的静电电容。

此外，因为将介电体芯片101的至少在安装基板时与基板相向的一侧的边缘部分厚度设定为30～70μm，所以可尽量缩短从各内部导体层的引出部经过外部电极直到基板电极的路径，也可抑制因所述路径而产生的电感，使ESL降低。此外，如果使边缘部分厚度小于30μm，那么因相同部分强度下降而产生裂缝等的危险性将增大而，如果使边缘部分厚度大于70μm，又将难以获得所述电感抑制作用。

在此，就将所述积层电容器100结构应用于1608型(图1所示的长度L的基准为1.60mm，宽度W的基准为0.80mm)和2125型(图1所示的长度L的基准为2.00mm，宽度W的基准为1.25mm)时ESL和静电电容的具体数值进行描述。

在1608型中，当介电体层111的介电常数ε设成3000～4000，介电体层111的厚度设成2.0～2.5μm，第1～第4内部电极层112～115的厚度设成0.8～1.2μm，第1～第4内部电极层112～115的积层数设成100～150，高度方向两侧的边缘部分的厚度设成30～70μm，第1～第4内部电极层112～115的引出部112a～115a的宽度Wo(参照图6(A)及(B))设成0.10～0.15mm，第1～第4内部电极层112～115的引出部112a～115a的长度Lo(参照图6(A)及(B))设成0.10～0.15mm，第1内部电极层112与第2内部电极层113的间隙Wc以及第3内部电极层114与第4内部电极层115的间隙Wc(参照图6(A)及(B))设成0.10～0.15mm，长度方向两侧的边缘部分的宽度Ws(参照图6(A)及(B))设成0.10～0.15mm时，可将ESL控制在40～60pH，并且可确保1.0～2.2μF的静电电容。

在2125型中，当介电体层111的介电常数ε设成3000～4000，介电体层111的厚度设成3.0～4.0μm，第1～第4内部电极层112～115的厚度设成0.8～1.2μm，第1～第4内部电极层112～115的积层数设成100～200，高度方向两侧的边缘部分的厚度设成30～70μm，第1～第4内部电极层112～115的引出部112a～115a的宽度Wo(参照图6(A)及(B))设成0.10～0.15mm，第1～第4内部电极层112～115的引出部112a～115a的长度Lo(参照图6(A)及(B))设成0.10～0.15mm，将第1内部电极层112与第2内部电极层113的间隙Wc以及第3内部电极层114与第4内部电极层115的间隙Wc(参照图6(A)及(B))设成0.10～0.15mm，长度方向两侧的边缘部分的宽度Ws(参照图6(A)及(B))设成0.15～0.20mm时，可将ESL控制在80～120pH，并且可确保2.2～4.7μF的静电电容。

并且，如果将第1～第4内部电极层112～115各自的引出部112a～115a的宽度Wo设为所述长度Lo以上，那么电流将易于在第1～第4内部电极层112～115中流动，由此可降低积层电容器100的自电感，因此可通过降低所述自电感，来进一步降低积层电容器100的ESL。

[第2实施形态]

图7～图11表示本发明(积层电容器)的第2实施形态。

图7所示的积层电容器200包括：长方体形状的介电体芯片201，其具有特定长度、宽度及高度；以及共计8个的外部电极202、203，其分别在介电体芯片201宽度方向两侧面以相等间隔各设置有4个。对共计8个的外部电极202、203交替赋予不同的极性，在此，将赋予其中一个极性的外部电极202称为第1外部电极202，将赋予另一极性的外部电极203称为第2外部电极203。

如图8所示，介电体芯片201的构造为，将位于同一平面且介隔带状间隙而互相不接触的第1内部导体层212及第2内部导体层213、与位于同一平面且介隔带状间隙而互相不接触的第3内部导体层214及第4内部导体层215介隔介电体层211，在高度方向上交替积层成一体。即，第1内部导体层212及第2内部导体层213以不接触状态而存在于介电体芯片101的特定积层界面上，第3内部导体层214及第4内部导体层215以不接触状态而存在于与第1内部导体层212及第2内部导体层213不同的特定积层界面上。

第2实施形态的第1～第4内部导体层212～215的结构为，在第1实施形态第1～第4内部导体层112～115上，沿着长度方向分别平行设置特定长度的带状狭缝212b～215b各2条。

具体而言，将设置在各内部导体层212～215上的2条狭缝212b～215b中的一条，形成为开口位于其中一边的引出部212a～215a侧，而将2条狭缝212b～215b中的另一条形成为开口位于另一边的引出部212a～215b侧。并且，设置在第1内部导体层212上的2条狭缝212b与设置在第2内部导体层213上的2条狭缝213b的位置及方向，以两者间的间隙的中心线为基准，呈线对称，并且设置在第3内部导体层214上的2条狭缝214b与设置在第4内部导体层215上的2条狭缝215b的位置及方向，以两者间的间隙的中心线为基准，呈线对称。

另外，介电体芯片201、第1～第4内部导体层212～215以及外部电极用引出部212a～215a的其他结构与第1实施形态相同，所以在此省略说明。

由图9所示的等效电路可知，在图7所示的积层电容器200中，由第1内部导体层212以及介隔介电体层211而与所述第1内部导体层212相向的第3内部导体层214形成特定静电电容C21，由第2内部导体层213以及介隔介电体层211而与所述第2内部导体层213相向的第4内部导体层215形成特定静电电容C22。并且，在位于同一平面的异极性第1内部导体层212与第2内部导体层213之间形成特定静电电容C23，在位于同一平面的异极性第3内部导体层214与第4内部导体层215之间形成特定静电电容C24。因此，通过4个第1外部电极202和4个第2外部电极203而获得的积层电容器200的静电电容，便成为并列连接的4个静电电容C21、静电电容C22、静电电容C23以及静电电容C24的合成值。

图7所示的积层电容器200是在对4个第1外部电极202赋予其中一个极性，并对4个第2外部电极203赋予另一极性的状态下使用。

例如，如图10所示，当4个第1外部电极202设为正极，且4个第2外部电极203设为负极(接地)时，如图11(A)中箭头所示，第1内部导体层212的引出部212a以及位于所述第1内部导体层212同一平面的异极性第2内部导体层213的引出部213a中电流分别向相反方向流动，伴随着所述电流的流动，第1内部导体层212和第2内部导体层213中也是电流以沿着各个狭缝212b、213b的方式，分别向相反方向流动。并且，如图11(B)中箭头所示，第3内部导体层214的引出部214a以及位于与所述第3内部电极层214同一平面的异极性第4内部电极层215的引出部215a中电流分别向相反方向流动，伴随着所述电流的流动，第3内部导体层214与第4内部电极层215中也是电流以沿着各个狭缝214b、215b的方式，分别向相反方向流动。

此外，如图11(A)及(B)中箭头所示，第1内部导体层212的引出部212a以及介隔介电体层211而与所述第1内部导体层212相向的异极性第3内部导体层214的引出部214a中电流分别向相反方向流动，伴随着所述电流的流动，第1内部导体层212与第3内部导体层214中也是电流以沿着各个狭缝212b、214b的方式，分别向相反方向流动。并且，如图11(A)及(B)中箭头所示，第2内部导体层213的引出部213a以及介隔介电体层211而与所述第2内部导体层213相向的异极性第4内部导体层215的引出部215a中电流分别向相反方向流动，伴随着所述电流的流动，第2内部导体层213和第4内部导体层215中也是电流以沿着各个狭缝213b、215b的方式，分别向相反方向流动。

另外，毋庸置言，当4个第1外部电极202设为负极(接地)，且4个第2外部电极203设为正极时，各内部导体层的引出部及各内部导体层中所流动的电流方向与以上所述相反。

即，由于在对4个第1外部电极202赋予其中一个极性，并对4个第2外部电极203赋予另一极性的状态下，可实现如上所述的电流流动，所以可利用与第1实施形态中所说明的(1)～(4)相同的磁场抵消作用(消除磁通量作用)，来有效降低积层电容器200的ESL(等效串联电感)。

特别是所述(1)及(2)的磁场抵消作用(消除磁通量作用)，可通过使极性不同的第1内部导体层212及第2内部导体层213位于同一平面，并使极性不同的第3内部导体层214及第4内部导体层215位于同一平面，来可靠而准确地获得。

并且，可由第1内部导体层212及介隔介电体层211而与所述第1内部导体层212相向的第3内部导体层214形成特定静电电容C21，可由第2内部导体层213及介隔介电体层211而与所述第2内部导体层213相向的第4内部导体层215形成特定静电电容C22，并且，可在位于同一平面的异极性第1内部导体层212与第2内部导体层213之间形成特定静电电容C23，可在位于同一平面的异极性第3内部导体层214与第4内部导体层215之间形成特定静电电容C24，由此，可将通过4个第1外部电极202和4个第2外部电极203所获得的积层电容器200的静电电容作为并列连接的4个静电电容C21、静电电容C22、静电电容C23以及静电电容C24的合成值，因此可利用所述静电电容C23及静电电容C24，来弥补当使第1内部导体层212和第2内部导体层213极性相同并位于同一平面，且使第3内部导体层214和第4内部导体层215极性相同并位于同一平面时所产生的静电电容的降低，从而在积层电容器200中确保适用于退耦的足够的静电电容。

此外，由于将介电体芯片201的至少在安装基板时与基板相向的一侧的边缘部分的厚度设定为30～70μm，所以可尽量缩短从各内部导体层的引出部经过外部电极直到基板电极的路径，也可抑制因所述路径而产生的电感，使ESL降低。此外，如果使边缘部分的厚度小于30μm，那么因相同部分强度降低而产生裂缝等的危险性将增大，而如果边缘部分的厚度大于70μm，又将难以获得所述的电感抑制作用。

此外，如果将第1～第4内部电极层212～215各自的引出部212a～215a的宽度设为所述长度以上，那么电流将易于在第1～第4内部电极层212～215中流动，由此可降低积层电容器200的自电感，因此可通过降低所述自电感来进一步降低积层电容器200的ESL。

[第3实施形态]

图12～图16表示本发明(积层电容器)的第3实施形态。

图11所示的积层电容器300包括：长方体形状的介电体芯片301，其具有特定长度、宽度及高度；共计8个的外部电极304、305，其分别在介电体芯片301宽度方向两侧面以相等间隔各设置有4个；以及共计2个的外部电极302、303，其在介电体芯片302的长度方向两侧面各设置有1个。对共计8个的外部电极302、303交替赋予不同极性，在此，将赋予其中一个极性的外部电极302称为第1外部电极302，并将赋予另一极性的外部电极303称为第2外部电极303。对共计2个的外部电极304、305赋予不同极性，在此，将赋予其中一个极性的外部电极304称为第3外部电极304，并将赋予另一极性的外部电极305称为第4外部电极305。

如图13所示，介电体芯片301的构造为，使位于同一平面且介隔带状间隙而互相不接触的第1内部导体层312及第2内部导体层313、与位于同一平面且介隔带状间隙而互相不接触的第3内部导体层314及第4内部导体层315介隔介电体层311，在高度方向上交替积层成一体。即，第1内部导体层312与第2内部导体层313以不接触状态而存在于介电体芯片301的特定积层界面上，第3内部导体层314与第4内部导体层315以不接触状态而存在于与第1内部导体层312及第2内部导体层313不同的特定积层界面上。

第3实施形态的第1、第2内部导体层312、313的结构为，在第1实施形态的第1内部导体层、第2内部导体层112、113上分别设置3个外部电极用引出部312b、313b。

具体而言，在第1内部导体层312的长度方向一侧缘(图13左侧)的中央设置有外部电极用引出部312b，其对应于介电体芯片301长度方向一侧面(图12左侧)的第3外部电极304，且与所述第3外部电极304连接。在第2内部导体层313长度方向另一侧缘(图13右侧)的中央设置外部电极用引出部313b，其对应于介电体芯片301长度方向另一侧面(图12右侧)的第4外部电极305，且与所述第4外部电极305连接。

另外，由于介电体芯片301、第1～第4内部导体层312～315以及外部电极用引出部312a～315a的其他结构与第1实施形态相同，所以在此省略说明。

由图14所示的等效电路可知，在图12所示的积层电容器300中，由第1内部导体层312以及介隔介电体层311而与所述第1内部导体层312相向的第3内部导体层314形成特定静电电容C31，由第2内部导体层313以及介隔介电体层311而与所述第2内部导体层313相向的第4内部导体层315形成特定静电电容C32。并且，在位于同一平面的异极性第1内部导体层312与第2内部导体层313之间形成特定静电电容C33，在位于同一平面的异极性第3内部导体层314与第4内部导体层315之间形成特定静电电容C34。因此，通过4个第1外部电极302及1个第3外部电极304、与4个第2外部电极303及1个第4外部电极305而获得的积层电容器300的静电电容，便成为并列连接的静电电容C31、静电电容C32、静电电容C33以及静电电容C34的合成值。

图12所示的积层电容器300是在对4个第1外部电极302及1个第3外部电极304赋予其中一个极性，并对4个第2外部电极303及1个第4外部电极305赋予另一极性的状态下使用。

例如，如图15所示，当4个第1外部电极302及1个第3外部电极304设为正极，且4个第2外部电极303及1个第4外部电极305设为负极(接地)时，如图16(A)中箭头所示，第1内部导体层312的引出部312a以及位于与所述第1内部导体层312同一平面的异极性第2内部导体层313的引出部313a中电流分别向相反方向流动，伴随着所述电流的流动，第1内部导体层212和第2内部导体层213中电流也分别向相反方向流动。并且，如图16(B)中箭头所示，第3内部导体层314的引出部314a以及位于与所述第3内部电极层314同一平面的异极性第4内部电极层315的引出部315a中电流分别向相反方向流动，伴随着所述电流的流动，第3内部导体层314和第4内部电极层315中电流也分别向相反方向流动。

此外，如图16(A)及(B)中箭头所示，第1内部导体层312的引出部312a以及介隔介电体层311而与所述第1内部导体层312相向的异极性第3内部导体层314的引出部314a中电流分别向相反方向流动，伴随着所述电流的流动，第1内部导体层312和第3内部导体层314中电流也向相反方向流动。并且，如图16(A)及(B)中箭头所示，第2内部导体层313的引出部313a以及介隔介电体层311而与所述第2内部导体层313相向的异极性第4内部导体层315的引出部315a中电流分别向相反方向流动，伴随着所述电流的流动，第2内部导体层313和第4内部导体层315中电流也分别向相反方向流动。

此外，如图16(A)中箭头所示，第1内部导体层312的引出部312b中，电流在与引出部312a正交的方向上流动，并且，第2内部导体层313的引出部313b中，电流在与引出部313a正交的方向上流动。

另外，毋庸置言，当4个第1外部电极302及1个第3外部电极304设为负极(接地)，4个第2外部电极303及1个第4外部电极305设为正极时，各内部导体层的引出部以及各内部导体层中所流动的电流方向与以上所述相反。

即，由于在对4个第1外部电极302及1个第3外部电极304赋予其中一个极性，并对4个第2外部电极303及1个第4外部电极305赋予另一极性的状态下，可实现如上所述的电流流动，所以可通过与第1实施形态所说明的(1)～(4)相同的磁场抵消作用(消除磁通量作用)来有效降低积层电容器300的ESL(等效串联电感)。

特别是所述(1)及(2)的磁场抵消作用(消除磁通量作用)，可通过使极性不同的第1内部导体层312及第2内部导体层313位于同一平面，并使极性不同的第3内部导体层314及第4内部导体层315位于同一平面，来可靠而准确地获得。

并且，通过增加第1内部导体层312的引出部312a、312b的数量，且增加第2内部导体213的引出部313a、313b的数量，使得电流易于在第1内部导体层212和第2内部导体层213中流动，由此可降低积层电容器300的自电感，所以可通过降低所述自电感来进一步降低积层电容器300的ESL。

此外，可由第1内部导体层312以及介隔介电体层311而与所述第1内部导体层312相向的第3内部导体层314形成特定静电电容C31，可由第2内部导体层313以及介隔介电体层311而与所述第2内部导体层313相向的第4内部导体层315形成特定静电电容C32，并且，可在位于同一平面的异极性第1内部导体层312与第2内部导体层313之间形成特定静电电容C33，可在位于同一平面的异极性第3内部导体层314与第4内部导体层315之间形成特定静电电容C34，由此可将通过4个第1外部电极302及1个第3外部电极304、与4个第2外部电极103及1个第4外部电极305所获得的积层电容器300的静电电容作为并列连接的4个静电电容C31、静电电容C32、静电电容C33以及静电电容C34的合成值，因此可利用所述静电电容C33及静电电容C34，来弥补当使第1内部导体层312和第2内部导体层313极性相同并位于同一平面，且使第3内部导体层314和第4内部导体层315极性相同并位于同一平面时所产生的静电电容降低，从而在积层电容器300中确保适用于退耦的足够的静电电容。

此外，由于将介电体芯片301的至少在安装基板时与基板对向的一侧的边缘部分的厚度设定为30～70μm，所以可尽量缩短从各内部导体层的引出部经过外部电极直到基板电极的路径，也可抑制所述路径所产生的电感，使ESL降低。此外，如果使边缘部分的厚度小于30μm，那么因相同部分强度降低而产生裂缝等的危险性将增大，并且，如果使边缘部分厚度大于70μm，又将难以获得所述电感抑制作用。

此外，如果将第1～第4内部电极层312～315各自的引出部312a～315a、312b、313b的宽度设成所述长度以上，那么电流将易于在第1～第4内部电极层312～315中流动，由此可降低积层电容器300的自电感，因此可通过降低所述自电感，来进一步降低积层电容器300的ESL。

[第4实施形态]

图17～图21表示本发明(积层电容器)的第4实施形态。

图17所示的积层电容器400包括：长方体形状的介电体芯片401，其具有特定长度、宽度及高度；以及共计10个的外部电极402、403，其分别在介电体芯片401宽度方向两侧面以相等间隔各设置有5个。对共计10个的外部电极402、403交替赋予不同极性，在此，将赋予其中一个极性的外部电极402称为第1外部电极402，将赋予另一极性的外部电极403称为第2外部电极403。

如图18所示，介电体芯片401的构造为，将位于同一平面且介隔弯曲带状间隙而互相不接触的第1内部导体层412及第2内部导体层413、与位于同一平面且介隔弯曲带状间隙而互相不接触的第3内部导体层414及第4内部导体层415介隔介电体层411，在高度方向交替积层成一体。即，第1内部导体层412及第2内部导体层413以不接触状态而存在于介电体芯片401的特定积层界面上，第3内部导体层414及第4内部导体层415以不接触状态而存在于与第1内部导体层412及第2内部导体层413不同的特定积层界面上。

并且，第1～第4内部电极层412～415除引出部以外，虽然方向不同，但是形状基本相同，并且第1内部导体层412与第2内部导体层413之间的间隙、以及第3内部导体层414与第4内部导体层415之间的间隙在高度方向上部分相一致，因此第1内部导体层412与第3内部导体层414介隔介电体层411，大部分在高度方向上相向，且第2内部导体层413与第4内部导体层415介隔介电体层411，大部分在高度方向上相向。为积极获得后文所述的静电电容C43和静电电容C44，优选的是尽量缩小第1内部导体层412与第2内部导体层413之间的间隙、以及第3内部导体层414与第4内部导体层415之间的间隙。

此外，第1内部导体层412及第2内部导体层413的数量无须与第3内部导体层414及第4内部导体层415的数量相同，其中一个的数量可比另一个的数量多1个。

并且，在介电体芯片401高度方向两侧，存在有只积层有介电体层411的部分(边缘部分)，且将至少在安装基板时与基板相向的一侧的边缘部分厚度设定为30～70μm。

各第1内部导体层412形成为一部分突出的长方形形状，在宽度方向一侧缘(图18右侧)的长度方向一侧(图18左侧)具有外部电极用引出部412a，其对应于位于介电体芯片401宽度方向一侧面(图17右侧)最左边的第1外部电极402，并与所述第1外部电极402连接，在宽度方向一侧缘(图18右侧)的长度方向另一侧(图18右侧)具有外部电极用引出部412a，其对应于位于介电体芯片401宽度方向一侧面(图17右侧)左起第3个的第1外部电极402，并与所述第1外部电极402连接，此外，在宽度方向另一侧缘(图18左侧)的长度方向另一侧(图18右侧)具有外部电极用引出部412a，其对应于位于介电体芯片401宽度方向另一侧面(图17左侧)左起第2个的第1外部电极402，并与所述第1外部电极402连接。即，通过3个引出部412a，对各第1内部导体层412引出部赋予与第1外部电极402相同的极性。

各第2内部导体层413形成为一部分突出的长方形形状，在宽度方向一侧缘(图18右侧)的长度方向一侧(图18左侧)具有外部电极用引出部413a，其对应于位于介电体芯片401宽度方向一侧面(图17右侧)右起第2个的第2外部电极403，并与所述第2外部电极403连接，并且，在宽度方向另一侧缘(图18左侧)的长度方向一侧(图18左侧)具有外部电极用引出部413a，其对应于位于介电体芯片401宽度方向另一侧面(图17左侧)左起第3个的第2外部电极403，并与所述第2外部电极403连接，此外，在宽度方向另一侧缘(图18左侧)的长度方向另一侧(图18右侧)具有外部电极用引出部413a，其对应于位于介电体芯片401宽度方向另一侧面(图17左侧)最右边的第2外部电极403，并与所述第2外部电极403连接。即，通过3个引出部413a，对各第2内部导体层413引出部赋予与第2外部电极403相同的极性。

各第3内部导体层414形成为一部分突出的长方形形状，在宽度方向一侧缘(图18右侧)的长度方向另一侧(图18右侧)具有外部电极用引出部414a，其对应于位于介电体芯片401宽度方向一侧面(图17右侧)左起第2个的第2外部电极403，并与所述第2外部电极403连接，并且，在宽度方向另一侧缘(图18左侧)的长度方向一侧(图18左侧)具有外部电极用引出部414a，其对应于位于介电体芯片401宽度方向另一侧面(图17左侧)最左边的第2外部电极403，并与所述第2外部电极403连接，此外，在宽度方向另一侧缘(图18左侧)的长度方向另一侧(图18右侧)具有外部电极用引出部414a，其对应于位于介电体芯片401宽度方向另一侧面(图17左侧)左起第3个的第2外部电极403，并与所述第2外部电极403连接。即，通过3个引出部414a，对各第3内部导体层414引出部赋予与第2外部电极403相同的极性。

各第4内部导体层415形成为一部分突出的长方形形状，在宽度方向一侧缘(图18右侧)的长度方向一侧(图18左侧)具有外部电极用引出部415a，其对应于位于介电体芯片401宽度方向一侧面(图17右侧)左起第3个的第1外部电极402，并与所述第1外部电极402连接，并且，在宽度方向一侧缘(图18右侧)的长度方向另一侧(图18右侧)具有外部电极用引出部415a，其对应于位于介电体芯片401宽度方向一侧面(图17右侧)最右边的第1外部电极402，并与所述第1外部电极402连接，此外，在宽度方向另一侧缘(图18左侧)的长度方向另一侧(图18右侧)具有外部电极用引出部415a，其对应于位于介电体芯片401宽度方向另一侧面(图17左侧)最右边的第1外部电极402，并与所述第1外部电极402连接。即，通过3个引出部415a，对各第4内部导体层415引出部赋予与第1外部电极402相同的极性。

由图19所示的等效电路可知，在图17所示的积层电容器400中，由第1内部导体层412以及介隔介电体层411而与所述第1内部导体层412相向的第3内部导体层414形成特定静电电容C41，由第2内部导体层413以及介隔介电体层411而与所述第2内部导体层413相向的第4内部导体层415形成特定静电电容C42。并且，在位于同一平面的异极性第1内部导体层412与第2内部导体层413之间形成特定静电电容C43，在位于同一平面的异极性第3内部导体层414与第4内部导体层415之间形成特定静电电容C44。因此，通过5个第1外部电极402和5个第2外部电极403所获得的积层电容器400的静电电容，便成为并列连接的静电电容C41、静电电容C42、静电电容C43以及静电电容C44的合成值。

图17所示的积层电容器400是在对5个第1外部电极402赋予其中一个极性，并对5个第2外部电极403赋予另一极性的状态下使用。

例如，如图20所示，当5个第1外部电极402设为正极，且5个第2外部电极403设为负极(接地)时，如图21(A)中箭头所示，第1内部导体层412的引出部412a以及位于与所述第1内部导体层412同一平面的异极性第2内部导体层413的引出部413a中电流分别向相反方向流动，伴随着所述电流的流动，第1内部导体层412和第2内部导体层413中电流也分别向相反方向流动。并且，如图21(B)中箭头所示，第3内部导体层414的引出部414a以及位于与所述第3内部电极层414同一平面的异极性第4内部电极层415的引出部415a中电流分别向相反方向流动，伴随着所述电流的流动，第3内部导体层414和第4内部电极层415中电流也分别向相反方向流动。

此外，如图21(A)及(B)中箭头所示，第1内部导体层412的引出部412a以及介隔介电体层411而与所述第1内部导体层412相向的异极性第3内部导体层414的引出部414a中电流分别向相反方向流动，伴随着所述电流的流动，第1内部导体层412和第3内部导体层414中电流也分别向相反方向流动。并且，如图21(A)及(B)中箭头所示，第2内部导体层413的引出部413a以及介隔介电体层411而与所述第2内部导体层413相向的异极性第4内部导体层415的引出部415a中电流分别向相反方向流动，伴随着所述电流的流动，第2内部导体层413和第4内部导体层415中电流也分别向相反方向流动。

另外，毋庸置言，当5个第1外部电极402设为负极(接地)，且5个第2外部电极403设为正极时，各内部导体层的引出部及各内部导体层中所流动的电流方向与以上所述相反。

即，在对5个第1外部电极402赋予其中一个极性，并对5个第2外部电极403赋予另一极性的状态下，可实现如上所述的电流流动，因此可通过与第1实施形态所说明的(1)～(4)相同的磁场抵消作用(消除磁通量作用)，来有效降低积层电容器400的ESL(等效串联电感)。

特别是所述(1)及(2)的磁场抵消作用(消除磁通量作用)，可通过使极性不同的第1内部导体层412及第2内部导体层413位于同一平面，并使极性不同的第3内部导体层414及第4内部导体层415位于同一平面，来可靠而准确地获得。

并且，通过增加第1～第4内部导体层412～415的引出部412a～415a的数量，使得电流易于在第1～第4内部导体层412～415中流动，可降低积层电容器400的自电感，因此可通过降低所述自电感，来进一步降低积层电容器400的ESL。

此外，可由第1内部导体层412以及介隔介电体层411而与所述第1内部导体层412相向的第3内部导体层414形成特定静电电容C41，可由第2内部导体层413以及介隔介电体层411而与所述第2内部导体层413相向的第4内部导体层415形成特定静电电容C42，并且，可在位于同一平面的异极性第1内部导体层412与第2内部导体层413之间形成特定静电电容C43，可在位于同一平面的异极性第3内部导体层414与第4内部导体层415之间形成特定静电电容C44，由此，可将通过5个第1外部电极402和5个第2外部电极403所获得的积层电容器400的静电电容作为并列连接的4个静电电容C41、静电电容C42、静电电容C43以及静电电容C44的合成值，因此可利用所述静电电容C43及静电电容C44，来弥补当使第1内部导体层412与第2内部导体层413的极性相同并位于同一平面，且使第3内部导体层414与第4内部导体层415的极性相同并位于同一平面时所产生的静电电容的降低，从而在积层电容器400中确保适用于退耦的足够的静电电容。

此外，由于将介电体芯片401的至少在安装基板时与基板相向的一侧的边缘部分的厚度设定为30～70μm，所以可尽量缩短从各内部导体层的引出部经过外部电极直到基板电极的路径，也可抑制所述路径所产生的电感，使低ESL降低。此外，如果使边缘部分厚度小于30μm，那么因相同部分强度降低额产生裂缝等的危险性将增大，而如果使边缘部分厚度大于70μm，又将难以获得所述电感抑制作用。

此外，如果将第1～第4内部电极层412～415各自的引出部412a～415a的宽度设为所述长度以上，那么电流将易于在第1～第4内部电极层412～415中流动，由此可降低积层电容器400的自电感，因此可通过降低所述自电感，来进一步降低积层电容器400的ESL。

Claims (3)

1.一种积层电容器，其特征在于：包括：长方体形状的介电体芯片；以及8个以上的外部电极，其设置在介电体芯片的侧面上，且交替赋予不同极性；外部电极在介电体芯片的相对的一个侧面至少设置4个，且在另一侧面至少设置4个；

介电体芯片的构造为，将位于同一平面且互相不接触的第1内部导体层及第2内部导体层、与位于同一平面且互相不接触的第3内部导体层及第4内部导体层介隔介电体层，而交替积层成一体；

第1内部导体层与第3内部导体层介隔介电体层而相向，第2内部导体层与第4内部导体层介隔介电体层而相向；

第1内部导体层在其侧缘至少具有2个外部电极用引出部，且各外部电极用引出部分别与其中一个极性的外部电极连接；所述第1内部导体层的外部电极用引出部在第1内部导体层所相对的其中一个侧缘至少设置1个，且在另一侧缘至少设置1个；

第2内部导体层在其侧缘至少具有2个外部电极用引出部，且各外部电极用引出部分别与另一极性的外部电极连接；所述第2内部导体层的外部电极用引出部在第2内部导体层所相对的其中一个侧缘至少设置1个，且在另一侧缘至少设置1个；

第3内部导体层在其侧缘至少具有2个外部电极用引出部，且各外部电极用引出部分别与另一极性的其他外部电极连接；所述第3内部导体层的外部电极用引出部在第3内部导体层所相对的其中一个侧缘至少设置1个，且在另一侧缘至少设置1个；并且

第4内部导体层在其侧缘至少具有2个外部电极用引出部，且各外部电极用引出部分别与其中一个极性的其他外部电极连接；所述第4内部导体层的外部电极用引出部在第2内部导体层所相对的其中一个侧缘至少设置1个，且在另一侧缘至少设置1个。

2.如权利要求1所述的积层电容器，其特征在于：

将介电体芯片的至少在安装基板时与基板相向的一侧的边缘部分的厚度设定为30～70μm。

3.如权利要求1或2所述的积层电容器，其特征在于：

分别在第1～第4内部导体层所设置的外部电极用引出部的宽度为其长度以上。

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