KR20020000142A - 발광 소자 - Google Patents

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Abstract

본 발명은 전체 광 발생 능력을 향상시킨 역전된 Ⅲ족 질화물 발광 소자(LED)에 관한 것이다. 대 면적 소자는 p-전극 금속화물에 삽입되여 낮은 직렬 저항을 제공하는 n-전극을 갖는다. p-전극 금속화물은 불투명하고, 반사율이 높으며, 우수한 전류 전파를 제공한다. LED 활성 영역의 피크 방출 파장에서 p-전극은 경로당 25%보다 작은 입사광을 흡수한다. 서브마운트는 LED 다이와 패키지 사이에 전기적 및 열적 접속을 제공하기 위하여 이용될 수 있다. 서브마운트 재료는 전압-순응 제한 동작 같은 전자적 기능성을 제공하는 Si로 될 수 있다. LED 서브마운트 인터페이스를 포함한 전체 소자는 고 전류 밀도 동작을 허용하기 위해 낮은 열 저항으로 설계된다. 결국, 이 소자는 고 굴절률(n>1.8)의 수퍼스트레이트를 포함할 수 있다.

Description

발광 소자{III-NITRIDE LIGHT-EMITTING DEVICE WITH INCREASED LIGHT GENERATING CAPABILITY}
"Ⅲ족 질화물" 재료계는 전자 또는 광전자 소자의 제조 시 이용되는 반도체를 형성하는, 질소를 주된 V족 원소로 하는 Ⅲ족 및 V족 원소의 소정의 조합체이다. 이 재료계는 GaN, AlGaN, AlN, GaInN, AlGaInN, InN, GaInAsN 및 GaInPN을 포함하지만 여기에 한정되지는 않는다. Ⅲ족 질화물 재료계는 자외선 내지 적색 스펙트럼 파장 계통의 광자 에너지를 갖는 광을 발생시키는 발광 소자(LEDs)의 제조 시에 적합하다. 이러한 LED는 발광 다이오드 및 레이저 다이오드를 포함한다.
Ⅲ족 질화물 LED는 전형적으로 적절한 성장 기판 상에 증착된 에피텍셜 층을 포함하여, 예를 들면 유기금속 기상 에피텍시(organometallic vapor-phase epitaxy)라는 성장 기술을 통해서 p-n 접합부를 형성한다. Ⅲ족 질화물 반도체 소자를 제조하는 데에는 몇 가지 고유한 문제점이 있다. Ⅲ족 질화물 기판은 상업적으로 입수가능하지 않기 때문에, 에피텍셜 성장은 예를 들면 사파이어 또는 SiC 같은 비격자 매칭된(non-lattice-matched) 기판 상에서 이루어져야 한다. 통상의 Ⅲ족 질화물 LED 다이의 에피텍시-업 지향(epitaxy-up orientation)은 광이 상부 표면 밖으로, 즉 p-형 Ⅲ족 질화물 층을 통하여 추출될 것을 요구한다. 그러나, 예를 들면 GaN 같은 높은 비저항을 갖는 p-형 Ⅲ족 질화물 층은 충분한 전류 전파를 제공하기 위하여 금속화물(metallization)을 p-형 재표 표면 상에 증착시킬 것을 요구한다. 이러한 금속들은 광을 흡수하기 때문에, 광이 상부 표면을 거쳐서 빠져 나오도록 하기 위해 매우 얇은 p-전극 금속화물(예컨대, Ni/Au)이 전형적으로 이용된다. 그러나, 이러한 얇은 반투명 층 조차도 상당한 양의 광을 흡수하게 된다. Au를 100Å의 통상적인 두께로 가정하고, Ni(투명 NiOx를 형성하기 위하여 산화될 수 있음)를 무시하면, 이 반투명 p-전극에 흡수되는 광량은 λ=500nm에서 경로 당 ~25%이다. 고 전류 밀도에서, 금속화물의 두께는 활성 영역에 균일한 전류 주입을 유지하며, 와이어본드 패드(wirebond pad) 근방에서 대부분의 광이 발생하는 것을 피하기 위하여 증가될 필요가 있다. 금속 두께를 증가시키면 광 흡수는 증가하나, 소자의 추출 효율은 감소하게 된다. 명확하게, 이러한 트레이드오프는 고 전류 밀도(40 A/cm2를 넘는 밀도, 즉 ~50mA의 전류가 ~0.35×0.35mm2의 접합 영역으로 유입되는 밀도)에서의 동작을 위하여 Ⅲ족 질화물 LED의 설계 시 회피되어야만 한다.
도 1에는, 나카무라(Nakamura) 등에 의한 미국 특허 제 5,563,422 호에서의 사파이어 기판을 채용하는 통상적인 종래의 Ⅲ족 질화물 LED가 개시되어 있다. 비도핑 및 도핑된 Ⅲ족 질화물 층은 활성 영역을 둘러싼다. 비평탄 소자의 기하학적 구조는 기판이 전기적으로 절연성이기 때문에, p와 n 영역 모두와의 컨택트가 LED의 동일한 측(상부) 상에서 이루어져야 할 필요가 있다. 또한, 2 개의 와이어본드 패드가 소자의 상부 상에 필요하게 된다. n측 와이어본드 패드는 또한 Ⅲ족 질화물 에피(epi) 층과의 전기적 접속을 위한 오믹(Ohmic) 전극이다. 높은 비저항을 갖는 p-형 Ⅲ족 질화물 층은 이 p-형 Ⅲ족 질화물 층과 전기적으로 접속된 얇은 반투명(부분적으로 흡광함) NiAu 오믹 전극에 의해서 제공될 전류 전파를 필요로 한다. 광 추출 효율은 이 오믹 전극 및 본딩 패드에 의해 피복된 표면적량에 의해 제한된다. 오믹 및 본드패드 금속층과 연관된 광학적 손실은 사파이어 기판(n~1.8) 상의 Ⅲ족 질화물 재료(n~2.4)의 광-도파 속성(light-guiding nature)에 의해서 두드러지게 된다.
이노우에(Inoue) 등에 의한 유럽 특허 0 921 577 A1호에는 수퍼스트레이트(superstrate), 즉 사파이어 성장 기판을 통해 광이 상방향으로 우세하게 빠져나오는 에피텍시-사이드 다운 또는 역전된 구조를 갖는 종래의 Ⅲ족 질화물 LED가 개시되어 있다. 소자 설계는 활성 접합 영역을 보존하며, 최소의 가능한 다이 크기를 제공한다. p 전극은 가시 광선에 상당히 잘 흡수하는 Ni 및 Au로 이루어진다. 이 소자에는 고 반사율의 p-전극 금속화물이 없기 때문에, 광 추출 효율면에서 제한이 있어서, 통상의(에피텍시-사이드 업) 소자에 비해 큰 향상을 주지 못한다. 또한, 이 소자는 작아서(400×400㎛2미만), 패키지와의 작은 솔더 접속영역을 이용하기 때문에, 자체의 광 발생 능력에 있어서 제한을 받는다. 결국, 이 소자는 저-굴절률의 사파이어 수퍼스트레이트로 인해, Ⅲ족 질화물 에피 층 내에 트패핑된 도파 광을 가지므로 효율면에서의 어려움을 겪게 된다.
콘도(Kondoh) 등에 의한 유럽 특허 제 0 926 744 A2호에는 사파이어 수퍼스트레이트를 이용한 종래의 역전된 Ⅲ족 질화물 LED가 개시되어 있다. p-형 전극은 가시광에서 매우 반사적인 은으로서, 이 소자는 이노우에 등에 의해서 개시된 소자에 비해서 높은 광 추출 효율을 갖게 된다. 그러나, Ⅲ족 질화물 재료와의 Ag 접착은 열악하다. 어닐링 시, Ag는 응집되어 반사율 및 시트(sheet) 오믹 접촉 작용의 무결성을 파괴할 수 있다. 이 소자는 상대적으로 작고(400×400㎛2미만), 패키지와의 작은 솔더 접속 영역을 이용하기 때문에, 광 발생 능력면에서 제한된다. 결국, 이 소자는 저 굴절률의 사파이어 수퍼스트레이트로 인해 Ⅲ족 질화물 에피 층 내에 트래핑된 도파 광을 가지므로 효율면에서 어려움을 겪게 된다.
멘즈(Mensz) 등에 의한 「Electronics Letter 33(24) pp. 2066-2068」에는 사파이어 기판을 이용하는 종래의 역전된 Ⅲ족 질화물 LED가 개시되어 있다. 이 소자는 Ni/Au에 비해서 향상된 반사율을 제공하는 이층 금속 p-전극, Ni/Al 및 Ni/Ag을 채용한다. 그러나, 이 소자는 350×350㎛2소자 내, 20mA에서 4.9 내지 5.1V의 높은 순방향 전압을 나타낸다. 이것은 양호한 오믹 전극을 갖는 소자보다 3배 이상 높은 ~100Ω의 직렬 저항을 야기한다. 고 직렬 저항은 전력 변환 효율을 심하게 제한한다. 이러한 소자는 작아서(400×400㎛2미만), 낮은 열 저항에 대해서는 장착되지 않기 때문에, 그 광 발생 능력면에서 제한을 받는다. 결국, 이 소자들은 저 굴절률의 사파이어 수퍼스트레이트로 인해, Ⅲ족 질화물 에피 층 내에 트래핑된 도파 광을 가지므로 효율면에서 어려움을 겪게 된다.
에드몬드(Edmond) 등에 의한 WIPO WO96/09653 호에는 도 2에 도시된 도전성 SiC 기판 상의 수직 주입형 Ⅲ족 질화물 LED가 개시되어 있다. 도전성 버퍼층은 Ⅲ족 질화물 층으로부터 SiC 기판으로의 오믹 도전을 위해 필요하다. 도전성 버퍼층에 필요한 성장 조건은 후속 층에 이용될 있는 성장 조건을 제한하기 때문에, Ⅲ족 질화물 활성 영역 층의 질을 구속하게 된다. 또한, 도전성 버퍼층은 광 추출 효율을 제한하는 광학적 손실 메카니즘을 도입할 수도 있다. 또한, SiC 기판은 저 직렬 저항에 대해 고 전기 도전률(p<0.2Ω-cm)을 제공하도록 도핑되어야 한다. SiC 기판 도펀트로 인한 광 흡수는 소자의 광 추출 효율을 제한한다. 이러한 조건은 직렬 저항과 광 추출 효율 간의 트레이드 오프를 초래하며, 도 2에서의 LED의 전기 대 광학적 전력 변환 효율을 제한하는 역할을 한다.
발명의 개요
본 발명은 전체 광 발생 능력을 향상시킨 역전된 Ⅲ족 질화물 발광 소자(LED)에 관한 것이다. 넓은 면적(400×400㎛2초과) 소자는 p-전극 금속화물에 삽입되어 낮은 직렬 저항을 제공하는 적어도 하나의 n-전극을 갖는다. p-전극 금속화물은 불투명하고, 고 반사율이며, 오믹(10-2Ωcm2보다 낮은 특수한 접촉 저항임)이므로, 우수한 전류 전파를 제공한다. LED 활성 영역의 피크 방출 파장에서 p-전극에서의 흡광률은 경로 당 25%보다 작다. 중간 재료 또는 서브마운트는 LED 다이와 패키지 사이에 전기적 및 열적 접속을 제공하기 위하여 이용될 수 있다. 서브마운트 재료는 전압-순응 제한 동작, 정전기 방전(ESD)으로부터의 보호, 직렬-스트링 LED 어레이, 피드백 제어된 광 출력과 같은 전자적 기능성을 제공하는 Si로 될 수 있다. LED 서브마운트 인터페이스를 포함한 전체 소자는 고 전류 밀도 동작을 허용하기 위해 낮은 열 저항으로 설계된다. 결국, 이 소자는 고 굴절률(n>1.8)의 수퍼스트레이트를 포함하여, 더욱 향상된 광 추출 효율을 얻을 수 있다.
본 발명은 반도체 발광 소자에 관한 것으로서, 특히 발광 능력을 향상시킨 Ⅲ족 질화물 기반 발광 소자에 관한 것이다.
도 1은 사파이어 기판을 갖는 종래의 Ⅲ족 질화물 발광 소자의 도면,
도 2는 SiC 기판을 갖는 다른 종래의 Ⅲ족 질화물 발광 소자의 도면,
도 3은 접합부 대 주위 열 저항의 함수인 최대 순방향 전류의 도면,
도 4는 p-전극 흡광률의 함수인 LED 추출 효율의 도면,
도 5는 종래의 발광 소자에 트래핑된 광의 도면,
도 6a-b는 각각 본 발명의 일 실시예의 평면도 및 단면도,
도 7은 본 발명의 일 실시예의 도면,
도 8은 본 발명의 일 실시예를 예시한 도면,
도 9는 본 발명의 일 실시예를 예시한 도면,
도 10a-b는 각각 본 발명의 일 실시예의 평면 및 단면도,
도 11a-b는 도 10a-b에 도시된 실시예의 단면도,
도 12a-b는 각각 본 발명의 일 실시예의 평면도,
도 13a-c는 본 발명의 다른 실시예를 예시한 도면,
도 14는 GaN/SiC 역전 LED의 추출 효율을 SiC 흡광률의 함수로서 도시한 도면,
도 15는 수퍼스트레이트용의 역전된 피라미드 설계를 갖는 일 실시예를 예시한 도면,
도 16은 서브마운트의 다른 실시예를 예시한 도면,
도 17a-b는 본 발명에 따른 다중 직렬 상호접속된 발광 구조로서 도 17a는 그 구조의 평면도이고, 도 17b는 이에 대응하는 개략도,
도 18은 서브마운트에 접속된 다중 직렬 상호접속된 발광 구조를 예시한 도면,
도 19는 Ⅲ족 질화물 LED를 제조하기 위한 흐름도,
도 20은 Ⅲ족 질화물 LED를 서브마운트에 부착하기 위한 흐름도,
LED 동작의 한 가지 기본적인 제한 조건은 최대 접합 온도이다. 이 최대 접합 온도 Tjmax'는 LED의 일부 또는 그 하우징에서 브레이크다운 또는 파손이 일어나는 p-n 접합 영역의 온도이다. 이 브레이크다운은 흔히 밀봉에폭시(encapsulating epoxy) 또는 렌즈의 유리 천이 온도(glass transition temperature)에 접근함에 따라 발생해서, 이들 재료의 투과성 및 결과적인 용해의 손실을 일으킨다. 이러한 제한이 설정되면, 주위로부터 Tjmax'까지의 온도 상승 △Tj는 다음과 같이 수식화될 수 있으며(현재, Ⅲ족 질화물 소자에 대해서 당연한 파워 변환 효율<<100% 로 가정함),
여기서, Ta는 주위 온도이고, Imax는 최대 동작 전류이며, Vf는 이 전류에서의 순방향 전압이고,는 p-n 접합부에서 주위로의 열 저항이다. Vf에 대하여 간략화한 식을 삽입하여 재작성하면 다음과 같다.
여기서, Vo는 턴온 전압(대략 Ⅲ족 반도체 밴드갭 전압임)이고, Rs는 소자의 직렬 전기 저항이다. Imax에 대해 풀면 다음과 같다.
수학식 3을 Vo=2.5V(파장 λ~500nm의 에너지 밴드갭에 대응함) 및 Tjmax'=130℃이며 Rs및의 값을 변화시킨 경우에 대해 도 3에 도시한다. 이들 파라미터 값의 범위는 열 제거를 위해 적절히 설계된 시스템 및 ~1mm2의 다이 크기에 일치한다. Rs와간의 중요한 계수는 도 3에서의 어떤 그래프 부분이 애플리케이션을 지배하는가에 따라서 결정된다. 그러나, 도 3에서 대부분의 경우, 열 저항의 -5℃/W의 감소가 직렬 저항의 ~0.5Ω~ 강하 보다 더 효과적으로 Imax(및 이에 따른 광 출력)를 증가시킨다. 직렬 저항은 한정된 접촉 저항 및 실질적인 도핑 레벨로부터 유도되기 때문에, 이것을 임의로 저 레벨로 감소시키는 것은 곤란하다. 따라서, 열 저항은 Imax를 증가시키기 위해 중요한 레버 암이므로 광 발생 능력을 최대화시키도록 최소화되어야 함은 명백하다.
접합 온도의 제한을 통해 Imax를 고정시킨 경우의 최대 광 발생 능력을 수학식 4로 나타낸다.
여기서, Lmax는 Watts 단위의 최대 광 출력이고, η는 W/A 단위의 LED의 슬로프 효율이다. 이 슬로프 효율은 다음과 같이 외부 양자 효율에 비례한다.
여기서, ηint는 내부 양자 효율이며, Cext는 LED의 광 추출 효율이다. 따라서, 활성 영역 효율(ηint)이 고정된 경우 최대 광 발생 능력은 추출 효율을 최대화함으로써 구해진다.
LED 다이의 직렬 저항 및 열 저항은 모두 접합 면적과 반비례하기 때문에, 다이 사이즈를 증가시켜서 Imax를 증가시키는 것이 바람직하다. 다이 기하학 구조의 비율을 확대하여 조명 시스템 내에서의 LED 패키지의 전력 소모 용량과 주 및 부 광학계 사이즈의 실질적 제한을 임의로 조성할 수 있다. 대신에, 다이 사이즈는 LED 패키지에 의해서 제공된 허용가능한 전력 소모를 효과적으로 이용하도록 선택되어야 한다. 전형적인 시스템에서, 접합부 대 주위 열 저항은 호플러(Hofler) 등에 의해서 「Electronics Letter 34, 1(1998)」에 개시된 바와 같이 대략 ~60℃/W이다. LED 패키지의 전력 소실의 상한을 신속하게 계산할 수 있다. 주위 온도를 40℃로, Tjmax'를 130℃로 가정하면, 최대 입력 전력은 (130-40)/60=1.5W이다. 이 최대 입력 전력은 다음과 같이 구할 수 있다.
여기서, Jmax는 A/cm2단위의 최대 순방향 전류 밀도이고, ρs는 Ω-cm2단위의 다이 직렬 비저항이고, Adie는 다이 면적(cm2단위)이다. 효과적이며 효율적인비용의 동작을 위해서는, 상당히 높은 순방향 전류 밀도가 필요하다. 적절한 순방향 전류 밀도는 50A/cm2이다. 350×350cm2소자에서 전형적인 직렬 저항은 ~30Ω이며, 이것은 ρs~ 4×10-2Ωcm2정도의 소자 비저항에 대응한다. 수학식 6에서 이와 동일한 비저항과 Jmax= 50A/cm2및 Vo = 2.5V(파장 λ~ 500nm의 에너지 밴드갭에 대응함)를 갖는다고 가정하면, 패키지에 허용되는 최대 입력 전력을 획득하기 위해 필요한 다이 면적은 6.7×10-3cm2, 또는 800×800㎛2이다. 이와 동일한 전력 레벨이지만 소자가 더 작다면 순방향 전압을 증가시켜야 하며, 이에 따라 동일한 전류에 대해서 효율이 낮게 된다. 마찬가지로, 소자가 작을수록 다이 열 저항이 증가하기 때문에 더 높은 온도에서 동작하게 된다.
p-형 Ⅲ족 질화물 층의 높은 비저항 때문에, LED 설계는 p-형 층을 따라 금속화물을 채용하여 p-측으로 전류를 전파시키게 된다. 따라서, 절연 기판으로 인해, n-측으로의 전류 전파는 n-형 Ⅲ족 질화물 층을 통해서 일어나야만 한다. 이들 층들은 일반적으로 ~10-3Ωcm의 비저항을 갖는 ~2㎛의 두께이다. 통상적인 소자 비저항의 무시할 수 있는 부분을 밝히기 위하여, n-형 층에 의한 전류 전파에 필요한 거리는 ~200㎛보다 작게 유지해야 한다. 따라서, 400×400㎛2보다 큰 소자가 소자 직렬 저항을 낮게 유지하기 위해서는 p-전극에 삽입되는 다수의 n-전극 핑거를 필요로 한다. 이상에서 보여진 바와 같이, 높은 광 발생 능력을 위한 소자는,예를 들면 400×400㎛2를 넘는 정도로 커야만 한다. 따라서, 이들 소자들은 간섭 n-전극 설계(an interposing n-electrode design)를 이용해야 한다. 이 설계는 n 및 p 전극이 서브마운트와의 접속 시 전기적인 격리를 유지하도록 되어야 하기 때문에, 역전된 구조에서는 중요한 의미를 갖는다.
역전된 설계에서는, 추출 효율을 향상시키기 위해서는 고 반사 전극 금속화물을 이용하는 것이 중요하다. 도 4는 역전된 다이 설계에 대한 LED 추출 효율 대 p-전극 흡광률을 통상의(에피텍시-사이드 업) 소자와 비교하여 도시한다. 도 4에 도시된 추출 효율은 LED 다이 구조(1×1mm2)의 광선 트레이스(ray-trace) 모델링에 의해서 결정되며, 모든 LED 재료의 측정된 광학적 속성을 포함한다. 모델링된 모든 역전된 소자는 사파이어 수퍼스트레이트를 채용하지만, 통상의 소자(비역전됨)는 사파이어 기판을 이용한다. p-전극 흡광률(x-축)은 관심 파장에서 p-전극에 인접한 Ⅲ족 질화물 에피 층 내의 광의 등방성 포인트 소스로부터의 조사를 가정한 경로 당 흡광 퍼센트로서 정의된다. p 전극은 p-n 접합부로 균일한 전류 주입을 제공하기 위하여 활성 영역 양단까지 거의 완전하게 뻗어있기 때문에 광 추출을 위한 지배적인 요인이 된다. 또한, 사파이어(n~1.8)와 Ⅲ족 질화물 에피텍셜 층(n~2.4) 간의 굴절률 차는 활성 영역으로부터 발생된 광의 대부분이 사파이어/Ⅲ족 질화물 인터페이스에서 전체적으로 내부에 반사되도록 한다. 이 도파로에서 트래핑된 광량은 활성 영역으로부터의 등방성 방출을 위해 전체 발생된 광의 ~cos((1.8/2.4)-1)=66% 이다. 이 광은 트래핑되어 도 5에 예시된 바와 같이 다이의측면을 향하여 소자를 따라서 횡적으로 도파된다. 도 5는 종래의(에피텍시-업) 구조를 나타내는데, 도파 효과는 다이가 에피텍시-업 또는 역전되었는 가의 여부로 나타난다. 그러나, p-전극에 의한 흡수 때문에, 도파된 광의 대부분은 소자를 빠져나오기 전에 손실된다. 이러한 이유 때문에, 추출 효율은 도 4에 도시된 데이터에서 보여지는 바와 같이 p-전극 흡광률에 매우 민감하다. 이것은 특히 큰 면적, 예를 들면 400×400㎛2를 넘는 다이에서 중요한데, 그 이유는 빠져나오기 전의 p-전극에서의 경로의 수가 매우 많기 때문이다. n 전극은 또한 광 손실 메카니즘이지만, 이것이 보다 작은 소자 영역에 걸쳐 있기 때문에 덜 중요하다.
도 4에 도시된 광선-트레이스 모델링은 Ni 및/또는 Au 전극을 갖는 역전된 다이 설계가 38 내지 47%(λ= 505nm)의 추출 효율을 제공함을 나타낸다. 반투명 NiAu 전극을 갖는 종래의 에피텍시-사이드-업 소자는 43%의 추출 효율을 갖는다. 그러므로, 역전 소자에서의 Ni 및/또는 Au p-전극은 종래의 설계에 비해서 크게 향상된 추출 효율을 제공하지 못한다.
그러나, Au p-전극에서 역전된 다이는 종래의 소자에 비해 추출 효율에서 ~1.7배의 이득을 나타내었다. 도 4에서 명확히 나타낸 바와 같이, 종래의 소자 이상의 증가된 광 추출을 제공하기 위하여, 역전 소자에서의 p 전극 흡광률은 35% 보다 작아야만 한다. 바람직하게, p 전극 흡광률은 25% 보다 작다. 도 4가 505nm의 경우에 대하여 도시하였지만, 추출 효율 대 p-전극 흡광률의 경향은 사실상 파장과 무관하다. 반사율도 중요한 고려 대상이지만, 접촉 저항도 마찬가지로 중요하다믐접에도 유의해야 한다. p 전극에서의 열악한 접촉 저항은 도 3에서 설명한 바와 같이 지나치게 높은 직렬 저항을 갖으며 이에 따라 감소된 광 발생 능력을 갖게 되는 소자에서 나타날 수 있다. 350×350㎛2소자에서, 통상의 직렬 저항은 ~30Ω이며, 이것은 4×10-2Ωcm2정도의 소자 비저항에 대응한다. p 컨택트 비저항은 직렬 저항에 대한 영향력을 최소화하기 위하여 이보다 훨씬 작아야만 한다. 본 발명에서, p 특수 컨택트 저항률은 4×10-2Ωcm2보다 작은 것이 바람직하다.
제조 공정에서 낮은 흡광률과 낮은 접촉 비저항의 조합을 Ⅲ족 질화물 소자에 대해서 구현하는 것은 어렵다. 예를 들면, Ag는 양호한 p-형 옴 접촉을 하여 상당히 반사성이 있지만, Ⅲ족 질화물 층과 열악한 접착을 하는 어려움이 있으며, 결정적인 소자 파손을 유발할 수 있는 습한 환경에서 일렉트로-마이그레이션(electro-migration)에 민감하게 되는 어려움을 겪게 된다. Al은 적당한 반사율을 갖지만, p-형 Ⅲ족 질화물 재료와의 양호한 옴 접촉을 하지 못하지만 다른 원소의 금속은 양호하게 흡광한다(가시 파장 계통에서 경로당 25%를 넘는 흡광률). 가능한 해결책으로는 전류 전파층으로서 역할하는 두꺼운 반사층과 함께 매우 얇은 반투명 오믹 접촉부를 포함하는 다층 컨택트를 이용하는 것이 있다. 선택적 장벽층이 오믹층과 반사층 사이에 포함된다. p-형 다층 컨택트의 일례로 Au/NiOx/Al이 있다. 이 금속화물 구조를 위한 통상적인 두께는 30/100/1500A이다. 마찬가지로, 적절한 n-형 GaN 다층 컨택트는 30/1500Å의 통상적인 두께를갖는 Ti/Al이다.
p-전극 반사율은 추출 효율에서 지배적인 요인이기 때문에, 제조를 위한 설계 시에 절충되면 안 된다. 역전된 Ⅲ족 질화물 LED의 온-웨이퍼(on-wafer) 테스팅이 불투명한 시트 금속화물로 인해 어려움이 있더라도, 이러한 테스팅 방법은 p 전극의 반사 특성을 반드시 열화시키지는 않는다. 예를 들면, 온-웨이퍼 테스팅 중에 광이 상측으로 빠져나가도록 p 전극에 삽입된 개구부 또는 반투명 영역은 사실상 p 전극 반사율을 감소시킴으로써 완성된 소자의 효율을 낮추는 작용을 할 뿐이다. p-컨택트 반사율을 절충시키지 않는 다른 방법이 이용되어야 한다.
본 발명은 광 추출을 증가시키면서 p-n 접합부에서 램프 패키지로의 열 저항을 감소시킴으로써, 최대 광 발생 능력을 갖는 예를 들면 400×400㎛2을 넘는 큰 면적의 고전력 LED를 제공한다. 이를 구현하기 위하여, 본 발명은 낮은 비저항, 불투명, 고 반사율의 p-전극을 채용하는 역전된 구조를 이용한다. 제 1 실시예는 도 6a-b에 도시된다.
도 6b에 도시된 단면도에서, 소자는 Ⅲ족 질화물 에피텍셜 헤테로 구조로서 각각 활성 영역(13)과 접촉하는 n-형의 비도핑된 층(11) 및 p-형 층(12)을 포함한다. Ⅲ족 질화물 층(11)은 투명 기판(10)에 선택적으로 부착된다. 수퍼스트레이트(10)는 Ⅲ족 질화물 층의 증착을 위한 성장 기판일 수 있다. 도 6a에 도시된 LED 다이의 저부 평면도에서, 대 면적의 소자(400×400㎛2를 넘음)는 소자 전체에 균일하게 전류를 전파시키기 위해 p-전극 금속화물(20) 사이에 삽입되는n-전극(22) "핑거"를 필요로 한다. 수학식 3에 설명된 바와 같이 낮은 직렬 저항을 제공하며, 이에 따라 높은 최대 구동 전류를 제공하기 위하여 대 면적 장치에서 이러한 전극 구성이 필요하다. 따라서, 전체 광 발생 능력을 최대화하기 위하여 대 면적 소자에서 삽입된 n-전극 구조가 필요하다. 이 소자는 역전되어, 측벽뿐만 아니라 투명 수퍼스트레이트(10)를 통하여 광이 빠져 나오며, 고 반사율의 두꺼운 p-전극 금속화물(20)을 이용함으로써 양호한 추출 효과를 제공할 수 있게 된다. p-전극의 반사율은 LED 방출 파장의 흡광률이 상술한 바와 같이 경로당 25% 보다 작도록 하면 된다. 전극 금속화물은 상호접속부(60)를 통하여 서브마운트 기판(50) 상의 서브마운트 전극(52)과 접속된다. 이 상호접속부는 LED와 서브마운트 사이에 전기적 접촉을 시키면서, 동작 중에는 LED로부터 열 제거를 위한 열 통로를 제공하게 된다. 예시된 실시예에서는 솔더를 가리키지만 부르지만, 상호접속부는 기초 금속, 금속 합금, 반도체 금속 합금, 솔더, 열적으로 그리고 전기적으로 도전성인 페이스트 또는 화합물(예를 들면, 에폭시), LED 다이와 서브마운트 사이에서의 상이한 금속들 간의 공융(eutectic) 결합물(예를 들면, Pd-In-Pd), Au 스터드-범프 또는 솔더 범프로 이루어질 수 있다.
상호접속부는 도전성 인터페이스(41, 54)를 통하여 LED와 서브마운트에 접착된다. 솔더가 상호접속부로서 이용되면, 도전성 인터페이스는 가용성(wettable) 금속이다. 애플리케이션 공정에서는 초기에 상호접속부 두께 및 면적을 결정한다. 일 적용 기술로서 페이스트가 서브마운트 웨이퍼 또는 LED 상의 영역을 선택하기 위하도록 도포되는 스크린 프린팅 공정이 있다. 다른 기술로서는 전자 플레이팅,리프트 오프(lift-off) 및 리플로우가 있다. 솔더를 상호접속부로서 이용하는 일 실시예에서, 최종적인 상호접속 두께 및 면적은 LED 다이 및 서브마운트 상의 가용성 금속(41)과 솔더량에 의해 결정된다. LED 상의 솔더링가능 영역은 웨팅(wetting) 금속의 패터닝, 또는 LED 다이 상에 제공된 패턴닝된 유전 페시베이션 층(42) 내의 비아(vias)를 통하여 규정된다. 유전 페시베이션 층(42)은 p와 n 전극 사이의 전기적 절연층 역할을하며, 솔더 층(41)이 p와 n 전극 양단 간에 뻗어있기 때문에 필요하게 된다. 서브마운트 상의 솔더링가능 영역은 마찬가지로 솔더링가능 금속(54)을 패터닝함으로써 규정된다. 다른 실시예에서, 금속화물(54)의 가용성 영역은 패터닝된 유전층에 의해서 규정된다. 솔더링가능 금속층(55)의 제 2 세트는 패키지와의 접착을 위해 서브마운트의 뒤에 층착될 수 있다. 선택적으로 적절한 솔더가 서브마운트의 뒤에 직접 증착될 수 있다. LED와 서브마운트 사이의 소정의 언더필 재료(underfill material)의 열 전도율은, 예를 들면 2.0W/mK 미만 정도로 매우 낮기 때문에, 접합부 대 패키지 열 저항은 다이/서브마운트 솔더 조인트, 서브마운트 재료 및 기하학 구조에 크게 영향받는다. p-전극 금속화물에서의 히트 발생 및 1차원적 흐름을 가정하고, 얇은 층 및 서브마운트 패키지 솔더 조인트의 열 저항을 무시하면, 접합부 대 패키지 열 저항은 다음과 같이 구해진다.
(유전체는 무시함)
여기서, ts및 tsm은 두께이고, ρs및 ρsm은 솔더 및 서브마운트 각각의 열전도율이고, As는 솔더의 전체 단면적이다. 수학식 6에 나타낸 바와 같이, 솔더 면적 As'는 열 저항을 제어한다. 그러므로, LED 다이의 전체 표면을 솔더로 도포하는 것이 바람직하다. 이것은 LED의 p와 n 전극 영역 사이에 전기적 격리가 필요하므로 불가능하다. 또한, n과 p 솔더링가능한 금속 사이의 갭의 폭은 서브마운트에 다이를 접착할 때의 허용오차를 고려해야 한다. 그렇지만, 도 6a에서의 실시예는 ~85%의 솔더 범위(p 전극 영역(20)에 대한 솔더링가능 금속 영역(41)의 비율로서 규정됨)를 제공한다.
도 6a-b에 보인 다른 실시예는 p 전극(20)의 일부를 포함하며 n 전극(22)의 하부로 뻗어있는 시트 반사기(a sheet reflector)를 포함한다. 금속간 유전체는 시트 반사기와 n-전극 영역 사이에 형성된다. 금속간 유전체는 상기 영역에서의 n과 p 전극 사이에 전기적 격리부를 제공한다. n 전극의 다른 부분은 유전체로 도포되지 않아서 서브마운트와 전기적으로 접속시킬 수 있다. 본 실시예에는 광을 상측으로 반사시키는 도 6a-b에 도시된 실시예와 달리 LED 금속화물 내의 갭을 통해서 하측으로 광이 누설하는 것을 감소시킨다.
LED와 서브마운트 간의 상호접속부는 솔더가 솔더 합금의 고체 온도 보다 높은 온도에서 리플로우 오븐에 배치될 때 이루어진다. 리플로우 중, 캐필러리(capillary)력 및 표면 장력은 솔더링가능 금속 영역을 솔더 시트에 정렬시키는 경향을 갖는다. 이로서 LED 다이를 서브마운트 웨이퍼에 자기-재정렬시킬 수 있다. 이 자기 재정렬은 고속 다이 접착 기기를 이용하여 이루어져서, 속도에대하여 초기 다이 접착 정밀도를 트레이드 오프하도록 한다. 또한, 각 p 및 n 솔더 시트를 다수의 시트에 분배하면, 자기 재정렬을 향상시킬 수 있다. 도 7에서, 실시예는 p 및 n 솔더 패드(41)를 쌍으로 보여준다. 솔더 시트들 간의 갭은 다이 접착 기기의 정밀도에 의해 결정된다. 도 6a의 실시예는 y 방향에서 보다 나은 자기 재정렬 특성을 갖지만, 도 7의 실시예는 x 및 y 방향에서 우수한 자기 재정렬 특성을 갖는다.
도 8에서, 다른 실시예는 솔더링가능 금속(41)을 동일한 면적의 솔더 "바(bars)"로서 나타낸다. 이 설계는 리플로우 중 솔더링가능 금속의 균일한 웨팅과 함께 양호한 자기 재정렬을 시키는 이점을 갖는다. 균일한 웨팅은 다이와 서브마운트 사이에 가해진 힘이 솔더 웨팅 면적에 비례하기 때문에 발생한다. 균일한 웨팅은 동일한 면적의 영역으로 구성된 가용성 금속 패턴을 이용함으로써 구현된다. 균일한 웨팅은 리플로우 및 후속하는 냉각 중 LED가 기울어지는 것을 방지한다. 평면 LED 접착 공정을 유지하는 것은 LED 다이가, 예를 들면 LED 다이 일부가 서브마운트 상의 금속화된 영역에 아주 근접해 있는 경우 발생하는 p-n 접합의 단축 같은 메카니즘을 보다 적게 겪도록 함을 의미한다. 또한, 기울어지지 않은 LED 다이 지향성은 LED 램프 또는 시스템에서의 다른 광 요소와의 향상된 광 커플링을 제공한다.
도 9에서, 또 다른 실시예는 솔더 "범프"용 패드로 변화된 n 영역 솔더링가능 금속을 보여준다. 웨이퍼 제조 공정은 n과 p 전극 사이의 격리부가 n 솔더 패드 근방에서 더 이상 필요없으며, 따라서 유전 패시베이션 층(42)에 대한 필요성이없어지기 때문에 간소화된다. 솔더 범프 제조는 산업 표준 실시를 통해 이루어져서 n 전극에서의 솔더 접속부가 양호하게 제조 기술을 통해 제공될 것이다.
다른 실시예와 도 10a 및 10b에 각각 도시된 평면도 및 단면도에서, 전체 솔더 접착 인터페이스는 범프용 솔더 패드에 의해 제공된다. 열 저항을 최소화하기 위하여, 범프의 수는 최종 단면 솔더 조인트 면적을 증가시키고, 최종 솔더 두께는 최소화시키도록 최대화된다. 범프의 수는 주어진 범프 직경에 대하여 솔더 범프 피치를 제한하는 솔더 범프 형성 기술 수준에 의해서 정해진다. 통상적인 피치는 100㎛ 직경의 범프에서는 200㎛이다. 1mm2의 다이에 대하여 5 행의 100㎛ 직경의 범프가 가능하다. 도 10a에서, 한 행에 n 패드마다 2개의 범프가 있다. n-전극 핑거는 p-전극 금속화물을 따르는 범프 행의 수를 4개로 제한한다. 이러한 설계에서, 솔더 영역 단면은 p-전극 면적의 적어도 15%로 유지된다. 솔더 영역 범위는 각 범프에 필요한 작은 비아 이상으로 가용성 금속 표면 영역을 확장시킴으로써 증가될 수 있다. 예를 들면, LED 다이 상의 가용성 금속 패턴은 도 8에 도시된 바들로 구성될 수 있지만, 서브마운트 상의 솔더 범프는 아직까지 p-전극에 대해서는 4×4 어레이, n-전극에 대해서는 2개의 형태로 남아 있는다. 도 11a 및 11b는 본 실시예의 단면도를 나타낸다. 도 11a는 LED 다이 상의 솔더 패드(41)용의 패터닝된 유전체(42) 내에 비아를 포함한 일 실시예를 보여준다. 마찬가지로, 패터닝된 유전체(53)에는 서브마운트 상의 솔더 패드(54)용의 비아가 제공된다. 도 11b에 도시된 실시예에서, LED 다이 상의 솔더링가능 금속(41)은 솔더가 퍼져서 이들의각 직경 보다 훨씬 큰 영역을 웨팅하도록 하기 위하여 솔더 범프보다 크게 만들어진다. 이것은 도 11a에서의 각 범프의 합을 넘는 솔더 영역 범위를 초래한다. 또한, 솔더 두께는 효과적으로 감소된다. 이러한 효과들 모두는 솔더 접합부의 열 저항을 감소시키고, LED 다이가 광 출력을 증가시키기 위하여 높은 전류 밀도로 구동되도록 할 수 있다.
또한, 도 12a-b에 도시된 서브마운트와의 우수한 열 컨택트를 소자에 제공하기 위하여, LED 상의 가용성 금속 패턴과 매칭되는 범프와는 다른 임의의 형태로 솔더를 형성할 수도 있다. 도 12a는 LED 하부의 평면도를 보여준다. 솔더링가능 금속(41)은 p-전극(20) 및 n-전극(22) 금속화물 상에 패터닝되어 리플로우 중 솔더의 웨팅 영역을 규정한다. 이와는 달리, 웨팅 영역은 도 6-8에 도시된 바와 같이 유전체 페시베이션 층(42)에 의해 규정될 수도 있다. 도 12b는 서브마운트의 평면도를 나타낸다. 측면 서브마운트 기하학 구조는 임의적이지만, 6각형의 설계가 도시된다. 서브마운트는 예를 들면 Si의 기판(50)을 포함한다. 예를 들면, SiO2인 선택적 유전층(51)은 LED 다이와 서브마운트 기판 사이의 전기적 격리부를 위해 포함될 수 있다. 이와 달리, 서브마운트 기판은 이 서브마운트 기판 내에 제조된 전자 회로와의 집적을 위해 LED 다이와 전기적으로 접속될 수 있다. 예를 들면, Ag 또는 Al 같은 금속화물(52)은 LED 다이로부터 하측으로의 발광뿐만 아니라 와이어본딩을 위한 반사기로서 제공된다. 금속화물(52)에서의 브레이크는 부착 후에 LED 다이의 p와 n 영역을 전기적으로 격리시킨다. 솔더링가능 금속(54)은 와이어본드금속화물(52)의 상부에 패터닝되어 리플로우 중 솔더용의 웨팅 영역을 규정한다. 이들 패턴은 LED 다이 상의 솔더링가능 금속화물(41)의 패턴과 매치한다. LED 다이에 관해서는, 서브마운트 상의 웨팅 영역이 도 10b에 도시된 바와 같이 유전체 페시베이션 층(53)에 의해서 규정될 수 있다. 솔더 재료(60)는 서브마운트 솔더링가능 금속화물(54) 상에 증착된다. 이와 달리, 솔더 재료(60)는 LED 다이 상에 증착될 수도 있다. 솔더의 에지는 솔더링가능 금속 패턴(54)의 에지로부터 약간 리세스될 수 있다. 웨팅 영역(41, 54)과 솔더 패턴(60)에 의해 규정된 솔더 레이아웃에 관한 제어는 솔더 에플리케이션 공정에 좌우된다. 가능한한 많은 p-전극(20)이 리플로우 후에 솔더로 피복되는 것이 바람직하다. 도 12a-b에서의 웨팅 영역은 솔더로 p-전극(20)의 66% 범위를 덮는다. 도 12a-b의 솔더 레이아웃이 바로 구성되어 있지만, 물론 임의의 패턴이 가능하며, p-전극의 솔더 영역 범위의 추가적인 증가도 가능하다.
LED와 서브마운트 사이의 적절한 상호접속부로 LED의 최대 동작 온도를 통상적으로 최대 비율인 130℃를 넘도록 증가시킬 수 있다. 이로서 상호접속부가 130℃ 보다 높은 온도에서 열적으로 안정하게 된다. 따라서, 솔더의 경우, 이 인터페이스를 위하여 예를 들면, 95/5 Pb/Sn, AuSn, AuSi 및 AlSi 같은 고온 솔더를 이용하는 것이 바람직하다. 고온 상호접속부는 LED의 최대 접합 온도를 상승시켜서, 최대 구동 전류 및 이에 따른 광 발생 능력을 크게 증가시키게 된다.
솔더 리플로우 중 p 전극의 무결성을 유지하는 것이 중요하다. 즉, 이 층의 반사율 및 컨택트 저항은 솔더링가능 금속층 또는 솔더 자체의 존재에 의해서 열화되어서는 안 된다. 이러한 열화는 p 전극과 솔더링가능 금속층 간의 금속 상호혼합에 의해서 또는 층박리(delamination) 같은 응력 유도 효과(strain-induced effect)에 의해서 유발될 수 있다. 이러한 이유 때문에, p 전극과 솔더링가능 금속 사이에 장벽층을 제공할 필요가 있다. 적절한 장벽층은 Ni, Cr, Cu 및 Ti를 포함할 수 있지만 이들에 한정되지 않는다.
큰 치수의 LED 다이에서, LED 다이, 서브마운트 및 케이스 사이의 열 팽창 계수(CTE)의 차는 열 순환 스트레스 조건 하에서 LED/서브마운트 부착 인터페이스에서의 약화 및 결과적인 불량을 일으키게 된다. 이러한 CTE 문제는 대부분 작은 시트(또는 바아 또는 범프)보다 큰 시트 솔더 부착 설계 중에 발생하게 된다. 따라서, 작은 솔더 형태가 큰 LED 다이 부착을 위한 바람직한 방법일 것이다. 또한, 두꺼운 솔더 시트 또는 큰 솔더 범프는 LED와 서브마운트 사이에 더 많은 순응성을 제공하여 약화의 위험을 감소할 수 있다. 여기서, 열 저항 최소화와 CTE 문제의 발생간의 트레이드오프는 주어진 LED 다이 사이즈에 대한 최적의 솔더 부착 설계를 초래한다. 1mm2다이 및 15% 솔더 영역 범위에서, 솔더 두께는 온도 순환 스트레스 조건 중에서 약화를 일으키지 않으면서 20㎛ 정도로 매우 작을 수 있다.
LED의 광 추출은 Ⅲ족 질화물 헤테로 구조의 인터페이스들 중 하나에 텍스처된(textured) 표면을 제공함으로써 증가될 수 있다. 이 텍스처링은 랜덤하게 또는 순서적으로 이루어질 수 있다. 이것은 도 13a-c에 예시된다. 도 13a는 사파이어 수퍼스트레이트를 채용한 역전된 소자를 도시한다. 사파이어 수퍼스트레이트와 Ⅲ족 질화물 에피텍셜 층 간의 큰 굴절률 불일치(n~0.6)는 활성 영역으로부터 발생된 광의 대부분이 사파이어/Ⅲ족 질화물 인터페이스에서 전체적으로 내부 반사되도록 한다. 이러한 광은 다이의 측면을 향하여 소자를 횡적으로 따라서 트래핑되어 도파된다. 그러나, Ⅲ족 질화물 에피 층과 전극에 존재하는 많은 손실 메카니즘 때문에, 도파된 광의 대부분이 소자를 빠져나오기 전에 손실된다. 도 13b에서, Ⅲ족 질화물 헤테로 구조와 사파이어 수퍼스트레이트 사이의 인터페이스는 Ⅲ족 질화물 층 밖으로 광이 분산시키기 위하여 텍스처된다. 이로서 헤테로 구조 내에서의 평균 광자 경로 길이를 줄이며, 내부 흡수 효과를 줄일 수 있어서, 광 추출을 향상시킨다. Ⅲ족 질화물 헤테로 구조의 하부 표면, 또는 헤테로 구조 내의 인터페이스들중 하나를 텍스처링함으로써 유사한 효과가 구현될 수 있다. 다중 인터페이스들이 광 추출의 추가적인 증가를 위하여 조합하여 텍스처될 수 있다.
다른 실시예에서, 광 추출은 사파이어(n~1.8) 보다 Ⅲ족 질화물 층(n~2.4)에 더 가까운 인덱스 매칭을 하는 고 굴절률(HRI)(n>1.8) 수퍼스트레이트를 포함하는 역전된 다이 구성을 제공함으로써 향상된다. 광 발생 영역을 조성하는 Ⅲ족 질화물 층과의 더 가까운 인텍스 매칭으로 더 많은 광이 두꺼운 수퍼스트레이트와 커플링될 수 있고, Ⅲ족 질화물 에피텍셜 층 내와 주위에 존재하는 많은 손실 메카니즘들 중 하나에서 흡광되기 전에 광이 주위로 빠져나가도록 할 수 있다. 도 13c는 이러한 일 실시예를 예시하는데, 여기서는 SiC 수퍼스트레이트가 이용된다. SiC의 굴절률은 ~2.6이고, 사파이어 보다는 GaN에 훨씬 더 가까이 매칭된다. 따라서, 전체 내부 반사 확률은 거의 없으며, 그 결과 Ⅲ족 질화물 층 내에 도파로가 형성되지 않는다. 사실상 활성 영역으로부터 발생된 모든 광은 수퍼스트레이트에 커플링되어, 5개의 노출된 수퍼스트레이트 표면들 중 하나를 통하여 빠져나갈 확률이 높다. HRI 수퍼스트레이트로도 Ⅲ족 질화물 헤테로 구조의 하나 이상의 인터페이스를 텍스처링함으로써 더 향상된 광 추출을 얻을 수 있다.
HRI 수퍼스트레이트의 완전한 이점을 끌어내기 위하여, 수퍼스트레이트는 거의 흡수를 하지 않는 실질적으로 투명한 것이어야 한다. 따라서, SiC의 경우 수퍼스트레이트는 얇게 도핑되거나 또는 전혀 도핑되지 않아야 하며, 이 성장 방법은 상대적으로 불순물이 없는 수퍼스트레이트를 제공하여 LED 소자에 매우 낮은 손실의 광학적 윈도우를 제공해야 한다. 6H SiC는 비저항이 0.5Ωcm 보다 큰 경우에 일반적이다. SiC에서의 흡수 손실의 영향은 도 14에서 정량화되며, 여기서 추출 효율(사파이어 수퍼스트레이트를 이용한 소자로 표준화함)은 SiC 수퍼스트레이트 내에 분포된 손실(cm-1단위의 흡광률)의 함수로서 도시된다. 이러한 결과는 LED 소자 구조의 광선 트레이스 모델링에 의해서 얻어진다. 3가지 다른 두께의 SiC가 도시된다. ~100㎛ 두께의 SiC 수퍼스트레이트에서, 흡광률은 3cm-1보다 낮아야 한다. 보다 두꺼운 기판에서, 흡광률은 더 낮아야 한다. 무손실 SiC 수퍼스트레이트의 경우, 추출 효율 이득은 본 발명의 이전의 실시예들보다 1.2배 크다.
Ⅲ족 질화물 LED의 광 추출 효율을 향상시키는 데 적합한 많은 HRI 수퍼스트레이트가 있다. SiC와 더불어 많은 다른 폴리타입(2H, 4H, 6H, c- 및 a-축의 양축, 3C 등)으로 ZnS, ZnSe, YAG 또는 ZnO 같은 다른 재료가 이용될 수 있다. HRI수퍼스트레이트는 Ⅲ족 질화물 에피 층용의 성장 기판으로 역할하거나, 또는 본딩 또는 제 2 성장 단계에 의해 Ⅲ족 질화물 에피 층에 부착될 수 있다.
추출 효율의 큰 이점은 Ⅲ족 질화물 헤테로 구조 상이나 구조 내의 HRI 수퍼스트레이트의 하나 이상의 면들에 광-랜더마이징 표면(a light-randomizing surfaces)을 제공함으로써 얻을 수 있다. 이러한 표면은 본래 소잉(sawing)에 의해서 소자 측벽 상에 제공되거나, 또는 예를 들면 에칭 같은 다른 수단에 의해서 구현될 수 있다. 또한, 수퍼스트레이트는 크람스(Krames) 등에 의한 「Appl. Phvs. Lett. 75, pp. 2365-2367」에 개시된 바와 같이 향상된 추출 효율을 제공하기 위한 형태로 될 수도 있다. 이러한 일 형태는 역전된 피라미드 설계로서, 수퍼스트레이트의 상부 표면은 그 하부 표면 보다 큰 표면 영역을 갖을 수 있다. 이 실시예는 도 15에 예시된다.
서브마운트는 기능성을 주며, 성능에 영향을 미칠 수 있다. 서브마운트 재료는 LED로부터 열 제거를 위한 열 경로 내에 있기 때문에 높은 열 전도율을 가져야 한다. 적절한 재료로는 Si, A1N 또는 BeO가 있다. 서브마운트는 열 저항을 감소시키기 위하여 상대적으로 얇아야 한다. 예를 들면, Si 서브마운트는 250㎛ 보다 작아야 한다. Si는 ~100W/mK의 양호한 열 전도률 및 전자 집적을 위한 능력을 갖기 때문에 서브마운트 재료로서 좋다. 서브마운트는 LED와 패키지 사이에 전기적 격리부를 제공한다. 이 경우, 패키지 리드로의 애노드와 캐소드용의 2개의 접속부가 서브마운트의 상부 표면 상에 필요하다. 또한, 패키지의 전기적 절연이 필요없으며, 서브마운트가 도전성이 있다면, 하나의 전극이 서브마운트를 거쳐 패키지와 접촉될 수 있다. 이 때에는 서브마운트의 상부로부터 대향하는 리드까지 하나의 접속부만이 필요하게 된다. 서브마운트의 상부 표면 금속화물은 와이어본드 가능하거나 또는 반사성이 있어서, 하측으로 이동하는 광을 상측으로 고 효율로 바꿀 수 있다. 그러므로, Ag 및 Al은 서브마운트 상부 표면 금속화물용으로의 적합한 선택이다.
서브마운트 최상부의 반사 금속화물의 반사도(specularity)와 함께 서브마운트의 형상은 LED의 외견상의 소스 크기에 영향을 미쳐서 LED 조명 시스템에서의 광학계에 영향을 줄 수 있다. 대부분의 LED는 다이로부터 주로 횡방향으로 방출되는 광을 하측으로 그리고 유용한 방사 패턴 내로 바꾸기 위한 반사컵을 필요로 한다. 이 반사컵이 커질수록, 주렌즈와 소정의 부렌즈도 커져야 한다. 광학계 비용은 필요한 재료의 양에 비례하기 때문에, 반사컵 반경을 최소화하는 것이 바람직하다. 서브마운트를 구비하면 LED 다이의 사이즈를 효과적으로 증가시킬 수 있는데, 이는 와이어본드 접속을 위해 별도의 공간을 필요로 하기 때문이다. 통상적인 와이어본드 허용 오차는 신뢰할 수 있는 와이어본딩을 위해 ~400㎛의 재료가 LED 다이를 넘어 연장할 것을 요구 한다. 또한, 서브마운트 웨이퍼를 인접 LED 다이 간에 100㎛의 공간으로 다이싱할 필요가 있다. 이들 허용요차로 LED 다이 사이즈의 상당히 효과적인 증가를 할 수 있다. 예를 들면, 1×1mm2LED 다이는 서브마운트를 위해 직사각형 기하학 구조를 이용하는 1.8×1.1mm2면적을 필요로 한다. 이 서브마운트의 최대 범위는 반사컵의 직경에 대한 하한인 (1.82+1.12)1/2= 2.11mm와 같은 대각선이다. 대신에, 서브마운트가 디스크로서 성형되면, 서브마운트의 최대 범위는 1.8mm에 불과하다. 따라서, 디스크 형상의 서브마운트는 반사컵 직경의 큰 감소를 허용한다. 원형의 절단은 제조상 어려움이 있기 때문에, 원형 디스크에 가까운 다른 기하학적 형상이 바람직하다. 예를 들면, 6각형 서브마운트가 다중-경로 소잉(2개 대신에 3개 경로)에 의해서 제조될 수 있으며, 정방형 또는 직사각형의 서브마운트에 비해 바람직하다. 이들 개념은 도 16에 예시된다. 서브마운트 상부의 반사 금속화물은 LED 다이보다 큰 서브마운트 면에 가상 소스를 만들지 않도록 가능한 한 반사체이어야 한다. LED 다이보다 큰 가상 소스 사이즈는 LED의 방사 패턴 상에 악영향을 미칠 수 있어서, 이를 수정하기 위해 더 큰 광학계를 필요로 한다.
도 6b, 9b 및 12b에 도시된 서브마운트는 LED 내에 전자적 기능성을 허용한다. Ⅲ족 질화물 소자는 정전기 방전(ESD) 피해를 받을 수 있어서, 엔틀(Antle) 등에 의한 미국 특허 제 5,941,501 호에 개시된 바와 같이 LED와 전기적으로 접속된 전력 분류 소자(a power shunting element)에 의해 보호받을 수 있다. 본 발명에서, Si 서브마운트에는 집적된 ESD 보호를 위한 회로가 내장될 수 있다. 예를 들면, 제너 다이오드 같은 보호 회로는 LED 다이와 병렬로 접속된다. 이와 달리, 백-투-백 제너 다이오드(back-to-back Zener diodes)는 LED 다이와 병렬로 제조되어, LED가 교류 전류워에 의해 구동되도록 한다. 예를 들면, 광 출력을 모니터링하기 위한 광검출기, 또는 전류 및/또는 전압을 모니터링하기 위한 저항 같은 다른 전자 소자가 서브마운트 내에 포함될 수 있다. 이러한 소자들은 집적된 시스템이일정한 광 출력 동작을 유지하기 위한 폐루프 피드백 제어를 제공하도록 한다.
서브마운트는 도 17a에 도시된 바와 같이 모놀리딕(monolithic) 구조로 다수의 직렬 상호접속된 발광 다이오드에 기초하여 LED에 제공된다. 이 조립체는 Ⅲ족 질화물 재료를 제거하여 이들간에 트랜치(80)를 형성하도록 에칭을 통해 전기적으로 격리된 4개의 직렬 접속된 LED를 갖는다. 이 에칭은 적어도 비도핑된 Ⅲ족 질화물 층으로 계속된다. 전기적 상호접속부는 서브마운트(도시되지 않음) 상에 레이아웃된 금속 트레이스(81)에 의해서 제공된다. 솔더 금속화물은 다이오드가 솔더를 통해서 서브마운트 금속 트레이스와 전기적으로 접속되도록 설계된다. 그 결과의 소자는 도 17b에 도시된 전기적 회로에 의해 표시될 수 있다. 따라서, 이 소자는 동일한 활성 접합 영역의 종래의 LED보다 4배 전압 및 4배 작은 전류에서 동작한다. 예를 들면, 1mm2의 종래의 Ⅲ족 질화물 LED가 3.0V 및 350mA에서 동작할 수 있다. 도 17a에 도시된 바와 같이 4개의 직렬 상호접속된 LED로 분배된 이 동일한 활성 접합 영역은 12.0V 및 87.5mA에서 동작하는 소자를 제공한다. 이와 같은 고 전압, 저 전류 동작으로 LED용의 전자 구동 회로에 대한 요구를 낮출 수 있다. 사실상, 전자 구동 회로는 고 전압에서 보다 고 효율로 동작할 수 있어서, LED 조명 시스템의 전체 효율을 향상시킬 수 있다. 본 실시예의 모놀리딕 소자는 개개의 LED 다이를 직렬로 부착하는 종래의 방법보다 바람직하다. 종래의 방법에서는, LED 다이가 점유하는 전체 면적이 다이 부착 기기에 필요한 허용오차 때문에 증가된다. 이 때문에 전체 LED의 광학적 소스 사이즈를 바람직하지 않게 증가시키게 되고, 이어서 LED 시스템에서의 광 사이즈의 증가를 필요로 하게 된다. 바람직한 실시예에서, 다이오드는 전기적 절연을 위한 트렌치 에칭에 의해서 허용됨에 따라 더 밀접하게 이격될 수 있다. 트렌치 폭은 수 마이크론 정도로 작을 수 있어서, 본 실시예에서의 다이오드 패킹 밀도가 매우 높게 된다. 도 18에 도시된 바와 같이, 4개의 1mm2LED 다이가 모놀리딕적으로 제조되어 단일 수퍼스트레이트 및 서브마운트를 공유하게 된다. 서브마운트 상의 금속 트레이스(81)는 4개의 LED와 직렬로 전기적 접속된다. 각 1mm2의 LED가 3V에서 정상 동작하므로, 도 18에서의 4개의 직렬 접속된 LED 모듈은 12V에서 동작한다. 서브마운트 설계는 모듈의 효율적인 광 소스 사이즈를 줄이기 위해 6각형으로 한다.
트레이스 금속화물(81)은 외부 접속을 위한 와이어본딩에 이용되며, 예를 들면 Ag 또는 Al의 반사 금속화물으로 구성된다.
광 추출 효율은 고 반사율의 p-전극 근방에 활성 영역층을 배치함으로써 더 향상될 수 있다. 활성 영역의 중심이 반사적인 p-전극으로부터 재료 내의 대략 홀수 배의 1/4-광파장(~λn/4) 이내로 오게 되면, 하방향 및 상방향으로 전달되는 광의 구조적인 간섭이 우선적으로 상방향으로 전력을 방출하는 방사 패턴을 초래한다. 이러한 향상은 Ⅲ족 질화물/기판에 수직으로 가까운 방향에서 나타나며, Ⅲ족 질화물 에피 층으로 되돌아가는 전체 내부 반사를 받지 않는다. 이와는 달리, p-전극 반사기에 약간 가까운(또는, 반사기로부터 먼) 활성 영역으로 이동시킴으로써 공명 상태(resonance condition)의 약간의 조율(slight detuning)로 모든 방향에서전체 플럭스에 대한 광 추출 향상을 최적화시키는 것이 바람직할 수 있다. 대부분의 에플리케이션에서의 최대 효율을 위해서, 활성 영역과 p-전극 간의 거리는 하나의 1/4 파장으로 근접시켜야 한다.
도 19는 LED 다이를 제조하기 위한 공정 흐름도를 예시한다. 단계(91)에서, Ⅲ족 질화물 헤테로 구조는 성장 기판 상에 증착된다. 단계(92)에서, 컨택트는 필요하다면 에칭을 통해 Ⅲ족 질화물 헤테로 구조에 도포된다. p-컨택트는 불투명체로서, p-형 층과 전기적으로 접속되며, n-컨택트는 n-형 층과 전기적으로 접속된다. 선택적으로 단계(93 및 94)에서는, 금속간 유전체가 n-컨택트가 p-컨택트에 삽입되는 영역 내의 적어도 n-접촉부 상에 도포되고, 시트 반사기가 각각 피복된다. 단계(95)에서, 선택적인 장벽층이 솔더로부터 컨택트 및 반사기를 보호하기 위하여 도포된다. 단계(96)에서, 솔더링가능 금속이 도포된다. 선택적인 단계(97)에서, 솔더링가능 금속이 패터닝된다. 단계(98)에서, 유전체는 솔더링가능 영역을 규정하기 위하여 도포된다. 단계(99)에서, 유전체가 패터닝된다. LED 다이는 단계(97) 또는 단계(99) 후에 서브마운트에 부착될 수 있다.
도 20은 LED를 서브마운트에 부착하기 위한 공정 흐름도를 예시한다. 단계( 100)에서, 솔더는 서브마운트 웨이퍼에 도포된다. 단계(101)에서, 조인트는 LED 다이와 서브마운트 사이에 형성된다. 선택적인 단계(102)에서, 언더필은 LED 다이와 서브마운트 사이에 분배된다. 단계(103)에서, 서브마운트 웨이퍼는 분리된다. 단계(104)에서, 다이와 서브마운트는 패키지에 부착된다.
이와 달리, 단계(105)는 단계(100, 101 및 102)를 대신 할 수 도 있다. 단계(105)에서, 솔더는 LED에 도포된다. 단계(106)에서, 조인트는 LED 다이와 서브마운트 웨이퍼 사이에 형성된다. 선택적인 단계(107)에서, 언더필은 LED 다이와 서브마운트 사이에 분배된다.

Claims (28)

  1. 발광 소자로서,
    활성 영역을 포함하는 제 1 발광 유닛과 n 및 p 접촉층을 갖는 Ⅲ-질화물 재료의 헤테로 구조체와,
    상기 p 접촉층에 부착된 불투명 p 전극과,
    상기 n 접촉층에 부착되어 있으며, 상기 p 전극을 간삽하는(interposing) n 전극과,
    상기 p 전극에 부착된 p 솔더 인터페이스와 상기 n 전극에 부착된 n 솔더 인터페이스를 포함하고,
    상기 솔더 인터페이스의 측단면 면적은 p 전극 면적의 15%인 발광 소자.
  2. 제 1 항에 있어서,
    상기 p 및 n 솔더 인터페이스 중 한 부분을 덮는 유전체 재료를 더 포함하는 발광 소자.
  3. 제 1 항에 있어서,
    상기 p 및 n 솔더 인터페이스 중 한 부분의 주변을 덮는 유전체 재료를 더포함하는 발광 소자.
  4. 제 1 항에 있어서,
    상기 p 및 n 전극과 상기 대응하는 솔더 인터페이스 중 하나를 간삽하는 장벽층을 더 포함하는 발광 소자.
  5. 제 1 항에 있어서,
    상기 p 및 n 전극 중 하나의 일부를 덮는 금속간 유전 재료를 더 포함하는 발광 소자.
  6. 제 1 항에 있어서,
    상기 활성 영역의 면적은 0.16mm2보다 큰 발광 소자.
  7. 제 1 항에 있어서,
    상기 p 전극은 25% 미만의 흡광률을 갖는 발광 소자.
  8. 제 7 항에 있어서,
    상기 p 전극은 Ni 및 Ag로 이루어지는 발광 소자.
  9. 제 7 항에 있어서,
    상기 p 전극은 Au, NiOx, Al로 이루어지는 발광 소자.
  10. 제 1 항에 있어서,
    헤테로 구조체를 포함하는 상기 층들 중 적어도 하나는 텍스처되는(textured) 발광 소자.
  11. 제 1 항에 있어서,
    상기 p 전극의 특정 접촉 저항률은 10-2Ωcm2미만인 발광 소자.
  12. 제 1 항에 있어서,
    상기 솔더 인터페이스를 통해 상기 헤테로 구조에 전기적으로 접속된 서브마운트를 더 포함하는 발광 소자.
  13. 제 12 항에 있어서,
    상기 서브마운트는 실리콘인 발광 소자.
  14. 제 12 항에 있어서,
    상기 서브마운트는 상기 발광 소자의 p-n 접합부와 반평행하게 전기적으로 접속된 적어도 하나의 다이오드로 이루어진 회로를 포함하는 발광 소자.
  15. 제 12 항에 있어서,
    상기 서브마운트는 상기 발광 소자로부터 방출된 광의 경로 내에 적어도 하나의 광 다이오드로 이루어진 회로를 포함하는 발광 소자.
  16. 제 12 항에 있어서,
    상기 서브마운트는 6각형, 원, 사각형, 8각형을 포함하는 그룹으로부터 선택된 형상을 갖는 발광 소자.
  17. 제 12 항에 있어서,
    상기 Ⅲ족-질화물 헤테로 구조체 상에 위치된 제 2 발광 유닛을 더 포함하고,
    상기 Ⅲ족-질화물 헤테로 구조체는 트렌치를 더 포함하고,
    상기 제 1 및 제 2 발광 유닛은 상기 트렌치의 반대편에 위치하며 전기적으로 직렬로 접속되는 발광 소자.
  18. 발광 소자로서,
    최대 방사 파장을 갖는 활성 영역을 포함하며, n 접촉층 및 p 접촉층을 포함하는 Ⅲ족-질화물 재료의 헤테로 구조체와,
    상기 p 접촉층에 부착된 p 전극과 n 접촉층에 부착된 n 전극과,
    굴절률이 1.8보다 크며 상기 헤테로 구조체에 부착된 수퍼스트레이트(superstrate)를 포함하는 발광 소자.
  19. 제 18 항에 있어서,
    상기 수퍼스트레이트는 상기 최대 방사 파장에서 흡광률이 3cm-1미만인 발광 소자.
  20. 제 18 항에 있어서,
    상기 p 전극은 25% 미만의 흡광률을 갖는 발광 소자.
  21. 제 18 항에 있어서,
    상기 헤테로 구조체를 포함하는 층들 중 적어도 하나는 텍스처되는(textured) 발광 소자.
  22. 제 18 항에 있어서,
    상기 수퍼스트레이트는 SiC, ZnO, YAG, ZnSe, ZnS, 지르코니아(zirconia), 다이아몬드, CdS를 포함하는 그룹으로부터 선택되는 발광 소자.
  23. 제 22 항에 있어서,
    상기 수퍼스트레이트는 SiC이며, 0.5Ωcm 미만을 저항률을 갖는 발광 소자.
  24. 제 18 항에 있어서,
    상기 수퍼스트레이트의 적어도 한 표면은 거칠게 되는 발광 소자.
  25. 제 18 항에 있어서,
    상기 수퍼스트레이트의 상부면의 면적은 상기 수퍼스트레이트의 바닥 표면의 면적보다 더 큰 발광 소자.
  26. 발광 소자로서,
    최대 방사 파장을 갖는 활성 영역을 포함하며, n 접촉층 및 p 접촉층을 포함하는 Ⅲ족-질화물 재료의 헤테로 구조체와,
    흡광률이 25% 미만이며 상기 p 접촉층에 부착되는 p 전극과 상기 n 접촉층에 부착되는 n 전극과,
    중심이 상기 p 전극에 대해 대략 상기 최대 방사 파장의 1/4 파장의 홀수배의 거리에 위치하는 활성 영역을 포함하는 발광 소자.
  27. 제 26 항에 있어서,
    상기 활성 영역의 중심과 상기 p 전극 사이의 거리는 상기 최대 방사 파장의 약 1/4인 발광 소자.
  28. 제 27 항에 있어서,
    상기 활성 영역의 중심과 상기 p 전극 사이의 거리는 약 500Å인 발광 소자.
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