WO2020054592A1 - 半導体発光素子及び半導体発光装置 - Google Patents

半導体発光素子及び半導体発光装置 Download PDF

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light emitting
semiconductor light
bump
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康光 久納
粂　雅博
均典 廣木
啓明 政元
福久　敏哉
林　茂生
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パナソニックＩｐマネジメント株式会社
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Definitions

  • the present disclosure relates to a semiconductor light emitting element and a semiconductor light emitting device.
  • semiconductor light emitting devices such as light emitting diodes have been used as light sources for headlamps of cars, outdoor and indoor lighting, and the like.
  • a semiconductor light emitting element an element having a configuration in which a semiconductor layer, a p-side electrode, and an n-side electrode are arranged on one main surface of a light-transmitting substrate is known (for example, see Patent Document 1).
  • Such a semiconductor light emitting device is required to have improved light output and improved heat dissipation performance.
  • the semiconductor light emitting device described in Patent Literature 1 is flip-chip mounted on a mounting substrate via a conductive bump formed of gold or the like in order to increase heat radiation to the mounting substrate.
  • the heat radiation to the mounting substrate via the conductive bumps is increased by increasing the density of the bumps.
  • the bump cannot be arranged in a region where the current is concentrated between the p-side electrode and the n-side electrode. For this reason, in the conventional semiconductor light emitting device, current is concentrated and heat is not sufficiently released in a region where the amount of generated heat is largest.
  • An object of the present disclosure is to provide a semiconductor light emitting device or the like that can improve heat radiation performance.
  • One embodiment of a semiconductor light-emitting element is a substrate, an n-type layer disposed above the substrate and including an n-type semiconductor, a light-emitting layer disposed above the n-type layer, and the light-emitting layer
  • a p-type layer including a p-type semiconductor, a p-electrode disposed above the p-type layer, and a region above the n-type layer, wherein the light-emitting layer and the p-type layer
  • An n-electrode arranged in a region where is not arranged, a conductive p-electrode bump arranged above the p-electrode and electrically connected to the p-electrode, arranged above the n-electrode, A conductive n-electrode bump electrically connected to the n-electrode, a region between the n-electrode bump and the p-type layer in a plan view of the substrate, and the
  • One embodiment of the semiconductor light emitting device is the semiconductor light emitting device, a first wiring electrode electrically connected to the p-electrode bump, and a second wiring electrode electrically connected to the n-electrode bump. And a mounting substrate having the wiring electrodes.
  • One embodiment of a semiconductor light-emitting element is a substrate, an n-type layer disposed above the substrate and including an n-type semiconductor, a light-emitting layer disposed above the n-type layer, and the light-emitting layer
  • a p-type layer including a p-type semiconductor, a p-electrode disposed above the p-type layer, and a region above the n-type layer, wherein the light emitting layer and the p-type layer And an n-electrode disposed in a region where the p-type layer and the n-type layer are not disposed, and disposed between the p-type electrode and the n-type electrode, above the p-type layer and the n-type layer, and An insulating layer having a parallel surface, wherein the surface of the insulating layer extends from above the p-electrode to above the n-electrode.
  • FIG. 1A is a schematic plan view illustrating the outline of the configuration of a semiconductor light emitting device of a comparative example.
  • FIG. 1B is a schematic cross-sectional view illustrating the outline of the configuration of the semiconductor light emitting device of the comparative example.
  • FIG. 2A is a plan view illustrating a simulation result of a current density distribution during operation of the semiconductor light emitting device of the comparative example.
  • FIG. 2B is a plan view illustrating a simulation result of a temperature distribution on the light emitting layer side of the light emitting layer and the n-type layer during operation of the semiconductor light emitting device of the comparative example.
  • FIG. 3 is a schematic plan view showing an example of the configuration of the semiconductor light emitting device according to the first embodiment.
  • FIG. 3 is a schematic plan view showing an example of the configuration of the semiconductor light emitting device according to the first embodiment.
  • FIG. 4 is a schematic sectional view showing an example of the configuration of the semiconductor light emitting device according to the first embodiment.
  • FIG. 5A is a schematic cross-sectional view illustrating the configuration of the semiconductor light emitting device according to Embodiment 1.
  • FIG. 5B is a schematic cross-sectional view showing a state where a displacement has occurred during mounting in the semiconductor light emitting device according to Embodiment 1.
  • FIG. 6 is a schematic plan view showing the arrangement of the insulating bumps in a plan view of the substrate of the semiconductor light emitting device according to the first embodiment.
  • FIG. 7A is a schematic cross-sectional view illustrating a heat generating portion of the semiconductor light emitting device according to Embodiment 1.
  • FIG. 7B is a schematic plan view showing an example of the arrangement of the insulating bumps according to Embodiment 1.
  • FIG. 8 is a schematic perspective view showing a model used in the simulation of the semiconductor light emitting device according to the first embodiment.
  • FIG. 9A is a schematic sectional view showing a first step in the method for manufacturing a semiconductor light emitting device according to the first embodiment.
  • FIG. 9B is a schematic cross-sectional view showing a second step in the method for manufacturing a semiconductor light emitting device according to Embodiment 1.
  • FIG. 9C is a schematic cross-sectional view showing a third step in the method for manufacturing a semiconductor light emitting device according to Embodiment 1.
  • FIG. 9A is a schematic sectional view showing a first step in the method for manufacturing a semiconductor light emitting device according to the first embodiment.
  • FIG. 9B is a schematic cross-sectional view showing a second step in the method for manufacturing a semiconductor light emitting device according to Embodiment 1.
  • FIG. 9D is a schematic cross-sectional view showing a fourth step in the method for manufacturing a semiconductor light emitting device according to Embodiment 1.
  • FIG. 9E is a schematic sectional view showing a fifth step in the method for manufacturing a semiconductor light emitting device according to Embodiment 1.
  • FIG. 9F is a schematic sectional view showing a sixth step in the method for manufacturing a semiconductor light emitting device according to Embodiment 1.
  • FIG. 9G is a schematic cross-sectional view showing a seventh step in the method for manufacturing a semiconductor light emitting device according to Embodiment 1.
  • FIG. 9H is a schematic cross-sectional view showing an eighth step in the method for manufacturing a semiconductor light emitting device according to Embodiment 1.
  • FIG. 9D is a schematic cross-sectional view showing a fourth step in the method for manufacturing a semiconductor light emitting device according to Embodiment 1.
  • FIG. 9E is a schematic sectional view showing a fifth step in the method for manufacturing a semiconductor light
  • FIG. 9I is a schematic sectional view showing a ninth step in the method for manufacturing a semiconductor light emitting device according to the first embodiment.
  • FIG. 9J is a schematic sectional view showing a tenth step in the method for manufacturing a semiconductor light emitting device according to Embodiment 1.
  • FIG. 9K is a schematic cross-sectional view showing an eleventh step in the method for manufacturing a semiconductor light emitting device according to Embodiment 1.
  • FIG. 9L is a schematic cross-sectional view showing a first step in the method for manufacturing the semiconductor light emitting device according to Embodiment 1.
  • FIG. 9M is a schematic sectional view showing a second step in the method for manufacturing the semiconductor light emitting device according to the first embodiment.
  • FIG. 10 is a schematic sectional view showing the configuration of the semiconductor light emitting device according to the second embodiment.
  • FIG. 11 is a schematic cross-sectional view showing a state where a displacement has occurred during mounting in the semiconductor light emitting device according to the first embodiment.
  • FIG. 12A is a schematic cross-sectional view illustrating an example of a state in which a displacement has occurred during mounting in the semiconductor light emitting device according to Embodiment 2.
  • FIG. 12B is a schematic cross-sectional view showing another example of a state where displacement has occurred during mounting in the semiconductor light emitting device according to Embodiment 2.
  • FIG. 13 is a schematic cross-sectional view illustrating a configuration of a semiconductor light emitting device according to a modification of the second embodiment.
  • FIG. 12A is a schematic cross-sectional view illustrating an example of a state in which a displacement has occurred during mounting in the semiconductor light emitting device according to Embodiment 2.
  • FIG. 12B is a schematic cross-sectional view showing another example
  • FIG. 14A is a schematic cross-sectional view showing a first step of the method for manufacturing the semiconductor light emitting device according to Embodiment 2.
  • FIG. 14B is a schematic cross-sectional view showing a second step of the method for manufacturing the semiconductor light emitting device according to Embodiment 2.
  • FIG. 15 is a schematic sectional view showing the configuration of the semiconductor light emitting device according to the third embodiment.
  • FIG. 16A is a schematic cross-sectional view showing a first step of the method for manufacturing a semiconductor light emitting device according to Embodiment 3.
  • FIG. 16B is a schematic cross-sectional view showing a second step of the method for manufacturing a semiconductor light emitting device according to Embodiment 3.
  • FIG. 16C is a schematic cross-sectional view showing a third step of the method for manufacturing the semiconductor light emitting device according to Embodiment 3.
  • FIG. 16D is a schematic sectional view showing a fourth step in the method for manufacturing a semiconductor light emitting device according to Embodiment 3.
  • FIG. 16E is a schematic sectional view showing a first step in the method for manufacturing the semiconductor light emitting device according to Embodiment 3.
  • FIG. 16F is a schematic sectional view showing a second step of the method for manufacturing the semiconductor light emitting device according to Embodiment 3.
  • FIG. 17 is a schematic sectional view showing the configuration of the semiconductor light emitting device according to the fourth embodiment.
  • FIG. 18A is a schematic cross-sectional view showing a first step of the method for manufacturing a semiconductor light emitting device according to Embodiment 4.
  • FIG. 18B is a schematic cross-sectional view showing a second step of the method for manufacturing a semiconductor light emitting device according to Embodiment 4.
  • FIG. 18C is a schematic cross-sectional view showing a third step of the method for manufacturing a semiconductor light emitting device according to Embodiment 4.
  • FIG. 18D is a schematic sectional view showing a fourth step of the method for manufacturing the semiconductor light emitting device according to Embodiment 4.
  • FIG. 18E is a schematic sectional view showing a fifth step in the method for manufacturing a semiconductor light emitting device according to Embodiment 4.
  • FIG. 18A is a schematic cross-sectional view showing a first step of the method for manufacturing a semiconductor light emitting device according to Embodiment 4.
  • FIG. 18B is a schematic cross-sectional view showing a second step of the method for manufacturing a
  • FIG. 18F is a schematic sectional view showing a first step of the method for manufacturing the semiconductor light emitting device according to Embodiment 4.
  • FIG. 18G is a schematic sectional view showing a second step of the method for manufacturing the semiconductor light emitting device according to Embodiment 4.
  • FIG. 19 is a schematic sectional view showing the configuration of the semiconductor light emitting device according to the fifth embodiment.
  • FIG. 20A is a schematic cross-sectional view showing a first step of the method for manufacturing a semiconductor light emitting device according to Embodiment 5.
  • FIG. 20B is a schematic cross-sectional view showing a second step of the method for manufacturing the semiconductor light emitting device according to Embodiment 5.
  • FIG. 20A is a schematic cross-sectional view showing a first step of the method for manufacturing a semiconductor light emitting device according to Embodiment 5.
  • FIG. 20B is a schematic cross-sectional view showing a second step of the method for manufacturing the semiconductor light emitting device according to Embodiment 5.
  • FIG. 20C is a schematic cross-sectional view showing a third step of the method for manufacturing a semiconductor light emitting device according to Embodiment 5.
  • FIG. 20D is a schematic sectional view showing a fourth step in the method for manufacturing the semiconductor light emitting device according to Embodiment 5.
  • FIG. 20E is a schematic sectional view showing a first step in the method for manufacturing the semiconductor light emitting device according to Embodiment 5.
  • FIG. 20F is a schematic sectional view showing a second step of the method for manufacturing the semiconductor light emitting device according to Embodiment 5.
  • FIG. 21A is a schematic plan view showing the configuration of the semiconductor light emitting device according to Embodiment 6.
  • FIG. 21B is a schematic sectional view showing the configuration of the semiconductor light emitting device according to Embodiment 6.
  • FIG. 22 is a schematic plan view showing the configuration of the mounting board according to the sixth embodiment.
  • FIGS. 1A to 2B are a schematic plan view and a schematic cross-sectional view, respectively, illustrating the outline of the configuration of a semiconductor light emitting device 1010 of a comparative example.
  • FIG. 1B shows a cross section taken along line IB-IB shown in FIG. 1A.
  • the semiconductor light emitting device 1010 of this comparative example includes a semiconductor light emitting element 1011 and a mounting substrate 1090.
  • the semiconductor light emitting element 1011 includes a substrate 1020, an n-type layer 1021, a light-emitting layer 1022, a p-type layer 1023, a p-electrode 1030, an n-electrode 1040, an insulating film 1050, a p-electrode bump 1060, and an n-electrode. And a bump 1080.
  • the substrate 1020 is a base on which the semiconductor layers of the semiconductor light emitting element 1011 are stacked.
  • the n-type layer 1021 is a semiconductor layer stacked on the substrate 1020 and including an n-type semiconductor.
  • the light-emitting layer 1022 is a semiconductor layer stacked on the n-type layer 1021.
  • the p-type layer 1023 is a semiconductor layer that is stacked on the light-emitting layer 1022 and includes a p-type semiconductor.
  • the mounting board 1090 is a board on which the semiconductor light emitting element 1011 is mounted.
  • the mounting substrate 1090 includes an insulating substrate 1095, a first wiring electrode 1091, and a second wiring electrode 1092.
  • the p-electrode bump 1060 of the semiconductor light emitting device 1011 is connected to the first wiring electrode 1091 of the mounting substrate 1090, and the n-electrode bump 1080 is connected to the second wiring electrode 1092. Connected to.
  • the semiconductor light emitting element 1011 is flip-chip bonded to the mounting substrate 1090.
  • FIG. 2A is a plan view showing a simulation result of a current density distribution of a current flowing in the light emitting layer 1022 in the stacking direction during operation of the semiconductor light emitting device 1010 of the comparative example.
  • FIG. 2B is a plan view illustrating a simulation result of a temperature distribution on the light emitting layer 1022 side of the light emitting layer 1022 and the n-type layer 1021 during operation of the semiconductor light emitting device 1010 of the comparative example.
  • the higher the current density the darker the gray
  • FIG. 2B the higher the temperature, the darker the gray.
  • a countermeasure to reduce the temperature rise in the region by arranging a p-electrode bump in the region and releasing the heat generated in the semiconductor light emitting element 1011 to the mounting substrate 1090 is considered.
  • the region is close to the n-electrode 1040, when the p-electrode bump is arranged in the region, the p-electrode bump is in contact with the second wiring electrode due to displacement when the semiconductor light emitting element 1011 is mounted on the mounting substrate 1090. There is a risk of contact. The problem of the displacement is unavoidable in practical use.
  • a displacement of about 50 ⁇ m or more and 100 ⁇ m or less may occur.
  • the present disclosure provides a semiconductor light emitting element and a semiconductor light emitting device capable of improving heat radiation performance.
  • One embodiment of a semiconductor light-emitting element is a substrate, an n-type layer disposed above the substrate and including an n-type semiconductor, a light-emitting layer disposed above the n-type layer, and the light-emitting layer
  • a p-type layer including a p-type semiconductor, a p-electrode disposed above the p-type layer, and a region above the n-type layer, wherein the light-emitting layer and the p-type layer
  • An n-electrode arranged in a region where is not arranged, a conductive p-electrode bump arranged above the p-electrode and electrically connected to the p-electrode, arranged above the n-electrode, A conductive n-electrode bump electrically connected to the n-electrode, a region between the n-electrode bump and the p-type layer in a plan view of the substrate, and the
  • the insulating bump may be disposed above an end of the p-type layer on a side facing the n-electrode.
  • the insulating bump may be disposed in a region where the peripheral shape of the p-electrode is convex in the plan view of the substrate and the p-electrode bump is not disposed. Good.
  • One embodiment of the semiconductor light emitting device is the semiconductor light emitting device, a first wiring electrode electrically connected to the p-electrode bump, and a second wiring electrode electrically connected to the n-electrode bump. And a mounting substrate having the wiring electrodes.
  • the insulating bump is a region sandwiched between the n-electrode and the first wiring electrode, or a region sandwiched between the p-electrode and the second wiring electrode. May be arranged.
  • the mounting substrate is disposed between the first wiring electrode and the second wiring electrode, and the first wiring electrode and the second wiring electrode May further include a third wiring electrode that is electrically independent from the third wiring electrode.
  • the insulating bump in a cross section passing through the insulating bump and the n-electrode bump and perpendicular to a main surface of the substrate, includes the first wiring electrode and the second wiring. It may have a width smaller than the width of the gap with the electrode.
  • One embodiment of a semiconductor light-emitting element is a substrate, an n-type layer disposed above the substrate and including an n-type semiconductor, a light-emitting layer disposed above the n-type layer, and the light-emitting layer
  • a p-type layer including a p-type semiconductor, a p-electrode disposed above the p-type layer, and a region above the n-type layer, wherein the light emitting layer and the p-type layer And an n-electrode disposed in a region where the p-type layer and the n-type layer are not disposed, and disposed between the p-type electrode and the n-type electrode, above the p-type layer and the n-type layer, and An insulating layer having a parallel surface, wherein the surface of the insulating layer extends from above the p-electrode to above the n-electrode.
  • each drawing is a schematic diagram and is not necessarily strictly illustrated. Therefore, the scale and the like do not always match in each drawing.
  • substantially the same components are denoted by the same reference numerals, and redundant description will be omitted or simplified.
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute space recognition, but refer to the order of lamination in the laminated configuration. It is used as a term defined by the relative positional relationship with. Also, the terms “upper” and “lower” refer not only to the case where two components are spaced apart from each other and there is another component between the two components, but also The same applies to the case where they are arranged in contact with each other.
  • FIGS. 3 and 4 are a schematic plan view and a cross-sectional view, respectively, showing an example of the configuration of the semiconductor light emitting device 11 according to the present embodiment.
  • FIG. 3 is a plan view of the substrate 20 of the semiconductor light emitting device 11 in plan view.
  • FIG. 4 shows a cross section taken along line IV-IV of the semiconductor light emitting device 11 of FIG.
  • the plan view of the substrate 20 of the semiconductor light emitting device 11 may be either the case where the semiconductor light emitting device 11 is viewed from the direction of the substrate 20 or the case where the semiconductor light emitting device 11 is viewed from the side of the semiconductor layer laminated on the substrate 20.
  • 3 shows a planar positional relationship between elements constituting the semiconductor light emitting element 11 or elements constituting the mounting substrate 90.
  • the semiconductor light emitting device 11 includes a substrate 20, an n-type layer 21, a light-emitting layer 22, a p-type layer 23, a p-electrode 30, and an n-electrode 40. , An insulating film 50, a p-electrode bump 60, an n-electrode bump 80, and an insulating bump 70.
  • the substrate 20 is a base on which the semiconductor layers of the semiconductor light emitting device 11 are stacked.
  • the substrate 20 may be a conductive substrate such as an n-type GaN substrate, or may be an insulating substrate such as sapphire.
  • the n-type layer 21 is a semiconductor layer disposed above the substrate 20 and including an n-type semiconductor.
  • the n-type layer 21 is not particularly limited as long as it is a semiconductor layer containing an n-type semiconductor.
  • the n-type layer 21 is, for example, an n-type GaN-based layer.
  • the light emitting layer 22 is a semiconductor layer disposed above the n-type layer 21.
  • the light emitting layer 22 is disposed in a region of the n-type layer 21 where the n-electrode 40 is not disposed.
  • the light emitting layer 22 is not particularly limited as long as it is a semiconductor layer.
  • the light emitting layer 22 is, for example, an InGaN-based layer.
  • the p-type layer 23 is a semiconductor layer that is disposed above the light-emitting layer 22 and includes a p-type semiconductor.
  • the p-type layer 23 is not particularly limited as long as it is a semiconductor layer containing a p-type semiconductor.
  • the p-type layer 23 is, for example, a p-type GaN-based layer.
  • the insulating film 50 is a protective film that insulates the side surfaces of the light emitting layer 22 and the p-type layer 23 from the n-electrode 40 and the like.
  • the insulating film 50 is not particularly limited as long as it is an insulating film.
  • the insulating film 50 is, for example, a SiO 2 film.
  • the p electrode 30 is an electrode arranged above the p-type layer 23.
  • the p-electrode 30 is not particularly limited as long as it is a conductive film.
  • the p-electrode 30 includes, in order from the p-type layer 23 side, a reflective ohmic contact layer 31 made of an Ag film, a barrier layer 32 made of a Ti film, and a Ti film and Au in order from the barrier layer 32 side. And a cover layer 33 on which a film is laminated.
  • the n-electrode 40 is arranged in a region above the n-type layer 21 and in a region where the light-emitting layer 22 and the p-type layer 23 are not arranged.
  • the n-electrode 40 is not particularly limited as long as it is a conductive film.
  • the n-electrode 40 has an ohmic contact layer 41 in which an Al film and a Ti film are stacked in order from the n-type layer 21 side, and a cover layer 42 in which a Ti and Au film are stacked in order from the ohmic contact layer 41 side.
  • the p-electrode bump 60 is a conductor disposed above the p-electrode 30 and electrically connected to the p-electrode 30.
  • the p-electrode bump 60 is not particularly limited as long as it is a conductor.
  • p electrode bump 60 has seed metal 61 and bump 62.
  • the seed metal 61 is a laminated film in which a Ti film and an Au film are laminated in order from the p-electrode 30 side.
  • the bump 62 is a columnar conductor made of Au and arranged above the seed metal 61.
  • the n-electrode bump 80 is a conductor disposed above the n-electrode 40 and electrically connected to the n-electrode 40.
  • the n-electrode bump 80 is not particularly limited as long as it is a conductor.
  • n-electrode bump 80 has seed metal 81 and bump 82.
  • the seed metal 81 is a laminated film in which a Ti film and an Au film are laminated in order from the n-electrode 40 side.
  • the bump 82 is a columnar conductor made of Au disposed above the seed metal 81.
  • the insulating bump 70 has a distance between the region between the n-electrode bump 80 and the p-type layer 23 and the distance from the end of the p-type layer 23 on the n-electrode bump 80 side in a plan view of the substrate 20. Is a columnar body arranged in at least one of the regions shorter than the position where the is arranged. That is, the insulating bump 70 is arranged in a region between the n-electrode bump 80 and the p-electrode bump 60 facing the n-electrode bump 80 in a plan view of the substrate 20 of the semiconductor light emitting element 11.
  • the insulating bump 70 is at least partially formed of an insulator, and a surface 70 b of the insulating bump 70 facing away from the surface 70 a on the substrate 20 side is insulated from the p-electrode 30 and the n-electrode 40.
  • the insulating bump 70 has an insulating layer 71, a seed metal 72, and a bump 73.
  • the insulating layer 71 is a film made of polyimide containing an Al 2 O 3 filler disposed on the p-electrode 30. When the insulating layer 71 contains an Al 2 O 3 filler having a higher thermal conductivity than polyimide, the thermal conductivity of the insulating layer 71 can be increased.
  • the seed metal 72 is a laminated film in which a Ti film and an Au film are laminated in this order from the p-electrode 30 side.
  • the bump 73 is a columnar conductor made of Au and arranged above the seed metal 72.
  • the surface 70 b of the insulating bump 70 facing the substrate-side surface 70 a is insulated from the p-electrode 30 by the insulating layer 71.
  • the surface 70b is insulated by being separated from the n-electrode 40 and the n-electrode bump 80 connected to the n-electrode 40.
  • the insulating bump 70 is provided near the end of the p-type layer 23 facing the n-electrode 40.
  • the semiconductor light emitting element 11 according to the present embodiment similarly to the semiconductor light emitting element 1011 of the comparative example shown in FIGS. 1A to 2B, the vicinity of the end of the p-type layer 23 facing the n-electrode 40 is shown. A large amount of heat is generated in the region. Therefore, in the semiconductor light emitting device 11 according to the present embodiment, the heat generated in the region can be released by using the insulating bump 70. That is, in the semiconductor light emitting device 11 according to the present embodiment, the heat radiation characteristics can be improved.
  • the semiconductor light emitting device 11 when the temperature of the light emitting layer rises, the light output decreases due to a decrease in internal quantum efficiency due to overflow of carriers and the like.
  • the heat radiation characteristics can be improved as described above, The light emission characteristics of the element 11 can be prevented from lowering.
  • the heat dissipation characteristics can be improved, destruction of the semiconductor light emitting device 11 due to overheating can be suppressed, so that a decrease in the reliability of the semiconductor light emitting device 11 can be suppressed.
  • the surface 70b of the insulating bump 70 is insulated from the p-electrode 30 and the n-electrode 40, even when the insulating bump 70 contacts another electrode, A short circuit between the other electrode and the p electrode 30 and the n electrode 40 can be suppressed.
  • each of the p-electrode bump 60, the n-electrode bump 80, and the insulating bump 70 has a columnar shape, but the shape of each bump is not limited to a columnar shape.
  • the shape may be an elliptical column, a polygon column, or the like.
  • the bump 73 made of a conductor is disposed above the insulating layer 71, but the configuration of the insulating bump 70 is not limited to this.
  • an insulator such as the insulating layer 71 may be disposed above a conductor such as the bump 73, or the entire insulating bump 70 may be formed of an insulator.
  • FIG. 5A is a schematic cross-sectional view illustrating a configuration of the semiconductor light emitting device 10 according to the present embodiment.
  • the semiconductor light emitting device 10 includes a semiconductor light emitting element 11 and a mounting substrate 90.
  • the mounting substrate 90 is a substrate on which the semiconductor light emitting element 11 is mounted, and has an insulating substrate 95, a first wiring electrode 91, and a second wiring electrode 92.
  • the insulating substrate 95 is an insulating substrate serving as a base of the mounting substrate 90.
  • the insulating substrate 95 also functions as a heat transfer plate that transfers heat generated by the semiconductor light emitting device 11 to a heat sink or the like.
  • the insulating substrate 95 is not particularly limited as long as it is an insulator having high thermal conductivity.
  • the insulating substrate 95 is, for example, a ceramic substrate made of AlN. Note that the surface of the insulating substrate 95 on which the first wiring electrode 91 and the second wiring electrode 92 are arranged may be formed of an insulator, and may not be entirely formed of an insulator.
  • the insulating substrate 95 may be a substrate in which an insulator is formed on one main surface of a conductive substrate.
  • the first wiring electrode 91 is an electrode that is electrically connected to the p-electrode bump 60.
  • the first wiring electrode 91 is, for example, a pattern wiring formed by Au plating.
  • the second wiring electrode 92 is an electrode that is electrically connected to the n-electrode bump 80.
  • the second wiring electrode 92 is, for example, a pattern wiring formed by Au plating.
  • heat generated near the end of p-type layer 23 facing n-electrode 40 is radiated to mounting substrate 90 via insulating bump 70. be able to. That is, in the semiconductor light emitting device 10 according to the present embodiment, the heat radiation characteristics can be improved. For this reason, it is possible to suppress a decrease in the light emission characteristics and reliability of the semiconductor light emitting device 10.
  • FIG. 5B is a schematic cross-sectional view showing a state in which a position shift occurs during mounting in semiconductor light emitting device 10 according to the present embodiment.
  • the insulating bump 70 can be arranged on the second wiring electrode 92.
  • the p-electrode bump 60 is arranged at the position of the insulating bump 70, the p-electrode bump is connected to the second wiring electrode 92, so that the p-electrode bump, the p-electrode 30, and the other p-electrode bumps are connected.
  • the second wiring electrode 92 is short-circuited with the first wiring electrode 91 via the electrode bump 60. In such a state, no current flows through the semiconductor light emitting element, so that no light is emitted.
  • the semiconductor light emitting element 11 since the surface 70b of the insulating bump 70 is insulated from the p-electrode 30 and the n-electrode 40, the above-described short circuit does not occur, and the semiconductor light emitting element 11 emits light. As described above, according to the semiconductor light emitting element 11 and the semiconductor light emitting device 10 according to the present embodiment, it is possible to reduce a problem that may occur when a positional shift occurs during mounting.
  • FIG. 6 is a schematic plan view showing an arrangement of the insulating bumps 70 in a plan view of the substrate 20 of the semiconductor light emitting device 11 according to the present embodiment.
  • the insulating bump 70 is disposed in a region Rp of the p-electrode 30 where the peripheral shape is convex and the p-electrode bump 60 is not disposed in a plan view of the substrate 20.
  • the region of the p-electrode 30 where the peripheral shape is convex is defined by a peripheral edge between two points P1 and P2 on the peripheral edge and a straight line connecting the two points P1 and P2. It is a region to be formed.
  • an example of the region Rp is hatched.
  • FIG. 7A is a schematic cross-sectional view showing a heat generating portion of the semiconductor light emitting element 11 according to the present embodiment.
  • the semiconductor light emitting device 11 When the semiconductor light emitting device 11 according to the present embodiment operates, electrons flow from the n-electrode 40 to the p-electrode 30.
  • a conductive substrate 20 As shown by a solid line arrow in FIG. 7A showing a cross section of a facing portion of a p-electrode and an n-electrode, the n-type layer 21 and the substrate 20 (the thickness is generally The current flows through a path that passes through a thickness of several tens ⁇ m or more.
  • a path flowing through the shortest distance represented by a thick solid line has the smallest resistance for electrons, and therefore, the current flows near the thick arrow of the solid line (in the horizontal direction, the end of the portion where the reflective ohmic contact layer 31 is in contact with the p-type layer 23). (In the vicinity of the portion 30e). Accordingly, the amount of heat generated in the light emitting layer 22 near the region Rc immediately below the p-electrode end 30e of the opposing portion of the p-electrode and the n-electrode increases. As a result, the temperature rise near the region Rc becomes the largest.
  • the heat generated in the regions Rc and Ri as described above is radiated to the mounting substrate 90 mainly by the insulating bumps 70.
  • the arrangement of the insulating bumps 70 is determined so that the temperature of the light emitting layer does not exceed 150 ° C.
  • the insulating bumps 70 may be arranged across the end of the p-electrode 30 on the side facing the n-electrode 40 in plan view of the substrate 20. Such an arrangement will be described with reference to FIG. 7B.
  • FIG. 7B is a schematic plan view showing an example of the arrangement of the insulating bumps 70 according to the present embodiment.
  • FIG. 7B is a plan view of the substrate 20 in plan view.
  • the end of the bump 73 near the n-electrode 40 is connected to the end of the reflective ohmic contact layer 31 on the side facing the n-electrode bump so that the temperature of the light emitting layer does not exceed 150 ° C.
  • the distance to the section may be set. Such a distance will be described with reference to FIG.
  • the distance Lp from the end 70e of the bump 73 closer to the n-electrode 40 to the end 30e of the reflective ohmic contact layer 31 in contact with the p-type layer on the side facing the n-electrode bump 80 is determined by the temperature of the light emitting layer. Is set so as not to exceed 150 ° C.
  • the temperature of the light emitting layer mainly includes the average current density Jave [mA / ⁇ m 2 ] injected into the p-electrode 30, the temperature Tc [° C.] of the mounting substrate 90 functioning as a heat sink, and p of the n-type layer 21. It depends on the thickness t n [ ⁇ m] of the portion where the mold layer 23 is formed. Therefore, the allowable range of the distance Lp is set using a simulation.
  • FIG. 8 is a schematic perspective view showing a model used in the simulation of the semiconductor light emitting device 11 according to the present embodiment. As shown in FIG.
  • the width of the semiconductor light emitting device 11 is set to 200 ⁇ m.
  • the light emitting layer 22 is composed of an InGaN quantum well layer, and has an emission wavelength of 450 nm.
  • the thickness of the n-type layer is 10 ⁇ m to 100 ⁇ m
  • the thickness of the p-type layer is 100 nm
  • the shapes of the p-electrode bump 60, the n-electrode bump 80 and the insulating bump 70 are all rectangular parallelepiped
  • the length of the p-electrode bump 60 is The height is 380 ⁇ m.
  • the distance Ln from the end of the p-electrode 30 on the side facing the n-electrode bump 80 to the n-electrode bump 80 is 45 ⁇ m.
  • the impurity concentration in the n-type layer 21 is 5 ⁇ 10 18 cm ⁇ 3
  • the resistivity of the p-type layer and the resistivity of the n-type layer are 1 ⁇ cm and 0.03 ⁇ cm, respectively
  • the contact resistance of the p-electrode is 5 ⁇ 10 ⁇ 4 ⁇ cm 2 .
  • the temperature of the mounting substrate 90 is set at 27 ° C., 65 ° C.
  • the current flowing between the p electrode 30 and the n electrode 40 is set at 300 mA, 400 mA, 500 mA or 600 mA.
  • the p-electrode bump 60 and the n-electrode bump 80 are made of Au having a thickness of 15 ⁇ m
  • the p-electrode 30 and the n-electrode 40 are made of Au having a thickness of 2 ⁇ m.
  • the insulating bump 70 is made of 15 ⁇ m thick Au and 1 ⁇ m thick insulating film (SiO 2 ). As shown in FIG.
  • the p-electrode 30 is composed of the reflective ohmic contact layer 31, the barrier layer 32, and the cover layer 33.
  • the end is the end of the reflective ohmic contact layer 31 that contacts the p-type layer 23.
  • FIG. 4 shows the distances Lp and Ln.
  • the current distribution was analyzed using device simulation software, and the temperature of the light emitting layer 22 was obtained. Note that the device simulation software used in this simulation was one that can calculate the one-dimensional band structure in the semiconductor layer and the three-dimensional current distribution and temperature distribution.
  • the simulation results were obtained with current densities Jave, the temperature Tc of the mounting board, the distance Lp when plane maximum temperature of the light emitting layer 22 to the thickness t n of the n-type layer 21 is 0.99 ° C..
  • the distance Lp can be expressed by the following equation using a current density Jave, a temperature Tc, and a thickness t n.
  • the distance Lp when the in-plane maximum temperature of the light emitting layer 22 becomes 150 ° C. is inversely proportional to the current density Jave, is proportional to the temperature Tc of the mounting substrate 90, and each proportional coefficient and constant term have a thickness t n. It is approximated to be a function of When the substrate 20 is conductive, the thickness of the substrate 20 is added to the thickness t n of the n-type layer 21.
  • a (t n ) ⁇ 3.60 ⁇ 10 ⁇ 5 ⁇ t n 2 + 1.69 ⁇ 10 ⁇ 2 ⁇ t n + 3.16 ⁇ 10 -1
  • b (t n ) 2.26 ⁇ 10 ⁇ 5 ⁇ t n 2 ⁇ 9.43 ⁇ 10 ⁇ 3 ⁇ t n -1.13
  • c (t n ) ⁇ 6.37 ⁇ 10 ⁇ 4 ⁇ t n 2 ⁇ 3.23 ⁇ 10 ⁇ 1 ⁇ t n -3.06
  • the distance Lp may satisfy the following inequality (2).
  • the insulating bumps 70 may be arranged such that the inequality (2) is satisfied. Thereby, it is possible to suppress the temperature of the light emitting layer 22 from exceeding 150 ° C. Therefore, a decrease in internal quantum efficiency due to carrier overflow can be suppressed, and a decrease in optical output of the semiconductor light emitting device 11 can be suppressed.
  • FIGS. 9A to 9K are schematic cross-sectional views showing each step in the method for manufacturing the semiconductor light emitting device 11 according to the present embodiment.
  • an n-type layer 21, a light-emitting layer 22, and a p-type layer 23 are sequentially stacked above a substrate 20.
  • an n-type GaN-based layer 21 composed of an n-type GaN-based layer is formed on a substrate 20 composed of an n-type GaN
  • the light emitting layer 22 composed of an InGaN-based layer and the p-type layer 23 composed of a p-type GaN-based layer are epitaxially grown.
  • the p-type layer 23, the light emitting layer 22, and a part of the n-type layer 21 are removed.
  • part of each layer is dug and removed in the direction of the arrow by dry etching.
  • an insulating film 50 is formed above each layer.
  • an SiO 2 film having a thickness of about 0.7 ⁇ m is formed over the entire surface of the substrate 20.
  • a reflective ohmic contact layer 31 is formed in a region of the p-type layer 23 where the insulating film 50 has been removed.
  • a resist is applied to the insulating film 50, an opening is formed in the resist on the p-type layer 23 by photolithography, and the insulating film 50 in the opening is formed using HF (hydrofluoric acid). Remove.
  • a reflective ohmic contact layer 31 made of an Ag film having a thickness of about 0.2 ⁇ m is formed by vapor deposition. After the formation of the reflective ohmic contact layer 31, the remaining resist and unnecessary Ag film on the resist are removed by a lift-off method.
  • a barrier layer 32 is formed on the reflective ohmic contact layer 31.
  • a barrier layer 32 made of a Ti film having a thickness of about 0.7 ⁇ m is formed by a sputtering method, a resist is applied, and the resist and the Ti film other than the portion where the barrier layer 32 is arranged are photo-etched. Remove using lithography and HF.
  • an ohmic contact layer 41 is formed on the n-type layer 21 as shown in FIG. 9F.
  • the region of the n-type layer 21 where the ohmic contact layer 41 is formed is a region where the p-type layer 23, the light emitting layer 22, and a part of the n-type layer 21 have been removed in the previous step.
  • a resist is applied to the insulating film 50, an opening is formed in the resist on the n-type layer 21 by photolithography, and the insulating film 50 in the opening is removed using HF.
  • An ohmic contact layer 41 made of an Al film having a thickness of about 0.1 ⁇ m and a Ti film having a thickness of about 0.8 ⁇ m is formed on the portion from which the insulating film 50 has been removed by using a vapor deposition method. After the formation of the ohmic contact layer 41, the remaining resist and unnecessary Al film on the resist are removed by a lift-off method.
  • a cover layer 33 is formed on the barrier layer 32, and a cover layer 42 is formed on the ohmic contact layer 41.
  • a resist is applied to the entire upper surface of the substrate 20, and the photo resist is used to remove the barrier layer 32 and its surroundings, and the ohmic contact layer 41 and its surroundings.
  • a Ti film having a thickness of about 0.3 ⁇ m and an Au film having a thickness of about 1 ⁇ m are sequentially formed on the entire upper surface of the substrate 20 by an evaporation method.
  • the cover layer 33 and the cover layer 42 are formed by removing the resist and the Ti film and the like formed thereon by a lift-off method.
  • an insulating layer 71 is formed on the p-electrode 30.
  • a photosensitive polyimide film is applied on the cover layer 33 of the p-electrode 30 by spin coating, and is patterned by photolithography.
  • the photosensitive polyimide film contains an Al 2 O 3 filler.
  • the photosensitive polyimide film is cured by heating at about 150 ° C. for about 1 hour.
  • an insulating layer 71 having a thickness of about 2 ⁇ m and a diameter of about 40 ⁇ m is formed.
  • a seed metal film 72M is formed on the entire upper surface of the substrate 20.
  • a seed metal film 72M made of a 0.05 ⁇ m thick Ti film and a 0.25 ⁇ m thick Au film is formed on the entire upper surface of the substrate 20 by an electron beam (EB) evaporation method.
  • EB electron beam
  • bumps 62, 73 and 82 are formed above the seed metal film 72M.
  • a resist is applied on the seed metal film 72M, and an opening having a diameter of about 20 ⁇ m is provided in each bump formation portion by photolithography.
  • Au plating is formed in the opening of the resist by DC plating, and the resist is removed.
  • bumps 62, 73, and 82 of Au plating having a thickness of about 8 ⁇ m and a diameter of about 20 ⁇ m are formed.
  • the seed metals 61, 72 and 81 are formed.
  • the Au layer as the upper layer of the seed metal film 72M is removed with an iodine solution
  • the Ti layer as the lower layer of the seed metal film 72M is removed with HF.
  • FIGS. 9L and 9M are schematic cross-sectional views showing respective steps in a method for manufacturing a semiconductor light emitting device according to the present embodiment.
  • the semiconductor light emitting element 11 and the mounting substrate 90 are prepared, and the p-electrode bumps 60 are provided above the first wiring electrode 91 and the second wiring electrode 92 of the mounting substrate 90, respectively. And the semiconductor light emitting element 11 is held so that the n-electrode bump 80 is located.
  • the mounting substrate 90 has an insulating substrate 95 made of AlN, and a first wiring electrode 91 and a second wiring electrode 92 formed by Au plating.
  • the semiconductor light emitting element 11 is held in a posture in which the bumps are arranged on the mounting substrate 90 side above the mounting substrate 90 by vacuum-adsorbing the substrate 20 by the metal tube 901.
  • flip chip bonding is performed by moving the semiconductor light emitting element 11 toward the mounting substrate 90.
  • the p-electrode bump 60 and the insulating bump 70 and the first wiring electrode 91 are ultrasonically bonded, and the n-electrode bump 80 and the second wiring electrode 92 are ultrasonically bonded.
  • heating is performed at about 200 ° C. while the bumps 62 and 73 are in contact with the first wiring electrode 91 and the bumps 82 are in contact with the second wiring electrode 92.
  • crushing the semiconductor light emitting element 11 by applying a load of 30N in a direction perpendicular to the main surface of the mounting substrate 90 (the direction of the arrow X in FIG.
  • the semiconductor light emitting device 10 according to the present embodiment can be manufactured.
  • the semiconductor light emitting device according to the second embodiment will be described.
  • the semiconductor light emitting device according to the present embodiment differs from the semiconductor light emitting device 10 according to the first embodiment in the configuration of the wiring electrodes included in the mounting substrate, and is otherwise identical.
  • the semiconductor light emitting device according to the present embodiment will be described focusing on differences from semiconductor light emitting device 10 according to the first embodiment.
  • FIG. 10 is a schematic sectional view showing the configuration of the semiconductor light emitting device 110 according to the present embodiment.
  • the semiconductor light emitting device 110 according to the present embodiment includes a semiconductor light emitting element 11 and a mounting board 190, similarly to the semiconductor light emitting device 10 according to the first embodiment.
  • the mounting substrate 190 according to the present embodiment has an insulating substrate 95, a first wiring electrode 91, a second wiring electrode 92, and a third wiring electrode 93.
  • the third wiring electrode 93 is disposed between the first wiring electrode 91 and the second wiring electrode 92, and is electrically independent from the first wiring electrode 91 and the second wiring electrode 92. It is.
  • the third wiring electrode 93 is disposed on one main surface of the insulating substrate 95 similarly to the first wiring electrode 91 and the second wiring electrode 92, and the first wiring electrode 91 and the second wiring electrode 92 and an electrode insulated.
  • the third wiring electrode 93 is arranged at a position facing the insulating bump 70 of the semiconductor light emitting device 11.
  • FIG. 11 is a schematic cross-sectional view showing a state in which a displacement has occurred during mounting in the semiconductor light emitting device 10 according to the first embodiment.
  • FIG. 12A and FIG. 12B are schematic cross-sectional views each showing an example of a state in which a displacement has occurred during mounting in the semiconductor light emitting device 110 according to the present embodiment.
  • the width of the gap between the first wiring electrode 91 and the second wiring electrode 92 is different from the width of the bump 73 of the insulating bump 70 after the semiconductor light emitting element 11 is bonded to the mounting substrate 90 and ultrasonic waves are applied.
  • the width is smaller than the width (the dimension in the horizontal direction in FIG. 11, hereinafter referred to as a width after bonding)
  • the bump 73 can contact both the first wiring electrode 91 and the second wiring electrode 92. That is, the first wiring electrode 91 and the second wiring electrode 92 can be short-circuited via the bump 73. In such a state, almost no current flows through the semiconductor light emitting element 11, so that the semiconductor light emitting element 11 does not emit light.
  • the semiconductor light emitting device 110 a case where the semiconductor light emitting element 11 is displaced when mounted on the mounting substrate 190 will be examined.
  • the second wiring electrode 92 and the third wiring electrode 93 may be short-circuited via the bump 73.
  • the first wiring electrode 91 and the third wiring electrode 93 may be short-circuited via the bump 73.
  • the third wiring electrode 93 is electrically independent of the first wiring electrode 91 and the second wiring electrode 92, the first wiring electrode 91 and the second wiring electrode 92 are not connected to each other. Short circuit can be suppressed.
  • the bump 73 is connected to the third wiring electrode 93 of the mounting substrate 90, heat generated in the light emitting layer 22 can be efficiently radiated to the mounting substrate 90.
  • FIG. 13 is a schematic cross-sectional view illustrating a configuration of a semiconductor light emitting device 110a according to a modification of the present embodiment.
  • the semiconductor light emitting device 110a includes the semiconductor light emitting element 11 and a mounting board 190a.
  • the mounting substrate 190a has an insulating substrate 95, a first wiring electrode 91, and a second wiring electrode 92.
  • a first wiring electrode 91 and a second wiring electrode 92 are formed in a section passing through the insulating bump 70 and the n-electrode bump 80 and perpendicular to the main surface of the substrate 20. Is larger than the width of the insulating bump 70 after bonding. In other words, in a cross section that passes through the insulating bump 70 and the n-electrode bump 80 and is perpendicular to the main surface of the substrate 20, the insulating bump 70 forms a gap between the first wiring electrode 91 and the second wiring electrode 92 after flip chip bonding. It has a width smaller than the width.
  • the bump 73 of the insulating bump 70 does not come in contact with the first wiring electrode 91 and the second wiring electrode 92 at the same time. Therefore, a short circuit between the first wiring electrode 91 and the second wiring electrode 92 via the insulating bump 70 can be suppressed.
  • the configuration can be simplified as compared with the semiconductor light emitting device 110 according to the present embodiment.
  • the presence of the third wiring electrode 93 enables the insulating bump 70 to be firmly connected to the third wiring electrode 93, so that the semiconductor light emitting element 11 is mounted. It can be firmly connected to the substrate 190.
  • FIGS. 14A and 14B are schematic cross-sectional views showing each step of the method for manufacturing the semiconductor light emitting device 110 according to the present embodiment.
  • the method for manufacturing the semiconductor light emitting element 11 is the same as the method described in the first embodiment.
  • a bonding process between the semiconductor light emitting element 11 and the mounting board 190 will be described.
  • the semiconductor light emitting device 11 and the mounting substrate 190 are prepared, and the p-electrode bumps 60 are provided above the first wiring electrode 91 and the second wiring electrode 92 of the mounting substrate 190, respectively. And the semiconductor light emitting element 11 is held so that the n-electrode bump 80 is located.
  • the mounting substrate 190 has an insulating substrate 95 made of AlN, and a first wiring electrode 91, a second wiring electrode 92, and a third wiring electrode 93 formed by Au plating.
  • the semiconductor light emitting element 11 is held in a posture in which the bumps are arranged on the mounting substrate 190 side above the mounting substrate 190 by vacuum-adsorbing the substrate 20 by the metal tube 901.
  • flip chip bonding is performed by moving the semiconductor light emitting element 11 toward the mounting substrate 190.
  • the p-electrode bump 60, the n-electrode bump 80, and the insulating bump 70 are joined to the first wiring electrode 91, the second wiring electrode 92, and the third wiring electrode 93, respectively.
  • the bump 62, the bump 82, and the bump 73 are heated to about 200 ° C. while contacting the first wiring electrode 91, the second wiring electrode 92, and the third wiring electrode 93, respectively.
  • the semiconductor light emitting element 11 is crushed by applying a load of 30 N in a direction perpendicular to the main surface of the mounting substrate 190 (the direction of the arrow X in FIG.
  • the ultrasonic vibration is applied for about 200 ms in a direction (direction of arrow Y in FIG. 14B) parallel to Thereby, the bumps 62, 82, and 73 are ultrasonically bonded to the first wiring electrode 91, the second wiring electrode 92, and the third wiring electrode 93, respectively.
  • the semiconductor light emitting device 110 according to the present embodiment can be manufactured.
  • Embodiment 3 A semiconductor light emitting element and a semiconductor light emitting device according to Embodiment 3 will be described.
  • the semiconductor light emitting device according to the present embodiment differs from the semiconductor light emitting device 11 according to the first embodiment mainly in the configuration of the insulating layer.
  • the semiconductor light emitting device and the semiconductor light emitting device according to the present embodiment will be described focusing on differences from the semiconductor light emitting device 11 and the semiconductor light emitting device 10 according to the first embodiment, respectively.
  • FIG. 15 is a schematic sectional view showing the configuration of the semiconductor light emitting device 210 according to the present embodiment.
  • the semiconductor light emitting device 210 according to the present embodiment includes a semiconductor light emitting element 211 and a mounting substrate 90.
  • the semiconductor light emitting device 211 according to the present embodiment includes an insulating layer 271.
  • the insulating layer 271 is disposed between the p-electrode 30 and the n-electrode 40, above the p-type layer 23 and the n-type layer 21 (below in FIG.
  • the surface 271 s of the insulating layer 271 extends from above the p-electrode 30 to above the n-electrode 40.
  • the insulating layer 271 is arranged so as to overlap both the partial region of the p-electrode 30 and the partial region of the n-electrode 40. Further, the insulating layer 271 is disposed so as to overlap both a part of the first wiring electrode 91 and a part of the second wiring electrode.
  • the surface 271 s of the insulating layer 271 is parallel to the main surface of the substrate 20 is defined as that the surface 271 s is flat and the angle between the surface 271 s and the main surface of the substrate 20 is 10 degrees or less.
  • the surface 271s being flat means that the error from the geometrically accurate plane of the surface 271s is caused by the surface 21s of the n-type layer 21 on which the n-electrode 40 is disposed and the p-electrode 30 being disposed. It is defined as being not more than 1 / of the distance between the surface 23s of the p-type layer 23 and the surface 23s.
  • the semiconductor light emitting device 211 includes the insulating layer 271 having such a surface 271s, so that the surface 271s is reduced from the region between the p-electrode 30 and the n-electrode 40 where the calorific value is the largest.
  • heat can be easily and efficiently dissipated while maintaining insulation from the p-electrode 30 and the n-electrode 40.
  • the heat dissipating member including the seed metal 72 and the bump 73 has a stepped surface like the insulating film 50 and is disposed only in the gap between the p electrode 30 and the n electrode 40.
  • the insulating layer 271 according to the present embodiment, by having the surface 271 s disposed above the p-electrode 30 and the n-electrode 40, it is possible to bring a larger-area heat radiation member into contact with the insulating layer 271. As a result, the adhesion of the heat radiation member to the mounting substrate 90 and the heat radiation are improved.
  • the insulating layer has a substantially flat surface with a small inclination angle, even when the heat dissipating member is pressed and deformed, the deforming force is not locally localized, so that the deformation can be performed with little damage. Adhesion can be ensured.
  • the insulating layer 271 is a part of the insulating bump 270 and can radiate heat to the mounting substrate 90 via the seed metal 72 and the bump 73 of the insulating bump 270.
  • the semiconductor light emitting device 211 according to the present embodiment has the seed metal 72 and the bump 73, these components are not essential.
  • the semiconductor light emitting device 211 may have a configuration in which heat is radiated from the insulating layer 271 via a heat radiation member other than the seed metal 72 and the bump 73. Further, the semiconductor light emitting element 211 may not have another member for radiating heat from the insulating layer 271.
  • the configuration may be such that the insulating layer 271 of the semiconductor light emitting element 211 directly contacts the mounting substrate 90.
  • FIGS. 16A to 16F are schematic cross-sectional views showing each step of the method for manufacturing the semiconductor light emitting device 211 according to the present embodiment.
  • 16E and 16F are schematic cross-sectional views showing each step of the method for manufacturing the semiconductor light emitting device 210 according to the present embodiment.
  • the steps up to the formation of the p-electrode 30 and the n-electrode 40 are the same as those of the method of manufacturing the semiconductor light-emitting element 11 according to the first embodiment, and a description thereof will be omitted.
  • an insulating layer 271 is formed in a region extending from above the p electrode 30 to above the n electrode 40.
  • a photosensitive polyimide film containing an Al 2 O 3 filler is applied by spin coating, and is patterned by photolithography.
  • the photosensitive polyimide film is cured by heating at about 150 ° C. for about 1 hour.
  • the viscosity of the photosensitive polyimide is sufficiently reduced to about 2000 mPa ⁇ s or less, and a sufficient amount of photosensitive polyimide is horizontally disposed on a substrate on which a sufficient amount of photosensitive polyimide is filled to fill a gap between the p-electrode 30 and the n-electrode 40.
  • the insulating layer 271 having a surface 271s parallel to the main surface of the substrate 20 can be formed.
  • a seed metal film 72M is formed on the entire upper surface of the substrate 20.
  • the method of forming the seed metal film 72M is the same as in the first embodiment.
  • bumps 62, 73 and 82 are formed above the seed metal film 72M.
  • the method of forming the bumps 62, 73 and 82 is the same as in the first embodiment.
  • the seed metals 61, 72 and 81 are formed.
  • the method of forming the seed metals 61, 72 and 81 is the same as in the first embodiment.
  • the semiconductor light emitting device 211 according to the present embodiment can be manufactured.
  • the semiconductor light emitting element 211 and the mounting substrate 90 are prepared, and the p-electrode bumps 60 are formed on the first wiring electrode 91 and the second wiring electrode 92 of the mounting substrate 90, respectively. And the semiconductor light emitting element 211 is held so that the n-electrode bump 80 is located. Subsequently, as in the first embodiment, flip-chip bonding is performed by moving the semiconductor light emitting element 211 toward the mounting substrate 90.
  • the p-electrode bump 60 and the insulating bump 270 are ultrasonically bonded to the first wiring electrode 91, and the n-electrode bump 80 and the second wiring electrode 92 are ultrasonically bonded.
  • the joining method is the same as in the first embodiment.
  • the semiconductor light emitting device 210 can be manufactured.
  • Embodiment 4 A semiconductor light emitting element and a semiconductor light emitting device according to Embodiment 4 will be described.
  • the semiconductor light emitting device according to the present embodiment differs from the semiconductor light emitting device 210 in the third embodiment in the configuration of the insulating bumps provided in the semiconductor light emitting element, and is otherwise identical.
  • the semiconductor light emitting device according to the present embodiment will be described focusing on differences from semiconductor light emitting device 210 according to the third embodiment.
  • FIG. 17 is a schematic sectional view showing the configuration of the semiconductor light emitting device 310 according to the present embodiment.
  • the semiconductor light emitting device 310 according to the present embodiment includes a semiconductor light emitting element 311 and a mounting board 90, similarly to the semiconductor light emitting device 210 according to the third embodiment.
  • the semiconductor light emitting device 311 according to the present embodiment includes an insulating layer 271 similarly to the semiconductor light emitting device 211 according to the third embodiment.
  • the semiconductor light emitting device 311 according to the present embodiment includes an insulating bump 370 similarly to the semiconductor light emitting device 211 according to the third embodiment, but differs in the configuration from the semiconductor light emitting device 211 according to the third embodiment.
  • the insulating bump 370 according to the present embodiment includes an insulating layer 271 and an insulating film 372.
  • the insulating film 372 is an insulating film disposed above the insulating layer 271. That is, in the present embodiment, the insulating bump 370 is composed of only an insulator.
  • the insulating film 372 is a polyimide film having a thickness of about 3 ⁇ m and containing an Al 2 O 3 filler.
  • the surface of the insulating bump 370 that faces away from the substrate-side surface is the same as the p-electrode 30 and the n-electrode 40. Insulated.
  • the semiconductor light emitting element 311 and the semiconductor light emitting device 310 according to the present embodiment have the same effects as the semiconductor light emitting element 11 and the semiconductor light emitting device 10 according to the first embodiment, respectively.
  • the structure of the insulating film 372 is not limited to the above structure.
  • the insulating film 372 may be formed of SOG (Spin On Glass) or the like.
  • FIGS. 18A to 18G are schematic cross-sectional views showing each step of the method for manufacturing the semiconductor light emitting device 311 according to the present embodiment.
  • FIGS. 18F and 18G are schematic cross-sectional views illustrating each step of the method for manufacturing the semiconductor light emitting device 310 according to the present embodiment.
  • an insulating film 372 is formed above the insulating layer 271.
  • a photosensitive polyimide film containing an Al 2 O 3 filler is applied by spin coating, and is patterned by photolithography.
  • the photosensitive polyimide film is cured by heating at about 150 ° C. for about 30 minutes.
  • part of the insulating film 372 can be hardened.
  • the insulating film 372 is deformed when the insulating film 372 comes into contact with the mounting substrate 90, so that the p-electrode bump 60, the n-electrode bump, and the first wiring electrode 91 are formed.
  • the connection with the second wiring electrode 92 it is possible to prevent the connection with the second wiring electrode 92 from being hindered. Further, the stress applied to the semiconductor light emitting element 311 and the mounting substrate 90 can be reduced.
  • a seed metal film 72M is formed on the entire upper surface of the substrate 20.
  • the method of forming the seed metal film 72M is the same as in the first embodiment.
  • bumps 62 and 82 are formed above the seed metal film 72M.
  • the method of forming the bumps 62 and 82 is the same as in the first embodiment.
  • the seed metal 61 and 81 are formed by removing the seed metal film 72M except for the lower portions of the bumps 62 and 82.
  • the method of forming the seed metals 61 and 81 is the same as in the first embodiment.
  • the semiconductor light emitting device 311 according to the present embodiment can be manufactured.
  • the semiconductor light emitting element 311 and the mounting substrate 90 are prepared, and the p-electrode bumps 60 are formed on the first wiring electrode 91 and the second wiring electrode 92 of the mounting substrate 90, respectively. And the semiconductor light emitting element 311 is held so that the n-electrode bump 80 is located. Subsequently, as in Embodiment 1, flip-chip bonding is performed by moving the semiconductor light emitting element 311 toward the mounting substrate 90.
  • the p-electrode bump 60 and the first wiring electrode 91 are ultrasonically bonded, and the n-electrode bump 80 and the second wiring electrode 92 are ultrasonically bonded.
  • the joining method is the same as in the first embodiment.
  • the insulating bump 370 is in contact with the mounting board 90.
  • the insulating film 372 of the insulating bump 370 contacts the first wiring electrode 91 of the mounting substrate 90.
  • the semiconductor light emitting device 310 can be manufactured.
  • Embodiment 5 A semiconductor light emitting element and a semiconductor light emitting device according to the fifth embodiment will be described.
  • the semiconductor light emitting device according to the present embodiment is different from the semiconductor light emitting device 311 of the fourth embodiment in the configuration of the insulating bump.
  • the semiconductor light emitting element and the semiconductor light emitting device according to the present embodiment will be described focusing on differences from the semiconductor light emitting element 311 and the semiconductor light emitting device 310 according to the fourth embodiment, respectively.
  • FIG. 19 is a schematic sectional view showing a configuration of a semiconductor light emitting device 410 according to the present embodiment.
  • a semiconductor light emitting device 410 according to the present embodiment includes a semiconductor light emitting element 411 and a mounting substrate 90, similarly to the semiconductor light emitting device 310 according to the fourth embodiment.
  • the semiconductor light emitting device 411 according to the present embodiment includes an insulating bump 470 formed only of an insulator, similarly to the semiconductor light emitting device 311 according to the fourth embodiment.
  • the present embodiment is different from the insulating bump 370 according to the fourth embodiment in that the insulating bump 470 is formed integrally.
  • the insulating bump 470 is arranged above the end of the p-type layer 23 on the side facing the n-electrode 40. Further, the insulating bump 470 is disposed across the end of the p electrode 30 on the side facing the n electrode 40. In the semiconductor light emitting element 411, the amount of heat generated is large near the end of the p-type layer 23 on the side facing the n-electrode 40 and near the end of the p-electrode 30 on the side facing the n-electrode 40. Therefore, by arranging the insulating bumps 470 as described above, that is, by arranging the insulating bumps 470 in a region where a large amount of heat is generated, heat can be efficiently radiated through the insulating bumps 470.
  • insulating bump 470 is arranged between p-electrode 30 and n-electrode 40 and above p-type layer and n-type layer (below in FIG. 19). Is done.
  • the surface of the insulating bump 470 extends from above the p electrode 30 to above the n electrode 40.
  • the insulating bumps 470 are arranged so as to overlap both the partial region of the p-electrode 30 and the partial region of the n-electrode 40.
  • the insulating bumps 470 are arranged so as to overlap both a part of the first wiring electrode 91 and a part of the second wiring electrode.
  • the insulating bump 470 is a polyimide film having a thickness of about 8 ⁇ m.
  • the insulating bump 470 may include an Al 2 O 3 filler.
  • the surface of the insulating bump 470 facing the substrate-side surface is the same as the p-electrode 30 and the n-electrode 40. Insulated.
  • the semiconductor light emitting element 411 and the semiconductor light emitting device 410 according to the present embodiment have the same effects as the semiconductor light emitting element 11 and the semiconductor light emitting device 10 according to the first embodiment, respectively.
  • the insulating bump 470 may have a surface parallel to the main surface of the substrate 20. That is, the insulating bump 470 may be one mode of the insulating layer 271 according to Embodiment 3.
  • FIGS. 20A to 20F are schematic cross-sectional views showing each step of the method for manufacturing the semiconductor light emitting device 411 according to the present embodiment.
  • 20E and 20F are schematic cross-sectional views showing each step of the method for manufacturing semiconductor light emitting device 410 according to the present embodiment.
  • the steps up to the formation of the p-electrode 30 and the n-electrode 40 are the same as those of the method of manufacturing the semiconductor light-emitting device 11 according to the first embodiment, and a description thereof will be omitted.
  • an insulating bump 470 is formed in a region extending from above the p electrode 30 to above the n electrode 40.
  • a photosensitive polyimide film containing an Al 2 O 3 filler is applied by spin coating, and is patterned by photolithography.
  • the photosensitive polyimide film is cured by heating at about 150 ° C. for about 30 minutes.
  • the insulating bump 470 having a surface parallel to the main surface of the substrate 20 can be formed.
  • a seed metal film 72M is formed on the entire upper surface of the substrate 20.
  • the method of forming the seed metal film 72M is the same as in the first embodiment.
  • bumps 62 and 82 are formed above the seed metal film 72M.
  • the method of forming the bumps 62 and 82 is the same as in the first embodiment.
  • the seed metals 61 and 81 are formed by removing the seed metal film 72M except for the lower portions of the bumps 62 and 82.
  • the method of forming the seed metals 61 and 81 is the same as in the first embodiment.
  • the semiconductor light emitting device 411 according to the present embodiment can be manufactured.
  • the semiconductor light emitting element 411 and the mounting substrate 90 are prepared, and the p-electrode bumps 60 are formed on the first wiring electrode 91 and the second wiring electrode 92 of the mounting substrate 90, respectively. And the semiconductor light emitting element 411 is held so that the n-electrode bump 80 is located. Subsequently, as in the first embodiment, the flip-chip bonding is performed by moving the semiconductor light emitting element 411 toward the mounting substrate 90.
  • the p-electrode bump 60 and the first wiring electrode 91 are ultrasonically bonded, and the n-electrode bump 80 and the second wiring electrode 92 are ultrasonically bonded.
  • the joining method is the same as in the first embodiment.
  • the insulating bump 470 is in contact with the mounting board 90. In the example shown in FIG. 20F, the insulating bump 470 is in contact with the first wiring electrode 91 and the second wiring electrode 92 of the mounting board 90.
  • the semiconductor light emitting device 410 can be manufactured.
  • the semiconductor light emitting device according to the present embodiment is different from the semiconductor light emitting device according to the first embodiment in the arrangement of the n-electrode and the like. Further, the semiconductor light emitting device according to the present embodiment is different from semiconductor light emitting device 10 according to the first embodiment in that the p-electrode and the second wiring electrode of the mounting board face each other.
  • the semiconductor light emitting device and the semiconductor light emitting device according to the present embodiment will be described focusing on differences from the semiconductor light emitting device 11 and the semiconductor light emitting device 10 according to the first embodiment, respectively.
  • FIGS. 21A and 21B are a schematic plan view and a cross-sectional view, respectively, showing the configuration of the semiconductor light emitting device 510 according to the present embodiment.
  • FIG. 21B shows a cross section taken along line XXIB-XXIB shown in FIG. 21A.
  • FIG. 22 is a schematic plan view showing the configuration of the mounting board 590 according to the present embodiment.
  • the semiconductor light emitting device 510 includes a semiconductor light emitting element 511 and a mounting substrate 590.
  • the semiconductor light emitting device 511 includes a substrate 520, an n-type layer 521, a light-emitting layer 522, a p-type layer 523, a p-electrode 530, an n-electrode 540, and an n-electrode bump 580. , And an insulating bump 570. As shown in FIG. 21A, the semiconductor light emitting device 511 further includes a p-electrode bump 560.
  • the substrate 520 is a base on which the semiconductor layers of the semiconductor light emitting element 511 are stacked.
  • Substrate 520 has the same configuration as substrate 20 according to the first embodiment.
  • the n-type layer 521 is a semiconductor layer disposed above the substrate 520 and including an n-type semiconductor.
  • the n-type layer 521 is disposed on almost the entire surface of the substrate 520.
  • N-type layer 521 has the same configuration as n-type layer 21 according to the first embodiment.
  • the light emitting layer 522 is a semiconductor layer disposed above the n-type layer 521.
  • the light emitting layer 522 is disposed in a region of the n-type layer 521 where the n electrode 540 is not disposed.
  • the light-emitting layer 522 is formed on almost the entire surface of the n-type layer 521 except for two places where the n-electrode 540 is formed (see FIG. 21A).
  • the light emitting layer 522 is not particularly limited as long as it is a semiconductor layer like the light emitting layer 22 according to the first embodiment.
  • the p-type layer 523 is a semiconductor layer that is disposed above the light-emitting layer 522 and includes a p-type semiconductor. In this embodiment, the p-type layer 523 is formed over almost the entire surface of the light-emitting layer 522.
  • the p-type layer 523 is not particularly limited as long as it is a semiconductor layer containing a p-type semiconductor, like the p-type layer 23 according to the first embodiment.
  • the p electrode 530 is an electrode arranged above the p-type layer 523. In the present embodiment, p electrode 530 is formed on almost the entire surface of p type layer 523.
  • the p-electrode 530 is not particularly limited as long as it is a conductive film.
  • the n electrode 540 is disposed in a region above the n-type layer 521 and in a region where the light-emitting layer 522 and the p-type layer 523 are not disposed.
  • n-electrode 540 is arranged in two circular regions surrounded by p-electrode 530.
  • the n-electrode 540 is not particularly limited as long as it is a conductive film.
  • the p-electrode bump 560 is a conductor disposed above the p-electrode 530 and electrically connected to the p-electrode 530.
  • the p-electrode bump 560 is not particularly limited as long as it is a conductor. Further, the number of p electrode bumps 560 is not particularly limited. In the present embodiment, as shown in FIG. 21A, a total of 16 semiconductor light emitting elements 511 are provided on the upper side of the n-electrode 540 in FIG. It has p electrode bumps 560.
  • the n-electrode bump 580 is a conductor that is disposed above the n-electrode 540 and is electrically connected to the n-electrode 540.
  • the n-electrode bump 580 is not particularly limited as long as it is a conductor.
  • the semiconductor light emitting device 511 includes two n-electrode bumps 580 in a region sandwiched between 16 p-electrode bumps 560.
  • the insulating bump 570 is a columnar body arranged in a region where the distance from the end of the p-type layer 523 on the n-electrode bump 580 side is shorter than the position where the p-electrode bump 560 is arranged in plan view of the substrate 520. is there. In other words, the distance between the adjacent p-electrode bump 560 and the insulating bump 570 is greater than the distance between the end of the p-type layer 523 facing the n-electrode bump 580 and the insulating bump 570.
  • insulating bump 570 is arranged in a region sandwiched between p electrode 530 and second wiring electrode 592 of mounting substrate 590.
  • the insulating bump 570 is bonded to both the p-electrode 530 and the second wiring electrode 592 of the mounting substrate 590.
  • insulating bump 570 is formed of an insulator.
  • the surface of the insulating bump 570 facing the surface on the substrate 520 side is the same as the p-electrode 530 and the n-electrode 540. Insulated.
  • heat generated in the semiconductor light emitting element 511 can be transmitted to the mounting substrate 590 while suppressing short circuit between the p-electrode 530 and the second wiring electrode 592 of the mounting substrate 590.
  • the mounting substrate 590 is a substrate on which the semiconductor light emitting element 511 is mounted. As shown in FIGS. 21A and 22, the insulating substrate 595, the first wiring electrode 591, and the second wiring electrode 592 are connected. Have.
  • the insulating substrate 595 is an insulating substrate serving as a base of the mounting substrate 590. Insulating substrate 595 has the same configuration as insulating substrate 95 according to the first embodiment.
  • the first wiring electrode 591 is an electrode that is electrically connected to the p-electrode bump 560.
  • first wiring electrode 591 has a substantially C-shape in plan view of insulating substrate 595, as shown in FIG.
  • the second wiring electrode 592 is an electrode that is electrically connected to the n-electrode bump 580.
  • a portion of second wiring electrode 592 connected to n-electrode bump 580 is arranged in a region sandwiched by first wiring electrode 591.
  • the second wiring electrode 592 has a T-shape in plan view of the insulating substrate 595.
  • a conductive bump cannot be disposed in the conventional bump because a short circuit occurs between the electrode of the semiconductor light emitting element and the wiring electrode of the mounting board.
  • the heat generated in the region can be released to the mounting substrate 590 via the insulating bump 570. That is, in the semiconductor light emitting device 510 according to the present embodiment, the heat radiation characteristics can be improved. For this reason, it is possible to suppress a decrease in the light emission characteristics and reliability of the semiconductor light emitting device 510.
  • the insulating bump 570 is arranged in a region sandwiched between the p electrode 530 and the second wiring electrode 592, but the arrangement of the insulating bump 570 is not limited to this.
  • the insulating bump 570 may be arranged in the region. Thereby, heat dissipation performance can be improved while suppressing a short circuit between the n-electrode and the first wiring electrode.
  • the semiconductor light-emitting element using a GaN-based semiconductor has been mainly described.
  • the material of the semiconductor light-emitting element is not limited to this.
  • a GaAs-based semiconductor may be used. Is also good.
  • the numbers of the insulating bumps, the p-electrode bumps, and the n-electrode bumps are not limited to the numbers of the semiconductor light emitting devices according to the embodiments, but may be arbitrary numbers.
  • the semiconductor light-emitting element and the semiconductor light-emitting device according to the present disclosure are particularly useful as a light source for lighting or the like that requires high light-emitting characteristics and reliability.

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Abstract

半導体発光素子（１１）は、基板（２０）と、ｎ型層（２１）と、発光層（２２）と、ｐ型層（２３）と、ｐ型層（２３）の上方に配置されるｐ電極（３０）と、ｎ型層（２１）の上方の領域であって、発光層（２２）及びｐ型層（２３）が配置されていない領域に配置されるｎ電極（４０）と、ｐ電極（３０）に接続されるｐ電極バンプ（６０）と、ｎ電極（４０）に接続されるｎ電極バンプ（８０）と、基板（２０）の平面視において、ｎ電極バンプ（８０）とｐ型層（２３）との間の領域、及び、ｐ型層（２３）のｎ電極バンプ（８０）側の端部からの距離がｐ電極バンプ（６０）が配置される位置よりも短い領域の少なくとも一方に配置される絶縁バンプ（７０）とを備え、絶縁バンプ（７０）の基板（２０）側の面（７０ａ）に対して背向する面（７０ｂ）は、ｐ電極（３０）及びｎ電極（４０）と絶縁されている。

Description

半導体発光素子及び半導体発光装置
　本開示は、半導体発光素子及び半導体発光装置に関する。
　近年、発光ダイオード等の半導体発光素子は、自動車のヘッドランプ、屋外及び屋内の照明等の光源として利用されている。半導体発光素子として、透光性を有する基板の一方の主面に半導体層と、ｐ側電極及びｎ側電極とを配置する構成の素子が知られている（例えば、特許文献１など参照）。このような半導体発光素子は、光出力の向上、及び、放熱性能の向上が求められている。例えば、特許文献１に記載された半導体発光素子は、実装基板への放熱を高めるために、実装基板に対して、金などで形成される導電性のバンプを介してフリップチップ実装される。さらに、特許文献１に記載された半導体発光素子においては、バンプの密度をあげることによって、導電性のバンプを介した実装基板への放熱を高めようとしている。
国際公開第２００９／０６３６３８号
　しかしながら、特許文献１に記載されたような従来の半導体発光素子においては、ｐ側電極とｎ側電極との間の電流が集中する領域にバンプを配置することができない。このため、従来の半導体発光素子においては、電流が集中し、発熱量が最も多い領域における放熱が十分でない。
　本開示の目的は、放熱性能を改善できる半導体発光素子などを提供することである。
　本開示に係る半導体発光素子の一態様は、基板と、前記基板の上方に配置され、ｎ型半導体を含むｎ型層と、前記ｎ型層の上方に配置される発光層と、前記発光層の上方に配置され、ｐ型半導体を含むｐ型層と、前記ｐ型層の上方に配置されるｐ電極と、前記ｎ型層の上方の領域であって、前記発光層及び前記ｐ型層が配置されていない領域に配置されるｎ電極と、前記ｐ電極の上方に配置され、前記ｐ電極に電気的に接続される導電性のｐ電極バンプと、前記ｎ電極の上方に配置され、前記ｎ電極に電気的に接続される導電性のｎ電極バンプと、前記基板の平面視において、前記ｎ電極バンプと前記ｐ型層との間の領域、及び、前記ｐ型層の前記ｎ電極バンプ側の端部からの距離が前記ｐ電極バンプが配置される位置よりも短い領域の少なくとも一方に配置される絶縁バンプとを備え、前記絶縁バンプの前記基板側の面に対して背向する面は、前記ｐ電極及び前記ｎ電極と絶縁されている。
　本開示に係る半導体発光装置の一態様は、上記半導体発光素子と、前記ｐ電極バンプと電気的に接続される第１の配線電極、及び、前記ｎ電極バンプと電気的に接続される第２の配線電極を有する実装基板とを備える。
　本開示に係る半導体発光素子の一態様は、基板と、前記基板の上方に配置され、ｎ型半導体を含むｎ型層と、前記ｎ型層の上方に配置される発光層と、前記発光層の上方に配置され、ｐ型半導体を含むｐ型層と、前記ｐ型層の上方に配置されるｐ電極と、前記ｎ型層の上方の領域であって、前記発光層と前記ｐ型層とが配置されていない領域に配置されるｎ電極と、前記ｐ電極と前記ｎ電極との間であって、前記ｐ型層及び前記ｎ型層の上方に配置され、前記基板の主面と平行な表面を有する絶縁層とを備え、前記絶縁層の前記表面は、前記ｐ電極の上方から前記ｎ電極の上方まで延びる。
　本開示によれば、放熱性能を改善できる半導体発光素子などを提供できる。
図１Ａは、比較例の半導体発光装置の構成の概要を示す模式的な平面図である。 図１Ｂは、比較例の半導体発光装置の構成の概要を示す模式的な断面図である。 図２Ａは、比較例の半導体発光装置の動作時における電流密度分布のシミュレーション結果を示す平面図である。 図２Ｂは、比較例の半導体発光装置の動作時における発光層及びｎ型層の発光層側の温度分布のシミュレーション結果を示す平面図である。 図３は、実施の形態１に係る半導体発光素子の構成の一例を示す模式的な平面図である。 図４は、実施の形態１に係る半導体発光素子の構成の一例を示す模式的な断面図である。 図５Ａは、実施の形態１に係る半導体発光装置の構成を示す模式的な断面図である。 図５Ｂは、実施の形態１に係る半導体発光装置において、実装の際に位置ずれが発生した場合の状態を示す模式的な断面図である。 図６は、実施の形態１に係る半導体発光素子の基板の平面視における絶縁バンプの配置を示す模式的な平面図である。 図７Ａは、実施の形態１に係る半導体発光素子の発熱箇所を示す模式的な断面図である。 図７Ｂは、実施の形態１に係る絶縁バンプの配置の一例を示す模式的な平面図である。 図８は、実施の形態１に係る半導体発光素子のシミュレーションにおいて用いたモデルを示す模式的な斜視図である。 図９Ａは、実施の形態１に係る半導体発光素子の製造方法における第１工程を示す模式的な断面図である。 図９Ｂは、実施の形態１に係る半導体発光素子の製造方法における第２工程を示す模式的な断面図である。 図９Ｃは、実施の形態１に係る半導体発光素子の製造方法における第３工程を示す模式的な断面図である。 図９Ｄは、実施の形態１に係る半導体発光素子の製造方法における第４工程を示す模式的な断面図である。 図９Ｅは、実施の形態１に係る半導体発光素子の製造方法における第５工程を示す模式的な断面図である。 図９Ｆは、実施の形態１に係る半導体発光素子の製造方法における第６工程を示す模式的な断面図である。 図９Ｇは、実施の形態１に係る半導体発光素子の製造方法における第７工程を示す模式的な断面図である。 図９Ｈは、実施の形態１に係る半導体発光素子の製造方法における第８工程を示す模式的な断面図である。 図９Ｉは、実施の形態１に係る半導体発光素子の製造方法における第９工程を示す模式的な断面図である。 図９Ｊは、実施の形態１に係る半導体発光素子の製造方法における第１０工程を示す模式的な断面図である。 図９Ｋは、実施の形態１に係る半導体発光素子の製造方法における第１１工程を示す模式的な断面図である。 図９Ｌは、実施の形態１に係る半導体発光装置の製造方法における第１工程を示す模式的な断面図である。 図９Ｍは、実施の形態１に係る半導体発光装置の製造方法における第２工程を示す模式的な断面図である。 図１０は、実施の形態２に係る半導体発光装置の構成を示す模式的な断面図である。 図１１は、実施の形態１に係る半導体発光装置において、実装する際に位置ずれが発生した場合の状態を示す模式的な断面図である。 図１２Ａは、実施の形態２に係る半導体発光装置において、実装する際に位置ずれが発生した場合の状態の一例を示す模式的な断面図である。 図１２Ｂは、実施の形態２に係る半導体発光装置において、実装する際に位置ずれが発生した場合の状態の他の例を示す模式的な断面図である。 図１３は、実施の形態２の変形例に係る半導体発光装置の構成を示す模式的な断面図である。 図１４Ａは、実施の形態２に係る半導体発光装置の製造方法の第１工程を示す模式的な断面図である。 図１４Ｂは、実施の形態２に係る半導体発光装置の製造方法の第２工程を示す模式的な断面図である。 図１５は、実施の形態３に係る半導体発光装置の構成を示す模式的な断面図である。 図１６Ａは、実施の形態３に係る半導体発光素子の製造方法の第１工程を示す模式的な断面図である。 図１６Ｂは、実施の形態３に係る半導体発光素子の製造方法の第２工程を示す模式的な断面図である。 図１６Ｃは、実施の形態３に係る半導体発光素子の製造方法の第３工程を示す模式的な断面図である。 図１６Ｄは、実施の形態３に係る半導体発光素子の製造方法の第４工程を示す模式的な断面図である。 図１６Ｅは、実施の形態３に係る半導体発光装置の製造方法の第１工程を示す模式的な断面図である。 図１６Ｆは、実施の形態３に係る半導体発光装置の製造方法の第２工程を示す模式的な断面図である。 図１７は、実施の形態４に係る半導体発光装置の構成を示す模式的な断面図である。 図１８Ａは、実施の形態４に係る半導体発光素子の製造方法の第１工程を示す模式的な断面図である。 図１８Ｂは、実施の形態４に係る半導体発光素子の製造方法の第２工程を示す模式的な断面図である。 図１８Ｃは、実施の形態４に係る半導体発光素子の製造方法の第３工程を示す模式的な断面図である。 図１８Ｄは、実施の形態４に係る半導体発光素子の製造方法の第４工程を示す模式的な断面図である。 図１８Ｅは、実施の形態４に係る半導体発光素子の製造方法の第５工程を示す模式的な断面図である。 図１８Ｆは、実施の形態４に係る半導体発光装置の製造方法の第１工程を示す模式的な断面図である。 図１８Ｇは、実施の形態４に係る半導体発光装置の製造方法の第２工程を示す模式的な断面図である。 図１９は、実施の形態５に係る半導体発光装置の構成を示す模式的な断面図である。 図２０Ａは、実施の形態５に係る半導体発光素子の製造方法の第１工程を示す模式的な断面図である。 図２０Ｂは、実施の形態５に係る半導体発光素子の製造方法の第２工程を示す模式的な断面図である。 図２０Ｃは、実施の形態５に係る半導体発光素子の製造方法の第３工程を示す模式的な断面図である。 図２０Ｄは、実施の形態５に係る半導体発光素子の製造方法の第４工程を示す模式的な断面図である。 図２０Ｅは、実施の形態５に係る半導体発光装置の製造方法の第１工程を示す模式的な断面図である。 図２０Ｆは、実施の形態５に係る半導体発光装置の製造方法の第２工程を示す模式的な断面図である。 図２１Ａは、実施の形態６に係る半導体発光装置の構成を示す模式的な平面図である。 図２１Ｂは、実施の形態６に係る半導体発光装置の構成を示す模式的な断面図である。 図２２は、実施の形態６に係る実装基板の構成を示す模式的な平面図である。
　（本開示の基礎となった知見）
　まず、本開示の基礎となった知見について、図１Ａ～図２Ｂを用いて説明する。図１Ａ及び図１Ｂは、それぞれ比較例の半導体発光装置１０１０の構成の概要を示す模式的な平面図及び断面図である。図１Ｂは、図１Ａに示されるＩＢ－ＩＢ線における断面を示す。
　図１Ｂに示されるように、本比較例の半導体発光装置１０１０は、半導体発光素子１０１１と、実装基板１０９０とを備える。
　半導体発光素子１０１１は、基板１０２０と、ｎ型層１０２１と、発光層１０２２と、ｐ型層１０２３と、ｐ電極１０３０と、ｎ電極１０４０と、絶縁膜１０５０と、ｐ電極バンプ１０６０と、ｎ電極バンプ１０８０とを備える。
　基板１０２０は、半導体発光素子１０１１の半導体層が積層される基台である。ｎ型層１０２１は、基板１０２０に積層され、ｎ型半導体を含む半導体層である。発光層１０２２は、ｎ型層１０２１に積層される半導体層である。ｐ型層１０２３は、発光層１０２２に積層され、ｐ型半導体を含む半導体層である。
　実装基板１０９０は、半導体発光素子１０１１が実装される基板である。実装基板１０９０は、絶縁性基板１０９５と、第１の配線電極１０９１と、第２の配線電極１０９２とを有する。
　本比較例では、図１Ｂに示されるように、半導体発光素子１０１１のｐ電極バンプ１０６０は、実装基板１０９０の第１の配線電極１０９１に接続され、ｎ電極バンプ１０８０は、第２の配線電極１０９２に接続される。このように、本比較例の半導体発光装置１０１０では、半導体発光素子１０１１が実装基板１０９０にフリップチップボンディングされる。
　図１Ａ及び図１Ｂに示されるような半導体発光装置１０１０における電流密度分布及び発光層１０２２及びｎ型層１０２１の発光層１０２２側の温度分布について、図２Ａ及び図２Ｂを用いて説明する。図２Ａは、比較例の半導体発光装置１０１０の動作時における発光層１０２２を積層方向に流れる電流の電流密度分布のシミュレーション結果を示す平面図である。図２Ｂは、比較例の半導体発光装置１０１０の動作時における発光層１０２２及びｎ型層１０２１の発光層１０２２側の温度分布のシミュレーション結果を示す平面図である。図２Ａにおいては、電流密度の高い領域ほど濃い灰色で示されており、図２Ｂにおいては、温度の高い領域ほど濃い灰色で示されている。
　図２Ａに示されるように、半導体発光装置１０１０のｐ型層１０２３のｎ電極１０４０に対向する領域に電流が集中する。この電流で発生した熱の一部はｐ電極バンプ１０６０とｎ電極バンプ１０８０を通して実装基板１０９０に放熱されるが、放熱し切れなかった熱により、図２Ｂに示されるように、当該領域における半導体発光素子の発光層の温度がバンプ領域よりも高くなる。このような温度の局所的な上昇に起因して、半導体発光素子１０１１の発光効率及び信頼性が悪化する。そこで、例えば、当該領域にｐ電極バンプを配置し、半導体発光素子１０１１で発生した熱を実装基板１０９０に放出することによって、当該領域の温度上昇を低減する対策が考えられる。しかしながら、当該領域は、ｎ電極１０４０に近いため、当該領域にｐ電極バンプを配置すると、実装基板１０９０に半導体発光素子１０１１を実装する際の位置ずれによって、ｐ電極バンプが第２の配線電極と接触するおそれがある。この位置ずれの問題は、実用上は不可避である。半導体発光素子１０１１を実装基板１０９０に実装する際には、例えば、５０μｍ以上１００μｍ以下程度の位置ずれが発生し得る。このような位置ずれを許容できるようにするには、ｐ電極１０３０のうち、ｎ電極１０４０と対向する端部から所定の距離内にある領域にｐ電極バンプを配置する設計にはできない。したがって、本比較例の半導体発光装置１０１０では、上述したｐ型層１０２３のｎ電極１０４０に対向する領域における温度上昇を低減することができない。
　そこで、本開示では、放熱性能を改善できる半導体発光素子及び半導体発光装置を提供する。
　本開示に係る半導体発光素子の一態様は、基板と、前記基板の上方に配置され、ｎ型半導体を含むｎ型層と、前記ｎ型層の上方に配置される発光層と、前記発光層の上方に配置され、ｐ型半導体を含むｐ型層と、前記ｐ型層の上方に配置されるｐ電極と、前記ｎ型層の上方の領域であって、前記発光層及び前記ｐ型層が配置されていない領域に配置されるｎ電極と、前記ｐ電極の上方に配置され、前記ｐ電極に電気的に接続される導電性のｐ電極バンプと、前記ｎ電極の上方に配置され、前記ｎ電極に電気的に接続される導電性のｎ電極バンプと、前記基板の平面視において、前記ｎ電極バンプと前記ｐ型層との間の領域、及び、前記ｐ型層の前記ｎ電極バンプ側の端部からの距離が前記ｐ電極バンプが配置される位置よりも短い領域の少なくとも一方に配置される絶縁バンプとを備え、前記絶縁バンプの前記基板側の面に対して背向する面は、前記ｐ電極及び前記ｎ電極と絶縁されている。
　本開示に係る半導体発光素子の一態様において、前記絶縁バンプは、前記ｎ電極と対向する側の前記ｐ型層の端部の上方に配置されてもよい。
　本開示に係る半導体発光素子の一態様において、前記絶縁バンプは、前記基板の平面視において前記ｐ電極のうち周縁形状が凸形状であって、前記ｐ電極バンプが配置されない領域に配置されてもよい。
　本開示に係る半導体発光装置の一態様は、上記半導体発光素子と、前記ｐ電極バンプと電気的に接続される第１の配線電極、及び、前記ｎ電極バンプと電気的に接続される第２の配線電極を有する実装基板とを備える。
　本開示に係る半導体発光装置の一態様において、前記絶縁バンプは、前記基板の平面視において前記ｎ電極と対向する側の前記ｐ電極の端部をまたいで配置されるか、又は、Ｊａｖｅを前記ｐ電極に注入される平均電流密度（ｍＡ／μｍ２）とし、Ｔｃを前記実装基板の温度（℃）とし、ｔｎを前記ｎ型層のうち前記ｐ電極が形成されている部分の厚さ（μｍ）とし、前記絶縁バンプの前記ｎ電極に近い側の端部から、前記ｐ電極の前記ｎ電極バンプと対向する側の端部までの距離Ｌｐとして、以下の不等式
　　Ｌｐ≦ａ（ｔｎ）／Ｊａｖｅ＋ｂ（ｔｎ）・Ｔｃ＋ｃ（ｔｎ）
　　ａ（ｔｎ）＝－３．６０×１０－５・ｔｎ ２＋１．６９×１０－２・ｔｎ
　　　　　　　　　　　　　＋３．１６×１０－１
　　ｂ（ｔｎ）＝２．２６×１０－５・ｔｎ ２－９．４３×１０－３・ｔｎ
　　　　　　　　－１．１３
　　ｃ（ｔｎ）＝－６．３７×１０－４・ｔｎ ２－３．２３×１０－１・ｔｎ
　　　　　　　　－３．０６
を満足してもよい。
　本開示に係る半導体発光装置の一態様において、前記絶縁バンプは、前記ｎ電極と前記第１の配線電極とで挟まれる領域、又は、前記ｐ電極と前記第２の配線電極とで挟まれる領域に配置されてもよい。
　本開示に係る半導体発光装置の一態様において、前記実装基板は、前記第１の配線電極と前記第２の配線電極との間に配置され、前記第１の配線電極及び前記第２の配線電極に対して電気的に独立した第３の配線電極をさらに有してもよい。
　本開示に係る半導体発光装置の一態様において、前記絶縁バンプ及び前記ｎ電極バンプを通り前記基板の主面に垂直な断面において、前記絶縁バンプは、前記第１の配線電極と前記第２の配線電極との隙間の幅より狭い幅を有してもよい。
　本開示に係る半導体発光素子の一態様は、基板と、前記基板の上方に配置され、ｎ型半導体を含むｎ型層と、前記ｎ型層の上方に配置される発光層と、前記発光層の上方に配置され、ｐ型半導体を含むｐ型層と、前記ｐ型層の上方に配置されるｐ電極と、前記ｎ型層の上方の領域であって、前記発光層と前記ｐ型層とが配置されていない領域に配置されるｎ電極と、前記ｐ電極と前記ｎ電極との間であって、前記ｐ型層及び前記ｎ型層の上方に配置され、前記基板の主面と平行な表面を有する絶縁層とを備え、前記絶縁層の前記表面は、前記ｐ電極の上方から前記ｎ電極の上方まで延びる。
　以下、本開示の実施の形態について図面を参照しながら、説明を行う。なお、以下に説明する実施の形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、並びに、工程及び工程の順序などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺等は必ずしも一致していない。なお、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
　また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに接する状態で配置される場合にも適用される。
　（実施の形態１）
　実施の形態１に係る半導体発光素子及び半導体発光装置について説明する。
　［１－１．半導体発光素子の基本構成］
　本実施の形態に係る半導体発光素子の基本構成について、図３及び図４を用いて説明する。図３及び図４は、それぞれ本実施の形態に係る半導体発光素子１１の構成の一例を示す模式的な平面図及び断面図である。図３には、半導体発光素子１１の基板２０の平面視における平面図が示されている。図４には、図３の半導体発光素子１１のＩＶ－ＩＶ線における断面が示されている。半導体発光素子１１の基板２０の平面視とは、半導体発光素子１１を基板２０方向から見た場合、或いは基板２０に積層された半導体層側から見た場合のいずれであってもよく、平面図には半導体発光素子１１を構成する要素または実装基板９０を構成する要素の平面的な位置関係が示されている。
　図４に示されるように、本実施の形態に係る半導体発光素子１１は、基板２０と、ｎ型層２１と、発光層２２と、ｐ型層２３と、ｐ電極３０と、ｎ電極４０と、絶縁膜５０と、ｐ電極バンプ６０と、ｎ電極バンプ８０と、絶縁バンプ７０とを備える。
　基板２０は、半導体発光素子１１の半導体層が積層される基台である。基板２０は、ｎ型ＧａＮ基板などの導電性を有する基板であってもよいし、サファイアなどの絶縁性基板であってもよい。
　ｎ型層２１は、基板２０の上方に配置され、ｎ型半導体を含む半導体層である。ｎ型層２１は、ｎ型半導体を含む半導体層であれば特に限定されない。ｎ型層２１は、例えば、ｎ型ＧａＮ系層である。
　発光層２２は、ｎ型層２１の上方に配置される半導体層である。発光層２２は、ｎ型層２１のうち、ｎ電極４０が配置されない領域に配置される。発光層２２は、半導体層であれば特に限定されない。発光層２２は、例えば、ＩｎＧａＮ系層である。
　ｐ型層２３は、発光層２２の上方に配置され、ｐ型半導体を含む半導体層である。ｐ型層２３は、ｐ型半導体を含む半導体層であれば特に限定されない。ｐ型層２３は、例えば、ｐ型ＧａＮ系層である。
　絶縁膜５０は、発光層２２及びｐ型層２３の側面をｎ電極４０などと絶縁する保護膜である。絶縁膜５０は、絶縁性の膜であれば特に限定されない。絶縁膜５０は、例えば、ＳｉＯ２膜である。
　ｐ電極３０は、ｐ型層２３の上方に配置される電極である。ｐ電極３０は、導電性膜であれば特に限定されない。本実施の形態では、ｐ電極３０は、ｐ型層２３側から順に、Ａｇ膜からなる反射性オーミック接触層３１と、Ｔｉ膜からなるバリア層３２と、バリア層３２側から順にＴｉ膜及びＡｕ膜を積層したカバー層３３とを有する。
　ｎ電極４０は、ｎ型層２１の上方の領域であって、発光層２２及びｐ型層２３が配置されていない領域に配置される。ｎ電極４０は、導電性膜であれば特に限定されない。本実施の形態では、ｎ電極４０は、ｎ型層２１側から順に、Ａｌ膜及びＴｉ膜を積層したオーミック接触層４１と、オーミック接触層４１側から順にＴｉ及びＡｕ膜を積層したカバー層４２とを有する。
　ｐ電極バンプ６０は、ｐ電極３０の上方に配置され、ｐ電極３０に電気的に接続される導電体である。ｐ電極バンプ６０は、導電体であれば特に限定されない。本実施の形態では、ｐ電極バンプ６０は、シードメタル６１とバンプ６２とを有する。シードメタル６１は、ｐ電極３０側から順に、Ｔｉ膜及びＡｕ膜を積層した積層膜である。バンプ６２は、シードメタル６１の上方に配置されるＡｕからなる柱状の導電体である。
　ｎ電極バンプ８０は、ｎ電極４０の上方に配置され、ｎ電極４０に電気的に接続される導電体である。ｎ電極バンプ８０は、導電体であれば特に限定されない。本実施の形態では、ｎ電極バンプ８０は、シードメタル８１とバンプ８２とを有する。シードメタル８１は、ｎ電極４０側から順に、Ｔｉ膜及びＡｕ膜を積層した積層膜である。バンプ８２は、シードメタル８１の上方に配置されるＡｕからなる柱状の導電体である。
　絶縁バンプ７０は、基板２０の平面視において、ｎ電極バンプ８０とｐ型層２３との間の領域、及び、ｐ型層２３のｎ電極バンプ８０側の端部からの距離がｐ電極バンプ６０が配置される位置よりも短い領域の少なくとも一方に配置される柱状体である。つまり、絶縁バンプ７０は、半導体発光素子１１の基板２０の平面視において、ｎ電極バンプ８０と、ｎ電極バンプ８０と対向するｐ電極バンプ６０と、の間の領域に配置される。絶縁バンプ７０は、少なくとも一部が絶縁体で形成されており、絶縁バンプ７０の基板２０側の面７０ａに対して背向する面７０ｂは、ｐ電極３０及びｎ電極４０と絶縁されている。本実施の形態では、絶縁バンプ７０は、絶縁層７１と、シードメタル７２と、バンプ７３とを有する。
　絶縁層７１は、ｐ電極３０上に配置されるＡｌ２Ｏ３フィラーを含むポリイミドからなる膜である。絶縁層７１がポリイミドより熱伝導率の高いＡｌ２Ｏ３フィラーを含むことにより、絶縁層７１の熱伝導率を高めることができる。シードメタル７２は、ｐ電極３０側から順に、Ｔｉ膜及びＡｕ膜を積層した積層膜である。バンプ７３は、シードメタル７２の上方に配置されるＡｕからなる柱状の導電体である。
　このように本実施の形態では、絶縁バンプ７０の基板側の面７０ａに対して背向する面７０ｂは、絶縁層７１によって、ｐ電極３０と絶縁される。また、面７０ｂは、ｎ電極４０及びｎ電極４０に接続されたｎ電極バンプ８０と離隔されることで絶縁される。
　以上のように、本実施の形態に係る半導体発光素子１１においては、ｐ型層２３のｎ電極４０に対向する端部付近に、絶縁バンプ７０を備える。ここで、本実施の形態に係る半導体発光素子１１においても、図１Ａ～図２Ｂに示した比較例の半導体発光素子１０１１と同様に、ｐ型層２３のｎ電極４０に対向する端部付近の領域において、発熱量が多い。したがって、本実施の形態に係る半導体発光素子１１では、絶縁バンプ７０を用いて、当該領域で発生した熱を放出することができる。つまり、本実施の形態に係る半導体発光素子１１においては、放熱特性を改善できる。半導体発光素子１１においては、発光層の温度が上昇するとキャリアのオーバーフローによる内部量子効率の低下等によって光出力が低下するが、本実施の形態では、上述のとおり放熱特性を改善できるため、半導体発光素子１１の発光特性の低下を抑制できる。また、放熱特性を改善できることによって、半導体発光素子１１の過熱に起因する破壊を抑制できるため、半導体発光素子１１の信頼性の低下を抑制できる。
　また、本実施の形態に係る半導体発光素子１１においては、絶縁バンプ７０の面７０ｂが、ｐ電極３０及びｎ電極４０と絶縁されているため、絶縁バンプ７０が他の電極と接触した場合でも、他の電極とｐ電極３０及びｎ電極４０とが短絡することを抑制できる。
　なお、図３に示される例では、ｐ電極バンプ６０、ｎ電極バンプ８０及び絶縁バンプ７０は、それぞれ円柱状の形状を有するが、各バンプの形状は円柱状に限定されない。例えば、楕円柱状、多角柱状などであってもよい。
　また、絶縁バンプ７０の構成は、絶縁層７１の上方に導電体からなるバンプ７３が配置されるが、絶縁バンプ７０の構成はこれに限定されない。例えば、バンプ７３のような導体の上方に絶縁層７１のような絶縁体が配置されてもよいし、絶縁バンプ７０全体が、絶縁体で構成されてもよい。
　［１－２．半導体発光装置の構成］
　続いて、本実施の形態に係る半導体発光装置１０の構成について図５Ａを用いて説明する。図５Ａは、本実施の形態に係る半導体発光装置１０の構成を示す模式的な断面図である。図５Ａに示されるように、半導体発光装置１０は、半導体発光素子１１と、実装基板９０とを備える。
　実装基板９０は、半導体発光素子１１が実装される基板であり、絶縁性基板９５と、第１の配線電極９１と、第２の配線電極９２とを有する。
　絶縁性基板９５は、実装基板９０の基台となる絶縁性の基板である。絶縁性基板９５は、半導体発光素子１１で発生した熱をヒートシンクなどに伝達する伝熱板としても機能する。絶縁性基板９５は、熱伝導率の高い絶縁体であれば特に限定されない。絶縁性基板９５は、例えば、ＡｌＮからなるセラミック基板である。なお、絶縁性基板９５は、第１の配線電極９１及び第２の配線電極９２が配置される面が絶縁体で形成されていればよく、全体が絶縁体で形成されなくてもよい。例えば、絶縁性基板９５は、導体基板の一方の主面に絶縁体が成膜された基板であってもよい。
　第１の配線電極９１は、ｐ電極バンプ６０と電気的に接続される電極である。第１の配線電極９１は、例えば、Ａｕめっきで形成されたパターン配線である。
　第２の配線電極９２は、ｎ電極バンプ８０と電気的に接続される電極である。第２の配線電極９２は、例えば、Ａｕめっきで形成されたパターン配線である。
　以上のように、本実施の形態に係る半導体発光装置１０においては、ｐ型層２３のｎ電極４０に対向する端部付近において発生する熱を、絶縁バンプ７０を介して実装基板９０に放出することができる。つまり、本実施の形態に係る半導体発光装置１０においては、放熱特性を改善できる。このため、半導体発光装置１０の発光特性及び信頼性の低下を抑制できる。
　また、本実施の形態に係る半導体発光素子１１の絶縁バンプ７０は、基板２０側の面７０ａに対して背向する面７０ｂがｐ電極３０及びｎ電極４０と絶縁されている。このため、半導体発光素子１１を実装基板９０に実装する際に位置ずれが発生した場合に生じ得る問題を軽減できる効果を有する。当該効果について図５Ｂを用いて説明する。図５Ｂは、本実施の形態に係る半導体発光装置１０において、実装の際に位置ずれが発生した場合の状態を示す模式的な断面図である。
　図５Ｂに示されるように、実装の際に位置ずれが発生した場合には、絶縁バンプ７０が、第２の配線電極９２上に配置され得る。
　ここで、絶縁バンプ７０の位置に、ｐ電極バンプ６０を配置したと仮定すると、当該ｐ電極バンプが第２の配線電極９２と接続されるため、当該ｐ電極バンプ、ｐ電極３０及び他のｐ電極バンプ６０を介して、第２の配線電極９２が第１の配線電極９１と短絡する。このような状態となると、半導体発光素子には電流が流れないため発光しない。
　一方、本実施の形態では、絶縁バンプ７０の面７０ｂがｐ電極３０及びｎ電極４０と絶縁されているため、上述したような短絡が発生せず、半導体発光素子１１は発光する。このように、本実施の形態に係る半導体発光素子１１及び半導体発光装置１０によれば、実装の際に位置ずれが発生した場合に生じ得る問題を軽減できる。
　［１－３．絶縁バンプの配置］
　続いて、本実施の形態に係る絶縁バンプ７０の配置について説明する。
　まず、ｐ電極３０上に絶縁バンプ７０が配置される場合において、特に効果的な絶縁バンプ７０の配置について、図６を用いて説明する。図６は、本実施の形態に係る半導体発光素子１１の基板２０の平面視における絶縁バンプ７０の配置を示す模式的な平面図である。
　図６に示されるように、絶縁バンプ７０は、基板２０の平面視において、ｐ電極３０のうち周縁形状が凸形状である領域Ｒｐであって、ｐ電極バンプ６０が配置されない領域に配置される。ここで、基板２０の平面視において、ｐ電極３０のうち周縁形状が凸形状である領域とは、周縁上の二点Ｐ１及びＰ２間の周縁と、二点Ｐ１及びＰ２を結んだ直線とによって形成される領域である。図６において領域Ｒｐの一例が、ハッチングされている。
　このような領域Ｒｐにおける等電流密度線のシミュレーション結果を図６に一点鎖線で示す。図６から凸形状の先端部近傍に電流が集中し、発熱量が多くなることがわかる。このため、このような領域Ｒｐに絶縁バンプ７０を配置することで、半導体発光素子１１の放熱特性をより一層改善できる。
　続いて、本実施の形態に係る半導体発光素子１１における絶縁バンプ７０のｐ電極３０の端部からの距離について図を用いて説明する。まず、半導体発光素子１１の発熱箇所について図７Ａを用いて説明する。図７Ａは、本実施の形態に係る半導体発光素子１１の発熱箇所を示す模式的な断面図である。
　本実施の形態に係る半導体発光素子１１の動作時には、ｎ電極４０から、ｐ電極３０へ電子が流れる。例えば、導電性の基板２０を用いる場合には、ｐ電極とｎ電極の対向部の断面を示す図７Ａにおいて、実線の矢印で示されるように、ｎ型層２１及び基板２０（厚さは一般的に数十μｍ以上と厚い）を通過する経路で電流が流れる。その中でも太い実線であらわされる最短距離で流れる経路が電子にとって抵抗が最も小さくなるため、電流は、実線の太矢印付近（水平方向では反射性オーミック接触層３１がｐ型層２３に接する部分の端部３０ｅ付近）に集中的に流れる。これに伴い、発光層２２のうち、ｐ電極とｎ電極の対向部のｐ電極端部３０ｅ直下の領域Ｒｃ付近において発熱量が多くなる。この結果、領域Ｒｃ付近における温度上昇が最も大きくなる。
　一方、絶縁性の基板２０を用いる場合には、図７Ａにおいて、基板２０に電流が流れないため、破線の矢印で示されるようにｎ型層２１のうち、ｐ電極３０とｎ電極４０との間の薄い領域Ｒｉに電流が集中する。この厚さは一般的に数μｍと薄い為に、抵抗値が高くなり、領域Ｒｉにおける発熱量が最も多くなり、温度上昇が最も大きくなる。
　本実施の形態に係る半導体発光素子１１においては、上述したような領域Ｒｃ及びＲｉにおいて発生する熱を主に絶縁バンプ７０によって実装基板９０に放散する。ここで、発光層の温度が１５０℃を超えるとキャリアのオーバーフローによる内部量子効率の低下等が発生するため、発光層の温度が１５０℃を超えないように、絶縁バンプ７０の配置を決定する。
　例えば、絶縁バンプ７０を、基板２０の平面視においてｎ電極４０と対向する側のｐ電極３０の端部をまたいで配置してもよい。このような配置について、図７Ｂを用いて説明する。図７Ｂは、本実施の形態に係る絶縁バンプ７０の配置の一例を示す模式的な平面図である。図７Ｂには、基板２０の平面視における平面図が示されている。
　図７Ｂに示されるように、絶縁バンプ７０を、基板２０の平面視においてｎ電極４０と対向する側のｐ電極の端部をまたいで配置することで、上述した領域Ｒｃ及びＲｉにおいて発生する熱を絶縁バンプ７０に確実に伝達できる。
　また、第２の配置として、発光層の温度が１５０℃を超えないように、バンプ７３のｎ電極４０に近い側の端部から反射性オーミック接触層３１のｎ電極バンプと対向する側の端部までの距離を設定してもよい。このような距離について、図４を用いて説明する。バンプ７３のｎ電極４０に近い側の端部７０ｅから反射性オーミック接触層３１のｎ電極バンプ８０と対向する側のｐ型層と接する部分の端部３０ｅまでの距離Ｌｐを、発光層の温度が１５０℃を超えないように設定する方法について説明する。発光層の温度は、主に、ｐ電極３０に注入される平均電流密度Ｊａｖｅ［ｍＡ／μｍ２］、ヒートシンクとして機能する実装基板９０の温度Ｔｃ［℃］、及び、ｎ型層２１のうちｐ型層２３が形成されている部分の厚さｔｎ［μｍ］に依存する。そこで、シミュレーションを用いて、距離Ｌｐの許容範囲を設定する。以下、シミュレーションに用いた半導体発光素子１１のモデルについて、図８を用いて説明する。図８は、本実施の形態に係る半導体発光素子１１のシミュレーションにおいて用いたモデルを示す模式的な斜視図である。図８に示されるように、本モデルにおいては、半導体発光素子１１の幅を２００μｍとしている。発光層２２はＩｎＧａＮの量子井戸層からなり、発光波長は４５０ｎｍである。また、ｎ型層の厚さを１０μｍから１００μｍ、ｐ型層の厚さを１００ｎｍ、ｐ電極バンプ６０、ｎ電極バンプ８０及び絶縁バンプ７０の形状をいずれも直方体状とし、ｐ電極バンプ６０の長さを３８０μｍとしている。また、ｐ電極３０のｎ電極バンプ８０と対向する側の端部から、ｎ電極バンプ８０までの距離Ｌｎを４５μｍとしている。なお、ｎ型層２１における不純物濃度を５×１０１８ｃｍ－３とし、ｐ型層の抵抗率及びｎ型層の抵抗率をそれぞれ１Ωｃｍ及び０．０３Ωｃｍ、ｐ電極のコンタクト抵抗を５×１０－４Ωｃｍ２としている。また、実装基板９０の温度を２７℃、６５℃又は１０５℃とし、ｐ電極３０とｎ電極４０との間に流れる電流値を３００ｍＡ、４００ｍＡ、５００ｍＡ又は６００ｍＡとしている。ｐ電極バンプ６０及びｎ電極バンプ８０は厚さ１５μｍのＡｕであり、ｐ電極３０及びｎ電極４０は厚さ２μｍのＡｕである。絶縁バンプ７０は厚さ１５μｍのＡｕと厚さ１μｍの絶縁膜（ＳｉＯ２）から構成される。図４に示したように、半導体発光素子１１の実際の構造では、ｐ電極３０は反射性オーミック接触層３１とバリア層３２とカバー層３３とから構成されるが、この場合のｐ電極３０の端部はｐ型層２３と接触する反射性オーミック接触層３１の端部となる。図４に距離ＬｐとＬｎを示す。電流分布をデバイスシミュレーションソフトを用いて解析し、発光層２２の温度を求めた。なお、本シミュレーションで用いたデバイスシミュレーションソフトは、半導体層における１次元バンド構造と、３次元の電流分布及び温度分布とを計算できるものを用いた。
　シミュレーションの結果から、電流密度Ｊａｖｅと、実装基板の温度Ｔｃと、ｎ型層２１の厚さｔｎに対して発光層２２の面内最高温度が１５０℃となるときの距離Ｌｐを求めた。この距離Ｌｐを、電流密度Ｊａｖｅと、温度Ｔｃと、厚さｔｎとを用いて以下の式で表すことができる。
　　Ｌｐ＝ａ（ｔｎ）／Ｊａｖｅ＋ｂ（ｔｎ）・Ｔｃ＋ｃ（ｔｎ）　　　（１）
　ここで、発光層２２の面内最高温度が１５０℃となるときの距離Ｌｐは、電流密度Ｊａｖｅに反比例し、実装基板９０の温度Ｔｃに比例し、各比例係数及び定数項が厚さｔｎの関数であると近似している。また、基板２０が導電性の場合には、ｎ型層２１の厚さｔｎに基板２０の厚さも追加される。
　上記シミュレーション結果に、式（１）の関数をフィッティングすることにより、関数ａ（ｔｎ）、ｂ（ｔｎ）及びｃ（ｔｎ）を以下のように２次関数で精度よくフィッティングできた。
　　ａ（ｔｎ）＝－３．６０×１０－５・ｔｎ ２＋１．６９×１０－２・ｔｎ
　　　　　　　　　　　　　＋３．１６×１０－１
　　ｂ（ｔｎ）＝２．２６×１０－５・ｔｎ ２－９．４３×１０－３・ｔｎ
　　　　　　　　－１．１３
　　ｃ（ｔｎ）＝－６．３７×１０－４・ｔｎ ２－３．２３×１０－１・ｔｎ
　　　　　　　　－３．０６
　したがって、発光層２２の温度が１５０℃を超えないためには、距離Ｌｐについて以下の不等式（２）を満足すればよい。
　　Ｌｐ≦ａ（ｔｎ）／Ｊａｖｅ＋ｂ（ｔｎ）・Ｔｃ＋ｃ（ｔｎ）　 　（２）
　以上のように、絶縁バンプ７０は、上記不等式（２）が成立するように配置されてもよい。これにより、発光層２２の温度が１５０℃を超えることを抑制できる。したがって、キャリアのオーバーフローによる内部量子効率の低下等が発生することを抑制できるため、半導体発光素子１１の光出力の低下を抑制できる。
　［１－４．製造方法］
　次に、本実施の形態に係る半導体発光素子１１及び半導体発光装置１０の製造方法について説明する。まず、半導体発光素子１１の製造方法について、図９Ａ～図９Ｋを用いて説明する。図９Ａ～図９Ｋは、本実施の形態に係る半導体発光素子１１の製造方法における各工程を示す模式的な断面図である。
　まず、図９Ａに示されるように、基板２０の上方に、ｎ型層２１、発光層２２及びｐ型層２３を順に積層する。本実施の形態では、ｎ型ＧａＮ基板からなる基板２０上に、有機金属気相成長法（Metal-Organic Vapor Phase Epitaxy；ＭＯＶＰＥ）法を用いて、ｎ型ＧａＮ系層からなるｎ型層２１、ＩｎＧａＮ系層からなる発光層２２及びｐ型ＧａＮ系層からなるｐ型層２３をエピタキシャル成長させる。
　続いて、図９Ｂに示されるように、ｐ型層２３、発光層２２及びｎ型層２１の一部を除去する。本実施の形態では、ドライエッチングにより、各層の一部を矢印の方向に掘って除去する。
　続いて、図９Ｃに示されるように、各層の上方に絶縁膜５０を形成する。本実施の形態では、厚さ約０．７μｍのＳｉＯ２膜を基板２０の上方全面に成膜する。
　続いて、図９Ｄに示されるように、ｐ型層２３上の絶縁膜５０の大部分を除去し、ｐ型層２３上の絶縁膜５０が除去された領域に反射性オーミック接触層３１を形成する。本実施の形態では、絶縁膜５０上にレジストを塗布し、フォトリソグラフィにより、ｐ型層２３上のレジストに開口を設け、ＨＦ（フッ化水素酸）を用いて当該開口部の絶縁膜５０を除去する。絶縁膜５０が除去された部分に、蒸着法を用いて厚さ約０．２μｍのＡｇ膜からなる反射性オーミック接触層３１を成膜する。反射性オーミック接触層３１の成膜後に、リフトオフ法により、残ったレジストとレジスト上の不要なＡｇ膜を除去する。
　続いて、図９Ｅに示されるように、反射性オーミック接触層３１上にバリア層３２を形成する。本実施の形態では、スパッタ法により、厚さ約０．７μｍのＴｉ膜からなるバリア層３２を成膜し、レジストを塗布し、バリア層３２を配置する部分以外のレジストとＴｉ膜とをフォトリソグラフィ及びＨＦを用いて除去する。
　続いて、図９Ｆに示されるように、ｎ型層２１上に、オーミック接触層４１を形成する。オーミック接触層４１が形成されるｎ型層２１の領域は、先の工程でｐ型層２３、発光層２２及びｎ型層２１の一部が除去された領域である。本実施の形態では、絶縁膜５０上にレジストを塗布し、フォトリソグラフィにより、ｎ型層２１上のレジストに開口を設け、ＨＦを用いて当該開口部の絶縁膜５０を除去する。絶縁膜５０が除去された部分に、蒸着法を用いて、厚さ約０．１μｍのＡｌ膜及び厚さ約０．８μｍのＴｉ膜からなるオーミック接触層４１を成膜する。オーミック接触層４１の成膜後に、リフトオフ法により、残ったレジストとレジスト上の不要なＡｌ膜などを除去する。
　続いて、図９Ｇに示されるように、バリア層３２上にカバー層３３を形成し、オーミック接触層４１上にカバー層４２を形成する。本実施の形態では、基板２０の上面全面にレジストを塗布し、フォトリソグラフィにより、バリア層３２及びその周囲と、オーミック接触層４１及びその周囲のレジストを除去する。次に、蒸着法により、基板２０の上面全面に厚さ約０．３μｍのＴｉ膜及び厚さ約１μｍのＡｕ膜を順に成膜する。次に、リフトオフ法により、レジスト及びその上に形成されたＴｉ膜などを除去することで、カバー層３３及びカバー層４２を形成する。
　続いて、図９Ｈに示されるように、ｐ電極３０上に、絶縁層７１を形成する。本実施の形態では、ｐ電極３０のカバー層３３上に、感光性ポリイミド膜をスピンコートにより塗布し、フォトリソグラフィによってパターニングする。なお、感光性ポリイミド膜には、Ａｌ２Ｏ３フィラーが含まれる。次に、感光性ポリイミド膜を約１５０℃で１時間程度加熱することによって硬化する。これにより、厚さ２μｍ程度、直径４０μｍ程度の絶縁層７１が形成される。
　続いて、図９Ｉに示されるように、基板２０の上方全面にシードメタル膜７２Ｍを形成する。本実施の形態では、基板２０の上方全面に、電子ビーム（ＥＢ）蒸着法により、厚さ０．０５μｍのＴｉ膜及び厚さ０．２５μｍのＡｕ膜からなるシードメタル膜７２Ｍを成膜する。
　続いて、図９Ｊに示されるように、シードメタル膜７２Ｍの上方にバンプ６２、７３及び８２を形成する。本実施の形態では、シードメタル膜７２Ｍ上にレジストを塗布し、フォトリソグラフィによって、各バンプ形成部に直径２０μｍ程度の開口を設ける。次に、ＤＣめっき法によって、レジストの開口部にＡｕめっきを形成し、レジストを除去する。これにより、厚さ約８μｍ、直径２０μｍ程度のＡｕめっきからなるバンプ６２、７３及び８２が形成される。
　続いて、図９Ｋに示されるように、各バンプの下方部分を除くシードメタル膜７２Ｍを除去することで、シードメタル６１、７２及び８１を形成する。本実施の形態では、シードメタル膜７２Ｍの上層であるＡｕ層をヨード液によって除去し、シードメタル膜７２Ｍの下層であるＴｉ層をＨＦによって除去する。これにより、各バンプの下方部分を除くシードメタル膜７２Ｍを除去することで、シードメタル６１、７２及び８１を残すことができる。
　以上のように本実施の形態に係る半導体発光素子１１が形成される。続いて、本実施の形態に係る半導体発光装置１０の製造方法について図９Ｌ及び図９Ｍを用いて説明する。図９Ｌ及び図９Ｍは、それぞれ本実施の形態に係る半導体発光装置の製造方法における各工程を示す模式的な断面図である。
　まず、図９Ｌに示されるように、半導体発光素子１１と、実装基板９０とを準備し、実装基板９０の第１の配線電極９１及び第２の配線電極９２の上方に、それぞれｐ電極バンプ６０及びｎ電極バンプ８０が位置するように半導体発光素子１１を保持する。本実施の形態では、実装基板９０は、ＡｌＮからなる絶縁性基板９５と、Ａｕめっきによって形成された第１の配線電極９１及び第２の配線電極９２とを有する。半導体発光素子１１は、金属管９０１によって基板２０を真空吸着されることで、実装基板９０の上方において、各バンプが実装基板９０側に配置される姿勢で保持される。次に、半導体発光素子１１を実装基板９０に向けて移動することで、フリップチップボンディングを行う。
　続いて、図９Ｍに示されるように、ｐ電極バンプ６０及び絶縁バンプ７０と第１の配線電極９１とを超音波接合し、ｎ電極バンプ８０と第２の配線電極９２とを超音波接合する。本実施の形態では、バンプ６２及びバンプ７３を第１の配線電極９１に接触させ、かつ、バンプ８２を第２の配線電極９２に接触させながら、２００℃程度に加熱する。さらに、半導体発光素子１１を実装基板９０の主面に対して垂直方向（図９Ｍにおける矢印Ｘの向き）に３０Ｎの荷重をかけてつぶしながら、実装基板９０の主面に対して平行な方向（図９Ｍにおける矢印Ｙの向き）に超音波振動を約２００ｍｓの間、印加する。これにより、バンプ６２及びバンプ７３を第１の配線電極９１に超音波接合し、かつ、バンプ８２を第２の配線電極９２に超音波接合する。ここで、接合前に２０μｍ径であったバンプ６２及びバンプ７３は、接合後には２５μｍ径になった。
　以上のように、本実施の形態に係る半導体発光装置１０を製造できる。
　（実施の形態２）
　実施の形態２に係る半導体発光装置について説明する。本実施の形態に係る半導体発光装置は、実装基板が有する配線電極の構成において、実施の形態１に係る半導体発光装置１０と相違し、その他の点において一致する。以下、本実施の形態に係る半導体発光装置について、実施の形態１に係る半導体発光装置１０との相違点を中心に説明する。
　［２－１．半導体発光装置の構成］
　本実施の形態に係る半導体発光装置の構成に図１０を用いて説明する。図１０は、本実施の形態に係る半導体発光装置１１０の構成を示す模式的な断面図である。図１０に示されるように、本実施の形態に係る半導体発光装置１１０は、実施の形態１に係る半導体発光装置１０と同様に、半導体発光素子１１と、実装基板１９０とを備える。本実施の形態に係る実装基板１９０は、絶縁性基板９５と、第１の配線電極９１と、第２の配線電極９２と、第３の配線電極９３とを有する。
　第３の配線電極９３は、第１の配線電極９１と第２の配線電極９２との間に配置され、第１の配線電極９１及び第２の配線電極９２に対して電気的に独立した電極である。第３の配線電極９３は、第１の配線電極９１及び第２の配線電極９２と同様に、絶縁性基板９５の一方の主面に配置され、第１の配線電極９１及び第２の配線電極９２と絶縁された電極である。本実施の形態では、第３の配線電極９３は、半導体発光素子１１の絶縁バンプ７０と対向する位置に配置される。
　以下、本実施の形態に係る半導体発光装置１１０の効果について、実施の形態１に係る半導体発光装置１０と比較しながら図１１、図１２Ａ及び図１２Ｂを用いて説明する。図１１は、実施の形態１に係る半導体発光装置１０において、実装する際に位置ずれが発生した場合の状態を示す模式的な断面図である。図１２Ａ及び図１２Ｂは、それぞれ本実施の形態に係る半導体発光装置１１０において、実装する際に位置ずれが発生した場合の状態の一例を示す模式的な断面図である。
　図１１に示されるように、実施の形態１に係る半導体発光装置１０において、半導体発光素子１１を実装基板９０に実装する際に位置ずれが発生した場合について検討する。この場合において、第１の配線電極９１と第２の配線電極９２との隙間の幅が、半導体発光素子１１を実装基板９０へ接合し、超音波を印加した後の絶縁バンプ７０のバンプ７３の幅（図１１における水平方向の寸法、以降、接合後の幅とする）より小さいと、バンプ７３が、第１の配線電極９１及び第２の配線電極９２の両方に接触し得る。つまり、第１の配線電極９１と第２の配線電極９２とがバンプ７３を介して短絡し得る。このような状態では、電流が半導体発光素子１１にほとんど流れないため、半導体発光素子１１が発光しない。
　一方、本実施の形態に係る半導体発光装置１１０において、半導体発光素子１１を実装基板１９０に実装する際に位置ずれが発生した場合について検討する。この場合、図１２Ａに示されるように、第２の配線電極９２と第３の配線電極９３とがバンプ７３を介して短絡され得る。又は、図１２Ｂに示されるように、第１の配線電極９１と第３の配線電極９３とがバンプ７３を介して短絡され得る。しかしながら、第３の配線電極９３は、第１の配線電極９１及び第２の配線電極９２に対して電気的に独立しているため、第１の配線電極９１と第２の配線電極９２とが短絡することを抑制できる。さらに、バンプ７３が実装基板９０の第３の配線電極９３と接続されるため、発光層２２で発生した熱を効率的に実装基板９０に放熱することができる。
　第１の配線電極９１と第２の配線電極９２との短絡をより確実に抑制するために、絶縁バンプ７０に対応する領域において、第１の配線電極９１と第２の配線電極９２との隙間の幅を接合後の絶縁バンプ７０の幅より大きくしてもよい。また、この場合、実装基板１９０は、第３の配線電極９３を備えなくてもよい。このような変形例について、図１３を用いて説明する。図１３は、本実施の形態の変形例に係る半導体発光装置１１０ａの構成を示す模式的な断面図である。
　図１３に示されるように、本変形例に係る半導体発光装置１１０ａは、半導体発光素子１１と、実装基板１９０ａとを有する。実装基板１９０ａは、絶縁性基板９５と、第１の配線電極９１と、第２の配線電極９２とを有する。
　半導体発光装置１１０ａにおいては、図１３に示されるように、絶縁バンプ７０及びｎ電極バンプ８０を通り基板２０の主面に垂直な断面において、第１の配線電極９１と第２の配線電極９２との隙間の幅は、接合後の絶縁バンプ７０の幅より大きい。言い換えると、絶縁バンプ７０及びｎ電極バンプ８０を通り基板２０の主面に垂直な断面において、絶縁バンプ７０は、フリップチップ接合後に第１の配線電極９１と第２の配線電極９２との隙間の幅より狭い幅を有する。これにより、絶縁バンプ７０のバンプ７３が第１の配線電極９１及び第２の配線電極９２と同時に接触することがない。このため、絶縁バンプ７０を介して第１の配線電極９１と第２の配線電極９２とが短絡することを抑制できる。
　また、本変形例に係る半導体発光装置１１０ａにおいては、第３の配線電極９３を形成しなくてもよいため、本実施の形態に係る半導体発光装置１１０より構成を簡素化できる。一方、本実施の形態に係る半導体発光装置１１０のように、第３の配線電極９３を有することで、絶縁バンプ７０を第３の配線電極９３に強固に接続できるため、半導体発光素子１１を実装基板１９０に強固に接続できる。
　［２－２．製造方法］
　次に、本実施の形態に係る半導体発光装置１１０の製造方法について、図１４Ａ及び図１４Ｂを用いて説明する。図１４Ａ及び図１４Ｂは、本実施の形態に係る半導体発光装置１１０の製造方法の各工程を示す模式的な断面図である。なお、本実施の形態に係る半導体発光装置１１０のうち、半導体発光素子１１の製造方法は、実施の形態１において述べた製造方法と同様である。以下、半導体発光素子１１と実装基板１９０との接合工程について説明する。
　まず、図１４Ａに示されるように、半導体発光素子１１と、実装基板１９０とを準備し、実装基板１９０の第１の配線電極９１及び第２の配線電極９２の上方に、それぞれｐ電極バンプ６０及びｎ電極バンプ８０が位置するように半導体発光素子１１を保持する。本実施の形態では、実装基板１９０は、ＡｌＮからなる絶縁性基板９５と、Ａｕめっきによって形成された第１の配線電極９１、第２の配線電極９２及び第３の配線電極９３とを有する。半導体発光素子１１は、金属管９０１によって基板２０を真空吸着されることで、実装基板１９０の上方において、各バンプが実装基板１９０側に配置される姿勢で保持される。次に、半導体発光素子１１を実装基板１９０に向けて移動することで、フリップチップボンディングを行う。
　続いて、図１４Ｂに示されるように、ｐ電極バンプ６０、ｎ電極バンプ８０及び絶縁バンプ７０を、それぞれ第１の配線電極９１、第２の配線電極９２及び第３の配線電極９３に接合する。本実施の形態では、バンプ６２、バンプ８２及びバンプ７３を、それぞれ第１の配線電極９１、第２の配線電極９２及び第３の配線電極９３に接触させながら、２００℃程度に加熱する。さらに、実施の形態１と同様に、半導体発光素子１１を実装基板１９０の主面に対して垂直方向（図１４Ｂにおける矢印Ｘの向き）に荷重を３０Ｎかけてつぶしながら、実装基板１９０の主面に対して平行な方向（図１４Ｂにおける矢印Ｙの向き）に超音波振動を約２００ｍｓの間、印加する。これにより、バンプ６２、８２及び７３をそれぞれ第１の配線電極９１、第２の配線電極９２及び第３の配線電極９３に超音波接合する。
　以上のように、本実施の形態に係る半導体発光装置１１０を製造できる。
　（実施の形態３）
　実施の形態３に係る半導体発光素子及び半導体発光装置について説明する。本実施の形態に係る半導体発光素子は、主に絶縁層の構成において、実施の形態１に係る半導体発光素子１１と相違する。以下、本実施の形態に係る半導体発光素子及び半導体発光装置について、それぞれ実施の形態１に係る半導体発光素子１１及び半導体発光装置１０との相違点を中心に説明する。
　［３－１．半導体発光装置の構成］
　本実施の形態に係る半導体発光素子及び半導体発光装置の構成について、図１５を用いて説明する。図１５は、本実施の形態に係る半導体発光装置２１０の構成を示す模式的な断面図である。図１５に示されるように、本実施の形態に係る半導体発光装置２１０は、半導体発光素子２１１と、実装基板９０とを備える。本実施の形態に係る半導体発光素子２１１は、絶縁層２７１を備える。絶縁層２７１は、ｐ電極３０とｎ電極４０との間であって、ｐ型層２３及びｎ型層２１の上方（図１５における下方）に配置され、基板２０の主面と平行な表面２７１ｓを有する。また、絶縁層２７１の表面２７１ｓは、ｐ電極３０の上方からｎ電極４０の上方まで延びる。言い換えると、基板２０を平面視した場合に、絶縁層２７１はｐ電極３０の一部領域及びｎ電極４０の一部領域の両方に重なるように配置される。さらに、絶縁層２７１は第１の配線電極９１の一部領域及び第２の配線電極の一部領域の両方に重なるように配置される。
　ここで、絶縁層２７１の表面２７１ｓが基板２０の主面と平行であるとは、表面２７１ｓが平坦であって、かつ、基板２０の主面となす角が１０度以下であることと定義する。また、表面２７１ｓが平坦であるとは、表面２７１ｓの幾何学的に正確な平面からの誤差が、ｎ電極４０が配置されているｎ型層２１の表面２１ｓと、ｐ電極３０が配置されているｐ型層２３の表面２３ｓとの間の距離の１／２以下であることと定義する。
　本実施の形態に係る半導体発光素子２１１は、このような表面２７１ｓを有する絶縁層２７１を備えることで、ｐ電極３０とｎ電極４０との間の最も発熱量が多くなる領域から、表面２７１ｓを介して、容易に、かつ、効率よくｐ電極３０やｎ電極４０と絶縁を保ちながら放熱することが可能となる。例えば、シードメタル７２とバンプ７３を含む放熱部材が、絶縁膜５０のように段差状の形状の表面を有し、かつ、ｐ電極３０とｎ電極４０と隙間のみに配置されている場合には、絶縁膜５０に対して広い接触面積を確保しながら放熱部材を接触させることが困難である。一方、本実施の形態に係る絶縁層２７１によれば、ｐ電極３０及びｎ電極４０の上方に配置された表面２７１ｓを有することで、より大面積の放熱部材を絶縁層２７１に接触させることができ、放熱部材の実装基板９０への密着性及び放熱性が向上する。また、絶縁層がほぼ平坦でかつ傾斜角度の小さい表面を有すれば、放熱部材を押圧して変形させた場合にも、変形の力が局所に偏ることがないので、ダメージが少ない状態で変形による密着性を確保することができる。
　例えば、本実施の形態に係る半導体発光装置２１０では、絶縁層２７１は、絶縁バンプ２７０の一部であり、絶縁バンプ２７０のシードメタル７２及びバンプ７３を介して実装基板９０に放熱できる。なお、本実施の形態に係る半導体発光素子２１１は、シードメタル７２及びバンプ７３を有するが、これらの構成要素は必須ではない。半導体発光素子２１１は、シードメタル７２及びバンプ７３以外の放熱部材を介して絶縁層２７１から放熱する構成を有してもよい。また、半導体発光素子２１１は、絶縁層２７１から放熱するための他の部材を有さなくてもよい。例えば、半導体発光素子２１１の絶縁層２７１が実装基板９０に直接接触するように構成されてもよい。
　［３－２．製造方法］
　次に、本実施の形態に係る半導体発光素子２１１及び半導体発光装置２１０の製造方法について、図１６Ａ～図１６Ｆを用いて説明する。図１６Ａ～図１６Ｄは、本実施の形態に係る半導体発光素子２１１の製造方法の各工程を示す模式的な断面図である。図１６Ｅ及び図１６Ｆは、本実施の形態に係る半導体発光装置２１０の製造方法の各工程を示す模式的な断面図である。
　まず、本実施の形態に係る半導体発光素子２１１の製造方法について説明する。なお、半導体発光素子２１１の製造方法のうち、ｐ電極３０及びｎ電極４０を形成するまでの工程は、実施の形態１に係る半導体発光素子１１の製造方法と同様であるため説明を省略する。
　上記工程に続いて、図１６Ａに示すように、ｐ電極３０の上方からｎ電極４０の上方までにまたがる領域に、絶縁層２７１を形成する。本実施の形態では、Ａｌ２Ｏ３フィラーを含む感光性ポリイミド膜をスピンコートにより塗布し、フォトリソグラフィによってパターニングする。次に、感光性ポリイミド膜を約１５０℃で１時間程度加熱することによって硬化する。ここで、感光性ポリイミドの粘性を２０００ｍＰａ・ｓ以下程度に十分に低くし、かつ、ｐ電極３０とｎ電極４０との隙間を埋めるために十分な量の感光性ポリイミドを水平に配置された基板２０上に塗布することで、基板２０の主面に平行な表面２７１ｓを有する絶縁層２７１を形成できる。
　続いて、図１６Ｂに示されるように、基板２０の上方全面にシードメタル膜７２Ｍを形成する。シードメタル膜７２Ｍの形成方法は、実施の形態１と同様である。
　続いて、図１６Ｃに示されるように、シードメタル膜７２Ｍの上方にバンプ６２、７３及び８２を形成する。バンプ６２、７３及び８２の形成方法は、実施の形態１と同様である。
　続いて、図１６Ｄに示されるように、各バンプの下方部分を除くシードメタル膜７２Ｍを除去することで、シードメタル６１、７２及び８１を形成する。シードメタル６１、７２及び８１の形成方法は、実施の形態１と同様である。
　以上のように、本実施の形態に係る半導体発光素子２１１を製造できる。
　続いて、本実施の形態に係る半導体発光装置２１０の製造方法について説明する。
　まず、図１６Ｅに示されるように、半導体発光素子２１１と、実装基板９０とを準備し、実装基板９０の第１の配線電極９１及び第２の配線電極９２の上方に、それぞれｐ電極バンプ６０及びｎ電極バンプ８０が位置するように半導体発光素子２１１を保持する。続いて、実施の形態１と同様に、半導体発光素子２１１を実装基板９０に向けて移動することで、フリップチップボンディングを行う。
　続いて、図１６Ｆに示されるように、ｐ電極バンプ６０及び絶縁バンプ２７０と第１の配線電極９１とを超音波接合し、ｎ電極バンプ８０と第２の配線電極９２とを超音波接合する。接合方法は、実施の形態１と同様である。
　以上のように、本実施の形態に係る半導体発光装置２１０を製造できる。
　（実施の形態４）
　実施の形態４に係る半導体発光素子及び半導体発光装置について説明する。本実施の形態に係る半導体発光装置は、半導体発光素子が備える絶縁バンプの構成において、実施の形態３に半導体発光装置２１０と相違し、その他の点において一致する。以下、本実施の形態に係る半導体発光装置について、実施の形態３に係る半導体発光装置２１０との相違点を中心に説明する。
　［４－１．半導体発光装置の構成］
　本実施の形態に係る半導体発光装置の構成について図１７を用いて説明する。図１７は、本実施の形態に係る半導体発光装置３１０の構成を示す模式的な断面図である。図１７に示されるように、本実施の形態に係る半導体発光装置３１０は、実施の形態３に係る半導体発光装置２１０と同様に、半導体発光素子３１１と、実装基板９０とを備える。本実施の形態に係る半導体発光素子３１１は、実施の形態３に係る半導体発光素子２１１と同様に、絶縁層２７１を備える。
　本実施の形態に係る半導体発光素子３１１は、実施の形態３に係る半導体発光素子２１１と同様に絶縁バンプ３７０を備えるが、その構成において、実施の形態３に係る半導体発光素子２１１と相違する。本実施の形態に係る絶縁バンプ３７０は、絶縁層２７１と、絶縁膜３７２とを備える。絶縁膜３７２は、絶縁層２７１の上方に配置される絶縁性の膜である。つまり、本実施の形態では、絶縁バンプ３７０は、絶縁体だけで構成される。本実施の形態では、絶縁膜３７２は、厚さ約３μｍのＡｌ２Ｏ３フィラーを含むポリイミド膜である。
　このような構成を有する絶縁バンプ３７０においても、実施の形態１に係る絶縁バンプ７０と同様に、絶縁バンプ３７０の基板側の面に対して背向する面は、ｐ電極３０及びｎ電極４０と絶縁されている。これにより、本実施の形態に係る半導体発光素子３１１及び半導体発光装置３１０は、それぞれ実施の形態１に係る半導体発光素子１１及び半導体発光装置１０と同様の効果を奏する。なお、絶縁膜３７２の構成は、上記構成に限定されない。例えば、絶縁膜３７２は、ＳＯＧ（Spin On Glass）などで形成されてもよい。
　［４－２．製造方法］
　次に、本実施の形態に係る半導体発光素子３１１及び半導体発光装置３１０の製造方法について、図１８Ａ～図１８Ｇを用いて説明する。図１８Ａ～図１８Ｅは、本実施の形態に係る半導体発光素子３１１の製造方法の各工程を示す模式的な断面図である。図１８Ｆ及び図１８Ｇは、本実施の形態に係る半導体発光装置３１０の製造方法の各工程を示す模式的な断面図である。
　まず、本実施の形態に係る半導体発光素子３１１の製造方法について説明する。なお、半導体発光素子３１１の製造方法のうち、図１８Ａに示される絶縁層２７１を形成するまでの工程は、実施の形態３に係る半導体発光素子２１１の製造方法と同様であるため説明を省略する。
　上記工程に続いて、図１８Ｂに示すように、絶縁層２７１の上方に、絶縁膜３７２を形成する。本実施の形態では、Ａｌ２Ｏ３フィラーを含む感光性ポリイミド膜をスピンコートにより塗布し、フォトリソグラフィによってパターニングする。次に、感光性ポリイミド膜を約１５０℃で３０分程度加熱することによって硬化する。ここで、加熱時間を絶縁層２７１などより短くすることで、絶縁膜３７２の一部が硬化されない状態とすることができる。これにより、絶縁膜３７２の硬度を低減できるため、絶縁膜３７２が実装基板９０と接触する際に、絶縁膜３７２が変形することで、ｐ電極バンプ６０及びｎ電極バンプと第１の配線電極９１及び第２の配線電極９２との接続を阻害することを抑制できる。また、半導体発光素子３１１及び実装基板９０に加わる応力を低減できる。
　続いて、図１８Ｃに示されるように、基板２０の上方全面にシードメタル膜７２Ｍを形成する。シードメタル膜７２Ｍの形成方法は、実施の形態１と同様である。
　続いて、図１８Ｄに示されるように、シードメタル膜７２Ｍの上方にバンプ６２及び８２を形成する。バンプ６２及び８２の形成方法は、実施の形態１と同様である。
　続いて、図１８Ｅに示されるように、バンプ６２及び８２の下方部分を除くシードメタル膜７２Ｍを除去することで、シードメタル６１及び８１を形成する。シードメタル６１及び８１の形成方法は、実施の形態１と同様である。
　以上のように、本実施の形態に係る半導体発光素子３１１を製造できる。
　続いて、本実施の形態に係る半導体発光装置３１０の製造方法について説明する。
　まず、図１８Ｆに示されるように、半導体発光素子３１１と、実装基板９０とを準備し、実装基板９０の第１の配線電極９１及び第２の配線電極９２の上方に、それぞれｐ電極バンプ６０及びｎ電極バンプ８０が位置するように半導体発光素子３１１を保持する。続いて、実施の形態１と同様に、半導体発光素子３１１を実装基板９０に向けて移動することで、フリップチップボンディングを行う。
　続いて、図１８Ｇに示されるように、ｐ電極バンプ６０と第１の配線電極９１とを超音波接合し、ｎ電極バンプ８０と第２の配線電極９２とを超音波接合する。接合方法は、実施の形態１と同様である。なお、絶縁バンプ３７０は、実装基板９０と接している。図１８Ｇに示される例では、絶縁バンプ３７０の絶縁膜３７２が、実装基板９０の第１の配線電極９１と接する。
　以上のように、本実施の形態に係る半導体発光装置３１０を製造できる。
　（実施の形態５）
　実施の形態５に係る半導体発光素子及び半導体発光装置について説明する。本実施の形態に係る半導体発光素子は、絶縁バンプの構成において、実施の形態４の半導体発光素子３１１と相違する。以下、本実施の形態に係る半導体発光素子及び半導体発光装置について、それぞれ実施の形態４に係る半導体発光素子３１１及び半導体発光装置３１０との相違点を中心に説明する。
　［５－１．半導体発光装置の構成］
　本実施の形態に係る半導体発光装置の構成について図１９を用いて説明する。図１９は、本実施の形態に係る半導体発光装置４１０の構成を示す模式的な断面図である。図１９に示されるように、本実施の形態に係る半導体発光装置４１０は、実施の形態４に係る半導体発光装置３１０と同様に、半導体発光素子４１１と、実装基板９０とを備える。本実施の形態に係る半導体発光素子４１１は、実施の形態４に係る半導体発光素子３１１と同様に、絶縁体だけで形成された絶縁バンプ４７０を備える。本実施の形態では、絶縁バンプ４７０は、一体的に形成されている点において、実施の形態４に係る絶縁バンプ３７０と相違する。
　絶縁バンプ４７０は、ｎ電極４０と対向する側のｐ型層２３の端部の上方に配置されている。また、絶縁バンプ４７０は、ｎ電極４０と対向する側のｐ電極３０の端部をまたいで配置される。半導体発光素子４１１においては、ｎ電極４０と対向する側のｐ型層２３の端部付近及びｎ電極４０と対向する側のｐ電極３０の端部付近における発熱量が多い。このため、絶縁バンプ４７０が上述したように配置される、すなわち、発熱量の多い領域に配置されることで、絶縁バンプ４７０を介して効率よく放熱することができる。
　本実施の形態では、絶縁バンプ４７０は、図１９に示されるように、ｐ電極３０とｎ電極４０との間であって、ｐ型層及びｎ型層の上方（図１９における下方）に配置される。絶縁バンプ４７０の表面は、ｐ電極３０の上方からｎ電極４０の上方まで延びる。基板２０を平面視した場合に、絶縁バンプ４７０はｐ電極３０の一部領域及びｎ電極４０の一部領域の両方に重なるように配置される。さらに、絶縁バンプ４７０は第１の配線電極９１の一部領域及び第２の配線電極の一部領域の両方に重なるように配置される。本実施の形態では、絶縁バンプ４７０は、厚さ約８μｍのポリイミド膜である。絶縁バンプ４７０は、Ａｌ２Ｏ３フィラーを含んでもよい。
　このような構成を有する絶縁バンプ４７０においても、実施の形態１に係る絶縁バンプ７０と同様に、絶縁バンプ４７０の基板側の面に対して背向する面は、ｐ電極３０及びｎ電極４０と絶縁されている。これにより、本実施の形態に係る半導体発光素子４１１及び半導体発光装置４１０は、それぞれ実施の形態１に係る半導体発光素子１１及び半導体発光装置１０と同様の効果を奏する。
　また、絶縁バンプ４７０は、基板２０の主面と平行な表面を有してもよい。つまり、絶縁バンプ４７０は、実施の形態３に係る絶縁層２７１の一態様であってもよい。
　［５－２．製造方法］
　次に、本実施の形態に係る半導体発光素子４１１及び半導体発光装置４１０の製造方法について、図２０Ａ～図２０Ｆを用いて説明する。図２０Ａ～図２０Ｄは、本実施の形態に係る半導体発光素子４１１の製造方法の各工程を示す模式的な断面図である。図２０Ｅ及び図２０Ｆは、本実施の形態に係る半導体発光装置４１０の製造方法の各工程を示す模式的な断面図である。
　まず、本実施の形態に係る半導体発光素子４１１の製造方法について説明する。なお、半導体発光素子４１１の製造方法のうち、ｐ電極３０及びｎ電極４０を形成するまでの工程は、実施の形態１に係る半導体発光素子１１の製造方法と同様であるため説明を省略する。
　上記工程に続いて、図２０Ａに示すように、ｐ電極３０の上方からｎ電極４０の上方までにまたがる領域に、絶縁バンプ４７０を形成する。本実施の形態では、Ａｌ２Ｏ３フィラーを含む感光性ポリイミド膜をスピンコートにより塗布し、フォトリソグラフィによってパターニングする。次に、感光性ポリイミド膜を約１５０℃で３０分程度加熱することによって硬化する。
　ここで、感光性ポリイミドの粘性を十分に低くし、かつ、ｐ電極３０とｎ電極４０との隙間を埋めるために十分な量の感光性ポリイミドを水平に配置された基板２０上に塗布することで、基板２０の主面に平行な表面を有する絶縁バンプ４７０を形成できる。
　また、絶縁バンプ４７０の加熱時間を実施の形態３に係る絶縁層２７１などより短くすることで、絶縁バンプ４７０の一部が硬化されない状態とすることができる。これにより、絶縁バンプ４７０の硬度を低減できる。
　続いて、図２０Ｂに示されるように、基板２０の上方全面にシードメタル膜７２Ｍを形成する。シードメタル膜７２Ｍの形成方法は、実施の形態１と同様である。
　続いて、図２０Ｃに示されるように、シードメタル膜７２Ｍの上方にバンプ６２及び８２を形成する。バンプ６２及び８２の形成方法は、実施の形態１と同様である。
　続いて、図２０Ｄに示されるように、バンプ６２及び８２の下方部分を除くシードメタル膜７２Ｍを除去することで、シードメタル６１及び８１を形成する。シードメタル６１及び８１の形成方法は、実施の形態１と同様である。
　以上のように、本実施の形態に係る半導体発光素子４１１を製造できる。
　続いて、本実施の形態に係る半導体発光装置４１０の製造方法について説明する。
　まず、図２０Ｅに示されるように、半導体発光素子４１１と、実装基板９０とを準備し、実装基板９０の第１の配線電極９１及び第２の配線電極９２の上方に、それぞれｐ電極バンプ６０及びｎ電極バンプ８０が位置するように半導体発光素子４１１を保持する。続いて、実施の形態１と同様に、半導体発光素子４１１を実装基板９０に向けて移動することで、フリップチップボンディングを行う。
　続いて、図２０Ｆに示されるように、ｐ電極バンプ６０と第１の配線電極９１とを超音波接合し、ｎ電極バンプ８０と第２の配線電極９２とを超音波接合する。接合方法は、実施の形態１と同様である。なお、絶縁バンプ４７０は、実装基板９０と接している。図２０Ｆに示される例では、絶縁バンプ４７０は、実装基板９０の第１の配線電極９１及び第２の配線電極９２と接する。
　以上のように、本実施の形態に係る半導体発光装置４１０を製造できる。
　（実施の形態６）
　実施の形態６に係る半導体発光素子及び半導体発光装置について説明する。本実施の形態に係る半導体発光素子は、ｎ電極の配置などにおいて、実施の形態１に係る半導体発光素子と相違する。また、本実施の形態に係る半導体発光装置は、ｐ電極と実装基板の第２の配線電極とが対向する点などにおいて実施の形態１に係る半導体発光装置１０と相違する。以下、本実施の形態に係る半導体発光素子及び半導体発光装置について、それぞれ実施の形態１に係る半導体発光素子１１及び半導体発光装置１０との相違点を中心に説明する。
　［６－１．半導体発光装置の構成］
　まず、本実施の形態に係る半導体発光素子及び半導体発光装置の構成について、図２１Ａ～図２２を用いて説明する。図２１Ａ及び図２１Ｂは、それぞれ本実施の形態に係る半導体発光装置５１０の構成を示す模式的な平面図及び断面図である。図２１Ｂは、図２１Ａに示されるＸＸＩＢ－ＸＸＩＢ線における断面を示す。図２２は、本実施の形態に係る実装基板５９０の構成を示す模式的な平面図である。
　図２１Ａ及び図２１Ｂに示されるように、本実施の形態に係る半導体発光装置５１０は、半導体発光素子５１１と、実装基板５９０とを備える。
　図２１Ｂに示されるように、半導体発光素子５１１は、基板５２０と、ｎ型層５２１と、発光層５２２と、ｐ型層５２３と、ｐ電極５３０と、ｎ電極５４０と、ｎ電極バンプ５８０と、絶縁バンプ５７０とを備える。図２１Ａに示されるように、半導体発光素子５１１は、さらに、ｐ電極バンプ５６０を備える。
　基板５２０は、半導体発光素子５１１の半導体層が積層される基台である。基板５２０は、実施の形態１に係る基板２０と同様の構成を有する。
　ｎ型層５２１は、基板５２０の上方に配置され、ｎ型半導体を含む半導体層である。ｎ型層５２１は、基板５２０上のほぼ全面に配置される。ｎ型層５２１は、実施の形態１に係るｎ型層２１と同様の構成を有する。
　発光層５２２は、ｎ型層５２１の上方に配置される半導体層である。発光層５２２は、ｎ型層５２１のうち、ｎ電極５４０が配置されない領域に配置される。本実施の形態では、発光層５２２は、ｎ電極５４０が形成される２か所（図２１Ａ参照）を除いて、ｎ型層５２１上のほぼ全面に形成される。発光層５２２は、実施の形態１に係る発光層２２と同様に半導体層であれば特に限定されない。
　ｐ型層５２３は、発光層５２２の上方に配置され、ｐ型半導体を含む半導体層である。本実施の形態では、ｐ型層５２３は、発光層５２２上のほぼ全面に形成される。ｐ型層５２３は、実施の形態１に係るｐ型層２３と同様にｐ型半導体を含む半導体層であれば特に限定されない。
　ｐ電極５３０は、ｐ型層５２３の上方に配置される電極である。本実施の形態では、ｐ電極５３０は、ｐ型層５２３上のほぼ全面に形成される。ｐ電極５３０は、導電性膜であれば特に限定されない。
　ｎ電極５４０は、ｎ型層５２１の上方の領域であって、発光層５２２及びｐ型層５２３が配置されていない領域に配置される。本実施の形態では、ｎ電極５４０は、ｐ電極５３０に囲まれる二つの円形の領域に配置される。ｎ電極５４０は、導電性膜であれば特に限定されない。
　ｐ電極バンプ５６０は、ｐ電極５３０の上方に配置され、ｐ電極５３０に電気的に接続される導電体である。ｐ電極バンプ５６０は、導電体であれば特に限定されない。また、ｐ電極バンプ５６０の個数も特に限定されない。本実施の形態では、半導体発光素子５１１は、図２１Ａに示されるように、図２１Ａにおいて、ｎ電極５４０の図面上の上方に８個、ｎ電極５４０の図面上の下方に８個の合計１６個のｐ電極バンプ５６０を備える。
　ｎ電極バンプ５８０は、ｎ電極５４０の上方に配置され、ｎ電極５４０に電気的に接続される導電体である。ｎ電極バンプ５８０は、導電体であれば特に限定されない。本実施の形態では、半導体発光素子５１１は、１６個のｐ電極バンプ５６０に挟まれた領域に２個のｎ電極バンプ５８０を備える。
　絶縁バンプ５７０は、基板５２０の平面視において、ｐ型層５２３のｎ電極バンプ５８０側の端部からの距離が、ｐ電極バンプ５６０が配置される位置よりも短い領域に配置される柱状体である。言い換えると、隣接するｐ電極バンプ５６０と絶縁バンプ５７０との隙間の距離が、ｎ電極バンプ５８０と対向するｐ型層５２３端部と絶縁バンプ５７０との距離よりも大きい。本実施の形態では、絶縁バンプ５７０は、ｐ電極５３０と、実装基板５９０の第２の配線電極５９２とで挟まれる領域に配置される。すなわち、絶縁バンプ５７０は、ｐ電極５３０と、実装基板５９０の第２の配線電極５９２との両方に接合する。本実施の形態においては、絶縁バンプ５７０は、絶縁体で形成されている。このように、本実施の形態においても、実施の形態１に係る絶縁バンプ７０と同様に、絶縁バンプ５７０の基板５２０側の面に対して背向する面が、ｐ電極５３０及びｎ電極５４０と絶縁される。これにより、ｐ電極５３０と、実装基板５９０の第２の配線電極５９２とが短絡することを抑制しながら、半導体発光素子５１１で発生した熱を実装基板５９０に伝達できる。
　実装基板５９０は、半導体発光素子５１１が実装される基板であり、図２１Ａ及び図２２に示されるように、絶縁性基板５９５と、第１の配線電極５９１と、第２の配線電極５９２とを有する。
　絶縁性基板５９５は、実装基板５９０の基台となる絶縁性の基板である。絶縁性基板５９５は、実施の形態１に係る絶縁性基板９５と同様の構成を有する。
　第１の配線電極５９１は、ｐ電極バンプ５６０と電気的に接続される電極である。本実施の形態では、第１の配線電極５９１は、図２２に示されるように、絶縁性基板５９５の平面視において、略Ｃ字状の形状を有する。
　第２の配線電極５９２は、ｎ電極バンプ５８０と電気的に接続される電極である。本実施の形態では、第２の配線電極５９２は、図２１Ａ及び図２２に示されるように、ｎ電極バンプ５８０と接続される部分は、第１の配線電極５９１によって挟まれる領域に配置される。第２の配線電極５９２は、絶縁性基板５９５の平面視において、Ｔ字状の形状を有する。
　以上のように、本実施の形態に係る半導体発光装置５１０においては従来のバンプでは半導体発光素子の電極と実装基板の配線電極の短絡が発生するために導電性のバンプを配置することのできなかった領域において発生する熱を、絶縁バンプ５７０を介して実装基板５９０に放出することができる。つまり、本実施の形態に係る半導体発光装置５１０においては、放熱特性を改善できる。このため、半導体発光装置５１０の発光特性及び信頼性の低下を抑制できる。
　なお、本実施の形態では、絶縁バンプ５７０をｐ電極５３０と第２の配線電極５９２とで挟まれる領域に配置したが、絶縁バンプ５７０の配置はこれに限定されない。例えば、ｎ電極と第１の配線電極とで挟まれる領域がある場合には、当該領域に配置してもよい。これにより、ｎ電極と第１の配線電極との短絡を抑制しながら、放熱性能を高めることができる。
　（変形例など）
　以上、本開示に係る半導体発光素子及び半導体発光装置について、各実施の形態に基づいて説明したが、本開示は、上記各実施の形態に限定されるものではない。
　例えば、上記各実施の形態では、主に、ＧａＮ系の半導体を用いた半導体発光素子について説明したが、半導体発光素子の材質は、これに限定されず、例えば、ＧａＡｓ系の半導体などを用いてもよい。
　また、絶縁バンプ、ｐ電極バンプ及びｎ電極バンプの各個数は、各実施の形態に係る半導体発光素子が有する各個数に限定されず、任意の個数であってよい。
　また、上記実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で上記実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
　本開示に係る半導体発光素子及び半導体発光装置は、高い発光特性及び信頼性が要求される照明などの光源として特に有用である。
　１０、１１０、１１０ａ、２１０、３１０、４１０、５１０、１０１０　半導体発光装置
　１１、２１１、３１１、４１１、５１１、１０１１　半導体発光素子
　２０、５２０、１０２０　基板
　２１、５２１、１０２１　ｎ型層
　２１ｓ、２３ｓ、２７１ｓ　表面
　２２、５２２、１０２２　発光層
　２３、５２３、１０２３　ｐ型層
　３０、５３０　ｐ電極
　３１　反射性オーミック接触層 
　３２　バリア層
　３３、４２　カバー層
　４０、５４０　ｎ電極
　４１　オーミック接触層
　５０、３７２、１０５０　絶縁膜
　６０、５６０、１０６０　ｐ電極バンプ
　６１、７２、８１　シードメタル
　６２、７３、８２　バンプ
　７０、２７０、３７０、４７０、５７０　絶縁バンプ
　７０ａ、７０ｂ　面
　７１、２７１　絶縁層
　７２Ｍ　シードメタル膜
　８０、５８０、１０８０　ｎ電極バンプ
　９０、１９０、１９０ａ、５９０、１０９０　実装基板
　９１、５９１、１０９１　第１の配線電極
　９２、５９２、１０９２　第２の配線電極
　９３　第３の配線電極
　９５、５９５、１０９５　絶縁性基板
　９０１　金属管
　Ｌｎ、Ｌｐ　距離
　Ｐ１、Ｐ２　点
　Ｒｃ、Ｒｉ、Ｒｐ　領域

Claims (9)

  1. 　基板と、
    　前記基板の上方に配置され、ｎ型半導体を含むｎ型層と、
    　前記ｎ型層の上方に配置される発光層と、
    　前記発光層の上方に配置され、ｐ型半導体を含むｐ型層と、
    　前記ｐ型層の上方に配置されるｐ電極と、
    　前記ｎ型層の上方の領域であって、前記発光層及び前記ｐ型層が配置されていない領域に配置されるｎ電極と、
    　前記ｐ電極の上方に配置され、前記ｐ電極に電気的に接続される導電性のｐ電極バンプと、
    　前記ｎ電極の上方に配置され、前記ｎ電極に電気的に接続される導電性のｎ電極バンプと、
    　前記基板の平面視において、前記ｎ電極バンプと前記ｐ型層との間の領域、及び、前記ｐ型層の前記ｎ電極バンプ側の端部からの距離が前記ｐ電極バンプが配置される位置よりも短い領域の少なくとも一方に配置される絶縁バンプとを備え、
    　前記絶縁バンプの前記基板側の面に対して背向する面は、前記ｐ電極及び前記ｎ電極と絶縁されている
    　半導体発光素子。
  2. 　前記絶縁バンプは、前記ｎ電極と対向する側の前記ｐ型層の端部の上方に配置される
    　請求項１に記載の半導体発光素子。
  3. 　前記絶縁バンプは、
    　前記基板の平面視において前記ｐ電極のうち周縁形状が凸形状であって、前記ｐ電極バンプが配置されない領域に配置される
    　請求項１に記載の半導体発光素子。
  4. 　請求項１～３のいずれか１項に記載の半導体発光素子と、
    　前記ｐ電極バンプと電気的に接続される第１の配線電極、及び、前記ｎ電極バンプと電気的に接続される第２の配線電極を有する実装基板とを備える
    　半導体発光装置。
  5. 　前記絶縁バンプは、
    　前記基板の平面視において前記ｎ電極と対向する側の前記ｐ電極の端部をまたいで配置されるか、
    　又は、Ｊａｖｅを前記ｐ電極に注入される平均電流密度（ｍＡ／μｍ２）とし、Ｔｃを前記実装基板の温度（℃）とし、ｔｎを前記ｎ型層のうち前記ｐ電極が形成されている部分の厚さ（μｍ）とし、前記絶縁バンプの前記ｎ電極に近い側の端部から、前記ｐ電極の前記ｎ電極バンプと対向する側の端部までの距離Ｌｐとして、以下の不等式
    　Ｌｐ≦ａ（ｔｎ）／Ｊａｖｅ＋ｂ（ｔｎ）・Ｔｃ＋ｃ（ｔｎ）
    　ａ（ｔｎ）＝－３．６０×１０－５・ｔｎ ２＋１．６９×１０－２・ｔｎ
    　　　　　　　　　　　　＋３．１６×１０－１
    　ｂ（ｔｎ）＝２．２６×１０－５・ｔｎ ２－９．４３×１０－３・ｔｎ
    　　　　　　　－１．１３
    　ｃ（ｔｎ）＝－６．３７×１０－４・ｔｎ ２－３．２３×１０－１・ｔｎ
    　　　　　　　－３．０６
    を満足する
    　請求項４に記載の半導体発光装置。
  6. 　前記絶縁バンプは、
    　前記ｎ電極と前記第１の配線電極とで挟まれる領域、又は、
    　前記ｐ電極と前記第２の配線電極とで挟まれる領域に配置される
    　請求項４に記載の半導体発光装置。
  7. 　前記実装基板は、
    　前記第１の配線電極と前記第２の配線電極との間に配置され、前記第１の配線電極及び前記第２の配線電極に対して電気的に独立した第３の配線電極をさらに有する
    　請求項４～６のいずれか１項に記載の半導体発光装置。
  8. 　前記絶縁バンプ及び前記ｎ電極バンプを通り前記基板の主面に垂直な断面において、前記絶縁バンプは、前記第１の配線電極と前記第２の配線電極との隙間の幅より狭い幅を有する
    　請求項４～６のいずれか１項に記載の半導体発光装置。
  9. 　基板と、
    　前記基板の上方に配置され、ｎ型半導体を含むｎ型層と、
    　前記ｎ型層の上方に配置される発光層と、
    　前記発光層の上方に配置され、ｐ型半導体を含むｐ型層と、
    　前記ｐ型層の上方に配置されるｐ電極と、
    　前記ｎ型層の上方の領域であって、前記発光層と前記ｐ型層とが配置されていない領域に配置されるｎ電極と、
    　前記ｐ電極と前記ｎ電極との間であって、前記ｐ型層及び前記ｎ型層の上方に配置され、前記基板の主面と平行な表面を有する絶縁層とを備え、
    　前記絶縁層の前記表面は、前記ｐ電極の上方から前記ｎ電極の上方まで延びる
    　半導体発光素子。
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