KR20010037242A - 반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조 - Google Patents

반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조 Download PDF

Info

Publication number
KR20010037242A
KR20010037242A KR1019990044646A KR19990044646A KR20010037242A KR 20010037242 A KR20010037242 A KR 20010037242A KR 1019990044646 A KR1019990044646 A KR 1019990044646A KR 19990044646 A KR19990044646 A KR 19990044646A KR 20010037242 A KR20010037242 A KR 20010037242A
Authority
KR
South Korea
Prior art keywords
lead frame
mold
tie bar
mounting plate
chip mounting
Prior art date
Application number
KR1019990044646A
Other languages
English (en)
Other versions
KR100355796B1 (ko
Inventor
이재학
정영석
이형주
Original Assignee
마이클 디. 오브라이언
앰코테크놀로지코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이클 디. 오브라이언, 앰코테크놀로지코리아 주식회사 filed Critical 마이클 디. 오브라이언
Priority to KR1019990044646A priority Critical patent/KR100355796B1/ko
Priority to JP2000015004A priority patent/JP2001077278A/ja
Priority to US09/687,331 priority patent/US6627976B1/en
Publication of KR20010037242A publication Critical patent/KR20010037242A/ko
Application granted granted Critical
Publication of KR100355796B1 publication Critical patent/KR100355796B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

이 발명은 반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조에 관한 것으로, 봉지가 완료된 반도체패키지용 리드프레임을 싱귤레이션할 때 칩아웃(chip out) 현상을 억제하고, 또한 봉지 공정중 칩탑재판의 플로팅(floating) 현상을 제거하기 위해, 대략 판상의 몸체와; 상기 몸체의 모서리에서 내측으로 연장된 다수의 타이바와; 상기 타이바에 연결되어 지지되는 칩탑재판과; 상기 칩탑재판의 외주연에 방사상으로 형성된 다수의 내부리드와; 상기 내부리드에 대략 수직 방향으로 연결되어 봉지 공정중 상부금형의 돌출턱에 의해 클램핑되어 봉지재가 외부로 흐르지 않토록 함과 동시에 내부리드를 몸체에 지지시켜주는 댐바로 이루어진 반도체패키지용 리드프레임에 있어서, 상기 타이바중 어느 하나는 상기 상부금형의 돌출턱에 의해 클램핑되도록 몸체까지 더 연장되어 있고, 상기 타이바의 양측면에는 돌출턱의 외주연인 몸체에서 상기 돌출턱 저면의 타이바 양측면 및 칩탑재판 외주연까지 연통됨으로써 봉지 공정중 봉지재가 상기 타이바의 양측면을 따라서 칩탑재판쪽으로 흘러갈 수 있도록 일정 공간의 프레임게이트가 형성된 것을 특징으로 하는 반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형.

Description

반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조{structure of leadframe for semiconductor package and mold for molding the same}
본 발명은 반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조에 관한 것으로, 더욱 상세하게 설명하면 봉지가 완료된 반도체패키지용 리드프레임을 싱귤레이션할 때 칩아웃(chip out) 현상을 억제하고, 또한 봉지 공정중 칩탑재판의 플로팅(floating) 현상을 제거할 수 있는 반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조에 관한 것이다.
최근의 전자기기 예를 들면, 휴대폰, 셀룰러 폰, 노트북 등의 마더보드에는 많은 수의 반도체칩들이 패키징되어 최소시간내에 그것들이 다기능을 수행할 수 있도록 설계되는 동시에, 초소형화 되어가는 추세에 있다. 이에 따라 반도체칩이 고집적화됨은 물론, 이를 패키징한 반도체패키지의 크기도 축소되고 있으며, 또한 실장밀도도 고밀도화되어 가고 있다.
이러한 추세에 따라 최근에는 반도체칩의 전기적 신호를 마더보드로 전달해줌은 물론 마더보드(mother board) 상에서 일정한 형태로 지지되도록 하는 리드프레임의 크기가 대략 1×1mm ~ 10×10mm 내외로 개발되고 있으며, 이러한 반도체패키지의 예로서 MLF(Micro LeadFrame) 패키지 등이 알려져 있다.
여기서 상기 MLF 패키지에 사용되는 리드프레임을 한예로 도1에 도시하였다.
도시된 바와 같이 금속 재질로서 대략 평판형 모양의 몸체(2)가 구비되어 있고, 상기 몸체(2) 내측에는 네모서리에서 중앙부를 향해 연장된 타이바(4)가 형성되어 있고, 상기 타이바(4)에 연결되어서는 반도체칩(60)이 상부에 탑재되는 칩탑재판(6)이 구비되어 있다. 또한, 상기 칩탑재판(6)의 외주연에는 다수의 내부리드(8)가 대략 방사상으로 외측으로 연장되어 있으며, 상기 내부리드(8)에 연장되어서는 외부리드(12)가 형성되어 있고, 상기 외부리드(12)는 다시 몸체(2)에 연결되어 있다. 상기 내부리드(8) 및 외부리드(12) 사이에는 댐바(10)가 형성되어 차후 봉지 공정시 봉지재(40)가 외부리드(12)쪽으로 방출되는 것을 방지할 수 있도록 되어 있다. 상기 댐바(10), 외부리드(12), 타이바(4)의 소정 영역 및 몸체(2) 등은 반도체패키지(300)의 싱귤레이션 공정에서 모두 제거된다. 이러한 리드프레임(100')은 커다란 몸체(2)에 다수 형성될 수 있으며, 최근에는 매트릭스(matrix) 타입으로 형성되고 있다.
이러한 리드프레임(100')의 상세한 구조는 미국특허 출원번호 09/176,614에 더욱 상세하게 개시되어 있다.
한편, 상기한 리드프레임(100')에는 반도체칩(60)이 탑재된 후 그 자재가 하부금형(30) 및 상부금형(20) 사이에 위치되어 봉지재(40)로 봉지되며, 이는 도2에 도시되어 있다. 도2에서 반도체칩(60) 및 와이어(70)는 설명의 편의상 도시를 생략하였다.
즉, 상부금형(20)은 리드프레임(100')의 댐바(10) 및 그 내측의 내부리드(8) 일부를 클램핑할 수 있도록 돌출턱(22)이 형성되어 있으며, 돌출턱(22) 내측으로는 반도체칩(60) 등을 봉지재(40)로 감싸도록 소정공간의 캐비티(28)가 형성되어 있다. 상기 캐비티(28)의 일측에는 봉지재(40)가 흘러 들어올 수 있도록 금형게이트(24)가 형성되어 있고, 또한 봉지시 봉지재 가스, 공기 및 봉지재 찌거기(이하 '플래시(42, flash)'라 함)등을 캐비티(28) 외부로 방출할 수 있도록 다수의 금형에어벤트(26)가 형성되어 있다.
여기서, 상기 금형게이트(24)는 통상 리드프레임(100')의 타이바(4) 및 몸체(2)의 상부 표면 사이에 일정 공간을 갖도록 형성되며, 금형에어벤트(26) 역시 타이바(4)와 몸체(2)의 상면 사이에 일정 공간을 갖도록 형성된다. 또한, 상기 리드프레임(100')의 사각 네모서리 영역(타이바(4) 및 그 근방)은 상부금형(20)의 돌출턱(22)에 의해 클램핑되지 않으며, 금형게이트(24)에서 캐비티(28)까지는 연통되어 있음으로써, 봉지재(40)가 리드프레임(100')의 상면, 타이바(4)의 상면 및 그 양측면과 금형게이트(24)를 따라서 캐비티(28) 내측으로 흘러 들어갈 수 있도록 되어 있다. 여기서 상기 봉지재(40)가 흘러 들어가면서 접촉되는 리드프레임(100')의 타이바(4) 상면 및 그 양측면을 프레임게이트(14)로 정의한다.
또한, 상부금형(20)에 형성된 금형에어벤트(26)도 상기 캐비티(28)와 연통되어 있음으로써 봉지재 플래시(42), 봉지재 가스 및 공기가 상기 리드프레임(100')의 표면, 타이바(4)의 상면 및 그 양측면과 금형에어벤트(26)를 따라서 캐비티(28) 외측으로 배출된다. 여기서 상기 플래시(42) 등과 접촉되는 리드프레임(100')의 타이바(4) 상면 및 그 양측면을 금형에어벤트(26)로 정의한다.
한편, 상기와 같이 봉지가 완료되면, 도3a 및 도3b에서와 같이 통상 반도체패키지(300)의 패키지몸체(80) 측면에 봉지재 플래시(42)가 남게 된다. 즉, 상부금형(20)의 금형게이트(24)와 대응하는 위치와, 금형에어벤트(26)와 대응하는 위치에 다량의 플래시(42)가 형성된다. 또한, 상기 플래시(42)는 캐비티(28) 내측에서 형성된 패키지몸체(80)와 연결되어 있다. 도3a에서 실제로 도면부호 'E'는 리드프레임(100')이 상부금형(20) 및 하부금형(30)에서 이젝팅(ejecting)될 때 제거된다. 또한, 도면부호 'S'는 싱귤레이션될 부분이다.
이러한 플래시(42)는 봉지재(40)의 압력, 시간, 온도 등 여러가지 요인에 의해서 두께가 일률적으로 형성되지 않으며, 하기 설명할 리드프레임(100')의 싱귤레이션 공정에서 여러가지 문제를 야기시킨다.
즉, 도4에 도시된 바와 같이 봉지가 완료된 반도체패키지(300)는 뒤집힌 상태로 하부클램프(52)와 상부클램프(50) 사이에 위치되어 고정된 후 싱귤레이션툴(54)에 의해 리드프레임(100')의 내부리드(8)와 댐바(10)의 경계 부분 및 타이바(4)의 소정 영역이 컷팅된다. 이때, 상기 리드프레임(100')의 타이바(4) 부분에 형성된 플래시(42)에 의해 상기 반도체패키지(300)는 하부클램프(52)와 완전하게 밀착되지 않게 된다.
따라서, 상기 싱귤레이션툴(54)이 하강하게 되면, 반도체패키지(300)의 네모서리에 서로 다른 스트레스가 작용하게 되며, 이는 결국 반도체패키지(300)의 패키지몸체(80) 일부까지 크랙(crack)시키며 제거되는 칩아웃 현상을 유발하게 된다. 이러한 칩아웃 현상이 발생된 반도체패키지(300)는 비록 기능에는 이상이 없다하여도 외관이 파손된 것으로서 상품성이 없으며, 수요자의 구매 의욕을 떨어뜨리게 된다. 또한, 상기 칩아웃 현상이 심할 경우에는 반도체칩(60)과 내부리드(8)를 연결하는 와이어(70)가 끊기거나 또는 반도체칩(60)이 외부로 노출될 수도 있다.
한편, 봉지 공정중에 상기 상부금형의 돌출턱이 내부리드 및 댐바만을 클램핑하게 됨으로써 봉지재의 압력에 의해 칩탑재판이 일측으로 기울어지거나 또는 플로팅되어 와이어 스위핑(sweeping) 문제를 유발하고, 또한 칩탑재판 저면에 심한 플래시를 남기게 되는 문제점도 있다. 통상 MLF 패키지는 내부리드 및 칩탑재판의 저면이 몸체 저면으로 노출되도록 된 것으로서, 상기와 같이 칩탑재판에 플래시가 형성되면 이를 제거해주거나 불량 처리된다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 발명한 것으로, 본 발명의 목적은 봉지가 완료된 반도체패키지용 리드프레임을 싱귤레이션할 때 칩아웃 현상을 억제할 수 리드프레임 및 이를 봉지하는 금형의 구조를 제공하는데 있다.
본 발명의 다른 목적은 봉지 공정중 칩탑재판이 봉지재의 압력 등에 의해 기울어지거나 또는 플로팅되지 않토록 하여 칩탑재판 저면에 플래시가 발생하지 않는 리드프레임 및 이를 봉지하는 금형의 구조를 제공하는데 있다.
도1은 종래의 반도체패키지용 리드프레임을 도시한 평면도이다.
도2는 종래의 리드프레임 상부에 상부금형이 안착되고, 봉지재가 충진되는 상태를 도시한 것이다.
도3a 및 도3b는 도2의 A-A선 및 B-B선으로서 종래의 리드프레임이 봉지재로 봉지된 상태를 도시한 단면도이다.
도4는 종래의 반도체패키지용 리드프레임이 싱귤레이션되는 상태를 도시한 것이다.
도5는 본 발명에 의한 반도체패키지용 리드프레임을 도시한 평면도이다.
도6은 본 발명에 의한 리드프레임 상부에 상부금형이 안착되고, 봉지재가 충진되는 상태를 도시한 것이다.
도7a 및 도7b는 도6의 C-C선 및 D-D선으로서, 본 발명에 의한 리드프레임이 봉지되는 상태를 도시한 것이다.
도8은 본 발명에 의한 반도체패키지용 리드프레임이 싱귤레이션되는 상태를 도시한 것이다.
도9는 본 발명에 의한 반도체패키지용 리드프레임의 다른 실시예를 도시한 평면도이다.
- 도면중 주요 부호에 대한 설명 -
100,200; 리드프레임 2; 몸체
4; 타이바 6; 칩탑재판
8; 내부리드 10; 댐바
12; 외부리드 14; 프레임게이트
16; 프레임에어벤트 20; 상부금형
22; 돌출턱 24; 금형게이트
26; 금형에어벤트 28; 캐비티
30; 하부금형 40; 봉지재
42; 플래시 50; 상부클램프
52; 하부클램프 54; 싱귤레이션툴
60; 반도체칩 70; 와이어
80; 패키지몸체 300; 반도체패키지
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 리드프레임에 의하면, 대략 판상의 몸체와; 상기 몸체의 모서리에서 내측으로 연장된 다수의 타이바와; 상기 타이바에 연결되어 지지되는 칩탑재판과; 상기 칩탑재판의 외주연에 방사상으로 형성된 다수의 내부리드와; 상기 내부리드에 대략 수직 방향으로 연결되어 봉지 공정중 상부금형의 돌출턱에 의해 클램핑되어 봉지재가 외부로 흐르지 않토록 함과 동시에 내부리드를 몸체에 지지시켜주는 댐바로 이루어진 반도체패키지용 리드프레임에 있어서, 상기 타이바중 어느 하나는 상기 상부금형의 돌출턱에 의해 클램핑되도록 몸체까지 더 연장되어 있고, 상기 타이바의 양측면에는 돌출턱의 외주연인 몸체에서 상기 돌출턱 저면의 타이바 양측면 및 칩탑재판 외주연까지 연통됨으로써 봉지 공정중 봉지재가 상기 타이바의 양측면을 따라서 칩탑재판쪽으로 흘러갈 수 있도록 일정 공간의 프레임게이트가 형성된 것을 특징으로 한다.
여기서, 상기 타이바중 다른 어느 하나는 상기 상부금형의 돌출턱에 의해 클램핑되도록 몸체까지 더 연장되어 있고, 상기 타이바의 양측면에는 돌출턱의 외주연인 몸체에서 상기 돌출턱 저면의 타이바 양측면 및 칩탑재판 외주연까지 연통되어 봉지 공정중 공기가 상기 타이바의 양측면을 따라서 외부로 방출될 수 있도록 일정 공간의 프레임에어벤트가 형성된다.
또한 상기한 목적을 달성하기 위해 본 발명에 의한 금형은 반도체칩이 탑재되고 와이어 본딩이 완료된 리드프레임을 하부금형과 상부금형 사이에 위치시켜 봉지재로 봉지하는 금형에 있어서, 상기 상부금형은 리드프레임에 형성된 댐바 및 타이바를 동시에 클램핑 할 수 있도록, 상기 리드프레임의 내부리드 일정영역에서 댐바까지 그리고 타이바의 소정 영역을 동시에 클램핑할 수 있도록 일련의 돌출턱이 형성된 것을 특징으로 한다.
상기와 같이 하여 본 발명에 의한 반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조에 의하면, 봉지가 완료된 반도체패키지용 리드프레임을 싱귤레이션할 때, 싱귤레이션될 리드프레임 영역(즉, 댐바 및 타이바 영역)에 플래시가 없게 된다. 따라서, 리드프레임 전체를 균일한 힘으로 클램핑하게 되어 싱귤레이션 동작이 원할이 수행되고 이에 따라 칩아웃 현상을 억제하게 된다.
또한, 봉지 공정중 상부금형의 돌출턱이 댐바뿐만 아니라 타이바도 클램핑함으로써 칩탑재판이 봉지재의 압력 등에 의해 기울어지거나 또는 플로팅되지 않음으로써 칩탑재판 저면에 플래시가 발생하지 않게 된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도5는 본 발명에 의한 반도체패키지용 리드프레임(100)을 도시한 평면도이다.
도시된 바와 같이 대략 판상의 금속 몸체(2)가 구비되어 있고, 상기 몸체(2)의 사각 모서리에서는 내측으로 다수의 타이바(4)가 연장되어 있다. 상기 타이바(4)에 연결되어서는 차후 반도체칩(60)이 탑재되는 칩탑재판(6)이 구비되어 있고, 상기 칩탑재판(6)의 외주연에는 일정거리 이격된 채 다수의 내부리드(8)가 방사상으로 형성되어 있다. 상기 내부리드(8)에 연장되어서는 외부리드(12)가 형성되어 있고, 상기 외부리드(12)는 다시 몸체(2)에 연결되어 있다. 상기 내부리드(8) 및 외부리드(12)에는 그것들과 대략 수직방향으로 댐바(10)가 형성되어 있으며 이 댐바(10) 역시 몸체(2)에 연결되어 있다. 상기 댐바(10)는 봉지 공정중 상부금형(20)의 돌출턱(22)에 의해 클램핑되어 봉지재(40)가 외부로 흐르지 않토록 함과 동시에 내부리드(8)를 몸체(2)상에 지지시켜주는 역할을 한다.
여기서, 상기 타이바(4)중 어느 하나는 상기 상부금형(20)의 돌출턱(22)에 의해 클램핑된 동시에 그 외주연으로도 위치할 수 있도록 몸체(2)쪽으로 더 연장되어 있다. 즉, 상기 타이바(4)는 종래와 다르게 상부금형(20)의 돌출턱(22)에 의해 클램핑될 수 있도록 댐바(10)의 길이 방향에 대한 연장선보다 더 몸체(2)쪽으로 연장되어 형성되어 있다. 이에 따라 상기 타이바(4)의 양측면에 형성되는 일정 공간의 프레임게이트(14)도 종래보다 더욱더 몸체(2)쪽으로 연장되어 형성되어 있다.
이를 좀더 자세히 설명하면, 도6에 도시된 바와 같이 타이바(4)는 상부금형(20)의 돌출턱(22)에 의해 클램핑되는 동시에 상기 돌출턱(22) 외주연의 금형게이트(24) 하부에 위치하도록 연장되어 형성되어 있다. 따라서, 봉지재(40)는 상기 상부금형(20)의 금형게이트(24), 돌출턱(22) 외주연에 위치한 타이바(4) 상면 및 그 양측면, 돌출턱(22)에 클램핑된 타이바(4)의 양측면을 따라서 칩탑재판(6)쪽 즉, 상부금형(20)의 캐비티(28) 내측으로 흘러 들어가게 되는 것이다. 상기와 같이하여, 상기 상부금형(20)을 제거한 후에는 상기 타이바(4)의 일정영역 즉, 싱귤레이션 공정에서 하부클램프(52) 및 상부클램프(50)에 의해 클램핑되는 영역에는 봉지재 플래시(42)가 전혀 발생하지 않게 되는 것이다.
한편, 상기 리드프레임(100)의 다른 타이바(4) 즉, 상부금형(20)의 금형에어벤트(26)와 대응하는 영역의 타이바(4)도 상기와 같이 상부금형(20)의 돌출턱(22)에 의해 클램핑되도록 몸체(2)까지 더 연장되어 있다. 따라서, 상기 돌출턱(22) 외주연인 몸체(2)에서 상기 돌출턱(22)에 의해 클램핑되는 타이바(4)의 양측면 및 칩탑재판(6)의 외주연까지 일정공간으로 연통되어 프레임에어벤트(16)가 형성되어 있다. 결국 봉지 공정중 봉지재 가스, 공기 또는 봉지재 플래시(42)는 상기 상부금형(20)의 돌출턱(22)에 클램핑된 타이바(4)의 양측면 및 돌출턱(22)의 외주연에 위치된 타이바(4) 상면과 양측면을 따라서 외부로 방출된다. 이와 같이 하여 상기 상부금형(20)을 제거한 후에는 상기 모든 타이바(4)의 일정 영역 즉, 싱귤레이션 공정에서 하부클램프(52) 및 상부클램프(50)에 의해 클램핑되는 영역에는 봉지재 플래시(42)가 전혀 발생하지 않게 되는 것이다.
여기서, 하부금형(30)과 상부금형(20)의 구조 및 그 사이에 리드프레임(100)이 안착되어 봉지재(40)가 충진되는 상태를 도7a 및 도7b를 참조하여 더욱 자세히 설명하면 다음과 같다.
하부금형(30)은 대략 평판형으로 형성되어 있고, 상부금형(20)에는 대략 상기 리드프레임(100)의 댐바(10) 및 타이바(4)의 상부를 하부금형(30)에 클램핑할 수 있도록 하부로 돌출된 돌출턱(22)이 형성된 동시에 상기 돌출턱(22) 내측으로는 리드프레임(100)상의 반도체칩(60), 와이어 등이 위치되어 봉지재(40)로 봉지되도록 일정 공간의 캐비티(28)가 형성되어 있다. 또한, 상기 리드프레임(100)의 타이바(4)와 대응되는 영역의 상부금형(20)에는 소정의 통로역할을 하는 금형게이트(24) 및 금형에어벤트(26)가 형성되어 있다. 또한, 상기 돌출턱(22)은 리드프레임(100)의 댐바(10)가 이루는 대략 사각라인 형상을 하며, 상기 리드프레임(100)의 타이바(4) 영역에서는 상기 사각라인이 챔퍼(chamfer)되어 있다.
한편 도7a 즉, 도6의 C-C선을 보면, 상기 리드프레임(100)의 모든 타이바(4)는 상부금형(20)의 돌출턱(22)과 밀착됨으로써 상기 밀착된 부분의 타이바(4) 상면 및 저면을 따라서는 봉지재(40)가 흘러가지 않게 되고, 따라서 봉지 공정 완료후 어떠한 봉지재 플래시(42)도 상기 타이바(4) 상에 존재하지 않게 된다.
한편, 도7b 즉, 도6의 D-D선을 보면, 상기 봉지재(40)가 타이바(4)의 양측면 즉, 상부금형(20)의 돌출턱(22)과 밀착된 부분의 타이바(4) 양측면을 따라서 칩탑재판(6)쪽으로 이동됨을 볼 수 있다. 마찬가지로 봉지재 가스, 공기 및 봉지재 플래시(42) 역시 상기 상부금형(20)의 돌출턱(22)과 밀착된 부분의 타이바(4) 양측면을 따라 외부로 방출됨으로써 상기 상부금형(20)의 돌출턱(22)과 밀착되었던 타이바(4)의 상면에는 어떠한 봉지재 플래시(42)도 존재하지 않게 된다.
더불어, 상기 상부금형(20)의 돌출턱(22)에 의해 댐바(10)뿐만 아니라 타이바(4)도 클램핑됨으로써 봉지압력에 의해 칩탑재판(6)이 기울어지거나, 와이어 스위핑 및 칩탑재판(6)의 플로팅 현상을 억제할 수 있음으로써 칩탑재판(6) 저면에 봉지재 플래시(42)도 덜 발생하게 된다.
다음으로 도8은 본 발명에 의한 반도체패키지용 리드프레임(100)이 싱귤레이션되는 상태를 도시한 것이다.
도시된 바와 같이 봉지 공정이 완료된 리드프레임(100)은 상부클램프(50) 및 하부클램프(52) 사이에 강하게 클램핑된다. 이때 종래와 같이 하부클램프(52) 상의 리드프레임(100)(타이바(4) 영역)에는 봉지재 플래시(42)가 없음으로써 상기 리드프레임(100)은 상부클램프(50) 및 하부클램프(52)와 정확히 수평으로 밀착된다. 즉, 리드프레임(100)의 댐바(10) 및 모든 타이바(4)를 균일한 힘으로 클램핑하게 되는 것이다. 이 상태에서 싱귤레이션툴(54)이 하강하게 되면 상기 리드프레임(100)의 댐바(10) 및 타이바(4) 영역을 역시 균일한 힘으로 컷팅하게 됨으로써 결국 패키지몸체(80)가 전혀 파손되지 않고 싱귤레이션 되는 것이다.
한편, 도9는 본 발명에 의한 반도체패키지용 리드프레임(300)의 다른 실시예로서 상면을 상부금형(20)이 클램핑한 상태를 도시한 것이다. 도시된 바와 같이 칩탑재판(6)은 내부리드(8)가 연장되어 형성된 타이바(4)에 의해 지지되고 있다. 이러한 리드프레임(100)의 경우에는 통상 타이바(4) 부분에 프레임게이트(14) 또는 프레임에어벤트(16)를 형성하기 곤란하다. 따라서, 상부금형(20)의 금형게이트(24) 및 금형에어벤트(26)를 상기 내부리드(8) 및 댐바(10)에 인접한 영역에 형성하고, 또한 상부금형(20)의 돌출턱(22)이 상기 리드프레임(100)의 댐바(10) 영역 또는 리드프레임(100)의 내부리드(8)가 위치한 영역 부근 전체를 클램핑하도록 형성한다.
또한, 상기 금형게이트(24) 및 금형에어벤트(26) 영역은 상기 리드프레임(100)의 프레임게이트(14) 및 프레임에어벤트(16) 부근에 형성한다. 즉, 도9에 도시된 바와 같이, 리드프레임(100)의 외부리드(12) 사이에 형성된 소정 공간을 프레임게이트(14)로 활용하고, 또한 댐바(10) 근처의 내부리드(8) 사이의 공간 및 외부 리드 사이의 공간을 프레임에어벤트(16)로 활용하며, 이에 대응하게 금형게이트(24) 및 금형에어벤트(26)를 형성하는 것이다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
이와 같이 하여 본 발명에 의한 반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조에 의하면, 봉지가 완료된 반도체패키지용 리드프레임을 싱귤레이션할 때, 싱귤레이션될 리드프레임 영역(즉, 댐바 및 타이바 영역)에 플래시가 없게 된다. 따라서, 리드프레임 전체를 균일한 힘으로 클램핑하게 되어 싱귤레이션 동작이 원할이 수행되고 이에 따라 칩아웃 현상을 억제할 수 있는 효과가 있다.
또한, 봉지 공정중 상부금형의 돌출턱이 댐바뿐만 아니라 타이바도 클램핑함으로써 칩탑재판이 봉지재의 압력 등에 의해 기울어지거나 또는 플로팅되지 않음으로써 칩탑재판 저면에 플래시가 발생하지 않는 효과가 있다.

Claims (3)

  1. 대략 판상의 몸체와; 상기 몸체의 모서리에서 내측으로 연장된 다수의 타이바와; 상기 타이바에 연결되어 지지되는 칩탑재판과; 상기 칩탑재판의 외주연에 방사상으로 형성된 다수의 내부리드와; 상기 내부리드에 대략 수직 방향으로 연결되어 봉지 공정중 상부금형의 돌출턱에 의해 클램핑되어 봉지재가 외부로 흐르지 않토록 함과 동시에 내부리드를 몸체에 지지시켜주는 댐바로 이루어진 반도체패키지용 리드프레임에 있어서,
    상기 타이바중 어느 하나는 상기 상부금형의 돌출턱에 의해 클램핑되도록 몸체까지 더 연장되어 있고, 상기 타이바의 양측면에는 돌출턱의 외주연인 몸체에서 상기 돌출턱 저면의 타이바 양측면 및 칩탑재판 외주연까지 연통됨으로써 봉지 공정중 봉지재가 상기 타이바의 양측면을 따라서 칩탑재판쪽으로 흘러갈 수 있도록 일정 공간의 프레임게이트가 형성된 것을 특징으로 하는 반도체패키지용 리드프레임.
  2. 제1항에 있어서, 상기 타이바중 다른 어느 하나는 상기 상부금형의 돌출턱에 의해 클램핑되도록 몸체까지 더 연장되어 있고, 상기 타이바의 양측면에는 돌출턱의 외주연인 몸체에서 상기 돌출턱 저면의 타이바 양측면 및 칩탑재판 외주연까지 연통되어 봉지 공정중 공기가 상기 타이바의 양측면을 따라서 외부로 방출될 수 있도록 일정 공간의 프레임에어벤트가 형성된 것을 특징으로 하는 리드프레임.
  3. 반도체칩이 탑재되고 와이어 본딩이 완료된 리드프레임을 하부금형과 상부금형 사이에 위치시켜 봉지재로 봉지하는 금형에 있어서,
    상기 상부금형은 리드프레임에 형성된 댐바 및 타이바를 동시에 클램핑할 수 있도록, 상기 리드프레임의 내부리드 일정영역에서 댐바까지 그리고 타이바의 소정 영역을 동시에 클램핑할 수 있도록 대략 사각라인 형상의 돌출턱이 형성된 것을 특징으로 하는 금형.
KR1019990044646A 1999-10-15 1999-10-15 반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조 KR100355796B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019990044646A KR100355796B1 (ko) 1999-10-15 1999-10-15 반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조
JP2000015004A JP2001077278A (ja) 1999-10-15 2000-01-24 半導体パッケージと、このためのリードフレーム及び、半導体パッケージの製造方法とそのモールド
US09/687,331 US6627976B1 (en) 1999-10-15 2000-10-13 Leadframe for semiconductor package and mold for molding the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990044646A KR100355796B1 (ko) 1999-10-15 1999-10-15 반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조

Publications (2)

Publication Number Publication Date
KR20010037242A true KR20010037242A (ko) 2001-05-07
KR100355796B1 KR100355796B1 (ko) 2002-10-19

Family

ID=19615429

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990044646A KR100355796B1 (ko) 1999-10-15 1999-10-15 반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조

Country Status (2)

Country Link
US (1) US6627976B1 (ko)
KR (1) KR100355796B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100559551B1 (ko) * 2003-10-11 2006-03-15 앰코 테크놀로지 코리아 주식회사 반도체 장치용 리드프레임 및 이를 위한 봉지 금형과 봉지방법
KR100646495B1 (ko) * 2005-09-14 2006-11-14 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 봉지하기 위한 몰드

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6856006B2 (en) * 2002-03-28 2005-02-15 Siliconix Taiwan Ltd Encapsulation method and leadframe for leadless semiconductor packages
JP3660861B2 (ja) * 2000-08-18 2005-06-15 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4523138B2 (ja) * 2000-10-06 2010-08-11 ローム株式会社 半導体装置およびそれに用いるリードフレーム
FR2836281B1 (fr) * 2002-02-20 2004-07-09 St Microelectronics Sa Grille conductrice plate pour boitier semi-conducteur
JP4111767B2 (ja) * 2002-07-26 2008-07-02 株式会社ルネサステクノロジ 半導体装置の製造方法および小型素子の電気特性検査方法
US6818973B1 (en) * 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US7042071B2 (en) * 2002-10-24 2006-05-09 Matsushita Electric Industrial Co., Ltd. Leadframe, plastic-encapsulated semiconductor device, and method for fabricating the same
CN100413043C (zh) * 2003-08-29 2008-08-20 株式会社瑞萨科技 半导体器件的制造方法
US7351611B2 (en) * 2004-02-20 2008-04-01 Carsem (M) Sdn Bhd Method of making the mould for encapsulating a leadframe package
US7154165B2 (en) * 2004-07-21 2006-12-26 Linear Technology Corporation Flashless lead frame with horizontal singulation
US20060181861A1 (en) * 2005-02-17 2006-08-17 Walker Harold Y Jr Etched leadframe for reducing metal gaps
US7338841B2 (en) * 2005-04-14 2008-03-04 Stats Chippac Ltd. Leadframe with encapsulant guide and method for the fabrication thereof
US7504733B2 (en) 2005-08-17 2009-03-17 Ciclon Semiconductor Device Corp. Semiconductor die package
US7560808B2 (en) * 2005-10-19 2009-07-14 Texas Instruments Incorporated Chip scale power LDMOS device
US7446375B2 (en) * 2006-03-14 2008-11-04 Ciclon Semiconductor Device Corp. Quasi-vertical LDMOS device having closed cell layout
US20080036078A1 (en) * 2006-08-14 2008-02-14 Ciclon Semiconductor Device Corp. Wirebond-less semiconductor package
US8207600B2 (en) * 2007-03-30 2012-06-26 Stats Chippac Ltd. Integrated circuit package system with encapsulating features
US7732937B2 (en) * 2008-03-04 2010-06-08 Infineon Technologies Ag Semiconductor package with mold lock vent
US7612436B1 (en) 2008-07-31 2009-11-03 Micron Technology, Inc. Packaged microelectronic devices with a lead frame
JP5247626B2 (ja) * 2008-08-22 2013-07-24 住友化学株式会社 リードフレーム、樹脂パッケージ、半導体装置及び樹脂パッケージの製造方法
US8049312B2 (en) * 2009-01-12 2011-11-01 Texas Instruments Incorporated Semiconductor device package and method of assembly thereof
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US8859342B2 (en) * 2011-12-14 2014-10-14 Stats Chippac Ltd. Integrated circuit packaging system with substrate mold gate and method of manufacture thereof
CN104838494B (zh) * 2013-12-05 2017-06-23 新电元工业株式会社 引线框架、模具、附带贴装元件的引线框架的制造方法
CN104795377B (zh) * 2014-01-17 2019-02-19 恩智浦美国有限公司 具有引线网的半导体器件
US10020211B2 (en) * 2014-06-12 2018-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level molding chase design
CN105719975B (zh) 2014-08-15 2019-01-08 恩智浦美国有限公司 半导体封装的浮动模制工具
KR102376487B1 (ko) 2015-02-12 2022-03-21 삼성전자주식회사 반도체 패키지의 제조 장치 및 그 제조 방법
KR20170051085A (ko) 2015-11-02 2017-05-11 삼성전자주식회사 3차원 크랙 검출 구조물을 포함하는 반도체 장치 및 크랙 검출 방법
KR102380821B1 (ko) 2017-09-15 2022-03-31 삼성전자주식회사 팬-아웃 반도체 패키지
DE102020129423B4 (de) 2020-11-09 2024-03-07 Infineon Technologies Ag Linearer Abstandshalter zum Beabstanden eines Trägers eines Packages

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4289922A (en) * 1979-09-04 1981-09-15 Plessey Incorporated Integrated circuit package and lead frame
JPS5745959A (en) 1980-09-02 1982-03-16 Nec Corp Resin-sealed semiconductor device
JPS58101317A (ja) 1981-12-14 1983-06-16 Koike Sanso Kogyo Co Ltd ポジシヨナ−の回転位置決め装置
JPS58160095A (ja) 1982-03-12 1983-09-22 明産株式会社 スリツタナイフの自動位置定めの行なえるスリツタ装置
FR2524707B1 (fr) 1982-04-01 1985-05-31 Cit Alcatel Procede d'encapsulation de composants semi-conducteurs, et composants encapsules obtenus
JPS6139555A (ja) 1984-07-31 1986-02-25 Toshiba Corp 放熱板付樹脂封止形半導体装置
JPS629639A (ja) 1985-07-05 1987-01-17 Nec Yamagata Ltd 半導体装置の製造方法
JPS63205935A (ja) 1987-02-23 1988-08-25 Toshiba Corp 放熱板付樹脂封止型半導体装置
JP2509607B2 (ja) 1987-03-23 1996-06-26 株式会社東芝 樹脂封止型半導体装置
JPS6454749A (en) 1987-08-26 1989-03-02 Matsushita Electric Ind Co Ltd Semiconductor device and manufacture thereof
US5041902A (en) 1989-12-14 1991-08-20 Motorola, Inc. Molded electronic package with compression structures
US5174960A (en) 1990-11-19 1992-12-29 Eastman Kodak Company Apparatus for shuttling a test element from a discharge path to a wash station
US5172214A (en) 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
US5157480A (en) 1991-02-06 1992-10-20 Motorola, Inc. Semiconductor device having dual electrical contact sites
US5172213A (en) 1991-05-23 1992-12-15 At&T Bell Laboratories Molded circuit package having heat dissipating post
US5278446A (en) 1992-07-06 1994-01-11 Motorola, Inc. Reduced stress plastic package
KR0128251Y1 (ko) 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치
US5327008A (en) * 1993-03-22 1994-07-05 Motorola Inc. Semiconductor device having universal low-stress die support and method for making the same
JP2526787B2 (ja) * 1993-07-01 1996-08-21 日本電気株式会社 半導体装置用リ―ドフレ―ム
US5517056A (en) * 1993-09-30 1996-05-14 Motorola, Inc. Molded carrier ring leadframe having a particular resin injecting area design for gate removal and semiconductor device employing the same
US5521429A (en) 1993-11-25 1996-05-28 Sanyo Electric Co., Ltd. Surface-mount flat package semiconductor device
KR970010676B1 (ko) 1994-03-29 1997-06-30 엘지반도체 주식회사 반도체 패키지 및 이에 사용되는 리드 프레임
US5701034A (en) 1994-05-03 1997-12-23 Amkor Electronics, Inc. Packaged semiconductor die including heat sink with locking feature
JP3243116B2 (ja) 1994-05-17 2002-01-07 株式会社日立製作所 半導体装置
US5429992A (en) * 1994-05-25 1995-07-04 Texas Instruments Incorporated Lead frame structure for IC devices with strengthened encapsulation adhesion
KR960009774A (ko) 1994-08-06 1996-03-22 김광호 전전자 교환기의 클럭 폴트 검출회로
JP3475306B2 (ja) 1994-10-26 2003-12-08 大日本印刷株式会社 樹脂封止型半導体装置の製造方法
JPH08306853A (ja) 1995-05-09 1996-11-22 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
JPH098205A (ja) 1995-06-14 1997-01-10 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JPH098206A (ja) 1995-06-19 1997-01-10 Dainippon Printing Co Ltd リードフレームおよびｂｇａタイプの樹脂封止型半導体装置
JPH098207A (ja) 1995-06-21 1997-01-10 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JP3163961B2 (ja) 1995-09-22 2001-05-08 日立電線株式会社 半導体装置
US5866939A (en) 1996-01-21 1999-02-02 Anam Semiconductor Inc. Lead end grid array semiconductor package
US5977613A (en) 1996-03-07 1999-11-02 Matsushita Electronics Corporation Electronic component, method for making the same, and lead frame and mold assembly for use therein
JPH09260568A (ja) 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6291273B1 (en) * 1996-12-26 2001-09-18 Hitachi, Ltd. Plastic molded type semiconductor device and fabrication process thereof
US5894108A (en) 1997-02-11 1999-04-13 National Semiconductor Corporation Plastic package with exposed die
US5977630A (en) 1997-08-15 1999-11-02 International Rectifier Corp. Plural semiconductor die housed in common package with split heat sink
US6229200B1 (en) 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
US6294100B1 (en) 1998-06-10 2001-09-25 Asat Ltd Exposed die leadless plastic chip carrier
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6201186B1 (en) * 1998-06-29 2001-03-13 Motorola, Inc. Electronic component assembly and method of making the same
US6355502B1 (en) 2000-04-25 2002-03-12 National Science Council Semiconductor package and method for making the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100559551B1 (ko) * 2003-10-11 2006-03-15 앰코 테크놀로지 코리아 주식회사 반도체 장치용 리드프레임 및 이를 위한 봉지 금형과 봉지방법
KR100646495B1 (ko) * 2005-09-14 2006-11-14 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 봉지하기 위한 몰드

Also Published As

Publication number Publication date
KR100355796B1 (ko) 2002-10-19
US6627976B1 (en) 2003-09-30

Similar Documents

Publication Publication Date Title
KR100355796B1 (ko) 반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조
KR100526844B1 (ko) 반도체패키지 및 그 제조방법
US7271036B2 (en) Leadframe alteration to direct compound flow into package
KR100355795B1 (ko) 반도체패키지 및 그 제조 방법
CN102208391A (zh) 具有凹陷的单元片接合区域的引线框
KR100379089B1 (ko) 리드프레임 및 이를 이용한 반도체패키지
KR200276092Y1 (ko) 리드프레임의 패들 절단용 프레스 장치
CN216902926U (zh) 芯片封装器件
KR100355797B1 (ko) 반도체패키지 및 그 제조 방법
KR100646495B1 (ko) 리드프레임 및 이를 봉지하기 위한 몰드
KR100278760B1 (ko) 반도체패키지의인캡슐레이션된액상봉지재의상부표면을평평하게하는방법및그장치
KR100273698B1 (ko) 반도체 패키지의 리드프레임
KR100658903B1 (ko) 리드프레임 및 이를 이용한 반도체패키지
KR100370480B1 (ko) 반도체 패키지용 리드 프레임
JPH05267531A (ja) 樹脂封止型半導体装置とその製造方法
JPH05129353A (ja) 半導体製造装置
KR20050095722A (ko) 인쇄회로기판과의 솔더 접착력을 개선하는 반도체 패키지
KR20070013727A (ko) 반도체 패키지 제조용 리드프레임 구조
JPS6384054A (ja) 樹脂封止型半導体装置
KR20040037559A (ko) 반도체패키지
KR20000025592A (ko) 반도체 칩 패키지 몰딩 장치
KR19980033773A (ko) 반도체 패키지용 리드 프레임
KR20050020377A (ko) 리이드 프레임 및, 그것을 적용하여 제조된 반도체 팩키지및, 반도체 팩키지의 제조 방법
JPH0325945A (ja) 樹脂封止型半導体集積回路の樹脂封止装置
TW428293B (en) Groove type integrated circuit packaging method and structure

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060919

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee