KR20050095722A - 인쇄회로기판과의 솔더 접착력을 개선하는 반도체 패키지 - Google Patents

인쇄회로기판과의 솔더 접착력을 개선하는 반도체 패키지 Download PDF

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Abstract

솔더 접착력을 개선할 수 있는 반도체 패키지에 관해 개시한다. 본 발명에 의한 솔더 접착력을 개선할 수 있는 반도체 패키지는, ① 반도체 칩이 탑재되는 사각형상의 다이 패드와, 다이 패드의 주변을 따라 형성된 복수개의 리드를 포함하는 리드프레임과, ② 리드프레임에서 리드의 바닥 표면을 부분 식각한 홈으로 리드와 인쇄회로기판 사이의 솔더 접착능력을 개선하는 솔더접착력 개선 슬릿(slit)과, ③ 리드프레임의 다이 패드 위에 접착수단을 통해 탑재된 반도체 칩과, ④ 반도체 칩의 본드패드와 상기 리드프레임의 리드를 서로 연결하는 금선(gold wire)과, ⑤ 리드프레임의 다이 패드와 리드의 바닥면을 제외한 리드프레임 상부, 반도체 칩, 금선을 덮는 봉지수지(EMC)를 구비하는 것을 특징으로 한다.

Description

인쇄회로기판과의 솔더 접착력을 개선하는 반도체 패키지{Semiconductor package improving a solder joint capability with print circuit board}
본 발명은 반도체 패키지의 구조에 관한 것으로, 더욱 상세하게는 QFN(Quad Flat No-lead)형 반도체 패키지의 구조에 관한 것이다.
최근들어 휴대폰, 디지털 카메라, 디지털 캠코더 및 노트북과 같은 소형 전자기기들은 그 크기가 급격히 작아지고 있다. 또한 반도체 칩의 크기 역시 집적화가 현저하게 진전되어 더욱 크기가 작아지고 있다. 이에 따라 반도체 패키지 역시 종래와 비교하여 그 크기가 현격하게 줄어든 BGA(Ball Grid Array), QFN 패키지 등이 등장하여 소형 전자기기용 인쇄회로기판(PCB: Print Circuit Board)에 탑재되어 실장밀도를 높이고 있다.
도 1은 종래 기술에 의한 반도체 패키지의 단면도이고, 도 2는 평면도이고, 도 3은 밑면도이고, 도 4는 측면도를 각각 가리킨다.
도 1 내지 도 4를 참조하면, 종래 기술에 의한 반도체 패키지, 예컨대 QFN(Quad Flat No lead) 패키지(10)는, 리드(14)가 QFN형 반도체 패키지(10)의 외곽으로 돌출되지 않은 형태의 반도체 패키지를 가리킨다. 상기 QFN 반도체 패키지(10)를 만들기 위해 기본 골격재로 사용되는 리드프레임은, 크게 사각형상의 다이 패드(12)와 상기 다이 패드(12)의 외곽을 따라서 전후좌우 4면에 배열된 리드(14)로 이루어진다. 상기 다이 패드(12) 위에는 접착수단을 이용하여 반도체 칩(16)이 접착된다. 또한 반도체 칩(16) 내부에 있는 본드패드(미도시)와 리드는 금선(20)을 통해 서로 연결된다.
반도체 칩(16)이 접착되고, 상기 금선(20)으로 연결된 상기 리드프레임은 봉지수지(EMC: Epoxy Mold Compound, 22)에 의해 밀봉된다. 상기 밀봉에 의해 QFN 반도체 패키지(10)의 바닥면에는 리드(14)와 다이 패드(12)만 외부로 노출되고, 나머지 리드프레임의 상부, 반도체 칩(16) 및 금선(20)은 봉지수지(22)에 의해 모두 봉합된다. 따라서 외부의 충격으로부터 반도체 패키지의 내부는 보호되게 된다.
상기 QFN 반도체 패키지(10) 외부로 노출된 리드(14) 및 다이 패드(12)의 바닥면은 QFN 반도체 패키지(10)를 사용자가 인쇄회로기판(PCB: Print Circuit Board)에 실장할 때, 인쇄회로기판과의 접착을 용이하게 하기 위해 표면에 솔더(26)가 형성된다.
도면에서 참조부호 B는 QFN 반도체 패키지(10)의 윗면을 가리키고, A는 밑면을 가리키고, 24는 기준이 되는 1번 리드(104)의 위치를 구별하기 위해 사용되는 오리엔테이션 마크를 가리킨다. 또한 도3의 참조부호 18은 다이 패드(12)를 지지하는데 사용되는 타이 바(tie bar)를 가리킨다.
그러나 종래 기술은, 바닥면(A)에 노출된 리드(14)가 인쇄회로기판에 탑재될 때 일자형태로 접착되기 때문에 인쇄회로기판과의 접착력이 약해질 수 있다. 가령 QFN 반도체 패키지(10)가 군사용 전자장비와 같은 고온과 저온에서 모두 작동이 가능한 곳에 사용된다면, QFN 반도체 패키지(10)의 리드(14)와 인쇄회로기판의 접점사이의 접착력 약화는 신호전달경로의 단선(open) 결함을 유발할 수 있기 때문에 개선이 필수 불가결하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도록 인쇄회로기판(PCB)과의 솔더접착력(solder joint capability)을 개선할 수 있는 반도체 패키지를 제공하는데 있다.
상기 기술적 과제를 달성하기 위해, 본 발명에 의한 반도체 패키지는, ① 반도체 칩이 탑재되는 사각형상의 다이 패드와, 다이 패드의 주변을 따라 형성된 복수개의 리드를 포함하는 리드프레임과, ② 리드프레임에서 리드의 바닥 표면을 부분 식각한 홈으로 리드와 인쇄회로기판 사이의 솔더 접착능력을 개선하는 솔더접착력 개선 슬릿(slit)과, ③ 리드프레임의 다이 패드 위에 접착수단을 통해 탑재된 반도체 칩과, ④ 반도체 칩의 본드패드와 상기 리드프레임의 리드를 서로 연결하는 금선(gold wire)과, ⑤ 리드프레임의 다이 패드와 리드의 바닥면을 제외한 리드프레임 상부, 반도체 칩, 금선을 덮는 봉지수지(EMC)를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 반도체 패키지는, 외부로 노출되는 상기 리드프레임의 다이 패드와 리드의 바닥면 표면에 형성된 솔더부를 더 구비하는 것이 적합하고, 상기 솔더부는 상기 리드의 솔더접착력 개선 슬릿의 내부를 모두 채우는 것이 적합하다. 바람직하게는, 상기 솔더부는 솔더 플레이팅(solder plating) 방식으로 형성된 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 리드프레임은 에지드 리드프레임(etched leadframe)인 것이 적합하고, 상기 솔더접착력 개선 슬릿은 하프 에칭(half etching) 방식으로 만들어진 것이 적합하다.
바람직하게는, 상기 솔더접착력 개선 슬릿은 깊이가 0.05~0.15㎜ 범위이고, 길이가 리드 전체길이의 30~70% 범위이고, 폭이 리드 전체 폭의 30~70% 범위인 것인 것이 적합하다.
또한, 상기 반도체 패키지는 복수개가 동시에 만들어져 마지막 공정에서 톱날(saw blade)에 의하여 낱개로 분리되는 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 리드프레임의 다이 패드는 리드중 기준 리드를 표시할 수 있는 표식이 형성된 것이 적합하며, 상기 표식은 사각형상의 다이 패드 중에서 한 개의 귀퉁이에 형성되고 봉지수지의 오리엔테이션 마크(Orientation mark)가 형성되는 곳과 일치하는 것이 바람직하다.
본 발명에 따르면, 반도체 패키지, 예컨대 QFN 패키지의 노출된 리드 내부에 솔더접착력 개선 슬릿을 추가로 형성하여 반도체 패키지가 인쇄회로기판에 탑재시에 반도체 패키지와 인쇄회로기판 사이의 솔더 접착력을 개선시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다. 가령, 아래의 실시예에서는 QFN 패키지를 중심으로 설명하였으나, 이는 QFN 패키지가 아닌, 리드가 외부로 노출되는 형태의 다른 반도체 패키지에도 적용이 가능함은 물론이다.
도 5는 본 발명에 의한 반도체 패키지의 단면도이고, 도 6은 상기 도5에 도시된 반도체 패키지의 평면도이고, 도 7은 상기 도5에 표시된 반도체 패키지의 밑면도이다.
도 5 내지 도 7을 참조하면, 본 발명에 의한 반도체 패키지, 예컨대 QFN 반도체 패키지(100)는, 반도체 칩(106)이 탑재되는 사각형상의 다이 패드(102)와, 상기 다이 패드(102)의 주변을 따라 형성된 복수개의 리드(104)를 포함하는 리드프레임(110)과, 상기 리드프레임(110)에서 리드(104)의 바닥 표면을 부분 식각하여 형성한 홈의 형상으로서 리드(104)와 인쇄회로기판 사이의 솔더 접착능력을 개선하는 솔더접착력 개선 슬릿(120)을 포함한다.
또한 본 발명에 의한 QFN 반도체 패키지(100)는, 상기 리드프레임(110)의 다이 패드(102) 위에 접착수단(107)을 통해 탑재된 반도체 칩(106)과, 상기 반도체 칩(106)의 본드패드(미도시)와 상기 리드프레임(110)의 리드(104)를 서로 연결하는 금선(gold wire, 108)과, 상기 리드프레임(110)의 다이 패드(102)와 리드(104)의 바닥면을 제외한 리드프레임 상부, 반도체 칩, 금선을 덮는 봉지수지(112) 및 상기 외부로 노출되는 상기 리드프레임(110)의 다이 패드(102)와 리드(104)의 바닥면 표면에 형성된 솔더부(114)를 더 포함하는 것을 특징으로 한다.
도면에서 참조부호 C는 반도체 패키지(100)의 윗면을 가리키고, D는 밑면을 가리키고, 116은 기준이 되는 1번 리드(104)의 위치를 구별하기 위해 사용되는 오리엔테이션 마크를 가리킨다. 또한 참조부호 118은 다이 패드(102)의 형태를 통하여 기준 리드(104), 예컨대 1번 핀(pin)이 있는 위치를 감지할 수 있도록 하는 표식으로써, 사각형상의 다이 패드(102)의 한 귀퉁이를 사선 형태로 절단한 모양이다. 이때 상기 표식(118)은 봉지수지(112)를 밀봉한 후, 오리엔테이션 마크(116)가 있는 곳과 일치하게 된다. 그러나 이러한 표식(118)은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자의 통상의 창작 범위 이내에서 다른 모양으로 많은 변형이 가능할 수 있다.
또한 상기 반도체 패키지(100)에 기본 골격재로 사용되는 리드프레임(110)은 스탬프드 리드프레임(stamped leadframe)이 아닌 에지드 리드프레임(etched leadframe)이어야 적합하며, 매트릭스(matrix) 혹은 어레이(array) 형태로 복수개가 배치형태(batch type)로 만들어져 낱개로 분리될 때에는 톱날(saw blade)에 의해 절단하여 낱개로 분리되는 제조공정을 갖는 반도체 패키지(100)인 것이 적합하다. 참고로 톱날을 사용하지 않고 다른 방식으로 낱개로 분리하는 방법은 펀치(punch)를 사용하여 스탬핑(stamping) 방식으로 분리하는 방법이다.
상기 반도체 패키지(100) 밑면(D)에서 외부로 노출되는 리드(104) 및 다이 패드(102) 표면에 형성된 솔더부(114)는, 솔더 플레이팅(solder plating) 방식으로 형성되는 것이 적합하며, 이때 솔더부(114)는 리드(104)의 바닥 표면에 형성된 홈인 상기 솔더접착력 개선 슬릿(120) 내부를 모두 채우게 된다.
도 8은 리드에 솔더부가 형성되기 전 상태의 도 7의 VIII-VIII'를 절단한 절단면도이고, 도 9는 도8에 IX부분인 리드에 대한 역방향 사시도이다.
도 8 및 도 9를 참조하면, 본 발명에서는 리드(104)가 외부로 노출되는 바닥면(D)에 홈(groove)형태로 형성된 솔더접착력 개선 슬릿(120)이 추가로 형성된 특징이 있다. 종래 기술에서는 상기 리드의 형상이 평면 형상이었으나, 본 발명에서는 슬릿(slit) 형상이다. 상기 솔더접착력 개선 슬릿(120)의 형태는 종래 기술에 의한 평면 형태와 비교할 때에 인쇄회로기판과 접착되는 부분의 표면적을 증가시킨다. 즉, 솔더접착력 개선 슬릿(120)의 깊이인 D1 만큼 접착 표면적을 증가시키기 때문에 인쇄회로기판에 탑재시에 인쇄회로기판과 QFN 반도체 패키지(100)의 리드(104) 사이에 솔더 접착력을 개선할 수 있다.
상기 솔더접착력 개선 슬릿(120)은 리드프레임의 두께(D2)가 0.203㎜일 때, 깊이(D1)가 0,05~0,15㎜인 것이 적합하며 통상 하프 에칭(half etching) 방식으로 만들 수 있다. 또한 솔더접착력 개선 슬릿(120)의 길이(L1) 및 폭(W1)은 리드 길이(L2) 및 폭(W2)의 30~70% 범위이다.
따라서 본 발명에서 말하는 솔더접착력 개선 슬릿(120)은 일반적인 스탬핑(stamping) 방식으로 제조된 QFN 리드프레임에서 볼 수 있는 딤플(dimple)이나 홀(hole)과는 크기나 형태가 비교할 수 없을 정도로 크며, 길이 방향으로 길게 형성되기 때문에 외부에서 인쇄회로기판과 QFN 반도체 패키지(100)의 결합력을 파괴할 수 있는 스트레스(stress)가 발생시, 효과적으로 작용하여 인쇄회로기판과 반도체 패키지(100)의 솔더 결합력을 증가시킬 수 있는 구조이다. 그러나, 이러한 형태 및 크기 역시 본 발명이 속한 기술분야에서 통상의 능력을 가진 자에 의하여 크기 및 형태를 변형하여 적용시킬 수 있다.
도 10은 도 8에서 솔더부가 형성된 후의 단면도이다.
도 10을 참조하면, 봉지수지(EMC, 112)의 몰딩이 완료되면, 외부로 노출된 리드(104) 및 다이 패드(102) 표면에 솔더부(114)를 전기도금(solder plating)하게 된다. 이때 솔더는 솔더접착력 개선 슬릿(120) 내부를 채우면서 리드(104) 표면까지 성장하여 형성된다. 솔더 플레이팅(solder plating) 공정을 끝낸 후에는 QFN 반도체 패키지(100)의 윗면에 제품의 종류를 표시하는 마킹 공정(marking)과, 매트릭스 혹은 어레이 형태로 일괄적으로 만들어진 QFN 반도체 패키지(100)를 톱날(saw blade)을 사용하여 낱개로 분리한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 반도체 패키지의 노출된 리드 내부에 솔더접착력 개선 슬릿을 추가로 형성하여 반도체 패키지가 인쇄회로기판에 탑재시에 QFN 반도체 패키지와 인쇄회로기판 사이의 솔더접착력을 개선시킬 수 있다.
도 1은 종래 기술에 의한 반도체 패키지의 단면도이다.
도 2는 상기 도1에 도시된 반도체 패키지의 평면도이다.
도 3은 상기 도1에 표시된 반도체 패키지의 밑면도이다.
도 4는 상기 도1에 표시된 반도체 패키지의 측면도이다.
도 5는 본 발명에 의한 반도체 패키지의 단면도이다.
도 6은 상기 도5에 도시된 반도체 패키지의 평면도이다.
도 7은 상기 도5에 표시된 반도체 패키지의 밑면도이다.
도 8은 리드에 솔더부가 형성되기 전 상태의 도 7의 VIII-VIII'를 절단한 절단면도이다.
도 9는 도8에 IX부분의 역방향 사시도이다.
도 10은 도 8에서 솔더부가 형성된 후의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 패키지, 102: 다이 패드(die pad),
104: 리드(lead), 106: 반도체 칩,
107: 접착수단, 108: 금선(gold wire),
109: 접지용 금선, 110: 리드프레임,
112: 봉지수지(EMC), 114: 솔더부,
116: 오리엔테이션 마크(orientation mark),
118: 다이 패드의 기준 표식, 120: 솔더접착력 개선 슬릿(slit).

Claims (12)

  1. 반도체 칩이 탑재되는 사각형상의 다이 패드와, 상기 다이 패드의 주변을 따라 형성된 복수개의 리드를 포함하는 리드프레임;
    상기 리드프레임에서 리드의 바닥 표면을 부분 식각한 홈(groove)으로 리드와 인쇄회로기판 사이의 솔더 접착능력을 개선하는 솔더접착력 개선 슬릿(slit);
    상기 리드프레임의 다이 패드 위에 접착수단을 통해 탑재된 반도체 칩;
    상기 반도체 칩의 본드패드와 상기 리드프레임의 리드를 서로 연결하는 금선(gold wire); 및
    상기 리드프레임의 다이 패드와 리드의 바닥면을 제외한 리드프레임 상부, 반도체 칩, 금선을 덮는 봉지수지(EMC)를 구비하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 반도체 패키지는, 외부로 노출되는 상기 리드프레임의 다이 패드와 리드의 바닥면 표면에 형성된 솔더부를 더 구비하는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 솔더부는 상기 리드의 솔더접착력 개선 슬릿의 내부를 모두 채우는 것을 특징으로 하는 반도체 패키지.
  4. 제2항에 있어서,
    상기 솔더부는 솔더 플레이팅(solder plating) 방식으로 형성된 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 리드프레임은 에지드 리드프레임(etched leadframe)인 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 솔더접착력 개선 슬릿은 하프 에칭(half etching) 방식으로 만들어진 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 솔더접착력 개선 슬릿은 깊이가 0.05~0.15㎜ 범위인 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 솔더 접착력 개선 슬릿은 그 길이가 리드중 바닥에 닿는 면적의 30~70% 범위인 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 솔더 접착력 개선 슬릿은 폭이 리드 전체 폭의 30~70% 범위인 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 반도체 패키지는 복수개가 일괄형태(batch type)로 만들어져 마지막 공정에서 톱날(saw blade)에 의하여 낱개로 분리되거나, 펀치(punch)에 의해 낱개로 분리되는 것을 특징으로 하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 리드프레임의 다이 패드는 리드중 기준 리드를 표시할 수 있는 표식이 형성된 것을 특징으로 하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 표식은 사각형상의 다이 패드 한 개의 귀퉁이에 형성되고 봉지수지의 오리엔테이션 마크(Orientation mark)가 형성되는 곳과 일치하는 것을 특징으로 하는 반도체 패키지.
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CN101888741A (zh) * 2010-07-02 2010-11-17 深圳市顶星数码网络技术有限公司 印刷电路板及笔记本电脑
KR20140002155A (ko) * 2012-06-28 2014-01-08 엘지이노텍 주식회사 토크 앵글 센서용 기판 및 이를 갖는 토크 앵글 센서

Cited By (2)

* Cited by examiner, † Cited by third party
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CN101888741A (zh) * 2010-07-02 2010-11-17 深圳市顶星数码网络技术有限公司 印刷电路板及笔记本电脑
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