KR102601422B1 - 발광 적층 구조체 및 이를 구비한 디스플레이 소자 - Google Patents

발광 적층 구조체 및 이를 구비한 디스플레이 소자 Download PDF

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Abstract

서로 겹겹이 배치되고 각각 서로 상이한 파장 대역을 갖는 유색광을 방출하도록 구성된 복수의 에피택셜 서브유닛, 및 인접한 에피택셜 서브유닛의 사이에 배치되고 그에 연결된 공통 전극을 포함하고, 상기 에피택셜 서브유닛의 발광 영역이 서로 중첩되어 있는, 발광 적층 구조체를 개시한다.

Description

발광 적층 구조체 및 이를 구비한 디스플레이 소자
본 발명의 예시적인 실시예는 발광 적층 구조체(light emitting stacked structure) 및 이를 포함하는 디스플레이 소자(display device)에 관한 것으로, 더욱 상세하게는 적층 구조체를 구비한 마이크로 발광 소자 및 이를 구비한 디스플레이 장치에 관한 것이다.
발광 다이오드는 디스플레이 장치, 자동차 램프 및 일반 조명과 같은 다양한 분야에서 무기 광원으로서 널리 사용되어 왔다. 수명이 길고, 전력 소비가 적고 응답 속도가 빠른 장점 때문에, 발광 다이오드는 기존의 광원을 빠르게 대체하여 왔다.
한편, 관련 기술의 다이오드는 디스플레이 장치에서 백라이트 광원으로서 주로 사용되어 왔다. 그러나, 최근에 마이크로 LED 디스플레이는 발광 다이오드를 사용하여 이미지를 직접 구현하는 차세대 디스플레이로서 개발되어 왔다.
일반적으로, 디스플레이 장치는 청색, 녹색 및 적색의 혼합 색상을 사용하여 다양한 색상을 구현한다. 디스플레이 장치는 다양한 이미지를 갖는 이미지를 구현하기 위한 복수의 픽셀(pixel)을 포함하고, 각각의 픽셀은 청색, 녹색 및 적색의 서브픽셀(subpixel)을 포함한다. 특정 픽셀의 색상은 서브픽셀의 색상에 의해 결정되고, 이미지는 이들 서브픽셀의 조합에 의해 구현된다. 또한, LED를 이용한 디스플레이 소자는 일반적으로 최종 기판 상에 개별적으로 성장된 적색, 녹색 및 청색 LED 구조를 형성함으로써 제조될 수 있기 때문에, 제조 복잡성이 증가될 수 있다.
마이크로 LED 디스플레이의 경우, 각각의 서브픽셀에 해당하는 마이크로 LED가 2차원 평면 상에 배열된다. 따라서, 하나의 기판 상에 다수의 마이크로 LED가 배치될 필요가 있다. 그러나, 마이크로 LED는 표면적이 10,000 μm2 이하인 매우 작은 크기를 가지므로, 이러한 작은 크기로 인해 여러 가지 문제가 있다. 특히, 크기가 작은 발광 다이오드를 다루기가 어렵고, 디스플레이 패널, 특히 수십만 또는 수백만이 넘는 발광 다이오드를 실장하기가 쉽지 않고, 실장된 마이크로 LED 중 결함이 있는 LED를 양호한 LED로 대체하는 것은 쉽지 않다.
또한, 서브픽셀이 2차원 평면 상에 배열되기 때문에, 청색, 녹색 및 적색 서브픽셀을 포함하는 하나의 픽셀이 차지하는 면적이 비교적 증가한다. 따라서, 한정된 영역 내에 서브픽셀을 배열하기 위해서는, 각각의 서브픽셀의 면적을 감소시킬 필요가 있으므로, 발광 면적의 감소를 통한 휘도의 저하가 유발될 수 있다.
본 배경 섹션에 개시된 상기 정보는 단지 본 발명의 개념의 배경을 이해하기 위한 것이며, 그러므로, 선행 기술을 구성하지 않는 정보를 포함할 수 있다.
본 발명의 원리 및 몇몇의 예시적인 구현예에 따른 발광 적층 구조체는 픽셀 면적을 증가시키지 않으면서 각각의 서브픽셀의 발광 면적을 증가시킬 수 있다.
본 발명의 원리 및 몇몇의 예시적인 구현예에 따라 구성된 발광 다이오드 및 이러한 발광 다이오드, 예를 들어 마이크로 LED를 이용한 디스플레이는 개선된 색순도 및 색재현을 제공한다.
본 발명의 원리 및 몇몇의 예시적인 구현예에 따라 구성된 발광 다이오드 및 이러한 발광 다이오드, 예를 들어 마이크로 LED를 이용한 디스플레이는 구성요소 사이의 연결성을 개선하고/하거나 제조 복잡성을 감소시킬 수 있는 간단한 구조를 갖는다.
예시적인 실시예에 따른 발광 적층 구조체는, 겹겹이 배치되고 각각 서로 다른 파장 대역의 광을 제1 방향으로 방출하도록 구성된 복수의 에피택셜 서브유닛(epitaxial sub-unit), 및 에피택셜 서브유닛에 공통 전압 및 발광 신호를 인가하도록 에피택셜 서브유닛의 아래에 배치된 복수의 접촉부를 포함한다.
발광 적층 구조체는, 에피택셜 서브유닛의 아래에 배치되고 접촉부에 연결된 배선(wiring)을 갖는 기판을 추가로 포함할 수 있다.
에피택셜 서브유닛은 기판 상에 순차적으로 배치된 제1 에피택셜 스택, 제2 에피택셜 스택 및 제3 에피택셜 스택을 포함할 수 있다.
접촉부는 제1, 제2 및 제3 에피택셜 스택에 공통 전압을 인가하기 위한 공통 접촉부를 포함할 수 있고, 제1 접촉부, 제2 접촉부 및 제3 접촉부는 각각 제1, 제2 및 제3 에피택셜 스택에 발광 신호를 인가할 수 있다.
제1, 제2 및 제3 에피택셜 스택 각각은 p형 반도체층, 활성층 및 n형 반도체층을 포함할 수 있고, 공통 접촉부는 제1, 제2 및 제3 에피택셜 스택의 p형 반도체층에 연결될 수 있고, 제1, 제2 및 제3 접촉부는 각각 제1, 제2 및 제3 에피택셜 스택의 n형 반도체층에 연결될 수 있다.
제1 에피택셜 스택은 제1 에피택셜 스택의 n형 반도체층을 노출시키는 리세스(recess)를 가질 수 있고, 제1 접촉부는 그 리세스에서 제1 에피택셜 스택의 노출된 n형 반도체층에 연결될 수 있다.
제1 접촉부는 제1 에피택셜 스택의 아래에 배치된 제1 패드 전극을 포함할 수 있고, 제1 패드 전극은 리세스보다 큰 폭을 가질 수 있다.
제1 접촉부는 제1 패드 전극 아래에 배치된 제1 패드를 추가로 포함할 수 있고, 제1 패드는 리세스보다 큰 폭을 갖는다.
제2 접촉부 및 제3 접촉부는 각각 제1 에피택셜 스택의 아래에 배치된 제2 패드 전극 및 제3 패드 전극을 포함할 수 있다.
공통 접촉부는 제1 에피택셜 스택의 아래에 배치된 공통 패드 전극을 포함할 수 있다.
공통 패드 전극, 제1, 제2 및 제3 패드 전극은 실질적으로 동일한 물질을 포함할 수 있고 동일한 층 상에 배치된다.
제2 및 제3 에피택셜 스택의 n형 반도체층 중 적어도 하나는 그의 일면에 형성된 요철 패턴을 가질 수 있다.
발광 적층 구조체는 제1, 제2 및 제3 에피택셜 스택의 p형 반도체층에 각각 연결된 제1 p형 전극, 제2 p형 전극 및 제3 p형 전극을 추가로 포함할 수 있다.
제1 p형 전극은 기판과 제1 에피택셜 스택의 사이에 배치될 수 있다.
제2 p형 전극은 제1 에피택셜 스택과 제2 에피택셜 스택의 사이에 배치될 수 있고, 제3 p형 전극은 제2 에피택셜 스택과 제3 에피택셜 스택의 사이에 배치될 수 있다.
제2 p형 전극 및 제3 p형 전극 중 적어도 하나는 투명 도전성 물질을 포함할 수 있다.
제2 및 제3 에피택셜 스택 중 적어도 하나는 제1 접촉홀을 가질 수 있고, 제2 및 제3 p형 전극 중 적어도 하나는 제1 접촉홀의 직경과 상이한 직경을 갖는 제2 접촉홀을 가질 수 있다.
에피택셜 서브유닛 중 적어도 하나는 표면적이 약 10,000 μm2 이하인 마이크로 LED를 포함할 수 있다.
에피택셜 서브유닛은, 기판 상에 배치되고 제1 색상의 광을 방출하도록 구성된 제1 에피택셜 서브유닛, 제1 에피택셜 서브유닛 상에 배치되고 제1 색상의 광과 다른 파장 대역을 갖는 제2 색상의 광을 방출하도록 구성된 제2 에피택셜 서브유닛, 및 제2 에피택셜 서브유닛 상에 배치되고 제1 및 제2 색상의 광과 다른 파장 대역을 갖는 제3 색상의 광을 방출하도록 구성된 제3 에피택셜 서브유닛을 포함할 수 있다.
제1 색상의 광, 제2 색상의 광 및 제3 색상의 광은 각각 적색광, 녹색광 및 청색광일 수 있다.
발광 적층 구조체는 제1 에피택셜 서브 유닛과 제2 에피택셜 서브유닛의 사이에 배치된 제1 파장 통과 필터를 추가로 포함할 수 있다.
발광 적층 구조체는 제2 에피택셜 서브유닛과 제3 에피택셜 서브유닛의 사이에 배치된 제2 파장 통과 필터를 추가로 포함할 수 있다.
배선은 제1, 제2 및 제3 에피택셜 서브유닛의 n형 반도체 층에 각각 발광 신호를 인가하기 위한 제1 신호 라인, 제2 신호 라인 및 제3 신호 라인을 포함할 수 있다.
에피택셜 서브 유닛으로부터 방출된 광은 서로 다른 에너지 대역을 가질 수 있고, 그 광의 에너지 대역은 제1 방향을 따라 증가할 수 있다.
에피택셜 서브유닛은 독립적으로 구동가능 하다.
하부 에피택셜 서브유닛으로부터 방출된 광은 상부 에피택셜 서브유닛을 통해 투과되도록 구성될 수 있다.
에피택셜 서브유닛 각각은 하부 에피택셜 스택으로부터 방출된 광의 적어도 약 80%를 투과하도록 구성될 수 있다.
디스플레이 소자는 복수의 픽셀을 포함하고, 픽셀 중 적어도 하나는 예시적인 구현예에 따른 발광 적층 구조체를 포함할 수 있다.
디스플레이 소자는 수동 매트릭스 방식으로 구동되도록 구성될 수 있다.
디스플레이 소자는 능동 매트릭스 방식으로 구동되도록 구성될 수 있다.
예시적인 구현예에 따른 발광 적층 구조체는, 겹겹이 배치되고 각각 서로 다른 파장 대역을 갖는 유색광을 방출하도록 구성된 복수의 에피택셜 서브유닛, 및 인접한 에피텍셜 서브유닛의 사에에 배치되고 그 에피텍셜 서브유닛에 연결된 공통 전극을 포함하고, 에피택셜 서브유닛의 발광 영역은 서로 중첩된다.
에피택셜 서브 유닛은 순차적으로 겹겹이 배치된 제1 에피택셜 스택, 제2 에피택셜 스택 및 제3 에피택셜 스택을 포함할 수 있다.
공통 전극은 i) 제1 에피택셜 스택과 제2 에피택셜 스택의 사이, 및 ii) 제2 에피택셜 스택과 제3 에피택셜 스택의 사이 중 하나의 사이에 배치된 공유 전극(shared electrode)을 포함할 수 있다.
발광 적층 구조체는, 공통 전압 및 발광 신호를 인가하도록 에피택셜 서브유닛 상에 배치된 접촉부를 추가로 포함할 수 있고, 그 접촉부는 제1, 제2 및 제3 에피택셜 스택에 공통 전압을 인가하기 위한 공통 접촉부 및 제1, 제2 및 제3 에피택셜 스택에 발광 신호를 인가하기 위한 제1 접촉부, 제2 접촉부 및 제3 접촉부를 포함할 수 있다.
발광 적층 구조체는 제1, 제2 및 제3 에피택셜 스택에 각각 발광 신호를 인가하기 위한 제1 신호 라인, 제2 신호 라인 및 제3 신호 라인, 및 제1, 제2 및 제3 에피택셜 스택에 공통 전압을 인가하는 공통 라인을 추가로 포함할 수 있고, 제1, 제2 및 제3 신호 라인은 각각 제1, 제2 및 제3 접촉부에 연결될 수 있고, 공통 라인은 공통 접촉부에 연결될 수 있다.
제1, 제2 및 제3 신호 라인은 제1 방향으로 연장될 수 있고, 공통 라인은 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
공통 접촉부는 제1, 제2 및 제3 에피택셜 스택에 각각 공통 전압을 인가하기위한 제1 공통 접촉 전극, 제2 공통 접촉 전극 및 제3 공통 접촉 전극을 포함할 수 있고, 제2 및 제3 공통 접촉 전극은 공유 전극을 포함할 수 있다.
제1, 제2 및 제3 에피택셜 스택 각각은 p형 반도체층, 활성층 및 n형 반도체층을 포함할 수 있다.
제2 에피택셜 스택에서 n형 반도체층, 활성층 및 p형 반도체층의 적층 순서는 제1 및 제3 에피택셜 스택 중 적어도 하나에서의 적층 순서와 상이할 수 있다.
공유 전극은 제2 에피택셜 스택의 p형 반도체층 및 제3 에피택셜 스택의 p형 반도체층과 직접 접촉할 수 있다.
제2 에피택셜 스택에서, p형 반도체층, 활성층 및 n형 반도체층은 순차적으로 적층될 수 있고, 제3 에피택셜 스택에서, n형 반도체층, 활성층 및 p형 반도체층은 순차적으로 적층될 수 있다.
공유 전극은 제2 에피택셜 스택의 n형 반도체층 및 제3 에피택셜 스택의 n형 반도체층과 직접 접촉 할 수 있다.
발광 적층 구조체는 제2 공통 접촉 전극과 상기 제3 공통 접촉 전극의 사이에 배치된 파장 통과 필터를 추가로 포함할 수 있다.
제2 및 제3 공통 접촉 전극은 파장 통과 필터에 제공된 접촉홀을 통해 서로 연결될 수 있다.
제1 공통 접촉 전극은 제1 에피택셜 스택의 아래에 배치될 수 있다.
발광 적층 구조체는 제1, 제2 및 제3 에피택셜 스택을 덮는 절연층을 추가로 포함할 수 있고, 이 경우, 제1 공통 접촉 전극은 그 절연층에 형성된 접촉홀을 통해 제2 및 제3 공통 접촉 전극에 연결될 수 있다.
에피택셜 서브유닛으로부터 방출된 광의 에너지 밴드는 최하부 에피택셜 서브유닛으로부터 최상부 에피택셜 서브유닛으로 갈수록 증가할 수 있다.
에피택셜 서브유닛은 독립적으로 구동 가능하다.
하부 에피택셜 서브유닛으로부터 방출된 광은 상부 에피택셜 서브유닛을 통해 투과되도록 구성될 수 있다.
에피택셜 서브 유닛 각각은 하부 에피택셜 서브 유닛으로부터 방출된 광의 적어도 약80 %를 투과하도록 구성될 수 있다.
에피택셜 서브유닛은, 기판 상에 배치되고 제1 색상의 광을 방출하도록 구성된 제1 에피택셜 스택, 제1 에피택셜 스택 상에 배치되고 제1 색상의 광과 상이한 파장 대역을 갖는 제2 색상의 광을 방출하도록 구성된 제2 에피택셜 스택, 및 제2 에피택셜 스택 상에 배치되고 제1 및 제2 색상의 광과 상이한 파장 대역을 갖는 제3 색상의 광을 방출하도록 구성된 제3 에피택셜 스택을 포함할 수 있다.
제1 색상의 광, 제2 색상의 광 및 제3 색상의 광은 각각 적색광, 녹색광 및 청색광일 수 있다.
발광 적층 구조체는 제1 에피택셜 스택과 제2 에피택셜 스택의 사이에 배치된 제1 파장 통과 필터를 추가로 포함할 수 있다.
발광 적층 구조체는 제2 에피택셜 스택과 제3 에피택셜 스택의 사이에 배치된 제2 파장 통과 필터를 추가로 포함할 수 있다.
제1 내지 제3 에피택셜 스택 중 적어도 하나는 그의 일면에 형성된 요철 패턴을 가질 수 있다.
디스플레이 소자는 복수의 픽셀을 포함할 수 있고, 그 픽셀 중 적어도 하나는 예시적인 실시예에 따른 발광 적층 구조체를 포함할 수 있다.
디스플레이 소자는 수동 매트릭스 방식으로 구동될 수 있다.
디스플레이 장치는 능동 매트릭스 방식으로 구동될 수 있다.
예시적인 실시예에 따른 디스플레이 장치는 박막 트랜지스터(TFT) 기판, TFT 기판의 상면에 배치된 전극 패드, TFT 기판 상에 배치된 제1 발광 다이오드(LED) 서브유닛, 제1 LED 서브유닛 상에 배치된 제2 LED 서브유닛, 제2 LED 서브유닛 상에 배치된 제3 LED 서브유닛, 제1, 제2 및 제3 LED 서브 유닛을 전극 패드에 전기적으로 연결하는 커넥터, 및 제1 LED 서브유닛과 TFT 기판 사이에 배치되고 제1, 제2 및 제3 LED 서브유닛의 n형 반도체층에 전기적으로 연결되는 제1층을 포함하고, 제1, 제2 및 제3 LED 서브유닛은 독립적으로 구동 가능하고, 제1 LED 서브유닛에서 발생된 광은 제2 및 제3 LED 서브유닛을 통해 디스플레이 소자의 외부로 방출되도록 구성되고, 제2 LED 서브유닛에서 발생된 광은 제3 LED 서브유닛을 통해 디스플레이 소자의 외부로 방출되도록 구성된다.
제1, 제2 및 제3 LED 서브유닛은 각각 적색, 녹색 및 청색광을 방출하도록 구성된 제1, 제2 및 제3 LED 스택을 포함할 수 있다.
디스플레이 장치는, 제1 LED 서브유닛과 TFT 기판의 사이에 배치되고 전극 패드에 본딩된 패드를 추가로 포함할 수 있고, 이 경우 제1, 제2 및 제3 LED 서브유닛의 p형 반도체층은 각각 서로 다른 전극 패드에 전기적으로 연결될 수 있다.
패드 중 적어도 하나는 제1 층에 전기적으로 연결될 수 있다.
디스플레이 장치는 패드와 제1 LED 서브유닛의 사이에 각각 배치된 제2 보조 전극을 추가로 포함할 수 있고, 제2 보조 전극 및 제1 층은 실질적으로 동일한 물질을 포함할 수 있다.
제1 층은 복수의 픽셀 영역 위에 연속적으로 배치된 접지층(ground layer)을 포함할 수 있다.
디스플레이 장치는 제1 LED 서브유닛의 p형 반도체층과 오믹 접촉하는 제1 반사 전극을 추가로 포함할 수 있고, 이 경우, 제1 반사 전극은 제1 층으로부터 절연될 수 있고, 제1 반사 전극의 일부는 제1 층과 TFT 기판의 사이에 개재된다.
제1 반사 전극은 오믹 접촉층 및 반사층을 포함할 수 있다.
디스플레이 장치는, 동일한 층 상에 배치되고 반사층과 동일한 물질을 포함하는 제1 보조 전극을 추가로 포함할 수 있다.
커넥터는 제1 LED 서브 유닛을 관통하는 제1 하부 커넥터, 제2 하부 커넥터 및 제3 하부 커넥터를 포함할 수 있고, 제1 하부 커넥터는 제1 LED 서브유닛의 n형 반도체층에 전기적으로 연결될 수 있고, 제2 하부 커넥터 및 제3 하부 커넥터는 제1 LED 서브유닛으로부터 전기적으로 절연될 수 있고 전극 패드에 각각 전기적으로 연결된다.
커넥터는 제2 LED 서브유닛을 관통하는 제1 중간 커넥터, 제2 중간 커넥터 및 제3 중간 커넥터를 추가로 포함할 수 있고, 제1 중간 커넥터는 제2 LED 서브유닛의 n형 반도체층을 제1 하부 커넥터에 전기적으로 연결할 수 있고, 제2 중간 커넥터는 제2 LED 서브유닛의 p형 반도체층을 제2 하부 커넥터에 전기적으로 연결할 수 있고, 제3 중간 커넥터는 제2 LED 서브유닛으로부터 전기적으로 절연될 수 있고 제3 하부 커넥터에 연결될 수 있다.
디스플레이 장치는, 제1 LED 서브유닛과 제2 LED 서브유닛의 사이에 개재되고 제2 하부 LED 서브유닛의 p형 반도체층과 오믹 접촉하는 제2 투명 전극을 추가로 포함할 수 있고, 이 경우, 제2 하부 커넥터는 제2 투명 전극에 연결될 수 있다.
커넥터는 제3 LED 서브유닛을 관통하는 제1 상부 커넥터 및 제2 상부 커넥터를 추가로 포함할 수 있고, 제1 상부 커넥터는 제3 LED 서브유닛의 n형 반도체층을 제1 중간 커넥터에 전기적으로 연결할 수 있고, 제2 상부 커넥터는 제3 LED 서브유닛의 p형 반도체 층을 제3 중간 커넥터에 전기적으로 연결할 수 있다.
디스플레이 장치는, 제2 LED 서브유닛과 제3 LED 서브유닛의 사이에 개재되고 제3 LED 서브 유닛의 p형 반도체 층과 오믹 접촉하는 제3 투명 전극을 추가로 포함할 수 있고, 이 경우, 제2 상부 커넥터는 제3 투명 전극에 연결될 수 있다.
제1 하부 커넥터, 제1 중간 커넥터 및 제1 상부 커넥터는 실질적으로 수직한 방향으로 적층될 수 있고, 제2 하부 커넥터 및 제2 중간 커넥터는 실질적으로 수직한 방향으로 적층될 수 있고, 제3 하부 커넥터, 제3 중간 커넥터 및 제2 상부 커넥터는 실질적으로 수직한 방향으로 적층될 수 있다.
디스플레이 장치는, 제1 LED 서브유닛에서 발생된 광을 투과하고 제2 LED 서브유닛에서 발생된 광을 반사하도록 제1 LED 서브유닛과 제2 LED 서브유닛의 사이에 개재된 제1 컬러 필터, 및 제1 및 제2 LED 서브유닛에서 발생된 광을 투과하고 제3 LED 서브유닛에서 발생된 광을 반사하도록 제2 LED 서브유닛과 제3 LED 서브유닛의 사이에 개재된 제2 컬러 필터를 추가로 포함할 수 있다.
디스플레이 장치는 TFT 기판과 제1 LED 서브유닛의 사이에 개재된 언더필(underfill)을 추가로 포함할 수 있다.
디스플레이 장치는 제1 LED 서브유닛과 제2 LED 서브유닛의 사이에 개재된 제1 본딩층, 및 제2 LED 서브유닛과 제3 LED 서브유닛의 사이에 개재된 제2 본딩 층을 추가로 포함할 수 있고, 이 경우, 제1 본딩층은 제1 LED 서브유닛에서 발생된 광을 투과하도록 구성될 수 있고, 제2 본딩층은 제1 LED 서브유닛 및 제2 LED 서브유닛에서 발생된 광을 투과하도록 구성될 수 있다.
디스플레이 장치는 제3 LED 서브유닛의 위에 배치된 도광체(light guide)를 추가로 포함할 수 있다.
디스플레이 장치는 도광체 상에 배치된 마이크로 렌즈를 추가로 포함할 수 있다.
디스플레이 장치는 TFT 기판 상에 배치된 복수의 단위 픽셀(unit pixel)을 추가로 포함할 수 있고, 이 경우, 단위 픽셀 중 적어도 하나는 전극 패드, 제1 LED 서브유닛, 제2 LED 서브유닛, 제3 LED 서브 유닛, 커넥터 및 제1 층을 포함할 수 있다.
단위 픽셀 중 적어도 하나는 약 10,000 μm2 미만의 표면적을 갖는 마이크로 LED를 포함할 수 있다.
전술한 일반적인 설명 및 이하의 상세한 설명은 모두 예시적이고 설명적인 것이며 청구범위에 기재된 본 발명에 대한 추가적인 설명을 제공하도록 의도된 것으로 이해되어야 한다.
본 발명의 원리 및 몇몇의 예시적인 구현예에 따른 발광 적층 구조체는 픽셀 면적을 증가시키지 않으면서 각각의 서브픽셀의 발광 면적을 증가시킬 수 있다.
본 발명의 원리 및 몇몇의 예시적인 구현예에 따라 구성된 발광 다이오드 및 이러한 발광 다이오드, 예를 들어 마이크로 LED를 이용한 디스플레이는 개선된 색순도 및 색재현을 제공한다.
본 발명의 원리 및 몇몇의 예시적인 구현예에 따라 구성된 발광 다이오드 및 이러한 발광 다이오드, 예를 들어 마이크로 LED를 이용한 디스플레이는 구성요소 사이의 연결성을 개선하고/하거나 제조 복잡성을 감소시킬 수 있는 간단한 구조를 갖는다.
본 발명의 추가적인 이해를 제공하기 위해 포함되고 본 명세서에 통합되며 본 명세서의 일부를 구성하는 첨부 도면은 본 발명의 예시적인 실시예를 도시하고, 이하의 상세한 설명과 함께 본 발명의 개념을 설명하는 역할을 한다.
도 1은 예시적인 실시예에 따른 발광 적층 구조체의 개략적 단면도이다.
도 2A 및 도 2B는 예시적인 실시예에 따른 발광 적층 구조체의 단면도이다.
도 3은 예시적인 실시예에 따른 발광 적층 구조체의 단면도이다.
도 4, 도 5 및 도 6은 예시적인 실시예에 따른 발광 적층 구조체의 단면도이다.
도 7은 예시적인 실시예에 따른 디스플레이 소자의 평면도이다.
도 8은 도 7의 P1 부분의 확대 평면도이다.
도 9는 예시적인 실시예에 따른 디스플레이 소자를 도시하는 블록도이다.
도 10은 예시적인 실시예에 따른 수동형 디스플레이 소자에서 하나의 서브픽셀을 도시하는 회로도이다.
도 11은 예시적인 실시예에 따른 능동형 디스플레이 소자에서 하나의 서브픽셀을 도시하는 회로도이다.
도 12는 예시적인 실시예에 따른 픽셀의 평면도이다.
도 13은 도 12의 I-I' 선을 따라 절취한 단면도이다.
도 14, 도 16, 도 18, 도 20, 도 22, 도 24, 도 26, 도 28, 도 30 및 도 32는 예시적인 실시예에 따라 기판 상에 제1, 제2 및 제3 에피택셜 스택을 형성하는 방법을 도시하는 평면도이다.
도 15A, 도 15B, 도 17, 도 19A, 도 19B, 도 21, 도 23, 도 25A, 도 25B, 도 27A, 도 27B, 도 29, 도 31A, 도 31B, 도 31C, 도 31D, 도 31E, 도 33A, 도 33B, 도 33C, 도 33D 및 도 33E는 예시적인 실시예에 따른 해당 평면도의 I-I'선을 따라 절취한 단면도이다.
도 34A 내지 도 34D는 도 27A의 P2에 해당하는 부분을 도시하는 확대 단면도이다.
도 35는 예시적인 실시예에 따른 발광 적층 구조체의 개략적 단면도이다.
도 36A 및 도 36B는 예시적인 실시예에 따른 발광 적층 구조체의 단면도이다.
도 37은 예시적인 실시예에 따른 발광 적층 구조체의 개략적 단면도이다.
도 38 및 도 39는 예시적인 실시예에 따른 발광 적층 구조체의 개략적 단면도이다.
도 40은 예시적인 실시예에 따른 디스플레이 소자의 평면도이다.
도 41은 도 40의 P1 부분을 확대 사시도이다.
도 42는 예시적인 실시예에 따른 디스플레이 소자의 블록도이다.
도 43은 예시적인 실시예에 따른 수동형 디스플레이 소자에서 서브픽셀의 회로도이다.
도 44는 예시적인 실시예에 따른 능동형 디스플레이 소자에서 서브픽셀의 회로도이다.
도 45는 예시적인 실시예에 따른 픽셀의 평면도이다.
도 46은도 45의 I-I' 선을 따라 절취한 단면도이다.
도 47, 도 49, 도 51, 도 53, 도 55 및 도 57은 예시적인 실시예에 따라 기판 상에 제1, 제2 및 제3 에피택셜 스택을 순차적으로 적층하는 방법을 나타내는 평면도이다.
도 48, 도 50A, 도 50B 및 도 50C, 도 52A, 도 52B, 도 52C, 도 52D, 도 52E, 도 52F, 도 52G, 도 52H, 도 54A, 도 54B, 도 54C, 도 54D, 도 56 및 도 58은 도 47, 도 49, 도 51, 도 53, 도 55 및 도 57의 I-I' 선을 따라 절취한 단면도이다.
도 59A는 예시적인 실시예에 따른 디스플레이 장치의 개략적 평면도이다.
도 59B는 도 59A의 A-B 선을 따라 절취한 개략적 단면도이다.
도 60은 예시적인 실시예에 따른 디스플레이 장치의 개략적 회로도이다.
도 61A, 도 61B, 도 62A, 도 62B, 도 63A, 도 63B, 도 64A, 도 64B, 도 65A, 도 65B, 도 66A, 도 66B, 도 67A, 도 67B, 도 68A, 도 68B, 도 69A, 도 69B, 도 70A, 도 70B, 도 71A, 도 71B, 도 72A, 도 72B, 도 73A, 도 73B, 도 74A, 도 74B, 도 75A 및 도 75B는 예시적인 실시예에 따라 디스플레이 장치를 제조하는 방법을 도시하는 개략적 평면도 및 단면도이다.
도 76A 및 도 76B는 각각 또 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적 평면도 및 단면도이다.
도 77A 및 도 77B는 각각 또 다른 예시적인 실시예에 따른 디스플레이 장치를 도시하는 개략적 평면도 및 단면도이다.
도 78은 또 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적 단면도이다.
도 79는 또 다른 예시적인 실시예에 따른 디스플레이 장치를 도시하는 개략적 단면도이다.
도 80A, 도 80B, 도 80C 및 도 80D는 예시적인 실시예에 따른 디스플레이 장치의 개략적 단면도이다.
도 81은 또 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적 단면도이다.
이하의 설명에서, 설명의 목적을 위하여, 본 발명의 다양한 예시적인 실시예 또는 구현예의 완전한 이해를 제공하기 위해 수많은 특정 세부 사항이 설명된다. 본 명세서에 사용되는 “실시예” 및 “구현예”는 본 명세서에 개시된 본 발명의 개념의 하나 이상을 이용하는 디바이스 또는 방법의 비제한적인 예를 나타내는 상호교체 가능한 단어이다. 그러나, 다양한 예시적인 실시예가 이들 특정 세부 사항을 이용하지 않거나 하나 이상의 등가 배열체를 이용하여 실시될 수 있다는 것을 명백히 알 수 있다. 다른 예에서, 공지된 구조 및 디바이스가, 다양한 예시적인 실시예를 불필요하게 모호하게 하는 것을 피하기 위해, 블록도 형태로 도시된다. 또한, 다양한 예시적인 실시예가 서로 다를 수 있지만, 배타적일 필요는 없다. 예를 들어, 예시적인 실시예의 특정 형상, 구성 및 특성은 본 발명의 개념을 벗어나지 않는 한도 내에서 다른 예시적인 실시예에서 사용되거나 구현될 수 있다.
달리 명시되지 않는 한, 도시된 예시적인 실시예는, 본 발명의 개념이 실제로 구현될 수 있는 몇몇 방식의 변화하는 세부 사항의 예시적인 특징을 제공하는 것으로 이해되어야 한다. 그러므로, 달리 명시되지 않는 한, 다양한 실시예의 특징부, 구성요소, 모듈, 층, 막, 패널, 영역 및/또는 양태 등(이하, 개별적으로 또는 집합적으로 "요소"로 지칭됨)은 본 발명의 개념을 벗어나지 않는 한도 내에서 다르게 조합되고, 분리되고, 상호 교체되고 그리고/또는 재배열될 수 있다.
첨부한 도면에서의 단면-해칭 및/또는 음영의 사용은 일반적으로 인접한 요소 사이의 경계를 명확화하기 위해 제공된다. 이와 같이, 단면-해칭 또는 음영의 존재뿐만 아니라 부재도, 명시되지 않는 한, 요소의 특정 재료, 재료 상태량, 치수, 비율, 예시된 요소 사이의 공통성 및/또는 임의의 다른 특성, 속성, 상태량 등에 대한 어떠한 선호도 또는 요구도를 의미하거나 나타내지는 않는다. 또한, 첨부한 도면에서, 요소의 크기 및 상대적인 크기는 명확성 및/또는 설명적인 목적을 위해 과장될 수 있다. 예시적인 실시예가 다르게 구현될 수 있을 때, 특정 공정 순서는 설명된 순서와 다르게 수행될 수 있다. 예를 들어, 두 개의 연속적으로 설명된 공정이 실질적으로 동시에 수행되거나 또는 설명된 순서와 반대인 순서로 수행될 수 있다. 또한, 동일한 참조 부호는 동일한 요소를 나타낸다.
층과 같은 요소가 다른 요소 또는 층 "상에 있거나", 그"에 연결되거나" 또는 그"에 결합되는" 것으로서 언급될 때, 상기 요소는 직접적으로 다른 요소 또는 층 상에 있거나, 그에 연결되거나 그에 결합될 수 있고, 또는 개재 요소 또는 층이 존재할 수 있다. 그러나, 요소 또는 층이 다른 요소 또는 층 "상에 직접 있거나", 그"에 직접 연결되거나" 또는 그"에 직접 결합되는" 것으로서 언급될 때, 개재 요소 또는 층이 존재하지 않는다. 이를 위해, "연결된" 이라는 용어는, 개재 요소이 있는 상태에서 또는 없는 상태에서, 물리적인, 전기적인 및/또는 유체적인 연결을 지칭할 수 있다. 또한, D1-축, D2-축 및 D3-축은 x, y 및 z-축과 같은 직교 좌표계의 세 개의 축으로 제한되지 않으며, 더욱 넓은 의미로 해석될 수 있다. 예를 들어, D1-축, D2-축 및 D3-축은 서로 직각일 수 있고, 또는 서로 직각이 아닌 서로 다른 방향을 나타낼 수 있다. 본 개시의 목적을 위해, "X, Y 및 Z 중 하나 이상" 및 "X, Y 및 Z로 이루어진 그룹으로부터 선택된 하나 이상"은 오직 X, 오직 Y, 오직 Z 또는, 예컨대, XYZ, XYY, YZ 및 ZZ와 같은, X, Y 및 Z 중 두 개 이상의 임의의 조합으로서 해석될 수 있다. 본 명세서에 사용되는 용어 "및/또는"은 연관된 리스트된 물품 중 하나 이상의 임의의 및 모든 조합을 포함한다.
비록 용어 "제1", "제2" 등이 다양한 형태의 요소를 설명하기 위해 본 명세서에서 사용될 수 있지만, 이들 요소가 이들 용어에 의해 한정되어서는 아니 된다. 이들 용어는 하나의 요소를 다른 하나의 요소와 구별하기 위해 사용된다. 그러므로, 이하에서 논의되는 제1 요소는 본 개시의 가르침을 이탈하지 않는 한도 내에서 제2 요소로 명명될 수 있다.
"밑에", "아래에", "바로 밑에", "하부의", "위에", "상부의", "상방에", "보다 높은", (예를 들어, "측벽"에서와 같이) "측부" 등과 같은 공간적으로 상대적인 용어는 설명적인 목적을 위해 그리고, 그에 의해, 도면에 도시된 바와 같은 하나의 요소와 다른 요소(들)와의 관계를 설명하기 위해, 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위에 부가하여 사용, 작동 및/또는 제조 중인 장치의 서로 다른 방위를 포함하도록 의도된다. 예를 들어, 도면에서의 장치가 뒤집히면, 다른 요소 또는 특징부 "아래에" 또는 "밑에"로서 설명된 요소는 다른 요소 또는 특징부의 "위에" 배향될 것이다. 그러므로, "아래에"라는 예시적인 용어는 위 및 아래의 방위를 모두 포함할 수 있다. 또한, 장치는 다르게 배향될 수 있고(예를 들어, 90° 회전되거나 다른 방위에 배향될 수 있고), 이와 같이, 본 명세서에서 사용되는 공간적으로 상대적인 서술어는 대응적으로 해석될 수 있다.
본 명세서에서 사용되는 전문 용어는 특정 실시예를 설명하기 위한 것이며 한정적인 것은 아니다. 본 명세서에서 사용되는 단수 형태는, 문맥상 명확하게 다르게 지시하지 않는 한, 복수의 형태를 또한 포함한다. 또한, 본 명세서에서 사용되는 "구비한다", "구비하는", "포함한다" 및/또는 "포함하는" 이라는 용어는 언급된 특징, 정수, 단계, 작동, 요소, 구성요소 및/또는 그 그룹의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 단계, 작동, 요소, 구성요소 및/또는 그 그룹의 존재 또는 부가를 배제하지는 않는다. 또한, 본 명세서에서 사용되는 용어 "실질적으로", "약" 및 기타 유사한 용어는 정도를 나타내는 용어가 아닌 근사도를 나타내는 용어로서 사용되며, 이와 같이, 당 업계에서 통상의 지식을 가진 자에 의해 인식될 수 있는, 측정된, 계산된 그리고/또는 제공된 값의 고유한 편차를 설명하기 위해 사용된다.
다양한 예시적인 실시예가, 이상화된 예시적인 실시예 및/또는 중간 구조물의 개략적인 예시도인, 단면 및/또는 분해 예시도를 참조하여 이하에 설명된다. 이와 같이, 예를 들어, 제조 기법 및/또는 공차의 결과로서 예시도의 형상으로부터의 변형이 예상될 수 있다. 그러므로, 본 명세서에 개시된 예시적인 실시예는 반드시 특정의 도시된 영역의 형상에 한정되는 것으로 해석되어서는 아니 되며, 예를 들어, 제조에 기인하여 발생되는 형상에 있어서의 편차를 포함하는 것으로 해석되어야 한다. 이러한 방식으로, 도면에 도시된 영역은 본질적으로 개략적일 수 있고, 이 영역의 형상은 디바이스의 영역의 실제 형상을 반영하지 않을 수 있으며, 이와 같이, 반드시 한정적인 의미를 갖는 것으로 의도되지는 않는다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 (기술적이거나 과학적인 용어를 포함하는) 모든 용어는 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 통상적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 정의되지 않는 한, 이상적이거나 지나치게 형식적인 관점에서 해석되어서는 아니 된다.
본원에서 사용되는 바와 같이, 예시적인 실시예에 따른 발광 적층 구조체 또는 발광 다이오드는 당업계에 알려진 바와 같이 약 10,000 μm2 미만의 표면적을 갖는 마이크로 LED를 포함할 수 있다. 다른 예시적인 실시예들서, 마이크로 LED는 특정 용도에 따라 약 4,000 μm2 미만, 또는 약 2,500 μm2 미만의 표면적을 가질 수 있다. 또한, 발광 소자는 플립 본딩(flip bonding)과 같은 다양한 구성으로 실장될 수 있으므로, 본 발명의 개념은 제1, 제2 및 제3 LED 스택의 특정 적층 순서로 제한되지 않는다.
도 1은 예시적인 실시예에 따른 발광 적층 구조체의 개략적 단면도이다.
도 1을 참조하면, 예시적인 실시예에 따른 발광 적층 구조체는 기판(10) 상에 순차적으로 적층된 복수의 에피택셜 스택을 포함한다. 기판(10)은 전면 및 후면을 갖는 플레이트의 형태로 제공된다.
에피택셜 스택은 기판(10)의 전면에 실장될 수 있고, 기판(10)은 다양한 형태로 제공될 수 있다. 예를 들어, 기판(10)은 절연 물질로 형성될 수 있다. 기판(10)의 재료는 유리, 석영, 유기 중합체, 유기/무기 복합물 등을 포함할 수 있다. 그러나, 본 발명의 개념은 기판(10)을 형성하는 특정 물질로 제한되지 않고, 절연성을 갖는 한 다양한 물질을 포함할 수 있다. 예시적인 실시예에서, 기판(10) 상에, 각각의 에피택셜 스택에 발광 신호 및 공통 전압을 제공하는 배선부가 배치될 수 있다. 특히, 각각의 에피택셜 스택이 능동 매트릭스 방식으로 구동되는 경우, 박막 트랜지스터를 포함하는 구동 요소가 배선부 외에도 기판(10) 상에 추가로 배치될 수 있다. 이 경우, 기판(10)은 인쇄 회로 기판 또는 복합 기판으로 형성될 수 있고, 배선부 및/또는 구동 요소는 유리, 실리콘, 석영, 유기 중합체 또는 유기/무기 복합체 상에 형성된다.
에피택셜 스택은 기판(10)의 전면에 순차적으로 적층될 수 있다. 복수의 에피택셜 스택 각각은 광을 방출한다.
예시적인 실시예에서, 에피택셜 스택의 수는 둘 이상일 수 있고, 에피택셜 스택은 각각 상이한 파장 대역의 광을 방출할 수 있다. 특히, 에피택셜 스택은 상이한 에너지 밴드를 가질 수 있다. 이하, 발광 적층 구조는 기판(10) 상에 순차적으로 적층된 3 개의 에피택셜 스택층(20, 30 및 40)을 포함하는 것으로 설명되지만, 본 발명의 개념이 특정 개수의 에피택셜 스택층으로 제한되는 것은 아니다.
각각의 에피택셜스택은 다양한 파장 대역 중에서 가시광 대역의 유색광을 방출할 수 있다. 예시적인 실시예에서, 최하부에 배치된 에피택셜 스택으로부터 방출된 광은 가장 낮은 에너지 밴드를 갖는 가장 긴 파장의 유색광일 수 있다. 그 위에 배치된 에피택셜 스택은 최하부에서 최상부로 갈수록 더 짧은 파장을 갖는 유색광을 순차적으로 방출할 수 있다. 이러한 방식으로, 최상부에 배치된 에피택셜 스택으로부터 방출된 광은 가장 높은 에너지 밴드를 갖는 가장 짧은 파장의 유색광일 수 있다. 예를 들어, 제1 에피택셜 스택(20)은 제1 색상의 광(L1)을 방출할 수 있고, 제2 에피택셜 스택(30)은 제2 색상의 광(L2)을 방출할 수 있고, 제3 에피택셜 스택(40)은 제3 색상의 광(L3)을 방출할 수 있다. 여기서, 제1 내지 제3 색상의 광(L1 내지 L3)은 서로 다른 색상의 광에 해당하고, 제1 내지 제3 색상의 광(L1 내지 L3)은 서로 다른 파장 대역의 유색광일 수 있고, 제1 내지 제3 색상의 광(L1 내지 L3)의 파장은 순차적으로 짧을 수 있다. 특히, 제1 내지 제3 색상의 광(L1 내지 L3)은 서로 다른 파장 대역을 가질 수 있고, 유색광은 그의 에너지가 제1 색상의 광(L1)에서 제3 색상의 광(L3)으로 갈수록 높아지는 단파장 대역을 가질 수 있다.
도시된 예시적인 실시예에서, 제1 색상의 광(L1)은 적색광일 수 있고, 제2 색상의 광(L2)은 녹색광일 수 있고, 및 제3 색상의 광(L3)은 청색광일 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니다.
발광 적층 구조체가 당업계에 알려진 바와 같이 약 10,000 μm2 미만, 또는 다른 예시적인 실시예에서 약 4,000 μm2 미만 또는 2,500 μm2 미만의 표면적을 갖는 마이크로 LED를 포함하는 경우, 제1 에피택셜 스택(20)은 마이크로 LED의 작은 폼 팩터(form factor)로 인해, 작동에 악영향을 미치지 않으면서 적색, 녹색 및 청색광 중 어느 하나를 방출할 수 있고, 제2 및 제3 에피택셜 스택(30 및 40)은 적색, 녹색 및 청색광 중 다른 하나를 방출할 수 있다.
에피택셜 스택(20, 30 및 40) 각각은 기판(10)의 전방 방향(이하 "전방 방향"이라함)으로 광을 방출한다. 예를 들어, 하나의 에피택셜 스택으로부터 방출된 광은 광 경로에 위치한 임의의 다른 에피택셜스택(들)을 통해 전방 방향으로 진행한다. 여기서, "전방 방향"은 기판(10)으로부터 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)이 적층되는 방향을 의미할 수 있다.
이하, 기판(10)의 "전방 방향"은 "위쪽 방향"을 의미하고, 기판(10)의 "후방 방향"은 "아래쪽 방향"을 의미 할 수 있다. 그러나, 위에서 정의된 용어, 즉 "위쪽 방향" 및 "아래쪽 방향"은 상대적인 방향이고, 발광 적층 구조체의 에피택셜 스택이 배열되거나 적층되는 방향에 따라 달라질 수 있다.
에피택셜 스택(20, 30 및 40) 각각은 위쪽 방향으로 광을 방출하고, 에피택셜 스택(20, 30 및 40) 각각은 그 아래에 배치된 에피택셜 스택으로부터 방출된 광의 대부분을 투과한다. 특히, 제1 에피택셜 스택(20)으로부터 방출된 광은 제2 에피택셜 스택(30) 및 제3 에피택셜 스택(40)을 통과하여 전방 방향으로 진행하고, 제2 에피택셜 스택(30)으로부터 방출된 광은 제3 에피택셜 스택(40)을 통과하여 전방 방향으로 진행한다. 이와 같이, 최하부의 에피택셜 스택 이외의 나머지 에피택셜 스택 중 적어도 일부 또는 전부는 투광성 물질로 형성될 수 있다. 투광성 물질은 특정 파장의 광 또는 특정 파장의 광의 일부를 투과하는 물질, 또는 전체 광을 투과하는 물질일 수 있다. 예시적인 실시예에서, 에피택셜 스택(20, 30 및 40) 각각은 그 아래에 배치된 에피택셜 스택으로부터 방출된 광의 60% 이상을 투과할 수 있다. 다른 예시적인 실시예에서, 에피택셜 스택(20, 30 및 40) 각각은 그 아래에 배치된 에피택셜 스택으로부터 방출된 광의 80% 이상을 투과할 수 있다. 또 다른 예시적인 실시예에서, 에피택셜 스택(20, 30 및 40) 각각은 그 아래에 배치된 에피택셜 스택으로부터 방출된 광의 90% 이상을 투과할 수 있다.
예시적인 실시예에 따른 발광 적층 구조체의 에피택셜 스택(20, 30 및 40)은 각각 에피택셜 스택에 발광 신호를 인가하는 신호 라인을 연결함으로써 독립적으로 구동될 수 있다. 또한, 예시적인 실시예에 따른 발광 적층 구조체는 에피택셜 스택(20, 30 및 40)으로부터 광이 방출되는지의 여부에 따라 다양한 색상을 구현할 수 있다. 또한, 서로 다른 파장의 광을 방출하는 에피택셜 스택은 서로 수직으로 중첩되도록 형성되기 때문에, 발광 적층 구조체를 형성하는 것이 가능하다.
도 2A 및 도 2B는 예시적인 실시예에 따른 발광 적층 구조체의 단면도이다.
도 2A를 참조하면, 예시적인 실시예에 따른 발광 적층 구조체는 제1, 제2 및 제3 접착층(60a, 60b, 60c)을 사이에 두고 기판(10) 상에 배치된 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)을 포함한다. 제1 접착층(60a)은 도전성 또는 비도전성 물질로 형성될 수 있다. 몇몇의 예시적인 실시예에서, 제1 접착층(60a)의 일부는 제1 접착층(60a)을 기판(10)에 전기적으로 연결하기 위한 도전성을 가질 수 있다. 제1 접착층(60a)은 투명 또는 불투명 물질로 형성될 수 있다. 예시적인 실시예에서, 기판(10)이 불투명 물질로 형성되고 기판(10) 상에 배선부 등이 형성되는 경우, 제1 접착층(60a)은 불투명 물질, 예를 들어 광을 흡수하는 물질로 형성될 수 있다. 제1 점착층(60a)을 위한 흡광 물질로는 각종 중합체 접착제, 예를 들어 에폭시계 중합체 접착제가 사용될 수 있다.
제2 및 제3 접착층(60b 및 60c)은 비도전성 물질로 형성되고 투광성 물질을 포함할 수 있다. 예를 들어, 제2 및 제3 접착층(60b 및 60c)으로서는 광학적으로 투명한 접착제가 사용될 수 있다. 제2 및 제3 접착층(60b 및 60c)은 광학적으로 투명하고 각각의 에피택셜 스택에 안정적으로 접착될 수 있는 한 다양한 물질을 포함할 수 있다. 예를 들어, 제2 및 제3 접착층(60b 및 60c)은 유기 물질로서 에폭시 중합체, 다양한 포토레지스트, 파릴렌, PMMA(폴리(메틸 메타크릴레이트)), BCB(벤조시클로부텐) SU-8 등을 포함할 수 있고, 무기 물질로서 산화 규소, 산화 알루미늄, 용융 유리 등을 포함할 수 있다. 몇몇의 예시적인 실시예에서, 도전성 산화물이 접착층으로 사용될 수 있다. 이 경우, 도전성 산화물은 다른 구성요소로부터 절연되어야 한다. 유기 물질 또는 무기 물질의 용융 유리가 접착층으로 사용되는 경우, 그 물질은 접착 표면 상에 코팅될 수 있고 진공 상태에서 고온 및 고압으로 그 위에 본딩될 수 있다. 접착층으로서 무기 물질(용융 유리를 제외함)이 사용되는 경우, 그 무기 물질은 예를 들어 접착층 상에 무기 물질의 증착, 화학 기계적 평탄화(CMP), 결과적인 구조물의 표면의 플라즈마 처리, 및 고진공에서의 접착을 통해 접착층 상에 본딩될 수 있다.
제1 에피택셜 스택(20)은 서로 순차적으로 적층된 p형 반도체층(25), 활성층(23) 및 n형 반도체층(21)을 포함한다. 제2 에피택셜 스택(30)은 순차적으로 겹겹이 적층된 p형 반도체층(35), 활성층(33) 및 n형 반도체층(31)을 포함한다. 제3 에피택셜 스택(40)은 순차적으로 겹겹이 적층된 p형 반도체층(45), 활성층(43) 및 n형 반도체층(41)을 포함한다.
제1 에피택셜 스택(20)의 p형 반도체층(25), 활성층(23) 및 n형 반도체층(21)은 예를 들어 적색광을 방출하는 반도체 물질을 포함할 수 있다.
적색광을 방출하는 반도체 물질은 알루미늄 갈륨 비소화물(AlGaAs), 갈륨 비소 인화물(GaAsP), 알루미늄 갈륨 인듐 인화물(AlGaInP), 갈륨 인화물(GaP) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 에피택셜 스택(20)의 p형 반도체층(25)의 아래에는 제1 p형 접촉 전극(27)이 제공될 수 있다. 제1 에피택셜 스택(20)의 제1 p형 접촉 전극(27)은 단층 또는 다층 금속으로 형성될 수 있다. 예를 들어, Al, Ti, Cr, Ni, Au, Ag, Ti, Sn, Ni, Cr, W 및 Cu와 같은 금속 또는 이들의 합금을 포함하는 다양한 물질이 제1 p형 접촉 전극으로 사용될 수 있다. 제1 p형 접촉 전극(27)은 제1 에피택셜 스택(20)의 위쪽 방향으로의 광출력 효율을 향상시키기 위해 높은 반사율을 갖는 금속을 포함할 수 있다.
제2 에피택셜 스택(30)은 순차적으로 적층된 p형 반도체층(35), 활성층(33) 및 n형 반도체층(31)을 포함한다. p형 반도체층(35), 활성층(33) 및 n형 반도체층(31)은 예를 들어 녹색광을 방출하는 반도체 물질을 포함할 수 있다. 녹색광을 방출하는 반도체 물질은 인듐 갈륨 질화물(InGaN), 갈륨 질화물(GaN), 갈륨 인화물(GaP), AlGaInP, AlGaP 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 에피택셜 스택(30)의 p형 반도체층(35) 아래에는 제2 p형 접촉 전극(37)이 제공된다. 제2 p형 접촉 전극(37)은 제1 에피택셜 스택(20)과 제2 에피택셜 스택(30)의 사이, 구체적으로는 제2 접착층(60b)과 제2 에피택셜 스택(30)의 사이에 개재된다.
제3 에피택셜 스택(40)은 순차적으로 적층된 p형 반도체층(45), 활성층(43) 및 n형 반도체층(41)을 포함한다. p형 반도체층(45), 활성층(43) 및 n형 반도체층(41)은 예를 들어 청색광을 방출하는 반도체 물질을 포함할 수 있다. 청색광을 방출하는 반도체 물질은 GaN, InGaN, 셀렌화아연(ZnSe) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 에피택셜 스택(40)의 p형 반도체층(45)의 아래에는 제3 p형 접촉 전극(47)이 제공된다. 제3 p형 접촉 전극(47)은 제2 에피택셜 스택(30)과 제3 에피택셜 스택(40)의 사이, 구체적으로는 제3 접착층(60c)과 제3 에피택셜 스택(40)의 사이에 개재된다.
도시된 예시적인 실시예에서, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 n형 반도체층(21, 31 및 41) 및 p형 반도체층(25, 35 및 45) 각각은 단층 구조를 갖는 것으로 도시되어 있지만, 몇몇의 예시적인 실시예에서, 각각의 층은 다층 구조를 갖거나 초격자층(supperlattic layer)을 포함할 수 있다. 또한, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 활성층(23, 33 및 43)은 단일 양자 우물 구조 또는 다중 양자 우물 구조를 포함할 수 있다.
제2 및 제3 p형 접촉 전극(37 및 47)은 제2 및 제3 에피택셜 스택(30 및 40)을 실질적으로 덮는다. 제2 및 제3 p형 접촉 전극(37 및 47)은 그 아래에 배치된 에피택셜 스택으로부터 방출된 광을 투과할 수 있는 투명한 도전성 물질로 형성될 수 있다. 예를 들어, 제2 및 제3 p형 접촉 전극(37 및 47) 각각은 투명 도전성 산화물(TCO)로 형성될 수 있다. 투명 도전성 산화물은 산화 주석(SnO), 산화 인듐(InO2), 산화 아연(ZnO), 산화 인듐 주석(ITO), 인듐 주석 산화 아연(ITZO) 등을 포함할 수 있다. 투명 도전성 화합물은 증발기 및 스퍼터를 사용하여 화학 기상 증착(CVD) 및 물리 기상 증착(PVD)을 통해 증착될 수 있다. 제2 및 제3 p형 접촉 전극(37 및 47)은 아래에 더욱 상세히 기재되는 바와 같이 투과율을 만족시키는 한도 내에서, 제조 공정에서 식각 스토퍼로서 기능하기에 충분한 두께, 예를 들어 약 두께 2000Å 또는 약 2 ㎛의 두께를 가질 수 있다.
공통 라인은 제1, 제2 및 제3 p형 접촉 전극(27, 37 및 47)에 연결될 수 있다. 공통 라인은 공통 전압을 공급하는 라인일 수 있다. 또한, 발광 신호 라인은 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 n형 반도체층(21, 31 및 41)에 각각 연결될 수 있다. 예시적인 실시예에서, 공통 전압(SC)은 공통 라인을 통해 제1 p형 접촉 전극(27), 제2 p형 접촉 전극(37) 및 제3 p형 접촉 전극(47)에 인가되고, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 발광은 각각 발광 신호 라인을 통해 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 n형 반도체층(21, 31 및 41)에 발광 신호를 인가함으로써 제어된다. 예시적인 구현예에서, 제1 발광 신호(SR)는 적색광을 방출하기 위한 신호일 수 있고, 제2 발광 신호(SG)는 녹색광을 방출하기 위한 신호일 수 있고, 제3 발광 신호(SB)는 청색광을 방출하기 위한 신호일 수 있다.
공통 전압이 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 p형 반도체층(25, 35 및 45)에 인가되는 것으로 설명되고 발광 신호(SR, SG 및 SB)은 각각 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 n형 반도체층(21, 31 및 41)에 인가되는 것으로 도시되어 있으나, 본 발명의 개념이 이에 제한되는 것은 아니다. 또 다른 예시적인 실시예에서, 공통 전압은 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 n형 반도체층(21, 31 및 41)에 인가될 수 있고, 발광 신호 (SR, SG 및 SB)는 각각 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 p형 반도체층(25, 35 및 45)에 인가될 수 있다.
도 2B는, 공통 전압이 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 n형 반도체층(21, 31 및 41)에 인가되고 발광 신호(SR, SG 및 SB)가 각각 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 p형 반도체층(25, 35 및 45)에 인가되는 본 발명의 개념의 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 2B를 참조하면, 도시된 예시적인 실시예에 따른 발광 적층 구조는, 에피택셜 스택(20, 30 및 40)의 층이 n형 반도체층(21, 31 및 41), 활성층(23, 33 및 43) 및 p형 반도체층 (25, 35 및 45)의 순서로 형성되는 것을 제외하고 도 1과 실질적으로 유사하다. 이 경우, n형 반도체층(21, 31 및 41)의 아래에는 n형 접촉 전극(29, 39 및 49)이 각각 제공될 수 있다. 이와 같이, 실질적으로 유사한 구성요소의 상세한 설명은 중복을 피하기 위해 생략하기로 한다.
예시적인 실시예에 따르면, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)은 각각 관련 발광 신호에 응답하여 구동된다. 보다 구체적으로, 제1 에피택셜 스택(20)은 제1 발광 신호(SR)에 의해 구동되고, 제2 에피택셜 스택(30)은 제2 발광 신호(SG)에 의해 구동되고, 제3 에피택셜 스택(40)은 제3 발광 신호(SB)에 의해 구동된다. 제1, 제2 및 제3 발광 신호(SR, SG 및 SB)는 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)에 독립적으로 인가되므로, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)은 서로 독립적으로 구동될 수 있다. 발광 적층 구조는 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)으로부터 위쪽 방향으로 방출된 제1, 제2 및 제3 색상의 광의 조합에 의해 다양하게 결정될 수 있는 색상의 광을 발생할 수 있다.
색상을 디스플레이할 때, 상이한 색상의 광이 상이한 평면으로부터 방출되지 않지만, 상이한 색상의 광이 중첩 영역으로부터 방출되므로, 예시적인 실시예에 따른 발광 적층 구조는 발광 소자를 소형화할 수 있다.
일반적으로, 상이한 색상의 광, 예를 들어 적색, 녹색 및 청색광을 방출하는 종래의 발광 소자는 풀 컬러(full color)를 구현하도록 동일한 평면 상에 서로 이격된다. 이 경우, 각각의 발광 소자가 동일한 평면 상에 배치될 때, 그 소자는 비교적 큰 면적을 차지한다. 그러나, 에시적인 구현예에 따른 발광 소자는 서로 다른 색상의 광을 방출하도록 하나의 영역에서 서로 중첩되는 적층 구조를 포함하므로, 풀 컬러가 상당히 작은 면적에서 구현될 수 있다. 이와 같이, 작은 면적에서 고해상도 소자가 제조될 수 있다.
또한, 종래의 발광 소자가 적층 방식으로 제조되더라도, 종래의 발광 소자는 각 발광 소자에 대한 라인을 통해 개개의 발광 소자와의 연결을 위한 개개의 접촉부를 형성함으로써 제조될 수 있으므로, 복잡한 구조로 인해 제조 복잡성이 증가할 수 있다. 그러나, 예시적인 실시예에 따른 발광 적층 구조는 하나의 기판 상에 다중 에피택셜 적층 구조체를 형성하고, 최소 공정을 통해 다중 에피택셜 적층 구조체에 접촉부를 형성하고, 접촉부와 다중 에피택셜 스택 구조체를 연결함으로써 형성될 수 있다. 또한, 개개의 색상의 발광 소자가 제작되고 개별적으로 실장되는 종래의 디스플레이 소자 제조 방법과 비교하여, 본 발명의 개념에 따르면, 복수의 발광 소자 대신에 하나의 발광 적층 구조만 실장됨으로써, 제조 방법이 상당히 단순화된다.
예시적인 실시예에 따른 발광 적층 구조체는 고순도 및 고효율의 유색광을 제공하기 위한 다양한 구성요소를 추가로 포함할 수 있다. 예를 들어, 예시적인 실시예에 따른 발광 적층 구조체는 비교적 짧은 파장의 광이 보다 긴 파장의 광을 방출하는 에피택셜 스택으로 진행하는 것을 차단하는 파장 통과 필터를 포함할 수 있다.
이하, 예시적인 실시예에 따른 발광 적층 구조체의 설명은 도 1 내지 도 2B의 것과의 차이점에 초점을 둘 것이다. 또한, 이하에서는, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 n형 반도체층(21, 31 및 41)에 발광 신호가 인가되는 것으로 설명되고, 공통 전압은 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 p형 반도체층(25, 35 및 45)에 인가되는 것으로 설명되지만, 본 발명의 개념이 이에 제한되는 것은 아니다.
도 3은 예시적인 실시예에 따른 발광 적층 구조체의 단면도이다.
도 3을 참조하면, 예시적인 실시예에 따른 발광 적층 구조체는 제1 에피택셜 스택(20)과 제2 에피택셜 스택(30)의 사이에 제1 파장 통과 필터(71)를 포함할 수 있다.
제1 파장 통과 필터(71)는 제1 에피택셜 스택(20)으로부터 방출된 제1 색상의 광을 투과할 수 있고, 제1 색상의 광을 제외한 임의의 다른 광을 차단 또는 반사할 수 있다. 이와 같이, 제1 에피택셜 스택(20)으로부터 방출된 제1 색상의 광은 위쪽 방향으로 진행할 수 있지만, 제2 및 제3 에피택셜 스택(30 및 40)으로부터 방출된 제2 및 제3 색상의 광은 제1 에피택셜 스택(20)을 향해 진행하지 않을 수 있고, 제1 파장 통과 필터(71)에 의해 반사되거나 차단될 수 있다.
제1 색상의 광보다 높은 에너지 및 짧은 파장을 갖는 제2 및 제3 색상의 광이 제1 에피택셜 스택(20)에 입사될 때, 제2 및 제3 색상의 광은 제1 에피택셜 스택(20)에서 추가적인 발광을 유도할 수 있다. 도시된 예시적인 실시예에서, 제2 및 제3 색상의 광은 제1 파장 통과 필터(71)에 의해 제1 에피택셜 스택(20)으로 입사되는 것이 방지된다.
제2 에피택셜 스택(30)과 제3 에피택셜 스택(40)의 사이에는 제2 파장 통과 필터(73)가 제공될 수 있다. 제2 파장 통과 필터(73)는 제1 및 제2 에피택셜 스택(20 및 30)으로부터 방출된 제1 및 제2 색상의 광을 투과할 수 있고, 제1 및 제2 색상의 광을 제외한 임의의 다른 광을 반사 또는 차단할 수 있다. 이와 같이, 제1 및 제2 에피택셜 스택(20 및 30)으로부터 방출된 제1 및 제2 색상의 광은 위쪽 방향으로 진행할 수 있지만, 제3 에피택셜 스택(40)으로부터 방출된 제3 색상의 광은 제1 및 제2 에피택셜 스택(20)을 향해 진행하지 않을 수 있고, 제2 파장 통과 필터(73)에 의해 반사되거나 차단될 수 있다.
제1 및 제2 색상의 광보다 높은 에너지 및 짧은 파장을 갖는 제3 색상의 광이 제1 및 제2 에피택셜 스택(20 및 30)에 입사될 때, 제3 색상의 광은 제1 및 제2 에피택셜 스택(20 및 30)의 추가 발광을 유도할 수 있다. 도시된 예시적인 실시예에서, 제3 파장의 광은 제2 파장 통과 필터(73)에 의해 제1 및 제2 에피택셜 스택(20 및 30)으로 입사되는 것이 방지된다.
예시적인 실시예에 따른 발광 적층 구조체는 균일한 광을 제공하기 위한 다양한 구성요소를 추가로 포함할 수 있다. 예를 들어, 몇몇의 예시적인 실시예에서의 발광 적층 구조체는 광출력 표면 상에서 다양한 요철 부분을 가질 수 있다.
도 4 내지 도 6은 예시적인 실시예에 따른 발광 적층 구조체의 단면도이다.
도 4 내지 도 6을 참조하면, 예시적인 실시예에 따른 발광 적층 구조체는 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40) 중 적어도 하나의 n형 반도체층의 상면에서 요철부(PR)를 포함할 수 있다.
도 4를 참조하면, 요철부(PR)는 제1 에피택셜 스택(20) 상에 형성될 수 있다. 도 5를 참조하면, 요철부(PR)는 제1 및 제3 에피택셜 스택(20 및 40) 상에 각각 제공될 수 있다. 도 6을 참조하면, 요철부(PR)는 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40) 상에 각각 제공될 수 있다. 요철부(PR)를 포함하는 에피택셜 스택에서, 요철부(PR)는 에피택셜 스택의 광출력 면에 해당하는 n형 반도체층 상에 제공될 수 있다.
요철부(PR)는 다변 피라미드형, 반구형 및 무작위로 배열된 거친 표면과 같은, 발광 효율을 향상시키기 위한 다양한 형상으로 형성될 수 있다. 요철부(PR)는 다양한 식각 공정을 이용한 텍스처링(texturing)을 통해 형성될 수 있다. 그렇지 않으면, 요철부(PR)는 요철부를 갖는 패터닝된 사파이어 기판을 이용하여 형성될 수 있다. 패터닝된 사파이어 기판이 해당하는 에피택셜 스택으로부터 제거될 때, 패터닝된 사파이어 기판상의 요철 부분이 해당하는 에피택셜 스택으로 전사될 수 있다.
예시적인 실시예에서, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40) 각각으로부터 방출된 광은 가시성(visibility)의 차이를 유발할 수 있는 상이한 세기를 가질 수 있다. 예시적인 실시예에 따르면, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 광출사면에 요철부(PR)를 선택적으로 형성함으로써 발광 효율이 향상될 수 있으므로, 제1 내지 제3 색상의 광에 대한 가시성의 차이가 감소될 수 있다. 예를 들어, 적색및/또는 청색광은 녹색광보다 가시성이 낮을 수 있다. 이와 같이, 제1 에피택셜 스택(20) 및/또는 제3 에피택셜 스택(40)을 텍스처링하는 것은 에피택셜 스택으로부터 방출된 광 사이의 가시성의 차이를 감소시킬 수 있다. 특히, 발광 적층 구조체의 최하부에는 적색광에 해당하는 에피택셜 스택이 배치될 수 있으므로, 적색광의 세기가 작을 수 있다. 이와 같이, 적색광을 방출하는 에피택셜 스택의 상면에 요철부(PR)를 형성함으로써 광효율이 향상될 수 있다.
예시적인 실시예에 따른 발광 적층 구조체는 다양한 색상을 표현할 수 있는 발광 소자로 형성될 수 있으므로, 그 발광 적층 구조체는 아래에서 보다 상세하게 설명될 픽셀로서 채용될 수 있다.
도 7은 예시적인 실시예에 따른 디스플레이 소자의 평면도이고, 도 8은 도 7의 P1 부분의 확대 평면도이다.
도 7 및 도 8을 참조하면, 예시적인 실시예에 따른 디스플레이 소자(100)는 텍스트, 비디오, 사진, 2차원 또는 3차원 이미지 등과 같은 시각적 정보를 표시할 수 있다.
디스플레이 소자(100)는 닫힌 다각형 체인 또는 회로를 형성하도록 닫힌 루프를 갖는 직선 세그먼트를 포함하는 다각형, 원형, 곡면을 포함하는 타원형 등, 반원형, 직선 또는 곡면을 포함하는 반타원형 등과 같은 여러 가지 형상으로 제공될 수 있다. 이하에서는, 디스플레이 소자(100)는 실질적으로 직사각형 형상을 갖는 것으로 설명되지만, 본 발명의 개념이 이에 제한되는 것은 아니다.
디스플레이 소자(100)는 이미지를 표시하는 복수의 픽셀(110)을 포함한다. 각각의 픽셀(110)는 이미지를 표시하는 최소 단위에 해당할 수 있다. 각각의 픽셀(110)은 도 1 내지 도 6을 참조하여 설명한 예시적인 실시예에 따른 발광 적층 구조체를 포함할 수 있고, 백색광 및/또는 유색광을 방출할 수 있다.
예시적인 실시예에서, 각각의 픽셀(110)은 적색광을 방출하는 제1 서브픽셀(110R), 녹색광을 방출하는 제2 서브픽셀(110G) 및 청색광을 방출하는 제3 서브픽셀(110B)을 포함한다. 제1, 제2 및 제3 서브픽셀(110R, 110G 및 110B)는 전술한 발광 적층 구조체의 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)에 각각 해당할 수 있다.
픽셀(110)은 행과 열의 매트릭스로 배열된다. 본원에서 사용되는 바와 같이, 행과 열의 매트릭스로 배열되는 픽셀(110)은 열을 따라 정확하게 일렬로 배열되거나 픽셀(110)의 위치 등이 변화될 수 있도록 실질적으로 지그재그 형상으로 열을 따라 배열되는 픽셀(110)을 지칭할 수 있다.
도 9는 예시적인 실시예에 따른 디스플레이 소자의 블록도이다.
도 9를 참조하면, 예시적인 실시예에 따른 디스플레이 소자(100)는 타이밍 컨트롤러(350), 스캔 구동부(310), 데이터 구동부(330), 배선부 및 픽셀을 포함한다. 각각의 픽셀이 복수의 서브픽셀을 포함하는 경우, 각각의 서브픽셀은 배선부를 통해 스캔 구동부(310), 데이터 구동부(330) 등에 연결될 수 있다.
타이밍 컨트롤러(350)는 디스플레이 소자(100)를 구동하기 위해 외부(예를 들어, 이미지 데이터를 전송하는 외부 시스템)로부터 다양한 제어 신호 및 이미지 데이터를 수신한다. 타이밍 컨트롤러(350)는 수신된 이미지 데이터를 재배열하고 재배열된 데이터를 데이터 구동부(330)에 제공할 수 있다. 타이밍 컨트롤러(350)는 스캔 구동부(310) 및 데이터 구동부(330)를 구동하기 위해 스캔 제어 신호 및 데이터 제어 신호를 생성하고, 생성된 스캔 제어 신호 및 생성된 데이터 제어 신호를 스캔 구동부 (310) 및 데이터 구동부(330)에 제공할 수 있다.
스캔 구동부(310)는 타이밍 컨트롤러(350)로부터 제공된 스캔 제어 신호에 해당하는 스캔 신호를 생성할 수 있다. 데이터 구동부(330)는 타이밍 컨트롤러(350)로부터 제공되는 데이터 제어 신호 및 이미지 데이터에 해당하는 데이터 신호를 생성할 수 있다.
배선부는 복수의 신호 라인을 포함한다. 특히, 배선부는 스캔 구동부(310)와 서브픽셀을 연결하는 스캔 라인(130R, 130G 및 130B)(이하, 일괄하여 도면부호 "130"으로 나타냄) 및 데이터 구동부(330)와 서브픽셀을 연결하는 데이터 라인(120)을 포함한다. 스캔 라인(130)은 각각의 픽셀(110)의 서브픽셀에 연결될 수 있다. 따라서, 각각의 픽셀(110)의 서브픽셀에 연결된 스캔 라인은 "제1, 제2 및 제3 스캔 라인(130R, 130G 및 130B)"으로 지칭된다.
배선부는 타이밍 컨트롤러(350)와 스캔 구동부(310), 타이밍 컨트롤러(350)와 데이터 구동부(330), 또는 임의의 다른 구성요소를 연결할 수 있고, 디스플레이 소자(100)를 구동하기 위해 사용될 수 있는 관련 신호를 전달하기 위한 복수의 라인을 포함할 수 있다.
스캔 라인(130)은 스캔 구동부(310)에 의해 생성된 스캔 신호를 서브픽셀에 제공한다. 데이터 구동부(330)에 의해 생성된 데이터 신호는 데이터 라인(120)으로 출력된다.
서브픽셀은 스캔 라인(130) 및 데이터 라인(120)에 연결된다. 서브픽셀은 스캔 라인(130)으로부터 스캔 신호가 공급될 때 데이터 라인(120)으로부터 수신된 데이터 신호에 응답하여 선택적으로 발광한다. 예를 들어, 각각의 프레임 기간 동안, 각각의 서브픽셀은 수신된 데이터 신호에 해당하는 휘도를 갖는 광을 방출한다. 흑색 휘도에 해당하는 데이터 신호가 공급되는 서브픽셀은 해당 프레임 기간 동안 발광하지 않으므로, 흑색을 표시할 수 있다.
예시적인 실시예에서, 서브픽셀은 수동 구동 방식 또는 능동 구동 방식으로 구동될 수 있다. 디스플레이 소자(100)가 능동 구동 방식으로 구동되는 경우, 디스플레이 소자(100)는 스캔 신호 및 데이터 신호 외에도, 이에 추가로 공급된 제1 및 제2 픽셀 전압에 기초하여 구동될 수 있다.
도 10은 예시적인 실시예에 따른 하나의 서브픽셀을 도시하는 회로도이다. 특히, 예시적인 실시예에 따른 회로도는 수동형 디스플레이 소자에 포함된 적색 서브픽셀(110R)과 같은 서브픽셀에 해당할 수 있다. 제2 및 제3 서브픽셀(110G 및 110B)은 제1 서브픽셀(110R)과 실질적으로 동일한 방식으로 구동될 수 있으므로, 중복을 피하기 위해 제2 및 제3 서브픽셀(110G 및 110B)에 대한 반복 설명은 생략하기로 한다.
도 10을 참조하면, 제1 서브픽셀(110R)은 제1 스캔 라인(130R)과 데이터 라인(120) 사이에 연결된 발광 소자 (150)를 포함한다. 발광 소자(150)는 제1 에피택셜 스택(20)에 해당할 수 있다. p형 반도체층과 n형 반도체층의 사이에 임계 전압 이상의 전압이 인가되면, 제1 에피택셜 스택(20)은 인가된 전압의 크기에 해당하는 휘도로 발광한다. 특히, 제1 서브픽셀(110R)의 발광은 제1 스캔 라인(130R)에인가되는 스캔 신호의 전압 및/또는 데이터 라인(120)에 인가되는 데이터 신호의 전압을 조절함으로써 제어될 수 있다.
도 11은 예시적인 실시예에 따른 제1 서브픽셀을 도시하는 회로도이다. 예시적인 실시예에 따른 회로도는 능동형 디스플레이 소자에 포함된 서브픽셀에 해당할 수 있다.
디스플레이 소자(100)가 능동형 디스플레이 소자인 경우, 제1 서브픽셀(110R)에는 스캔 신호 및 데이터 신호뿐만 아니라 제1 및 제2 화소 전압(ELVDD 및 ELVSS)이 추가로 공급될 수 있다.
도 11을 참조하면, 제1 서브픽셀(110R)은 적어도 하나의 발광 소자(150) 및 그 발광 소자(150)에 연결된 트랜지스터 유닛을 포함한다.
발광 소자(150)는 제1 에피택셜 스택(20)에 해당할 수 있다 . 발광 소자(150)의 n형 반도체층은 트랜지스터 유닛을 통해 제1 픽셀 전압(ELVDD)에 연결될 수 있고, p형 반도체층은 제2 픽셀 전압(ELVSS)에 연결될 수 있다. 제1 픽셀 전압(ELVDD) 및 제2 픽셀 전압(ELVSS)은 서로 다른 전위를 가질 수 있다. 예를 들어, 제2 픽셀 전압(ELVSS)의 전위는 발광 소자(150)의 임계 전압보다 작지 않으면서 제1 픽셀 전압(ELVDD)의 전위보다 낮을 수 있다. 발광 소자(150)는 트랜지스터 유닛 의해 제어되는 구동 전류에 해당하는 휘도로 발광할 수 있다.
예시적인 실시예에 따르면, 트랜지스터 유닛은 제1 및 제2 트랜지스터(M1 및 M2) 및 스토리지 커패시터(Cst)를 포함한다. 그러나, 트랜지스터 유닛의 구조는 다양하게 변형될 수 있고, 도 11에 도시된 구조로 제한되지 않는다.
제1 트랜지스터(M1)(스위칭 트랜지스터)의 소스 전극은 데이터 라인(120)에 연결되고, 드레인 전극은 제1 노드(N1)에 연결된다. 제1 트랜지스터(M1)의 게이트 전극은 제1 스캔 라인(130R)에 연결된다. 제1 스캔 라인(130R)으로부터 제1 트랜지스터(M1)를 턴온(turn on)하기에 충분한 전압의 스캔 신호가 공급되면, 제1 트랜지스터(M1)는 턴온되어 데이터 라인(120)과 제1 노드(N1)를 연결한다. 이 경우, 해당 프레임의 데이터 신호가 데이터 라인(120)에 공급되어, 그 데이터 신호가 제1 노드(N1)에 전달된다. 제1 노드(N1)에 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제2 트랜지스터(M2)(구동 트랜지스터)의 소스 전극은 제1 픽셀 전압(ELVDD)에 연결되고, 그의 드레인 전극은 n형 반도체층에 연결된다. 제2 트랜지스터(M2)의 게이트 전극은 제1 노드(N1)에 연결된다. 제2 트랜지스터(M2)는 제1 노드(N1)의 전압에 기초하여, 발광 소자(150)에 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 제1 말단은 제1 픽셀 전압(ELVDD)에 연결되고, 그의 제2 말단은 제1 노드(N1)에 연결된다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 공급되는 데이터 신호에 해당하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 그 충전된 전압을 유지한다.
도 11은 두 개의 트랜지스터를 포함하는 트랜지스터 유닛을 도시하고 있으나, 본 발명?l 개념이 이에 제한되는 것은 아니고, 트랜지스터 유닛의 구조는 다양하게 변경 또는 변형될 수 있다. 예를 들어, 트랜지스터 유닛은 더 많은 트랜지스터, 더 많은 커패시터 등을 포함할 수 있다. 제1 및 제2 트랜지스터, 스토리지 커패시터 및 신호 라인의 구조는 당업계에 잘 알려져 있으므로, 이의 상세한 설명은 생략하기로 한다.
도 12는 예시적인 실시예에 따른 픽셀의 평면도이고, 도 13은 도 12의 I-I' 선을 따라 절취한 단면도이다.
도 12 및 도 13을 참조하면, 예시적인 실시예에 따른 픽셀은 복수의 에피택셜 스택이 적층된 발광 영역, 및 평면에서 볼 때 발광 영역을 둘러싸는 주변 영역을 포함한다. 복수의 에피택셜 스택은 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)을 포함한다.
발광 영역의 적어도 일측에는 배선부를 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)에 연결하기 위한 접촉부가 제공된다. 접촉부는 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)에 공통 전압을 인가하기위한 공통 접촉부(50c), 제1 에피택셜 스택(20)에 발광 신호를 제공하기 위한 제1 접촉부(20c), 제2 에피택셜 스택(30)에 발광 신호를 제공하기 위한 제2 접촉부(30c), 및 제3 에피택셜 스택(40)에 발광 신호를 제공하기 위한 제3 접촉부(40c)를 포함한다.
발광 적층 구조체가 평면에서 볼 때 실질적으로 사각형 형상을 갖는 경우, 접촉부(20c, 30c, 40c 및 50c)는 그 사각형 형상의 각각의 모서리에 해당하는 영역에 배치될 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니고, 발광 적층 구조체의 형상에 따라 접촉부(20c, 30c, 40c 및 50c)의 위치가 다양하게 변경될 수 있다.
공통 접촉부(50c)에는 공통 패드 전극(59c) 및 공통 패드(59p)가 제공된다. 공통 패드 전극(59c)은 공통 브릿지 전극(59b) 또는 직접 접촉에 의해 제1, 제2 및 제3 p형 접촉 전극(27, 37 및 47)을 통해 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)에 전기적으로 연결된다. 제1 접촉부(20c)에는 제1 패드 전극(29c) 및 제1 패드(29p)가 제공된다. 제1 패드 전극(29c)은 제1 n형 접촉 전극(29)을 통해 제1 에피택셜 스택(20)과 전기적으로 연결된다.
제2 접촉부(30c)에는 제2 패드 전극(39c) 및 제2 패드(39p)가 제공된다. 제2 패드 전극(39c)은 제2 브리지 전극(39b)을 통해 제2 에피택셜 스택(30)과 전기적으로 연결된다.
제3 접촉부(40c)에는 제3 패드 전극(49c) 및 제3 패드(49p)가 제공된다. 제3 패드 전극(49c)은 제3 브릿지 전극(49b)을 통해 제3 에피택셜 스택(40)과 전기적으로 연결된다.
공통 패드 전극(59c)과 공통 패드(59p), 제1 패드 전극(29c)과 제1 패드(29p), 제2 패드 전극(39c)과 제2 패드(39p), 및 제3 패드 전극(49c)과 제3 패드(49p)는 중첩되도록 제공될 수 있고, 평면에서 볼 때 실질적으로 동일한 형상 및 실질적으로 동일한 면적을 가질 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니고, 공통 패드 전극(59c)와 공통 패드(59p), 제1 패드 전극(29c)과 제1 패드(29p), 제2 패드 전극(39c)과 제2 패드(39p), 및 제3 패드 전극(49c)와 제3 패드(49p)는 다양한 형상 및 면적을 가질 수 있다. 도시된 예시적인 실시예에서, 공통 패드 전극(59c)와 공통 패드(59p), 제1 패드 전극(29c)와 제1 패드(29p), 제2 패드 전극(39c)과 제2 패드(39p), 및 제3 패드 전극(49c)과 제3 패드(49p)는 서로 완전히 중첩되도록 실질적으로 동일한 형상 및 실질적으로 동일한 면적을 갖는 것으로 설명하기로 한다.
오믹 전극(27')은 제1 p형 접촉 전극(27)과 중첩되도록 접촉부를 제외한 발광 영역에 제공된다. 오믹 전극(27')은 제1 p형 접촉 전극(27)과 제1 에피택셜 스택(20)의 p형 반도체 층을 전기적으로 연결하도록 제공될 수 있고, 하나 이상의 오믹 전극을 포함 할 수 있다. 예를 들어, 도시된 예시적인 실시예에서 나타낸 바와 같이, 3 개의 오믹 전극(27')이 제공될 수 있다. 오믹 접촉용 오믹 전극(27')은 다양한 물질로 형성될 수 있다. 예를 들어, p형 오믹 전극에 해당하는 오믹 전극(27')은 Au(Zn) 또는 Au(Be)를 포함할 수 있다. 이 경우, 오믹 전극(27')의 재료의 반사율은 Ag, Al 또는 Au와 같은 물질의 반사율보다 낮기 때문에, 추가의 반사 전극이 추가로 배치될 수 있다. 특히, 추가 반사 전극의 재료로서 Ag, Au 등이 사용될 수 있고, Ti, Ni, Cr 또는 Ta와 같은 물질로 형성된 금속 접착층이 인접한 구성요소와의 접착을 위해 배치될 수 있다. 이 경우, 금속 접착층은 Ag, Au 등을 포함하는 반사 전극의 상면 및 하면에 얇게 증착될 수 있다.
오믹 전극(27')은 제1 접촉부(20c)로부터 이격된 영역에 배치될 수 있다. 예를 들어, 오믹 전극(27')은 전류 확산을 위해 가능한 한 제1 접촉부(20c)로부터 이격될 수 있다. 또한, 오믹 전극(27')은 제2 및 제3 접촉부(30c 및 40c)로부터 이격 된영역에 배치될 수 있다. 이와 같이, 제1, 제2 및 제3 패드(29p, 39p 및 49p)를 형성할 때 또는 기판(10)과 본딩될 때 발광 적층 구조체의 하부에 형성될 수 있는 단차(step)가 최소화될 수 있다.
공통 접촉부(50c) 및 제1, 제2 및 제3 접촉부(20c, 30c 및 40c)에 해당할 수 있고 공통 패드(59p) 및 제1, 제2 및 제3 패드(29p, 39p 및 49p)와 전기적으로 연결되는 배선부 (10) 및/또는 박막 트랜지스터와 같은 구동 요소가 기판(10) 상에 추가로 제공될 수 있다. 이 경우, 공통 라인은 공통 패드(59p)에 연결될 수 있고, 제1, 제2 및 제3 발광 신호 라인은 제1, 제2 및 제3 패드(29p, 39p 및 49p)에 각각 연결될 수 있다.
기판(10), 제1 에피택셜 스택(20), 제2 에피택셜 스택 (30) 및 제3 에피택셜 스택(40) 사이에는 접착층, 접촉 전극 및 파장 통과 필터가 제공된다.
특히, 예시적인 실시예에 따르면, 발광 적층 구조체는 제1 접착층(60a)을 사이에 두고 기판(10) 상에 제공된다.
발광 적층 구조체는 순차적으로 적층된 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40), 공통 접촉부(50c), 및 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)에 연결된 제1, 제2 및 제3 접촉부(20c, 30c 및 40c)를 포함한다.
배선부는 기판(10) 상에 형성될 수 있고, 공통 접촉부(50c) 및 제1, 제2 및 제3 접촉부(20c, 30c 및 40c)는 공통 접촉부(50c) 및 제1, 제2 및 제3 접촉부(20c, 30c 및 40c)를 도전성 접착층(61)을 통해 기판(10)의 배선부와 전기적으로 연결할 수 있다.
도전성 접착층(61)은 솔더 페이스트 또는 은 페이스트와 같은 전도성 페이스트, 도전성 수지 또는 이방성 도전성 필름을 포함할 수 있다.
기판(10)이 도전성 접착층(61)을 포함하지 않는 경우, 기판(10)과 발광 적층 구조체의 사이에, 발광 적층 구조체를 기판(10)에 부착하기 위한 제1 접착층(60a)이 제공될 수 있다.
제1 에피택셜 스택(20)은 발광 적층 구조체의 최하부에 제공된다. 제1 에피택셜 스택(20)의 일부 영역은, 하측으로 돌출되어 있고 상측으로 함몰된 메사(mesa) 구조를 가질 수 있다. 특히, 제1 에피택셜 스택(20)의 p형 반도체층, 활성층 및 n형 반도체층의 일부가 제거되어 n형 반도체층을 아래쪽 방향으로 노출시킬 수 있다. 이하, 제1 에피택셜 스택(20)의 p형 반도체층, 활성층 및 n형 반도체층의 일부를 제거함으로써 함몰된 부분은 이하 "리세스"로 지칭될 수 있고, 메사가 형성되는 부분은 "돌출부"로 지칭될 수 있다. 이 경우, 평면에서 볼 때, 리세스는 제1 접촉부(20c)에 해당하는 영역, 구체적으로는 제1 패드(29p)가 형성된 영역 내에 제공된다. 예시적인 실시예에서, 리세스의 크기는 아래에 설명되는 바와 같이 발광 적층 구조체와 기판(10)을 본딩할 때 형성될 수 있는 단차를 최소화하기 위해 제1 패드(29p)의 크기보다 작을 수 있다.
제1 에피택셜 스택(20)의 하면, 특히 기판(10)과 마주하는 제1 에피택셜 스택(20)의 표면에는 제1 절연층(81)이 배치된다. 제1 절연층(81)에는 복수의 접촉홀이 형성되어 있다. 리세스 및 돌출부에 해당하는 제1 절연층(81)의 영역에는 접촉홀이 각각 제공된다.
리세스에 해당하는 접촉홀에는 제1 에피택셜 스택(20)의 n형 반도체층과 접촉하는 제1 n형 접촉 전극(29)이 제공된다. 돌출부에 해당하는 접촉홀에는 제1 에피택셜 스택(20)의 p형 반도체 층과 접촉하는 오믹 전극(27')이 제공된다.
제1 n형 접촉 전극(29)은 다양한 도전성 물질로 형성될 수 있고, 다양한 금속 및 이들의 합금 중 적어도 하나로 형성될 수 있다. 예시적인 실시예에 있어서, 제1 n형 접촉 전극(29)은 AuGe 또는 AuTe와 같은 Au 합금으로 형성될 수 있다. 제1 p형 오믹 전극(27')은 Au(Zn) 또는 Au(Be)를 포함할 수 있다. 이때, 오믹 전극(27')의 재료의 반사율은 Ag, Al, Au 등과 같은 물질의 반사율보다 낮으므로, 추가적인 반사 전극이 추가로 배치될 수 있다. 예시적인 실시예에서, 추가의 반사 전극의 재료로서 Ag, Au 등이 사용될 수 있고, Ti, Ni, Cr 또는 Ta와 같은 물질로 형성된 금속 접착층이 인접한 요소와의 접착을 위해 배치될 수 있다. 이 경우, Ag, Au 등을 포함하는 반사 전극의 상면 및 하면에는 접착층이 얇게 증착될 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니고, 제1 n형 접촉 전극(29) 또는 오믹 전극(27')은 다양한 다른 물질로 형성될 수 있다.
오믹 전극(27') 및 제1 절연 층(81)상에는 제1 p형 접촉 전극(27), 공통 패드 전극(59c) 및 제1, 제2 및 제3 패드 전극(29c, 39c 및 49c)이 제공된다. 공통 접촉부(50c)에는 공통 패드 전극(59c)이 제공되고, 제1, 제2 및 제3 패드 전극(29c, 39c 및 49c)는 제1, 제2 및 제3 접촉부(20c, 30c 및 40c)에 각각 제공된다. 이 경우, 제1 p형 접촉 전극(27)과 공통 패드 전극(59c)은 일체로 형성될 수 있고, 전기적 연결을 위해 오믹 전극(27')과 접촉할 수 있다.
제1 p형 접촉 전극(27)은 제1 에피택셜 스택(20)으로부터 방출된 광을 반사하도록 반사율을 갖는 물질로 형성될 수 있다. 제1 절연층(81)은 제1 에피택셜 스택(20)으로부터 방출된 광의 반사를 돕기 위해 반사율을 가질 수 있다. 예를 들어, 제1 절연층(81)은 전방향 반사층(omni-directional reflector(ODR)) 구조를 가질 수 있다.
공통 패드 전극(59c)과 제1, 제2 및 제3 패드 전극(29c, 39c 및 49c)은 서로 이격되어 전기적/물리적으로 절연된다. 공통 패드 전극(59c) 및 제1, 제2 및 제3 패드 전극(29c, 39c 및 49c)은 공통 접촉부(50c) 및 제1, 제2 및 제3 접촉부(20c, 30c 및 40c)에 각각 해당하는 영역을 덮기에 충분한 크기를 가질 수 있다. 또한, 공통 패드 전극(59c) 및 제1, 제2 및 제3 패드 전극(29c, 39c 및 49c)은 실질적으로 동일한 물질을 포함하고 동일한 층 상에 배치될 수 있다.
특히, 제1 패드 전극(29c)은 제1 접촉부(20c)에 해당하는 영역을 덮고 제1 에피택셜 스택(20)의 리세스보다 크게 형성된다. 또한, 제2 및 제3 패드 전극(39c 및 49c) 및 공통 패드 전극(59c)은 제2 접촉부 (30c), 제3 접촉부(40c) 및 공통 접촉부(50c)에 각각 해당하는 영역을 덮을 수 있고, 제1 패드 전극(29c)의 크기와 동일 또는 유사한 크기를 갖도록 제공될 수 있다. 제1 패드 전극(29c)의 크기가 리세스의 크기보다 크기 때문에, 나중에 제1 패드(29p)를 형성할 때 리세스로 인한 단차의 영향이 최소화될 수 있다. 제1 패드 전극(29c) 외에도, 제2 및 제3 패드 전극(39c 및 49c) 및 공통 패드 전극(59c)은 실질적으로 동일한 높이로 동일한 절연층 상에 제공될 수 있고, 제2 및 제3 패드(39p 및 49p) 및 공통 패드(59p)에 연결된 브릿지 전극(후술 함)과의 접촉부가 좁게 형성 되더라도, 충분한 넓은 면적으로 제공될 수 있다. 이와 같이, 제1, 제2 및 제3 패드 전극(29c, 39c 및 49c) 및 공통 패드 전극(59c)으로 인해 제1 에피택셜 스택(20)의 후면에 형성될 수 있는 단차가 최소화될 수 있다.
제1, 제2 및 제3 패드 전극 (29c, 39c 및 49c) 및 공통 패드 전극(59c)이 형성된 제1 에피택셜 스택(20)의 후면에는 제2 절연층(83)이 제공된다. 제2 절연층(83)은 공통 접촉부(50c) 및 제1, 제2 및 제3 접촉부(20c, 30c 및 40c)에 해당하는 영역에서 접촉홀을 포함한다. 공통 패드 전극(59c) 및 제1, 제2 및 제3 패드 전극(29c, 39c 및 49c)의 하면의 일부는 제2 절연층(83)에 형성된 접촉홀을 통해 노출된다. 제2 절연층(83)의 접촉홀은 공통 패드 전극(59c) 및 제1, 제2 및 제3 패드 전극(29c, 39c 및 49c)보다 작게 형성될 수 있다.
공통 패드(59p) 및 제1, 제2 및 제3 패드(29p, 39p 및 49p)는 제2 절연층(83)의 아래에 제공된다. 공통 패드(59p)는 공통 접촉부(50c) 상에 배치되고, 접촉홀을 통해 공통 패드 전극(59c)에 연결된다. 제1, 제2 및 제3 패드(29p, 39p 및 49p)는 제1, 제2 및 제3 접촉부(20c, 30c 및 40c)에 각각 배치되고, 접촉홀을 통해 제1, 제2 및 제3 패드 전극(29c, 39c 및 49c)에 각각 연결된다. 공통 패드(59p) 및 제1, 제2 및 제3 패드(29p, 39p 및 49p)는 제2 절연층(83)의 하면으로부터 아래쪽 방향으로 돌출된다. 도전성 접착층(61)은 공통 패드(59p) 및 제1, 제2 및 제3 패드(29p, 39p 및 49p)의 하부면에 각각 제공되어, 공통 패드(59p) 및 제1, 제2 및 제3 패드(29p, 39p 및 49p)가 기판 (10)에 부착되도록 한다. 제1 접착층(60a)은 공통 패드(59p) 및 제1, 제2 및 제3 패드(29p, 39p 및 49p)가 제공되지 않는, 기판 (10)과 제2 절연층(83)의 사이에 제공된다.
제1 에피택셜 스택(20)의 상면에는 제3 절연층(85)이 제공된다. 제1 에피택셜 스택(20)은 공통 접촉부(50c) 및 제2 및 제3 접촉부(30c 및 40c)에서 수직으로 관통하는 접촉홀을 갖는다. 공통 패드 전극(59c) 및 제2 및 제3 패드 전극(39c 및 49c)의 상면의 일부는 제1 에피택셜 스택(20)의 접촉홀에 의해 노출된다. 공통 패드 전극(59c)과 제2 및 제3 에피택셜 스택(30 및 40)을 연결하는 공통 브릿지 전극 (59b), 제2 패드 전극(39c)과 제2 에피택셜 스택(30)을 연결하는 제2 브리지 전극(39b), 및 제3 패드 전극(49c)와 제3 에피택셜 스택(40)을 연결하는 제3 브릿지 전극(49b)은 제1 에피택셜 스택(20)의 접촉홀에 제공된다. 제1 에피택셜 스택(20)으로부터의 절연을 위한 제3 절연층(85)은 접촉홀의 내벽에 제공된다.
제2 접착층(60b)은 제1 에피택셜 스택(20) 및 제3 절연층(85)에 제공되고, 제1 파장 통과 필터(71), 제2 p형 접촉 전극(37), 제2 에피택셜 스택(30) 및 제4 절연층(87)은 제2 접착제층(60b) 상에 순차적으로 제공된다. 제2 에피택셜 스택(30)은 바닥면으로부터 위쪽 방향으로 적층된 p형 반도체층, 활성층 및 n형 반도체층을 포함할 수 있다.
제1 파장 통과 필터(71), 제2 p형 접촉 전극(37), 제2 에피택셜 스택(30) 및 제4 절연층(87)은 공통 접촉부(50c) 및 제2 및 제3 접촉부(30c 및 40c)에서 수직으로 관통하는 접촉홀을 갖는다.
공통 접촉부(50c)에서, 제1 파장 통과 필터(71) 및 제2 p형 접촉 전극(37)은 제1 직경을 갖는 접촉홀 갖고, 제2 에피택셜 스택(30) 및 제4 절연층(87)은 제1 직경보다 큰 제2 직경을 갖는 접촉홀을 갖는다. 제4 절연층(87)은 모든 접촉홀의 측벽에 제공되므로, 접촉홀에 형성된 공통 브릿지 전극(59b)은 접촉홀의 주위에 배치된 구성요소로부터 절연된다. 그러나, 제2 에피택셜 스택(30)의 접촉홀은 하부 접촉홀의 직경보다 큰 직경을 가지므로, 제2 p형 접촉 전극(37)의 상면의 일부는 더 큰 직경을 갖는 접촉홀에서 노출된다. 공통 접촉부(50c)에 형성된 접촉홀에는 공통 브릿지 전극(59b)이 형성되어 있으므로, 공통 브릿지 전극(59b)과 제2 p형 접촉 전극(37)은 서로 직접 접촉하고 연결될 수 있다.
제2 접촉부(30c)에서, 제1 파장 통과 필터(71), 제2 p형 접촉 전극(37), 제2 에피택셜 스택(30) 및 제4 절연층(87)은 실질적으로 동일한 직경을 갖는 접촉홀을 갖는다. 제4 절연층(87)에 형성된 접촉홀은 이 접촉홀의 외면을 따라 제2 에피택셜 스택(30)의 상면을 노출시킬 수 있다. 제2 브릿지 전극(39b)은 접촉홀에 제공되므로, 제2 브릿지 전극(39b)은 제2 에피택셜 스택(30)의 상면의 일부, 특히 제2 에피택셜 스택 상에 제공된 제4 절연층(87)의 접촉홀을 덮는다. 이와 같이, 제2 브릿지 전극(39b)은 제2 에피택셜 스택(30)의 상부와 직접 접촉하고 연결될 수 있다. 제2 에피택셜 스택 (30)의 상부는 n형 반도체층에 해당할 수 있다. 제1 파장 통과 필터(71), 제2 p형 접촉 전극(37), 제2 에피택셜 스택(30) 및 제4 절연층(87)에 제공된 접촉홀의 측벽 상에는 제4 절연층(87)이 제공되므로, 그 안에 제공된 제2 브릿지 전극(39b)은 접촉홀의 주위에 배치된 구성요소로부터 절연된다.
제3 접촉부(40c)에서, 제1 파장 통과 필터(71), 제2 p형 접촉 전극(37), 제2 에피택셜 스택(30) 및 제4 절연층(87)은 실질적으로 동일한 직경을 갖는 접촉홀을 갖는다. 제1 파장 통과 필터(71), 제2 p형 접촉 전극(37), 제2 에피택셜 스택(30) 및 제4 절연층(87)에 제공된 접촉홀의 측벽 상에는 제4 절연층(87)이 제공되므로, 그 안에 제공된 제2 브릿지 전극(39b)은 접촉홀 주위에 배치된 구성요소로부터 절연된다.
제3 접착층(60c)은 제2 에피택셜 스택(30) 상에 제공된다. 제3 접착층(60c) 상에는 제2 파장 통과 필터(73), 제3 p형 접촉 전극(47), 제3 에피택셜 스택(40) 및 제5 절연층(89)이 순차적으로 제공된다. 제3 에피택셜 스택(40)은 바닥면으로부터 위쪽 방향으로 적층된 p형 반도체층, 활성층 및 n형 반도체층을 포함할 수 있다.
제2 파장 통과 필터(73), 제3 p형 접촉 전극(47), 제3 에피택셜 스택(40) 및 제5 절연층(89)은 공통 접촉부(50c) 및 제3 접촉부(40c)에서 수직으로 관통하는 접촉홀을 갖는다. 제2 접촉부(30c)에 해당하는 제2 파장 통과 필터(73), 제3 p형 접촉 전극(47), 제3 에피택셜 스택(40) 및 제5 절연층(89)에는 접촉홀이 제공되지 않는다.
공통 접촉부(50c)에서, 제2 파장 통과 필터(73) 및 제3 p형 접촉 전극(47)은 제3 직경을 갖는 접촉홀을 가지고, 제3 에피택셜 스택(40) 및 제5 절연층(89)은 제3 직경보다 큰 제4 직경을 갖는 접촉홀을 갖는다. 제5 절연층(89)은 모든 접촉홀의 측벽에 제공되므로, 그 안에 제공된 공통 브릿지 전극(59b)은 접촉홀 주위에 배치 된 구성요소로부터 절연된다. 그러나, 제3 에피택셜 스택(40)에 형성된 접촉홀이 하부 접촉홀의 직경보다 큰 직경을 가지므로, 제3 p형 접촉 전극(47)의 상면의 일부는 더 큰 직경을 갖는 접촉홀에서 노출된다. 공통 접촉부(50c)에 제공된 접촉홀에는 공통 브릿지 전극(59b)이 형성되어 있으므로, 공통 브릿지 전극(59b)과 제3 p형 접촉 전극(47)은 서로 직접 접촉하고 연결될 수 있다.
제3 접촉부(40c)에서, 제2 파장 통과 필터(73), 제3 p형 접촉 전극(47), 제3 에피택셜 스택(40) 및 제5 절연층(89)은 실질적으로 동일한 직경을 갖는 접촉홀을 갖는다. 제5 절연층(89)은 접촉홀의 외면을 따라 제3 에피택셜 스택(40)의 상면을 노출시키는 접촉홀을 갖는다. 제3 브리지 전극(49b)은 접촉홀에 제공되므로, 제3 브릿지 전극(49b)은 제3 에피택셜 스택(40)의 상면의 일부, 특히 제3 에피택셜 스택(40) 상에 제공된 제5 절연층(89)의 접촉홀을 덮는다. 이와 같이, 제3 브릿지 전극(49b)은 제3 에피택셜 스택(40)의 상부와 직접 접촉하여 연결될 수 있다. 제3 에피택셜 스택(40)의 상부는 n형 반도체층에 해당할 수 있다. 제2 파장 통과 필터(73), 제3 p형 접촉 전극(47), 제3 에피택셜 스택(40) 및 제5 절연층(89)에 제공된 접촉홀의 측벽 상에는 제5 절연층(89)이 제공되므로, 그 안에 제공된 제3 브리지 전극(49b)은 접촉홀 주위에 배치된 구성요소로부터 절연된다.
제1, 제2, 제3, 제4 및 제5 절연층(81, 83, 85, 87 및 89)은 다양한 유기/무기 절연 물질로 형성될 수 있으나, 본 발명의 개념이 절연층을 형성하는 특정 물질로 제한되는 것은 아니다. 예를 들어, 제1, 제2, 제3, 제4 및 제5 절연층(81, 83, 85, 87 및 89)은 실리콘 질화물, 실리콘 산화물 등을 포함하는 무기 절연 물질 또는 폴리이미드를 포함하는 유기 절연 물질로 형성될 수 있다.
예시적인 실시예에서, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 상면, 특히 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 n형 반도체층 각각의 상면에 요철부가 선택적으로 제공될 수 있다. 요철부는 발광 영역에 해당하는 부분에만 제공될 수거나, 각각의 n형 반도체층의 전체 상면에 제공될 수 있다.
몇몇의 예시적인 실시예에서, 제5 절연층(89)은 발광 적층 구조체의 측면에 제공될 수 있고, 제5 절연층(89) 외에도 추가적인 광불투과(light-opaque)층이 더 제공될 수 있다. 광불투과층은 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)으로부터의 광이 발광 적층 구조체의 측면으로 출사되는 것을 방지하기 위한 차광층일 수 있고, 광을 흡수 또는 광을 반사하는 물질을 포함할 수 있다. 광불투과층은 광을 흡수 또는 반사하는 한 특별히 제한되지 않는다. 예시적인 실시예에서, 광불투과층은 분산 브래그 반사(distributed Bragg reflector(DBR)) 유전체 반사경(dielectric mirror)이거나 또는 절연층 상에 형성된 금속성 반사층일 수 있거나, 또는 흑색의 유기 중합체층일 수 있다. 금속성 반사층이 광불투과층으로서 사용되는 경우, 금속성 반사층은 다른 발광 적층 구조체의 구성요소로부터 전기적으로 절연될 수 있다.
발광 적층 구조체의 측면에 광불투과층이 제공되는 경우, 특정 발광 적층 구조체로부터 방출된 광이 인접 발광 적층 구조체에 영향을 미치는 것을 방지하거나, 인접 발광 적층 구조체 사이에서 발생할 수 있는 색혼합 현상을 방지하는 것이 가능할 수 있다.
예시적인 실시예에 따른 발광 적층 구조체에서, 공통 패드 전극(59c)을 통해 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)에 공통 전압이 인가되고, 제1, 제2 및 제3 발광 신호는 제1, 제2 및 제3 패드 전극(29c, 39c 및 49c)을 통해 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)에 각각 인가된다. 특히, 공통 패드 전극(59c)은 제1 p형 접촉 전극(27) 및 오믹 전극(27')을 통해 제1 에피택셜 스택(20)의 p형 반도체층에 전기적으로 연결되고, 공통 브릿지 전극(59b) 및 제2 p형 접촉 전극(37)을 통해 제2 에피택셜 스택(30)의 p형 반도체층에 전기적으로 연결되고, 공통 브리지 전극(59b) 및 제3 p형 접촉 전극(47)을 통해 제3 에피택셜 스택(40)의 p형 반도체층에 전기적으로 연결된다. 제1 패드 전극(29c)은 제1 n형 접촉 전극(29)을 통해 제1 에피택셜 스택(20)의 n형 반도체층에 전기적으로 연결되고, 제2 패드 전극(39c)은 제2 브리지 전극(39b)을 통해 제2 에피택셜 스택(30)의 n형 반도체층에 전기적으로 연결되고, 제3 패드 전극(49c)은 제3 브릿지 전극(49b)을 통해 제3 에피택셜 스택(40)의 n형 반도체층에 전기적으로 연결된다.
이러한 방식으로, 공통 전압이 공통 접촉부(50c)에인가되고 발광 신호가 각각 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)에 인가됨에 따라, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)은 독립적으로 발광하도록 제어될 수 있으므로, 각각의 에피택셜 스택이 발광하는지의 여부에 따라 색상이 다양하게 구현될 수 있다.
예시적인 실시예에 따른 발광 적층 구조체는 후술하는 바와 같이 기판(10) 상에 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)을 순차적으로 적층함으로써 제조될 수 있다.
도 14, 도 16, 도 18, 도 20, 도 22, 도 24, 도 26, 도 28, 도 30 및 도 32는 기판(10) 상에 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)을 형성하는 방법을 도시하는 평면도이다. 도 15A, 도 15B, 도 17, 도 19A, 도 19B, 도 21, 도 23, 도 25A, 도 25B, 도 27A, 도 27B, 도 29, 도 31A 내지 도 31E, 및 도 33A 내지 도 33E는 도 14, 도 16, 도 18, 도 20, 도 22, 도 24, 도 26, 도 28, 도 30 및 도 32의 I-I'선을 따라 절취한 단면도이다.
도 14 및 도 15A를 참조하면, 제1 임시 기판(10p) 상에 제1 에피택셜 스택(20)을 형성한다. 예시적인 실시예에서, 제1 임시 기판(10p)은 제1 에피택셜 스택(20)을 형성하기 위한 반도체 기판일 수 있으며, 예를 들어 GaAs 기판일 수 있다. 제1 에피택셜 스택(20)은, 제1 임시 기판(10p) 상에 n형 반도체층, 활성층 및 p형 반도체층을 형성하고 n형 반도체층, 활성층 및 p형 반도체층의 일부를 제거함으로써 형성될 수 있는, 리세스(RC) 및 돌출부(PTR)를 포함하는 메사 구조를 갖도록 형성될 수 있다. 리세스(RC)는 제1 접촉부(20c)에 해당하는 영역에 제공되고, 리세스(RC)가 형성될 영역을 제외한 임의의 다른 영역과의 단차를 감소시키기 위해, 나중에 형성될 제1 패드 전극(29c) 또는 제1 패드(29p)보다 작게 형성될 수 있다.
도 14 및 도 15B를 참조하면, 메사 구조가 형성된 제1 에피택셜 스택(20) 상에 제1 절연층(81)을 형성하고, p형 반도체층 상에 오믹 전극(27')을 형성한다.
예시적인 실시예에 따른 오믹 전극(27')은 하기의 공정을 통해 형성될 수 있다: 증착을 통해 제1 에피택셜 스택(20) 상에 절연층을 형성하는 공정, 포토레지스트를 코팅하는 공정, 노광 및 현상을 통해 포토레지스트를 패터닝하는 공정, 포토레지스트 패턴을 마스크로 이용하여 습식 식각 또는 건식 식각을 통해 접촉홀을 형성하는 공정, 포토레지스트 패턴이 제공된 제1 에피택셜 스택(20)의 전방면(front surface) 상에 오믹 전극층을 증착하는 공정, 및 포토레지스트 패턴을 들어 올리는(lifting off) 공정. 예시적인 실시예에서, 오믹 전극(27')은 AuBe 및 Au 층 중 적어도 하나를 증착함으로써 형성될 수 있다.
도 16 및 도 17을 참조하면, 제1 절연층(81) 상에 제1 n형 접촉 전극(29)을 형성한다. 제1 n형 접촉 전극(29)은 리세스 내에 제공될 수 있고, 제1 n형 접촉 전극(29)의 직경은 리세스의 직경보다 작을 수 있다.
예시적인 실시예에 따른 제1 n형 접촉 전극(29)은 하기의 공정을 통해 형성될 수 있다: 포토레지스트를 코팅하는 공정, 노광 및 현상을 통해 포토레지스트를 패터닝하는 공정, 포토레지스트 패턴을 마스크로 이용하여 습식 식각 또는 건식 식각을 통해 접촉홀을 형성하는 공정, 제1 n형 접촉 전극(29)의 재료를 포토레지스트 패턴이 제공된 제1 에피택셜 스택(20)의 전방면에 증착하는 공정, 및 포토레지스트 패턴을 들어 올리는 공정. 예시적인 실시예에서, 제1 n형 접촉 전극(29)은 AuGe 층을 증착함으로써 형성될 수 있다.
도 18 및 도 19A를 참조하면, 오믹 전극(27') 및 제1 n형 접촉 전극(29)이 형성된 제1 절연층(81) 상에 공통 패드 전극(59c), 제1 p형 접촉 전극(27) 및 제1, 제2 및 제3 패드 전극(29c, 39c 및 49c)을 형성한다. 여기서, 공통 패드 전극(59c)과 제1 p형 접촉 전극(27)은 일체로 형성될 수 있다.
공통 패드 전극(59c), 제1 p형 접촉 전극(27) 및 제1, 제2 및 제3 패드 전극(29c, 39c 및 49c)은 도전성 물질을 증착하고 예를 들어 포토리소그래피를 이용하여, 증착된 도전성 물질을 패터닝함으로써 형성될 수 있다.
도 18 및 도 19B를 참조하면, 공통 패드 전극(59c), 제1 p형 접촉 전극(27) 및 제1, 제2 및 제3 패드 전극(29c, 39c 및 49c) 상에 제2 절연층(83)을 형성한다. 제2 절연층(83)은 리세스와 돌출부 사이의 단차를 보상하기에 충분한 두께를 갖도록 형성될 수 있다. 제2 절연층(83)이 충분한 두께로 형성된 후, 평탄화가 수행되어 제2 절연층(83)의 표면을 평탄화할 수 있다. 평탄화는 CMP 등을 사용하여 수행될 수 있다.
도 20 및 도 21를 참조하면, 제2 절연층(83)을 패터닝하여 제1, 제2 및 제3 접촉부(20c, 30c 및 40c) 및 공통 접촉부(50c)에 접촉홀을 각각 형성한다. 제1, 제2 및 제3 접촉부(20c, 30c, 40c) 및 공통 접촉부(50c)에 형성된 접촉홀은 제1, 제2 및 제3 패드 전극(29c, 39c, 49c) 및 공통 패드 (59c)의 상면의 일부를 노출시킨다.
도 22 및 도 23을 참조하면, 제2 절연층(83)이 형성된 제1 에피택셜 스택(20) 상에 공통 패드(59p) 및 제1, 제2 및 제3 패드(29p, 39p 및 49p)를 형성한다. 예시적인 실시예에서, 공통 패드 전극(59c) 및 제1, 제2 및 제3 패드 전극(29c, 39c 및 49c)은 단일 공정으로 형성될 수 있으므로, 동일한 층 상에서 실질적으로 동일한 물질을 포함할 수 있다.
공통 패드(59p) 및 제1, 제2 및 제3 패드(29p, 39p 및 49p)는 공통 접촉부(50c) 및 제1, 제2 및 제3 접촉부(20c, 30c 및 40c)에 해당하는 영역에 제공될 수 있고, 공통 접촉부(50c) 및 제1, 제2 및 제3 접촉부(20c, 30c 및 40c)에 해당하는 영역을 덮도록 형성된다. 공통 패드(59p) 및 제1, 제2 및 제3 패드(29p, 39p 및 49p)가 가능한 한 넓게 형성됨에 따라, 각각의 에피택셜 스택으로부터 발생된 열이 쉽게 방산될 수 있고, 기판에 본딩될 때 오정렬의 가능성이 감소될 수 있다. 또한, 제1 패드(29p)는 리세스가 형성된 영역보다 더 크게 형성되므로, 리세스의 단차로 인한 접착 결함이 방지될 수 있다.
공통 패드(59p) 및 제1, 제2 및 제3 패드(29p, 39p 및 49p)는 도전성 물질로 형성 될 수 있으며, 예를 들어 Al, Ti, Cr, Ni, Au, Ag. Ti, Sn, Ni, Cr, W 및 Cu 또는 이들의 합금과 같은 다양한 금속을 포함할 수 있다. 또한, 공통 패드(59p) 및 제1, 제2 및 제3 패드(29p, 39p 및 49p)는 단일층 또는 다층으로 형성될 수 있다. 공통 패드(59p) 및 제1, 제2 및 제3 패드 (29p, 39p 및 49p)가 다층으로 형성되는 경우, 특정 금속이 확산되는 것을 방지하기 위해 배리어 금속층이 추가될 수 있다. 예시적인 실시예에서, 공통 패드(59p) 및 제1, 제2 및 제3 패드(29p, 39p 및 49p)는 AuSn으로 형성될 수 있고, Sn의 확산을 방지하기 위해 패드(59p, 29p, 39p 및 49p)와 전극(50c, 29c, 39c 및 49c) 사이에 Cr, Ti, Ni, W 또는 이들의 합금을 포함하는 배리어 층이 추가될 수 있다.
도 24, 도 25A 및 도 25B를 침조하면, 제1 임시 기판(10p) 상에 형성된 제1 에피택셜 스택(20)은 제1 접착제층(60a)이 형성된 기판(10) 상에 뒤집어서 부착될 수 있다. 이와 같이, 제1 에피택셜 스택(20)의 층은 p형 반도체층, 활성층 및 n형 반도체층의 순서로 기판(10)의 상부면에 배치된다.
도전성 접착층(61)은 공통 패드(59p) 및 제1, 제2 및 제3 패드(29p, 39p 및 49p)에 해당하도록 기판(10)의 영역에 형성된다. 제1 임시 기판(10p)은 도 25B에 도시된 바와 같이 공통 패드(59p) 및 제1, 제2 및 제3 패드(29p, 39p 및 49p)를 도전성 접착층(61)에 마주하도록 제1 임시 기판(10p)에 정렬시킨 후 상부로부터 아래쪽 방향으로 가압될 있다.
도 26 및 도 27A를 참조하면, 제1 에피택셜 스택(20) 및 제1 절연층(81)의 일부를 제거함으로써 접촉홀을 형성한다. 접촉홀은 공통 접촉부(50c) 및 제2 및 제3 접촉부(30c 및 40c)에 각각 형성되므로, 공통 패드 전극(59c) 및 제2 및 제3 패드 전극(39c 및 49c)의 상면이 노출된다.
도 26 및 도 27B을 참조하면, 제1 에피택셜 스택(20) 상에 제3 절연층(85)을 형성한다. 제3 절연층(85)은 제1 에피택셜 스택(20)의 상면 및 접촉홀의 측면에 형성되므로, 공통 패드 전극(59c) 및 제2 및 제3 패드 전극(39c 및 49c)은 노출된 상태로 유지된다.
제3 절연층(85)은 제1 에피택셜 스택(20)의 상면에 절연 물질을 포함하는 층을 형성하고, 포토리소그래피를 이용하여 접촉홀의 이방성 식각함으로써 형성될 수 있다.
제1 에피택셜 스택(20)에 형성된 접촉홀은 충분한 직경을 갖는 것으로 도시되어 있지만, 각각의 접촉홀의 실제 직경은 매우 작을 수 있으므로, 제3 에피택셜 스택(20)의 상면에 제3 절연층(85)이 충분한 두께를 갖도록 형성되는 경우 각 접촉홀의 내측면에만 제3 절연층(85)을 형성하는 것이 어려워진다. 예시적인 실시예에서, 아래에 보다 상세하게 설명되는 바와 같이, 각각의 접촉홀의 내측면 상에 제3 절연층(85)을 보다 용이하게 형성하기 위해 추가적인 서브 절연층을 형성하는 공정이 사용될 수 있다.
도 34A 내지 도 34D는 도 27A의 P2에 해당하는 부분을 도시하는 확대 단면도로서, 또 다른 예시적인 실시예에 따라 접촉홀에 제3 절연층(85)을 형성하는 공정을 순차적으로 도시한다. 도 34A 내지 도 34C에 도시된 접촉홀 내에 절연층을 형성하는 공정은 임의의 다른 에피택셜층을 위한 접촉홀 내에 절연층을 형성하는데 적용될 수 있음은 물론이다.
도 34A를 참조하면, 접촉홀을 형성하기 전에 제1 에피택셜 스택(20)의 상면에 제1 서브 절연층(85a)을 형성한다. 도 34B를 참조하면, 제1 서브 절연층(85a) 및 제1 에피택셜 스택(20)을 식각함으로써 제2 패드 전극(39c)의 상면을 노출시킨다. 도 34C를 참조하면, 제1 에피택셜 스택(20), 및 접촉홀이 형성된 제1 서브 절연층(85a) 상에 제2 서브 절연층(85b)을 형성한다. 도 34D를 참조하면, 제2 서브 절연층(85b)을 식각함으로써 제2 패드 전극(39c)의 상면을 다시 노출시킨다. 이와 같이, 접촉홀의 내측면에는 제2 서브 절연층(85b)만이 형성되고, 제1 에피택셜 스택(20)의 상면에는 제1 및 제2 서브 절연층(85a 및 85b)이 형성된다. 이와 같이, 제1 에피택셜 스택(20)의 상면에 제공된 최종 절연층(85)의 두께가 접촉홀의 내측면에 제공된 절연층의 두께보다 크기 때문에, 제1 에피택셜 스택(20)의 상면에 충분한 두께를 가지면서 접촉홀의 내측면을 덮기에 충분히 얇은 절연층을 형성하는 것이 가능하다.
다시 도 27B를 참조하면, 제1 에피택셜 스택(20)의 상면 및 접촉홀의 내측면을 전술한 바와 같이 제3 절연층(85)로 덮는다.
도 28 및 도 29를 참조하면, 제3 절연층(85)이 형성된 제1 에피택셜 스택(20) 상에 공통 브릿지 전극(59b) 및 제2 및 제3 브릿지 전극(39b 및 49b)을 형성한다. 공통 브릿지 전극(59b)은 접촉홀을 통해 공통 패드 전극(59c)과 연결되고, 제2 브릿지 전극(39b)은 접촉홀 통해 제2 패드 전극(39c)과 연결되고, 제3 브릿지 전극(49b)은 접촉홀을 통해 제3 패드 전극(49c)과 연결된다.
도 30 및 31A를 참조하면, 제2 임시 기판 상에 제2 에피택셜 스택(30)을 형성하고, 제2 접착층(60b)을 사이에 두고 제1 에피택셜 스택(20) 상에 제2 에피택셜 스택(30)을 뒤집어서 부착시킬 수 있다. 예시적인 실시예에 따르면, 제2 p형 접촉 전극(37)과 제1 파장 통과 필터(71)는 제2 접착층(60b)과 제2 에피택셜 스택(30)의 사이에 형성될 수 있다. 제2 에피택셜 스택(30)이 제1 에피택셜 스택(20) 상에 부착된 이후에 제2 임시 기판이 제거될 수 있다. 제2 임시 기판은 다양한 방법을 통해 제거될 수 있다. 예를 들어, 제2 임시 기판이 사파이어 기판인 경우, 사파이어 기판은 레이저 리프트 오프(lift-off) 방법, 응력 리프트 오프 방법, 기계적 리프트 오프 방법, 물리적 연마 방법 등에 의해 제거될 수 있다.
몇몇의 예시적인 실시예에있어서, 제2 임시 기판이 제거된 후, 요철부(PR)가 제2 에피택셜 스택(30)의 상면(또는 n형 반도체층)에 형성될 수 있다. 요철부(PR)는 다양한 식각 공정을 이용한 텍스처링을 통해 형성될 수 있다. 그렇지 않으면, 요철부(PR)는 임시 기판으로서 요철부를 갖는 패터닝된 사파이어 기판을 이용하여 형성될 수 있다. 패터닝된 사파이어 기판이 해당하는 에피택셜 스택으로부터 제거 될 때, 패터닝된 사파이어 기판상의 요철부가 해당하는 에피택셜 스택으로 전사된다. 몇몇의 예시적인 실시예에서, 요철부는 마이크로 포토 공정을 이용한 건식 식각, 결정 특성을 이용한 습식 식각, 샌드 블라스트와 같은 물리적 방법을 이용한 텍스처링, 이온 빔 식각, 및 블록 공중합체의 식각 속도 차이를 이용한 텍스처링과 같은 다양한 방법을 통해 형성될 수 있다.
도 30 및 도 31B를 참조하면, 제2 에피택셜 스택(30)의 일부를 제거함으로써 접촉홀을 형성한다. 접촉홀은 공통 접촉부(50c) 및 제2 및 제3 접촉부(30c 및 40c)에 각각 형성되므로, 제2 p형 접촉 전극(37)의 상면의 일부가 노출된다. 제2 p형 접촉 전극(37)은 충분한 두께로 형성될 수 있고 식각 스토퍼로서 기능할 수 있다.
도 30 및 도 31C를 참조하면, 공통 접촉부(50c) 및 제2 및 제3 접촉부(30c 및 40c)에 해당하는 제2 p형 접촉 전극(37), 제1 파장 통과 필터(71) 및 제2 접착층 (60b)의 일부를 제거함으로써 접촉홀에 추가의 접촉홀을 형성한다. 공통 브릿지 전극(59b), 제2 브릿지 전극(39b) 및 제3 브릿지 전극(49b)의 상면의 일부가 접촉홀에 의해 노출된다.
이 경우, 공통 접촉부(50c)에 형성된 추가의 접촉홀은 제2 에피택셜 스택(30)에 형성된 접촉홀보다 작은 직경을 가질 수 있다. 보다 구체적으로, 제2 에피택셜 스택(30)의 일부를 제거함으로써 형성된 접촉홀을 "상부 접촉홀" 이라고 가정하고 제2 p형 접촉 전극(37), 제1 파장 통과 필터(71) 및 제2 접착층(60b)의 일부를 제거함으로써 형성된 접촉홀을 "하부 접촉홀"이라고 가정하면, 상부 접촉홀의 직경은 하부 접촉홀의 직경보다 크다. 이와 같이, 접촉홀이 형성된 후, 상부 접촉홀의 직경이 더 커서 제2 p형 접촉 전극(37)의 상면이 노출된다.
도 30 및 도 31D를 참조하면, 접촉홀이 형성된 제2 에피택셜 스택(30) 상에 제4 절연층(87)을 형성한다. 제4 절연층(87)은 제2 에피택셜 스택(30)의 상면 및 각각의 접촉홀의 측면을 덮도록 형성된다.
공통 브릿지 전극(59b), 제2 브릿지 전극(39b) 및 제3 브릿지 전극(49b)의 상면의 일부를 노출시키도록 제4 절연층(87)이 식각된다. 또한, 제4 절연층(87)에는 제2 접촉부(30c)에 해당하는 제2 에피택셜 스택(30)의 상면의 일부를 노출시키도록 접촉홀이 형성된다.
도 30 및 도 31E를 참조하면, 제4 절연층(87)이 형성된 제2 에피택셜 스택(30) 상에 공통 브릿지 전극(59b), 제2 브릿지 전극(39b) 및 제3 브릿지 전극(49b)을 형성한다. 공통 브릿지 전극(59b)은 노출된 제2 p형 접촉 전극(37)과 직접 접촉할 수 있다. 또한, 제2 브릿지 전극(39b)은 제2 접촉부(30c)에 해당하는 영역에서 제2 에피택셜 스택(30)의 상면의 일부를 노출시키는 제4 절연층(87)의 접촉홀을 덮도록 형성된다. 이러한 방식으로, 제2 브릿지 전극(39b)은 제2 에피택셜 스택(30)의 상면과 직접 접촉할 수 있다.
도 32 및 도 33A를 참조하면, 제3 임시 기판 상에 제3 에피택셜 스택(40)을 형성하고, 제3 에피택셜 스택(40)은 제3 접착제층(60c)을 사이에 두고 제2 에피택셜 스택(30) 상에 뒤집어서 부착될 수 있다. 예시적인 실시예에 따르면, 제3 p형 접촉 전극(47)과 제2 파장 통과 필터(73)는 제3 에피택셜 스택(40)과 제3 접착층(60c)의 사이에 형성될 수 있다. 제3 에피택셜 스택(40)이 제2 에피택셜 스택 (30) 상에 부착된 후에 제3 임시 기판이 제거될 수 있다. 제3 임시 기판은 전술한 제2 임시 기판을 제거하기 위한 것과 실질적으로 동일한 공정을 통해 제거될 수 있다.
몇몇의 예시적인 실시예에서, 제3 임시 기판이 제거된 후, 요철부(PR)가 제3 에피택셜 스택(40)의 상면(또는 n형 반도체층) 상에 형성될 수 있다.
도 32 및 도 33B를 참조하면, 제3 에피택셜 스택(40)의 일부를 제거함으로써 제3 에피택셜 스택(40)에 접촉홀을 형성한다. 접촉홀은 공통 접촉부(50c) 및 제3 접촉부(40c)에 각각 형성되므로, p형 접촉 전극(47)의 상면의 일부가 노출된다. 제3 p형 접촉 전극(47)은 충분한 두께로 형성되고 식각 스토퍼로서 기능할 수 있다.
도 32 및 도 33C를 참조하면, 공통 접촉부(50c) 및 제3 접촉부(40c)에 해당하는 영역을 제거함으로써 제3 p형 접촉 전극(47), 제2 파장 통과 필터(73) 및 제3 접착층(60c)에 접촉홀을 형성한다. 이와 같이, 공통 브릿지 전극(59b), 제2 브릿지 전극(39b) 및 제3 브릿지 전극(49b)의 상면의 일부가 접촉홀에 의해 노출된다.
공통 접촉부(50c)의 제3 p형 접촉 전극(47), 제2 파장 통과 필터(73) 및 제3 접착층(60c)에 형성된 접촉홀은 제3 에피택셜 스택(40)에 형성된 접촉홀보다 작은 직경을 갖는다. 이와 같이, 접촉홀이 형성된 후, 상부 접촉홀의 직경이 더 커서 제3 p형 접촉 전극(47)의 상면이 노출된다.
도 32 및 도 33D를 참조하면, 접촉홀이 형성된 제3 에피택셜 스택(40) 상에 제5 절연층(89)을 형성한다. 제5 절연층(89)은 제3 에피택셜 스택(40)의 상면 및 각각의 접촉홀의 측면을 덮도록 형성된다.
공통 브리지 전극(59b), 제2 브릿지 전극(39b) 및 제3 브릿지 전극(49b)의 상면의 일부를 노출시키도록 제5 절연층(89)을 식각한다. 제3 접촉부(40c)에 해당하는 영역에서 제3 에피택셜 스택(40)의 상면의 일부를 노출시키도록 제5 절연층(89)에 접촉홀을 형성한다.
도 32 및 도 33E를 참조하면, 제5 절연층(89)이 형성된 제3 에피택셜 스택 (40) 상에 공통 브릿지 전극(59b), 제2 브릿지 전극(39b) 및 제3 브릿지 전극(49b)을 형성한다. 공통 브릿지 전극(59b)은 노출된 제3 p형 접촉 전극(47)과 직접 접촉할 수 있다. 또한, 제3 브릿지 전극(49b)은 제3 접촉부(40c)에 해당하는 영역에서 제3 에피택셜 스택(40)의 상면의 일부를 노출시키는 접촉 구멍을 덮도록 형성되므로, 제3 브릿지 전극(49b)은 제3 에피택셜 스택(40)의 상면과 직접 접촉할 수 있다.
몇몇의 예시적인 실시예에서, 제5 절연층(89)은 발광 적층 구조체의 측면에 제공될 수 있고, 제5 절연층(89) 외에도 추가적인 광불투과층이 더 제공될 수 있다. 광불투과층은 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)으로부터의 광이 발광 적층 구조체의 측면을 통해 출사되는 것을 방지하기 위한 차광층일 수 있으므로, 광을 흡수하거나 반사하는 물질을 포함할 수 있다. 광불투과층은 상이한 굴절률의 2개의 절연층을 증착함으로써 형성될 수 있다. 예를 들어, 광불투과층은 저굴절률의 물질 및 고굴절률의 물질을 순차적으로 적층하거나 상이한 굴절률의 절연층을 적층함으로써 형성될 수 있다. 상이한 굴절률의 물질은 특별히 제한되지 않고, 예를 들어 SiO2 및 SiNx를 포함할 수 있다.
전술한 바와 같이, 예시적인 실시예에 따르면, 복수의 에피택셜 스택을 순차적으로 적층한 후, 복수의 에피택셜 스택에 배선부와 접점을 동시에 형성하는 것이 가능하다.
도 35는 예시적인 실시예에 따른 발광 적층 구조체의 개략적 단면도이다.
도 35를 참조하면, 예시적인 실시예에 따른 발광 적층 구조체는 순차적으로 적층된 복수의 에피택셜 스택을 포함한다. 에피택셜 스택은 전면 및 후면을 갖는 실질적으로 플레이트 형상을 갖는 기판(200)에 배치된다.
기판(200)의 전면에는 복수의 에피택셜 스택이 실장될 수 있고, 기판(200)은 다양한 형태로 제공될 수 있다. 기판(200)은 절연 물질로 형성될 수 있다. 기판(200)의 재료는 유리, 석영, 유기 중합체, 유기/무기 복합체 등을 포함할 수 있다. 그러나, 본 발명의 개념이 기판(200)의 특정 재료로 제한되는 것은 아니다. 예를 들어, 기판(200)은 절연성을 갖는 한 다양한 물질을 포함할 수 있다. 예시적인 실시예에서, 기판(200)상에는 각각의 에피택셜 스택에 발광 신호 및 공통 전압을 제공할 수 있는 배선부가 추가로 배치될 수 있다. 특히, 각각의 에피택셜 스택이 능동 매트릭스 방식으로 구동되는 경우, 박막 트랜지스터를 포함하는 구동 소자가 배선부 외에도 기판(200) 상에 추가로 배치될 수 있다. 이와 같이, 기판(200)은 인쇄 회로 기판으로 형성될 수 있거나, 유리, 실리콘, 석영, 유기 중합체 또는 유기/무기 복합체 상에 배선부 및/또는 구동 소자가 형성되어 있는 복잡한 기판으로 구현될 수 있다.
복수의 에피택셜 스택은 기판(200)의 전면에 순차적으로 적층될 수 있다. 복수의 에피택셜 스택 각각은 유색광을 방출한다.
예시적인 실시예에서, 둘 이상의 에피택셜 스택이 겹겹이 배치될 수 있고, 에피택셜 스택은 각각 상이한 파장 대역을 갖는 유색광을 방출할 수 있다. 보다 구체적으로, 복수의 에피택셜 스택은 상이한 에너지 밴드를 가질 수 있다. 이하, 발광 적층 구조체는 기판(200) 상에 배치된 3개의 순차적으로 적층된 에피택셜 스택 층을 포함하는 것으로 설명되지만, 본 발명의 개념이 특정 개수의 적층된 에피택 셜 층으로 제한되는 것은 아니다.
각각의 에피택셜 스택은 다양한 파장 대역 중에서 가시 파장 대역의 유색광을 방출할 수 있다. 최하부의 에피택셜 스택으로부터 방출된 광은 가장 낮은 에너지 밴드를 갖는 가장 긴 파장을 가질 수 있고, 그 위에 배치된 에피택셜 스택으로부터 방출된 광은 더 짧은 파장을 가질 수 있다. 최상부의 에피택셜 스택으로부터 방출된 광은 가장 높은 에너지 밴드를 갖는 가장 짧은 파장을 가질 수 있다. 예를 들어, 제1 에피택셜 스택(220)은 제1 색상의 광(L1)을 방출할 수 있고, 제2 에피택셜 스택(230)은 제2 색상의 광(L2)을 방출할 수 있고, 제3 에피택셜 스택(240)은 제3 색상의 광(L3)을 방출할 수 있다. 제1 내지 제3 색상의 광(L1 내지 L3)은 서로 다른 색상의 광, 예를 들어 다른 파장 대역을 갖는 광에 해당할 수 있고, 제1 내지 제3 색상의 광(L1 내지 L3)의 파장은 순차적으로 짧을 수 있다. 특히, 제1 내지 제3 색상의(L1 내지 L3)은 서로 다른 파장 대역을 가질 수 있고, 제1 색상의 광(L1)에서 제3 색상의 광(L3)으로 갈수록 광의 에너지가 증가할 수 있다.
도시된 예시적인 실시예에서, 제1 색상의 광(L1)은 적색광일 수 있고, 제2 색상의 광(L2)은 녹색광일 수 있고, 제3 색상의 광(L3)은 청색광일 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니다. 발광 적층 구조체가 당업계에 알려진 바와 같이 약 10,000 μm2 미만 또는 다른 예시적인 실시예에서 약 4,000 μm2 미만 또는 2,500 μm2 미만의 표면적을 갖는 마이크로 LED를 포함하는 경우, 제1 에피택셜 스택(220)은 마이크로 LED의 작은 폼 팩터(form factor)로 인해, 작동에 악영향을 미치지 않으면서 적색, 녹색 및 청색광 중 어느 하나를 방출할 수 있고, 제2 및 제3 에피택셜 스택(230 및 240)은 적색, 녹색 및 청색광 중 다른 하나를 방출할 수 있다.
에피택셜 스택(220, 230 및 240) 각각은 기판(200)으로부터 위쪽 방향(이하, "전방 방향"이라함)으로 광을 방출한다. 이 경우, 하나의 에피택셜 스택으로부터 방출된 광은 광의 경로 상에 위치한 임의의 다른 에피택셜 스택(들)을 통해 전방 방향으로 진행한다. 전방 방향은 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)이 적층되는 방향에 해당할 수 있다.
이하, 기판(200)의 전방 방향을 "위쪽 방향"이라고도 하고, 기판(200)의 후방 방향을 "아래쪽 방향"이라고도 한다. 그러나, "위쪽 방향" 및 "아래쪽 방향"이라는 용어는 상대적인 용어이고, 발광 적층 구조체의 에피택셜 스택이 배열되거나 적층되는 방향에 따라 달라질 수 있다.
에피택셜 스택(220, 230 및 240) 각각은 위쪽 방향으로 광을 방출하고, 에피택셜 스택(220, 230 및 240)은 하부 에피택셜 스택으로부터 방출된 광의 대부분을 투과한다. 특히, 제1 에피택셜 스택(220)으로부터 방출된 광은 제2 에피택셜 스택(230) 및 제3 에피택셜 스택(240)을 통과하여 전방 방향으로 진행하고, 제2 에피택셜 스택(230)으로부터 방출된 광은 제3 에피택셜 스택(240)을 통과하여 전방 방향으로 진행한다. 이와 같이, 최하부 에피택셜 스택 이외의 나머지 에피택셜 스택 중 적어도 일부 또는 전부는 투광성 물질로 형성될 수 있다. 예를 들어, 투광성 물질은 특정 파장의 광을 투과하는 물질 또는 특정 파장의 광의 일부를 투과하는 물질뿐만 아니라 전체 광을 투과하는 물질을 포함한다. 예시적인 실시예에서, 에피택셜 스택(220, 230 및 240) 각각은 그 아래에 배치된 에피택셜 스택으로부터 방출된 광의 60% 이상을 투과할 수 있다. 또 다른 예시적인 실시예에서, 에피택셜 스택(220, 230 및 240) 각각은 그 아래에 배치된 에피택셜 스택으로부터 방출된 광의 80% 이상을 투과할 수 있다. 또 다른 예시적인 실시예에서, 에피택셜 스택(220, 230 및 240) 각각은 그 아래에 배치된 에피택셜 스택으로부터 방출된 광의 90% 이상을 투과할 수 있다.
예시적인 실시예에 따른 발광 적층 구조체의 에피택셜 스택(220, 230 및 240)은 각각 에피택셜 스택에 발광 신호를 인가하는 신호 라인을 연결함으로써 독립적으로 구동될 수 있다. 또한, 예시적인 실시예에 따른 발광 적층 구조체는 에피택셜 스택(220, 230 및 240)으로부터 광이 방출되는지의 여부에 따라 다양한 색상을 구현할 수 있다. 서로 다른 파장의 광을 방출하는 에피택셜 스택은 서로 중첩되도록 수직으로 형성되므로, 발광 적층 구조체를 형성하는 것이 가능하다.
도 36A 및 도 36B는 예시적인 실시예에 따른 발광 적층 구조체의 단면도이다.
도 36A를 참조하면, 예시적인 실시예에 따른 발광 적층 구조체에서, 제1 에피택셜 스택(220)은 제1 접착층(60a)을 사이에 두고 기판(200) 상에 배치될 수 있다. 제1 접착층(260a)은 도전성 또는 비도전성 물질로 형성될 수 있다. 제1 접착층(260a)이 기판(200)에 전기적으로 연결될 필요가 있는 경우, 제1 접착층(260a)의 일부 영역은 도전성을 가질 수 있다. 제1 접착층(260a)은 투명 또는 불투명 물질로 형성될 수 있다. 예시적인 실시예에서, 기판(200)이 불투명 물질로 형성되고 기판(200) 상에 배선부 등이 형성되는 경우, 제1 접착층(260a)은 예를 들어 광을 흡수하는 불투명 물질로 형성될 수 있다. 제1 접착층(260a)을 위한 광 흡수 물질로는 다양한 중합체 접착제, 예를 들어 에폭시계 중합체 접착제가 사용될 수 있다.
제2 및 제3 에피택셜 스택(230 및 240)은 제2 접착층(260b)을 사이에 두고 제1 에피택셜 스택(220) 상에 배치될 수 있다. 제2 접착층(260b)은 비도전성 물질로 형성되고, 투광성 물질을 포함할 수 있다. 예를 들어, 제2 접착층(260b)으로서는 광학적으로 투명한 접착제가 사용될 수 있다. 제2 접착층(260b)을 형성하는 물질은 접착층이 광학적으로 투명하고 각각의 에피택셜 스택에 안정적으로 접착될 수있는 한 특별히 제한되지 않는다. 예를 들어, 제2 접착층(260b)는 유기 물질로서 에폭시 중합체, 다양한 포토레지스트, 파릴렌, PMMA(폴리(메틸 메타크릴레이트)), BCB(벤조시클로부텐) SU-8 등을 포함할 수 있고, 무기 물질로서 산화 규소, 산화 알루미늄, 용융 유리 등을 포함할 수 있다. 몇몇의 예시적인 실시예에서, 도전성 산화물이 접착층으로 사용될 수 있다. 이 경우, 도전성 산화물은 임의의 다른 구성요소로부터 절연되어야 한다. 유기 물질이 잡착층으로 사용되는 경우 및 무기 물질의 용융 유리가 사용되는 경우, 그 물질이 접착면에 코팅되어 그 위에서 진공 상태에서 고온 및 고압으로 본딩될 수 있다. 무기 물질(용융 유리 제외)이 접착층으로 사용되는 경우, 그 무기 물질은 하기의 공정을 통해 접착층에 본딩될 수 있다: 접착층 상에 무기 물질을 증착하는 공정, 화학-기계적 평탄화(CMP) 공정, 얻어지는 구조체의 표면에 대한 플라즈마 처리 공정, 및 고진공에서의 결합 공정.
제1 에피택셜 스택(220)은 p형 반도체층(225), 활성층(223) 및 n형 반도체층 (221)을 포함한다. 제2 에피택셜 스택(230)은 p형 반도체층(235), 활성층(233) 및 n형 반도체층(231)을 포함하고, 제3 에피택셜 스택(240)은 p형 반도체층(245), 활성층(243) 및 n형 반도체층(241)을 포함한다.
제1 에피택셜 스택(220)은 기판(200) 상에 순차적으로 적층된 p형 반도체층(225), 활성층(223) 및 n형 반도체층(221)을 포함할 수 있고, 예를 들어 적색광을 방출하는 반도체 물질을 포함할 수 있다.
적색광을 방출하는 반도체 물질은 알루미늄 갈륨 비소화물(AlGaAs), 갈륨 비소 인화물(GaAsP), 알루미늄 갈륨 인듐 인화물(AlGaInP), 갈륨 인화물(GaP) 등을 포함할 수 있다. 그러나, 적색광을 방출하는 반도체 물질이 이에 제한되는 것은 아니고, 다양한 다른 물질이 사용될 수 있다.
제1 에피택셜 스택(220)의 p형 반도체층(225)의 아래에는 제1 p형 접촉 전극(225p)이 제공될 수 있다. 제1 에피택셜 스택(220)의 제1 p형 접촉 전극(225p)은 단층 또는 다층 금속으로 형성될 수 있다. 예를 들어, Al, Ti, Cr, Ni, Au, Ag, Ti, Sn, Ni, Cr, W 및 Cu와 같은 금속 또는 이들의 합금을 포함하는 다양한 물질이 제1 p형 접촉 전극(225p)으로 사용될 수 있다. 제1 p형 접촉 전극(225p)은 반사율이 높은 금속을 포함할 수 있다. 제1 p형 접촉 전극(225p)은 높은 반사율의 금속으로 형성되므로, 제1 에피택셜 스택(220)의 위쪽 방향으로의 발광 효율이 향상될 수 있다.
제2 에피택셜 스택(230)은 순차적으로 겹겹이 적층된 n형 반도체층(231), 활성층(233) 및 p형 반도체층(235)을 포하한다. n형 반도체층(231), 활성층(233) 및 p형 반도체층(235)은 예를 들어 녹색광을 방출하는 반도체 물질을 포함할 수 있다. 녹색광을 방출하는 반도체 물질은 인듐 갈륨 질화물(InGaN), 갈륨 질화물(GaN), 알루미늄 인화물(GaP), AlGaInP, AlGaP 등을 포함할 수 있다. 그러나, 녹색광을 방출하는 반도체 물질이 이에 제한되는 것은 아니고, 다양한 다른 물질이 사용될 수 있다.
제2 에피택셜 스택(230)의 n형 반도체층(231) 아래에는 제2 n형 접촉 전극(231n)이 제공된다. 제2 n형 접촉 전극(231n)은 제2 에피택셜 스택(220)과 제2 에피택셜 스택(230)의 사이, 구체적으로는 제2 접착층(260b)과 제2 에피택셜 스택(230)의 사이에 개재된다.
제2 n형 접촉 전극(231n)은 투명한 도전성 산화물(TCO)로 형성될 수 있다. 투명한 도전성 산화물은 산화 주석(SnO), 산화 인듐(InO2), 산화 아연(ZnO), 산화 인듐 주석(ITO), 산화 인듐 주석 아연(ITZO) 등을 포함할 수 있다. 투명한 도전성 화합물은 증발기 및 스퍼터를 사용하여 화학적 기상 증착(CVD) 및 물리적 기상 증착(PVD)을 통해 증착될 수 있다. 제2 n형 접촉 전극(231n)은 소정의 광투과율을 만족시키면서 후술하는 제조 공정에서 식각 스토퍼로서 기능하기에 충분한 두께, 예를 들어 대략 2000Å 또는 대략 2 ㎛의 두께를 갖는다.
제2 에피택셜 스택(230)의 p형 반도체층(235) 아래에는 제2 p형 접촉 전극(235p)이 제공된다. 제2 p형 접촉 전극(235p)은 제2 에피택셜 스택(230)과 제3 에피택셜 스택(240)의 사이에 개재된다.
제3 에피택셜 스택(240)은 순차적으로 겹겹이 적층된 p형 반도체층(245), 활성층(243) 및 n형 반도체층(241)을 포함한다. p형 반도체층(245), 활성층(243) 및 n형 반도체층(241)은 예를 들어 청색광을 방출하는 반도체 물질을 포함할 수 있다. 청색광을 방출하는 반도체 물질은 GaN, InGaN, ZnSe 등을 포함할 수 있다. 그러나, 청색광을 방출하는 반도체 물질이 이에 제한되는 것은 아니고, 다양한 다른 물질이 사용될 수 있다.
제3 에피택셜 스택(240)의 p형 반도체층(245)의 아래에는 제3 p형 접촉 전극(245p)이 제공된다. 제3 p형 접촉 전극(245p)은 제2 에피택셜 스택(230)과 제3 에피택셜 스택(240)의 사이에 개재된다.
제2 에피택셜 스택(230)의 p형 반도체층(235)과 제3 에피택셜 스택(240)의 p형 반도체층(245)의 사이의 제2 p형 접촉 전극(235p) 및 제3 p형 접촉 전극(245p)은 제2 에피택셜 스택(230) 및 제3 에피택셜 스택(240)에 의해 공유될 수 있는 공유 전극을 형성할 수 있다.
제2 p형 접촉 전극(235p)과 제3 p형 접촉 전극(245p)은 적어도 부분적으로 서로 접촉할 수 있고, 물리적으로 및/또는 전기적으로 연결될 수 있다. 이와 같이, 제2 p형 접촉 전극(235p) 및 제3 p형 접촉 전극(245p) 중 적어도 하나에 신호가 인가 되더라도, 동일한 신호가 제2 에피택셜 스택(230)의 p형 반도체층(235) 및 제3 에피택셜 스택(240)의 p형 반도체층(245)에 인가될 수 있다. 예를 들어, 제2 p형 접촉 전극(235p) 및 제3 p형 접촉 전극(245p) 중 어느 하나의 일측에 공통 전압이인가되는 경우, 그 공통 전압은 제2 p형 접촉 전극(235p) 및 제3 p형 접촉 전극(245p) 모두를 통해 제2 및 제3 p형 에피택셜 스택(230 및 240) 각각의 p형 반도체층에 인가된다.
도시된 예시적인 실시예에서, 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)의 n형 반도체층(221, 231 및 241) 및 p형 반도체층(225, 235 및 245) 각각은 단일층으로 도시되어 있지만, 몇몇의 예시적인 실시예에서, 각각의 층은 다층일 수 있거나 초격자층을 포함할 수 있다. 또한, 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)의 활성층(223, 233 및 243)은 단일 양자 우물 구조 또는 다중 양자 우물 구조를 포함할 수 있다.
도시된 예시적인 실시예에서, 공유 전극을 구성하는 제2 및 제3 p형 접촉 전극(235p 및 245p)은 제2 및 제3 에피택셜 스택(230 및 240)을 실질적으로 커버한다. 제2 및 제3 p형 접촉 전극(235p 및 245p)은 하부 에피택셜 스택으로부터 방출된 광을 투과할 수 있는 투명한 도전성 물질로 형성될 수 있다. 예를 들어, 제2 및 제3 p형 접촉 전극(235p 및 245p)은 투명한 도전성 산화물(TCO)로 형성될 수 있다. 투명한 도전성 산화물은 산화 주석(SnO), 산화 인듐(InO2), 산화 아연(ZnO), 산화 인듐 주석(ITO), 산화 인듐 주석 아연(ITZO) 등을 포함할 수 있다. 투명한 도전성 화합물은 증발기 및 스퍼터를 사용하여 화학적 기상 증착(CVD) 및 물리적 기상 증착 (PVD)을 통해 증착될 수 있다. 제2 및 제3 p형 접촉 전극(235p 및 245p)은 소정의 광투과율을 만족시키면서 후술하는 제조 공정에서 식각 스토퍼로서 기능하기에 충분한 두께, 예를 들어 대략 2000Å 또는 대략 2 ㎛의 두께를 가질 수 있다.
제1, 제2 및 제3 p형 접촉 전극(225p, 235p 및 245p)에는 공통 라인이 연결될 수 있다. 공통 라인은 공통 전압을 인가할 수 있다. 또한, 발광 신호 라인이 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)의 n형 반도체층(221, 231 및 241)에 각각 연결될 수 있다. 예시적인 실시예에서, 공통 전압(SC)은 공통 라인을 통해 제1 p형 접촉 전극(225p), 제2 p형 접촉 전극(235p) 및 제3 p형 접촉 전극(245p)에인가되고, 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)의 발광은 각각 발광 신호 라인을 통해 제1 에피택셜 스택(220)의 n형 반도체층(221), 제2 에피택셜 스택(220)의 제2 n형 접촉 전극(231n), 및 제3 에피택셜 스택(240)의 n형 반도체층 (241)에 발광 신호를 인가함으로써 제어된다. 발광 신호는 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)에 각각 해당하는 제1, 제2 및 제3 발광 신호(SR, SG 및 SB)를 포함할 수 있다. 예시적인 실시예에서, 제1 발광 신호(SR)는 적색광을 방출하기 위한 신호일 수 있고, 제2 발광 신호(SG)는 녹색광을 방출하기 위한 신호일 수 있고, 제3 발광 신호(SB)는 청색광을 방출하기 위한 신호일 수 있다.
전술한 바와 같이, 예시적인 실시예에 따르면, 공유 전극을 통해 두 개의 인에피택셜 스택에 동일한 신호가 동시에 제공될 수 있다. 이 경우, 서로 마주 보는 두 개의 인접한 에피택셜 스택의 반도체층은 동일한 극성형의 불순물로 도핑될 수 있다. 예를 들어, 공유 전극을 사이에 두고 서로 마주 보는 두 개의 반도체층은 p형 반도체층일 수 있다.
도 36A는 3개의 에피택셜 스택 및 제2 및 제3 에피택셜 스택(230 및 240)의 사이에 제공된 공유 전극을 도시하지만, 본 발명의 개념이 이에 제한되는 것은 아니다. 예를 들어, 공유 전극의 위치는 두 개의 에피택셜 스택이 서로 인접하는 한 다양하게 변경될 수 있다. 예를 들어, 4개의 에피택셜 스택을 포함하는 발광 적층 구조체에서 2개의 반도체층에 동일한 신호를 인가하는 경우, 공유 전극은, 서로 마주하며 동일한 극성형의 불순물로 도핑된 2개의 반도체층 사이의 임의의 다른 위치에 제공될 수 있다.
예시적인 실시예에 따르면, 공유 전극을 통해 2개의 인접한 에피택셜 스택에 동일한 신호가 인가될 수 있으므로, 각각의 에피택셜 스택에 신호를 인가하기 위한 접촉부의 수가 감소될 수 있다. 예를 들어, 3개의 에피택셜 스택에 공통 전압을 인가하기 위해 3개의 에피택셜 스택 각각 마다 접촉부가 형성될 수 있다. 그러나, 예시적인 실시예에 따르면, 공통 전압은 2개의 접촉 부분을 통해서만 3개의 에피택셜 스택에 인가될 수 있다. 구체적인 접촉 구조는 아래에 더욱 상세히 설명하기로 한다.
도 36B는 또 다른 예시적인 실시예에 따른 발광 적층 구조체의 단면도이다. 도시된 실시예에 따른 발광 적층 구조체는, 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)의 n형 반도체층(221, 231 및 241)에 공통 전압이 인가되고 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)의 p형 반도체층(225, 235 및 245)에 발광 신호가 인가된다는 것을 제외하고는 도 36A의 것과 실질적으로 유사하다.
도 36B를 참조하면, 제1 에피택셜 스택(220)은 기판(200) 상에 순차적으로 적층된 n형 반도체층(221), 활성층(223) 및 p형 반도체층(225)을 포함할 수 있고, 적색광을 방출하는 반도체 물질을 포함할 수 있다.
제1 에피택셜 스택(220)의 n형 반도체층(221)의 아래에는 제1 n형 접촉 전극(221n)이 제공될 수 있다. 제1 에피택셜 스택(220)의 제1 n형 접촉 전극(221n)은 단층 또는 다층 금속일 수 있다. 예시적인 실시예에서, 제1 n형 접촉 전극(221n)은 AuGe 또는 AuTe와 같은 Au 합금으로 형성될 수 있다.
제2 에피택셜 스택(230)은 순차적으로 겹겹이 적층된 p형 반도체층(235), 활성층(2223) 및 n형 반도체층(231)을 포함한다. p형 반도체층(235), 활성층(233) 및 n형 반도체층(231)은 녹색광을 방출하는 반도체 물질을 포함할 수 있다.
제2 에피택셜 스택(230)의 p형 반도체층(235) 아래에는 제2 p형 접촉 전극(235p)이 제공된다. 제2 p형 접촉 전극(235p)은 제1 에피택셜 스택(220)과 제2 에피택셜 스택(230)의 사이, 구체적으로는 제2 접착층(260b)과 제2 에피택셜 스택(230)의 사이에 개재된다.
제2 에피택셜 스택(230)의 n형 반도체층(231) 상에는 제2 n형 접촉 전극(231n)이 제공된다. 제2 p형 접촉 전극(231n)은 제2 에피택셜 스택(230)과 제3 에피택셜 스택(240)의 사이에 개재된다.
제3 에피택셜 스택(240)은 순차적으로 겹겹이 적층된 n형 반도체층(241), 활성층(243) 및 p형 반도체층(245)을 포함한다. n형 반도체층(241), 활성층(243) 및 p형 반도체층(245)은 청색광을 방출하는 반도체 물질을 포함할 수 있다.
제3 에피택셜 스택(240)의 n형 반도체층(241) 아래에는 제3 n형 접촉 전극(241n)이 제공된다. 제3 n형 접촉 전극(241n)은 제3 에피택셜 스택(230)과 제3 에피택셜 스택(240) 사이에 개재된다.
제2 에피택셜 스택(230)의 n형 반도체층(231)과 제3 에피택셜 스택(240)의 n형 반도체층(241) 사이의 제2 n형 접촉 전극(231n) 및 제3 n형 접촉 전극(241n)은 제2 에피택셜 스택(230) 및 제3 에피택셜 스택(240)에 의해 공유될 수 있는 공유 전극을 구성할 수 있다.
제2 n형 접촉 전극(231n)과 제3 n형 접촉 전극(241n)은 적어도 부분적으로 서로 접촉할 수 있고, 물리적으로 및/또는 전기적으로 연결될 수 있다. 이와 같이, 제2 n형 접촉 전극(231n) 및 제3 n형 접촉 전극(241n) 중 적어도 하나에 신호가 인가 되더라도, 동일한 신호가 제2 에피택셜 스택(230)의 n형 반도체층(231) 및 제3 에피택셜 스택(240)의 n형 반도체층(241)에 인가될 수 있다.
도시된 예시적인 실시예에서, 공통라인은 제1, 제2 및 제3 n형 접촉 전극(221n, 231n 및 241n)에 연결될 수 있다. 발광 신호 라인은 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)의 p형 반도체층(225, 235 및 245)에 각각 연결될 수 있다. 공통 전압(SC)은 공통 라인을 통해 제1 n형 접촉 전극(221n), 제2 n형 접촉 전극(231n) 및 제3 n형 접촉 전극(241n)에 인가되고, 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)의 발광은 각각 발광 신호 라인을 통해 제1 에피택셜 스택(220)의 p형 반도체층(225), 제2 에피택셜 스택(230)의 제2 p형 접촉 전극(235p)및 제3 에피택셜 스택(240)의 p형 반도체층(245)에 발광 신호를 인가함으로써 제어된다.
예시적인 실시예에 따르면, 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)은 각각 관련 발광 신호에 응답하여 구동된다. 보다 구체적으로, 제1 에피택셜 스택(220)은 제1 발광 신호(SR)에 의해 구동되고, 제2 에피택셜 스택(230)은 제2 발광 신호(SG)에 의해 구동되고, 제3 에피택셜 스택(240)은 제3 발광 신호(SB)에 의해 구동된다. 제1, 제2 및 제3 발광 신호(SR, SG 및 SB)은 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)에 독립적으로 인가될 수 있으므로, 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)은 서로 독립적으로 구동될 수 있다. 이와 같이, 발광 적층 구조체는 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)으로부터 위쪽 방향으로 방출된 제1, 제2 및 제3 색상의 광의 조합에 의해 다양하게 결정될 수 있는 색상의 광을 발생할 수 있다.
색을 표시할 때, 서로 다른 평면으로부터 서로 다른 색상의 광이 방출되지 않지만, 중첩 영역에서 서로 다른 색상의 광이 방출되므로, 예시적인 실시예에 따른 발광 적층 구조체는 발광 소자를 소형화할 수 있다. 일반적으로, 상이한 색상의 광, 예를 들어 적색, 녹색 및 청색광을 방출하는 종래의 발광 소자는 풀 컬러를 구현하기 위해 동일한 평면 상에서 서로 이격되어 있다. 이 경우, 각각의 발광 소자가 동일한 평면 상에 배치되므로, 그 소자는 비교적 큰 면적을 차지한다. 그러나, 예시적인 실시예에 따른 발광 소자는 상이한 색상의 광을 방출하도록 하나의 영역에서 서로 중첩하여 있는 적층 구조를 포함하므로, 상당히 작은 면적에서 풀 컬러가 구현될 수 있다. 이와 같이, 고해상도 소자가 작은 면적에서 제조될 수 있다.
또한, 종래의 발광 소자가 적층 방식으로 제조되더라도, 그 종래의 발광 소자는 각각의 발광 소자에 대한 라인을 통해 개개의 발광 소자와의 연결을 위한 개개의 접촉부를 형성함으로써 제조될 수 있으므로, 복잡한 구조로 인해 제조 복잡성이 증가할 수 있다. 그러나, 예시적인 실시예에 따른 발광 적층 구조는 하나의 기판 상에 다중 에피택셜 스택 구조를 형성하고, 최소 공정을 통해 다중 에피택셜 스택 구조에 접촉부를 형성하고, 접촉부와 다중 에피택셜 스택 구조를 연결함으로써 형성될 수 있다. 특히, 공유 전극의 사용의 의해 접점의 수가 감소되기 때문에, 구조 및 제조 방법이 더욱 더 단순화 될 수 있다. 또한, 개개의 색상의 발광 소자가 제조되어 개별적으로 실장되는 종래의 디스플레이 소자 제조 방법과 비교하여, 본 발명의 개념에 따르면, 복수의 발광 소자 대신에 오직 하나의 발광 적층 구조가 실장됨으로써, 제조 방법이 상당히 단순화된다.
예시적인 실시예에 따른 발광 적층 구조체는 고순도 및 고효율의 유색광을 제공하기 위한 다양한 구성요소를 추가로 포함할 수 있다. 예를 들어, 예시적인 실시예에 따른 발광 적층 구조체는 비교적 짧은 파장의 광이 더욱 긴 파장의 광을 방출하는 에피택셜 스택으로 진행하는 것을 차단하기 위한 파장 통과 필터를 포함할 수 있다.
이하, 예시적인 실시예에 따른 발광 적층 구조체의 설명은 도 36A 및 도 36B의 것과의 차이점에 초점을 두기로 한다. 실질적으로 동일한 구성요소에 대한 상세한 설명은 중복을 피하기 위해 생략하기로 한다.
도 37은 예시적인 실시예에 따른 발광 적층 구조체의 개략적 단면도이다.
도 37을 참조하면, 예시적인 실시예에 따른 발광 적층 구조체는 제1 에피택셜 스택(220)과 제2 에피택셜 스택(230)의 사이에서 제1 파장 통과 필터(271)를 포함할 수 있다.
제1 파장 통과 필터(271)는 제1 에피택셜 스택(220)으로부터 방출된 제1 색상의 광을 투과할 수 있고, 제1 색상의 광을 제외한 다른 광을 차단 또는 반사할 수 있다. 이와 같이, 제1 에피택셜 스택(220)으로부터 방출된 제1 색상의 광은 위쪽 방향으로 진행할 수 있지만, 제2 및 제3 에피택셜 스택(230 및 240)으로부터 방출된 제2 및 제3 색상의 광은 제1 에피택셜 스택(220)을 향하여 진행하지 않을 수 있고, 제1 파장 통과 필터(271)에 의해 반사되거나 차단될 수 있다.
제1 색상의 광보다 높은 에너지 및 짧은 파장을 갖는 제2 및 제3 색상의 광이 제1 에피택셜 스택(220)에 입사될 때, 제2 및 제3 색상의 광은 제1 에피택셜 스택(220)에서 추가적인 발광을 유도할 수 있다. 도시된 예시적인 실시예에서, 제2 및 제3 색상의 광은 제1 파장 통과 필터(271)에 의해 제1 에피택셜 스택(220)으로 입사되는 것이 방지된다.
예시적인 실시예에서, 제2 에피택셜 스택(230)과 제3 에피택셜 스택(240)의 사이에 제2 파장 통과 필터(273)가 배치될 수 있다. 특히, 제2 파장 통과 필터(273)는 공유 전극을 함께 구성하는 제2 p형 접촉 전극(235p)과 제3 p형 접촉 전극(245p)의 사이에 제공될 수 있다. 제2 파장 통과 필터(273)는 제2 p형 접촉 전극(235p) 및 제3 p형 접촉 전극(245p)보다 작게 형성되어, 제2 파장 통과 필터(273)가 형성되지 않은 영역에서 제2 p형 접촉 전극(235p) 및 제3 p형 접촉 전극(245p)이 서로 연결되도록 한다. 예를 들어, 제2 파장 통과 필터(273)는 적어도 하나의 접촉홀을 포함할 수 있고, 제2 p형 접촉 전극(235p) 및 제3 p형 접촉 전극(245p)은 그 접촉홀을 통해 서로 연결될 수 있다.
제2 파장 통과 필터(273)는 제1 및 제2 에피택셜 스택(220 및 230)으로부터 방출된 제1 및 제2 색상의 광을 투과할 수 있고, 제1 및 제2 색상의 광을 제외한 다른 광을 반사 또는 차단할 수 있다. 이와 같이, 제1 및 제2 에피택셜 스택(220 및 230)으로부터 방출된 제1 및 제2 색상의 광은 위쪽 방향으로 진행할 수 있지만, 제3 에피택셜 스택(240)으로부터 방출된 제3 색상의 광은 제1 및 제2 에피택셜 스택(220 및 230)을 향해 진행하지 않을 수 있고, 제2 파장 통과 필터(273)에 의해 반사되거나 차단될 수 있다.
제1 및 제2 색상의 광보다 높은 에너지 및 짧은 파장을 갖는 제3 색상의 광이 제1 및 제2 에피택셜 스택(220 및 230)에 입사될 때, 제3 색상의 광은 제1 및 제2 에피택셜 스택(220 및 230)에서 추가적인 발광을 유도할 수 있다. 도시된 예시적인 실시예에서, 제3 파장의 광은 제2 파장 통과 필터(273)에 의해 제1 및 제2 에피택셜 스택(220 및 230)으로 입사되는 것이 방지된다.
예시적인 실시예에 따른 발광 적층 구조체는 균일한 광을 제공하기 위해 다양한 구성요소를 추가로 포함할 수 있다. 예를 들어, 예시적인 실시예에 따른 발광 적층 구조체는 광출사면에서 다양한 요철부를 가질 수 있다.
도 38 및 도 39는 예시적인 실시예에 따른 발광 적층 구조체의 단면도이다.
도 38 및 도 39를 참조하면, 예시적인 실시예에 따른 발광 적층 구조체는 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240) 중 적어도 하나의 상면에 형성된 요철부를 포함할 수 있다.
요철부(PR)는 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240) 상에 선택적으로 형성될 수 있다. 도 38에 도시된 바와 같이, 요철부(PR)는 제1 및 제3 에피택셜 스택(220 및 240) 상에 각각 제공될 수 있다. 또 다른 실시예에 따르면, 요철부 (PR)는 도 1에 도시된 바와 같이, 제1 및 제3 에피택셜 스택(220 및 240) 상에 제공될 수 있다. 요철부(PR)는 에피택셜 스택의 광출사면에 해당하는 반도체층 상에 제공될 수 있다.
예시적인 실시예에 따르면, 제1 에피택셜 스택(220) 상에 요철부(PR)가 형성되는 경우, 제1 파장 통과 필터(271)는 그 상면에 직접 제공될 수 있다. 예시적인 실시예에 있어서, 제1 에피택셜 스택(220)과 제1 파장 통과 필터(271)의 사이에 추가적인 절연층이 제공될 수 있다. 제1 에피택셜 스택(220)과 제2 파장 통과 필터(273) 사이에 제공된 절연층은 그의 표면을 평탄화하는 절연층일 수 있으므로, 제2 파장 통과 필터(273)가 제1 에피택셜 스택(220)상에서 효율적으로 기능하도록할 수 있다.
요철부(PR)는 발광 효율을 향상시킬 수 있고, 다변 피라미드형, 반구형 및 무작위로 배열된 거친 표면과 같은 다양한 형상으로 형성될 수 있다. 요철부(PR)는 다양한 식각 공정을 통해 텍스처링 또는 패터닝된 사파이어 기판을 이용하여 형성될 수 있다. 예시적인 실시예에서, 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)으로부터 방출된 제1, 제2 및 제3 색상의 광은 가시성의 차이를 유발할 수 있는 상이한 광 강도를 가질 수 있다. 예시적인 실시예에 따르면, 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)의 광출사면에 요철부(PR)를 선택적으로 형성함으로써 발광 효율을 향상시킬 수 있으므로, 제1 내지 제3 색상의 광의 가시광의 차이를 감소시킬 수 있다. 예를 들어, 적색 및/또는 청색은 녹색보다 가시성이 낮을 수 있다. 이와 같이, 가시성의 차이는 제1 에피택셜 스택(220) 및/또는 제3 에피택셜 스택(240)의 텍스처링에 의해 감소될 수 있다. 예를 들어, 적색광을 방출하는 에피택셜 스택이 발광 적층 구조체의 최하부에 배치되는 경우, 적색광의 세기는 작을 수 있다. 이와 같이, 적색광을 방출하는 에피택셜 스택의 상부면에 요철부(PR)를 형성함으로써 광효율이 향상될 수 있다.
예시적인 실시예에 따른 발광 적층 구조체는 다양한 색상을 표현할 수 있으며, 이하에서 보다 상세하게 설명하게 되는 픽셀로 채용될 수 있다.
도 40은 예시적인 실시예에 따른 디스플레이 소자의 평면도이고, 도 41은 도 40의 P1 부분을 확대 사시도이다.
도 40 및 도 41을 참조하면, 예시적인 실시예에 따른 디스플레이 소자(200)는 텍스트, 비디오, 사진, 2차원 또는 3차원 이미지 등과 같은 임의의 시각적 정보를 표시할 수 있다.
디스플레이 소자(200)는 닫힌 다각형 체인 또는 회로를 형성하기 위해 닫힌 루프를 갖는 직선 세그먼트를 포함하는 다각형, 원형, 곡면을 포함하는 타원형 등, 반원형, 직선 또는 곡면을 포함하는 반타원형 등과 같은 여러 가지 형상으로 제공될 수 있다. 이하에서는, 디스플레이 소자(200)는 실질적으로 직사각형 형상을 갖는 것으로 설명되지만, 본 발명의 개념이 이에 제한되는 것은 아니다.
디스플레이 소자(100)는 이미지를 표시하는 복수의 픽셀(2110)을 포함한다. 각각의 픽셀(2110)는 이미지를 표시하는 최소 단위에 해당할 수 있다. 각각의 픽셀(2110)은 도 35 내지 도 39를 참조하여 설명한 예시적인 실시예에 따른 발광 적층 구조체를 포함할 수 있고, 백색광 및/또는 유색광을 방출할 수 있다.
예시적인 실시예에서, 각각의 픽셀(2110)은 적색광을 방출하는 제1 서브픽셀(2110R), 녹색광을 방출하는 제2 서브픽셀(2110G) 및 청색광을 방출하는 제3 서브픽셀(2110B)을 포함한다. 제1, 제2 및 제3 서브픽셀(2110R, 2110G 및 2110B)는 전술한 발광 적층 구조체의 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)에 각각 해당할 수 있다.
픽셀(2110)은 행과 열의 매트릭스로 배열된다. 본원에서 사용되는 바와 같이, 행과 열의 매트릭스로 배열되는 픽셀(2110)은 열을 따라 정확하게 일렬로 배열되거나 픽셀(2110)의 위치 등이 변화될 수 있도록 실질적으로 지그재그 형상으로 열을 따라 배열되는 픽셀(2110)을 지칭할 수 있다.
도 42는 예시적인 실시예에 따른 디스플레이 소자의 블록도이다.
도 42를 참조하면, 예시적인 실시예에 따른 디스플레이 소자(200)는 타이밍 컨트롤러(2350), 스캔 구동부(2310), 데이터 구동부(2330), 배선부 및 픽셀을 포함한다. 각각의 픽셀이 복수의 서브픽셀을 포함하는 경우, 각각의 서브픽셀은 배선부를 통해 스캔 구동부(2310), 데이터 구동부(2330) 등에 연결될 수 있다.
타이밍 컨트롤러(2350)는 디스플레이 소자(200)를 구동하기 위해 외부(예를 들어, 이미지 데이터를 전송하는 외부 시스템)로부터 다양한 제어 신호 및 이미지 데이터를 수신한다. 타이밍 컨트롤러(2350)는 수신된 이미지 데이터를 재배열하고 재배열된 데이터를 데이터 구동부(2330)에 제공할 수 있다. 타이밍 컨트롤러(2350)는 스캔 구동부(2310) 및 데이터 구동부(2330)를 구동하기 위해 스캔 제어 신호 및 데이터 제어 신호를 생성하고, 생성된 스캔 제어 신호 및 생성된 데이터 제어 신호를 스캔 구동부(2310) 및 데이터 구동부(2330)에 제공할 수 있다.
스캔 구동부(2310)는 타이밍 컨트롤러(2350)로부터 제공된 스캔 제어 신호에 해당하는 스캔 신호를 생성할 수 있다.
데이터 구동부(2330)는 타이밍 컨트롤러(2350)로부터 제공되는 데이터 제어 신호 및 이미지 데이터에 해당하는 데이터 신호를 생성할 수 있다.
배선부는 복수의 신호 라인을 포함한다. 특히, 배선부는 스캔 구동부(2310)와 서브픽셀을 연결하는 스캔 라인(2130) 및 데이터 구동부(2330)와 서브픽셀을 연결하는 데이터 라인(2120)을 포함한다. 스캔 라인(2130)은 각각의 픽셀(2110)의 서브픽셀에 연결될 수 있다. 스캔 라인은 제1, 제2 및 제3 스캔 라인(2130R, 2130G 및 2130B)을 포함하고, 이하 일괄하여 도면부호"130"으로 나타낸다.
배선부는 타이밍 컨트롤러(2350)와 스캔 구동부(2310), 타이밍 컨트롤러(2350)와 데이터 구동부(2330), 또는 임의의 다른 구성요소를 연결할 수 있고, 관련 신호를 전달하기 위한 복수의 라인을 추가로 포함할 수 있다.
스캔 라인(2130)은 스캔 구동부(2310)에 의해 생성된 스캔 신호를 서브픽셀에 제공한다. 데이터 구동부(2330)에 의해 생성된 데이터 신호는 데이터 라인(2120)으로 출력된다.
서브픽셀은 스캔 라인(2130) 및 데이터 라인(2120)에 연결된다. 서브픽셀은 스캔 라인(2130)으로부터 스캔 신호가 공급될 때 데이터 라인(2120)으로부터 수신된 데이터 신호에 응답하여 선택적으로 발광한다. 예를 들어, 각각의 프레임 기간 동안, 각각의 서브픽셀은 수신된 데이터 신호에 해당하는 휘도를 갖는 광을 방출한다. 흑색 휘도에 해당하는 데이터 신호가 공급되는 서브픽셀은 해당 프레임 기간 동안 발광하지 않으므로, 흑색을 표시할 수 있다.
예시적인 실시예에서, 서브픽셀은 수동 구동 방식 또는 능동 구동 방식으로 구동될 수 있다. 디스플레이 소자(200)가 능동 구동 방식으로 구동되는 경우, 디스플레이 소자(200)는 스캔 신호 및 데이터 신호 외에도, 이에 추가로 공급된 제1 및 제2 픽셀 전압에 기초하여 구동될 수 있다.
도 43은 예시적인 실시예에 따른 하나의 서브픽셀을 도시하는 회로도이다. 특히, 도시된 예시적인 실시예에 따른 회로도는 수동형 디스플레이 소자에 포함된 적색 서브픽셀(2110R)과 같은 서브픽셀에 해당할 수 있다. 제2 및 제3 서브픽셀(2110G 및 2110B)은 제1 서브픽셀(2110R)과 실질적으로 동일한 방식으로 구동될 수 있으므로, 중복을 피하기 위해 제2 및 제3 서브픽셀(2110G 및 2110B)에 대한 반복 설명은 생략하기로 한다.
도 43을 참조하면, 제1 서브픽셀(2110R)은 스캔 라인(2130R)과 데이터 라인(2120) 사이에 연결된 발광 소자(2150)를 포함한다. 발광 소자(2150)는 제1 에피택셜 스택(20)에 해당할 수 있다. p형 반도체층과 n형 반도체층의 사이에 임계 전압 이상의 전압이 인가되면, 제1 에피택셜 스택(20)은 인가된 전압의 크기에 해당하는 휘도로 발광한다. 특히, 제1 서브픽셀(2110R)의 발광은 스캔 라인(2130)에인가되는 스캔 신호의 전압 및/또는 데이터 라인(2120)에 인가되는 데이터 신호의 전압을 조절함으로써 제어될 수 있다.
도 44는 예시적인 실시예에 따른 제1 서브픽셀을 도시하는 회로도이다. 도시된 예시적인 실시예에 따른 회로도는 능동형 디스플레이 소자에 포함된 서브픽셀에 해당할 수 있다.
디스플레이 소자(200)가 능동형 디스플레이 소자인 경우, 제1 서브픽셀(110R)에는 스캔 신호 및 데이터 신호뿐만 아니라 제1 및 제2 화소 전압(ELVDD 및 ELVSS)이 추가로 공급될 수 있다.
도 44를 참조하면, 제1 서브픽셀(2110R)은 적어도 하나의 발광 소자(2150) 및 그 발광 소자(2150)에 연결된 트랜지스터 유닛을 포함한다.
발광 소자(2150)는 제1 에피택셜 스택(220)에 해당할 수 있다. 발광 소자(2150)의 n형 반도체층은 트랜지스터 유닛을 통해 제1 픽셀 전압(ELVDD)에 연결될 수 있고, p형 반도체층은 제2 픽셀 전압(ELVSS)에 연결될 수 있다. 제1 픽셀 전압(ELVDD) 및 제2 픽셀 전압(ELVSS)은 서로 다른 전위를 가질 수 있다. 예를 들어, 제2 픽셀 전압(ELVSS)의 전위는 발광 소자(2150)의 임계 전압보다 작지 않으면서 제1 픽셀 전압(ELVDD)의 전위보다 낮을 수 있다. 발광 소자(2150)는 트랜지스터 유닛 의해 제어되는 구동 전류에 해당하는 휘도로 발광할 수 있다.
예시적인 실시예에 따르면, 트랜지스터 유닛은 제1 및 제2 트랜지스터(M1 및 M2) 및 스토리지 커패시터(Cst)를 포함한다. 그러나, 트랜지스터 유닛의 구조는 다양하게 변형될 수 있고, 도 44에 도시된 구조로 제한되지 않는다.
제1 트랜지스터(M1)(스위칭 트랜지스터)의 소스 전극은 데이터 라인(2120)에 연결되고, 드레인 전극은 제1 노드(N1)에 연결된다. 제1 트랜지스터(M1)의 게이트 전극은 제1 스캔 라인(2130R)에 연결된다. 제1 스캔 라인(2130R)으로부터 제1 트랜지스터(M1)를 턴온(turn on)하기에 충분한 전압의 스캔 신호가 공급되면, 제1 트랜지스터(M1)는 턴온되어 데이터 라인(2120)과 제1 노드(N1)를 연결한다. 이 경우, 해당 프레임의 데이터 신호가 데이터 라인(2120)에 공급되어, 그 데이터 신호가 제1 노드(N1)에 전달된다. 제1 노드(N1)에 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제2 트랜지스터(M2)(구동 트랜지스터)의 소스 전극은 제1 픽셀 전압(ELVDD)에 연결되고, 그의 드레인 전극은 n형 반도체층에 연결된다. 제2 트랜지스터(M2)의 게이트 전극은 제1 노드(N1)에 연결된다. 제2 트랜지스터(M2)는 제1 노드(N1)의 전압에 기초하여, 발광 소자(2150)에 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 제1 말단은 제1 픽셀 전압(ELVDD)에 연결되고, 그의 제2 말단은 제1 노드(N1)에 연결된다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 공급되는 데이터 신호에 해당하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 그 충전된 전압을 유지한다.
도 44는 두 개의 트랜지스터를 포함하는 트랜지스터 유닛을 도시하고 있으나, 본 발명?l 개념이 이에 제한되는 것은 아니고, 트랜지스터 유닛의 구조는 다양하게 변화 또는 변경될 수 있다. 예를 들어, 트랜지스터 유닛은 더 많은 트랜지스터, 더 많은 커패시터 등을 포함할 수 있다. 제1 및 제2 트랜지스터, 스토리지 커패시터 및 신호 라인의 구조는 당업계에 잘 알려져 있으므로, 이의 상세한 설명은 생략하기로 한다.
이하, 수동 매트릭스형을 참조하여 픽셀을 설명하기로 하지만, 본 발명의 개념이 이에 제한되는 것은 아니다.
도 45는 예시적인 실시예에 따른 픽셀의 평면도이고, 도 46은 도 45의 I-I' 선을 따라 절취한 단면도이다.
도 45 및 도 46을 참조하면, 예시적인 실시예에 따른 픽셀은 복수의 에피택셜 스택이 적층된 발광 영역, 및 발광 영역을 둘러싸는 주변 영역을 포함한다. 도시된 예시적인 실시예에서, 복수의 에피택셜 스택은 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)을 포함한다.
예시적인 실시예에 따른 픽셀은 평면에서 볼 때 복수의 에피택셜 스택이 적층된 발광 영역을 갖는다. 발광 영역의 적어도 일측에는 배선부를 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)에 연결하기 위한 접촉부가 제공된다. 접촉부는 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)에 공통 전압을 인가하기 위한 공통 접촉부(250c), 제1 에피택셜 스택(220)에 발광 신호를 제공하기 위한 제1 접촉부(220c), 제2 에피택셜 스택(230)에 발광 신호를 제공하기 위한 제2 접촉부(230c), 및 제3 에피택셜 스택(240)에 발광 신호를 제공하기 위한 제3 접촉부(240c)를 포함한다.
예시적인 실시예에서, 도 36A 및 도 36B에 도시된 바와 같이, 공통 전압이 인가되는 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)의 반도체층의 극성형에 따라 적층 구조체가 변경될 수 있다. 특히, 공통 접촉부(250c)에서는 공통 전압을인가하기 위한 접촉 전극이 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240) 각각마다 제공될 수 있고, 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)에 해당하는 접촉 전극은 "제1, 제2 및 제3 공통 접촉 전극"으로 지칭될 수 있다. 공통 전압이 p형 반도체층에 인가되는 경우, 예시적인 실시예에 따른 제1, 제2 및 제3 공통 접촉 전극은 각각 제1, 제2 및 제3 p형 공통 접촉 전극일 수 있다. 공통 전압이 n형 반도체층에인가되는 경우, 또 다른 예시적인 실시예에 따른 제1, 제2 및 제3 공통 접촉 전극은 각각 제1, 제2 및 제3 n형 접촉 전극일 수 있다. 이하, 공통 전압은 p형 반도체층에 적용되는 것으로 설명하고, 특히, 제1, 제2 및 제3 공통 접촉 전극은 각각 제1, 제2 및 제3 p형 접촉 전극일 수 있다.
예시적인 실시예에 따르면, 발광 적층 구조체가 평면에서 볼 때 실질적으로 사각형 형상을 갖는 경우, 접촉부(220c, 230c, 240c 및 250c)는 그 실질적으로 사각형 형상의 각각의 모서리에 해당하는 영역에 배치될 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니고, 발광 적층 구조체의 형상에 따라 접촉부(220c, 230c, 240c 및 250c)의 위치가 다양하게 변경될 수 있다.
복수의 에피택셜 스택은 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)을 포함한다. 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)에 각각 발광 신호를 제공하는 제1, 제2 및 제3 발광 신호 라인, 및 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)에 공통 전압을 제공하는 공통 라인은 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)에 연결된다. 도시된 예시적인 실시예에서, 제1, 제2 및 제3 발광 신호 라인은 각각 제1, 제2 및 제3 스캔 라인(2130R, 2130G 및 2130B)에 해당할 수 있고, 공통 라인은 데이터 라인(2120)에 해당할 수 있다. 제1, 제2 및 제3 스캔 라인(2130R, 2130G 및 2130B) 및 데이터 라인(2120)은 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)에 연결된다.
예시적인 실시예에서, 제1, 제2 및 제3 스캔 라인 (2130R, 2130G 및 2130B)은 제1 방향(예를 들어, 수평 방향)으로 연장될 수 있다. 데이터 라인(2120)은 제1, 제2 및 제3 스캔 라인(2130R, 2130G 및 2130B)과 실질적으로 교차하는 제2 방향(예를 들어, 수직 방향)으로 연장될 수 있다. 그러나, 제1, 제2 및 제3 스캔 라인(2130R, 2130G 및 2130B) 및 데이터 라인(2120)의 연장 방향은 이에 제한되지 않고, 픽셀의 배열에 따라 다양하게 변경될 수 있다.
데이터 라인(2120) 및 제1 p형 접촉전극(225p)이 제1 방향과 교차하는 제2 방향으로 실질적으로 길게 연장되고 제1 에피택셜 스택(220)의 p형 반도체층에 공통 전압을 제공하므로, 데이터 라인(2120)과 제1 p형 접촉 전극(225p)은 실질적으로 동일한 요소로 간주될 수 있다. 이와 같이, "제1 p형 접촉 전극(225p)"및 "데이터 라인(2120)"이라는 용어는 이하에서는 상호교환적으로 사용될 것이다.
제1 p형 접촉 전극(225p)이 제공되는 발광 영역에는 제1 p형 접촉 전극(225p)과 제1 에피택셜 스택(220)의 오믹 접촉을 위한 오믹 전극(225p')이 배치된다. 오믹 전극(225p')은 복수의 오믹 전극을 포함할 수 있다. 오믹 전극(225p')은 오막 접촉에 사용될 수 있고, 다양한 물질로 형성될 수 있다. 예시적인 실시예에서, p형 오믹 전극에 해당하는 오믹 전극(225p')은 Au(Zn) 또는 Au(Be)를 포함할 수 있다. 오믹 전극(225p')의 재료의 반사율은 Ag, Al 또는 Au와 같은 물질의 반사율보다 낮기 때문에, 추가적인 반사 전극이 더 배치 될 수 있다. 예를 들어, 추가의 반사 전극의 재료로서 Ag, Au 등이 사용될 수 있고, Ti, Ni, Cr 또는 Ta와 같은 물질로 형성된 금속 접착층이 인접한 구성요소와의 접착을 위해 배치될 수 있다. 이 경우, 접착층은 Ag, Au 등을 포함하는 반사 전극의 상면 및 하면에 얇게 증착될 수 있다.
제1 스캔 라인(2130R)은 제1 접촉홀(CH1)을 통해 제1 에피택셜 스택(220)에 연결되고, 데이터 라인(2120)은 오믹 전극(225p')을 통해 제1 에피택셜 스택(220)에 연결된다. 제2 스캔 라인(2130G)은 제2 접촉홀(CH2)을 통해 제2 에피택셜 스택(230)에 연결되고, 데이터 라인(2120)은 제4 및 제5 접촉홀(CH4 및 CH5)을 통해 제2 에피택셜 스택(230)에 연결된다. 제3 스캔 라인(2130B)은 제3 접촉홀(CH3)을 통해 제3 에피택셜 스택(240)에 연결되고, 데이터 라인(2120)은 제4 및 제5 접촉홀 (CH4 및 CH5)을 통해 제3 에피택셜 스택(240)에 연결된다. 제2 및 제3 에피택셜 스택(230 및 240)은 제4 및 제5 접촉홀(CH4 및 CH5)에 제공된 브릿지 라인(2120b)을 통해 동시에 연결된다.
기판(200), 제1 에피택셜 스택(220), 제2 에피택셜 스택(230) 및 제4 에피택셜 스택(240)의 사이에는 접착층, 접촉 전극 및 파장 통과 필터가 제공된다. 이하, 예시적인 실시예에 따른 픽셀을 적층 순서로 설명하기로 한다.
도시된 예시적인 실시예에 따르면, 제1 에피택셜 스택(220)은 제1 접착층(260a)을 사이에 두고 기판(200) 상에 제공된다. 제1 에피택셜 스택(220)은 바닥부로부터 위쪽 방향으로 적층된 p형 반도체층, 활성층 및 n형 반도체층을 포함할 수 있다.
제1 에피택셜 스택(220)의 하면, 특히, 기판(200)과 마주하는 제1 에피택셜 스택(220)의 표면에는 제1 절연층(281)이 배치된다. 제1 절연층(281)에는 복수의 접촉홀이 형성된다. 접촉홀에는 제1 에피택셜 스택(220)의 p형 반도체층과 접하는 오믹 전극(225p')이 제공된다. 오믹 전극(225p')은 다양한 물질로 형성될 수 있다. 예시적인 실시예에서, p형 오믹 전극에 해당하는 오믹 전극(225p')은 Au(Zn) 또는 Au(Be)를 포함할 수 있다. 이 경우, 오믹 전극(225p')을 형성하는 물질의 반사율은 Ag, Al, Au 등과 같은 물질의 반사율보다 낮을 수 있으므로, 추가의 반사 전극이 더 배치될 수 있다. 예를 들어, 추가의 반사 전극의 재료로서 Ag, Au 등이 사용될 수 있고, Ti, Ni, Cr 또는 Ta와 같은 물질로 형성된 금속 접착층이 인접 성분과의 접착을 위해 배치될 수 있다. 이 경우, 금속 접착층은 Ag, Au 등을 포함하는 반사 전극의 상면 및 하면에 얇게 증착될 수 있다.
제1 p형 접촉 전극(225p)(예를 들어, 데이터 라인(2120))은 오믹 전극(225p ')과 접촉한다. 제1 p형 접촉 전극(225p)은 제1 절연층(281)과 제1 접착층(260a)의 사이에 제공된다.
제1 p형 접촉 전극(225p)은 평면에서 볼 때 제1 에피택셜 스택(220), 특히 제1 에피택셜 스택(220)의 발광 영역과 중첩될 수 있고, 전체 또는 대부분의 발광 영역을 덮도록 제공될 수 있다. 제1 p형 접촉 전극(225p)은 제1 에피택셜 스택(220)으로부터 방출된 광을 반사하기 위한 반사 물질을 포함할 수 있다. 또한, 제1 절연층(281)은 제1 에피택셜 스택(220)으로부터 방출된 광을 반사하기 위한 반사 물질을 포함할 수 있다. 예를 들어, 제1 절연층(281)은 전방향 반사층(omr-directional reflector (ODR)) 구조를 가질 수 있다.
제1 에피택셜 스택(220)의 상면에는 제1 파장 통과 필터(271) 및 제1 n형 접촉 전극(221n)이 제공된다.
제1 파장 통과 필터(271)는 제1 에피택셜 스택(220)의 실질적으로 모든 발광 영역을 덮도록 제1 에피택셜 스택(220)의 상면에 제공된다.
제1 n형 접촉 전극(221n)은 제1 접촉부(220c)에 해당하는 영역에 제공될 수 있고, 도전성 물질로 형성될 수 있다. 제1 파장 통과 필터(271)에는 접촉홀이 형성되고, 제1 n형 접촉 전극(221n)은 그 접촉홀을 통해 제1 에피택셜 스택(220)의 n형 반도체 층과 접촉한다.
제2 접착층(260b)은 제2 에피택셜 스택(230) 상에 제공되고, 제2 n형 접촉 전극(231n) 및 제2 에피택셜 스택(230)은 제2 접착층(260b) 상에 순차적으로 제공된다. 제2 에피택셜 스택(230)은 바닥면으로부터 위쪽 방향으로 적층된 n형 반도체층, 활성층 및 p형 반도체층을 포함할 수 있다.
예시적인 실시예에서, 제2 에피택셜 스택(230)의 면적은 제1 에피택셜 스택(220)의 면적보다 작을 수 있다. 제1 접촉부(220c)에 해당하는 제2 에피택셜 스택(230)의 영역이 제거되어, 제1 n형 접촉 전극(221n)의 상면의 일부가 노출된다. 또한, 제2 에피택셜 스택(230)의 면적은 제2 n형 접촉 전극(231n)의 면적보다 작을 수 있다. 제2 접촉부(230c)에 해당하는 제2 에피택셜 스택(230)의 영역이 제거되어, 제2 n형 접촉 전극(231n)의 상면의 일부가 노출된다.
제2 에피택셜 스택(230)의 상면에는 제2 p형 접촉 전극(235p), 제2 파장 통과 필터(273) 및 제3 p형 접촉 전극(245p)이 순차적으로 제공된다. 제2 파장 통과 필터(273)의 면적은 제2 에피택셜 스택(230)의 면적과 유사할 수 있고, 제2 파장 통과 필터(273)는 그 일부 영역에서 접촉홀을 가질 수 있다. 제2 p형 접촉 전극(235p)과 제3 p형 접촉 전극(245p)은 접촉홀을 통해 물리적 및, 전기적으로 연결될 수 있다. 접촉홀은 복수개로 형성될 수 있고, 제3 접촉부(240c)와 같은 특정 접촉부에 해당하는 영역에 제공될 수 있다. 그렇지 않으면, 제2 p형 접촉 전극(235p)과 제3 p형 접촉 전극(245p)이 서로 연결되는 부분이 변경될 수 있다.
제3 에피택셜 스택(240)은 제3 p형 접촉 전극(245p) 상에 제공된다. 제2 에피택셜 스택(230)은 바닥면으로부터 위쪽 방향으로 적층된 p형 반도체층, 활성층 및 n형 반도체층을 포함할 수 있다.
제3 에피택셜 스택(240)의 면적은 제2 에피택셜 스택(230)의 면적보다 작을 수 있다. 제3 에피택셜 스택(240)의 면적은 제3 p형 접촉 전극(245p)의 면적보다 작을 수 있으므로, 제3 p형 접촉 전극(245p)의 상면의 일부가 노출될 수 있다.
제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)의 적층 구조를 덮는 제2 절연층(283)은 제3 에피택셜 스택(240) 상에 배치된다. 제2 절연층(283)은 질화규소, 산화 규소 등을 포함하는 무기 절연 물질, 또는 폴리이미드를 포함하는 유기 절연 물질과 같은 다양한 유기/무기 절연 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 절연층(283)에는 제1 n형 접촉 전극(221n)의 상면을 노출시키는 제1 접촉홀(CH1)이 형성될 수 있다. 제1 스캔 라인(2130R)은 제1 접촉홀(CH1)을 통해 제1 n형 접촉 전극(221n)에 연결된다.
제2 절연층(283) 상에는 제3 절연층(285)이 제공된다. 제3 절연층(285)은 제2 절연층(283)과 실질적으로 동일한 물질을 포함할 수 있다. 제3절연층(285)은 다양한 유기/무기 절연 물질로 형성될 수 있으나, 본 발명의 개념이 제2 및 제3 절연 층(283, 285)의 특정 재료로 제한되는 것은 아니다.
제2 및 제3 스캔 라인(2130G 및 2130B) 및 브릿지 라인(2120b)은 제3 절연층 (285) 상에 제공된다.
제3 절연층(285)에는, 제2 접촉부(230c)에서 제2 n형 접촉 전극(231n)의 상면을 노출시키는 제2 접촉홀(CH2), 제3 접촉부(240c)에서 제3 에피택셜 스택(240)의 상면, 예를 들어 제3 에피택셜 스택(240)의 n형 반도체층을 노출시키는 제3 접촉홀(CH3), 및 공통 접촉부(250c)에서 제3 p형 접촉 전극(245p)의 상면과 제1 p형 접촉 전극(225p)의 상면을 노출시키는 제4 및 제5 접촉홀(CH4 및 CH5)이 제공된다.
제2 스캔 라인(2130G)은 제2 접촉홀(CH2)을 통해 제2 n형 접촉 전극(231n)에 연결된다. 제3 스캔 라인(2130B)은 제3 접촉홀(CH3)을 통해 제3 에피택셜 스택(240)의 n형 반도체층에 연결된다.
데이터 라인(2120)은 제4 접촉홀(CH4) 및 제5 접촉홀(CH5)에 제공된 브리지 라인(2120b)을 통해 제3 p형 접촉 전극(245p)과 연결된다. 제3 p형 접촉 전극(245p)은 제2 p형 접촉 전극(235p)과 연결되어 공유 전극을 형성하고, 제1 p형 접촉 전극(225p)은 데이터 라인(2120)에 해당하므로, 제1, 제2 및 제3 p형 접촉 전극(225p, 235p 및 245p) 각각은 브릿지 라인(2120b)을 통해 연결된다.
제3 스캔 라인(2130B)은 제3 에피택셜 스택(240)의 n형 반도체 층과 직접 접촉하여 전기적으로 연결될 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니고, 제3 스캔 라인(2130B)과 제3 에피택셜 스택(240)의 n형 반도체층의 사이에 제3 n형 접촉 전극이 더 제공될 수 있다.
예시적인 실시예에서, 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240) 각각의 상면에는 요철부가 선택적으로 제공될 수 있다. 요철부는 각각의 반도체층의 발광 영역에 해당하는 부분에만 제공될 수 있고, 각각의 반도체층의 전체 상면에 제공될 수도 있다.
예시적인 실시예에서, 픽셀의 측면에 해당하는 제3 절연층(285)의 측면에는 비투광층(light non-transmissive layer)이 더 제공될 수 있다. 비투광층은 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)으로부터의 광이 발광 적층 구조체의 측면을 향해 출사되는 것을 방지하기 위한 광 흡수 또는 반사 물질을 포함하는 차광층일 수 있다.
비투광층은 광을 흡수 또는 반사하는 한 특별히 제한되지 않는다. 예시적인 실시예에서, 비투광층은 DBR 유전체 반사경 또는 절연층 상에 형성된 금속성 반사층일 수 있거나, 흑색의 유기 중합체 층일 수 있다. 금속성 반사층이 비투광층으로서 사용되는 경우, 금속성 반사층은 픽셀의 구성요소로부터 전기적으로 절연될 수 있다.
비투광층이 픽셀의 측면에 제공되는 경우, 특정 픽셀로부터의 광이 인접 픽셀에 영향을 미치는 것이 방지되거나 인접 픽셀로부터 방출된 광과의 색 혼합 현상을 유발하는 것이 방지될 수 있다.
전술한 픽셀은 아래에 더욱 상세히 설명되는 바와 같이, 기판(200) 상에 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)을 순차적으로 적층함으로써 제조될 수 있다.
도 47, 도 49, 도 51, 도 53, 도 55 및 도 57은 예시적인 실시예에 따라 기판 상에 제1, 제2 및 제3 에피택셜 스택을 순차적으로 적층하는 방법을 나타내는 평면도이다.
도 48, 도 50A, 도 50B 및 도 50C, 도 52A, 도 52B, 도 52C, 도 52D, 도 52E, 도 52F, 도 52G, 도 52H, 도 54A, 도 54B, 도 54C, 도 54D, 도 56 및 도 58은 도 47, 도 49, 도 51, 도 53, 도 55 및 도 57의 I-I' 선을 따라 절취한 단면도이다.
도 47 및 도 48을 참조하면, 제1 임시 기판(210p) 상에 제1 에피택셜 스택(220) 및 오믹 전극(225p')을 형성한다.
제1 임시 기판(210p)은 제1 에피택셜 스택(220)을 형성하기 위한 반도체 기판일 수 있고, 예를 들어 GaAs 기판일 수 있다. 제1 에피택셜 스택(220)은 제1 임시 기판(210p) 상에 n형 반도체층, 활성층 및 p형 반도체층을 적층함으로써 형성된다.
제1 임시 기판(210p) 상에 제1 절연층(281)을 형성하고, 제1 절연층(281)의 접촉홀에는 오믹 전극(225p')을 형성한다.
오믹 전극(225p')은 제1 임시 기판(210p) 상에 제1 절연층(281)을 형성하고, 포토레지스트를 코팅하고, 포토레지스트를 패터닝하고, 패터닝된 포토레지스트 상에 오믹 전극(225p')의 재료를 증착하고 포토레지스트 패턴을 들어 올림으로써 형성될 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니다. 예를 들어, 오믹전극(225p')은 제1 절연층(281)을 형성하고, 포토리소그래피를 통해 제1 절연층(281)을 패터닝하고, 오믹 전극(225p')의 재료를 이용하여 오믹 전극층을 형성하고, 포토리소그래피를 통해 오믹 전극층을 패터닝함으로써 형성될 수 있다.
도 49 및 도 50A를 참조하면, 오믹 전극(225p')이 형성된 제1 임시 기판(210p) 상에 제1 p형 접촉 전극(225p)(예를 들어, 데이터 라인(2120))을 형성한다. 제1 p형 접촉 전극(225p)은 반사성 물질로 형성될 수 있다. 제1 p형 접촉 전극(225p)은 예를 들어, 금속 물질을 증착하고 포토리소그래피를 이용하여 증착된 재료를 패터닝함으로써 형성될 수 있다.
도 49 및 도 50B를 참조하면, 제1 임시 기판(201p)상에 형성된 제1 에피택셜 스택(220)은 제1 접착층(260a)이 형성된 기판(200) 상에 뒤집어서 부착될 수 있다.
도 49 및 도 50C를 참조하면, 제1 에피택셜 스택(220)이 기판(200) 상에 부착된 후 제1 임시 기판(210p)을 제거한다. 제1 임시 기판(210p)은 습식 식각, 건식 식각, 물리적 제거 및 레이저 리프트 오프와 같은 다양한 방법에 의해 제거될 수 있다.
몇몇의 예시적인 실시예에서, 제1 임시 기판(210p)이 제거된 후, 제1 에피택셜 스택(220)의 상면(또는 n형 반도체층)에 요철부가 형성될 수 있다. 요철부는 다양한 식각 공정을 이용한 텍스처링을 통해 형성될 수 있다. 예를 들어, 요철부는 마이크로 포토 공정을 이용한 건식 식각, 결정성을 이용한 습식 식각, 샌드 블라스와 같은 물리적 방법을 이용한 텍스처링, 이온 빔 식각, 블록 공중합체의 식각 속도차를 이용한 텍스처링과 같은 다양한 방법을 통해 형성될 수 있다.
도 51 및 도 52A를 참조하면, 제1 에피택셜 스택(220)의 상면에 제1 n형 접촉 전극(221n) 및 제1 파장 통과 필터(271)를 형성한다.
제1 n형 접촉 전극(221n)은 제1 에피택셜 스택(220) 상에 제1 파장 통과 필터(271)를 형성하고, 포토레지스트를 코팅하고, 포토레지스트를 패터닝하고, 패터닝된 포토레지스트 상에 제1 n형 접촉 전극(221n)의 재료를 증착하고 포토레지스트 패턴을 들어 올림으로써 형성될 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니고, 예를 들어 두 장의 마스크를 이용한 포토리소그래피를 통해 형성될 수 있다.
도 51 및 도 52B를 참조하면, 제2 임시 기판(210q) 상에 제3 에피택셜 스택(240), 제3 p형 접촉 전극(245p) 및 제2 파장 통과 필터(273)를 형성한다.
제2 임시 기판(210q)은 사파이어 기판을 포함할 수 있다. 제3 에피택셜 스택(240)은 제2 임시 기판(210q) 상에 n형 반도체층, 활성층 및 p형 반도체층을 적층함으로써 형성된다.
제2 파장 통과 필터(273)는 제3 에피택셜 스택(240) 및 제3 p형 접촉 전극(245p)보다 작게 형성될 수 있거나, 그 내부에 접촉 전극을 갖도록 형성될 수 있다. 제2 파장 통과 필터(273)는 포토리소그래피를 통해 패터닝될 수 있다.
도 51 및 도 52C를 참조하면, 제2 파장 통과 필터(273)가 형성된 제2 임시 기판(210q) 상에 제2 p형 접촉 전극(235p)을 형성한다. 제2 p형 접촉 전극(235p)은 제2 파장 통과 필터(273)가 형성되지 않는 경우에 발생할 수 있는 단차를 덮기에 충분한 두께를 갖도록 형성될 수 있다. 제2 p형 접촉 전극(235p)이 제3 p형 접촉 전극(245p)과 직접 접촉하므로, 제2 p형 접촉 전극(245p)과 제2 p형 접촉 전극(235p)은 제2 파장 통과 필터(273)가 제공되지 않은 영역에서 일체로 형성된다.
제2 p형 접촉 전극(235p)이 형성된 후, 제2 p형 접촉 전극(235p)의 상면에 대하여 평탄화 공정이 수행될 수 있다. 제2 p형 접촉 전극(235p)을 형성하는 경우, 제2 파장 통과 필터(273)가 형성되지 않는 경우에 형성될 수 있는 단차에서 공극이 형성될 수 있지만, 그 공극으로 인한 광 산란은 유의하지 않을 수 있다.
도 51 및 도 52D를 참조하면, 제3 임시 기판 (201r) 상에 제2 에피택셜 스택(230) 및 제2 p형 접촉 전극(235p)을 형성하고, 제2 p형 접촉 전극(235p)이 형성된 제2 임시 기판(210q) 상에 제2 에피택셜 스택(230)을 뒤집어서 부착시킬 수 있다.
제3 임시 기판(210r)은 사파이어 기판을 포함할 수 있다. 제3 에피택셜 스택(240)은 제3 임시 기판(210r) 상에 n형 반도체층, 활성층 및 p형 반도체층을 적층함으로써 형성된다.
예시적인 실시예에서, 제2 p형 접촉 전극(235p)은 두 기판 사이의 본딩을 향상시키기 위하여, 실질적으로 동일한 물질로 서로 마주하는 제2 임시 기판(200q) 및 제3 임시 기판(200r)의 양면에 형성될 수 있다.
도 51 및 도 52E를 참조하면, 제3 에피택셜 스택(230)을 제3 에피택셜 스택(240) 상에 부착한 후 제3 임시 기판(210r)을 제거한다. 제3 임시 기판(210r)은 습식 식각, 건식 식각, 물리적 제거 및 레이저 리프트 오프와 같은 다양한 방법에 의해 제거될 수 있다. 예를 들어, 제3 임시 기판(210r)이 사파이어 기판인 경우, 그 사파이어 기판은 레이저 리프트 오프 방법, 응력 리프트 오프 방법, 기계적 리프트 오프 방법, 물리적 연마 방법 등에 의해 제거될 수 있다.
도 51 및 도 52F를 참조하면, 제2 및 제3 에피택셜 스택(230 및 240)이 형성된 제2 임시 기판(210q)의 제2 에피택셜 스택(230) 상에 제2 n형 접촉 전극(231n)을 형성한다.
도 51 및 도 52G를 참조하면, 제2 및 제3 에피택셜 스택(230 및 240)이 형성된 제2 임시 기판(210q)을, 제2 접착층(260b)을 사이에 두고 제1 에피택셜 스택(220) 상에 뒤집어서 부착한다. 이 경우, 제2 n형 접촉 전극(231n)과 제1 파장 통과 필터(271)는 서로 마주 보도록 배치된다.
도 51 및 도 52H를 참조하면, 제2 및 제3 에피택셜 스택(230 및 240)을 제1 에피택셜 스택(220) 상에 부착한 후 제2 임시 기판(210q)을 제거한다. 제2 임시 기판(201q)은 습식 식각, 건식 식각, 물리적 제거, 및 레이저 리프트 오프와 같은 다양한 방법에 의해 제거될 수 있다. 예를 들어, 제2 임시 기판(210q)이 사파이어 기판인 경우, 그 사파이어 기판은 레이저 리프트 오프 방법, 응력 리프트 오프 방법, 기계적 리프트 오프 방법, 물리적 연마 방법 등에 의해 제거될 수 있다.
이와 같이, 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240)은 기판(200) 상에 적층된다. 예시적인 실시예에 따르면, 제2 임시 기판(210q)이 제거된 후, 제3 에피택셜 스택(240)의 상면(또는 n형 반도체층)에 요철부가 형성될 수 있다. 요철부는 다양한 식각 공정을 이용한 텍스쳐링을 통해 형성될 수 있다. 요철부는 제2 임시 기판으로서 요철을 갖는 패터닝된 사파이어 기판을 사용함으로써 형성될 수 있다. 이 경우, 제3 에피택셜 스택(240)상의 요철부가 용이하게 형성될 수 있다. 패터닝된 사파이어 기판이 제3 에피택셜 스택(240)으로부터 제거될 때, 패터닝된 사파이어 기판상의 요철부가 제3 에피택셜 스택(240)으로 전사될 수 있다.
도 53 및 도 54A를 참조하면, 제1 에피택셜 스택(220)의 제1 p형 접촉 전극(225p)은 데이터 라인(2120)에 연결된다. 그러나, 제1 에피택셜 스택(220)의 제1 n형 접촉 전극(221n)은 제1 스캔 라인(2130R)에 연결되지 않고 제2 및 제3 에피택셜 스택(230 및 240)의 제2 및 제3 스캔 라인(2130G 및 2130B) 및 데이터 라인(2120)과도 연결되지 않기 때문에, 제1, 제2 및 제3 스캔 라인(2130R, 2130G 및 2130B) 및 데이터 라인(2120)과의 연결을 위한 공정은 이후의 공정에서 수행된다.
특히, 제3 에피택셜 스택(240)이 패터닝된다. 제3 에피택셜 스택(240)의 실질적인 부분은 발광 영역을 제외하고 제거된다. 특히, 제1 및 제2 접촉부(220c 및 230c) 및 공통 접촉부(250c)에 해당하는 제3 에피택셜 스택(240)의 일부가 제거된다. 제3 에피택셜 스택(240)은 포토리소그래피를 이용한 건식 식각 또는 습식 식각과 같은 다양한 방법에 의해 제거될 수 있다. 이 경우, 제3 p형 접촉 전극(245p)은 식각 스토퍼로 기능할 수 있다.
도 53 및 도 54B를 참조하면, 제3 p형 접촉 전극(245p), 제2 파장 통과 필터(273), 제2 p형 접촉 전극(235p) 및 제2 에피택셜 스택(230)을 발광 영역을 제외한 영역에서 제거한다. 특히, 제1 접촉부(220c) 및 제2 접촉부(230c)에 해당하는 제3 p형 접촉 전극(245p)의 일부, 제2 파장 통과 필터(273)의 일부, 제2 p형 접촉 전극(235p)의 일부 및 제2 에피택셜 스택(230)의 일부가 제거된다. 제3 p형 접촉 전극(245p), 제2 파장 통과 필터(273), 제2 p형 접촉 전극(235p) 및 제2 에피택셜 스택(230)은 포토 리소그래피를 이용한 건식 식각 또는 습식 식각과 같은 다양한 방법에 의해 제거될 수 있다. 이 경우, 제2 n형 접촉 전극(231n)은 식각 스토퍼로 기능할 수 있다.
도 53 및 도 54C를 참조하면, 제2 n형 접촉 전극(231n) 및 제2 접착층(260b)을 발광 영역을 제외한 영역에서 제거한다. 특히, 제1 접촉부(220c)에 해당하는 제2 n형 접촉 전극(231n) 및 제2 접착층(260b)의 일부가 제거된다. 이와 같이, 제1 접촉부(220c)상의 제1 n형 접촉 전극(221n)의 상면이 노출된다. 제2 n형 접촉 전극 (231n) 및 제2 접착층(260b)은 습식 식각 또는 포토리소그래피를 이용한 건식 식각과 같은 다양한 방법에 의해 제거될 수 있다.
도 53 및 도 54D를 참조하면, 제1 파장 통과 필터(271), 제1 에피택셜 스택(220) 및 제1 절연층(281)을 발광 영역을 제외한 영역에서 제거하여 제1 p형 접촉 전극(225p)의 상면을 노출시킨다. 제1 파장 통과 필터(271), 제1 에피택셜 스택(220) 및 제1 절연층(281)은 포토 리소그래피를 이용한 건식 식각 또는 습식 식각과 같은 다양한 방법에 의해 제거될 수 있다. 이 경우, 제1 p형 접촉 전극(225p)은 식각 스토퍼로 기능할 수 있다.
도 55 및 도 56을 참조하면, 패터닝된 제1, 제2 및 제3 에피택셜 스택(220, 230 및 240) 상에 복수의 접촉홀을 갖는 제2 절연층(283)을 형성하고, 제2 절연층(283) 상에 제1 스캔 라인(2130R)을 형성한다. 제2 절연층(283)은 제1 접촉부(220c)에 해당하는 영역에서 제1 접촉홀(CH1)을 가지며, 제1 접촉홀(CH1)에 의해 제1 n형 접촉 전극(221n)의 상면이 노출된다. 제1 스캔 라인(2130R)은 제1 접촉홀(CH1)을 통해 제1 n형 접촉 전극(221n)에 연결된다. 몇몇의 예시적인 실시예에 있어서, 제1 접촉홀(CH1) 외에도, 제2 절연막(283)에는 더미(dummy) 접촉홀(CH')이 선택적으로 형성될 수 있다. 더미 접촉홀(CH')은 제2 접촉부(230c), 제3 접촉부(240c) 및 공통 접촉부(250c)에 해당하는 영역에 제공될 수 있다. 더미 접촉홀(CH')은 제2 접촉부(230c), 제3 접촉부(240c) 및 공통 접촉부(250c)에 형성된 제2 내지 제4 접촉홀의 내측벽의 기울기를 감소시킬 수 있다.
제2 절연층(283) 및 제1 스캔 라인(2130R)은 다양한 방법, 예를 들어 복수의 마스크 시트를 이용한 포토리소그래피를 통해 형성될 수 있다. 예시적인 실시예에서, 제1 접촉홀(CH1) 및 더미 접촉홀(CH')을 갖는 제2 절연층(283)은 기판(200)의 실질적으로 전체 표면에 절연층(283)을 형성하고, 그 절연층(283)을 포토리소그래피를 이용하여 패터닝함으로써 형성될 수 있다. 다음으로, 제2 절연층(283)이 형성된 기판(200) 상에 포토레지스트를 코팅하고, 패터닝된 포토레지스트 상에 제1 스캔 라인(2130R)의 재료를 증착하고 포토레지스트 패턴을 들어올림으로써 제1 스캔 라인(2130R)이 형성될 수 있다.
도 57 및 도 58을 참조하면, 제1 스캔 라인(2130R)이 형성된 기판(200) 상에 제3 절연층(285)을 형성하고, 제3 절연층(285) 상에 제2 스캔 라인(2130G), 제3 스캔 라인(2130B) 및 브릿지 라인(2120b)을 형성한다.
제2 스캔 라인(2130G), 제3 스캔 라인(2130B) 및 브릿지 라인(2120b)은 다양한 방법, 예를 들어, 복수의 마스크 시트를 이용한 포토리소그래피를 통해 제3 절연층(285) 상에 형성될 수 있다.
예시적인 실시예에서, 제2, 제3, 제4 및 제5 접촉홀(CH2, CH3, CH4 및 CH5)을 갖는 제3 절연층(285)이 형성된다. 이때, 더미 접촉홀에서 제3 절연층(285)을 제거하여 제2, 제3 및 제4 접촉홀(CH2, CH3 및 CH4)을 형성할 수 있다. 보다 구체적으로, 제2 접촉홀(CH2)은 제2 접촉부(230c)에 해당하는 영역에 형성되고, 제3 접촉홀(CH3)은 제3 접촉부(240c)에 해당하는 영역에 형성되고, 제4 접촉홀(CH4)은 공통 접촉부(250c)에 해당하는 영역에 형성된다. 제2, 제3 및 제4 접촉홀(CH2, CH3 및 CH4)과 함께, 공통접촉부(250c)에 해당하는 영역에는 제5 접촉홀(CH5)이 더 형성된다. 이와 같이, 제2 n형 접촉 전극(231n)의 상면은 제2 접촉홀(CH2)에 의해 노출되고, 제3 에피택셜 스택(240)의 상면은 제3 접촉홀(CH3)에 의해 노출되고, 제3 p형 접촉 전극(245p)의 상면은 제4 접촉홀(CH4)에 의해 노출되고, 제1 p형 접촉 전극(225p)의 상면은 제5 접촉홀(CH5)에 의해 노출된다.
다음으로, 제2 스캔 라인(2130G), 제3 스캔 라인(2130B) 및 브릿지 라인(2120b)을 형성한다.
제2 스캔 라인(2130G), 제3 스캔 라인(2130B) 및 브릿지 라인(2120b)은 제3 절연층(285)이 형성된 기판(200) 상에 포토레지스트를 코팅하고, 포토레지스트를 패터닝하고, 패터닝된 포토래지스트 상에 제2 스캔 라인(2130G), 제3 스캔 라인(2130B) 및 브릿지 라인(2120b)의 재료를 증착하고, 포토래지스트 패턴을 들어올림으로써 형성될 수 있다. 이와 같이, 제2 스캔 라인(2130G)은 제2 접촉홀(CH2)을 통해 제2 n형 접촉 전극(231n)에 연결되고, 제3 스캔 라인(2130B)은 제3 접촉홀(CH3)을 통해 제3 에피택셜 스택(240)의 n형 반도체층에 연결된다. 브릿지 라인(2120b)은 제4 접촉홀(CH4)에 의해 제3 p형 접촉 전극(245p)에 연결되고, 제5 접촉홀(CH5)에 의해 제1 p형 접촉 전극(225p)에 연결된다.
예시적인 실시예에서, 제2 절연층(283) 및/또는 제3 절연층(285)이 형성된 화소의 측면에는 비투광층이 추가로 형성될 수 있다. 비투광층은 DBR 유전체 반사경, 절연층 상에 형성된 금속성 반사층 또는 유기 중합체 층으로 구현될 수 있다. 금속 반사층이 비투광층으로 사용되는 경우, 비투광층은 전기 절연을 위해 픽셀의 다른 요소와 플로팅 상태로 형성될 수 있다. 예시적인 실시예에서, 비투광층은 상이한 굴절률의 2개의 절연층을 증착함으로써 형성될 수 있다. 예를 들어, 비투광성층은 저굴절률의 물질 및 고굴절률의 물질을 순차적으로 적층하거나, 또는 SiO2 및 SiNx와 같은 상이한 굴절률의 절연층을 적층함으로써 형성될 수 있다.
전술한 바와 같이, 예시적인 실시예에 따르면, 복수의 에피택셜 스택을 순차적으로 적층한 후 복수의 에피택셜 스택에 배선부 및 접점을 동시에 형성하는 것이 가능하다.
예시적인 실시예에 따르면, 발광 적층 구조체는 제2 에피택셜 스택과 제3 에피 택셜 스택 사이에 공유 전극을 포함하고, p형 및 n형 접촉 전극은 메사 구조없이 제1 에피택셜 스택의 상면 및 하면에 각각 제공된다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니고, 제2 에피택셜 스택과 제3 에피택셜 스택의 사이에 공유 전극이 제공될 수 있고, 제1 에피택셜 스택은 p형 접촉 전극과 n형 접촉 전극 모두가 그의 하면에 제공되어 있는 메사 구조를 가질 수 있다.
도 59A는 예시적인 실시예에 따른 디스플레이 장치의 개략적 평면도이고, 도 59B는 도 59A의 A-B 선을 따라 절취한 개략적 단면도이다.
도 59A 및 도 59B를 참조하면, 예시적인 실시예에 따른 디스플레이 장치는 기판(351), 전극 패드(353a, 353b, 353c 및 353d), 제1 LED 스택(323), 제2 LED 스택(333), 제3 LED 스택(343), 제1 반사 전극(325), 제1 오믹 전극(325n), 제1 보조 전극(325d), 접지층(328), 제2 보조 전극(328d), 제2 투명 전극(335), 제3 투명 전극(345), 제1 컬러 필터(337), 제2 컬러 필터(347), 언더필(355), 제1 본딩층(365) 및 제2 본딩층(375)을 포함할 수 있다. 디스플레이 장치는 범프 패드(330a, 330b, 330c 및 330d), 복수의 커넥터(359b, 359c, 359d, 369b, 369c, 369d, 379c 및 379d) 및 절연층(326, 327, 329, 357, 367 및 377)을 추가로 포함할 수 있다.
기판(351)은 LED 스택(323, 333 및 343)을 지지한다. 또한, 기판(351)에는 회로가 배치될 수 있다. 예를 들어, 기판(351)은 박막 트랜지스터(TFT)가 형성된 실리콘 기판일 수 있다. TFT 기판은 액정 디스플레이(LCD) 분야 등과 같은 디스플레이 분야에서 능동 매트릭스 구동을 위해 널리 사용되어 왔다. TFT 기판의 구조는 당업계에 잘 알려져 있으므로, 이의 상세한 설명은 생략하기로 한다.
도 59B는 기판(351) 상에 배치된 단위 픽셀의 단면도를 도시하고 있으나, 복수의 단위 픽셀이 기판(351) 상에 배열될 수 있고, 능동 매트릭스 방법에 의해 구동될 수 있다.
전극 패드(353a, 353b, 353c 및 353d)가 기판(351) 상에 배치된다. 각각의 단위 픽셀에 해당하는 전극 패드(353a, 353b, 353c 및 353d)가 기판(351) 상에 배치된다. 전극 패드(353a, 353b, 353c 및 353d)는 각각 기판(351)의 회로에 연결된다. 전극 패드(353d)는 각각의 단위 픽셀에 제공되는 것으로 도시되어 있으나, 몇몇의 예시적인 실시예에서, 전극 패드(353d)는 모든 픽셀에 제공되지 않을 수 있다. 아래에서 더욱 상세히 설명되는 바와 같이, 접지층(328)은 픽셀 위에 연속적으로 배치될 수 있다. 따라서, 전극 패드(353d)는 하나의 화소에만 제공될 수 있다.
제1 LED 스택(323), 제2 LED 스택(333) 및 제3 LED 스택(343) 각각은 n형 반도체층, p형 반도체층, 및 n형 반도체층과 p형 반도체층의 사이에 개재된 활성층을 포함한다. 특히, 활성층은 다중 양자 우물 구조를 가질 수 있다.
제1, 제2 및 제3 LED 스택(323, 333 및 343)은 기판(351)에 더 가깝게 배치될 수록 파장이 더 긴 광을 방출한다. 예를 들어, 제1 LED 스택(323)은 적색광을 방출하는 무기 발광 다이오드일 수 있고, 제2 LED 스택(333)은 녹색광을 방출하는 무기 발광 다이오드일 수 있고, 제3 LED 스택(343)은 청색광을 방출하는 무기 발광 다이오드일 수 있다. 제1 LED 스택(323)은 GaInP계 우물층을 포함할 수 있고, 제2 LED 스택(333) 및 제3 LED 스택(343)은 GaInN계 우물층을 포함할 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니고, 픽셀이 당업계에 알려진 바와 같이 약 10,000 μm2 미만, 또는 다른 예시적인 실시예에서 약 4,000 μm2 미만 또는 2,500 μm2 미만의 표면적을 갖는 마이크로 LED를 포함하는 경우, 제1 LED 스택(323)은 마이크로 LED의 작은 폼 팩터로 인해, 작동에 악영향을 미치지 않으면서 적색, 녹색 및 청색광 중 어느 하나를 방출할 수 있고, 제2 및 제3 LED 스택(333 및 343)은 적색, 녹색 및 청색광 중 다른 하나를 방출할 수 있다.
또한, 각각의 LED 스택(323, 333 또는 343)의 양면은 각각 n형 반도체층 및 p형 반도체층이다. 이하, 제1, 제2 및 제3 LED 스택(323, 333 및 343) 각각의 상면은 n형으로 기재하기로 하고, 제1, 제2 및 제3 LED 스택(323, 333 및 343) 각각의 하면은 p형으로 기재하기로 한다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니고, 각각의 LED 스택의 상면 및 하면의 반도체 유형이 반대일 수 있다.
제3 LED 스택(343)의 상면이 n형인 경우, 화학적 식각을 통한 표면 텍스처링에 의해 거친 표면이 제3 LED 스택(343)의 상면에 형성될 수 있다. 또한, 표면 텍스처링에 의해 거친 표면이 제1 LED 스택(323) 및 제2 LED 스택(333)의 상면에 형성될 수도 있다. 일반적으로 녹색광은 적색광이나 청색광보다 가시성이 높다. 이와 같이, 제2 LED 스택(333)이 녹색광을 방출하는 경우, 제1 LED 스택(323) 및 제3 LED 스택에 표면 텍스처링이 적용될 수 있는 반면, 제2 LED 스택(333)에는 표면 텍스처링이 적용될 수 없거나 더 적은 표면 텍스처링이 적용될 수 있다. 이러한 방식으로, 제1 LED 스택(323) 및 제3 LED 스택에서 광추출 효율이 개선되어 발광 효율이 LED 스택 사이에서 실질적으로 균일하게 될 수 있다.
제1 LED 스택(323)은 기판(351)에 더 가깝게 배치되고, 제2 LED 스택(333)은 제1 LED 스택(323) 상에 배치되고, 제3 LED 스택(343)은 제2 LED 스택 상에 배치된다. 예시직인 실시예에 따른 제1 LED 스택(323)은 제2 및 제3 LED 스택(333 및 343)보다 파장이 긴 광을 방출할 수 있으므로, 제1 LED 스택(323)에서 발생된 광은 제2 및 제3 LED 스택(333 및 343)을 통해 외부로 방출될 수 있다. 또한, 예시적인 실시예에 따른 제2 LED 스택(333)은 제3 LED 스택(343)보다 파장이 긴 광을 방출할 수 있으므로, 제2 LED 스택(333)에서 발생된 광은 제3 LED 스택(343)을 통해 외부로 방출될 수 있다.
제1 반사 전극(325)은 제1 LED 스택(323)의 p형 반도체층과 오믹 접촉하고, 제1 LED 스택(323)에서 발생된 광을 반사시킨다. 예를 들어, 제1 반사 전극(325)은 오믹 접촉층(325a) 및 반사층(325b)을 포함할 수 있다.
오믹 접촉층(325a)은 p형 반도체층과 부분적으로 접촉한다. 오믹 접촉층(325a)은 오믹 접촉층(325a)에 의한 광 흡수를 방지하기 위해 제한된 면적에서 형성될 수 있다. 오믹 접촉층(325a)은 적어도 하나의 영역에서 제1 LED 스택(323)과 접촉할 수 있다. 오믹 접촉층(325a)은 투명한 도전성 산화물 또는 AuZn 또는 AuBe와 같은 Au 합금으로 형성될 수 있다.
반사층(325b)은 오믹 접촉층(325a) 및 제1 LED 스택(323)의 하면을 덮는다. 반사층(325b)은 Al, Ag 또는 Au와 같은 반사 금속층을 포함할 수 있다. 또한, 반사층(325b)은 반사 금속층의 접착력을 향상시키기 위해 반사 금속층의 상면 및 하면에서 Ti, Ta, Ni 또는 Cr과 같은 접착 금속층을 포함할 수 있다. 반사층(325b)은 제1 LED 스택(323)에서 발생된 광, 예를 들어 적색광에 대한 반사율이 높은 금속층으로 형성될 수 있다. 반사층(325b)은 제2 LED 스택(333) 및 제3 LED 스택(343)에서 발생된 광, 예를 들어 녹색광 또는 청색광에 대해 낮은 반사율을 가질 수 있다. 이와 같이, 반사층(325b)은 제2 및 제3 LED 스택(333 및 343)에서 발생되어 기판 (351)을 향해 진행하는 광을 흡수하여 광 간섭을 감소시킬 수 있다. 예를 들어, Au는 적색광에 대한 반사율이 높고 청색광 및 녹색광에 대한 반사율이 낮기 때문에 제1 LED 스택(323)에서 반사층(325b)을 형성하는 재료로서 사용될 수 있다.
몇몇의 예시적인 실시예에서, 오믹 접촉층(325a)은 생략될 수 있고, 제1 반사 전극(325)은 반사율이 높고 오믹 접촉을 형성할 수 있는 AuZn 또는 AuBe와 같은 Au 합금을 포함하는 반사층(325b)을 포함할 수 있다.
제1 반사 전극(325)은 커넥터(359b, 359c 및 359d)가 형성될 영역에서 서로 이격되어 있고, 반사 영역(325b)의 것과 실질적으로 동일한 물질로 형성된 제1 보조 전극(325d)이 이들 영역에 배치될 수 있다. 제1 보조 전극(325d)은 범프 패드(330a, 330b, 330c 및 330d)가 형성될 때 단차가 발생하는 것을 방지하기 위해 형성될 수 있으나, 몇몇의 예시적인 실시예에서는 생략될 수 있다. 제1 보조 전극(325d)은 절연층(326)에 의해 제1 LED 스택(323)으로부터 이격된다.
제1 오믹 전극(325n)은 제1 LED 스택(323)의 상면에 배치되고, 제1 LED 스택(323)의 n형 반도체층과 오믹 접촉된다. 제1 오믹 전극(325n)은 AuGe와 같은 Au 합금으로 형성될 수 있다.
절연층(326)은 제1 반사 전극(325)과 제1 LED 스택(323)의 사이에 배치될 수 있고, LED 스택(323)의 하면을 노출시키는 적어도 하나의 개구부(326a)(도 62B 참조)를 가질 수 있다. 오믹 접촉층(325)은 개구부(326a)에 배치될 수 있거나, 반사층(325b)은 개구부(326a)를 통해 제1 LED 스택(323)의 p형 반도체층과 오믹 접촉할 수 있다.
절연층(327)은 제1 반사 전극(325) 및 제1 보조 전극(325d)과 기판(351)의 사이에 배치될 수 있고, 제1 반사 전극(325) 및 제1 보조 전극(325d)을 노출시키는 개구부를 가질 수 있다.
접지층(328)은 절연층(327)과 기판(351)의 사이에 배치된다. 접지층(328)은 절연층(327)의 개구부를 통해 제1 보조 전극(325d) 중 하나에 연결될 수 있다. 보조 전극(325d)이 생략되는 경우, 접지층(328)은 절연층(326)과 접촉하거나 절연층(326)으로부터 이격되어 절연층(327) 상에 배치될 수 있다. 접지층(328)은 금속과 같은 도전성 물질층으로 형성될 수 있다. 접지층(328)은 하나의 픽셀 영역에만 배치되거나 복수의 픽셀 영역에 연속적으로 배치될 수 있다.
접지층(328)은 제1 반사 전극(325)으로부터 전기적으로 절연된다. 접지층(328)은 제1, 제2 및 제3 LED 스택(323, 333 및 343)의 n형 반도체층에 공통으로 전기적으로 연결된다. 따라서, 접지층(328)은 제1 LED 스택(323)의 p형 반도체층에 전기적으로 연결된 제1 반사 전극(325)으로부터 절연된다.
제2 보조 전극(328d)은 절연층(327)의 개구부에 배치될 수 있다. 제2 보조 전극(328d)은 접지층(328)과 동일한 평면에 형성될 수 있고, 접지층(328)과 실질적으로 동일한 물질을 포함할 수 있다. 제2 보조 전극(328d)은 범프 패드(330a, 330b, 330c 및 330d)가 형성될 때 단차가 발생하는 것을 방지하도록 배치되지만, 몇몇의 예시적인 실시예에서는 생략될 수 있다. 제2 보조 전극(328d) 중 하나는 반사 전극(325)에 연결될 수 있고, 제2 보조 전극(328d) 중 다른 것은 제1 보조 전극(325d) 상에 각각 배치될 수 있다.
절연층(329)은 접지층(328) 및 제2 보조 전극(328d)과 기판(351) 사이에 배치될 수 있고, 접지층(328) 및 제2 보조 전극(328d)을 노출시키는 개구부를 가질 수 있다.
범프 패드(330a, 330b, 330c 및 330d)는 접지층(328) 및 제2 보조 전극(328d)을 전극 패드(353a, 353b, 353c 및 353d)에 전기적으로 연결하도록 접지층 (328) 및 제2 보조 전극(328d)과 전극 패드(353a, 353b, 353c 및 353d)의 사이에 배치된다. 범프 패드(330a, 330b, 330c 및 330d)는 절연층(329)의 개구부를 통해 접지층(328) 및 제2 보조 전극(328d) 상에 형성될 수 있고, 전극 패드(353a, 353b, 353c 및 353d)에 본딩될 수 있다. 범프 패드 (330d)는 모든 화소에 제공 될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 범프 패드(330d)는 전극 패드(353d)와 같이 픽셀에 선택적으로 형성될 수 있다.
언더필(355)은 범프 패드(330a, 330b, 330c 및 330d) 및 전극 패드(353a, 353b, 353c 및 353d)를 보호하고 범프 패드(330a, 330b, 330c 및 330d)의 접착력을 강화하기 위해 범프 패드(330a, 330b, 330c ?? 330d)와 전극 패드(353a, 353b, 353c 및 353d) 사이의 공간을 채운다. 몇몇의 예시적인 실시예에서, 언더필(355) 대신에 이방성 도전성 필름(ACF)이 사용될 수 있다. ACF는 범프 패드(330a, 330b, 330c 및 330d)와 전극 패드(353a, 353b, 353c 및 353d)를 서로 전기적으로 연결하도록 범프 패드(330a, 330b, 330c 및 330d)와 전극 패드(353a, 353b, 353c 및 353d)의 사이에 배치될 수 있다.
제2 투명 전극(335)은 제2 LED 스택(333)의 p형 반도체층과 오믹 접촉할 수 있다. 제2 투명 전극(335)은 적색광 및 녹색광을 투과하는 금속층 또는 도전성 산화물층으로 형성될 수 있다. 제3 투명 전극(345)은 제3 LED 스택(333)의 p형 반도체층과 오믹 접촉할 수 있다. 제3 투명 전극(345)은 적색, 녹색 및 청색을 투과하는 금속층 또는 도전성 산화물층으로 형성될 수 있다. 제2 투명 전극(335) 및 제3 투명 전극(345)은 전류 분산을 돕기 위해 각각의 LED 스택의 p형 반도체층과 오믹 접촉할 수 있다. 예를 들어, 제2 및 제3 투명 전극(335 및 345)에 사용되는 도전성 산화물층은 SnO2, InO2, ITO, ZnO, IZO 등을 포함할 수 있다.
제1 컬러 필터(337)는 제1 LED 스택(323)과 제2 LED 스택(333) 사이에 배치될 수 있다. 제2 컬러 필터(347)는 제2 LED 스택(333)과 제3 LED 스택(343) 사이에 배치될 수 있다. 제1 컬러 필터(337)는 제1 LED 스택(323)에서 발생된 광을 투과시키고, 제2 LED 스택(333)에서 발생된 광을 반사시킨다. 이와 같이, 제1 LED 스택(323)에서 발생된 광은 제2 LED 스택(333) 및 제3 LED 스택(343)을 통해 외부로 방출될 수 있고, 제2 LED 스택(333)으로부터 방출된 광은 제3 LED 스택(343)을 통해 외부로 방출될 수 있다. 또한, 제2 LED 스택(333)에서 발생된 광이 제1 LED 스택(323)에 입사되어 손실되는 것을 방지할 수 있거나, 제3 LED 스택(343)에서 발생한 광이 제2 LED 스택(333)에 입사되어 손실되는 것을 방지할 수 있다.
몇몇의 예시적인 실시예에서, 제1 컬러 필터(337)는 제3 LED 스택(343)에서 발생된 광을 반사할 수 있다.
제1 및 제2 컬러 필터(337 및 347)는, 예를 들어, 저주파 범위, 즉 장파장 대역만을 통과시키는 저주파 통과 필터(low pass filter), 또는 소정 파장 대역만을 통과시키는 대역 통과 필터(band pass filter), 또는 소정 파장 대역만을 차단하는 대역 저지 필터(band stop filter)일 수 있다. 특히, 제1 및 제2 컬러 필터(337 및 347)는 서로 다른 굴절률을 갖는 절연층들을 교대로 적층함으로써 형성될 수 있고, 예를 들어 TiO2 및 SiO2 절연층들을 교대로 적층함으로써 형성될 수 있다. 특히, 제1 및 제2 컬러 필터(337 및 347)는 분산 브래그 반사층(Distributed Bragg Reflector(DBR))을 포함할 수 있다. 분산 브래그 반사층의 저지 대역은 TiO2 및 SiO2의 두께를 조절함으로써 제어될 수 있다. 또한, 저주파 통과 필터 및 대역 통과 필터는 서로 다른 굴절률을 갖는 절연층들을 교대로 적층함으로써 형성될 수 있다.
제1 본딩층(365)은 제2 LED 스택(333)을 제1 LED 스택(323)에 결합시킨다. 도면에 도시된 바와 같이, 제1 본딩층(365)은 제1 LED 스택(323)과 접촉할 수 있고, 제1 컬러 필터(337)와 접촉할 수 있다. 제1 본딩층(365)은 제1 LED 스택(323)에서 발생된 광을 투과할 수 있다.
제2 본딩층(375)은 제3 LED 스택(343)을 제2 LED 스택(333)에 겹합시킨다. 도면에 도시된 바와 같이, 제1 본딩층(375)은 제2 LED 스택(333)과 접촉할 수 있고, 제2 컬러 필터(347)와 접촉할 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니고, 제2 발광 다이오드 스택(333) 상에 투명한 도전층이 배치될 수 있다. 제2 본딩층(375)은 제1 LED 스택(323) 및 제2 LED 스택(333)에서 발생된 광을 투과할 수 있다.
본딩층(365 및 375)은 서로 결합된 두 개의 타겟 각각에 투명 유기층 또는 투명 무기층을 형성하고 그 타겟을 서로 본딩함으로써 형성될 수 있다. 유기층의 예는 SU8, 폴리(메틸메타크릴 레이트)(PMMA), 폴리이미드, 파릴렌, 벤조시클로부텐(BCB) 등을 포함할 수 있고, 무기층의 예는 Al2O3, SiO2, SiNx 등을 포함한다. 유기층은 고진공 및 고압에서 본딩될 수 있고, 무기층은 예를 들어 화학적 기계적 연마 공정에 의해 표면을 평탄화한 후 플라즈마 등을 사용하여 표면 에너지가 낮아질 때 고진공하에서 본딩될 수 있다. 또한, 제1 및 제2 본딩층(365 및 375)은 예를 들어 투광성 스핀-온-글라스(spin-on-glass)로 형성될 수 있다.
한편, 제1 LED 스택(323)의 n형 반도체층을 접지층(328)에 전기적으로 연결하기 위해 제1-1 커넥터(359d)가 채용된다. 제1-1 커넥터(359d)는 제1 오믹 전극(325n)을, 접지층(328)이 연결된 제1 보조 전극(325d)에 연결할 수 있다.
제1-1 커넥터(359d)는 제1 LED 스택(323)을 관통할 수 있고, 절연층(357)에 의해 제1 LED 스택(323)의 p형 반도체층으로부터 전기적으로 절연된다. 절연층(357)은 제1 LED 스택(323)의 상면을 적어도 부분적으로 덮을 수 있, 제1 오믹 전극(325n)을 덮을 수 있다. 그러나, 절연층(357)은 제1 보조 전극(325d)을 노출시키는 개구부 및 제1 오믹 전극(325n)을 노출시키는 개구부를 가질 수 있다. 제1-1 커넥터(359d)는 절연층(357)의 개구부를 통해 제1 보조 전극(325d) 및 제1 오믹 접촉부(325n)에 연결될 수 있다.
제1-1 커넥터(359d)는 제1 LED 스택(323)을 관통하는 것으로 도시되어 있으나, 몇몇의 예시적인 실시예에서는, 제1-1 커넥터(359d)는 제1 LED 스택(323)의 측면에 형성될 수 있다.
한편, 제1-2 커넥터(359b) 및 제1-3 커넥터(359c)는 제1 LED 스택(323)을 관통하여 제1 보조 전극(325d)에 연결될 수 있다. 제1-2 커넥터(359b) 및 제1-3 커넥터(359c)는 제1 LED 스택(323)으로부터 절연된다. 이와 같이, 절연층(357)은 제1 LED 스택(323)과 제1-2 커넥터(359b) 및 제1-3 커넥터(359c)의 사이에 개재될 수 있다.
한편, 제2 LED 스택(333)의 n형 반도체층을 전극 패드(353d)에 전기적으로 연결하도록 제2-1 커넥터(369d)가 배치된다. 제2-1 커넥터(369d)는 제2 LED 스택(333)의 상면에 연결되어 제2 LED 스택(333)을 관통할 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니고, 제2-1 커넥터(369d)는 제2 LED 스택(333)의 측면에 형성될 수 있다. 한편, 도면에 도시된 바와 같이, 제2-1 커넥터(369d)는 제1-1 커넥터(359d)에 연결되어 전극 패드(353d)에 전기적으로 연결될 수 있다. 또한, 제1-1 커넥터(359d)에는 제2-1 커넥터(369d)가 수직 방향으로 적층될 수 있다.
절연층(367)은 제2-1 커넥터(369d)가 제2 LED 스택(333)의 p형 반도체층 및 제2 투명 전극(335)에 단락되는 것을 방지하기 위하여 제2 LED 스택(333)과 제2-1 커넥터(369d) 사이에 개재될 수 있다. 절연층(367)은 제2 LED 스택(333)의 상면을 덮을 수 있지만, 제2-1 커넥터(369d)의 연결을 가능하게 하도록 개구부를 가질 수 있다.
제2-2 투명 커넥터(369b)는 제2 투명 전극(335)을 전극 패드(353b)에 전기적으로 연결하도록 배치된다. 제2-2 커넥터(369b)는 제2 투명 전극(335)을 통해 제2 LED스택 (333)의 p형 반도체층에 전기적으로 연결된다. 도면에 도시된 바와 같이, 제2-2 커넥터(369b)는 제2 LED 스택(333)을 관통할 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니고, 제2 LED 스택(333)의 측면에는 제2-2 커넥터(369b)가 형성될 수 있다. 절연층(367)은 제2-2 커넥터(369b)가 제2 LED 스택(333)의 상부 표면으로 단락되는 것을 방지하도록 제2-2 커넥터(369b)와 제2 LED 스택(333)의 사이에 개재된다.
또한, 제2-3 LED 커넥터(333)를 관통하도록 제2-3 커넥터(369c)가 배치될 수 있다. 제2-3 커넥터(369c)는 전극 패드(353c)에 전기적으로 연결될 수 있고, 예를 들어 제1-3 커넥터(359c)에 연결될 수 있다. 제2-3 커넥터(369c)는 제2 LED 스택(333)으로부터 절연된다. 이와 같이, 절연층(367)은 제2 LED 스택(333)과 제2-3 커넥터(369c)의 사이에 개재될 수 있다.
제2-3 커넥터(369c)는 중간 커넥터로서 기능할 수 있고, 몇몇의 예시적인 실시 예에서는 생략될 수 있다.
한편, 제3 LED 스택(343)의 상면을 전극 패드(353d)에 전기적으로 연결하도록 제3-1 커넥터(379d)가 배치된다. 제3-1 커넥터(379d)는 제3 LED 스택(343)의 상면, 즉 n형 반도체층에 연결되어 제3 LED 스택(343)을 관통할 수 있다. 도면에 도시된 바와 같이, 제3-1 커넥터(379d)는 제2-1 커넥터(369d)에 연결되어 전극 패드(353d)에 전기적으로 연결될 수 있다.
한편, 제3-1 LED 커넥터(379d)가 제3 LED 스택(343)의 하면으로 단락되는 것을 방지하기 위해 제3 LED 스택(343)과 제3-1 커넥터(379d) 사이에 절연층(377)이 개재될 수 있다. 절연층(377)은 제3 LED 스택(343)의 상면을 덮을 수 있지만, 제3-1 커넥터(379d)의 연결을 가능하게 하기 위해 제3 LED 스택(343)의 상부면을 노출시키는 개구부를 가질 수 있다.
제3 투명 전극(345)을 전극 패드(353c)에 전기적으로 연결하도록 제3-2 커넥터(379c)가 배치된다. 제2-2 커넥터(379c)는 제3 투명 전극(345)을 통해 제3 LED 스택(343)의 하면에 전기적으로 연결된다. 도면에 도시된 바와 같이, 제2-2 커넥터(379c)는 제3 LED 스택(343)을 관통할 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니고, 제3-2 스택(379c)은 제3 LED 스택(343)의 측면에 형성될 수 있다. 제3-2 커넥터(379c)가 제3 LED 스택(343)의 상면으로 단락되는 것을 방지하기 위해 절연층(377)이 제3-2 커넥터(379c)와 제3 LED 스택(343) 사이에 개재된다.
도면에 도시된 바와 같이, 제3-2 커넥터(379c)는 제2-3 커넥터(369c)에 연결되어 전극 패드(353c)에 전기적으로 연결될 수 있다. 이 경우, 제2-3 커넥터(369c) 및 제1-3 커넥터(359c)는 중간 커넥터로서 기능할 수 있다. 또한, 도면에 도시된 바와 같이, 제3-2 커넥터(379c)는 제2-3 커넥터(369c) 상에 수직 방향으로 적층될 수 있다. 이와 같이, 제1-3 커넥터(359c), 제2-3 커넥터(369c) 및 제3-1 커넥터(379c)는 서로 전기적으로 연결되고, 수직 방향으로 적층된다. 또한, 제1-1 커넥터(359d), 제2-1 커넥터(369d) 및 제3-1 커넥터(379d)도 수직 방향으로 적층될 수 있다.
커넥터는 광 경로를 따라 배치되어 광을 흡수할 수 있다. 커넥터가 가로 방향으로 이격되어 배치되는 경우, 광이 방출되는 면적이 감소되어 광 손실이 증가될 수 있다. 예시적인 실시예에 따르면, 커넥터가 수직 방향으로 적층되므로, 커넥터에 의한 제1 LED 스택(323) 및 제2 LED 스택(333)에서 발생된 광의 손실이 억제될 수 있다.
몇몇의 예시적인 실시예에서, 제1, 제2 및 제3 LED 스택(323, 333 및 343)의 측면을 덮는 광 반사층 또는 차광 물질층은 제1 LED 스택(323), 제2 LED 스택(333) 및 제3 LED 스택(343)의 측면을 통해 광이 방출되는 때 발생할 수 있는 픽셀간의 광간섭을 방지하도록 형성될 수 있다. 예를 들어, 광반사층은 반사 금속층 또는 고반사성 유기층이 증착된 분산 브래그 반사층(DBR) 또는 SiO2 등으로 형성된 절연층을 포함할 수 있다. 또 다른 예로서, 차광층으로 블랙 에폭시가 사용될 수 있다. 이러한 방식으로, 차광 물질은 이미지의 콘트라스트를 증가시키도록 발광 디바이스간의 광간섭을 방지할 수 있다.
도시된 예시적인 실시예에 따르면, 제1 LED 스택(323)은 전극 패드(353d 및 353a)에 전기적으로 연결되고, 제2 LED 스택(333)은 전극 패드(353d 및 353b)에 전기적으로 연결되고, 제3 LED 스택(343)은 전극 패드(353d 및 353c)에 전기적으로 연결된다. 이와 같이, 제1 LED 스택(323), 제2 LED 스택(333) 및 제3 LED 스택(343)의 캐소드는 전극 패드(353d)에 공통으로 전기적으로 연결되고, 제1 LED 스택(323), 제2 LED 스택(333) 및 제3 LED 스택(343)의 애노드는 상이한 전극 패드(353a, 353b 및 353c)에 각각 전기적으로 연결된다. 이러한 방식으로, 제1, 제2 및 제3 LED 스택(323, 333 및 343)은 독립적으로 구동될 수 있다. 또한, 제1, 제2 및 제3 LED 스택(323, 333 및 343)은 박막 트랜지스터 기판(351) 상에 배치되고, 능동 매트릭스 방식으로 구동되도록 기판(351) 내의 회로에 전기적으로 연결된다.
도 60은 예시적인 실시예에 따른 디스플레이 장치의 개략적 회로도이다.
도 60을 참조하면, 예시적인 실시예에 따른 구동 회로는 둘 이상의 트랜지스터(Tr1 및 Tr2) 및 커패시터를 포함한다. 전원이 선택 라인(Vrow1 내지 Vrow3)에 연결되고 데이터 전압이 데이터 라인(Vdata1 내지 Vdata3)에 인가되면, 전압은 해당하는 발광 다이오드에 인가된다. 또한, Vdata1 내지 Vdata3의 값에 따라 해당 커패시터에 전하가 충전된다. 커패시터의 충전 전압에 의해 Tr2의 턴온 상태가 유지될 수 있으므로, Vrow1에 공급되는 전원이 차단되더라도 커패시터의 전압이 유지 될 수 있고, 발광 다이오드(LED1 내지 LED3)에 전압이 인가될 수 있다. 또한, Vdata1 내지 Vdata3의 값에 따라 LED1 내지 LED3으로 흐르는 전류가 변경될 수 있다. 전류는 Vdd를 통해 지속적으로 공급될 수 있으므로, 연속적인 발광이 가능하다.
트랜지스터(Tr1 및 Tr2) 및 커패시터는 커패시터(351)에 형성될 수 있다. LED1 내지 LED3은 하나의 픽셀에 적층된 제1, 제2 및 제3 스택(323, 333 및 343)에 해당할 수 있다. 제1, 제2 및 제3 LED 스택의 애노드는 트랜지스터(Tr2)에 연결되고, 제1, 제2 및 제3 LED 스택의 캐소드는 접지된다. 도시된 예시적인 실시예에서, 제1, 제2 및 제3 LED 스택(323, 333 및 343)은 접지될 접지층(328)에 공통으로 연결될 수 있다. 또한, 접지층(328)은 두 개 이상의 픽셀에 연속적으로 배치될 수 있고, 더 나아가 모든 픽셀에서 디스플레이 장치의 모든 LED 스택에 공통으로 연결될 수 있다. 접지층(328)은 능동 매트릭스 구동 회로의 노이즈를 제거하도록 픽셀과 기판의 사이에 배치될 수 있다.
도 61A는 디스플레이 장치를 액티브 매트릭스 방식으로 구동하기 위한 회로도를 도시하고 있으나, 본 발명의 개념이 이에 제한되는 것은 아니고, 다양한 회로가 사용될 수도 있다.
도 61A, 도 61B, 도 62A, 도 62B, 도 63A, 도 63B, 도 64A, 도 64B, 도 65A, 도 65B, 도 66A, 도 66B, 도 67A, 도 67B, 도 68A, 도 68B, 도 69A, 도 69B, 도 70A, 도 70B, 도 71A, 도 71B, 도 72A, 도 72B, 도 73A, 도 73B, 도 74A, 도 74B, 도 75A 및 도 75B는 예시적인 실시예에 따라 디스플레이 장치를 제조하는 방법을 도시하는 개략적 평면도 및 단면도이다. 도면에서, 각각의 평면도는 도 59A의 평면도에 해당하고, 각각의 단면도는 해당하는 평면도의 A-B 선을 따라 절취한 단면도에 해당한다.
도 61A 및 도 61B를 참조하면, 제1 기판 (321) 상에 제1 LED 스택(323)을 성장시킨다. 제1 기판(321)은 예를 들어 GaAs 기판일 수 있다. 제1 LED 스택(323)은 AlGaInP계 반도체 층으로 형성될 수 있고, n형 반도체층, 활성층 및 p형 반도체층을 포함한다.
제1 LED 스택(323) 상에 개구부(326a)를 갖는 절연층(326)을 형성하고, 제1 반사 전극(325)이 형성되도록 오믹 접촉층(325a) 및 반사층(325b)을 형성한다. 제1 반사 전극(325)은 각각의 픽셀 영역에 형성되고, 제1 LED 스택(323)의 p형 반도체층에 전기적으로 연결된다. 오믹 접촉층(325a)은 리프트 오프 기술 등에 의해 절연층(326)의 개구부에 형성될 수 있다.
반사층(325b)은 절연층(326) 상에 형성되고 오믹 접촉층(325a)을 덮는다. 반사층(325b)은 각각의 픽셀 영역에서 3개의 모서리 부분을 제외한 영역에 형성될 수 있다. 반사층(325b)은 리프트 오프 기술 등에 의해 형성될 수 있다. 반사층(325b)가 오믹 접촉 물질을 포함하는 경우, 오믹 접촉층(325a)은 몇몇의 예시적인 실시예에서 생략될 수 있다.
제1 보조 전극(325d)은 절연층(326) 상에 반사층(325b)과 함께 형성된다. 제1 보조 전극(325d)은 리프트 오프 기술 등에 의해 반사층(325b)과 실질적으로 동일한 물질을 사용하여 반사층(325b)과 함께 형성될 수 있다. 제1 보조 전극(325d)은 각각의 픽셀 영역의 3개의 모서리 부근에 배치될 수 있다.
도 62A 및 도 62B를 참조하면, 반사층(325b) 및 제1 보조 전극(325d) 상에 절연층(327)을 형성한다. 절연층(327)은 반사층(325b) 및 제1 보조 전극(325d)을 노출시키는 개구부를 갖는다. 절연층(327)의 개구부는 도면에 도시된 바와 같이 실질적으로 직사각형 형상을 가질 수 있다. 그러나, 절연층(327)의 개구부의 형상은 이에 제한되지 않고, 몇몇의 예시적인 실시예에서는 또 다른 형상을 가질 수도 있다.
도 63A 및 도 63B를 참조하면, 절연층(327) 상에 접지층(328) 및 제2 보조 전극(328d)을 형성한다. 접지층(328)은 대부분의 픽셀 영역을 덮을 수 있고, 제1 보조 전극(325d) 중 하나에 연결될 수 있다. 제2 보조 전극(328d) 중 하나는 제1 반사 전극(325)에 연결되고, 나머지 제2 보조 전극(328d)은 제1 보조 전극(325d) 상에 각각 배치될 수 있다. 몇몇의 예시적인 실시예에서, 제1 보조 전극(325d) 및 제2 보조 전극(328d)은 생략될 수 있다.
접지층(328)은 각각의 픽셀 영역에 형성될 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니고, 복수의 픽셀 영역에 접지층(328)이 연속적으로 형성될 수 있다.
도 64A 및 도 64B를 참조하면, 접지층(328) 및 제2 보조 전극(328d) 상에 절연층(329)을 형성할 수 있다. 절연층(329)은 접지층(328) 및 제2 보조 전극(328d)을 노출시키는 개구부를 갖는다.
상술한 절연층(326, 327 및 328)은 전기 절연 물질, 예를 들어 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
다음으로, 범프 패드(330a, 330b, 330c 및 330d)를 형성한다. 범프 패드(330a, 330b, 330c ?? 330d)는 절연층(329)의 개구부를 통해 접지층(328) 및 제2 보조 전극(328d) 상에 각각 배치된다. 범프 패드(330a, 330b 및 330c) 및 범프 패드(330d)는 각각의 픽셀 영역에 형성될 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니고, 몇몇의 픽셀 영역 또는 하나의 픽셀 영역에만 범프 패드(330d)가 형성될 수 있다.
도 65A를 참조하면, 제2 기판(331) 상에 제2 LED 스택(333)을 성장시키고, 제2 LED 스택(333) 상에 제2 투명 전극(335) 및 제1 컬러 필터(337)를 형성한다. 제2 LED 스택(333)은 질화갈륨계 반도체층으로 형성될 수 있고, GaInN 우물층을 포함한다. 제2 기판(331)은 질화갈륨계 반도체층이 성장할 수 있는 기판이고, 제1 기판(321)과 상이할 수 있다. GaInN의 조성비는 제2 LED 스택(333)이 예를 들어 녹색광을 방출할 수 있도록 결정될 수 있다. 한편, 제2 투명 전극(335)은 p형 반도체 층과 오믹 접촉한다.
또한, 도 65B를 참조하면, 제3 기판(341) 상에 제3 LED 스택(343)을 성장시키고, 제3 LED 스택(343) 상에 제3 투명 전극(345) 및 제2 컬러 필터(347)를 형성한다. 제3 LED 스택(343)은 질화갈륨계 반도체층으로 형성될 수 있고, GaInN 우물층을 포함한다. 제3 기판(341)은 질화갈륨계 반도체층이 성장할 수 있는 기판이고, 제1 기판(321)과 상이할 수 있다. GaInN의 조성비는 제3 LED 스택(343)이 예를 들어 청색광을 방출할 수 있도록 결정될 수 있다. 한편, 제3 투명 전극(345)은 p형 반도체층과 오믹 접촉한다.
제1 컬러 필터(337) 및 제2 컬러 필터(347)는 도 59A 및 도 59B를 참조하여 설명한 것과 실질적으로 동일하므로, 중복을 피하기 위해 이의 상세한 설명은 생략하기로 한다.
도 66A 및 도 66B를 참조하면, 기판(351) 상에 전극 패드(353a, 353b, 353c 및 353d)를 형성한다. 기판(351)은 박막 트랜지스터가 형성된 Si 기판일 수 있다. 전극 패드(353a, 353b, 353c 및 353d)은 하나의 픽셀 영역에 해당하도록 4개의 모서리 영역에 분포되어 배치될 수 있다. 전극 패드(353d)는 각각의 픽셀 영역에 형성될 수 있다. 그러나, 몇몇의 예시적인 실시예에서, 전극 패드(353d)는 몇몇의 픽셀 영역에만 형성되거나 하나의 픽셀 영역에만 형성될 수도 있다.
제1 LED 스택(323), 제2 LED 스택(333), 제3 LED 스택(343) 및 전극 패드(353a, 353b, 353c 및 353d)는 각각 상이한 기판 상에 형성되고, 제1 LED 스택(323), 제2 LED 스택(333), 제3 LED 스택(343) 및 전극 패드(353a, 353b, 353c 및 353d)을 형성하는 순서는 특별히 제한되지 않는다.
도 67A 및 도 67B를 참조하면, 기판(351)에 범프 패드(330a, 330b, 330c 및 330d)를 본딩하여 제1 LED 스택(323)이 기판(351)에 결합되도록 한다. 언더필(355)은 기판(351)과 제1 LED 스택(323) 사이의 공간을 채울 수 있다. 몇몇의 예시적인 실시예에서, 언더필(355) 대신에, 범프 패드(330a, 330b, 330c 및 330d)와 기판(351)의 사이에 이방성 도전 필름(ACF)이 배치될 수 있다.
제1 기판(321)은 화학적 식각 기술 등에 의해 제1 LED 스택(323)으로부터 제거된다. 이와 같이, 제1 LED 스택(323)의 n형 반도체 층은 상면에 노출된다. 광추출 효율을 향상시키기 위해 노출된 n형 반도체층의 표면에 표면 텍스쳐링에 의해 거친 표면이 형성될 수 있다.
도 68A 및 도 68B를 참조하면, 노출된 제1 LED 스택(323) 상에 제1 오믹 전극(325n)을 형성할 수 있다. 제1 오믹 전극(325n)은 각각의 픽셀 영역에 형성될 수 있다.
다음으로, 제1 보조 스택 (325d)을 노출시키는 개구부가 형성되도록 제1 LED 스택(323)을 패터닝한다. 제1 LED 스택(323)이 패터닝될 때, 제1 LED 스택(323)은 픽셀 영역마다 서로 분리될 수 있다.
도 69A 및 도 69B를 참조하면, 개구부 내의 제1 LED 스택(323)의 측면을 덮도록 절연층(357)을 형성한다. 또한, 절연층(357)은 제1 LED 스택(323)의 상면을 적어도 부분적으로 덮을 수 있다. 절연층(357)은 제1 보조 전극(325d) 및 제1 오믹 전극(325n)을 노출시키도록 형성된다.
다음으로, 노출된 제1 보조 전극(325d)에 각각 연결된 커넥터(359b, 359c 및 359d)를 형성한다. 제1-1 커넥터(359d)는 제1 오믹 전극(325n), 및 접지층(328)이 연결된 제1 보조 전극(325d)에 연결된다. 이와 같이, 제1 LED 스택(323)의 n형 반도체층은 접지층(328)에 전기적으로 연결된다.
제1-2 커넥터 (359b) 및 제1-3 커넥터(359c)는 절연층(357)에 의해 제1 LED 스택(323)으로부터 절연된다. 제1-2 커넥터(359b)는 전극 패드(353b)에 전기적으로 연결되고, 제1-3 커넥터(359c)는 전극 패드(353c)에 전기적으로 연결된다.
도 70A 및 도 70B를 참조하면, 제1-1, 제1-2 및 제1-3 커넥터(359d, 359b 및 359c)가 형성된 제1 LED 스택(323) 상에 도 65A의 제2 LED 스택(333)을 제1 본딩층 (365)을 통해 결합시킨다. 제1 컬러 필터(337)는 제1 LED 스택(323)과 마주 보도록 배치되고 제1 본딩층(365)에 본딩된다. 제1 본딩층(365)은 제1 LED 스택(323) 상에 미리 배치될 수 있고, 제1 컬러 필터(337)는 제1 본딩층(365)과 마주 보도록 배치되고 제1 본딩층(365)에 본딩될 수 있다. 그렇지 않으면, 본딩 물질층이 제1 LED 스택(323) 및 제1 컬러 필터(337) 상에 각각 형성되고 서로 본딩되어, 제2 LED 스택(333)이 제1 LED 스택(323)에 결합되도록 할 수 있다. 한편, 제2 기판(331)은 레이저 리프트 오프, 화학적 리프트 오프 등과 같은 기술에 의해 제2 LED 스택(333)으로부터 분리될 수 있다. 이와 같이, 제2 LED 스택(333)의 n형 반도체층이 노출된다. 노출된 n형 반도체층은 화학적 식각 등에 의해 표면 텍스처링될 수 있다. 그러나, 몇몇의 예시적인 실시예에서, 제2 LED 스택(333)에 대한 표면 텍스처링은 생략될 수 있다.
도 71A 및 도 71B를 참조하면, 제2 LED 스택(333)을 패터닝하여 제2 투명 전극(335)이 노출되도록 하고, 노출된 제2 투명 전극(335)을 부분적으로 식각한 다음 제1 컬러 필터(337) 및 제1 본딩층(365)을 식각하여, 제1-1 커넥터(359d)를 노출시키는 개구부를 형성한다. 또한, 제2 LED 스택(333), 제2 투명 전극(335), 제1 컬러 필터(337) 및 제1 본딩층(336)를 관통함으로써 제1-2 커넥터(359b) 및 제1-3 커넥터(359c)를 노출시키는 개구부가 함께 형성될 수 있다. 또한, 제2 LED 스택(333)은 픽셀 영역마다 서로 분리될 수 있다.
도 72A 및 도 72B를 참조하면, 노출된 개구부의 측면을 덮는 절연층(367)을 형성한다. 또한, 절연층(367)은 제2 LED 스택(333)의 상면을 덮을 수 있다. 그러나, 절연층(367)은 제2 투명 전극(335)을 노출시키고, 또한 제1-1 커넥터(359d), 제1-2 커넥터(359b) 및 제1-3 커넥터(359c)를 노출시킨다. 또한, 절연층(367)은 제2 LED 스택(333)의 상면을 부분적으로 노출시킨다.
다음으로, 개구부에 제2-1 커넥터(369d), 제2-2 커넥터(369b) 및 제2-3 커넥터(369c)를 형성한다. 제2-1 커넥터(369d)는 제2 LED 스택(333)의 노출된 상면을 제1-1 커넥터(359d)에 전기적으로 연결한다. 이와 같이, 제2 LED 스택(333)의 n형 반도체층은 접지층(328)에 전기적으로 연결된다. 제2-1 커넥터(369d)는 절연층(367)에 의해 제2 LED 스택(333)의 p형 반도체층 및 제2 투명 전극층(35)으로부터 절연된다.
제2-2 커넥터(369b)는 제2 투명 전극(335) 및 제1-2 커넥터(359b)를 서로 전기적으로 연결하고, 절연층(367)에 의해 제2 LED 스택(333)의 상면으로부터 절연된다. 제2 투명 전극(335)은 제2-2 커넥터(369b), 제1-2 커넥터(359b), 범프 패드(330b) 등을 통해 전극 패드(353b)에 전기적으로 연결된다. 이와 같이, 제2 LED 스택(333)의 p형 반도체층은 전극 패드(353b)에 전기적으로 연결되고, 제2 LED 스택(333)의 n형 반도체 층은 전극 패드(353d)에 전기적으로 연결된다.
제2-3 커넥터(369)는 제1-3 커넥터(359c)에 연결되고, 절연층(367)에 의해 제2 LED 스택(333) 및 제2 투명 전극(335)으로부터 절연된다.
도 73A 및 도 73B를 참조하면, 제2-1, 제2-2 및 제2-3 커넥터(369d, 369b 및369c)가 형성된 제2 LED 스택상에 도 65B의 제3 LED 스택을 제2 본딩층(375)을 통해 결합시킨다. 제2 컬러 필터(347)는 제2 LED 스택(333)과 마주 보도록 배치되고 제2 본딩층(375)에 본딩될 수 있다. 제2 본딩층(375)은 제2 LED 스택(333) 상에 미리 배치될 수 있고, 제2 컬러 필터(347)는 제2 접합층(375)과 마주보도록 배치되고 제2 접합층(375)에 본딩될 수 있다. 그렇지 않으면, 본딩 물질층이 제2 LED 스택(333) 및 제2 컬러 필터 347) 상에 각각 형성되고 서로 본딩되어, 제3 LED 스택(343)이 제2 LED 스택(333)에 본딩되도록 할 수 있다. 한편, 제3 기판(341)은 레이저 리프트 오프, 화학적 리프트 오프 등과 같은 기술에 의해 제3 LED 스택(343)으로부터 분리될 수 있다. 이와 같이, 제3 LED 스택(343)의 n형 반도체층이 노출된다. 노출된 n형 반도체층은 화학적 식각 등에 의해 표면 텍스처링될 수 있다.
도 74A 및 도 74B르 참조하면, 제3 LED 스택(343)을 패터닝하여 제3 투명 전극(345)이 노출되도록 하고, 노출된 제3 투명 전극(345)을 부분적으로 식각하고, 제2 컬러 필터(347) 및 제2 본딩층(375)를 식각하여 제2-1 커넥터(369d)를 노출시키는 개구부가 형성되도록 한다. 또한, 제3 LED 스택(343), 제3 투명 전극(345), 제2 컬러 필터(347) 및 제2 본딩층(375)을 관통하여 제2-3 커넥터(369c)를 노출시키는 개구부를 형성한다.
도 75A 및 도 75B를 참조하면, 노출된 개구부의 측면을 덮는 절연층(377)을 형성한다. 그러나, 절연층(377)은 제3 투명 전극(345)을 노출시키고, 또한 제2-1 커넥터(369d) 및 제2-3 커넥터(369c)를 노출시킨다. 또한, 절연층(377)은 LED 스택(343)의 상면을 덮을 수 있지만, LED 스택(343)의 상면을 부분적으로 노출시킬 수 있다.
다음으로, 개구부에 제3-1 커넥터(379d) 및 제3-2 커넥터(379c)를 형성한다. 제3-1 커넥터(379d)는 제3 LED 스택(343)의 상면, 예를 들어 n형 반도체층을 제2-1 커넥터(369d)에 연결한다. 이와 같이, 제3 LED 스택(343)의 n형 반도체층은 접지층(328)에 전기적으로 연결된다.
제3-2 커넥터(379b)는 제3 투명 전극(345) 및 제2-3 커넥터(369c)를 서로 전기적으로 연결하고, 절연층(377)에 의해 제3 LED 스택(343)의 상면으로부터 절연된다. 제3 투명 전극(345)은 제3-2 커넥터(379c), 제2-3 커넥터(369c), 제1-3 커넥터(359c), 범프 패드(330c) 등을 통해 전극 패드(353c)에 전기적으로 연결된다.
도시된 예시적인 실시예에 따르면, 제1, 제2 및 제3 LED 스택(323, 333 및 343)의 캐소드는 접지층(328) 및 전극 패드(353d)에 공통으로 전기적으로 연결되고, 제1, 제2 및 제3 LED 스택(323, 333 및 343)의 애노드는 각각 전극 패드(353a, 353b 및 353c)에 독립적으로 연결되어 픽셀에 제공된다.
도 61A 내지 75B는 예시적인 실시예에 따른 하나의 단위 픽셀의 제조 방법을 도시하고 있으나, 기판(351) 상에 복수의 단위 픽셀이 매트릭스 형태로 배열될 수 있고, 디스플레이부가 실질적으로 유사한 방식으로 형성될 수 있다. 제1, 제2 및 제3 LED 스택(323, 333 및 343)은 단위 픽셀에 해당하도록 기판(321, 331 및 341) 상에 서로 이격되어 배치된다. 그러나, 접지층(328)은 복수의 픽셀 영역에 연속적으로 배치될 수 있다. 이러한 방식으로, 복수의 픽셀이 웨이퍼 수준에서 형성되므로, 작은 크기의 픽셀이 개별적으로 실장될 필요가 없을 수 있다.
또한, 픽셀 간의 광간섭을 방지하기 위해 픽셀의 측면을 덮는 광반사층 또는 차광 물질층이 추가로 형성될 수 있다. 예를 들어, 광반사층은 반사성 금속층 또는 고반사성 유기층이 증착된 분산 브래그 반사층(DBR) 또는 SiO2 등으로 형성된 절연층을 포함할 수 있다. 예를 들어, 발광 소자 간의 광간섭을 방지하고 이미지의 콘트라스트를 증가시킬 수 있는 차광층으로 블랙 에폭시가 사용될 수 있다.
도 76A 및 도 76B는 각각 또 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적 평면도 및 단면도이다.
도 76A 및 도 76B를 참조하면, 예시적인 실시예에 따른 디스플레이 장치는, 반사층(325b), 제1 보조 전극(325d) 및 절연층(327)이 생략되고 오믹 접촉층(325a) 및 절연층(326) 상에 접지층(328) 및 제2 보조 전극(328d)이 형성된다는 점에서 전술한 디스플레이 장치와 다르다.
접지층(328) 및 제2 보조 전극(328d)은 반사층(325b)과 실질적으로 동일한 물질로 형성될 수 있다. 이와 같이, 접지층(328) 및 제2 보조 전극(328d)은 반사층 (325b)으로서 기능할 수 있다. 이를 위해, 오믹 접촉층(325)은 보조 전극(328d) 중 하나의 아래 영역에만 형성될 수 있다.
절연층(329) 및 범프 패드(330a, 330b, 330c 및 330d)는 도 64A 및 도 64B를 참조하여 설명한 바와 같이 접지층(328) 및 제2 보조 전극(328d) 상에 형성되고, 후속 공정은 전술한 바와 실질적으로 동일한 방식으로 수행될 수 있다. 그러나, 반사층(325b) 및 제1 보조 전극(325d)이 생략되므로, 제1-1 커넥터(359d)는 접지층(328)에 직접 연결되고, 제1-2 커넥터(359b) 및 제1-3 커넥터(359c)는 제3 보조 전극(328d)에 각각 연결된다.
도 77A 및 도 77B는 각각 또 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적 평면도 및 단면도이다.
도 77A 및 도 77B를 참조하면, 예시적인 실시예에 따른 디스플레이 장치는 반사층(325b) 및 제1 보조 전극(325d)이 생략된다는 점에서 도 76A 및 도 76B의 디스플레이 장치와 실질적으로 동일하다. 그러나, 도시된 예시적인 실시예에 따른 디스플레이 장치는, 오믹 접촉층(25a)은 복수의 영역에 배치되고 제2 보조 전극(328d) 중 하나가 오믹 접촉층(25a)를 전기적으로 연결하도록 제2 보조 전극(328d) 중 하나의 형상이 변경된다는 점에서 상이하다.
도 78은 여전히 또 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적 단면도이다.
도 78을 참조하면, 예시적인 실시예에 따른 디스플레이 장치는, 제3 LED 스택(343) 위에 배치된 도광층(381)을 추가로 포함하는 것을 제외하고 도 59A 및 도 59B를 참조하여 설명한 디스플레이 장치와 실질적으로 유사하다.
도광층(381)은 제3 LED 스택(343) 및 절연층(377)을 덮을 수 있다. 도광층(381)은 픽셀 간의 광간섭을 방지하기 위해 제3 LED 스택(343)의 표면을 통해 방출된 광을 안내할 수 있다. 도광층(381)은 제3 LED 스택(343) 및 절연층(377)과 다른 굴절률을 갖는 물질층을 포함할 수 있다.
도 79는 여전히 또 다른 예시적인 실시예에 따른 디스플레이 장치를 도시하는 개략적 단면도이다.
도 79를 참조하면, 예시적인 실시예에 따른 디스플레이 장치는, 도광층(391)이 광을 안내하기 위한 도광홀(391h)을 포함한다는 점을 제외하고 도 78을 참조하여 설명한 디스플레이 장치와 실질적으로 유사하다. 도광층(391)은 광반사 물질 또는 광흡수 물질로 형성될 수 있다. 이와 같이, 도광층(391)은 인접한 픽셀 영역을 향하여 진행하는 광을 반사하거나 흡수 및 차단하여 픽셀 간의 광간섭을 방지할 수 있다. 광반사 물질의 예는 백색의 감광성 솔더 레지스터(PSR)와 같은 광반사 물질을 포함할 수 있고, 광흡수 물질의 예는 블랙 에폭시 등을 포함할 수 있다. 또한, 제3 LED 스택(343)의 상면에는 거친 표면(R)이 형성된다.
도 80A, 도 80B, 도 80C 및 도 80D는 예시적인 실시예에 따른 디스플레이 장치의 개략적 단면도이다.
도 80A를 참조하면, 예시적인 실시예에 따른 디스플레이 장치는, 도광층(391)의 홀(391h)이 투명한 물질(393)로 채워지는 것을 제외하고 도 79를 참조하여 설명한 디스플레이 장치와 실질적으로 유사하다. 투명 재료(393)는 도광층(391)과 다른 굴절률을 갖는다. 이와 같이, 투명 물질(393)과 도광층(391)의 계면에서 내부 전반사가 발생하여, 외부로 방출되는 광이 유도될 수 있다.
도광층(391)에는 홀이 형성되고, 도광층(391)은 투명 물질(393)로 덮여지고, 투명 물질(393)은 도광층(391)이 노출될 때까지 화학적 기계적 연마에 의해 평탄화되어, 도광층(391)의 홀은 투명 물질(393)로 채워질 수 있다.
투명 물질(393)의 상면은 도광층(391)의 상면과 평행할 수 있지만, 도 80B에 도시된 바와 같이 도광층(391)의 상면에 비해 상향으로 돌출하는 볼록한 표면을 가질수 있거나, 도 80C에 도시된 바와 같이 도광층(391)의 상면에 비해 하향으로 오목한 오목면을 가질수 있다. 투명 물질(393)의 상면이 볼록면을 갖는 경우, 광이 집중되어 조도를 향상시킬 수 있고, 투명 물질(393)의 상면이 오목면을 갖는 경우, 광의 방향각이 증가될 수 있다. 투명 물질(393)의 상면의 형상은, 예를 들어 화학 기계적 연마 공정의 연마 속도를 통해 조절될 수 있다.
또한, 도광층(391)의 홀의 내벽은 경사져 있는 것으로 도시되어 있으나, 몇몇의 예시적인 실시예에서는, 도광층(391)의 홀의 내벽은 도 80D에 도시된 바와 같이 수직으로 형성되는 등 다양한게 변형될 수 있다.
도 81은 여전히 또 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적 단면도이다.
도 81을 참조하면, 예시적인 실시예에 따른 디스플레이 장치는 마이크로 렌즈(395)를 추가로 포함한다는 점을 제외하고 도 80A, 도 80B, 도 80C 및 도 80D를 참조하여 설명한 디스플레이 장치와 실질적으로 유사하다.
마이크로 렌즈(395)의 상면은 볼록 렌즈 형상을 가질 수 있으나, 본 발명의 개념이 이에 제한되는 것은 아니다. 마이크로 렌즈(395)는 각각의 픽셀 영역에 배치되고, 픽셀 간의 광간섭을 방지하도록 방출된 광의 시야각을 좁힌다.
마이크로 렌즈(395)는 포토리소그래피 공정에 의해 형성될 수 있고, 예를 들어 폴리이미드, 실리콘 등으로 형성될 수 있다. 마이크로 렌즈(395)의 폭은 약 200 ㎛ 이하, 보다 구체적으로 100 ㎛ 이하일 수 있다.
특정의 예시적인 실시예 및 구현예가 본 명세서에서 설명되었지만, 다른 실시예 및 변형예도 이러한 설명으로부터 명백할 것이다. 따라서, 본 발명의 개념은 이러한 실시예에 한정되지 않으며, 당 업계에서 통상의 지식을 가진 자에게 명백한 바와 같이, 첨부된 청구범위의 보다 넓은 범위 및 다양한 자명한 변형예와 등가의 배열체에 한정된다.

Claims (25)

  1. 복수의 픽셀을 포함하는 디스플레이 장치로서,
    배선부를 포함하는 회로 기판;
    상기 회로 기판 상에 수직 방향으로 배치되고 각각 서로 상이한 파장 대역을 갖는 유색광을 방출하도록 구성된 복수의 에피택셜 서브유닛을 포함하는 발광 적층 구조체;
    상기 회로 기판과 상기 발광 적층 구조체 사이에 배치되는 접촉부;
    상기 발광 적층 구조체의 광 방출면 측에 배치되는 도광층; 및
    상기 도광층에 형성된 도광홀에 배치되며, 상기 유색광을 투과시키는 투광물질을 포함하고,
    상기 투광물질은 광 방출 방향으로 볼록한 표면을 갖고,
    상기 발광 적층 구조체와 상기 투광물질 사이에는 절연층이 배치되고,
    상기 복수의 에피택셜 서브유닛의 발광 영역이 서로 중첩되어 있고,
    상기 복수의 에피택셜 서브유닛은 순차적으로 겹겹이 배치된 제1 에피택셜 서브유닛, 제2 에피택셜 서브유닛 및 제3 에피택셜 서브유닛을 포함하고,
    상기 접촉부는 상기 제1, 제2, 및 제3 에피택셜 서브 유닛에 공통 전압을 인가하기 위한 공통 접촉부, 및 제1, 제2 및 제3 에피택셜 서브유닛에 각각 발광 신호를 인가하기 위한 제1 접촉부, 제2 접촉부 및 제3 접촉부를 포함하고,
    상기 제1, 제2 및 제3 에피택셜 서브유닛 각각은 p형 반도체층, 활성층 및 n형 반도체층을 포함하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 도광층은 상기 제3 에피택셜 서브유닛과 다른 굴절률을 갖는 디스플레이 장치.
  3. 제1항에 있어서,
    제1, 제2 및 제3 에피택셜 서브유닛에 각각 발광 신호를 인가하기 위한 제1 신호 라인, 제2 신호 라인 및 제3 신호 라인; 및
    제1, 제2 및 제3 에피택셜 서브유닛에 공통 전압을 인가하는 공통 라인을 추가로 포함하고,
    상기 제1, 제2 및 제3 신호 라인은 각각 제1, 제2 및 제3 접촉부에 연결되고, 상기 공통 라인은 공통 접촉부에 연결되어 있는, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 제1, 제2 및 제3 신호 라인은 제1 방향으로 연장되고,
    상기 공통 라인은 제1 방향과 교차하는 제2 방향으로 연장되는 디스플레이 장치.
  5. 제1항에 있어서,
    상기 공통 접촉부는 제1, 제2 및 제3 에피택셜 서브유닛에 각각 공통 전압을 인가하기 위한 제1 공통 접촉 전극, 제2 공통 접촉 전극 및 제3 공통접촉 전극을 포함하고, 상기 제2 및 제3 공통 접촉 전극은 공유 전극을 포함하는 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제2 에피택셜 서브유닛의 n형 반도체층, 활성층 및 p형 반도체층의 적층 순서가 상기 제1 및 제3 에피택셜 서브유닛 중 적어도 하나에서의 적층 순서와 상이한 디스플레이 장치.
  7. 제1항에 있어서,
    상기 도광층은 상기 절연층과 다른 굴절률을 갖는 디스플레이 장치.
  8. 제1항에 있어서,
    상기 제2 에피택셜 서브유닛에서 p형 반도체층, 활성층 및 n형 반도체층이 순차적으로 적층되고, 제3 에피택셜 서브유닛에서 n형 반도체층, 활성층 및 p형 반도체층이 순차적으로 적층되어 있는 디스플레이 장치.
  9. 제1항에 있어서,
    상기 공통 접촉부는 제2 에피택셜 서브유닛의 n형 반도체층 및 제3 에피택셜 서브유닛의 n형 반도체층과 직접 접촉하는 디스플레이 장치.
  10. 삭제
  11. 삭제
  12. 제5항에 있어서,
    상기 제1 공통 접촉 전극이 상기 제1 에피택셜 서브유닛의 아래에 배치되어 있는 디스플레이 장치.
  13. 제12항에 있어서,
    상기 제1, 제2 및 제3 에피택셜 서브유닛을 덮는 제1 절연층을 추가로 포함하고, 상기 제1 공통 접촉 전극은 상기 제1 절연층에 형성된 접촉홀을 통해 제2 및 제3 공통 접촉 전극에 연결되어 있는, 디스플레이 장치.
  14. 제1항에 있어서,
    상기 제1, 제2 및 제3 에피택셜 서브유닛으로부터 방출된 광의 에너지 밴드는 상기 회로 기판에서 멀어질수록 증가하는, 디스플레이 장치.
  15. 제1항에 있어서,
    상기 제1, 제2 및 제3 에피택셜 서브유닛이 독립적으로 구동 가능한, 디스플레이 장치.
  16. 제1항에 있어서,
    상기 제1 에피택셜 서브유닛으로부터 방출된 광은 상기 제2 및 제3 에피택셜 서브유닛을 통해 투과되도록 구성되는, 디스플레이 장치.
  17. 제16항에 있어서,
    상기 에피택셜 서브 유닛 각각은 하부 에피택셜 서브 유닛으로부터 방출된 광의 적어도 80%를 투과하도록 구성되는, 디스플레이 장치.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 제1항에 있어서,
    상기 제1 내지 제3 에피택셜 서브유닛 중 적어도 하나는 그의 상면에 형성된 요철 패턴을 갖는, 디스플레이 장치.
  23. 삭제
  24. 삭제
  25. 삭제
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