KR20230041905A - 표시 장치 - Google Patents

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KR20230041905A
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sensor
circuits
transistor
gate electrode
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KR1020210125074A
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이철곤
박희진
송희림
이유진
전무경
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삼성디스플레이 주식회사
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Abstract

표시 장치는, 제1 화소행 및 제2 화소행에 각각 제1 방향으로 배열되는 화소 회로들; 제1 화소행에서 화소 회로들 사이에 기 설정된 주기로 배열되는 더미 센서 회로들; 제2 화소행에 화소 회로들 사이에 주기로 배열되는 센서 회로들; 화소 회로들 상에 배치되고, 화소 회로들 각각에 연결되는 발광 소자들; 제1 화소행의 화소 회로들 및 더미 센서 회로들 중 적어도 일부에 중첩하는 제1 수광 소자들; 및 제2 화소행의 화소 회로들 및 센서 회로들 중 적어도 일부에 중첩하는 제2 수광 소자들을 포함한다. 센서 회로들 중 하나는 적어도 2개의 제1 수광 소자들 및 적어도 2개의 제2 수광 소자들에 연결된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 광 센서를 포함하는 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
최근에는 표시 장치에서 가장 넓은 면적을 차지하는 표시 패널에 지문 등의 인식을 위한 생체 인식 센서를 통합하여 일체화하는 기술에 대한 연구와 개발이 진행되고 있다.
본 발명의 일 목적은 더미 센서 회로 및 복수의 수광 소자들에 공통으로 연결되는 센서 회로를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 제1 화소행 및 제2 화소행에 각각 제1 방향으로 배열되는 화소 회로들; 상기 제1 화소행에서 상기 화소 회로들 사이에 기 설정된 주기로 배열되는 더미 센서 회로들; 제2 화소행에 상기 화소 회로들 사이에 상기 주기로 배열되는 센서 회로들; 상기 화소 회로들 상에 배치되고, 상기 화소 회로들 각각에 연결되는 발광 소자들; 상기 제1 화소행의 상기 화소 회로들 및 상기 더미 센서 회로들 중 적어도 일부에 중첩하는 제1 수광 소자들; 및 상기 제2 화소행의 상기 화소 회로들 및 상기 센서 회로들 중 적어도 일부에 중첩하는 제2 수광 소자들을 포함할 수 있다. 상기 센서 회로들 중 하나는 적어도 2개의 상기 제1 수광 소자들 및 적어도 2개의 상기 제2 수광 소자들에 연결될 수 있다.
일 실시예에 의하면, 상기 센서 회로들은 각각 상기 더미 센서 회로들에 대하여 제2 방향으로 인접하여 배치될 수 있다.
일 실시예에 의하면, 상기 센서 회로들 및 상기 더미 센서 회로들은 상기 제2 방향에 대하여 교번하여 배치될 수 있다.
일 실시예에 의하면, 상기 더미 센서 회로들은 상기 제1 수광 소자들 및 상기 제2 수광 소자들과 절연될 수 있다.
일 실시예에 의하면, 상기 제1 방향으로 상호 인접한 상기 더미 센서 회로들 사이에 적어도 4개의 상기 화소 회로들이 배치될 수 있다.
일 실시예에 의하면, 상기 제1 방향으로 상호 인접한 상기 센서 회로들 사이에 적어도 4개의 화소 회로들이 배치될 수 있다.
일 실시예에 의하면, 상기 화소 회로들 각각은, 제1 전원선으로부터 제1 전원 전압을 수신하고, 상기 발광 소자들 중 하나에 공급되는 구동 전류를 생성하는 제1 화소 트랜지스터; 데이터선 및 상기 제1 화소 트랜지스터의 제1 전극 사이에 접속되고, 게이트 전극이 대응하는 제1 주사선에 접속되는 제2 화소 트랜지스터; 및 상기 제1 화소 트랜지스터의 게이트 전극과 제2 전원 전압을 제공하는 제2 전원선 사이에 접속되고, 게이트 전극이 대응하는 제2 주사선에 접속되는 제3 화소 트랜지스터를 포함할 수 있다. 상기 더미 센서 회로들 각각은, 제3 전원 전압을 제공하는 제3 전원선에 접속되는 제1 더미 센서 트랜지스터; 상기 제1 더미 센서 트랜지스터와 상기 제3 전원선 사이에 접속되고. 게이트 전극이 상기 제1 화소행의 제1 주사선에 접속되는 제2 더미 센서 트랜지스터; 및 제4 전원 전압을 제공하는 제4 전원선과 상기 제1 더미 센서 트랜지스터의 게이트 전극 사이에 접속되고, 게이트 전극이 제어선에 접속되는 제3 더미 센서 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 센서 회로들 각각은, 상기 제3 전원선과 리드아웃선 사이에 직렬로 접속되는 제1 센서 트랜지스터 및 제2 센서 트랜지스터; 및 상기 제4 전원선과 상기 제1 수광 소자들 중 상기 둘 이상 및 상기 제2 수광 소자들 중 상기 둘 이상 사이에 접속되며, 게이트 전극이 상기 제어선에 접속되는, 제3 센서 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 센서 트랜지스터는 상기 제2 화소행의 제1 주사선에 접속되는 게이트 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 센서 트랜지스터는 상기 제3 센서 트랜지스터의 일 전극에 접속되는 게이트 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 화소 회로들 각각은, 상기 제1 화소 트랜지스터의 제2 전극과 상기 제1 화소 트랜지스터의 상기 게이트 전극 사이에 접속되고, 게이트 전극이 대응하는 제3 주사선에 접속되는 제4 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 수광 소자들 및 상기 제2 수광 소자들은 상기 발광 소자들과 동일 층 상에 배치될 수 있다.
일 실시예에 의하면, 상기 더미 센서 회로들 및 상기 센서 회로들은 상기 화소 회로들과 동일 층 상에 배치될 수 있다.
일 실시예에 의하면, 상기 센서 회로들 중 제2 방향으로 인접한 둘 사이에는 2개 이상의 화소행들이 위치될 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 화소 회로들, 더미 센서 회로들, 및 센서 회로들을 포함하는 백플레인 구조물; 및 상기 백플레인 구조물 상에 제공되고, 상기 화소 회로들에 각각 연결되는 발광 소자들 및 상기 센서 회로들에 연결되는 수광 소자들을 포함하는 화소층을 포함할 수 있다. 상기 센서 회로들 각각은 적어도 4개의 상기 수광 소자들에 공통으로 연결될 수 있다.
일 실시예에 의하면, 상기 더미 센서 회로들은 상기 센서 회로들과 다른 화소행에 배치될 수 있다.
일 실시예에 의하면, 상기 더미 센서 회로들은 상기 수광 소자들과 절연될 수 있다.
일 실시예에 의하면, 동일한 화소행에서 상호 인접한 상기 센서 회로들 사이에는 적어도 4개의 상기 화소 회로들이 배치될 수 있다.
일 실시예에 의하면, 상기 화소 회로들 각각은, 제1 전원선으로부터 제1 전원 전압을 수신하고, 상기 발광 소자들 중 하나에 공급되는 구동 전류를 생성하는 제1 화소 트랜지스터; 데이터선 및 상기 제1 화소 트랜지스터의 제1 전극 사이에 접속되고, 게이트 전극이 대응하는 제1 주사선에 접속되는 제2 화소 트랜지스터; 및 상기 제1 화소 트랜지스터의 게이트 전극과 제2 전원 전압을 제공하는 제2 전원선 사이에 접속되고, 게이트 전극이 대응하는 제2 주사선에 접속되는 제3 화소 트랜지스터를 포함할 수 있다. 상기 더미 센서 회로들 각각은, 제3 전원 전압을 제공하는 제3 전원선에 접속되는 제1 더미 센서 트랜지스터; 상기 제1 더미 센서 트랜지스터와 상기 제3 전원선 사이에 접속되고. 게이트 전극이 제1 화소행의 제1 주사선에 접속되는 제2 더미 센서 트랜지스터; 및 제4 전원 전압을 제공하는 제4 전원선과 상기 제1 더미 센서 트랜지스터의 게이트 전극 사이에 접속되고, 게이트 전극이 제어선에 접속되는 제3 더미 센서 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 센서 회로들 각각은, 상기 제3 전원선과 리드아웃선 사이에 직렬로 접속되는 제1 센서 트랜지스터 및 제2 센서 트랜지스터; 및 상기 제4 전원선과 상기 적어도 4개의 수광 소자들 사이에 접속되며, 게이트 전극이 상기 제어선에 접속되는, 제3 센서 트랜지스터를 포함할 수 있다. 상기 제2 센서 트랜지스터는 제2 화소행의 제1 주사선에 접속되는 게이트 전극을 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치에 있어서, 백플레인 구조물에 형성되는 하나의 센서 회로에 4개 이상 수광 소자들이 접속됨으로써, 디스플레이 해상도 저하가 최소화되면서 광 센서의 수광량이 증가하여 광 센싱 성능이 향상될 수 있다.
또한, 기존의 센서 회로가 제거되는 영역에 센서 회로와 유사한 구조의 더미 센서 회로가 배치됨으로써, 데이터 신호 기입을 위한 주사선들의 커패시턴스 차이에 따른 가로줄 영상 시인 불량이 개선되며, 광 센싱 성능 향상과 함께 영상 품질이 향상될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함되는 표시 패널의 표시 영역의 백플레인 회로들의 배치의 일 예를 나타내는 도면이다.
도 3은 도 1의 표시 장치에 포함되는 표시 패널의 표시 영역의 일 예를 나타내는 도면이다.
도 4는 도 3의 제1 화소행의 화소 및 더미 센서 회로의 일 예를 나타내는 회로도이다.
도 5는 도 3의 제2 화소행의 화소 및 광 센서의 일 예를 나타내는 회로도이다.
도 6은 더미 센서 회로 영역 및 센서 회로 영역에 배치되는 배선들 및 트랜지스터들의 일 예를 나타내는 도면이다.
도 7은 도 3의 표시 영역의 일 예를 나타내는 단면도이다.
도 8은 도 1의 표시 장치에 포함되는 표시 패널의 표시 영역의 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 패널(100) 및 구동 회로(200)를 포함할 수 있다. 일 실시예에서, 구동 회로(200)는 패널 구동부(210), 및 센서 구동부(220)를 포함할 수 있다.
표시 장치(1000)는 복수의 자발광 소자들을 포함하는 자발광 표시 장치로 구현될 수 있다. 특히, 표시 장치(1000)는 유기 발광 소자들을 포함하는 유기 발광 표시 장치일 수 있다. 다만, 이는 예시적인 것으로서, 표시 장치(1000)는 무기 발광 소자들을 포함하는 표시 장치, 또는 무기 물질 및 유기 물질이 복합적으로 구성된 발광 소자들을 포함하는 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 퀀텀닷으로 영상을 표시하는 표시 장치 등으로 구현될 수도 있다.
표시 장치(1000)는 평면 표시 장치, 플렉서블(flexible) 표시 장치, 커브드(curved) 표시 장치, 폴더블(foldable) 표시 장치, 벤더블(bendable) 표시 장치일 수 있다. 또한, 표시 장치는 투명 표시 장치, 헤드 마운트(head-mounted) 표시 장치, 웨어러블(wearable) 표시 장치 등에 적용될 수 있다.
표시 패널(100)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다. 표시 영역(AA)은 다수의 화소(PX, 또는 부화소로 명명될 수 있음)들이 제공되는 영역일 수 있다. 화소(PX)들 각각은 적어도 하나의 발광 소자를 포함할 수 있다. 예를 들어, 발광 소자는 발광층(또는, 유기 발광층)을 포함할 수 있다. 발광 소자에 의해 발광되는 부분은 발광 영역으로 정의될 수 있다. 표시 장치(1000)는 영상 데이터에 대응하여 화소(PX)들을 구동함으로써 표시 영역(AA)에 영상을 표시할 수 있다.
비표시 영역(NA)은 표시 영역(AA)의 주변에 제공되는 영역일 수 있다. 일 실시예에서, 비표시 영역(NA)은 표시 패널(100) 상에서 표시 영역(AA)을 제외한 나머지 영역을 포괄적으로 의미할 수 있다. 예를 들어, 비표시 영역(NA)은 배선 영역, 패드 영역 및 각종 더미 영역 등을 포함할 수 있다.
일 실시예에서, 표시 영역(AA)에는 광 센서(PHS, 또는 센서 화소로 명명될 수 있음)가 포함될 수 있다. 광 센서(PHS)는 수광층을 포함하는 수광 소자를 포함할 수 있다. 표시 영역(AA) 내에서 수광 소자의 수광층은 발광 소자의 발광층과 이격하여 배치될 수 있다.
일 실시예에서, 표시 영역(AA)의 전 영역에 걸쳐 복수의 광 센서(PHS)들이 서로 이격하여 분포될 수 있다. 다만, 이는 예시적인 것으로서, 표시 영역(AA)의 일부만이 소정의 센싱 영역으로 설정되고, 해당 센싱 영역에 광 센서(PHS)들이 제공될 수도 있다. 또한, 비표시 영역(NA)의 적어도 일부에도 광 센서(PHS)가 포함될 수 있다.
일 실시예에서, 광 센서(PHS)들은 광원(예를 들어, 발광 소자)에서 출사된 광이 외부의 오브젝트(예를 들어, 사용자 손가락 등)에 의해 반사되는 것을 감지할 수 있다. 예를 들어, 광 센서(PHS)를 통해 사용자의 지문이 감지될 수 있다. 이하에서는 광 센서(PHS)들이 지문 감지 용도로 사용되는 것을 예로 들어 본 발명을 설명하지만, 다양한 실시 예에서, 광 센서(PHS)들은 홍채, 정맥 등과 같은 다양한 생체 정보를 감지할 수 있다.
표시 장치(1000)는 패널 구동부(210) 및 센서 구동부(220)를 포함할 수 있다. 도 1에서는 패널 구동부(210)와 센서 구동부(220)를 분리하여 도시하였으나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 예를 들어, 센서 구동부 (220)의 적어도 일부는 패널 구동부(210)에 포함되거나, 패널 구동부(210)와 연동하여 동작할 수 있다.
패널 구동부(210)는 표시 영역(AA)의 화소(PX)들을 주사하고, 화소(PX)들로 영상 데이터(또는, 영상)에 대응하는 데이터 신호를 공급할 수 있다. 표시 패널(100)은 데이터 신호에 대응하는 영상을 표시할 수 있다.
일 실시예에서, 패널 구동부(210)는 화소(PX)들로 광 센싱(예를 들어, 지문 센싱)을 위한 구동 신호를 공급할 수 있다. 이러한 구동 신호는 화소(PX)들이 발광하여 광 센서(PHS)를 위한 광원으로서 동작하도록 하기 위해 제공될 수 있다. 일 실시예에서, 패널 구동부(210)는 광 센싱을 위한 상기 구동 신호 및/또는 다른 구동 신호를 광 센서(PHS)로도 공급할 수 있다. 다만, 이는 예시적인 것으로서, 광 센싱을 위한 구동 신호들은 센서 구동부(220)에 의하여 제공될 수도 있다.
센서 구동부(220)는 광 센서(PHS)들로부터 수신되는 감지 신호에 기초하여 사용자 지문 등의 생체 정보를 검출할 수 있다. 일 실시예에서, 센서 구동부(220)는 상기 구동 신호들을 광 센서(PHS) 및/또는 화소(PX)에 공급할 수도 있다.
도 2는 도 1의 표시 장치에 포함되는 표시 패널의 표시 영역의 백플레인 회로들의 배치의 일 예를 나타내는 도면이고, 도 3은 도 1의 표시 장치에 포함되는 표시 패널의 표시 영역의 일 예를 나타내는 도면이다.
도 1, 도 2, 및 도 3을 참조하면, 표시 패널(100)의 표시 영역(AA)에는 복수의 화소들(PX1, PX2, PX3, PX4) 및 복수의 광 센서(PHS)들이 배치될 수 있다.
표시 영역(AA)은 복수의 화소행들(R1 내지 R4)로 구분될 수 있다. 화소행들(R1 내지 R4) 각각은 제1 방향(DR1)으로 연장되며, 제2 방향(DR2)으로 배열될 수 있다. 화소행들(R1 내지 R4) 각각은 화소들(PX1, PX2, PX3, PX4)을 포함할 수 있다. 화소들(PX1, PX2, PX3, PX4) 각각은 화소 회로들(PXC11 내지 PXC48) 중 하나 및 발광 소자들(LED1 내지 LED4) 중 하나를 포함할 수 있다.
일 실시예에서, 제1 화소(PX1), 제2 화소(PX2), 및 제3 화소(PX3)는 각각 제1 색광, 제2 색광, 및 제3 색광을 방출할 수 있다. 제1 색광, 제2 색광, 및 제3 색광은 각각 서로 다른 색광이며, 적색, 녹색, 및 청색 중 하나일 수 있다. 일 실시예에서, 제4 화소(PX4)는 제2 화소(PX2)와 동일한 색광을 방출할 수 있다. 예를 들어, 제1 발광 소자(LED1)는 제1 색광을 방출하고, 제2 발광 소자(LED2) 및 제4 발광 소자(LED4)는 제2 색광을 방출하며, 제3 발광 소자(LED3)는 제3 색광을 방출할 수 있다.
도 3에서, 제1 내지 제4 발광 소자들(LED1 내지 LED4)은 각각 발광층에 대응하는 발광 영역으로 이해될 수 있다. 다만, 이는 설명의 편의를 위한 것에 불과하며, 제1 내지 제4 발광 소자들(LED1 내지 LED4)이 방출하는 광의 색, 제1 내지 제4 발광 소자들(LED1 내지 LED4)의 위치, 면적, 모양 등이 이에 한정되는 것은 아니다.
일 실시예에서, 제1 화소행(R1, 또는, 제1 수평라인) 및 제3 화소행(R3, 또는, 제3 수평라인)을 포함하는 홀수 번째 화소행들 각각에서는 적색 광을 방출하는 제1 화소(PX1), 녹색 광을 방출하는 제2 화소(PX2), 청색 광을 방출하는 제3 화소(PX3), 및 녹색 광을 방출하는 제4 화소(PX4)의 순서로 제1 방향(DR1)에 대하여 화소들(PX1, PX2, PX3, PX4)이 배열될 수 있다.
제2 화소행(R2, 또는, 제2 수평라인) 및 제4 화소행(R4, 또는, 제4 수평라인)을 포함하는 짝수 번째 화소행들 각각에서는 제3 화소(PX3), 제4 화소(PX4), 제1 화소(PX1), 및 제2 화소(PX2)의 순서로 제1 방향(DR1)에 대하여 화소들(PX1, PX2, PX3, PX4)이 배열될 수 있다.
일 실시예에서, 제1 화소(PX1) 및 제2 화소(PX2)는 제1 서브 화소 유닛(SPU1)을 구성하고, 제3 화소(PX3) 및 제4 화소(PX4)는 제2 서브 화소 유닛(SPU2)을 구성할 수 있다. 따라서, 홀수 번째 화소행들(R1, R3)에는 제1 서브 화소 유닛(SPU1)과 제2 서브 화소 유닛(SPU2)이 교번하여 배치되고, 짝수 번째 화소행들(R2, R4)에는 홀수 번째 화소행들(R1, R3)과 반대 패턴으로 제2 서브 화소 유닛(SPU2)과 제1 서브 화소 유닛(SPU1)이 교번하여 배치될 수 있다.
상호 인접한 소정의 제1 및 제2 서브 화소 유닛들(SPU1, SPU2)은 제1 내지 제4 화소들(PX1 내지 PX4)을 포함하고, 설명의 편의 상 하나의 화소 유닛(PU)을 구성하는 것으로 이해될 수 있다. 예를 들어, 도 3은 제1 화소행(R1) 및 제2 화소행(P2) 각각의 화소 유닛(PU)을 보여준다.
다만, 이는 예시적인 것으로서, 화소들의 배열이 이에 한정되는 것은 아니다.
제1 화소행(R1)에서는 제1 화소행(R1)의 화소들(PX1, PX2, PX3, PX4) 각각에 대응하는 화소 회로들(PXC11 내지 PXC18)이 제1 방향(DR1)으로 배열될 수 있다. 제2 화소행(R2)에는 제2 화소행(R2)의 화소들(PX1, PX2, PX3, PX4) 각각에 대응하는 화소 회로들(PXC21 내지 PXC28)이 제1 방향(DR1)으로 배열될 수 있다. 마찬가지로, 제3 및 제4 화소행들(R3, R4)에서 제3 및 제4 화소행들(R3, R4)의 화소들(PX1, PX2, PX3, PX4) 각각에 대응하는 화소 회로들(PXC31 내지 PXC38, PXC41 내지 PXC48)이 제1 방향(DR1)으로 배열될 수 있다.
도 2에서는, 제1 화소행(R1)의 제1 내지 제4 화소 회로들(PXC11 내지 PXC14)이 하나의 화소 유닛(PU)에 포함되고, 제1 화소행(R1)의 제5 내지 제8 화소 회로들(PXC15 내지 PXC18)은 다른 하나의 화소 유닛(PU)에 포함될 수 있다.
이와 유사하게, 제2 화소행(R2)의 제1 내지 제4 화소 회로들(PXC21 내지 PXC24), 제2 화소행(R2)의 제5 내지 제8 화소 회로들(PXC25 내지 PXC28), 제3 화소행(R3)의 제1 내지 제4 화소 회로들(PXC31 내지 PXC34), 제3 화소행(R3)의 제5 내지 제8 화소 회로들(PXC35 내지 PXC38), 제4 화소행(R4)의 제1 내지 제4 화소 회로들(PXC41 내지 PXC44), 및 제4 화소행(R4)의 제5 내지 제8 화소 회로들(PXC45 내지 PXC48) 또한 서로 다른 각각의 화소 유닛(PU)에 포함될 수 있다.
일 실시예에서, 화소행들(R1 내지 R4) 각각은 수광 소자들(LRD1 내 LRD4)을 포함할 수 있다. 도 3에서, 제1 내지 제4 수광 소자들(LRD1 내지 LRD4)은 각각 수광층에 대응하는 수광 영역으로 이해될 수 있다. 다만, 이는 설명의 편의를 위한 것에 불과하며, 제1 내지 제4 수광 소자들(LRD1 내지 LRD4)의 위치, 면적, 모양 등이 이에 한정되는 것은 아니다.
제1 화소행(R1)의 수광 소자들(LRD1, LRD2)은 각각 제1 화소행(R1)의 화소 회로들(PXC11 내지 PXC18) 및 제1 화소행(R1)의 더미 센서 회로들(DSC11, DSC12) 중 적어도 일부에 중첩할 수 있다. 제2 화소행(R2)의 수광 소자들(LRD3, LRD4)은 각각 제2 화소행(R2)의 화소 회로들(PXC21 내지 PXC28) 및 제2 화소행(R2)의 센서 회로들(SC11, SC12) 중 적어도 일부에 중첩할 수 있다.
일 실시예에서, 제1 수광 소자(LRD1)는 제1 화소행(R1)의 제1 더미 센서 회로(DSC11)의 적어도 일부에 중첩하고, 제3 수광 소자(LRD3)는 제2 화소행(R2)의 제1 센서 회로(SC11)의 적어도 일부에 중첩할 수 있다.
또한, 도 2와 도 3을 함께 참조하면, 제2 수광 소자(LRD2)는 제1 화소행(R1)의 제4 및 제5 화소 회로들(PXC14, PXC15)의 적어도 일부에 중첩하고, 제4 수광 소자(LRD4)는 제2 화소행(R2)의 제4 및 제5 화소 회로들(PXC24, PXC25)의 적어도 일부에 중첩할 수 있다.
제1 내지 제4 수광 소자들(LRD1 내지 LRD4)은 도 3에 도시된 바와 같은 배열로 표시 영역(AA) 내에 형성될 수 있다.
일 실시예에서, 제2 화소행(R2) 및 제4 화소행(R4)에는 센서 회로들(SC11, SC12, SC21, SC22)이 배치될 수 있다. 센서 회로들(SC11, SC12, SC21, SC22) 각각은 적어도 4개의 수광 소자들에 연결될 수 있다. 예를 들어, 제2 화소행(R2)의 제1 센서 회로(SC11)는 제1 내지 제4 수광 소자들(LRD1 내지 LRD4)에 공통으로 연결될 수 있다. 즉, 제1 내지 제4 수광 소자들(LRD1 내지 LRD4)에 의해 생성되는 검출 전류(또는, 검출 전압)은 하나의 제1 센서 회로(SC11)에 의해 검출될 수 있다. 다시 말하면, 제1 광 센서(PHS1)는 제1 내지 제4 수광 소자들(LRD1 내지 LRD4) 및 하나의 센서 회로(예를 들어, SC11)를 포함할 수 있다.
제2 화소행(R2)의 제1 센서 회로(SC11)는 화소 유닛(PU)에 포함되는 제1 서브 화소 유닛(SPU1)과 제2 서브 화소 유닛(SPU2) 사이에 배치될 수 있다. 예를 들어, 제2 화소행(R2)의 제1 및 제2 화소 회로들(PXC21, PXC22)은 제2 서브 화소 유닛(SPU2)에 포함되고, 제2 화소행(R2)의 제3 및 제4 화소 회로들(PXC23, PXC24)은 제1 서브 화소 유닛(SPU1)에 포함될 수 있다. 따라서, 제2 화소행(R2)에서 상호 인접한 제1 센서 회로(SC11) 및 제2 센서 회로(SC12) 사이에는 적어도 4개의 화소 회로들(예를 들어, PXC23, PXC24, PXC25, PXC26)이 배치될 수 있다.
제2 화소행(R2)의 제1 센서 회로(SC11)는 제2 화소행(R2)의 제2 서브 화소 회로(PXC22)와 제2 화소행(R2)의 제3 서브 화소 회로(PXC23) 사이에 배치될 수 있다. 마찬가지로, 제2 화소행(R2)의 제2 센서 회로(SC22)는 제2 화소행(R2)의 제6 서브 화소 회로(PXC26)와 제2 화소행(R2)의 제7 서브 화소 회로(PXC27) 사이에 배치될 수 있다.
제4 화소행(R4)의 제1 센서 회로(SC21)는 제4 화소행(R4)의 제2 서브 화소 회로(PXC42)와 제4 화소행(R4)의 제3 서브 화소 회로(PXC43) 사이에 배치될 수 있다. 마찬가지로, 제4 화소행(R4)의 제2 센서 회로(SC22)는 제4 화소행(R4)의 제6 서브 화소 회로(PXC46)와 제4 화소행(R4)의 제7 서브 화소 회로(PXC47) 사이에 배치될 수 있다.
기존의 광 센서를 표시 패널(100)에 화소들(PX1, PX2, PX3, PX4)과 함께 집적하는 구조는 표시 영역(AA)에 화소와 광 센서를 함께 집적하기 때문에 발광 면적이 감소하고 광 센서의 수광 면적이 부족한 단점이 존재한다. 그러나, 본 발명의 실시예들에 따른 표시 장치(1000)에서는, 제1 광 센서(PHS1)가 제1 내지 제4 수광 소자들(LRD1 내지 LRD4)에 제공되는 광에 기초하여 센싱을 수행함으로써, 센서 회로의 개수가 감소하여 표시 영역(AA)의 해상도 저하가 최소화될 수 있다. 또한, 하나의 센서 회로(예를 들어, SC11)로 제1 내지 제4 수광 소자들(LRD1 내지 LRD4)에서 생성된 전류가 제공됨으로써 광 센서의 수광량 이 증가하고, 광 센싱 성능이 개선할 수 있다.
다만, 표시 영역(AA)에 센서 회로들(SC11, SC12, SC21, SC22)만이 배치되는 경우, 기존의 센서 회로들이 제거된 불필요한 여유 공간(도 2의 AS)이 발생될 수 있다. 예를 들어, 제1 화소행(R1)의 여유 공간(AS)에서 제1 화소행(R1)을 구동하기 위한 주사선들 및 발광 제어선들이 제1 방향(DR1)으로 연장되어 배치되고, 제2 화소행(R2)에서도 제2 화소행(R2)을 구동하기 위한 주사선들 및 발광 제어선들이 제1 센서 회로(SC11)와 중첩할 수 있다. 여유 공간(AS)과 제1 센서 회로(SC11)가 배치되는 영역에서의 레이아웃의 차이로 인해 제1 화소행(R1)의 주사선에서 형성되는 커패시턴스와 제2 화소행(R2)의 주사선에서 형성되는 커패시턴스에 차이(예를 들어, RC 로드의 차이)가 발생될 수 있다. 이러한 커패시턴스 차이는 가로줄 시인 불량 등의 화질 불량의 원인이 될 수 있다.
가로줄 시인 불량 개선을 위해 제1 센서 회로(SC11)를 여유 공간(AS)까지 확대하여 형성하는 경우, 제1 센서 회로(SC11)에 중첩하는 배선들(예를 들어, 제1 방향(DR1)으로 연장하는 각종 주사선들)의 개수가 증가하게 되어, 제1 센서 회로(SC11)에 대한 커플링의 영향이 증가될 수 있다. 이러한 커플링 영향의 증가는 광 센서의 성능 저하의 원인이 될 수 있다.
상술한 문제점을 개선하기 위해 여유 공간(AS)에 더미 센서 회로들(DSC11, DSC12, DSC21, DSC22)이 배치될 수 있다. 일 실시예에서, 제1 화소행(R1) 및 제3 화소행(R3)에는 더미 센서 회로들(DSC11, DSC12, DSC21, DSC22)이 배치될 수 있다. 더미 센서 회로들(DSC11, DSC12, DSC21, DSC22)은 소정의 수광 소자들의 적어도 일부에 중첩할 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제1 화소행(R1)의 제1 더미 센서 회로(DSC11)는 제1 수광 소자(LRD1)의 적어도 일부에 중첩할 수 있다.
다만, 더미 센서 회로들(DSC11, DSC12, DSC21, DSC22)은 수광 소자들(LRD1 내지 LRD4)에 접속되지 않는다. 예를 들어, 더미 센서 회로들(DSC11, DSC12, DSC21, DSC22)은 실질적인 광 센싱 동작을 수행하지 않는다. 이에 따라, 상술한 가로줄 시인 불량 및 광 센서의 성능 저하가 모두 개선될 수 있다.
제1 화소행(R1)의 제1 더미 센서 회로(DSC11)는 화소 유닛(PU)에 포함되는 제1 서브 화소 유닛(SPU1)과 제2 서브 화소 유닛(SPU2) 사이에 배치될 수 있다. 예를 들어, 제1 화소행(R1)의 제1 및 제2 화소 회로들(PXC11, PXC12)은 제1 서브 화소 유닛(SPU1)에 포함되고, 제1 화소행(R1)의 제3 및 제4 화소 회로들(PXC13, PXC14)은 제2 서브 화소 유닛(SPU2)에 포함될 수 있다.
따라서, 제1 화소행(R1)에서 상호 인접한 제1 더미 센서 회로(DSC11) 및 제2 더미 센서 회로(DSC12) 사이에는 적어도 4개의 화소 회로들(예를 들어, PXC13, PXC14, PXC15, PXC16)이 배치될 수 있다.
제1 화소행(R1)의 제1 더미 센서 회로(DSC11)는 제1 화소행(R1)의 제2 서브 화소 회로(PXC12)와 제1 화소행(R1)의 제3 서브 화소 회로(PXC13) 사이에 배치될 수 있다. 마찬가지로, 제1 화소행(R1)의 제2 더미 센서 회로(DSC12)는 제1 화소행(R1)의 제6 서브 화소 회로(PXC16)와 제1 화소행(R1)의 제7 서브 화소 회로(PXC17) 사이에 배치될 수 있다.
제3 화소행(R3)의 제1 더미 센서 회로(DSC21)는 제3 화소행(R3)의 제2 서브 화소 회로(PXC32)와 제3 화소행(R3)의 제3 서브 화소 회로(PXC33) 사이에 배치될 수 있다. 마찬가지로, 제3 화소행(R3)의 제2 더미 센서 회로(DSC22)는 제3 화소행(R3)의 제6 서브 화소 회로(PXC36)와 제3 화소행(R3)의 제7 서브 화소 회로(PXC37) 사이에 배치될 수 있다.
일 실시예에서, 센서 회로들(SC11, SC12, SC21, SC22) 각각은 대응하는 더미 센서 회로들(DSC11, DSC12, DSC21, DSC22)에 대하여 제2 방향(DR2)으로 인접할 수 있다. 또한, 센서 회로들(SC11, SC12, SC21, SC22)과 더미 센서 회로들(DSC11, DSC12, DSC21, DSC22)은 제2 방향(DR2)에 대하여 교번하여 배치될 수 있다.
일 실시예예서, 센서 회로들(SC11, SC12, SC21, SC22)과 더미 센서 회로들(DSC11, DSC12, DSC21, DSC22)의 레이아웃은 유사할 수 있다. 이에 따라, 인접한 화소행들의 주사선들의 커패시턴스 차이가 최소화되고, 가로줄 시인 불량이 개선될 수 있다.
일 실시예에서, 상호 인접한 화소 유닛(PU)들 사이에는 더미 센서 회로들(DSC11 내지 DSC22) 및 센서 회로들(SC11 내지 SC22)이 배치되지 않는다. 예를 들어, 화소행들(R1 내지 R4) 각각의 제4 서브 화소 회로(PXC14, PXC24, PXC34, PXC44)와 화소행들(R1 내지 R4) 각각의 제5 서브 화소 회로(PXC15, PXC25, PXC35, PXC45) 사이에는 더미 센서 회로나 센서 회로들이 배치되지 않는다.
도 4는 도 3의 제1 화소행의 화소 및 더미 센서 회로의 일 예를 나타내는 회로도이다.
도 4 및 도 5에서는 설명의 편의를 위해 i번째 수평라인(또는 i번째 화소행)에 위치되며 j번째 데이터선(Dj)과 접속된 제1 화소(PX1) 및 i+1번째 수평라인에 위치되며 j번째 데이터선(Dj)과 접속된 제3 화소(PX3)를 도시하기로 한다(단, i, j는 자연수).
도 2, 도 3, 및 도 4를 참조하면, 제1 화소(PX1) 및 제1 더미 센서 회로(DSC11, 이하, 더미 센서 회로)는 i번째 수평라인에 배치될 수 있다.
제1 화소(PX1)는 제1 발광 소자(LED1) 및 제1 화소 회로(PXC11, 이하, 화소 회로)를 포함할 수 있다. 일 실시예에서, 화소 회로(PXC11)는 제1 내지 제7 화소 트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 화소 트랜지스터(T1)(또는, 구동 트랜지스터)는 제1 전원 전압(VDD)이 인가되는 제1 전원선(PL1)과 제1 발광 소자(LED1)의 제1 전극 사이에 연결될 수 있다. 제1 화소 트랜지스터(T1)는 제1 노드(N1)에 연결되는 게이트 전극을 포함할 수 있다.
제1 화소 트랜지스터(T1)는 제1 노드(N1)의 전압에 기초하여 제1 전원선(PL1)으로부터 제1 발광 소자(LED1)를 경유하여 제2 전원 전압(VSS)이 제공되는 전극(EP)으로 흐르는 전류량(구동 전류)을 제어할 수 있다. 이를 위하여, 제1 전원 전압(VDD)은 제2 전원 전압(VSS)보다 높은 전압으로 설정될 수 있다.
제2 화소 트랜지스터(T2)는 j번째 데이터선(Dj, 이하, 데이터선이라 함)과 제2 노드(N2) 사이에 접속될 수 있다. 제2 화소 트랜지스터(T2)의 게이트 전극은 i번째 제1 주사선(S1i)에 접속될 수 있다. 제2 화소 트랜지스터(T2)는 i번째 제1 주사선(S1i)으로 제1 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)과 제2 노드(N2)를 전기적으로 접속시킬 수 있다.
제3 화소 트랜지스터(T3)는 제1 노드(N1)와 제3 전원 전압(Vint1, 예를 들어, 제1 초기화 전원 전압)을 전달하는 제2 전원선(PL2) 사이에 접속될 수 있다. 제3 화소 트랜지스터(T3)의 게이트 전극은 i번째 제2 주사선(S2i)에 접속될 수 있다. 제3 화소 트랜지스터(T3)는 i번째 제2 주사선(S2i)으로 공급되는 제2 주사 신호에 의해 턴-온될 수 있다. 제3 화소 트랜지스터(T3)가 턴-온되면 제1 노드(N1, 즉, 제1 화소 트랜지스터(T1)의 게이트 전극)로 제3 전원 전압(Vint1)이 공급될 수 있다.
제4 화소 트랜지스터(T4)는 제1 노드(N1)와 제3 노드(N3) 사이에 접속될 수 있다. 제4 화소 트랜지스터(T4)의 게이트 전극은 i번째 제4 주사선(S4i)에 접속될 수 있다. 제4 화소 트랜지스터(T4)가 턴-온되면 제1 화소 트랜지스터(T1)는 다이오드 연결된 형태를 가질 수 있다.
제5 화소 트랜지스터(T5)는 제1 전원선(PL1)과 제2 노드(N2) 사이에 접속될 수 있다. 제5 화소 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어선(Ei)에 접속될 수 있다. 제6 화소 트랜지스터(T6)는 제3 노드(N3)와 제1 발광 소자(LED1, 또는, 제4 노드(N4))) 사이에 접속될 수 있다. 제6 화소 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어선(Ei)에 접속될 수 있다. 제5 화소 트랜지스터(T5) 및 제6 화소 트랜지스터(T6)는 i번째 발광 제어선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제7 화소 트랜지스터(T7)는 제1 발광 소자(LED1)의 제1 전극(즉, 제4 노드(N4))과 제4 전원 전압(Vint2, 예를 들어, 제2 초기화 전원 전압)을 공급하는 제3 전원선(PL3) 사이에 접속될 수 있다. 제7 화소 트랜지스터(T7)의 게이트 전극은 i번째 제3 주사선(S3i)에 접속될 수 있다. 제7 화소 트랜지스터(T7)는 i번째 제3 주사선(S3i)으로 공급되는 제3 주사 신호에 의해 턴-온되어 제1 발광 소자(LED1)의 제1 전극에 제4 전원 전압(Vint2)을 공급할 수 있다. 일 실시예에서, 제4 전원 전압(Vint2)은 제3 전원 전압(Vint3)과 다를 수 있다.
스토리지 커패시터(Cst)는 제1 전원선(PL1) 과 제1 노드(N1) 사이에 접속될 수 있다.
일 실시예에서, 제1 주사 신호 및 제2 주사 신호는 서로 다른 타이밍에 공급될 수 있다. 다시 말하면, 제2 주사 신호가 공급된 후에 제1 주사 신호가 공급될 수 있다. 예를 들어, 제2 주사 신호와 제1 주사 신호는 1수평기간 차이로 공급될 수 있다.
일 실시예에서, 제3 주사 신호는 제1 주사 신호가 공급된 후에 공급될 수 있다. 예를 들어, 제3 주사 신호와 제1 주사 신호의 공급 간격은 1수평기간일 수 있다. 다만, 이는 예시적인 것으로서, 제3 주사 신호는 제2 주사 신호와 동시에 공급될 수 있다. 또는, 제3 주사 신호는 제1 주사 신호와 동시에 공급될 수도 있다.
더미 센서 회로(DSC11)는 제1 내지 제3 더미 센서 트랜지스터들(DM1 내지 DM3)을 포함할 수 있다.
제1 더미 센서 트랜지스터(DM1)는 제4 전원 전압(Vint2)을 제공하는 제3 전원선(PL3)과 제2 더미 센서 트랜지스터(DM2) 사이에 접속될 수 있다. 제1 더미 센서 트랜지스터(DM1)의 게이트 전극은 제3 더미 트랜지스터(DM3)의 일 전극에 접속될 수 있다.
제2 더미 센서 트랜지스터(DM2)는 제1 더미 센서 트랜지스터(DM1)와 제3 전원선(PL3) 사이에 접속될 수 있다. 제2 더미 센서 트랜지스터(DM2)의 게이트 전극은 i번째 제1 주사선(S1i)에 접속될 수 있다. 예를 들어, 제2 더미 센서 트랜지스터(DM2)의 게이트 전극과 제2 화소 트랜지스터(T2)의 게이트 전극은 i번째 제1 주사선(S1i)을 공유할 수 있다.
상호 직렬 연결된 제1 및 제2 더미 센서 트랜지스터들(DM1, DM2)의 양단은 동일한 제3 전원선(PL3)에 접속되며, 제1 주사 신호가 공급되더라도, 더미 센서 회로(DSC11)에 의한 영향은 없다.
제3 더미 센서 트랜지스터(DM3)는 제5 전원 전압(Vrst)을 제공하는 제4 전원선(PL4)과 제1 더미 센서 트랜지스터(DM1)의 게이트 전극 사이에 접속될 수 있다. 제3 더미 센서 트랜지스터(DM3)의 게이트 전극은 제어선(GCL)에 접속될 수 있다. 제어선(GCL)은 더미 센서 회로들 및 센서 회로들에 공통을 연결되는 배선이며, 공통의 제어 신호를 글로벌 신호로 공급할 수 있다.
한편, 더미 센서 회로(DSC11)는 수광 소자들과 절연될 수 있다.
일 실시예에서, 화소 회로(PXC11) 및 더미 센서 회로(DSC11) 각각은 P형 트랜지스터 및 N형 트랜지스터를 포함할 수 있다. 일 실시예에서, 제3 화소 트랜지스터(T3), 제4 화소 트랜지스터(T4), 및 제3 더미 센서 트랜지스터(DM3)는 산화물 반도체 트랜지스터로 형성될 수 있다. 예를 들어, 제3 화소 트랜지스터(T3), 제4 화소 트랜지스터(T4), 및 제3 더미 센서 트랜지스터(DM3)는 N형 산화물 반도체 트랜지스터일 수 있고, 액티브층으로서 산화물 반도체층을 포함할 수 있다.
산화물 반도체 트랜지스터는 저온 공정이 가능하며, 폴리실리콘 반도체 트랜지스터에 비하여 낮은 전하 이동도를 갖는다. 즉, 산화물 반도체 트랜지스터는 오프 전류 특성이 우수하다. 따라서, 제3 화소 트랜지스터(T3), 제4 화소 트랜지스터(T4), 및 제3 더미 센서 트랜지스터(DM3)에서의 누설전류가 최소화될 수 있다.
나머지 트랜지스터들은 폴리 실리콘 트랜지스터로 형성되고, 액티브층으로서 폴리실리콘 반도체층을 포함할 수 있다. 예를 들어, 액티브층은 저온 폴리 실리콘 공정(예를 들어, LTPS(low-temperature poly-silicon) 공정)을 통해 형성될 수 있다. 예를 들어, 폴리 실리콘 트랜지스터는 P형 폴리실리콘 트랜지스터일 수 있다. 폴리실리콘 반도체 트랜지스터는 빠른 응답 속도의 장점이 있으므로, 빠른 스위칭이 요구되는 스위칭 소자에 적용될 수 있다.
도 5는 도 3의 제2 화소행의 화소 및 광 센서의 일 예를 나타내는 회로도이다.
도 2, 도 3, 도 4, 및 도 5를 참조하면, 제3 화소(PX3) 및 제1 센서 회로(SC11, 이하, 센서 회로)는 i+1번째 수평라인에 배치될 수 있다.
제3 화소(PX3)는 제3 발광 소자(LED3) 및 화소 회로(PXC21)를 포함할 수 있다. 일 실시예에서, 화소 회로(PXC21)는 제1 내지 제7 화소 트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 화소 회로(PXC21)가 i+1번째 주사선들 및 발광 제어선들(S1i+1, S2i+1, S3i+1, S4i+1, Ei+1)에 접속되는 것을 제외하면, 화소 회로들(PXC11, PXC21)의 구성은 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
센서 회로(SC11)는 제1 내지 제3 센서 트랜지스터들(M1 내지 M3)을 포함할 수 있다.
제1 및 제2 센서 트랜지스터들(M1, M2)은 제3 전원선(PL3)과 k번째 리드아웃선(RXk, 단, k는 자연수) 사이에 직렬로 접속될 수 있다. 일 실시예에서, 제1 센서 트랜지스터(M1)의 게이트 전극은 제5 노드(N5)에 접속되고, 제2 센서 트랜지스터(M2)의 게이트 전극과 제2 화소 트랜지스터(T2)의 게이트 전극은 i+1번째 제1 주사선(S1i+1)을 공유할 수 있다.
제3 센서 트랜지스터(M3)는 제4 전원선(PL4)과 제5 노드(N5) 사이에 접속될 수 있다. 제3 센서 트랜지스터(M3)의 게이트 전극은 제어선(GCL)에 접속될 수 있다. 일 실시예에서, 제3 센서 트랜지스터(M3)는 N형의 산화물 반도체 트랜지스터일 수 있다.
일 실시예에서, 제5 노드(N5)와 제2 전원 전압(VSS)이 제공되는 전극(EP) 사이에는 제1 내지 제4 수광 소자들(LRD1 내지 LRD4)이 병렬로 접속될 수 있다. 따라서, 제어선(GCL)으로 공급되는 제어 신호에 의해 제3 센서 트랜지스터(M3)가 턴-온되면, 제1 내지 제4 수광 소자들(LRD1 내지 LRD4)에 입사되는 광에 의해 제4 전원선(PL4)과 전극(EP) 사이에 전류 경로가 형성되며, 제5 노드(N5)의 전압이 변할 수 있다. 제1 주사 신호에 의해 제2 센서 트랜지스터(M2)가 턴-온되면, 제5 노드(N5)의 전압에 기초하여 생성된 검출 값(전류 및/또는 전압) 리드아웃선(PXk)으로 흐를 수 있다. 일 실시예에서, 제5 전원 전압(Vrst)은 제2 전원 전압(VSS)보다 높은 전압으로 설정될 수 있다.
이와 같이, 센서 회로(SC11) 및 이에 연결된 제1 내지 제4 수광 소자들(LRD1 내지 LRD4)은 제1 광 센서(PHS1)를 구성할 수 있다. 따라서, 제1 광 센서(PHS1)의 수광량 및 광 센싱 성능이 향상될 수 있다.
도 6은 더미 센서 회로 영역 및 센서 회로 영역에 배치되는 배선들 및 트랜지스터들의 일 예를 나타내는 도면이다.
도 2, 도 3, 도 4, 도 5, 및 도 6을 참조하면, 더미 센서 회로 영역(DSC_A)과 센서 회로 영역(SC_A)의 트랜지스터들 및 배선들의 평면 레이아웃 구조는 유사할 수 있다.
더미 센서 회로 영역(DSC_A)에는 제1 내지 제3 더미 센서 트랜지스터들(DM1 내지 DM3)을 포함하는 더미 센서 회로(DSC11)가 배치(형성)될 수 있다. 또한, 더미 센서 회로 영역(DSC_A)에서 i번째 제1 주사선(S1i), i번째 제2 주사선(S2i), i번째 제4 주사선(S4i), i번째 발광 제어선(Ei)이 제1 방향(DR1)으로 연장될 수 있다. 제1 내지 제4 전원선들(PL1 내지 PL4) 및 제어선(GCL) 또한 더미 센서 회로 영역(DSC_A)에서 제1 방향으로 연장될 수 있다. k번째 리드아웃선(RXk)은 제2 방향(DR2)으로 연장되고, 더미 센서 회로 영역(DSC_A) 및 센서 회로 영역(SC_A)에 걸쳐 형성될 수 있다.
제1 더미 센서 트랜지스터(DM1)는 제1 컨택홀(CNT1)을 통해 제4 전원 전압(Vint2)을 제공하는 제3 전원선(PL3)에 접속될 수 있다. 또한, 제1 더미 센서 트랜지스터(DM1)의 게이트 전극은 제3 더미 트랜지스터(DM3)로 연장될 수 있다.
제2 더미 센서 트랜지스터(DM2)는 제2 컨택홀(CNT2)을 통해 제3 전원선(PL3)에 접속될 수 있다.
제3 더미 센서 트랜지스터(DM3)는 제3 컨택홀(CNT3)을 통해 제5 전원 전압(Vrst)을 제공하는 제4 전원선(PL4)에 접속될 수 있다.
센서 회로 영역(SC_A)에는 제1 내지 제3 센서 트랜지스터들(M1 내지 M3)을 포함하는 센서 회로(SC11)가 배치(형성)될 수 있다. 센서 회로 영역(SC_A)에서 i+1번째 제1 주사선(S1i+1), i+1번째 제2 주사선(S2i+1), i+1번째 제4 주사선(S4i+1), i+1번째 발광 제어선(Ei+1)이 제1 방향(DR1)으로 연장될 수 있다. 더미 센서 회로 영역(DSC_A)에서 연장되는 제1 내지 제4 전원선들(PL1 내지 PL4) 및 제어선(GCL)과 각각 동일한 전원 전압들을 공통으로 전달하는 제1 내지 제4 전원선들(PL1 내지 PL4) 및 제어선(GCL) 또한 센서 회로 영역(SC_A)에서 제1 방향으로 연장될 수 있다.
제1 센서 트랜지스터(M1)는 제4 컨택홀(CNT4)을 통해 제3 전원선(PL3)에 접속될 수 있다. 또한, 제1 센서 트랜지스터(M1)의 게이트 전극은 제3 센서 트랜지스터(M3)로 연장될 수 있다.
제2 센서 트랜지스터(M2)는 제5 컨택홀(CNT2)을 통해 k번째 리드아웃선(RXk)에 접속될 수 있다.
제3 센서 트랜지스터(M3)는 제6 컨택홀(CNT6)을 통해 제4 전원선(PL4)에 접속될 수 있다.
이와 같이, 더미 센서 회로 영역(DSC_A)과 센서 회로 영역(SC_A)의 회로 및 배선 레이아웃이 유사하게 설계됨으로써, i번째 제1 주사선(S1i)과 i+1번째 제1 주사선(S1i+1) 사이의 커패시턴스 편차(예를 들어, RC로드)가 최소화될 수 있다. 따라서, 가로줄 영상 시인 불량이 개선될 수 있다.
또한, 제1 및 제2 더미 트랜지스터들(DM1, DM2)이 각각 제3 전원선(PL3)에 전기적, 물리적으로 접속됨으로써 더미 센서 회로(DSC11)의 광 센싱에 대한 영향이 제거 및/또는 방지될 수 있다.
도 6에는 제3 주사선들(S3i, S3i+1)이 생략되었으며, 예를 들어, 제3 주사선들(S3i, S3i+1)은 각각 제1 주사선들(S1i, S1i+1)과 공통으로 사용될 수 있다.
도 7은 도 3의 표시 영역의 일 예를 나타내는 단면도이다.
도 1, 도 3, 도 5, 및 도 7을 참조하면, 표시 패널(100)의 백플레인 구조물(BP)에 화소 트랜지스터들(T1 내지 T7), 더미 센서 트랜지스터들(DM1 내지 DM3), 및 센서 트랜지스터들(M1 내지 M3)이 포함될 수 있다.
도 7은 제1 화소 트랜지스터(T1), 제3 화소 트랜지스터(T3), 제1 센서 트랜지스터(M1), 제2 센서 트랜지스터(M2), 및 제3 센서 트랜지스터(M3)를 보여준다.
베이스층(BL)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 또한, 베이스층(BL)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
베이스층(BL) 상에는 화소 회로(PXC), 더미 센서 회로(DSC11), 및 센서 회로(SC11)를 포함하는 백플레인 구조물(BP)이 제공될 수 있다. 백플레인 구조물(BP)은 후술될 반도체층, 복수의 도전층들, 및 복수의 절연층들을 포함할 수 있다.
베이스층(BL) 상에는 버퍼층(BF)이 형성될 수 있다. 버퍼층(BF)은 트랜지스터들(T1, M3)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BF)은 베이스층(BL)의 재료 및 공정 조건에 따라 생략될 수도 있다.
버퍼층(BF) 상에 제1 내지 제3 액티브 패턴들(ACT11, ACT12, ACT13)이 제공될 수 있다. 일 실시예에서, 제1 내지 제3 액티브 패턴들(ACT11, ACT12, ACT13)은 폴리 실리콘 반도체로 형성될 수 있다. 예를 들어, 제1 내지 제3 액티브 패턴들(ACT11, ACT12, ACT13)은 저온 폴리 실리콘 공정(예를 들어, LTPS(low-temperature poly-silicon) 공정)을 통해 형성될 수 있다.
제1 내지 제3 액티브 패턴들(ACT11, ACT12, ACT13) 상에 제1 게이트 절연층(GI1)이 제공될 수 있다. 제1 게이트 절연층(GI1)은 무기 재료로 이루어진 무기 절연층일 수 있다.
제1 게이트 절연층(GI1) 상에는 제1 내지 제3 게이트 전극들(GE11, GE12, GE13)이 제공될 수 있다. 제1 게이트 전극(GE11)은 제1 액티브 패턴(ACT11)의 채널 영역에 중첩하고, 제2 게이트 전극(GE12)은 제2 액티브 패턴(ACT12)의 채널 영역에 중첩하며, 제3 게이트 전극(GE13)은 제3 액티브 패턴(ACT13)의 채널 영역에 중첩할 수 있다.
제1 내지 제3 게이트 전극들(GE11, GE12, GE13)은 금속으로 이루어질 수 있다. 예를 들어, 제1 내지 제3 게이트 전극들(GE11, GE12, GE13)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다. 또한, 제1 내지 제3 게이트 전극들(GE11, GE12, GE13)은 단일층 또는 금속들 및 합금들 중 2 이상 물질이 적층된 다중층으로 형성될 수 있다.
제1 내지 제3 게이트 전극들(GE11, GE12, GE13) 상에는 층간 절연층(IL)이 제공될 수 있다. 층간 절연층(IL)은 무기 재료로 이루어진 무기 절연층일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.
층간 절연층(IL) 상에는 도전 패턴들(CL1, CL2, CL3)이 제공될 수 있다. 도전 패턴들(CL1, CL2, CL3)은 스토리지 커패시터(Cst)의 일 전극, 주사선들(S1i+1 내지 S4i+1), 데이터선(Dj), 제어선(GCL), 리드아웃선(Rxk), 및 전원선들(PL1 내지 PL4) 중 적어도 하나를 형성할 수 있다.
도전 패턴들(CL1, CL2, CL3)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다. 또한, 도전 패턴들(CL1, CL2, CL3)은 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들 및 합금들 중 2 이상 물질이 적층된 다중층으로 형성될 수 있다.
도전 패턴들(CL1, CL2, CL3) 상에는 제1 절연층(INS1)이 제공될 수 있다. 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연층일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.
제1 절연층(INS1) 상에는 제4 액티브 패턴(ACT21) 및 제5 액티브 패턴(ACT22)이 제공될 수 있다. 일 실시예에서, 제4 및 제5 액티브 패턴들(ACT21, ACT22)은 산화물 반도체로 형성될 수 있다. 예를 들어, 제 제4 및 제5 액티브 패턴들(ACT21, ACT22)은 금속 산화물 반도체 형성 공정을 통해 형성될 수 있다.
제4 액티브 패턴(ACT21) 및 제5 액티브 패턴(ACT22) 상에는 제2 게이트 절연층(GI2)이 제공될 수 있다. 제2 게이트 절연층(GI2)은 무기 재료로 이루어진 무기 절연층일 수 있다.
제2 게이트 절연층(GI2) 상에는 제4 및 제5 게이트 전극들(GE21, GE22)이 제공될 수 있다. 제4 게이트 전극(GE21)은 제4 액티브 패턴(ACT21)의 채널 영역에 중첩하고, 제5 게이트 전극(GE22)은 제5 액티브 패턴(ACT22)의 채널 영역에 중첩할 수 있다.
제4 및 제5 게이트 전극들(GE21, GE22) 상에는 제2 절연층(INS2)이 제공될 수 있다. 예를 들어, 제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연층일 수 있다.
제2 절연층(INS2) 상에는 제1 소스/드레인 전극(21, 22), 제2 소스/드레인 전극(23, 24), 제3 소스/드레인 전극(25, 26), 제4 소스/드레인 전극(31, 32), 및 제5 소스/드레인 전극(33, 34)이 제공될 수 있다. 제1 내지 제5 소스/드레인 전극들(21, 22, 23, 24, 25, 26, 31, 32, 33, 34)은 각각 컨택홀들을 통해 이에 대응하는 제1 내지 제5 액티브 패턴들(ACT11, ACT12, ACT13, AC21, ACT22)에 접속될 수 있다.
제1 내지 제5 소스/드레인 전극들(21, 22, 23, 24, 25, 26, 31, 32, 33, 34)은 금속으로 이루어질 수 있다.
제1 내지 제5 소스/드레인 전극들(21, 22, 23, 24, 25, 26, 31, 32, 33, 34) 상에는 제3 절연층(INS3)이 제공될 수 있다. 예를 들어, 제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연층일 수 있다.
제3 절연층(INS3) 상에는 연결 패턴들(CNP1, CNP2)이 제공될 수 있다. 제1 연결 패턴(CNP1)은 제3 절연층(INS3)을 관통하는 컨택홀을 통해 제1 드레인 전극(22)에 접속될 수 있다. 제2 연결 패턴(CNP2)은 제3 절연층(INS3)을 관통하는 컨택홀을 통해 제5 소스 전극(34, 또는 드레인 전극)에 접속될 수 있다.
연결 패턴들(CNP1, CNP2)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다.
연결 패턴들(CNP1, CNP2) 상에는 제4 절연층(INS4)이 배치될 수 있다. 제4 절연층(INS4)은 유기 재료로 이루어진 유기 절연층이거나, 무기 재료로 이루어진 무기 절연층일 수도 있다. 일 실시예에서, 제4 절연층(INS4)은 평탄화층의 역할을 할 수 있다.
제4 절연층(INS4) 상에는 제1 화소 전극(PEL1), 제1 센서 전극(SEL1), 및 뱅크층(BK)을 포함하는 화소층이 제공될 수 있다.
화소층은 화소 회로(PXC11)에 연결되는 발광 소자(LED) 및 센서 회로(SC11)에 연결되는 수광 소자(LRD)를 포함할 수 있다.
일 실시예에서, 발광 소자(LED)는 제1 화소 전극(PEL1), 정공 수송층(HTL1), 발광층(EML), 전자 수송층(ETL), 및 제2 화소 전극(PEL2)을 포함할 수 있다. 일 실시예에서, 수광 소자(LRD)는 제1 센서 전극(SEL1), 정공 수송층(HTL2), 수광층(LRL), 전자 수송층(ETL), 및 제2 센서 전극(SEL2)을 포함할 수 있다.
일 실시예에서, 제1 화소 전극(PEL1) 및 제1 센서 전극(SEL1)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금 등의 금속층 및/또는 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 이루어질 수 있다. 제1 화소 전극(PEL1)은 컨택홀을 통해 제1 드레인 전극(22)에 접속될 수 있다. 제1 센서 전극(SEL1)은 컨택홀을 통해 제5 드레인 전극(34)에 접속될 수 있다.
제1 화소 전극(PEL1) 및 제1 센서 전극(SEL1)은 마스크를 이용한 패터닝을 통해 동시에 형성될 수 있다.
제1 화소 전극(PEL1) 및 제1 센서 전극(SEL1)이 형성된 제4 절연층(INS4) 상에는 발광 영역 및 수광 영역을 구획하는 뱅크층(BK, 또는, 화소 정의막)이 제공될 수 있다. 뱅크층(BK)은 유기 재료로 이루어진 유기 절연층일 수 있다. 유기 재료로는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등이 포함될 수 있다.
또한, 뱅크층(BK)은 광 흡수 물질을 포함하거나, 광 흡수제가 도포되어 외부로부터 유입된 광을 흡수하는 역할을 할 수 있다. 예를 들어, 뱅크층(BK)은 카본 계열의 블랙 안료를 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 뱅크층(BK)은 광 흡수율이 높은 크롬(Cr), 몰리브덴(Mo), 몰리브덴과 티타늄의 합금(MoTi), 텅스텐(W), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 망간(Mn), 코발트(Co) 또는 니켈(Ni)과 같은 불투명 금속 물질을 포함할 수도 있다.
뱅크층(BK)은 발광 영역 및 수광 영역에 대응하는 개구들을 포함할 수 있다.
뱅크층(BK)에 의해 노출된 제1 화소 전극(PEL1)의 상면에는 제1 정공 수송층(HTL1)이 제공되고, 노출된 제1 센서 전극(SEL1)의 상면에는 제2 정공 수송층(HTL2)이 제공될 수 있다. 제1 정공 수송층(HTL1)을 통해 정공이 발광층(EML)으로 이동되고, 제2 정공 수송층(HTL2)을 통해 정공이 수광층(LRL)으로 이동될 수 있다.
일 실시예에서, 발광층(EML) 및 수광층(LRL)의 물질에 따라 제1 정공 수송층(HTL1)과 제2 정공 수송층(HTL2)은 동일할 수도 있고, 상이할 수도 있다.
제1 정공 수송층(HTL1) 상에 발광층(EML)이 제공될 수 있다. 일 실시예에서, 발광층(EML)은 유기 발광층으로 구성될 수 있다. 발광층(EML)에 포함되는 유기 물질에 따라 발광층(EML)은 적색광, 녹색광, 또는 청색광 등의 빛을 발광할 수 있다.
일 실시예에서, 수광 영역에는 제2 정공 수송층(HTL2) 상에 전자 차단층이 제공될 수 있다. 전자 차단층은 수광층(LRL)의 전하가 정공 수송층(HTL)으로 이동되는 것을 막을 수 있다. 일 실시예에서, 전자 차단층은 생략될 수도 있다.
제2 정공 수송층(HTL2) 상에는 수광층(LRL)이 배치될 수 있다. 수광층(LRL)은 특정 파장 대역의 광에 대응하여 전자를 방출함으로써 광의 세기를 감지할 수 있다.
일 실시예에서, 수광층(LRL)은 저분자 유기 물질을 포함할 수 있다. 예를 들어, 수광층(LRL)은 구리(Cu), 철(Fe), 니켈(Ni), 코발트(Co), 망간(Mn), 알루미늄(Al), 팔라듐(Pd), 주석 (Sn), 인듐(In), 납(Pb), 티타늄(Ti), 루비듐(Rb), 바나듐(V), 갈륨(Ga), 테르븀(Tb), 세륨(Ce), 란탄(La) 및 아연(Zn)으로 이루어진 군에서 선택된 하나 이상의 금속을 포함하는 프탈로시아닌(phthalocyanines) 화합물로 구성된다.
또는, 수광층(LRL)에 포함되는 저분자 유기 물질은, 구리(Cu), 철(Fe), 니켈(Ni), 코발트(Co), 망간(Mn), 알루미늄(Al), 팔라듐(Pd), 주석(Sn), 인듐(In), 납(Pb), 티타늄(Ti), 루비듐(Rb), 바나듐(V), 갈륨(Ga), 테르븀 (Tb), 세륨(Ce), 란탄(La) 및 아연(Zn)으로 이루어진 군에서 선택된 하나 이상의 금속을 포함하는 프탈로시아닌 (phthalocyanines) 화합물을 포함하는 층 및 C60을 포함하는 층을 포함하는 두 개의 층(bi-layer)으로 구성되거나, 프탈로시아닌 화합물 및 C60가 혼합된 하나의 혼합층(mixing layer)로 구성될 수도 있다.
다만, 이는 예시적인 것으로서, 수광층(LRL)은 고분자 유기층을 구비할 수도 있다.
일 실시예에서, 수광층(LRL)은 프탈로시아닌 화합물에 포함되는 금속 성분의 선택을 제어함에 따라, 광 센서의 광 검출 대역을 결정할 수 있다. 예를 들어, 구리를 포함하는 프탈로시아닌 화합물의 경우, 대략 600 ~ 800 nm 대역의 가시 광선 파장 흡수하고, 주석(Sn)을 포함하는 프탈로시아닌 화합물의 경우, 대략 800 ~ 1000 nm 대역의 근 적외선 파장을 흡수한다. 따라서, 상기의 프탈로시아닌 화합물에 포함되는 금속의 선택을 제어함에 따라, 사용자가 원하는 대역의 파장을 검출할 수 있는 광 센서를 구현할 수 있다. 예를 들어, 수광층(LRL)은 통해 적색 광 대역의 파장, 녹색 광 대역의 파장, 또는 청색 광 대역의 파장을 선택적으로 흡수하도록 형성될 수 있다.
일 실시예에서, 수광 영역의 면적은 발광 영역의 면적보다 작을 수 있다.
전자 수송층(ETL) 상에 제2 화소 전극(PEL2) 및 제2 센서 전극(SEL2)이 제공될 수 있다. 일 실시예에서, 제2 화소 전극(PEL2) 및 제2 센서 전극(SEL2)은 표시 영역(AA) 상에 일체로 형성되는 공통 전극(CD)일 수 있다. 제2 화소 전극(PEL2) 및 제2 센서 전극(SEL2)으로 제2 전원 전압(VSS)이 공급될 수 있다.
공통 전극(CD)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 등의 금속층 및/또는 ITO, IZO, ZnO, ITZO 등의 투명 도전성층으로 이루어질 수 있다. 일 실시예에서, 공통 전극(CD)은 금속 박층을 포함하는 이중층 이상의 다중층으로 이루어질 수 있으며, 예를 들어, ITO/Ag/ITO의 삼중층으로 이루어질 수 있다.
제2 화소 전극(PEL2) 및 제2 센서 전극(SEL2)을 포함하는 공통 전극(CD) 상에는 봉지층(TFE)이 제공될 수 있다. 봉지층(TFE)은 단일층으로 이루어질 수 있으나, 다중층으로 이루어질 수 있다. 일 실시예에서, 봉지층(TFE)은 무기 재료, 유기 재료, 및 무기 재료 순으로 증착된 적층 구조를 가질 수 있다. 봉지층(TFE)의 최상층은 무기 재료로 형성될 수 있다.
도 8은 도 1의 표시 장치에 포함되는 표시 패널의 표시 영역의 일 예를 나타내는 도면이다.
도 8을 참조하면, 센서 회로(SC)는 제3 화소행(R3)에 배치될 수 있다.
일 실시예에서, 센서 회로(SC)는 제3p(단, p는 자연수) 화소행마다 배열될 수 있다. 예를 들어, 센서 회로(SC)는 제3 화소행(R3), 제6 화소행, 제9 화소행 등에 배치될 수 있다. 따라서, 제1 화소행(R1)에는 제1 더미 센서 회로(DSC1)가 배치되고, 제2 화소행(R2)에는 제2 더미 센서 회로(DSC2)가 배치될 수 있다.
센서 회로(SC) 및 더미 센서 회로들(DSC1, DSC2)은 도 4 및 도 5를 참조하여 자세히 설명하였으므로, 중복되는 내용의 설명은 생략하기로 한다.
센서 회로(SC)에는 제1 내지 제6 수광 소자들(LRD1 내지 LRD6)에 접속될 수 있다. 따라서, 광 센서(PHS)는 제1 내지 제6 수광 소자들(LRD1 내지 LRD6) 및 이들에 연결된 센서 회로(SC)를 포함하며, 수광량이 더욱 증가할 수 있다.
다만, 이는 예시적인 것으로서, 센서 회로(SC)의 제1 방향(DR1)으로의 배열 규칙에 따라 센서 회로(SC)는 제1 내지 제9 수광 소자들(LRD1 내지 LRD9)에 접속될 수 있다. 또한, 것으로서, 제2 방향(DR2)으로 인접한 센서 회로(SC)들 사이에는 2개 이상의 화소행들이 위치될 수 있다. 예를 들어, 센서 회로(SC)는 제4p 화소행마다 배열될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치에 있어서, 백플레인 구조물에 형성되는 하나의 센서 회로에 4개 이상 수광 소자들이 접속됨으로써, 디스플레이 해상도 저하가 최소화되면서 광 센서의 수광량이 증가하여 광 센싱 성능이 향상될 수 있다.
또한, 기존의 센서 회로가 제거되는 영역에 센서 회로와 유사한 구조의 더미 센서 회로가 배치됨으로써, 데이터 신호 기입을 위한 주사선들의 커패시턴스 차이에 따른 가로줄 영상 시인 불량이 개선되며, 광 센싱 성능 향상과 함께 영상 품질이 향상될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000: 표시 장치 100: 표시 패널
PX, PX1~PX4: 화소 PHS, PHS1: 광 센서
PXC11~PXC48: 화소 회로 SC11~SC22: 센서 회로
DSC11~DSC22: 더미 센서 회로 DM1~DM3: 더미 센서 트랜지스터
T1~T7: 화소 트랜지스터 M1~M3: 센서 트랜지스터
LED1~LED4: 발광 소자 LRD1~LRD9: 수광 소자
S1i~S4i: 주사선 RXk: 리드아웃선
Dj: 데이터선 PL1~PL4: 전원선
GCL: 제어선

Claims (20)

  1. 제1 화소행 및 제2 화소행에 각각 제1 방향으로 배열되는 화소 회로들;
    상기 제1 화소행에서 상기 화소 회로들 사이에 기 설정된 주기로 배열되는 더미 센서 회로들;
    제2 화소행에 상기 화소 회로들 사이에 상기 주기로 배열되는 센서 회로들;
    상기 화소 회로들 상에 배치되고, 상기 화소 회로들 각각에 연결되는 발광 소자들;
    상기 제1 화소행의 상기 화소 회로들 및 상기 더미 센서 회로들 중 적어도 일부에 중첩하는 제1 수광 소자들; 및
    상기 제2 화소행의 상기 화소 회로들 및 상기 센서 회로들 중 적어도 일부에 중첩하는 제2 수광 소자들을 포함하고,
    상기 센서 회로들 중 하나는 적어도 2개의 상기 제1 수광 소자들 및 적어도 2개의 상기 제2 수광 소자들에 연결되는, 표시 장치.
  2. 제 1 항에 있어서, 상기 센서 회로들은 각각 상기 더미 센서 회로들에 대하여 제2 방향으로 인접하여 배치되는, 표시 장치.
  3. 제 2 항에 있어서, 상기 센서 회로들 및 상기 더미 센서 회로들은 상기 제2 방향에 대하여 교번하여 배치되는, 표시 장치.
  4. 제 3 항에 있어서, 상기 더미 센서 회로들은 상기 제1 수광 소자들 및 상기 제2 수광 소자들과 절연된, 표시 장치.
  5. 제 2 항에 있어서, 상기 제1 방향으로 상호 인접한 상기 더미 센서 회로들 사이에 적어도 4개의 상기 화소 회로들이 배치되는, 표시 장치.
  6. 제 2 항에 있어서, 상기 제1 방향으로 상호 인접한 상기 센서 회로들 사이에 적어도 4개의 화소 회로들이 배치되는, 표시 장치.
  7. 제 2 항에 있어서, 상기 화소 회로들 각각은,
    제1 전원선으로부터 제1 전원 전압을 수신하고, 상기 발광 소자들 중 하나에 공급되는 구동 전류를 생성하는 제1 화소 트랜지스터;
    데이터선 및 상기 제1 화소 트랜지스터의 제1 전극 사이에 접속되고, 게이트 전극이 대응하는 제1 주사선에 접속되는 제2 화소 트랜지스터; 및
    상기 제1 화소 트랜지스터의 게이트 전극과 제2 전원 전압을 제공하는 제2 전원선 사이에 접속되고, 게이트 전극이 대응하는 제2 주사선에 접속되는 제3 화소 트랜지스터를 포함하고,
    상기 더미 센서 회로들 각각은,
    제3 전원 전압을 제공하는 제3 전원선에 접속되는 제1 더미 센서 트랜지스터;
    상기 제1 더미 센서 트랜지스터와 상기 제3 전원선 사이에 접속되고. 게이트 전극이 상기 제1 화소행의 제1 주사선에 접속되는 제2 더미 센서 트랜지스터; 및
    제4 전원 전압을 제공하는 제4 전원선과 상기 제1 더미 센서 트랜지스터의 게이트 전극 사이에 접속되고, 게이트 전극이 제어선에 접속되는 제3 더미 센서 트랜지스터를 포함하는, 표시 장치.
  8. 제 7 항에 있어서, 상기 센서 회로들 각각은,
    상기 제3 전원선과 리드아웃선 사이에 직렬로 접속되는 제1 센서 트랜지스터 및 제2 센서 트랜지스터; 및
    상기 제4 전원선과 상기 제1 수광 소자들 중 상기 둘 이상 및 상기 제2 수광 소자들 중 상기 둘 이상 사이에 접속되며, 게이트 전극이 상기 제어선에 접속되는, 제3 센서 트랜지스터를 포함하는, 표시 장치.
  9. 제 8 항에 있어서, 상기 제2 센서 트랜지스터는 상기 제2 화소행의 제1 주사선에 접속되는 게이트 전극을 포함하는, 표시 장치.
  10. 제 9 항에 있어서, 상기 제1 센서 트랜지스터는 상기 제3 센서 트랜지스터의 일 전극에 접속되는 게이트 전극을 포함하는, 표시 장치.
  11. 제 9 항에 있어서, 상기 화소 회로들 각각은,
    상기 제1 화소 트랜지스터의 제2 전극과 상기 제1 화소 트랜지스터의 상기 게이트 전극 사이에 접속되고, 게이트 전극이 대응하는 제3 주사선에 접속되는 제4 트랜지스터를 더 포함하는, 표시 장치.
  12. 제 2 항에 있어서, 상기 제1 수광 소자들 및 상기 제2 수광 소자들은 상기 발광 소자들과 동일 층 상에 배치되는, 표시 장치.
  13. 제 2 항에 있어서, 상기 더미 센서 회로들 및 상기 센서 회로들은 상기 화소 회로들과 동일 층 상에 배치되는, 표시 장치.
  14. 제 1 항에 있어서, 상기 센서 회로들 중 제2 방향으로 인접한 둘 사이에는 2개 이상의 화소행들이 위치되는, 표시 장치.
  15. 화소 회로들, 더미 센서 회로들, 및 센서 회로들을 포함하는 백플레인 구조물; 및
    상기 백플레인 구조물 상에 제공되고, 상기 화소 회로들에 각각 연결되는 발광 소자들 및 상기 센서 회로들에 연결되는 수광 소자들을 포함하는 화소층을 포함하고,
    상기 센서 회로들 각각은 적어도 4개의 상기 수광 소자들에 공통으로 연결되는, 표시 장치.
  16. 제 15 항에 있어서, 상기 더미 센서 회로들은 상기 센서 회로들과 다른 화소행에 배치되는, 표시 장치.
  17. 제 16 항에 있어서, 상기 더미 센서 회로들은 상기 수광 소자들과 절연된, 표시 장치.
  18. 제 16 항에 있어서, 동일한 화소행에서 상호 인접한 상기 센서 회로들 사이에는 적어도 4개의 상기 화소 회로들이 배치되는, 표시 장치.
  19. 제 16 항에 있어서, 상기 화소 회로들 각각은,
    제1 전원선으로부터 제1 전원 전압을 수신하고, 상기 발광 소자들 중 하나에 공급되는 구동 전류를 생성하는 제1 화소 트랜지스터;
    데이터선 및 상기 제1 화소 트랜지스터의 제1 전극 사이에 접속되고, 게이트 전극이 대응하는 제1 주사선에 접속되는 제2 화소 트랜지스터; 및
    상기 제1 화소 트랜지스터의 게이트 전극과 제2 전원 전압을 제공하는 제2 전원선 사이에 접속되고, 게이트 전극이 대응하는 제2 주사선에 접속되는 제3 화소 트랜지스터를 포함하고,
    상기 더미 센서 회로들 각각은,
    제3 전원 전압을 제공하는 제3 전원선에 접속되는 제1 더미 센서 트랜지스터;
    상기 제1 더미 센서 트랜지스터와 상기 제3 전원선 사이에 접속되고. 게이트 전극이 제1 화소행의 제1 주사선에 접속되는 제2 더미 센서 트랜지스터; 및
    제4 전원 전압을 제공하는 제4 전원선과 상기 제1 더미 센서 트랜지스터의 게이트 전극 사이에 접속되고, 게이트 전극이 제어선에 접속되는 제3 더미 센서 트랜지스터를 포함하는, 표시 장치.
  20. 제 19 항에 있어서, 상기 센서 회로들 각각은,
    상기 제3 전원선과 리드아웃선 사이에 직렬로 접속되는 제1 센서 트랜지스터 및 제2 센서 트랜지스터; 및
    상기 제4 전원선과 상기 적어도 4개의 수광 소자들 사이에 접속되며, 게이트 전극이 상기 제어선에 접속되는, 제3 센서 트랜지스터를 포함하고,
    상기 제2 센서 트랜지스터는 제2 화소행의 제1 주사선에 접속되는 게이트 전극을 포함하는, 표시 장치.
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