KR101979263B1 - 반도체 장치 - Google Patents

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KR101979263B1
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야스히꼬 다께무라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체처럼 밴드 갭이 큰 반도체를 사용한 메모리 장치의 유지 특성을 향상시킨다.
비트선에 비트선 제어 트랜지스터를 직렬로 삽입하고, 그 게이트의 최저 전위는 충분한 음의 값이 되도록 한다. 비트선 제어 트랜지스터의 게이트는, 전지 등에 접속하는 비트선 제어 회로에 접속된다. 비트선의 최저 전위는 워드선의 최저 전위보다 높게 되도록 한다. 외부로부터 전원의 공급이 차단되었을 때 비트선 제어 트랜지스터에 의하여 비트선이 차단되므로 비트선에 축적된 전하가 유출되는 것이 충분히 억제된다. 이 때, 셀 트랜지스터의 게이트의 전위는 0V인 한편, 그 소스나 드레인(비트선)의 전위는 게이트보다 충분히 높기 때문에 셀 트랜지스터는 충분한 오프 상태가 되어 데이터를 유지할 수 있다. 또는, 외부로부터 전원의 공급이 차단되었을 때 워드선의 전위를 충분한 음의 전위로 할 수 있는 회로를 제공하여도 좋다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치(반도체를 사용한 메모리 장치를 포함함)에 관한 것이다.
반도체 메모리 장치로서 다이내믹 랜덤 액세스 메모리(DRAM)가 알려져 있다(예를 들어, 특허 문헌 1 참조). DRAM은 도 2b에 도시된 바와 같은 셀 트랜지스터(106)와 커패시터(107)를 갖는 메모리 셀(105)을 도 2a에 도시된 바와 같이 매트릭스 형상으로 배치하고, 셀 트랜지스터(106)의 게이트를 워드선(103)에 접속시키고, 드레인을 비트선(104)에 접속시킨 것이다. 또한, 복수의 워드선을 구동시키기 위한 행 드라이버(101)와, 복수의 비트선을 구동하기 위한 열 드라이버(102)를 갖는다.
행 드라이버(101)와 열 드라이버(102)를 구동하기 위하여 외부로부터 전원이 공급된다. 또한, 실리콘 반도체를 사용한 셀 트랜지스터에서는 오프 상태에서도 드레인 전류(오프 전류)가 아주 적으나마 흐르기 때문에 1초에 수십번 커패시터에 전하를 보충하기 위한 조작(리프레시)을 행할 필요가 있다. 즉, DRAM은 기억 상태를 유지하기 위하여 외부로부터 전원을 공급받아야 한다.
근년에 들어, 실리콘 반도체의 밴드 갭의 2배 이상의 밴드 갭을 갖는 산화물 반도체를 사용한 트랜지스터의 오프 전류가 매우 작은 것을 이용하여 전하를 매우 오랜 기간 동안 유지할 수 있는 것이 밝혀졌다. 예를 들어, 밴드 갭이 2.5eV 이상인 반도체에서는 오프 전류(오프 상태에서의 드레인 전류)는 이론상 10-26A 이하가 된다. 상기 산화물 반도체를 사용하여 메모리 회로를 구성하고 비휘발성 메모리로서 이용하는 것이 제안되어 있다(특허 문헌 2 내지 특허 문헌 4 참조).
이와 같은 메모리에 이용하기 위해서는 트랜지스터의 오프 상태에서의 저항(오프 저항)이 충분히 높아야(오프 전류가 충분히 낮아야) 한다. 예를 들어, 일반적인 DRAM에서 사용되는 커패시터 용량인 30fF의 용량에 전하를 유지하고, 이것을 10년 동안 유지하기 위해서는 오프 상태에서 1×1022Ω 이상의 높은 저항을 가질 필요가 있다. 드레인 전압을 +1V로 하면, 오프 전류는 100yA(1×10-22A) 이하이어야 한다.
밴드 갭이 넓은 산화물 반도체를 사용한 트랜지스터의 서브 스레시홀드(subthreshold) 영역에서의 드레인 전류의 대략적인 값은 서브 스레시홀드 값과 임계값으로 개산할 수 있다. 실온(27℃)에서의 서브 스레시홀드 값의 하한은 이론상 60mV/decade이다.
예를 들어, 임계값이 +1V이고, 서브 스레시홀드 값이 60mV/decade이고, 임계값에서의 드레인 전류가 1μA(소스의 전위 Vs를 0V로 하고, 드레인의 전위를 +1V로 함)인 경우에는, 게이트의 전위 Vg가 +40mV일 때 드레인 전류는 100yA가 된다. 게이트의 전위 Vg가 0V일 때 트랜지스터의 드레인 전류는 100yA 미만이 되고 커패시터의 전하를 10년 동안 유지할 수 있다.
또한, 유지할 수 있는 기간은 10년에 한정되지 않고, 10초 내지 100년의 범위에서 사용하는 목적에 따라 결정할 수 있고, 그것에 맞추어 커패시터의 용량이나 트랜지스터의 오프 저항 또는 오프 전류를 설정하면 좋다.
상기는 실온에서의 드레인 전류에 대하여 기재한 것이지만, 실용상은 몇 가지 문제가 있다. 서브 스레시홀드 값은 온도에 의존하고, 온도가 높아지면 서브 스레시홀드 값은 커진다. 반도체 메모리 장치는 높은 온도에서 보존되는 것도 예상되므로 실온보다 높은 온도에서의 유지 특성도 충분히 가져야 한다.
예를 들어, 95℃에서의 서브 스레시홀드 값의 하한은 이론상 74mV/decade이다. 서브 스레시홀드 값이 74mV/decade일 때, 드레인 전류가 100yA가 되는 게이트의 전위 Vg의 값은 -180mV이다. 게이트의 전위 Vg가 0V일 때 드레인 전류는 10zA(1×10-20A)가 되고, 전하의 유지 시간은 실온일 때의 1%다.
또한, 트랜지스터의 크기가 작아지면 단채널 효과에 의하여 서브 스레시홀드 값이 상승된다. 실리콘 반도체는 도핑에 의하여 도전형을 제어할 수 있다. 따라서, 예를 들어, n채널형 트랜지스터에서는 채널 형성 영역의 p형 도펀트의 농도를 높임으로써 단채널 효과를 억제할 수 있다.
그러나, 산화물 반도체에서는 실리콘 반도체와 달리 도펀트의 농도를 제어하여 도전형을 제어할 수 없다. 산화물 반도체는, 예를 들어, 어느 도전형의 강도를 변경할 수는 있지만, 도핑함으로써 n형 반도체를 p형 반도체로 변경할(도전형을 반대로 할) 수는 없다. 따라서, 채널 형성 영역을 반대의 도전형으로 함으로써 단채널 효과를 억제할 수 없다.
따라서, 채널 길이가 100nm 이하인 경우에는, 서브 스레시홀드 값은 100mV/decade 이상이 되고, 게이트의 전위 Vg를 -0.6V 이하로 유지하지 않으면 데이터가 손실될 위험성이 있다. 또한, 상기에서는 임계값을 +1V로 하였지만, 임계값이 작아지면 실온에서도 또한 장 채널이라도 오프 저항을 충분히 높이기 위하여 게이트의 전위 Vg를 0V 미만으로 하여야 한다. 또한, 임계값은 게이트에 사용하는 재료의 일 함수에 따라 결정되고, 임계값을 +1.5V보다 크게 하기 어렵다.
이와 같은 조건하에서는 반도체 메모리 장치의 외부로부터 전원의 공급이 차단되어 게이트가 소스와 동전위(즉, Vg=0V)가 되면 데이터가 소실되는 위험성이 있다. 또한, 전위는 상대적인 것이기 때문에, 이하의 설명에서는 외부로부터 전원의 공급이 차단된 경우에는, 약간의 시간이 흐른 뒤에 회로의 전위는 0V이 되는 것으로 한다.
미국 특허 제4777625호 명세서 미국 특허출원 공개 제2011/0101351호 명세서 미국 특허출원 공개 제2011/0156027호 명세서 미국 특허출원 공개 제2011/0182110호 명세서
본 발명의 일 형태는 산화물 반도체와 같이 반대의 도전형을 갖지 않고 밴드 갭이 2.5eV 이상인 반도체를 사용하여 형성되고, 충분한 집적도를 갖고, 외부로부터 전원의 공급이 차단되는 동안에도 필요한 기간 동안 데이터를 유지할 수 있는 메모리 장치를 제공하는 것을 과제로 한다. 또한, 본 발명의 일 형태는 신규 구조의 메모리 장치 또는 그 구동 방법을 제공하는 것을 과제로 한다. 특히 소비 전력을 저감할 수 있는 메모리 장치 또는 그 구동 방법을 제공하는 것을 과제로 한다.
이하에서 본 발명에 대하여 설명함에 있어서 본 명세서에서 사용하는 용어를 간단히 설명한다. 우선, 본 명세서에서 “트랜지스터의 소스와 드레인”은 하나를 드레인이라고 부를 때 다른 하나를 소스라고 부른다. 즉, 전위의 고저에 따라 이들을 구별하지 않는다. 따라서, 본 명세서에서 소스라고 기재된 부분을 드레인이라고 바꿔 읽을 수도 있다.
또한, 본 명세서에서 “접속되어 있다”라고 표현된 경우라도 실제 회로에서는 물리적인 접속 부분이 없고 배선이 연장되어 있을 뿐일 수도 있다. 예를 들어, 트랜지스터의 회로에서는 하나의 배선이 복수의 트랜지스터의 게이트를 겸할 경우도 있다. 이 경우에는, 회로도에서는 하나의 배선이 게이트로 향하여 몇 개로 분지되도록 도시된 경우도 있다. 본 명세서에서는 이와 같은 경우에도 “배선이 게이트와 접속되어 있다”라는 표현을 사용할 경우가 있다.
본 발명의 일 형태는 열 드라이버와, 하나 이상의 비트선과, 하나 이상의 워드선과, 하나 이상의 메모리 셀과, 비트선 제어 트랜지스터와, 비트선 제어 회로를 갖고, 메모리 셀은 트랜지스터와 커패시터를 갖고, 트랜지스터의 소스는 비트선과 접속되어 있고, 트랜지스터의 드레인은 커패시터의 전극 중 하나와 접속되어 있고, 트랜지스터의 게이트는 워드선과 접속되어 있고, 비트선 제어 트랜지스터의 소스는 비트선과 접속되어 있고, 비트선 제어 트랜지스터의 드레인은 열 드라이버와 접속되어 있고, 비트선 제어 트랜지스터의 게이트는 비트선 제어 회로와 접속되어 있고, 비트선 제어 회로는 독립적으로 전위를 발생하는 수단의 전극 중 하나와 접속되는 것을 특징으로 하는 반도체 메모리 장치이다.
또한, 본 발명의 일 형태는 열 드라이버와, 하나 이상의 비트선과, 하나 이상의 워드선과, 하나 이상의 메모리 셀과, 비트선 제어 트랜지스터와, 비트선 제어 회로를 갖고, 메모리 셀은 트랜지스터와 커패시터를 갖고, 트랜지스터의 소스는 비트선과 접속되어 있고, 트랜지스터의 드레인은 커패시터의 전극 중 하나와 접속되어 있고, 트랜지스터의 게이트는 워드선과 접속되어 있고, 비트선은 열 드라이버와 접속되어 있고, 비트선은 단부 중 하나에 비트선 제어 트랜지스터를 갖고, 비트선 제어 트랜지스터의 게이트는 비트선 제어 회로와 접속되어 있고, 비트선 제어 회로는 독립적으로 전위를 발생하는 수단의 전극 중 하나에 접속되는 것을 특징으로 하는 반도체 메모리 장치이다.
또한, 본 발명의 일 형태는 열 드라이버와, 하나 이상의 비트선과, 하나 이상의 워드선과, 하나 이상의 메모리 셀과, 비트선 제어 트랜지스터와, 비트선 제어 회로를 갖고, 메모리 셀은 트랜지스터와 커패시터를 갖고, 트랜지스터의 소스는 비트선과 접속되어 있고, 트랜지스터의 드레인은 커패시터의 전극 중 하나와 접속되어 있고, 트랜지스터의 게이트는 워드선과 접속되어 있고, 비트선은 열 드라이버와 접속되어 있고, 비트선 제어 트랜지스터는 비트선에 직렬로 삽입되어 있고, 비트선 제어 트랜지스터의 게이트는 비트선 제어 회로와 접속되어 있고, 비트선 제어 회로는 독립적으로 전위를 발생하는 수단의 전극 중 하나에 접속되는 것을 특징으로 하는 반도체 메모리 장치이다.
상기에 있어서, 비트선에는 2개 이상의 비트선 제어 트랜지스터가 삽입되어 있어도 좋다. 또한, 비트선 제어 트랜지스터의 게이트는 독립적으로 전위를 발생하는 수단의 음극과 비트선 제어 회로 내의 n채널형 트랜지스터를 통하여 접속되어 있어도 좋다. 또한, 메모리 셀의 트랜지스터의 드레인은 같은 메모리 셀 내의 다른 트랜지스터의 게이트와 접속되어 있어도 좋다. 또한, 하나 이상의 센스 앰프 회로(sense amplifier)가 비트선에 삽입되어 있어도 좋다. 또한, 비트선 제어 회로는 인버터를 갖고, 상기 인버터의 출력은 상기 비트선 제어 트랜지스터의 게이트에 접속되어 있어도 좋다.
또한, 비트선의 최저 전위는 워드선의 최저 전위보다 1V 이상 높은 것이 바람직하다. 또한, 비트선 제어 트랜지스터의 게이트의 최고 전위는 워드선의 최고 전위보다 1V 이상 높은 것이 바람직하다. 또한, 비트선 제어 트랜지스터의 최저 전위는 다른 어느 부분의 전위보다 낮은 것이 바람직하다.
또한, 본 발명의 일 형태는, 행 드라이버와, 열 드라이버와, 하나 이상의 비트선과, 하나 이상의 워드선과, 하나 이상의 메모리 셀을 갖고, 메모리 셀은 트랜지스터와 커패시터를 갖고, 트랜지스터의 소스는 비트선과 접속되어 있고, 트랜지스터의 드레인은 커패시터의 전극 중 하나와 접속되어 있고, 트랜지스터의 게이트는 워드선과 접속되어 있고, 행 드라이버가 워드선과 접속되어 있는 부분에는 독립적으로 전위를 발생하는 수단에 소스가 접속되어 있는 트랜지스터를 갖는 것을 특징으로 하는 반도체 메모리 장치이다.
또한, 본 발명의 일 형태는, 행 드라이버와, 열 드라이버와, 하나 이상의 비트선과, 하나 이상의 워드선과, 하나 이상의 메모리 셀을 갖고, 메모리 셀은 트랜지스터와 커패시터를 갖고, 트랜지스터의 소스는 비트선과 접속되어 있고, 트랜지스터의 드레인은 커패시터의 전극 중 하나와 접속되어 있고, 트랜지스터의 게이트는 워드선과 접속되어 있고, 행 드라이버의 트랜지스터 중 하나는 드레인이 워드선과 접속되고, 소스가 독립적으로 전위를 발생하는 수단에 접속되어 있는 것을 특징으로 하는 반도체 메모리 장치이다.
상기에 있어서, 행 드라이버의 트랜지스터 중 하나의 소스와 독립적으로 전위를 발생하는 수단 사이에 하나 이상의 트랜지스터가 존재하여도 좋다. 또한, 행 드라이버의 트랜지스터 중 하나의 소스는 독립적으로 전위를 발생하는 수단의 음극과 접속되어도 좋다. 또한, 메모리 셀의 트랜지스터의 드레인은 같은 메모리 셀 내의 다른 트랜지스터의 게이트에 접속되어도 좋다. 또한, 행 드라이버의 트랜지스터 중 하나는 인버터를 구성하는 트랜지스터이어도 좋다. 또한, 행 드라이버의 트랜지스터 중 하나는 n채널형 트랜지스터이어도 좋다.
또한, 비트선의 최저 전위는, 워드선의 최저 전위보다 1V 이상 높은 것이 바람직하다. 또한, 워드선의 최저 전위는 다른 어느 부분보다 낮은 것이 바람직하다.
독립적으로 전위를 발생하는 수단으로서는 전지나 커패시터를 사용할 수 있다. 즉, 그것 자체가 기전력을 갖거나, 외부로부터의 전기적인 작용 없이 일정한 전위를 유지할 수 있는 것이라면 좋다.
또한, 상기 내용은 메모리 셀의 트랜지스터 및 비트선 제어 트랜지스터가 n채널형인 경우이다. 메모리 셀의 트랜지스터 및 비트선 제어 트랜지스터가 p채널형인 경우에는, 상술한 전위의 관계는 반전되고, 앞에서 “높다”라고 기재된 부분은 “낮다”로, “낮다”라고 기재된 부분은 “높다”로, “최고”라고 기재된 부분은 “최저”로, “최저”라고 기재된 부분은 “최고”로 바꿔 읽으면 좋다.
비트선 제어 회로는, 외부로부터의 전원의 공급이 차단되었을 때, 비트선 제어 트랜지스터의 게이트의 전위가 충분한 음(陰)의 값이 되도록 설계된 회로이다. 음의 전위를 출력하기 위하여, 전지나 그것과 비슷한 전위 발생 장치(커패시터 등)를 갖는다.
비트선 제어 트랜지스터는 상술한 바와 같이 밴드 갭이 큰 반도체를 사용함으로써 오프 전류를 충분히 작게 할 수 있다. 그리고, 그 게이트는 비트선 제어 회로에 접속되고, 외부로부터의 전원의 공급이 차단된 경우에는 음의 전위가 되도록 설정되어 있다. 그래서, 외부로부터의 전원의 공급이 차단되었을 때에는 그 소스와 드레인 사이는 매우 높은 저항이 된다.
상기 본 발명의 일 형태에서는, 예를 들어, 열 드라이버와 비트선 사이에 비트선 제어 트랜지스터를 제공함으로써 비트선을 부유 상태로 하고, 그 전위를 일정하게 유지할 수 있다. 그리고, 비트선의 전위가 일정 값을 가지면 메모리 셀의 트랜지스터의 게이트의 전위가 0V이라도 드레인 전류를 충분히 작게 할 수 있다.
비트선의 전위는 기록 데이터나 판독 데이터에 따라 변동하지만, 외부로부터 전원이 공급되는 동안 전위 V1(>0) 이상이 되도록 한다. 여기서는, 전위는 V1인 것으로 한다. 또한, 외부로부터 전원이 공급되는 동안에는 비트선 제어 트랜지스터의 게이트의 전위는 적절한 양(陽)의 값(예를 들어, V2(>0))이기 때문에 비트선 제어 트랜지스터는 온 상태가 된다.
여기서, 외부로부터 전윈의 공급이 차단된 것으로 한다. 이 때, 반도체 메모리 장치는 전원의 공급이 차단된 것을 검지하고, 우선, 비트선 제어 트랜지스터의 게이트의 전위를 충분한 음의 값(예를 들어, V3(<0))으로 한다. 따라서, 비트선 제어 트랜지스터는 오프 상태가 된다. 반도체 메모리 장치의 대부분의 전위가 충분히 저하되면 열 드라이버의 전위도 0V이 되기 때문에 비트선 제어 트랜지스터의 소스의 전위도 0V이 된다.
그러나, 비트선 제어 트랜지스터는 외부 전원의 공급이 차단되자마자 오프 상태가 되고, 비트선(비트선 제어 트랜지스터의 드레인)의 전위는 그대로 V1이고, 그 게이트의 전위가 충분히 음의 값이 되면 비트선의 전위를 매우 오랜 기간에 걸쳐 V1에 가까운 값으로 유지할 수 있다.
또한, 비트선에는 메모리 셀(105)이 접속되어 있다. 메모리 셀의 트랜지스터의 드레인의 전위는 기록된 데이터에 따라 다르지만, 외부로부터 전원이 공급되는 동안에는 비트선의 전위가 V1 이상이므로 메모리 셀의 트랜지스터의 드레인의 전위도 V1 이상이다. 여기서는, 메모리 셀의 트랜지스터의 드레인의 전위가 V4(≥V1)인 것으로 한다.
또한, 전원의 공급이 차단된 후에는 비트선의 전위는 상기와 같이 V1이므로 메모리 셀의 트랜지스터의 소스의 전위는 V1이다. 한편, 외부로부터 전원의 공급이 차단됨으로써 워드선의 전위(메모리 셀의 트랜지스터의 게이트 전위)는 0V가 된다. 이 상태에서의 메모리 셀의 트랜지스터의 드레인 전류는 소스의 전위를 0V로 한 경우의 게이트의 전위를 -V1로 한 경우와 동등하다. 즉, V1를 적절한 값으로 함으로써, 드레인 전류는 매우 작고, 커패시터의 전하는 충분한 기간에 걸쳐 유지된다.
즉, 비트선에 비트선 제어 트랜지스터를 삽입하면, 외부로부터 전원의 공급이 차단된 상태에서도 비트선의 전위를 충분한 기간에 걸쳐 적절한 양의 값으로 유지할 수 있고, 결과적으로 더 넓은 범위의 온도에 있어서, 다양한 채널 길이, 임계값의 트랜지스터를 셀 트랜지스터에 사용하여 제작된 반도체 메모리 장치에서도 충분한 데이터 유지 특성을 얻을 수 있다.
또한, 비트선 제어 트랜지스터는 비트선에 직렬로 삽입되므로 온 상태에서의 저항은 가능한 한 낮은 것이 바람직하다. 상기 온 상태에서의 저항을 가능한 한 낮게 하기 위해서는 비트선 제어 트랜지스터의 게이트의 전위를 높게 하면 더 효과적이다. 예를 들어, 다른 트랜지스터의 게이트의 최고 전위(예를 들어, 워드선의 최고 전위)보다 1V 이상 높은 것이 바람직하다.
또한, 상술한 구성에 의하여 외부로부터 전원의 공급이 차단되었을 때, 워드선의 전위를 충분한 음의 값으로 할 수 있다. 외부로부터 전원의 공급이 차단되었을 때, 열 드라이버 내의 전위는 0V가 되지만, 워드선의 전위가 충분한 음의 값이라면, 메모리 셀의 셀 트랜지스터의 오프 저항을 충분히 높게 할 수 있다. 결과적으로, 전원의 공급이 차단된 경우에도, 더 넓은 범위의 조건(온도, 채널 길이, 임계값)의 트랜지스터를 셀 트랜지스터에 사용하여 제작된 반도체 메모리 장치에서도 충분한 데이터 유지 특성이 얻어진다.
도 1a 및 도 1b는 본 발명의 반도체 메모리 장치의 예를 도시한 도면.
도 2a 및 도 2b는 종래의 반도체 메모리 장치의 예를 도시한 도면.
도 3은 본 발명의 반도체 메모리 장치의 예를 도시한 도면.
도 4a 및 도 4b는 본 발명의 반도체 메모리 장치의 예를 도시한 도면.
도 5a 내지 도 5c는 본 발명의 반도체 메모리 장치의 동작예를 설명하기 위한 도면.
도 6a 내지 도 6c는 본 발명의 반도체 메모리 장치의 제작 공정의 예를 도시한 도면.
도 7a 및 도 7b는 본 발명의 반도체 메모리 장치의 제작 공정의 예를 도시한 도면.
도 8은 본 발명의 반도체 메모리 장치의 제작 공정의 예를 도시한 도면.
도 9a 내지 도 9d는 본 발명의 반도체 메모리 장치의 제작 공정의 예를 도시한 도면.
도 10a 내지 도 10c는 본 발명의 반도체 메모리 장치의 제작 공정의 예를 도시한 도면.
도 11a 및 도 11b는 본 발명의 반도체 메모리 장치의 예를 도시한 도면.
도 12a 내지 도 12c는 본 발명의 반도체 메모리 장치의 예와 동작예를 도시한 도면.
도 13a 및 도 13b는 본 발명의 반도체 메모리 장치의 예를 도시한 도면.
실시형태에 대하여 도면을 참작하면서 이하에서 설명한다. 다만, 실시형태는 많은 다른 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
(실시형태 1)
본 실시형태에서는 도 1a에 도시된 반도체 메모리 장치에 대하여 설명한다. 도 1a에 도시된 반도체 메모리 장치는 행 드라이버(101), 열 드라이버(102), 행 드라이버(101)와 접속된 복수의 워드선(103), 열 드라이버(102)와 (간접적으로) 접속된 복수의 비트선(104), 각각의 워드선(103)과 비트선(104)의 교점에 제공된 메모리 셀(105)을 갖는다. 상기 구성은 도 2a 및 도 2b에 도시된 종래의 DRAM의 구성과 마찬가지다.
도 1a에 도시된 반도체 메모리 장치에서는 추가적으로 열 드라이버(102)와 각각의 비트선(104) 사이에 삽입된 비트선 제어 트랜지스터(108)를 갖는다. 또한, 비트선 제어 트랜지스터(108)는 비트선(104)에 삽입되어 있다고도 표현할 수 있다.
또는, 비트선 제어 트랜지스터(108)의 소스가 열 드라이버(102)와 접속되어 있고, 드레인이 비트선(104)과 접속되어 있다고 표현하여도 좋다. 또는, 열 드라이버(102)와, 열 드라이버(102)에 가장 가까운 메모리 셀(105) 사이에 비트선 제어 트랜지스터(108)가 삽입되어 있다고 표현하여도 좋다.
비트선 제어 트랜지스터(108)의 게이트는 비트선 제어선(111)과 접속되어 있다. 비트선 제어선(111)은 비트선 제어 회로(109)에 의하여 전위가 설정된다. 외부로부터 전원이 공급되어 반도체 메모리 장치가 사용될 수 있는 상태에 있다고 판단되면, 비트선 제어 회로(109)는 비트선 제어선(111)에 적절한 전위를 공급하여 비트선 제어 트랜지스터(108)를 온 상태로 한다.
또한, 비트선의 전위는, 기록이나 판독의 데이터에 따라 변동되지만, 외부로부터 전원이 공급되는 상태에서는, 양의 전위가 되도록 한다. 예를 들어, +1V 이상으로 한다.
다음에, 외부로부터 전원의 공급이 차단되었다고 검지한 경우, 또는 외부로부터 전원의 공급이 차단되어 있는 상태라도 반도체 메모리 장치의 사용이 종료된 상태를 검지한 경우에는, 비트선 제어 회로(109)는 비트선 제어선(111)의 전위를 0V 이하의 충분한 음의 전위(예를 들어, -1V)로 하고, 바로 비트선 제어 트랜지스터(108)를 오프 상태로 한다.
비트선 제어 트랜지스터(108)가 오프 상태가 됨으로써, 비트선(104)은 열 드라이버로부터 절연되고, 그 전위(+1V 이상)는 유지된다. 한편, 행 드라이버의 전원 전위는 0V가 되므로, 워드선(103)의 전위는 0V가 된다. 결과적으로, 메모리 셀(105)의 셀 트랜지스터(106)의 게이트의 전위는 소스의 전위보다 충분히 낮은 상태가 된다. 그래서, 셀 트랜지스터(106)의 오프 저항은 충분히 높고, 커패시터(107)에 있는 전하를 오랜 기간에 걸쳐 유지할 수 있다.
도 1b는 비트선 제어 회로(109)의 예를 도시한 것이다. 여기서 도시한 비트선 제어 회로(109)는, 인버터(113)와, 제어 신호 발생 회로(114)를 갖는다. 제어 신호 발생 회로(114)는, 고전위 전원(115), 저전위 전원(116)이 접속되고, 입력되는 신호(IN)에 의하여 그들 중 어느 전위를 인버터(113)에 인가한다. 또한, 고전위 전원(115), 저전위 전원(116)은 반도체 메모리 장치 내에 따로 제공된 것을 사용하여도 좋지만, 비트선 제어 회로(109) 내에 제공하여도 좋다. 인버터(113)의 n채널형 트랜지스터의 소스는, 전지(112)에 접속된다. 이하의 설명에서는, 인버터(113)의 n채널형 트랜지스터의 임계값을 +0.5V, p채널형 트랜지스터의 임계값을 -0.5V로 한다.
비트선 제어 회로(109)의 동작예에 대하여, 도 5a 내지 도 5c를 사용하여 설명한다. 도 5a는, 외부로부터 전원이 공급되는 상태를 도시한 것이다. 여기서는, 고전위 전원(115)의 전위를 +3V, 저전위 전원(116)의 전위를 -1V, 전지(112)의 음극의 전위를 -1V, 양극의 전위를 0V로 한다. 또한, 제어 신호 발생 회로(114)로부터는, -1V의 전위가 출력되어 있기 때문에, 인버터(113)의 입력 전위는 -1V, 출력 전위는 +3V가 된다. 따라서, 비트선 제어선(111)에 접속되는 비트선 제어 트랜지스터(108)는 온 상태이다.
어떤 상황 변화(예를 들어, 외부로부터의 전원의 공급이 차단, 반도체 메모리 장치의 사용 종료)가 생긴 경우에는, 제어 신호 발생 회로(114)는 +3V의 전위를 출력한다(도 5b 참조). 따라서, 인버터(113)의 입력 전위는 +3V, 출력 전위는 -1V가 되고, 비트선 제어선(111)에 접속하는 비트선 제어 트랜지스터(108)의 게이트 전위는 소스의 전위보다 1V나 낮고, 충분한 오프 상태가 된다.
비트선 제어 트랜지스터(108)가 충분한 오프 상태가 되면, 열 드라이버(102)와 비트선(104)은 비트선 제어 트랜지스터(108)에 의하여 차단되어, 비트선(104)의 전위를 오랜 기간에 걸쳐 유지할 수 있다.
예를 들어, 외부로부터 전원의 공급이 차단된 경우에는, 잠시 지나면, 도 5c에 도시된 바와 같이, 고전위 전원(115)의 전위도 저전위 전원(116)의 전위도 0V가 되고, 결과적으로 제어 신호 발생 회로(114)로부터의 출력 전위도 0V가 된다. 그러나, 그 경우에도 인버터(113)의 출력 전위는 -1V이기 때문에, 비트선 제어 트랜지스터(108)는 충분한 오프 상태를 유지할 수 있다.
또한, 인버터(113)는 비동작시라도 고전위 측(고전위 전원(115))과 저전위 측(전지(112)) 사이에서 미약한 전류(대기 전류)가 흐르지만, 그 값은 수pA 이하로 할 수 있다. 본 실시형태에서는, 하나의 열 드라이버(102)에 하나의 인버터(하나의 비트선 제어 회로(109))를 갖기 때문에, 예를 들어 10년 동안의 동작을 보증한다면, 0.1μAh의 용량이 있으면 좋다.
또한, 여기서는 인버터(113)의 출력의 변동에 따라 생기는 관통 전류를 고려하지 않았지만, 인버터(113)의 출력의 극성은, 기억 장치의 가동 및 비가동의 전환으로만 변동되므로, 대부분의 경우 1초간에 한번도 변동되지 않고, 1시간에 한번 정도의 변동을 예측하면 좋다. 따라서, 관통 전류는 거의 고려하지 않아도 좋다.
또한, 비트선 제어 회로(109)를 많이 제공하고, 예를 들어 하나의 반도체 메모리 장치가 1000개의 비트선 제어 회로(109)를 가졌다고 하여도, 0.1mAh의 용량이 있으면 좋다. 이 정도의 용량의 전지는, 일반적인 반도체 칩에 내장할 수 있는 크기다. 그러나, 현실적으로는, 복수의 비트선 제어선(111)이 있다고 하여도 그 동작은 모두 같은 것으로 하여도 좋기 때문에, 하나의 반도체 메모리 장치는 하나의 비트선 제어 회로(109)를 가지면 충분하다.
또한, 인버터의 출력에 접속하는 배선의 전위를 변동시키는 데에 필요한 시간은, 배선의 용량과 인버터를 구성하는 트랜지스터의 채널 폭에 의존한다. 인버터의 트랜지스터의 채널 폭이 클수록 단시간으로 전위가 변동되지만, 그 만큼 대기 전류도 증가한다. 또한, 배선의 용량이 클수록 시간이 걸린다.
복수의 비트선 제어선(111)을 하나의 인버터로 제어하는 경우에는, 인버터에 접속하는 배선의 용량이 크고, 또 인버터의 트랜지스터의 채널 폭이 작고, 속도의 저하가 문제가 되지만, 비트선 제어선(111)에 인가되는 전위의 변동에 필요한 시간(상기 예에서는 +2V로부터 -1V로의 전환에 필요한 시간)은 메모리 셀에 대한 기록 및 판독의 시간과 비교하면 100배 이상, 경우에 따라서는 10000배 이상 길어도 문제가 없다. 그래서, 인버터의 트랜지스터의 채널 폭이 작아도, 실용상의 문제는 없다. 이와 같이, 채널 폭이 작은 트랜지스터를 사용하면, 대기 전류는 충분히 작게 할 수 있다.
(실시형태 2)
도 3을 사용하여 본 실시형태의 반도체 메모리 장치를 설명한다. 도 3에 도시된 반도체 메모리 장치는 비트선(104)의 도중에 센스 앰프(117)를 갖는 것이다. 비트선(104)을 적절한 길이로 분할하여, 판독할 때 나타나는 비트선 용량(주로 비트선의 기생 용량)을 작게 함으로써 판독 정밀도를 향상시키기 위하여 이와 같은 센스 앰프(117)가 도입된다.
이와 같이 비트선(104)의 도중에 센스 앰프(117)가 삽입되어 있으면, 예를 들어, 외부로부터 전원의 공급이 차단되었을 때, 비트선(104)의 전하는 센스 앰프(117)를 통하여도 유출된다. 결과적으로, 외부로부터 전원의 공급이 차단되면, 센스 앰프와 접속된 비트선(104)의 전위는 0V이 된다.
따라서, 센스 앰프(117)를 끼워 비트선 제어 트랜지스터를 제공함으로써 외부로부터 전원의 공급이 차단되었을 때의 비트선(104)으로부터의 전하의 유출을 방지할 필요가 있다.
도 3에 도시된 반도체 메모리 장치는 열 드라이버(102), 복수의 워드선(103), 복수의 비트선(104), 각각의 워드선(103)과 비트선(104)의 교점에 설치된 메모리 셀(105)을 갖는다. 또한, 비트선(104)에는 센스 앰프(117)가 삽입되어 있다.
또한, 도 3에 도시된 반도체 메모리 장치는 실시형태 1에 기재된 반도체 메모리 장치와 마찬가지로 열 드라이버(102)와 비트선(104) 사이에 삽입된 비트선 제어 트랜지스터(108_1)를 갖는다. 비트선 제어 트랜지스터(108_1)의 게이트는 비트선 제어선(111_1)과 접속되어 있다. 비트선 제어선(111_1)은 실시형태 1의 비트선 제어 회로(109)와 같은 비트선 제어 회로와 접속되어 있다.
또한, 비트선(104)과 접속된 센스 앰프(117)와, 센스 앰프(117)에 가장 가까운 비트선(104)에 접속된 메모리 셀(105) 사이에 비트선 제어 트랜지스터(108_2) 및 비트선 제어 트랜지스터(108_3)를 갖는다. 비트선 제어 트랜지스터(108_2) 및 비트선 제어 트랜지스터(108_3)의 게이트는 각각 비트선 제어선(111_2) 및 비트선 제어선(111_3)과 접속되어 있다. 비트선 제어선(111_2) 및 비트선 제어선(111_3)은 비트선 제어 회로와 접속되어 있다. 또한, 비트선 제어선(111_1), 비트선 제어선(111_2), 비트선 제어선(111_3)은 하나의 비트선 제어 회로에 접속되어 있어도 좋다.
이와 같은 반도체 메모리 장치에서는 비트선 제어선(111_1) 내지 비트선 제어선(111_3)은 실시형태 1에서 기재한 경우와 마찬가지로 상황에 따라 전위가 변동된다. 즉, 반도체 메모리 장치가 외부로부터 전원의 공급을 받아 사용될 수 있는 상태에 있는 경우에는, 비트선 제어선(111_1) 내지 비트선 제어선(111_3)에는 비트선 제어 트랜지스터(108_1) 내지 비트선 제어 트랜지스터(108_3)를 온 상태로 하는 전위가 인가된다.
또한, 외부로부터 전원의 공급이 차단된 경우 또는 외부로부터 전원이 공급되는 상태라도 반도체 메모리 장치의 사용이 끝난 경우에는, 비트선 제어선(111_1) 내지 비트선 제어선(111_3)에는 비트선 제어 트랜지스터(108_1) 내지 비트선 제어 트랜지스터(108_3)를 오프 상태로 하는 전위가 인가된다.
예를 들어, 외부로부터 전원의 공급이 차단된 경우에는, 비트선 제어선(111_1) 내지 비트선 제어선(111_3)의 전위는 신속히 0V 이하의 충분한 음의 전위가 되어 비트선 제어 트랜지스터(108_1) 내지 비트선 제어 트랜지스터(108_3)를 오프 상태로 한다. 결과적으로, 비트선(104)은 비트선 제어 트랜지스터(108_1) 내지 비트선 제어 트랜지스터(108_3)로 분리되기 때문에, 열 드라이버(102), 센스 앰프(117)와 접속된 부분의 전위가 0V이 되어도 그 외의 부분(메모리 셀(105)이 접속된 부분)의 전위는 적절한 전위를 유지할 수 있다.
한편, 워드선(103)의 전위는 0V이기 때문에 메모리 셀의 셀 트랜지스터는 충분히 고저항이므로 커패시터에 축적된 전하를 오랜 기간에 걸쳐 유지할 수 있다.
(실시형태 3)
도 4a 및 도 4b에 도시된 반도체 메모리 장치에 대하여 설명한다. 도 4a 및 도 4b에 도시된 반도체 메모리 장치의 메모리 셀(120)의 구조는 특허 문헌 4에 기재된 것과 같고, 그 동작 등에 대해서는 특허 문헌 4를 참작할 수 있다.
본 실시형태의 메모리 셀(120)은 도 4b에 도시된 바와 같이, 기록 트랜지스터(121), 판독 트랜지스터(122), 및 커패시터(123)를 갖고, 기록 트랜지스터(121)의 소스와 판독 트랜지스터(122)의 소스는 비트선(104)에 접속되어 있고, 기록 트랜지스터(121)의 게이트는 기록 워드선(118)에 접속되어 있고, 기록 트랜지스터(121)의 드레인과 판독 트랜지스터(122)의 게이트가 커패시터(123)의 전극 중 하나와 접속되어 있고, 커패시터(123)의 전극 중 다른 하나는 판독 워드선(119)과 접속되어 있다.
기록 워드선(118)과 판독 워드선(119)의 전위는 행 드라이버(101)로 제어된다. 또한, 비트선(104)의 전위는 열 드라이버(102)로 제어된다.
이와 같이, 많은 점에서 차이가 확인되지만, 실시형태 1 또는 실시형태 2의 메모리 셀(105)과 본 실시형태의 메모리 셀(120)은 비트선(104)에 기록 트랜지스터(121)(도 1a 및 도 1b의 메모리 셀(105)의 셀 트랜지스터(106)에 상당함)의 소스가 접속되어 있고, 기록 트랜지스터(121)의 드레인이 커패시터(123)의 전극 중 하나에 접속되어 있는 점은 같다. 즉, 데이터를 보존할 때는 기록 트랜지스터(121)가 오프 상태에서 높은 저항을 나타낼 필요가 있다.
따라서, 실시형태 1 및 실시형태 2에서 설명한 바와 마찬가지로, 비트선(104)의 전위를 충분히 높은 값(예를 들어, +1V 이상)으로 하고, 또 열 드라이버(102)와 비트선(104) 사이에 삽입된 비트선 제어 트랜지스터(108)를 제공함으로써 외부로부터 전원 공급이 차단된 경우에도, 기록 트랜지스터(121)가 충분히 높은 저항을 실현할 수 있게 한다(도 4a 참조). 비트선 제어 트랜지스터(108)의 게이트는 비트선 제어선(111)과 접속되어 있다. 비트선 제어선(111)은 실시형태 1에서 기재한 바와 같은 비트선 제어 회로(109)에 접속된다.
이와 같은 반도체 메모리 장치에서는 비트선 제어선(111)은 실시형태 1에서 기재한 경우와 마찬가지로 상황에 따라 전위가 변동된다. 즉, 반도체 메모리 장치가 외부로부터 전원 공급을 받아 사용될 수 있는 상태에 있는 경우에는, 비트선 제어선(111)에는 비트선 제어 트랜지스터(108)를 온 상태로 하는 전위가 인가된다.
또한, 외부로부터 전원의 공급이 차단된 경우 또는 외부로부터 전원이 공급되어도 반도체 메모리 장치의 사용이 끝난 경우에는, 비트선 제어선(111)에는 비트선 제어 트랜지스터(108)를 오프 상태로 하는 전위가 인가된다.
예를 들어, 외부로부터 전원의 공급이 차단된 경우에는, 비트선 제어선(111)의 전위는 신속히 0V 이하의 충분한 음의 전위(예를 들어, -1V)가 되어, 비트선 제어 트랜지스터(108)를 오프 상태로 한다. 결과적으로, 비트선(104)은 적절한 전위를 유지할 수 있다.
한편, 기록 워드선(118)의 전위는 0V이기 때문에 메모리 셀(120)의 기록 트랜지스터(121)는 충분히 고저항이므로 커패시터(123)에 축적된 전하를 오랜 기간에 걸쳐 유지할 수 있다.
메모리 셀(120)은 커패시터(123)의 용량이 작더라도 판독 트랜지스터(122)로 신호를 증폭하여 비트선에 출력할 수 있는 특징이 있다. 그러나, 커패시터(123)의 용량이 작다는 것은 기록 트랜지스터(121)의 오프 상태에서의 저항이 충분히 크지 않으면 필요한 시간 동안 데이터를 유지하기 어렵다는 뜻이다. 따라서, 전원의 공급이 차단되었을 때 비트선 제어 트랜지스터(108)로 비트선(104)의 전위를 적절한 양의 값으로 유지하여 기록 트랜지스터(121)의 오프 상태에서의 저항을 높이는 것은 본 실시형태에서는 특히 효과적이다.
(실시형태 4)
도 6a 내지 도 8을 사용하여, 예를 들어, 도 1a 및 도 1b 또는 도 3에 도시된 반도체 메모리 장치의 제작 공정에 대하여 간단히 설명한다. 상세한 내용은 공지의 반도체 집적 회로의 제작 기술을 참작하면 좋다. 또한, 도 6a 내지 도 8은 제작 공정을 개념적으로 설명하는 것이고, 특정 단면을 도시한 것은 아니다.
<도 6a>
우선, 공지의 반도체 집적 회로의 제작 기술을 사용하여 반도체 등의 기판(201) 표면에 소자 분리 절연물(202), n형 불순물 영역(203N), p형 불순물 영역(203P), n채널형 트랜지스터의 게이트(204N), p채널형 트랜지스터의 게이트(204P), 제 1 층간 절연물(205), 제 1 콘택트 플러그(206a) 내지 제 1 콘택트 플러그(206d) 등을 형성한다. 여기서, n채널형 트랜지스터나 p채널형 트랜지스터는 반도체 메모리 장치의 행 드라이버, 열 드라이버, 비트선 제어 회로, 및 센스 앰프 등에 사용하면 좋다.
<도 6b>
다음에, 제 1 층 배선(208a) 내지 제 1 층 배선(208d)을 형성하고, 이것이 제 1 매립 절연물(207)에 메워진 형상으로 한다. 이들을 사용하여 도 1a 및 도 1b에 도시된 행 드라이버(101), 열 드라이버(102), 비트선 제어 회로(109) 또는 센스 앰프(117) 등이 형성된다.
<도 6c>
또한, 제 2 층간 절연물(209), 제 2 콘택트 플러그(210), 제 2 매립 절연물(211), 제 2 층 배선(212a) 및 제 2 층 배선(212b)을 형성한다. 또한, 제 2 층 배선(212a) 및 제 2 층 배선(212b)을 포함하는 층과 제 1 층 배선(208a) 내지 제 1 층 배선(208d)을 포함하는 층 사이에 1층 이상의 다른 배선을 포함하는 층을 가져도 좋다.
<도 7a>
또한, 제 3 층간 절연물(213), 제 3 콘택트 플러그(214a) 내지 제 3 콘택트 플러그(214c), 제 3 매립 절연물(215), 제 3 층 배선(216a) 내지 제 3 층 배선(216f)을 형성한다. 또한, 제 1 콘택트 플러그(206a), 제 1 층 배선(208a), 제 2 콘택트 플러그(210), 제 2 층 배선(212a), 제 2 층 배선(212b), 제 3 콘택트 플러그(214a), 제 3 콘택트 플러그(214b), 제 3 층 배선(216a), 및 제 3 층 배선(216b)은 도 1a 및 도 1b의 비트선(104)의 일부가 된다.
<도 7b>
그 후, 산화물 반도체층(217a) 및 산화물 반도체층(217b)을 형성하고, 이것을 덮어 게이트 절연물(218)을 형성한다. 이 때, 게이트 절연물(218)의 물리적인 두께가 산화물 반도체층(217a) 및 산화물 반도체층(217b)의 물리적인 두께의 2배 이상이면, 산화물 반도체층(217a), 산화물 반도체층(217b)을 게이트 절연물(218)로 확실히 덮을 수 있어 배선 사이가 단락되는 것을 방지할 수 있어 바람직하다.
한편, 게이트 절연물의 실효적인 두께(예를 들어, 산화 실리콘 환산의 두께)는 산화물 반도체층(217a) 및 산화물 반도체층(217b)의 실효적인 두께의 1배 이하인 것이 바람직하다. 따라서, 게이트 절연물(218)에는 산화물 반도체층(217a) 및 산화물 반도체층(217b)의 유전율의 2배 이상의 유전율을 갖는 재료를 사용하는 것이 바람직하다.
예를 들어, 산화 하프늄, 산화 탄탈, 산화 지르코늄 등의 고유전율 재료를 사용하면 좋다. 또한, 산화 바륨, 산화 스트론튬, 산화 칼슘, 산화 리튬 등과 같이 실리콘 반도체와 실리사이드를 형성하는 재료이기 때문에, 실리콘 반도체에서 사용하는 것을 피해 왔던 재료이라도 산화물 반도체에서는 문제가 생기지 않을 수 있으므로 유전율이 높으면 게이트 절연물(218)에 사용할 수 있다.
또한, 제 4 층 배선(219a) 내지 제 4 층 배선(219d)을 형성한다. 여기서, 제 4 층 배선(219a)은 도 1a 및 도 1b의 비트 제어 트랜지스터(108)의 게이트 또는 비트선 제어선(111)에 상당한다. 또한, 제 4 층 배선(219b) 내지 제 4 층 배선(219d)은 도 1a 및 도 1b의 워드선(103)에 상당한다.
<도 8 참조>
DRAM의 공지의 제작 기술을 사용하여 스택형 커패시터를 제작한다. 즉, 제 4 층간 절연물(220), 제 4 콘택트 플러그(221a), 및 제 4 콘택트 플러그(221b) 등을 형성하고, 그 위에 제 5 층간 절연물(222), 커패시터 전극(223a), 및 커패시터 전극(223b) 등을 형성한다. 또한, 커패시터 유전체(224)와 셀 플레이트(225)를 형성한다. 상술한 바와 같이 하여 반도체 메모리 장치를 제작할 수 있다.
(실시형태 5)
도 9a 내지 도 10c를 사용하여 도 4a 및 도 4b에 도시된 반도체 메모리 장치의 제작 공정에 대하여 간단히 설명한다. 상세한 내용은 공지의 반도체 집적 회로의 제작 기술이나 특허 문헌 2를 참작하면 좋다. 또한, 도 9a 내지 도 10c는 제작 공정을 개념적으로 설명하는 것이고, 특정 단면을 도시한 것은 아니다.
<도 9a>
먼저, 공지의 반도체 집적 회로의 제작 기술을 사용하여 반도체 등의 기판(301) 표면에 BOX층(302), SOI층(303)을 형성한다.
<도 9b>
다음에, 판독 게이트(304a) 및 판독 게이트(304b)를 형성하고, 이것을 마스크로서 사용하여 SOI층(303)에 불순물을 주입하여 불순물 영역(305a) 내지 불순물 영역(305c)을 형성한다. 판독 게이트(304a) 및 판독 게이트(304b)는 도 4a 및 도 4b의 판독 트랜지스터(122)의 게이트에 상당한다. 또한, 제 1 층간 절연물(306)을 형성하고, 이것을 평탄화하여 판독 게이트(304a) 및 판독 게이트(304b) 상면을 노출시킨다.
<도 9c>
제 1 층 배선(307a) 내지 제 1 층 배선(307e), 및 제 1 매립 절연물(308)을 형성한다.
<도 9d>
그 후, 산화물 반도체층(309a) 및 산화물 반도체층(309b)을 형성하고, 이것을 덮어 게이트 절연물(310)을 형성한다. 또한, 제 2 층 배선(311a) 내지 제 2 층 배선(311e)을 형성한다. 여기서, 제 2 층 배선(311a)은 도 4a 및 도 4b의 비트선 제어 트랜지스터(108)의 게이트 또는 비트선 제어선(111)에 상당한다. 또한, 제 2 층 배선(311c) 및 제 2 층 배선(311d)은 도 4a 및 도 4b의 기록 워드선(118)에 상당하고, 제 2 층 배선(311b) 및 제 2 층 배선(311e)은 도 4a 및 도 4b의 판독 워드선(119)에 상당한다.
<도 10a>
평탄한 표면을 갖는 제 2 층간 절연물(312)을 형성하고, 또한 제 1 층 배선(307a), 제 1 층 배선(307b), 및 제 1 층 배선(307d)에 접속된 콘택트 플러그(313a), 콘택트 플러그(313b), 및 콘택트 플러그(313c)를 형성한다.
<도 10b>
제 3 층 배선(314a) 및 제 3 층 배선(314b)을 형성한다. 제 3 층 배선(314a) 및 제 3 층 배선(314b)은 도 4a의 비트선(104)에 상당한다.
<도 10c>
제 3 층간 절연물(315)을 형성한다. 추가적으로 다른 배선이나 층간 절연물 등을 형성하여도 좋다. 상술한 공정에 의하여 비트선 제어 트랜지스터(316), 판독 트랜지스터(317), 기록 트랜지스터(318), 및 커패시터(319)를 갖는 반도체 메모리 장치가 형성된다. 비트선 제어 트랜지스터(316)는 도 4a의 비트선 제어 트랜지스터(108)에 상당한다.
또한, 판독 트랜지스터(317), 기록 트랜지스터(318), 및 커패시터(319)는 하나의 메모리 셀을 형성한다. 판독 트랜지스터(317), 기록 트랜지스터(318), 및 커패시터(319)는 각각 도 4b의 판독 트랜지스터(122), 기록 트랜지스터(121), 커패시터(123)에 상당한다.
또한, 도 10c는 2개의 메모리 셀(메모리 셀(320a) 및 메모리 셀(320b))이 도시된 것이다. 이들은 같은 비트선에 접속된 메모리 셀이다.
(실시형태 6)
본 실시형태에서는 도 11a에 도시된 반도체 메모리 장치에 대하여 설명한다. 도 11a에 도시된 반도체 메모리 장치는 행 드라이버(101), 열 드라이버(102), 행 드라이버(101)와 접속된 복수의 워드선(103), 열 드라이버(102)와 접속된 복수의 비트선(104), 각각의 워드선(103)과 비트선(104)의 교점에 제공된 메모리 셀(105)을 갖는다. 상기 구성은 도 2a 및 도 2b에 도시된 종래의 DRAM의 구성과 마찬가지다.
도 11a에 도시된 반도체 메모리 장치에서는, 행 드라이버(101)에 워드선 출력 회로(110)를 제공한다. 워드선 출력 회로(110)는, 워드선(103)과 접속되어 있다. 워드선(103)은 워드선 출력 회로(110)에 의하여 전위가 설정된다. 워드선(103)은, 메모리 셀(105)이 선택된 경우에는 높은 전위가 되지만, 그 이외의 경우에는 낮은 전위(본 실시형태에서는 충분한 음의 전위)가 된다.
또한, 외부로부터 전원의 공급이 차단되었다고 검지한 경우는, 워드선 출력 회로(110)는 워드선(103)의 전위를 0V 이하의 충분한 음의 전위로서 셀 트랜지스터를 오프 상태로 한다.
워드선 출력 회로(110)는 도 1b에 도시된 비트선 제어 회로(109)와 마찬가지의 구성이다. 비트선 제어 회로(109)의 출력이 비트선 제어선(111)과 접속되어 있는 한편, 워드선 출력 회로(110)의 출력은 워드선(103)에 접속되어 있다. 워드선 출력 회로(110)의 동작은 비트선 제어 회로(109)와 마찬가지이고, 도 5a 내지 도 5c를 참작할 수 있다.
본 실시형태에서는, 하나의 워드선(103)에 워드선 출력 회로(110)를 하나 제공한다. 복수의 워드선 출력 회로(110)와, 전지(112), 고전위 전원(115)의 접속 관계를 도 11b에서 도시하였다. 결과적으로, 전지(112)와 고전위 전원(115) 사이에는, 복수의 인버터(113)가 병렬로 접속되어 있다. 예를 들어, 하나의 반도체 메모리 장치에 100만개의 워드선이 있는 경우, 전지(112)와 고전위 전원(115) 사이에 100만개의 인버터(113)가 병렬로 접속되는 경우가 있다.
비트선 제어 회로(109)와 마찬가지로, 워드선 출력 회로(110)도 비동작시에 미약한 전류(대기 전류)가 흐르지만, 그 값은 하나의 워드선 출력 회로(110)에서 수pA 이하로 할 수 있다. 다만, 상술한 바와 같이, 워드선 출력 회로(110)는 전지(112)와 고전위 전원(115) 사이에 병렬로 제공되기 때문에, 워드선의 개수가 100만개 있으면, 10년 동안에 필요한 전지의 용량은 90mAh 정도가 된다.
이 점에 관해서는 워드선 출력 회로(110)와 고전위 전원(115) 사이에 제어 트랜지스터(124)를 삽입하면 좋다. 외부로부터 전원이 공급되는 상태에서는, 제어 트랜지스터(124)는 온 상태이지만, 외부로부터 전원의 공급이 차단되면, 고전위 전원(115)의 전위가 0V가 됨으로써 오프 상태로 된다. 제어 트랜지스터(124)는 p채널형 트랜지스터를 사용할 수 있다.
여기서, 제어 트랜지스터(124)에 요구되는 온 저항에 대하여 설명한다. 제어 트랜지스터(124)의 온 저항이 높으면, 인버터(113)의 전위가 저하되므로, 온 저항은 낮은 것이 바람직하다. 전위의 저하는, 예를 들어 고전위 전원(115)과 저전위 전원(116)의 전위차의 10% 이하인 것이 바람직하다.
여기서, 외부로부터 전원이 공급되는 상태에서는, 제어 트랜지스터(124)를 흐르는 전류는 워드선(103)의 충전 및 방전에 사용되는 것이 대부분이기 때문에, 하나의 워드선(103)의 기생 용량과 메모리 장치의 응답 속도로부터 제어 트랜지스터(124)를 흐르는 전류를 예측할 수 있다. 여기서, 모든 워드선(103)의 전위가 계속하여 변동되는 것이 아니라, 전위가 변동되는 워드선(103)은 극히 일부분인 것에 주의할 필요가 있다.
예를 들어, 응답 속도가 10나노초인 반도체 메모리 장치의 경우, 1초간에 워드선(103)의 전위의 변동은 반도체 메모리 장치 전체로 1억번 행해진다. 하나의 워드선(103)의 기생 용량을 40fF로 하면, 1초간에 4μC의 전하가 제어 트랜지스터(124)를 통과하기 때문에, 제어 트랜지스터(124)를 흐르는 전류는 4μA이다.
이 전류에 의한 전압 강하를 0.1V 이하로 하기 위해서는, 제어 트랜지스터(124)의 온 저항은 25kΩ 이하이면 좋다. 이것은, 인버터(113)에 사용되는 것과 같은 크기의 트랜지스터라도 실현할 수 있지만, 채널 폭을 10배로 한 트랜지스터이면 확실히 실현할 수 있다. 또한, 이와 같은 트랜지스터로는, 오프 저항은 인버터(113)에 사용되는 트랜지스터의 10분의 1(약 0.1TΩ=1×1011Ω)이 된다.
또한, 상기의 논의에서, 반도체 메모리 장치의 메모리 셀(105)의 개수(또는 워드선(103)의 개수)가 아니라, 반도체 메모리 장치의 응답 속도와 하나의 워드선(103)의 용량에 의하여 제어 트랜지스터(124)의 온 저항 및 오프 저항이 결정되고, 또한 전지(112)의 용량이 결정되는 것에 주의할 필요가 있다. 이것은, 반도체 메모리 장치의 응답 속도가 동일하면, 메모리 셀의 개수가 많아도 적어도, 전지(112)에 요구되는 용량은 동일하다는 뜻이다.
또한, 인버터(113)에 공급되는 전위를 안정시키기 위해서는, 제어 트랜지스터(124)와 인버터(113) 사이에 하나의 전극을 접속하는 커패시터(125)를 제공하여도 좋다. 커패시터(125)의 용량은 1pF보다 크고, 1nF 미만으로 하면 좋다.
다음에, 이와 같은 제어 트랜지스터(124)의 효과에 대하여 설명한다. 외부로부터 전원의 공급이 차단되어 있는 상태에서는, 인버터는 대기 상태, 제어 트랜지스터(124)는 오프 상태이다. 여기서, 하나의 인버터(113)의 대기 상태에서의 저항을 1TΩ, 제어 트랜지스터(124)의 오프 저항을 0.1TΩ로 한다.
인버터(113)의 개수와 워드선의 개수는 동일하고, 각각 병렬로 접속되어 있기 때문에, 워드선의 개수를 100만개로 하면 인버터(113)의 합계의 저항은 1MΩ가 된다. 고전위 전원(115)으로부터 전지(112) 사이의 저항은 인버터(113)의 합계의 저항과 제어 트랜지스터(124)의 오프 저항과의 합계가 되어 약 0.1TΩ이다. 즉, 저항의 대부분은 제어 트랜지스터(124)의 오프 저항으로 차지된다.
제어 트랜지스터(124)의 소스와 드레인 사이의 전위차가 1V이기 때문에, 전류는 10pA이다. 즉, 10년 동안에 필요한 전지의 용량은, 0.9μAh 정도가 되고, 제어 트랜지스터(124)를 제공하지 않는 경우(90mAh)의 10만분의 1 정도가 된다.
또한, 반도체 회로의 미세화에 따라, 인버터(113)를 구성하는 트랜지스터의 크기도 매우 작게 되면, 단채널 효과에 의하여 오프 저항이 충분히 크게 될 수 없고, 예를 들어 1nΩ 정도까지 저하되는 경우도 있다. 그 경우, 워드선 출력 회로(110) 전체의 오프 저항(인버터(113)의 병렬 저항)은 1kΩ까지 저하된다.
이와 같은 경우에는, 제어 트랜지스터(124)를 제공하는 것이 효과적이다. 제어 트랜지스터(124)는 하나의 반도체 메모리 장체에 적어도 하나 제공되면 좋기 때문에, 미세화는 필요하지 않고, 충분한 오프 저항(0.1TΩ 이상)을 실현할 수 있다. 상술한 바와 같이, 외부로부터 전원의 공급이 차단된 상태에 있어서는, 전지(112)와 고전위 전원(115) 사이의 저항은 실질적으로 제어 트랜지스터(124)의 오프 저항이기 때문에 인버터(113)의 병렬 저항이 아무리 낮아도 영향을 미치지 않는다.
또한, 이것과는 별도로 재기록 및 판독에 따라 워드선(103)의 전위를 변동시키는 것에 의하여도 전력이 소비된다. 소비되는 전력은 워드선의 기생 용량에 의존한다. 하나의 워드선(103)의 기생 용량을 40fF로 하면, 워드선(103)이 100만개 있는 반도체 메모리 장치에서는 워드선 전체의 기생 용량은 40nF이다. 따라서, 모든 워드선(103)의 전위를 +2V로부터 -1V로 변동시키면, 0.12μC의 음의 전하가 전지(112)로부터 유출한다.
따라서, 모든 워드선의 전위를 +2V로부터 -1V로 변동시키는 동작을 100억번 행하는(하나의 워드선에 있는 메모리 셀로의 기록 및 판독을 100억번 행하는 경우, 하나의 워드선에 메모리 셀이 1000개 있으면, 하나의 메모리 셀당 1000만번의 기록 및 판독을 행하는 것에 상당함) 경우에는, 1.2kC의 전하가 필요하다. 이것은, 전지의 용량으로 환산하면, 330mAh를 넘는 정도이고, 상술한 10년 동안 유지하기 위한 용량의 값보다 큰 값이 된다.
따라서, 전지(112)는 기록 및 판독의 횟수를 상정한 용량을 갖는 것이 바람직하다. 또는, 기록 및 판독 횟수가 한계에 가까워진 경우에는, 기록 및 판독을 제한하거나, 또는 어떠한 경보를 발생하는 구성으로 하는 것이 바람직하다. 이와 같은 전지(112)는 반도체 메모리 장치와 같은 패키지 내나 모듈 내에 제공되어도 좋다.
또한, 외부 전원으로부터 전원이 공급되는 상태에서, 워드선(103)의 전위가 변동되지 않는 경우, 고전위 전원(115)으로부터 전지(112) 사이의 저항은 인버터(113)의 합계의 저항(1MΩ)과 제어 트랜지스터(124)의 온 저항(10kΩ)의 합계가 되어, 외부로부터의 전원의 공급이 차단되어 있는 상태와 반대로, 인버터(113)의 합계의 저항이 지배적으로 되고, 비교적 큰 전류가 흐른다.
반도체 메모리 장치에 외부로부터 전원이 공급되는 기간을 전체의 10%로 하면, 10년 동안에 필요한 용량은 약 26mAh이다. 그러나, 회로의 미세화와 함께 인버터(113)의 저항이 1000분의 1까지 저하한 경우에는, 필요한 용량은 1000배가 된다. 이와 같은 경우에는, 실시형태 7에 도시된 바와 같은 회로에 의하여, 외부로부터 전원이 공급되는 경우에는, 전지를 소모하지 않는 구성으로 하면 좋다.
또한, 실시형태 1에서 설명한 비트선 제어 회로(109)의 최고 출력 전위는 +3V이었지만, 본 실시형태의 워드선 출력 회로(110)는 그것보다 낮게 할 수 있다.
예를 들어, 비트선(104)의 전위의 변동을 1V로 하는 경우, 실시형태 1에 있어서는 최저 전위가 +1V이기 때문에, 최고 전위는 +2V가 된다. 한편, 비트선 제어 트랜지스터(108)를 온 상태로 하는 경우에는, +2V보다 임계값(+1V)만큼 높은 전위를 게이트(비트선 제어선)에 인가할 필요가 있기 때문에, 비트선 제어 회로(109)의 최고 출력 전위는 +3V가 된다.
한편, 본 실시형태에 있어서는, 비트선(104)을 열 드라이버로부터 분리할 필요는 없으므로, 비트선(104)의 최저 전위를 0V로 할 수 있다. 비트선(104)의 전위의 변동을 1V로 하는 경우, 최고 전위는 +1V가 된다. 또한, 셀 트랜지스터(106)를 온 상태로 하는 경우에는, +1V보다 임계값(+1V) 만큼 높은 전위를 게이트(워드선)에 인가할 필요가 있기 때문에, 워드선 출력 회로(110)의 최고 출력 전위는 +2V가 된다.
(실시형태 7)
본 실시형태에서는, 실시형태 6에서 설명한 반도체 메모리 장치의 다른 구성예에 대하여 설명한다. 도 12a는 워드선 출력 회로(110)와, 그것에 접속하는 회로나 소자의 회로예를 도시한 것이다. 여기서, 워드선 출력 회로(110), 전지(112), 인버터(113), 제어 신호 발생 회로(114), 고전위 전원(115), 저전위 전원(116), 제어 트랜지스터(124)는, 실시형태 1 또는 실시형태 6에서 설명한 것과 같다. 또한, 제어 트랜지스터(124)는 제공하지 않아도 좋다.
도 12a에 도시된 회로에서는, 그것에 더하여 제어 트랜지스터(126), 제어 트랜지스터(127), 초저전위 전원(128)을 갖는다. 여기서는, 제어 트랜지스터(126)를 n채널형, 제어 트랜지스터(127)를 p채널형으로 한다.
또한, 실시형태 6에서 제어 트랜지스터(124)에 대하여 행한 내용과 같은 논의에 의하여 제어 트랜지스터(127)의 온 저항(즉, 트랜지스터의 크기)도 결정할 수 있고, 예를 들어 채널 폭을 인버터(113)에 사용하는 트랜지스터의 10배로 하면 좋다.
또한, 제어 트랜지스터(126)는 외부로부터 전원의 공급이 차단되어 있는 상태에 있어서 온 상태가 되는 것이 요구되고, 온 저항은 인버터(113)의 병렬 저항보다 충분히 작은(10분의 1 이하) 것이 요구되기 때문에, 예를 들어 100kΩ 이하가 되도록 설계한다. 이것은, 제어 트랜지스터(124)나 제어 트랜지스터(127)와 비교하면 충분히 크고, 결과적으로 오프 저항도 크게(예를 들어, 1TΩ 이상) 할 수 있다.
또한, 미세화의 결과, 인버터(113)의 병렬 저항이 저하된 경우에는, 제어 트랜지스터(124), 제어 트랜지스터(126), 제어 트랜지스터(127)의 온 저항도 그에 따라 저하되는 것이 요구된다.
제어 트랜지스터(126)의 드레인은 전지(112)의 음극에 접속되어 있고, 소스는 인버터(113)의 n채널형 트랜지스터의 소스에 접속되어 있고, 게이트는 저전위 전원(116)에 접속되어 있다. 또한, 제어 트랜지스터(127)의 드레인은 저전위 전원(116)에 접속되어 있고, 소스는 인버터(113)의 n채널형 트랜지스터의 소스에 접속되어 있고, 게이트는 초저전위 전원(128)에 접속되어 있다. 또한, 제어 트랜지스터(124)의 드레인은 고전위 전원(115)에 접속되어 있고, 소스는 인버터(113)의 p채널형 트랜지스터의 소스에 접속되어 있고, 게이트는 접지된다.
또한, 제어 트랜지스터(126)의 게이트 또는 제어 트랜지스터(124)의 게이트는, 상술한 방법 이외에도, 다른 적절한 회로에 접속되어 있어도 좋다. 또한, 초저전위 전원(128)은 외부로부터 전원이 공급되는 경우에는, 저전위 전원(116)보다 낮은 전위를 출력하는 것으로 하고, 여기서는 -2V의 전위를 출력한다.
이와 같은 회로의 동작에 대하여 설명한다. 반도체 메모리 장치에 외부로부터 전원이 공급되는 경우에는, 저전위 전원(116)의 출력 전위는 -1V, 초저전위 전원(128)의 출력 전위는 -2V이다. 따라서, 도 12b에 도시된 바와 같이, 제어 트랜지스터(127)는 온 상태가 되고, 한편, 제어 트랜지스터(126)는 오프 상태가 된다. 즉, 워드선의 전위를 변동시키기 위한 전하는, 저전위 전원(116)으로부터 공급된다.
또한, 도 12b에는 도시되지 않았지만, 반도체 메모리 장치에 외부로부터 전원이 공급되는 경우에는, 제어 트랜지스터(124)는 온 상태이고, 인버터(113)의 p채널형 트랜지스터의 소스의 전위는 +2V이다.
다음에, 외부로부터 전원의 공급이 두절되면, 도 12c에 도시된 바와 같이, 저전위 전원(116)의 출력 전위 및 초저전위 전원(128)의 출력 전위의 양쪽이 0V가 된다. 따라서, 제어 트랜지스터(127)는 오프 상태가 된다. 한편, 제어 트랜지스터(126)는 온 상태가 된다. 그래서, 인버터(113)의 n채널형 트랜지스터의 소스의 전위는, 외부로부터의 전원의 공급이 차단된 상황에도 -1V가 유지된다.
또한, 실시형태 6에서 설명한 바와 같이, 도 12c에는 도시되지 않았지만, 외부로부터의 전원의 공급이 차단된 경우에는, 제어 트랜지스터(124)는 오프 상태가 된다.
이 상태에서도 제어 트랜지스터(126) 및 인버터(113)를 통하여 고전위 전원(115)(외부로부터 전원의 공급이 차단되어 있는 상태에서는 전위는 0V)과 전지(112)(전위는 -1V) 사이에 미약한 전류가 흐르며 전지(112)가 소모된다.
그러나, 실시형태 6의 경우와 달리, 데이터를 기록하거나, 또는 판독할 때는 전지(112)는 사용되지 않으므로, 전지(112)의 소모는 실시형태 6보다 적다. 또한, 데이터를 기록하거나, 또는 판독할 때는 전지(112)는 사용되지 않으므로, 데이터의 기록 및 판독의 횟수가 제약을 받지 않는다.
더구나, 외부로부터 전원이 공급되는 경우에는, 전지(112)와 고전위 전원(115) 사이의 저항은 제어 트랜지스터(124)의 온 저항(10kΩ)과 인버터(113)의 병렬 저항(1MΩ)과 제어 트랜지스터(126)의 오프 저항(1TΩ)의 합계이고, 제어 트랜지스터(126)의 오프 저항이 지배적이다.
회로의 미세화의 결과, 인버터(113)의 병렬 저항이 1000분의 1이 되더라도, 전지(112)와 고전위 전원(115) 사이의 저항은 거의 변화되지 않고, 따라서 실시형태 6의 경우와 달리 외부로부터 전원이 공급되는 상태에 있어서 전지(112)의 소모는 거의 없다.
제어 트랜지스터(124)를 제공하지 않는 경우는, 10년 동안에 필요한 전지의 용량은 90mAh 정도이다. 실시형태 6에서 설명한 바와 같이, 제어 트랜지스터(124)를 제공하면, 소비 전력을 더 저감할 수 있고, 전지(112)에 필요한 용량을 저감할 수 있다.
그 이외에 전지로부터 제어 트랜지스터(126)와 제어 트랜지스터(127)를 통하여 저전위 전원(116)(외부로부터 전원의 공급이 차단되어 있는 상태에서는 전위는 0V)과의 사이를 흐르는 전류도 있다. 이 사이의 저항은, 제어 트랜지스터(126)의 온 저항과 제어 트랜지스터(127)의 오프 저항의 합계이고, 제어 트랜지스터(127)의 오프 저항을 0.1TΩ로 하면, 약 0.1TΩ이다. 이 경로를 흐르는 전류는, 10년 동안에 0.9μAh 정도이다.
제어 트랜지스터(127)를 흐르는 전류와, 제어 트랜지스터(124)를 흐르는 전류의 총계는, 10년 동안에 수μAh 정도이며, 예를 들어 반도체 메모리 장치가 형성되어 있는 칩 위에 형성된 고체 전지나 전기 2중층 커패시터 등을 전지(112)로서 이용할 수 있다.
(실시형태 8)
도 13a 및 도 13b에 도시된 반도체 메모리 장치에 대하여 설명한다. 도 13a 및 도 13b에 도시된 반도체 메모리 장치의 메모리 셀(120)의 구조는 실시형태 3과 같고, 그 동작 등에 대해서는 특허 문헌 4를 참작할 수 있다.
본 실시형태의 메모리 셀(120)은 도 13b에 도시된 바와 같이, 기록 트랜지스터(121), 판독 트랜지스터(122), 및 커패시터(123)를 갖고, 기록 트랜지스터(121)의 소스와 판독 트랜지스터(122)의 소스는 비트선(104)에 접속되어 있고, 기록 트랜지스터(121)의 게이트는 기록 워드선(118)에 접속되어 있고, 기록 트랜지스터(121)의 드레인과 판독 트랜지스터(122)의 게이트가 커패시터(123)의 전극 중 하나와 접속되어 있고, 커패시터(123)의 전극 중 다른 하나는 판독 워드선(119)과 접속되어 있다.
기록 워드선(118)과 판독 워드선(119)의 전위는 행 드라이버(101)로 제어된다. 또한, 비트선(104)의 전위는 열 드라이버(102)로 제어된다.
이와 같이, 많은 점에서 차이가 확인되지만, 실시형태 6의 메모리 셀(105)과 본 실시형태의 메모리 셀(120)은 비트선(104)에 기록 트랜지스터(121)(도 11a의 메모리 셀(105)의 셀 트랜지스터(106)에 상당함)의 소스가 접속되어 있고, 기록 트랜지스터(121)의 드레인이 커패시터(123)의 전극 중 하나에 접속되어 있는 점은 같다. 즉, 데이터를 보존할 때는 기록 트랜지스터(121)가 오프 상태에서 높은 저항을 나타낼 필요가 있다.
따라서, 실시형태 6에서 설명한 것과 마찬가지로, 행 드라이버(101)에 워드선 출력 회로(110)를 제공함으로써, 외부로부터 전원의 공급이 차단된 경우에도 기록 워드선(118)의 전위를 충분히 낮은 음의 전위로 유지하도록 한다(도 13a 참조). 즉, 외부로부터 전원의 공급이 차단된 경우에는, 기록 트랜지스터(121)를 충분히 높은 저항으로 하도록, 기록 워드선(118)을 충분한 음의 전위로 할 수 있다.
메모리 셀(120)은 커패시터(123)의 용량이 작더라도 판독 트랜지스터(122)로 신호를 증폭하여 비트선에 출력할 수 있는 특징이 있다. 그러나, 커패시터(123)의 용량이 작다는 것은 기록 트랜지스터(121)의 오프 상태에서의 저항이 충분히 크지 않으면 필요한 시간 동안 데이터를 유지하기 어렵다는 뜻이다. 따라서, 전원의 공급이 차단되었을 때 기록 워드선(118)의 전위를 충분한 음의 값으로 하고, 기록 트랜지스터(121)의 저항을 높이는 것은 효과적이다.
도 13a 및 도 13b에 도시된 메모리 셀에서는, 기록 워드선(118)의 전위는 데이터를 기록하는 경우에만 변동되고, 판독할 때는 변동시킬 필요가 없다. 일반적으로 데이터의 기록 빈도보다 판독 빈도가 더 높으므로, 실시형태 6에서 나타낸 메모리 셀의 경우보다 워드선 출력 회로(110)에 접속하는 전지의 용량을 작게 할 수 있다. 또한, 워드선 출력 회로(110)에 실시형태 7에서 설명한 회로(도 12a 참조)를 사용하여도 좋다.
101: 행 드라이버
102: 열 드라이버
103: 워드선
104: 비트선
105: 메모리 셀
106: 셀 트랜지스터
107: 커패시터
108: 비트선 제어 트랜지스터
109: 비트선 제어 회로
110: 워드선 출력 회로
111: 비트선 제어선
112: 전지
113: 인버터
114: 제어 신호 발생 회로
115: 고전위 전원
116: 저전위 전원
117: 센스 앰프
118: 기록 워드선
119: 판독 워드선
120: 메모리 셀
121: 기록 트랜지스터
122: 판독 트랜지스터
123: 커패시터
124: 제어 트랜지스터
125: 커패시터
126: 제어 트랜지스터
127: 제어 트랜지스터
128: 초저전위 전원
201: 기판
202: 소자 분리 절연물
203N: n형 불순물 영역
203P: p형 불순물 영역
204N: n채널형 트랜지스터의 게이트
204P: p채널형 트랜지스터의 게이트
205: 제 1 층간 절연물
206a: 제 1 콘택트 플러그
206b: 제 1 콘택트 플러그
206c: 제 1 콘택트 플러그
206d: 제 1 콘택트 플러그
207: 제 1 매립 절연물
208a: 제 1 층 배선
208b: 제 1 층 배선
208c: 제 1 층 배선
208d: 제 1 층 배선
209: 제 2 층간 절연물
210: 제 2 콘택트 플러그
211: 제 2 매립 절연물
212a: 제 2 층 배선
212b: 제 2 층 배선
213: 제 3 층간 절연물
214a: 제 3 콘택트 플러그
214b: 제 3 콘택트 플러그
214c: 제 3 콘택트 플러그
215: 제 3 매립 절연물
216a: 제 3 층 배선
216b: 제 3 층 배선
216c: 제 3 층 배선
216d: 제 3 층 배선
216e: 제 3 층 배선
216f: 제 3 층 배선
217a: 산화물 반도체층
217b: 산화물 반도체층
218: 게이트 절연물
219a: 제 4 층 배선
219b: 제 4 층 배선
219c: 제 4 층 배선
219d: 제 4 층 배선
220: 제 4 층간 절연물
221a: 제 4 콘택트 플러그
221b: 제 4 콘택트 플러그
222: 제 5 층간 절연물
223a: 커패시터 전극
223b: 커패시터 전극
224: 커패시터 유전체
225: 셀 플레이트
301: 기판
302: BOX층
303: SOI층
304a: 판독 게이트
304b: 판독 게이트
305a: 불순물 영역
305b: 불순물 영역
305c: 불순물 영역
306: 제 1 층간 절연물
307a: 제 1 층 배선
307b: 제 1 층 배선
307c: 제 1 층 배선
307d: 제 1 층 배선
307e: 제 1 층 배선
308: 제 1 매립 절연물
309a: 산화물 반도체층
309b: 산화물 반도체층
310: 게이트 절연물
311a: 제 2 층 배선
311b: 제 2 층 배선
311c: 제 2 층 배선
311d: 제 2 층 배선
311e: 제 2 층 배선
312: 제 2 층간 절연물
313a: 콘택트 플러그
313b: 콘택트 플러그
313c: 콘택트 플러그
314a: 제 3 층 배선
314b: 제 3 층 배선
315: 제 3 층간 절연물
316: 비트선 제어 트랜지스터
317: 판독 트랜지스터
318: 기록 트랜지스터
319: 커패시터
320a: 메모리 셀
320b: 메모리 셀

Claims (23)

  1. 반도체 장치에 있어서,
    열 드라이버와;
    비트선과;
    워드선과;
    메모리 셀과;
    비트선 제어 트랜지스터와;
    외부로부터 전원의 공급이 차단된 경우 상기 비트선 제어 트랜지스터를 오프 상태로 설정하는 비트선 제어 회로를 포함하고,
    상기 메모리 셀은 트랜지스터와 커패시터를 포함하고,
    상기 트랜지스터의 소스는 상기 비트선과 접속되어 있고,
    상기 트랜지스터의 드레인은 상기 커패시터의 전극 중 하나와 접속되어 있고,
    상기 트랜지스터의 게이트는 상기 워드선과 접속되어 있고,
    상기 비트선 제어 트랜지스터의 소스는 상기 비트선과 접속되어 있고,
    상기 비트선 제어 트랜지스터의 드레인은 상기 열 드라이버와 접속되어 있고,
    상기 비트선 제어 트랜지스터의 게이트는 상기 비트선 제어 회로와 접속되어 있고,
    상기 비트선 제어 회로는 독립적으로 전위를 발생하는 수단의 전극 중 하나와 접속되는, 반도체 장치.
  2. 반도체 장치에 있어서,
    열 드라이버와;
    비트선과;
    워드선과;
    메모리 셀과;
    비트선 제어 트랜지스터와;
    외부로부터 전원의 공급이 차단된 경우 상기 비트선 제어 트랜지스터를 오프 상태로 설정하는 비트선 제어 회로를 포함하고,
    상기 메모리 셀은 트랜지스터와 커패시터를 포함하고,
    상기 트랜지스터의 소스는 상기 비트선과 접속되어 있고,
    상기 트랜지스터의 드레인은 상기 커패시터의 전극 중 하나와 접속되어 있고,
    상기 트랜지스터의 게이트는 상기 워드선과 접속되어 있고,
    상기 비트선은 상기 열 드라이버와 접속되어 있고,
    상기 비트선은 단부 중 하나에 상기 비트선 제어 트랜지스터를 갖고,
    상기 비트선 제어 트랜지스터의 게이트는 상기 비트선 제어 회로와 접속되어 있고,
    상기 비트선 제어 회로는 독립적으로 전위를 발생하는 수단의 전극 중 하나와 접속되는, 반도체 장치.
  3. 반도체 장치에 있어서,
    열 드라이버와;
    비트선과;
    워드선과;
    메모리 셀과;
    비트선 제어 트랜지스터와;
    외부로부터 전원의 공급이 차단된 경우 상기 비트선 제어 트랜지스터를 오프 상태로 설정하는 비트선 제어 회로를 포함하고,
    상기 메모리 셀은 트랜지스터와 커패시터를 포함하고,
    상기 트랜지스터의 소스는 상기 비트선과 접속되어 있고,
    상기 트랜지스터의 드레인은 상기 커패시터의 전극 중 하나와 접속되어 있고,
    상기 트랜지스터의 게이트는 상기 워드선과 접속되어 있고,
    상기 비트선은 상기 열 드라이버와 접속되어 있고,
    상기 비트선 제어 트랜지스터는 상기 비트선에 직렬로 삽입되어 있고,
    상기 비트선 제어 트랜지스터의 게이트는 상기 비트선 제어 회로와 접속되어 있고,
    상기 비트선 제어 회로는 독립적으로 전위를 발생하는 수단의 전극 중 하나와 접속되는, 반도체 장치.
  4. 제3항에 있어서,
    2개 이상의 비트선 제어 트랜지스터가 상기 비트선에 삽입되는, 반도체 장치.
  5. 제1항 내지 제3항 중 어느 항에 있어서,
    상기 비트선 제어 트랜지스터의 상기 게이트는 독립적으로 전위를 발생하는 상기 수단의 음극과 상기 비트선 제어 회로 내의 n채널형 트랜지스터를 통하여 접속되는, 반도체 장치.
  6. 제1항 내지 제3항 중 어느 항에 있어서,
    상기 트랜지스터의 상기 드레인은 다른 트랜지스터의 게이트에 접속되는, 반도체 장치.
  7. 제1항 내지 제3항 중 어느 항에 있어서,
    상기 비트선의 최저 전위는 상기 워드선의 최저 전위보다 1V 이상 높은, 반도체 장치.
  8. 제1항 내지 제3항 중 어느 항에 있어서,
    하나 이상의 센스 앰프 회로가 상기 비트선에 삽입되는, 반도체 장치.
  9. 제1항 내지 제3항 중 어느 항에 있어서,
    상기 비트선 제어 회로는 인버터를 포함하고,
    상기 인버터의 출력은 상기 비트선 제어 트랜지스터의 상기 게이트에 접속되는, 반도체 장치.
  10. 제1항 내지 제3항 중 어느 항에 있어서,
    상기 비트선 제어 트랜지스터의 상기 게이트의 최대 전위는 상기 워드선의 최대 전위보다 1V 이상 높은, 반도체 장치.
  11. 제1항 내지 제3항 중 어느 항에 있어서,
    독립적으로 전위를 발생하는 상기 수단은 전지인, 반도체 장치.
  12. 제1항 내지 제3항 중 어느 항에 있어서,
    상기 트랜지스터와 상기 비트선 제어 트랜지스터는 산화물 반도체를 사용하여 형성되는, 반도체 장치.
  13. 제1항 내지 제3항 중 어느 항에 있어서,
    상기 트랜지스터와 상기 비트선 제어 트랜지스터는 밴드 갭이 2.5eV 이상인 반도체를 사용하여 형성되는, 반도체 장치.
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