JPS6020902B2 - 読み出し専用記憶装置 - Google Patents

Description

【発明の詳細な説明】 この発明は半導体記憶装置特にマスク書き込み読み出し
専用記憶装置に関するものである。

従来から絶縁ゲート電界効果トランジスタを使用して製
造時に作り上げるいわゆるマスク誓き込み読み出し専用
記憶装置は、トランジスタを行列にある様に２次元的に
並べれば良く簡単なため、高密度に集積化でき、又、今
まで氷年にわたり蓄積されて釆た絶縁ゲート亀界効果ト
ランジスタの技術がそのまま使えるので信頼性も高く、
広く用いられている。しかしながら、さらにゲート部分
の面積を小さくして超高密度の集積化をめざしてゆくと
、素子間分離およびソース、ドレィンの面積を小さくす
ることが不可欠となってくる。

ところで、絶縁ゲート電界効果トランジスタ間の素子間
分離では、素子間の半導体基板表面に基板と同型の伝導
型を有する基板より高濃度の不純物層が形成されること
が多い。この素子間分離のための不純物層の形成には、
まず微細パターンの形成と微細パターン間の目あわせ余
裕を考慮に入れる必要がある。このため光学的に可能な
微細パターンが２仏ｍであるとし更にパターンの両側の
にある目あわせ余裕を１仏ｍとすれば、素子間分離のた
めに素子間は４〃ｍ以上離れることとなる。又、ソース
およびドレィンの面積は、ソースおよびドレィンの拡散
部と素子間の配線のための金属との間で良好なオーム性
接触がとれる様にある程度の面積が必要である。簡単に
見積りその大きさがその加工限界でさまるとしたとして
も、接触部ということから素子間分離の場合よりもやや
大きくなり６山ｍ程度の大きさが必要である。従って絶
縁ゲート電界効果トランジスタの能動部であるゲート部
をゲート長２仏ｍ程度に小さくすることに成功したとし
ても、素子間分離とソースおよびドレィン部での接触の
ための面積が支配的に大きなものとなることがわかる。
本発明の目的は、素子間分離とソ−スおよびド３レイン
に要する面積を少なくし超高密度集積化に適するように
した読み出し専用メリ用絶縁複数ゲート電界効果トラン
ジスタを複数個用いた読み出し専用記憶装置を提供する
ことにある。

本発明に使用されるトランジスタの読み出し尊４用〆モ
リ用絶縁複数ゲート電界効果トランジスタの第１の典型
的な構成は、複数個のゲートを持ち、それらのゲート闇
値電圧がそれぞれ適当な許容範囲を持つ２つの値のいず
れかである様に適当な手段により蓄えたい情報の内容に
応じて複数のマスクメモリセルの行の如きものである。

更に本第１の発明による第２の典型的な構成は、複数個
のゲートを持っているが、それらのゲートの一部又は全
てを蓄えたい情報の内容に応じて、そのゲート電極下の
半導体表面をソース及びドレィンと同型の高濃度の不純
物層を製造時に形成し、この部分のゲート部は常に導適
状態にしておきトランジスタ動作を行わせないようにし
た複０数のマスクメモリセルからなる行の如きものであ
る。更に又本第１の発明による第３の典型的な構成は、
前記マスクメモリセルの行の一部を前記第１の典型的な
構成とし、他の全部又は一部を前記第夕２の典型的な構
成とした。

複数のメモリセルからなる行の如きものである。次に、
本発明に使用される読み出し専用メモリ用絶縁複数ゲー
ト電界効果トランジスタの原理を第一の実施例を使って
簡単に説明する。０ 第１図は、本発明に使用される第
１の典型的な構成の実施例を示す模式図である。

第１図では、ｐ型の基板を用いたｎチャンネルのトラン
ジスタの例を示したが「 これはｎ型の基板を用いてｐ
チャンネルの素子としても製作できる。しかし、ここで
は説明の簡単な為ｎチャンネルの素子について描写し説
明することとする。この素子は、１と記したソースＳｏ
と２と記したドレインＤｏとの間に３と記したＧ，，○
２，……Ｇｎのｎ個のゲートが作られ、そるぞれのゲー
ト間の半導体表面にソースおよびドレィンと同導電型の
高濃度の不純物層４が形成されている。

又、各ゲート部は、第２図に示した如く、異った２つ闇
値電圧のうちいずれかになる様にしかもそれは書き込み
たい情報に応じて区分して、第１図の実施例では、Ｇ，
は“１”の情報に、Ｇ２は“０”の情報に、Ｇ３も“０
”の情報に、又Ｇｎは“１”の情報にそれぞれ合せて製
造されている。閥値電圧を製造時にあらかじめ制御する
方法としては酸化膜の厚さを変えたり、イオン注入等の
方法によりゲート下の半導体表面に不純物層を形成する
方法などいろいろ知られている。

こうして書き込まれた“０”又は“１”の情報は、第２
図中に示された様に“０”又は“１”に対応するゲート
電圧ＶＴＨおよびＶ，Ｌの電圧の間の値ＶＲなる電圧を
選択されたゲートに印加し、非選択のゲートには全て、
非選択のゲート下にチャンネルが形成される様に、Ｖｂ
ｉａｓなる電圧を印加しておく、こうすると、選択され
たゲートの閥値がＶ川かＶＴＨであるかに応じてそれぞ
れ選択され夕たゲート下にチャンネルができたり、でき
なかったりする。

従って選択されたゲートの閥値がＶＴＬであれば、ソー
スとドレイン間はチャンネルでつながり導電性があり、
ＶＴＨであればチャンネルはなくソースとドレイン間は
絶縁される。ここでＩ ＺＯＶｂ凶一ＶＴＨＩ＞Ｖｏ！
になる如く選べば、第３図に於てソースの電位ＶｓがＶ
ｓ＝ＶｏになるまでキャパシタＣｏを充電できる。Ｃｏ
を絶縁ゲート電界効果トランジスタのゲートに魔き換え
れば出力側からみて低インピーダンス化でき、容易に電
気的Ｚ整合を取ることができる利点が生じる。上に述べ
た構成を取ることにより、ソースとドレィン間にはみか
け上ｎ個の絶縁ゲート電界効果トランジスタが直列につ
ながったことになるが、ソースおよびドレィン部の配線
のための金属との２接触部分がｎ個のゲートに対して２
個以下に軽減された。

またこのゲート間にある不純物層４で金属とのオーム性
接触をとる必要がないため、不純物層を４・さくできる
ともに、ソースからドレインにかけての素子間分離もｎ
個のゲートに対してそ２れぞれ必要とせずというよりあ
ってはならないため、素子間分離のための面積が非常に
小さくなる事実上本発明に使用する基本素子の大きさは
、ゲート部の加工をどれだけ４・さくできるかで決まる
。またゲート間の幅をを３山ｍ以下にできれば３電荷転
送デバイスに見られる様にゲート間の不純物層を省くこ
とも可能である。第４図は、本発明に使用するトランジ
スタ第２の典型的な構成の例である。

前記第１図に示した第１の典型的構成の一実施例に於て
は“０”，“１”の情報を蓄えるのに闇値電圧の異つた
２種の能動的に動作するゲート部を作ったが、この第２
の典型的構成例では、この２種のゲートのうち１つの種
類を受動化して、残りの１つの種類をチャンネルを作っ
たり作らなかったりできる様に能動的に動作させるゲー
ト部とすることを特徴とする。

この例では、受動化のためにゲート部間の不純物層２４
と同型の導電性を持つ高濃度の不純物層２５を形成させ
る。

こうして構成されたゲートＧ２のみが、“１”の情報を
持つことになる。図中の２１，２２，２３，２４はそれ
ぞれ前記第１図の１，２，３，４に相当する部分を示す
。この第２の典型的な構成例は、第１の典型的な構成例
の場合と全く同じ様にして、製造時に書き込まれた情報
の内容を読み出すことが可能なことがわかる。

この第２の典型的な構成の利点は、第１の典型的な構成
においては不可欠のゲート閥値電圧の違いを作るための
製造工程が省略でき、ゲート間不純物層の形成と同一の
工程でゲート部受動化を行うことが可能となる点である
。本第１の発明は、本第１の発明による読み出し専用メ
モリ用絶縁複数ゲート電界効果トランジスタを複数個有
効に使用しする読み出し専用記憶装置に関するものであ
る。

以後これらの第１の発明になる読み出し専用メモリ用絶
縁複数ゲート電界効果トランジスタを簡単のため単にメ
モリトランジスタとのみ呼称することがある。この第１
の発明は、同等の位置にあるゲートをそれぞれ互いに共
通接続した複数個読み出し専用メモリ用絶縁複数ゲート
電界効果トランジスタのソースをそれぞれに個別に用意
したスイッチング用の絶縁ゲート電界効果トランジスタ
（以下、単にスイッチング用トランジスタと称する）の
ドレィンを接続し、これらのスイッチング用トランジス
タのソースを全て別に用意した１個の読み出し用絶緑ゲ
ート電界効果トランジスタ（以下、単に読み出し用トラ
ンジスタと称する）のゲートに英ｏ通接続し、さらに読
み出し用トランジスタのゲートに更に別に用意した充放
電スイッチング用絶縁ゲート電界効果トランジスタ（以
下、単に充放電用トランジスタと称する。

）を接続し、前記読み出し専用メモリ用絶縁複数ゲート
電界効果トランタジスタのドレインとそのメモリトラン
ジスタのソースに接続されているスイッチング用トラン
ジスタのゲートとを共通接続することを特徴とする。次
に第１発明による一実施例を図面を使って説明する。０
第５図は、８個のゲートを持つ本発明の基本となる読
み出し専用メモリ用絶縁複数ゲート電界効果トランジス
タＭｉ（ｉ＝１，２，・・・・・・，ｎ）のソースに接
続したスイッチング用トランジスタＳｉ（ｉ＝１，２，
……，ｎ）としてエンハンスメントモ」ドで動作するも
のを使用し、さらに読み出し用トランジスタＴ，と確実
な読み出し動作を行わせるための充放電用トランジスタ
Ｔ２としてもェンハンスメントモードで動作するものを
使用し、さらに読み出し用トランジスタＴ，としてはデ
ィプリーションモードで動作する負荷トランジスタを使
用した例である。

第６図に、ｎチャンネルの場合の読み出しのための各線
への電圧のかけ方と、その時に生ずる読み出し用トラン
ジスタのゲート電位ＶＧと出力電圧の変化を示す。

メモリトランジスタのゲートに選択された線×ｋＷま１
，２，……，８のうち１つの整数）には第２図に於て説
明した読み出しのための電圧Ｖｋを、非選択のゲート線
×そくＺ≠ｋ）にはＶｂ船の電圧を加える。

ここではごうにＶ’ＬとＶ…の２億は、通常のＭＯＳ（
Ｍｅね１−Ｓｉｌｉｃｏｎ○幻ｄｅ−Ｓｉｌｉｃｏｎ）
トランジスタの製造プロセスに準じて容易に制御して製
造できる。例えば、ＶＴＬ＝一３Ｖ，Ｖ…＝＋１．０
Ｖに選ぶことにし、周辺のトランジスタＳｊ（ｊ＝１，
２，…・・・，ｎ）とＴ，，Ｔ２の閥値電圧を十１．０
Ｖとすれば、ＶＲとＶＧａｓの値はＶＲ＝ＯＶ，Ｖｂｉ
ａｓ＋５Ｖの値を選ぶことができる。一方、Ｙ側の選択
線Ｙｐ（ｐは１，２，・・・・・・，ｎの１つの整数）
は十５Ｖ非選択線Ｙｑ（ｑ±ｐを満足する１，２，……
，ｎの間の整数）はＯＶにすれば、スイッチング用トラ
ンジスタＳｐは導通し、他のＳｑのトランジスタは非導
通であるので、ｐ番目のみのメモリトランジスタのソー
スを読み出し用トランジスタのゲートに接続し、さらに
ｋ番目３の製造時に作り込まれたゲ−卜部のゲート電圧
閥値により「ドレィンからの電流を制限し、読み出し用
トランジスタのゲートへの充電を可能にしたり不可能に
したりすることができる。読み出し用トランジスタのゲ
ート電位ＶＧの値は、上記のパ３ラメータの場合、ｐ番
目のメモリトランジスタのに番目のゲートの閥値電圧が
ＶＴＬ＝−３ＶのときはＶＧ＝３Ｖ，ＶＴＨ＝１．０Ｖ
のときはＶＧ＝ＯＶの値を取ることになるので、読み出
し用トランジスタＴ，の閥値である１．０Ｖの上。下の
値を取り得、ィンチバータ回路を動作でき、ＶＴＬ，Ｖ
Ｔｘに応じてそれぞれＯＶ，十５Ｖに近い値の電圧を出
力できることがわかる。以上第５図用いて、本第１の発
明の一実施例の動作を説明したが、この実施例に示した
如く、複数個のゲートを備えた本発明の読み出し専用メ
モリ用絶縁複数ゲート電界効果トランジスタといっても
そのゲート数をむやみに多くするのは読み出よ し時間
を長くするのであまり得策でなく、８個又は１針固程度
が適当な値と考えられる。

１個のゲートの大きさを長さ４仏ｍ、中６山ｍ、ゲート
電極間の不純物層の長さ４仏ｍおよびチャンネル間すな
わち複数個のゲートを持つ絶縁ゲート間の中を０４〃ｍ
とすれば、１ビットの情報を蓄えるに必要とする面積は
８０ムめである。

また第５図に於て、ｎ＝８でゲートの数８個の場合、Ｚ
十３ビットすなわち２０４８ビットの情報を蓄えること
が可能であるが、その形状は、約８０Ａｍ夕×２．５６
脇といった極端に細長いものとなる。

したがって本第１の発明を実施するには、、第７図に示
す如く、第５図の形のものを多数個並べたものとなるで
あろう。このように配列した本第１の発明の第２の実施
０例では、並列にｒ個の情報が出力される。

ｒ＝３２に選べば、８個のゲートを持ちｎ＝８とすれば
、３２×８×夕＝６５．５３６ビットの情報がおよそ２
．６×２．６側の矩形のなかに蓄えることができること
になる。タ 以上は最４・パターンが４〃ｍになるとし
て見積ったが、光学的なりソグラフィを使ってでさえ現
在では２〃ｍが量産可能といわれているので、そうなれ
ばさらに４倍の高密度集積化が可能となり、５帆×５柵
の矩形のなかに１．０４８×１ぴビットの情報を蓄える
ことが本発明により可能となる。

本第２の発明は読み出し専用メモリ用絶縁複数ゲート電
界効果トランジスタを複数個使用して読み出し専用記憶
装置を構成する第２の使用方法に関するものである。こ
の第３の発明は、互いに同等の位置にあるゲート同志を
共通接続した複数個の読み出し専用メモリ用絶縁複数ゲ
ート電界効果トランジスタのソースのそれぞれに個別に
用意したスイッチング用絶縁ゲート電界効果トランジス
タのドレィンを接続し、これらのスイッチング用絶縁ゲ
ート電界効果トランジスタのソースを全て別に用意した
読み出し用絶縁ゲート電界効果トランジスタのゲートに
接続し、さらにこの読み出し用絶縁ゲ−ト電界効果トラ
ンジスタのゲートに充放電スイッチング用絶縁ゲート電
界効果トランジスタのドレインを接続し、更に前記読み
出し専用メモリ用絶縁複数ゲート電界トランジスタのド
レィンを全て共通接続することを特徴とする。

この本第２の発明は、メモリトランジスタの共通に接続
されたドレィンと、充放電用トランジスタのソースに加
える電圧によりかわる２種の駆動方法がある。

第８図に本第３の発明の一実施例を示す。

前記第２の発明と同様にｎチャンネル素子の場合につＺ
いてその電圧の掛け方を説明するが、ｐチャンネルであ
っても一向に購わない。メモリトランジスタの２つの閥
値をＶＴＬ＝−３Ｖ，ＶＴＨ：＋１．０Ｖに選び、周辺
のトランジスタＳリ（ｉ＝１，２，……，ｎ）とＴ，．
，Ｔ，２のゲーヱト閥値電圧を十１．０Ｖとし、又ＶＲ
＝ＯＶ，Ｖｂａｓ＝十５Ｖとする。

メモリトランジスタ群のうち一つを選ぶには、メモリト
ランジスタのソースに接続されたスイッチング用トラン
ジスタＳ，ｊ（ｉは１，２，……，２ｎのうち１つの整
数値をとる）のゲート線群Ｙリのうち、選択された線に
は十５Ｖ、非選択の線にはＯＶを加えることにより行う
ことができる。

また選択されたメモリトランジスタのうちどのゲートを
選択するかは、Ｘ，ｉ（この実施例ではｉは１から８の
間の１つの整数値）端子に選択線にはＯＶ、他の非選択
線には十５Ｖの電圧を加えることにより行うことが可能
である。ここでまず、第９図に示している如く、メモリ
トランジスタの共通に接続したドレィンの電圧ＶＤｏを
０電位にし、充放電用トランジスタＴ，２のソース電位
Ｖｃを十５Ｖにする場合を仮に考える。充放電用トラン
ジスタＴ，２のゲートに十５Ｖのパルスマを加えると、
読み出し用トランジスタのゲート電位ＶＧはＶｃに近い
電圧まで昇圧され、読み出し用トランス夕Ｔ，．は導適
状態になり、出力電圧Ｖｏｕｔはほぼ０電位となる。パ
ルス？が取り除かれ充放電トランジスタＴ，２のゲート
が０電位になった後は、メモリトランジスタの選択され
たゲートがＶＴＬ＝一３Ｖの闇値電圧を持つものであれ
ば、選択されたゲート下にはチャンネルが存在するので
、読み出し用トランジスタのゲートに蓄えられていた電
荷はそのチャンネル部を通って放電してゆき、最終的に
は読み出しトランジスタのゲート電位ＶＧはＶｏｏの値
すなわち０電位にまで落ち、従って出力電圧Ｖ。ｕｔは
読み出しトランジスタがしや断状態になるのでほぼＶｏ
の値になる。一方、選択されたゲートがＶＴＨ＝十ＩＶ
の閥値電圧を持っていると、選択されたゲート下にはチ
ャンネルは存在しないので、読し出し用トランジスタの
ゲートに蓄えられた電荷はそのまま保持され、従って読
み出し用トランジスタのゲート電位ＶＧと出力電圧Ｖ。

山は変化しない。次に、ＶＤｏを十５Ｖ‘こ又ＶｃをＯ
Ｖとした場合を考える。

このとき充放電用トランジスタによりＪのパルスで読み
出しトランジスタのゲートはＯＶにされ、その後、選択
されたメモリトランジスタのゲート下に形成されるチャ
ンネルを通って読み出し用トランジスタのゲートは充電
されるので、選択されたゲートの閥値がＶＴＬ＝一Ｗの
ときは出力電圧はＯＶ，Ｖ…＝＋ＩＶのときは５Ｖの電
圧を出力する。つまり、ＶＤＤ＝十５Ｖ，Ｖｃ＝ＯＶの
組みあわせのときは、ＶＤｏ＝ＯＶ，Ｖｃ＝＋５Ｖの組
みあわ０せのときとくらべて、選択されたゲートの関値
電圧が同りでも出力電圧は逆転することになる。本第２
の発明の構成を取ることにより、１つ１つのメモリトラ
ンジスタのドレィンでのオーム性接触を取る必要がなく
ドレィン拡散層を共通にで夕きるので、まとめて１個所
で良くなる。このためオーム性接触に必要な面積の分は
少くとも高密度の集積化が可能となり、またオーム性接
触の数が非常に少くなるため信頼性および製造時の良品
率が向上する。０ 容易にわかることだが、本第２の発
明もまた前記本第１の発明と同様に、第１の発明の説明
図である第７図のなかで示されているメモリーブロック
ＭＢ（ｘは１からｒまでの整数）の部分を以上説明して
きた本第３の発明のもので置き換え、ミタらに大容量の
読み出し専用記憶装置を作ることができる。

また以上、本第１および本第２の発明の説明および図に
おいては、スイッチング用トランジスタをメモリトラン
ジスタのソースにのみ接続したｏが、ドレィン側に接続
しても又ソースとドレィン側の両側にそれぞれ１つのス
イッチングトランジスタを接続しても読み出しの機能を
果すことができる。

しかし、ドレィン側のみに接続すると、読み出し用トラ
ンジスタのゲート容量にメモリトランジスタの部分まで
の容量が加わり、読み出し時間が長くなるという欠点を
もつ、またメモリトランジスタの両側に付加するのは集
積度を下げる。又以上の説明では、ｎチャンネル素子で
のみ説明したが、ｐチャンネル素子でも全く同様の動作
を行わせる素子とつくることができる。また周辺のスイ
ッチング用トランジスタもェンハンスメントモードで動
作する例のみを示したが、適当に電気的バイアスを行う
ことによりディプリーションモードの素子も使用するこ
とが可能である。また第１および第２の発明では出力用
トランジスタは、ィンバータの一部として用いられたが
、ソース・フオロワーや、差動式増幅器の片側の入力ト
ランジスタとして使用しても良いことは言うまでもない
。

【図面の簡単な説明】

第１図は、本発明の基本となる複数ゲートトランジスタ
の例を説明するための概略断面図である。 図中、１はソースＳｏを、２はドレインＤｏを、３はゲ
ート○，，Ｇ２，……，Ｇｎを、４はソースおよびドレ
ィンと同導電型の高濃度不純物層を示す。 各ゲート上に託した“０”，“１”は蓄積させてあるメ
モリ内容を仮に示したものである。第２図は、第１図の
メモリ内容が各ゲート部の閥値により定められている本
発明の第１の典型的なメモリトランジスタ構成の特徴と
その動作原理を説明するための図ある。第３図は、本発
明の基本となる複数トランジスタの動作原理を説明する
ための図ある。第４図は本第１の発明に使用される第２
の典型的なトランジスタの構成例を説明するための概略
断面図である。図中、２５は本第２の典型的な構成を特
徴づけ、前記第１の典型的な構成における閥値の選択に
相当するソース、ドレィンおよび不純物層２４と同導電
型の不純物層である。 ２１，２２，２３，２４はそれぞれ第１図における１，
２，３，４に相当するものを示す。 第５図は、本第１の発明による使用方法を説明するため
の構成図である。 図中、点線で囲んで示したＭｉ（ｉ＝１，２，・・・…
，ｎ）は読み出し専用０メモリ用絶縁複数ゲート電界効
果トランジスタを、ＳＩ（Ｆ１，２，……，ｎ）はスイ
ッチング用絶縁ゲート電界効果をトランジスタを、Ｔ，
は読み出し用絶縁ゲート電界効果トランジスタを、Ｌは
充放電スイッチング用絶縁ゲート電界効果５トランジス
タを「それぞれ示す。第６図は、第５図の本第１の発明
による使用方法を更に具体的な動作と共に説明するため
の波形図である。 第７図は、本第１の発明による使用方法をさらに組み合
せて大容量化した実施例を説明するための構成図である
。図中、点線で囲んだＭ旧ｒ（ｒは整数）が第５図に相
当する。第８図は、本第２の発明による使用方法を説明
するための構成図である。図中、点線で囲んで示したＭ
，ｉ（Ｆ１，２，・・・・・・，ｎ）は読み出し専用メ
モリ用絶縁複数ゲート電界効果トランジスタを、Ｓ，ｉ
（ｉ＝１，２，・・・・・・，ｎ）はスイッチング用絶
縁ゲート電界効果トランジスタを、Ｔ，．は読み出し用
絶縁ゲート電界効果トランジスタを、Ｔ，２は充放電ス
イッチング用絶縁ゲート電界効果トランジスタをそれぞ
れ示す。第９図は、第８図の本第２の発明による使用方
法を更に具体的な動作と共に説明するための波形図であ
る。オー図オ２図 オ３図 オ４図 汁５図 オ６図 オ７図 才８図 オ９図

Claims (1)

1. 【特許請求の範囲】 １ １個のソースと１個のドレインと複数個のゲートを
   備えた絶縁複数ゲート電界効果トランジスタであつて、
   複数個あるゲートの閾値電圧がそれぞれ許容範囲を持つ
   ２つの値のいずれかを取るような手段をあるかじめ構じ
   ておくか、もしくは、複数個あるゲートの一部あるいは
   全部のゲート部の半導体表面がソースおよびドレインと
   同型の不純物層となるようにあるかじめ構成するか、又
   は、前記２つの手段の双方を共に有す絶縁複数ゲート電
   界効果トランジスタを複数個備えた読み出し専用記憶装
   置において、前記複数個のトランジスタの互いに同等な
   位置にあるゲート同志を共通接続し、各ソースを個別に
   用意したスイツチング用絶縁ゲート電界効果トランジス
   のドレインに接続し、更にこれらのスイツチング用絶縁
   ゲート電界効果トランジスタのソースを全て読み出し用
   絶縁ゲート電界効果トランジスタのゲートに共通接続し
   、更にこの読み出し用絶縁ゲート電界効果トランジスタ
   のゲートには充放電スイツチング用絶縁ゲート電界効果
   トランジスタを接続し、前記複数個ある読み出し専用メ
   モリ用絶縁複数ゲート電界効果トランジスタの各々のド
   レインと前記各々の読み出し専用メモリ用絶縁ゲート電
   界トランジスタのソース毎に設けられたスイツチング用
   絶縁ゲート電界効果トランジスタの各々のゲートとを各
   組毎に互いに接続した、読み出し専用記憶装置。 ２ １個のソースと１個のドレインと複数個のゲートを
   備えた絶縁複数ゲート電界効果トランジスタであつて、
   複数個あるゲートの閾値電圧がそれぞれ許容範囲を持つ
   ２つの値のうずれかを取るような手段をあるかじめ構じ
   ておくか、もしくは、複数個あるゲートの一部あるいは
   全部のゲート部の半導体表面がソースおよびドレインと
   同型の不純物層となるようにあらかじめ構成するか、又
   は、前記２つの手段の双方を共に絶縁複数ゲート電界効
   果トランジスタを複数個備えた読み出し専用記憶装置に
   おいて、前記複数個のトランジスタの互いに同等な位置
   にあるゲート同志を共通接続し、各ソースを個別に用意
   したスイツチング用絶縁ゲート電界効果トランジスタの
   ドレインに接続し更にこれらのスイツチング用絶縁ゲー
   ト電界効果トランジスタのソースを全て読み出し用絶縁
   ゲート電界効果トランジスタのゲートに共通接続し、更
   にこの読み出し用絶縁ゲート電界効果トランジスタのゲ
   ートには充放電スイツチング用絶縁ゲート電界効果トラ
   ンジスタを接続し、前記複数個ある読み出し専用メモリ
   用絶縁複数ゲート電界効果トランジスタのドレインを全
   て共通接続した読み出し専用記憶装置。