KR101830994B1

KR101830994B1 - 조화처리된 동박, 그 제조방법, 동박 적층판 및 인쇄회로기판

Info

Publication number: KR101830994B1
Application number: KR1020127021811A
Authority: KR
Inventors: 타케오 우노; 사토시 후지사와
Original assignee: 후루카와 덴키 고교 가부시키가이샤
Priority date: 2010-01-22
Filing date: 2011-01-21
Publication date: 2018-02-21
Also published as: KR20120123451A; EP2527499A1; JP2011168887A; CN102803576B; CN102803576A; TWI544115B; US20120285734A1; WO2011090175A1; JP5242710B2; TW201139756A

Abstract

본 발명은 미세패턴회로의 형성에서 훌륭한 특성을 나타내고 고주파수 대역에서 훌륭한 전송특성을 가지며 수지 기판에 대한 접착력이 훌륭한 조화처리된 동박 및 그 제조방법에 관한 것이다. 본 발명의 조화처리된 동박은 기초 동박의 표면 거칠기(Rz)에 대하여 0.05 내지 0.3㎛만큼 증가시키기 위해서 기초 동박(처리되지 않은 동박)의 적어도 한 표면을 조화처리하여 얻어지고 1.1㎛를 초과하지 않는 조화처리 후에 표면 거칠기(Rz)를 갖는 조화처리된 표면을 가지며, 여기에서 상기 조화처리된 표면은 0.3 내지 0.8㎛의 폭과 0.4 내지 1.8㎛의 높이 그리고 1.2 내지 3.5의 면비(높이/폭)를 갖는 날카로운 팁 돌출형상의 조화처리 입자들에 의해서 형성된다.

Description

조화처리된 동박, 그 제조방법, 동박 적층판 및 인쇄회로기판{Roughened copper foil, method for producing same, copper clad laminated board, and printed circuit board}

본 발명은 동박 및 그 제조방법에 관한 것이다.

본 발명은 특히 다층 인쇄회로기판, 연성 인쇄회로기판 등에 사용된 조화처리된 동박 및 그 제조방법에 관한 것이다.

특히, 본 발명은 미세패턴회로의 형성에서 훌륭한 특성을 나타내고 고주파수 대역에서 훌륭한 전송특성을 가지며 수지 기판에 대한 접착력이 훌륭한 조화처리된 동박 및 그 제조방법에 관한 것이다.

최근에, 전자장치들은 크기와 두께가 점점 작아지고 있다. 특히, 모바일폰과 같은 모바일장치에서 사용되는 다양한 형태의 전자부품들은 고도로 집적되고 작은 크기를 갖는 IC(집적회로), LSI 등과 이들이 장착된 고밀도 인쇄회로기판을 사용한다. 이렇게 하기 위해서, 고밀도 장착용 다층 인쇄회로기판 및 연성 인쇄회로기판(하기에서는, 때때로 "인쇄회로기판"으로서 간단히 언급할 것임) 등에서는 회로 권선 패턴에 있어서 높은 밀도가 요구된다. 미세한 폭과 간격의 회로 권선들로 회로 권선 패턴을 갖는 소위 미세 패턴 인쇄회로기판들이 요구된다. 예를 들면, 약 50㎛의 폭과 간격을 갖는 회로 권선들의 패턴을 갖는 연성 회로기판이 요구된다. 또한, 약 30㎛의 회로 권선들의 폭과 간격을 갖는 마이크로 회로 권선들의 소형 ICs에서 사용된 인쇄회로기판이 요구된다.

인쇄회로기판이 다음과 같이 제조된다.

먼저, 에폭시 수지, 폴리이미드 등으로 이루어진 절연 기판의 표면이 회로들을 형성하기 위한 얇은 동박으로 덮히고, 다음에는 동박 적층판을 생산하도록 가열 및 가압된다.

그러면, 동 피복 적층판에 관통공이 형성되고, 이 관통공은 도금되며, 동 피복 적층판의 표면에서 동박에는 마스크 패턴이 형성되어 원하는 폭과 간격의 회로 권선들이 제공된 배선 패턴들을 형성하기 위해서 식각되며, 최종적으로는 솔더 레지스트 및 다른 마감재가 형성된다.

상기한 인쇄회로기판의 제조공정에 있어서, 동박이 배치되는 양 표면상에 있는 수지기판으로 이루어진 동 피복 적층판 상에 공제 방법에 의해서 권선패턴들을 형성하는 단계가 예시적으로 설명될 것이다.

먼저, 적층판의 한 동박 표면은 거기에 결합된 감광막(레지스트)을 갖는다. 감광막의 표면에 대하여 노출 마스크가 구비된 노출장치는 노광의 조사에 의해서 노출 마스크의 패턴들을 감광막 위로 전달(투영)하도록 사용된다. 노출되지 않은 감광막의 부분들은 막 레지스트 패턴들을 형성하도록 성장 단계에 의해서 제거된다.

그러면, 막 레지스트 패턴들에 의해서 덮히지 않은(노출된) 박막의 부분들은 전면 상에 권선들을 형성하도록 식각단계에 의해서 제거된다. 식각단계에서 사용되는 화학약품으로는, 예를 들면 염화 제2철이나 염화 제이구리의 수용액에 염산을 첨가하여 얻어진 것으로 제조된 것을 들 수 있다. 그런 후에, 식각단계에서 이미 사용된 막 레지스트 패턴들은 예를 들어 알칼리 수용액을 사용하여 회로 권선들로부터 제거된다.

상기한 바와 같은 동일한 단계에 있어서, 소정의 인쇄 권선들은 다른 표면(배면 측)의 박막에 형성된다.

전자부품들이나 인쇄회로기판의 솔더링을 용이하게 하기 위해서, 무전해 주석(Sn) 도금이 필요에 따라서 회로 권선들의 단부들에 적용된다. 무전해 주석(Sn) 도금단계에서 사용된 화학물질로는, 주석(Sn) 이온들의 수용액에 염산을 첨가하여 얻어진 것으로 제조되는 것을 들 수 있다.

위에서 설명한 단계들에 따른 수지 기판의 전면과 배면에 회로 권선들을 형성한 후에, 수지기판의 전면쪽 회로권선들과 후면쪽 회로권선들을 연결하기 위해서 블라인드 비어 홀들이 형성된다.

블라인드 비어 홀들의 형성을 위해서, CO2 레이저에 의해서 상기 전면쪽에 노출된 수지 기판에 구멍들이 형성된다. 이러한 레이저에 의해서 구멍들을 형성하는데 있어서, 수지기판(절연 수지)의 얼룩이 구멍의 바닥 부분(배면쪽 회로 권선의 조화처리 표면들)에 남아있다. 이러한 얼룩을 제거하기 위해서, 과망간산칼륨 용액 등과 같은 산화 화학물질을 사용하여 얼룩제거를 수행한다.

다음으로, 수지기판에 형성된 구멍들의 측면들의 절연 부분에 전도성을 부여하기 위해서, 무전해 구리도금에 의해서 구리층(도전층)이 형성된다. 이를 위한 전처리로서, 동박의 금속도금이나 녹 방지 도금을 제거하기 위해서 황산-과산화수소 연질 식각제에 의해서 구멍들의 바닥 부분(배면쪽 회로권선들)에 연성 식각이 적용된다.

끝으로, 구멍들의 측면과 바닥 부분들(배면쪽 회로권선들) 그리고 전면쪽 회로 권선들을 연결하기 위해서 무전해 구리도금에 의해 형성된 도전층의 상부에 전해 구리도금이 적용되며, 이에 의해서 이중-면 인쇄회로기판을 완결하게 된다.

블라인드 비어 홀의 형성후에 배면쪽에 박막상에 권선들을 형성하는 단계를 수행하는 것이 가능함을 주목할 필요가 있다.

PLT 1: 일본 특허공개번호 제 05-029740 PLT 2: 일본 특허공개번호 제 2004-005588 PLT 3: 일본 특허공개번호 제 2005-344174 PLT 4: 일본 특허공개번호 제 2006-175634

통상적으로, 인쇄회로기판에 사용되는 동박에 있어서, 수지기판에 고온 가압될 측면에 있는 표면은 돌출부들을 갖는 조화처리 표면을 형성하도록 처리된다. 이러한 조화처리 표면은 수지기판에 대한 고정효과를 나타내도록 만들어진다. 수지기판과 동박 사이의 접착강도는 인쇄회로기판의 신뢰성을 지키도록 높아진다(인용 선행 특허문헌 PLT1 참조).

그러나, 고밀도 마이크로 권선들을 갖는 인쇄회로기판에 대한 동박으로서 종래의 조화처리 동박을 사용하는 경우에, 수지 기판의 접착강도를 보장하기 위해서 적용된 조화처리에 의해 형성된 돌출부들이 수지기판에 깊게 파고든다. 파고든 돌출부분들을 완전히 식각 제거하기 위해서, 긴 식각이 필요하다.

파고든 돌출부분들이 완전히 제거되지 않는 한, 그러한 부분들이 회로 권선들의 단부에 있는 한(잔여 구리) 회로 권선들에 연결된 상태를 유지하는 상태가 나타나고, 그러므로 회로 권선들의 단부의 일직선에서의 처짐으로 인해 전도성에서의 변화와 회로 권선들 사이의 절연 실패가 야기될 것이다. 미세 패턴회로의 형성의 신뢰성이 영향을 받을 가능성이 존재한다.

또한, 전자장치들의 정보처리속도를 증가시키고 고주파 무선 통신을 취급하기 위해서 전기 신호들의 고속 전송이 전자 부분들에 대하여 필요하다. 고주파-매칭 보드의 적용이 잘 개발되어 왔다. 고주파 양립 보드에 있어서, 전기신호의 고속 전송을 위해서 전송 손실을 줄이는 것이 필요하다. 그러므로, 수지기판의 유전상수를 낮추는 것에 추가로, 컨덕터로서 동박을 사용하는 회로권선의 전송 손실을 줄이는 것이 필요하다.

스킨 효과로 인하여 수 GHz를 초과하는 고 주파수 대역에 있어서, 회로권선에서 흐르는 전류는 동박 표면에 집중된다. 스킨 효과에 기인하는 침투 깊이 σ는 σ=(2/(2Πf·μ·σ))^1/2로 정의되고, 여기에서 f는 주파수를 나타내며, μ는 컨덕터의 도자율을 나타내고, σ는 컨덕터의 컨덕턴스를 나타낸다.

종래의 조화처리로부터 연유된 많은 릴리프(relief) 형상들을 갖는 동박이 고 주파수 호환성(호환성) 보드에 대한 동박으로서 사용되는 경우에, 릴리프 형상과 전송 손실로 인한 큰 레지스턴스를 갖는 표면 영역에만 집중된 전류가 커지고, 그래서 전송 특성들이 저하하는 불편함이 있었다.

또한, 사용한 동박이 블라인드 비어 홀의 형성단계에서 종래의 조화처리를 겪는 경우에, 수지기판(절연수지)이 블라인드 비어 홀에 용이하게 남아있고, 블라인드 비어 홀의 바닥부분에 잔류하는 절연 수지의 제거가 불충분하며, 그러므로 무전해 동 도금에 의해서 도전층들의 형성은 불충분하다. 이것은 때때로 블라인드 비어 홀에서 상부와 하부 회로들의 빈약한 연결을 야기하게 되는 것이다.

이러한 단점들을 제거하기 위해서, 미세 패턴 양립가능한 고주파수 호환성 인쇄회로기판 등에서 사용된 동박에 대하여, 조화처리 없이 수지 기판에 매끄러운 동박을 결합하기 위한 방법 및 그 결과를 사용하는 것이 연구되어 왔다(PLTs 2, 3 및 4 참조).

그런데, 비록 매끄러운 동박이 미세패턴 회로의 형성의 특성들과 고 주파수 대역에서의 전송 특성들에서 훌륭한 성질을 나타내지만, 동박과 수지기판 사이의 접착력을 충분히 증가시키기는 어렵다. 또한, 매그러운 동박이 사용된 회로 권선들의 단부에 대한 회로 권선의 식각단계나 주석(Sn) 도금 단계에서, 화학물질들은 동박과 수지 기판 사이에서 인터페이스를 침투한다. 또한, 매끄러운 표면을 갖는 동박이 사용되는 경우에, 인쇄회로기판의 제조공정중이나 제품을 사용하는 동안에 열 부하로 인하여 접착력이 저하된다. 특히, 미세패턴 호환성 인쇄회로기판들이 구성되어 회로권선과 수지기판 사이의 결합 영역이 극단적으로 작으므로, 만일 열 부하 후에 화학물질의 침투나 접착력의 저하가 발생하면, 수지기판으로부터 회로 권선들이 벗겨져서 이탈하는 현상이 발생할 것이다. 따라서, 수지기판에 대하여 양호한 접착력을 갖는 동박이 바람직하다.

상기한 바와 같이, 수지 기판과의 접착력, 열 저항, 화학 저항, 회로 형성에서의 특성, 고 주파수 대역에서의 신호 전송특성 및 연성 식각 특성을 만족시키는 동박이 바람직하다.

따라서, 본 발명의 목적은 미세 패턴 회로의 형성과 고 주파수 대역에서의 전송특성이 훌륭하고 수지기판과의 접착력이 우수한 조화처리 동박을 제공하려는 것이다.

또한, 본 발명은 상기한 동박 적층판을 사용하여 수지 기판과 인쇄회로기판에 조화처리된 동박을 결합하여 얻어진 동 피복 적층판을 제공한다.

본 발명자들은 집중적인 연구에 참여하였고 그 결과 적당한 범위 내에서 동박의 표면에 적용될 조화처리의 양과 형상을 만드는 것을 발견하였으며, 미세 패턴 회로의 회로형성능력(회로형성능력)과 고 주파수 대역에서의 전송특성이 훌륭하고 수지기판과의 접착력이 우수한 조화처리를 달성하는 것이 가능하다.

본 발명의 조화처리된 동박은 기초 동박의 표면 거칠기(Rz)에 대하여 0.05 내지 0.3㎛만큼 증가시키기 위해서 기초 동박(처리되지 않은 동박)의 적어도 한 표면을 조화처리하여 얻어지고 1.1㎛를 초과하지 않는 조화처리 후에 표면 거칠기(Rz)를 갖는 조화처리된 표면을 가지며, 여기에서 상기 조화처리된 표면은 0.3 내지 0.8㎛의 폭과 0.4 내지 1.8㎛의 높이 그리고 1.2 내지 3.5의 면비(높이/폭)를 갖는 날카로운 팁 돌출형상의 조화처리 입자들에 의해서 형성된다.

본 발명의 조화처리된 동박의 제조방법은, 비-표면-처리된 기초 동박을 조화처리하여, 1.1㎛ 이하의 조화처리 후에 표면 거칠기(Rz)를 갖는 조화처리된 표면을 제공하기 위해서 기초 동박의 표면 거칠기(Rz)에 대하여 0.05 내지 0.3㎛만큼 증가시키기 위해 기초 동박(처리되지 않은 동박)의 적어도 한 표면을 조화처리하여 얻어지고, 그러므로 0.3 내지 0.8㎛의 폭과 0.4 내지 1.8㎛의 높이 그리고 1.2 내지 3.5의 면비(높이/폭)를 갖는 날카로운 팁 돌출형상의 조화처리 입자들로 구성된 조화처리된 표면을 형성하는 단계를 포함한다.

본 발명은 수지 기판상에 상기한 조화처리된 동박을 적층함에 의해서 형성된 구리 피복 적층보드를 제공한다.

또한, 본 발명은 상기 구리 피복 적층 보드를 사용하여 인쇄회로기판을 제공한다.

본 발명의 조화처리된 동박은 미세 패턴 회로의 회로형성능력과 고 주파수 대역에서의 전송특성이 훌륭하고 수지기판과의 접착력이 우수하며 화학적 저항성이 우수한(동박과 수지 기판사이의 인터페이스에서 화학물질의 침투를 방지함) 조화처리를 달성하는 것이 가능하다.

또한, 본 발명의 조화처리된 동박을 사용하는 동 피복 적층판에 따르면, 고 주파수에 대하여 적용가능한 기판과 미세 패턴에 대하여 적당할 뿐만아니라 수지 기판과 동박 사이에 양호한 접착력을 가지며 높은 신뢰성을 갖는 인쇄회로기판이 제공된다.

도 1은 본 발명의 실시 예의 공정을 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 조화처리된 동박의 확대 단면도이다.
도 3은 본 발명의 실시 예에 따른 동박 피복 적층판의 단면도이다.

도 1에 도시된 바와 같이, 비-표면-처리된 동박(기초 동박)을 제조한 후에(단계 1), 수지 기판과의 접착력을 개선하기 위해서 동박의 표면이 조화처리되고(단계 2와 3), 필요에 따라서, 조화처리 입자들이 떨어지는 것을 방지하고 녹 방지처리하기 위해서 표면처리된다(단계 4).

본 발명의 실시 예에 있어서, 표면처리와 같이, 구리나 구리합금으로 구성된 조화처리가 작용되고(단계 2), Ni, Zn 및 이것들과 Cr의 합금에 의한 표면처리가 그것의 상부에 적용되고(단계 3 및 4), 또한, 필요에 따라서, 수지 기판과의 접착력을 개선하기 위한 실란 결합 처리(단계 5)가 적용된다.

동박과 수지 기판 사이의 접착력을 개선하기 위한 조화처리에 있어서, 조화처리 입자들을 더 거칠게 하고, 즉 표면의 릴리프 형상들을 더 거칠게 하여 접착력을 개선시킨다. 그러나, 고 주파수 대역에서의 미세 패턴 회로의 회로형성능력과 신호 전송특성 그리고 블라인드 비어 홀의 형성시에 침투능력은 나빠지는 경향이 있다.

본 발명의 실시 예에 있어서, 기초 동박(처리되지 않은 동박)의 표면은 구리나 구리합금에 의해서 0.05 내지 0.30㎛만큼 기초 동박의 표면 거칠기(Rz)를 증가시키기 위해 먼저 조화처리된다(단계 2). 이때, 조화처리 후의 표면 거칠기(Rz)는 1.1㎛ 이하로 이루어진다.

상기한 구리나 구리합금에 의해서 적용된 조화처리는 바람직하게 수행되고, 이에 의해서 0.35㎛ 이하로 조화처리가 수행된 후에 표면 거칠기(Rz)를 조절하기 위해서 표면 거칠기(Rz)는 0.02 내지 0.05㎛만큼 증가한다.

상기 조화처리가 수행되어 조화처리 후의 표면 거칠기의 증가 량이 0.05㎛의 하한값보다 낮아진 경우에, 수지기판과의 접착력은 bit low된다. 만일 Rz의 증가 량이 0.30㎛의 상한값을 초과하면, 표면은 더 거칠어지고, 그래서 추후 설명하게될 회로 회로형성능력와 신호전송특성이 저하된다.

또한, 조화처리 후의 표면 거칠기가 1.1㎛를 초과하는 것을 방지함으로써, 고주파수 대역에서 미세 패턴 회로의 회로형성능력과 신호전송특성이 훌륭한 조화처리된 동박은 수지 기판과의 접착력을 손상함이 없이 형성될 수 있다.

표면 거칠기 Ra와 Rz는 일본 산업 표준: JIS-B-0601의 규정에 따라서 측정된 값이다.

본 발명의 실시 예에 있어서, 동박의 조화처리된 표면은 도 2에서 확대 단면도로서 개략적으로 도시된 바와 같이 0.3 내지 0.8㎛의 폭과 0.4 내지 1.8㎛의 높이로 거칠기를 형성하는 예리한 팁 돌출형상으로서 주어진다. 그러한 형상으로 주어짐으로써, 이것을 절연 수지에 고착시키는 경우, 조화처리된 릴리프 형상은 수지 기판 내로 쉽게 파고들고(앵커 효과), 그래서 양호한 접착력이 얻어질 수 있다. 돌출 형상에 있어서, 폭(w)은 동박 표면에서 뿌리 부분의 길이이고, 높이(h)는 박막 표면으로부터 피크(상부)까지의 높이이다.

또한, 본 발명의 실시 예에 있어서, 조화처리된 표면에서 돌출 부분의 형상의 면비[높이/폭]는 1.2 내지 3.5이다. 면비[높이/폭]를 1.2 내지 3.5로 만드는 이유는, 면비가 1.2보다 작은 경우에 절연 수지와의 접착력이 충분하지 못한 반면에, 면비가 3.5보다 크면 높아지는 경우에 조화처리된 돌출 부분들이 동박으로부터 떨어져 나갈 가능성이 높아지기 때문이다.

또한, 본 발명의 실시 예에 있어서, 바람직하게는 조화처리가 적용되고 그래서 레이저 현미경에 의해서 결정되는 돌출부들의 3차원적 표면적은 A로부터 투영하여 보았을 때 2차원적 표면적에 비해서 3배 이상 크다. 조화처리를 적용하고 그래서 레이저 현미경에 의해서 얻어지는 3차원적 표면적이 2차원적 표면적 보다 3배 이상으로 큰 이유는, 만일 접촉면적의 표면적이 3배 보다는 작은 경우에 수지 기판과의 접촉 면적의 감소로 인하여 접착력이 저하되고, 그래서 회로 권선 형성단계(도 1에서, 단계 8)에서의 식각, 회로 권선들이 단부에 대한 무전해 주석(Sn) 도금단계에서의 도금 처리, 블라인드 비어 홀 등을 형성하는 소프트 식각에서 상기 처리에서 사용된 화학물질들은 동박과 수지 기판 사이의 인터페이스 내로 침투하는 것이 방지될 수 없다. 또한, 이것은 기초 동박의 표면과 조화처리 입자들과 소프트 식각제의 접촉 면적이 작기 때문이며, 그래서 소프트 식각에서 식각 속도는 느려진다.

본 발명의 실시 예에 있어서, 조화처리된 입자의 형상과 표면 거칠기 그리고 표면적의 적당한 제어는 표면적의 증가와 앵커 효과에 의한 접착력의 증가를 야기하여 결국에는 열-저항 고착에서 개선이 이루어진다. 또한, 레이저 처리에 의해서 블라인드 비어를 형성한 후에, 그 효과들은 비어 홀들의 바닥 부분의 얼룩제거할 때 조화처리된 부분에서 잔류하는 수지를 감소시키고 표면적의 증가에 의해서 양호한 소프트 식각 특성을 부여하게 된다.

본 발명의 실시 예에 있어서, 기초 동박에 조화처리를 적용하는 경우에 조화처리의 양은 바람직하게는 1㎡ 당 3.56 내지 8.91g(동등한 두께: 0.4 내지 1.0㎛)이다. 조화처리의 양이 1㎡ 당 3.56 내지 8.91g로 조절되어야 하는 이유는, 상기 범위는 기초 동박(처리되지 않은 동박) 위로 조화처리 입자들을 증착하기에 최적이고 그래서 표면 거칠기 Rz는 0.05 내지 0.30㎛로 증가하거나 또는 표면 거칠기 Ra는 0.02 내지 0.05㎛로 증가한다. 여기에서, 동박과 같이, 0.30㎛ 이하의 표면 거칠기 Ra와 0.80㎛ 이하의 표면 거칠기 Rz를 갖는 것이 바람직하게 사용된다.

본 발명의 실시 예에 있어서, 기초 동박의 표면에 제공될 조화처리된 표면은 Cu; 또는 Cu와 Mo의 합금; 또는 Cu나 Cu와 Mo의 합금에서 Ni, Co, Fe, Cr, V 및 W의 그룹으로부터 선택된 원소의 적어도 한 타입을 함유한 구리합금;에 의해서 형성된다. 원하는 형상을 갖는 조화처리된 표면(돌출부들)은 Cu입자들 또는 Cu와 Mo의 합금 입자들에 의해서 얻어진다.

바람직하게는, Ni, Co, Fe, Cr, V 및 W의 그룹으로부터 선택된 원소의 적어도 한 타입을 함유하는 둘 또는 그 이상의 원소들을 Cu나 Cu와 Mo의 합금에 첨가하여 조화처리 입자들을 형성함으로써, 더욱 향상된 균일성을 갖는 돌출부들이 바람직하게 얻어진다.

조화처리 입자들에 함유된 Mo, Ni, Co, Fe, Cr, V 및 W의 그룹으로부터 선택된 요소의 적어도 한 타입은 Cu의 존재 량의 20%에 대하여 0.01ppm으로 산정된다. 이것은 왜냐하면 존재 량이 0.01㎛ 보다 작으면 원하는 효과를 기대할 수 없는 반면에, 존재 량이 20%를 초과하는 경우에 합금 조성물에 대하여 회로패턴을 식각하는 경우에 용해가 어려워지기 때문이다. 또한, 균등한 돌출부들을 얻기 위해서, 다양한 처리용액의 성분, 전류 밀도, 용해 온도 및 처리 시간이 최적화된다.

또한, 수지 기판과의 접착력, 내열성, 화학적 저항성, 분말 낙하 특성 등을 개선하기 위해서 Ni, Ni합금, Zn 및 Zn합금으로 이루어진 그룹으로부터 선택된 적어도 한 타입의 금속으로 이루어진 금속 도금층이 조화처리 입자들의 표면들에 제공된다(도 1 단계 2).

이러한 목적들을 달성하기 위해서, Ni, Ni합금, Zn 또는 Zn합금의 금속 증착 량은 0.05mg/dm² 내지 10mg/dm²이다.

상기 금속 도금 층에서, 바람직하게는 Cr 도금(크로메이트 도금) 또는 크로메이트 코팅으로 이루어진 녹방지 층이 형성된다.

또한, 바람직하게는, 실란 커플링 처리가 녹방지 층에 적용된다(도 1, 단계 5).

본 발명의 실시 예에 있어서, 금속 도금층으로서 Ni-Zn 합금 도금이 적용되는 경우에, 바람직하게는 다음 방정식 1에서 보여지는 Zn 함량(wt%)은 6% 내지 30%이고, Zn은 0.08mg/dm² 이상의 양으로 증착된다.

Zn 함량(wt%) = Zn 증착 량/(Ni 증착 량 + Zn 증착 량) ×100 .....(1)

Zn의 증착 량은 동박과 수지 기판의 내열성과 화학적 저항성의 개선을 위해서 미리 정해진다. 내열성은 Ni-Zn 합금에 있는 Zn 함량(wt%)이 6% 보다 작으면 개선되지 않으며, 만일 그 함량이 30% 보다 크면 화학적 저항성이 빈약해진다. 두 가지 모두에 해당하지 않는 것이 바람직하다.

또한, Zn은 0.08mg/dm² 이상으로 바람직하게 증착된다. Zn을 0.08mg/dm² 이상으로 증착하는 이유는 만일 그 양이 0.08mg/dm² 보다 작으면 내열성의 개선과 내열성의 효과를 기대할 수 없기 때문이다.

또한, Ni는 0.45 내지 3mg/dm² 범위로 바람직하게 증착된다. 만일 Ni의 증착 량이 0.45mg/dm² 보다 작으면 내열성의 개선을 기대할 수 없고 반면에 만일 Ni의 증착 량이 3mg/dm² 보다 크면 소프트 에칭 특성이 발휘되는 것에 부정적 영향이 작용할지 모른다는 우려가 존재하므로, 상기 범위에서 Ni의 증착 량은 내열성이 개선되고 소프트 에칭 특성들에 영향을 끼칠 수 있다.

녹 방지 층에서, 필요에 따라서, 조화처리된 동박과 수지 기판 사이에서 접착력을 개선하기 위하여 실란 커플링 처리에 의해서 처리된다(도 1, 단계 4).

실란 커플링제는 에폭시-기지, 아미노-기지, 메타크릴-기지, 비닐-기지, 메르캅토-기지 및 다른 제제 중에서 관련된 수지 기판에 따라서 적당히 선택될 수 있다.

고주파수 호환성 기판에서 사용되는 수지 기판에 대하여, 바람직하게는 특별히 훌륭한 친화성을 갖는 에폭시-기지, 아미노-기지 또는 비닐-기지 커플링제가 선택된다. 유연한 인쇄회로기판에서 사용되는 폴리이미드에 대하여, 바람직하게는 특별히 훌륭한 친화성을 갖는 아미노-기지 커플링제가 선택된다.

동 피복 적층판의 제조(도 1, 단계 7)

수지 기판으로서 다양한 성분들을 함유하는 중합체 수지가 사용될 수 있다.

강체 회로기판 또는 IC-용도 인쇄회로기판에 대하여, 페놀수지나 에폭시수지가 주로 사용된다. 폴리이미드 또는 폴리아미드-이미드는 유연한 기판에 대하여 주로 사용된다.

미세 패턴(고밀도) 회로기판 또는 고주파수 기판에 대하여, 양호한 차원적 안정성을 갖는 재료, 뒤틀림과 비틀림이 작은 재료, 작은 열수축을 나타내는 재료 및 다른 재료로서 high glass transition poit(Tg)를 갖는 내열 수지가 사용된다.

내열수지로서, 예를 들면 내열 에폭시수지, BT(bismaleimide triazine; 비스말레이미드 트리아진) 수지, 폴리이미드, 폴리아미드 이미드, 폴리에테르 이미드, 폴리에테르 에테르 케톤, 폴리페닐렌 에테르, 폴리페닐렌 옥사이드, 시안산 에스테르 수지 등을 들 수 있다.

동 피복 적층판을 제조하기 위해서 조화처리된 동박을 수지기판에 결합하는 방법으로서, 고온 압축방법, 연속 압연 적층법, 연속 벨트 압축방법 등이 적용될 것이다. 고온 압축방법은 바인더 등을 사용하지 않고 수행될 수 있다.

또한, 다른 방법으로서, 조화처리된 동박의 표면에 수지를 용융 상태로 혹은 용매에 용해된 상태로 피복한 후 열처리로 수지를 경화시키는 방법이 있다.

최근에, 에폭시 수지나 폴리이미드와 같은 접착제 수지로 덮히고 상기 접착제 수지는 반-경화된 상태(B 단계)인 조화처리된 표면을 갖는 동박으로 구성된 수지-피복 동박이 회로 형성을 위한 동박으로서 사용되어 왔다. 접착제가 사용된 수지의 일측면은 다층 인쇄회로기판이나 유연한 인쇄회로기판을 제조하도록 수지 기판에 고온 가압 결합된다. 이러한 방법에 있어서, 동박과 수지 기판 사이의 접착력은 마이크로 조화처리에 의해서 향상된다. 그러므로, 이것을 본 발명과 결합하여, 양호한 접착력을 갖는 동 피복 적층판이 제조될 수 있고, 그 결과는 더욱 효과적이다.

전기신호의 전달속도가 빨라지는 경우, 수지기판의 질이 특성 임피던스, 신호전달속도 등에 중요한 영향을 가지며, 그러므로 유전체 상수, 유전체 손실 및 다른 특성들이 훌륭한 기초 재료는 인쇄회로기판을 사용하는 고주파 회로에 대하여 적당한 수지 기판으로서 수요가 있다. 이것을 만족시키기 위해서 다양한 재료들이 제안되었다. 예를 들면, 전기신호들의 고속 전달을 위해서, 작은 유전체 상수와 작은 유전체 손실을 갖는 수지 기판으로서, 액정 중합체, 폴리에틸렌 플루오라이드, 이소시아네이트 화합물, 폴리에테르이미드, 폴리에테르에테르케톤, 폴리페닐렌 에테르 등을 들 수 있다.

본 발명의 실시 예의 조화처리된 동박을 사용하는 동 피복 적층판은 동박과 수지 기판 사이의 접착력이 훌륭하고, CO₂ 가스 레이저나 다른 레이저에 의해서 블라인드 비어홀로 형성될 수 있다. 그러므로, 블라인드 비어홀의 형성단계에 있어서, 식각후에, 보오링, 얼룩제거(desmearing), 소프트 식각, 구리 도금 및 다른 처리가 수행되며, 동박과 수지기판 사이에서 벗겨지는 문제점 없이 이것을 사용하는 것이 가능하다.

블라인드 비어홀은 인쇄회로기판의 단지 일측이 개방되는 비어이고, Japan Electronics Parking and Circuits Association에 의해서 편집된 공보 "Printed Circuit Terminology"에 기재되어 있다.

위에서 설명한 바와 같이, 본 발명의 실시 예의 동 피복 적층판에 따르면, CO₂ 레이저나 다른 레이저에 의해서 블라인드 비어홀로 형성하는 단계, 보링단계, 얼룩제거단계, 소프트 식각단계, 구리 도금단계 및 다른 처리가 쉽게 수행될 수 있다. 따라서, 레이저의 조사 에너지나 다른 처리 조건들, 적당히 최적화된 조건들이 수지기판의 두께와 수지의 타입에 따라서 선택될 수 있다. 또한, 최적화된 조건들은 구리 피복 적층판에서 홀들을 형성하는 방법, 홀들의 내부와 바닥을 얼룩제거하는 방법, 얼룩제거 후에 홀들의 측면들과 바닥부분에 대한 무전해 도금을 전처리하는 소프트 식각방법들에 대하여 선택될 수 있고, 그래서 원하는 위치에 최적 홀들을 형성할 수 있게 된다.

예들

본 발명의 실시 예를 기초한 예들에 대하여 보다 상세한 설명이 주어질 것이며, 본 발명은 이것으로서 제한되지는 않는다.

본 발명의 실시 예의 동박의 표면처리단계들이 도 1의 공정 다이어그램을 참조하여 박막 형성단계로부터 설명될 것이다.

(1) 박막 형성단계(단계 1)

기초 동박(처리되지 않은 동박)이 다음의 도금욕과 도금 조건에 의해서 생산되었다.

(도금욕과 도금 조건들)

황산 구리: 구리 농도로서 50 내지 80g/ℓ

황산의 농도: 30 내지 70g/ℓ

염소의 농도: 0.01 내지 30ppm

용해 온도: 35 내지 45℃

전류 밀도: 20 내지 50A/dm²

(2) 조화처리 단계(단계 2)

기초 동박의 표면의 조화처리가 조화처리 도금 공정 1의 순서로 수행되었고, 조화처리 도금공정 2는 다른 조건들을 갖는다.

(조화처리 도금공정 1: 단계 2a)

황산 구리: 구리 농도로서 5 내지 10g/ℓ

황산의 농도: 30 내지 120g/ℓ

몰리브덴산 암모늄: Mo 금속으로서 0.1 내지 5.0g/ℓ

용해 온도: 20 내지 60℃

전류 밀도: 10 내지 60A/dm²

(조화처리 도금공정 2: 단계 2b)

황산 구리: 구리 농도로서 20 내지 70g/ℓ

황산의 농도: 30 내지 120g/ℓ

용해 온도: 20 내지 65℃

전류 밀도: 5 내지 65A/dm²

(3) 금속도금 층 형성단계(단계 3)

금속 도금층이 다음의 도금욕과 도금 조건에 의해서 적용되었다. Ni 도금이 적용되는 경우에, Zn 도금이 그것의 상부에 적용되었다. Ni-Zn 도금이 적용되는 경우에 Zn 도금은 적용되지 않았다.

(Ni 도금: 단계 3a)

황산 니켈 6수화물: 240g/ℓ

염산 니켈 6수화물: 45g/ℓ

붕산: 30g/ℓ

차아인산 나트륨: 5g/ℓ

용해 온도: 50℃

전류 밀도: 0.5A/dm²

(Zn 도금: 단계 3b)

황산 아연 7수화물: 24g/ℓ

수산화나트륨: 85g/ℓ

용해 온도: 25℃

전류 밀도: 0.4A/dm²

(Ni-Zn 합금 도금: 단계 3c)

황산 니켈: 니켈농도로서 0.1g/ℓ내지 200g/ℓ, 바람직하게는 20g/ℓ내지 60g/ℓ

황산 아연: 아연농도로서 0.1g/ℓ내지 100g/ℓ, 바람직하게는 0.05g/ℓ내지 50g/ℓ

황산 암모늄: 0.1g/ℓ내지 100g/ℓ, 바람직하게는 0.5g/ℓ내지 40g/ℓ

용해 온도: 20 내지 60℃

pH: 2 내지 7

전류 밀도: 0.3 내지 10A/dm²

(4) 녹 방지 처리(단계 4)

금속-도금 층 처리 후에, Cr 도금이 다음의 도금욕과 도금 조건에 의해서 수행되었다.

(Cr 도금)

무수 크롬: 0.1g/ℓ내지 100g/ℓ

용해 온도: 20 내지 50℃

전류 밀도: 0.1 내지 20A/dm²

(5) 실란 처리(단계 5)

녹방지 도금 공정 후에, 실란 커플링 처리가 다음의 처리용액과 처리 조건에 의해서 수행되었다.

실란 종: γ-아미노프로필트리메쏘실란

실란 농도: 0.1g/ℓ내지 10g/ℓ

용해 온도: 20 내지 50℃

테스트 시편들의 준비

단계 2 내지 5에 따른 표면처리를 상기한 단계 1에 따른 전기도금 조건하에서 형성된 처리되지않은 동박에 적용하여 얻은 표면 조화처리 동박들이 테스트 종으로서 제공되었고, 테스트 시편들을 준비하기 위해서 표 1에 나타낸 다양한 평가에 대하여 적당한 크기와 형태로 처리되었다. 테스트 시편들의 특징적인 값들이 표 1에 나타나 있다.

테스트 시편들의 특징들의 평가

(1) 금속의 증착 량의 측정

분석을 위해서 형광 X-레이 분광계(Rigaku Corporation사에 의해서 제조된 ZSX Primus, 분석 직경: 35Φ)가 사용되었다.

(2) 표면 거칠기의 측정

표면 거칠기 측정장치(Kosaka Laboratory Ltd.에 의해서 제조된 SE1700)가 측정을 위해서 사용되었다.

(3) 면비의 계산

FIB에 의해서 얻어진 조화처리 입자들의 단면은 스캐닝 타입 전자현미경(SEM)에 의해서 폭과 높이가 측정되었다. "높이-폭"의 수치가 면비로서 결정되었다.

도 2에 도시된 바와 같이, 폭은 동박 표면의 뿌리부분의 길이이고, 높이는 동박 표면의 뿌리부분으로부터 피크까지의 길이의 측정값이다.

(4) 표면적의 계산

레이저 현미경(Keyence Corporation에 의해서 제조된 VK8500)이 3차원 표면적을 측정하기 위해서 사용되었다. 도 2의 상부(A)로부터 본 측정의 필드 영역이 3차원 표면적으로서 정의되었다. "표면적 비율 = 3차원 표면적÷2차원 표면적"의 수치가 표면적 비율로서 정의되었다.

(5) 초기 고착(초기 고착 강도의 측정)

도 3에 도시된 바와 같이, 테스트 시편들이 수지 기판재료에 결합되었고, 고착 강도에 대하여 측정되었다. 수지기판으로서 상업적으로 유용한 폴리이미드 수지로 제조된 것이 사용되었다(Ube Industries Ltd.사에 의해서 제조된 UPILEX-25VT).

Tensilon 테스터(Toyo Seiki Seisakusho Ltd.사에 의해서 제조됨)를 사용하여 고착 강도가 발견되었고, 1mm의 폭을 갖는 회로 권선들에 수지 기판을 고착시킨 후에 각각의 테스트 시편을 식각하였고, 이중 사이드 테이프에 의해서 수지 측면을 스테인레스 스틸 시이트에 고정시키고 회로 권선들을 50㎜/min의 비율로 90도 방향으로 벗겨내었다. 0.8kN/m 이상의 초기 고착은 통과로서 판단하였다. 판단 기준을 표 1에 나타내었다.

(6) 내열성(열처리 후에 고착 강도의 측정)

수지 기판과의 고착 후에 테스트 시편들이 150℃의 온도에서 168시간동안의 열처리 후에 고착 강도를 측정하였다.

90% 또는 그 이상의 초기 peel 강도의 내열성이 판단으로서 측정되었다. 판단 기준을 표 1에 나타내었다.

(7) 화학적 저항성(산 처리 후의 고착 강도의 측정)

수지 기판들에 대한 고착 후에 테스트 시편들이 상온에서 1시간 동안에 물:염화수소산 = 1:1 비율의 염화수소산 용액에 테스트 시편들을 침지한 후에 고착 강도에 대하여 측정되었다.

0.8kN/m 이상의 화학적 저항성은 통과로서 판단하였다. 판단 기준을 표 1에 나타내었다.

(8) 회로 회로형성능력(권선 회로들의 단부들에서 잔류 구리의 측정)

수지 기판과의 고착 후에 각각의 테스트 시편은 1㎜의 폭의 회로 권선들에 대하여 식각되었다. 권선 회로들의 단부에서(동박과 수지 기판 사이의 인터페이스) 잔여 구리의 폭이 측정되었다.

3.0㎛ 미만의 회로 회로형성능력가 통과로서 판단하였다. 판단 기준을 표 1에 나타내었다.

(9) 전송특성(고주파수 대역에서 전달 손실의 측정)

표면 처리된 테스트 시편들이 수지 기판에 결합되었고, 신호전송특성을 측정하기 위한 샘플이 준비되어 고주파수 대역에서의 전달 손실에 대하여 측정되었다. 수지기판으로서 상업적으로 유용한 폴리페닐렌 에테르 수지로 제조된 것이 사용되었다(Panasonic Electric Works Co., Ltd.사에 의해서 제조된 MEGTRON).

전달의 측정 및 평가를 위하여, 1 내지 25GHz 범위에서의 측정에 적합한 공지된 스트립선로 공명기(stripline resonator) 방법(마이크로 스트립 구조의 S21 매개변수 측정하는 방법: 50㎛의 유전체 두께, 1.0㎜의 컨덕터 길이, 12㎛의 컨덕터 두께, 120㎛의 컨덕터 회로 폭, 및 커버 레이 필름이 없는 상태에서 50Ω의 특성 임피던스)이 5GHz의 주파수에서 신호전달손실(dB/100㎜)을 측정하기 위해 사용되었다.

신호전송특성으로서, 25dB/100㎜ 미만의 전달 손실이 통과로서 판단되었다. 판단 기준을 표 1에 나타내었다.

(10) 소프트 에칭 특성들(조화처리된 표면의 식각 량의 측정)

조화처리되지 않은 표면에서 각각의 테스트 시편이 표시되었고, 폭을 측정하였다. 그런 후에, 25℃의 온도에서 120초 동안에 소프트 식각액(Mitsubishii Gas Chemical Co., Inc.에 의해서 제조된 CPE-920)에 침지하였고, 테스트 시편이 다시 중량을 측정하였다. 식각된 하중은 소프트 에칭의 전후에 중량의 변화로부터 계산되었고, 에칭에 의해서 제거된 두께로 변환되었다.

1.0㎛ 이상의 식각의 경우의 소프트 에칭 특성이 통과로서 판단되었다. 판단 기준을 표 1에 나타내었다.

[예 1: 단지 조화처리만]

기초 동박(처리되지 않은 동박)의 표면은 표 1에 나타낸 조화처리의 증가된 양을 제공하도록 조화처리되고, 도 2에 도시된 바와 같이, 날카로운 팁 돌출 입자들로 이루어진 조화처리된 표면을 제공한다. 면비와 이때의 표면적 비가 표 1에 나타나 있고, 금속 도금층, 녹 방지 도금층 및 실란 처리된 층이 형성되지 않는다.

이렇게 조화처리된 동박을 사용하여 초기 고착, 내열성, 화학적 저항성, 회로 형성에서의 특성, 전송특성 및 소프트 에칭 특성들의 평가 결과가 표 1에 나타나 있다.

[예 2 내지 6 및 11]

기초 동박(처리되지 않은 동박)의 표면들이 표 1에 나타낸 조화처리의 증가된 양을 부여하도록 조화처리되었고, 도 1에 도시된 바와 같이 날카로운 팁 돌출 입자들로 구성된 조화처리된 표면을 얻도록 금속 도금층들, 녹 방지 도금층들, 실란 처리된 층들을 갖도록 형성되었다. 이때의 면 비와 표면적 비가 표 1에 나타나 있다. 이러한 표면들의 각각에서, Ni의 금속 도금층, Zn의 금속 도금층, 그리고 표 1에 나타낸 증착 량을 갖는 Cr의 녹 방지 도금층이 순서대로 형성되었다. 끝으로, 실란 처리된 층이 형성되었다.

초기 고착, 내열성, 화학적 저항성, 회로 형성에서의 측성, 전송특성 및 이렇게 조화처리된 동박들을 사용하는 소프트 에칭 특성들의 평가 결과들이 표 1에 나타내었다.

[예 7 내지 10]

기초 동박(처리되지 않은 동박)의 표면들이 표 1에 나타낸 조화처리의 증가된 양을 부여하도록 조화처리되었다. 이때의 면 비와 표면적 비가 표 1에 나타나 있다. 이러한 표면들의 각각에서, Ni-Zn으로 이루어진 금속 도금층, 그리고 표 1에 나타낸 증착 량을 갖는 Cr의 녹 방지 도금층이 순서대로 형성되었다. 끝으로, 실란 처리된 층이 형성되었다. 이렇게 조화처리된 동박들을 사용하여 예 1에 대하여 얻은 것과 같은 평가의 결과들이 표 1에 나타나 있다.

[비교예 1]

기초 동박(처리되지 않은 동박)의 표면이 조화처리 및 금속 도금층을 제공함이 없이 Cr의 녹 방지 도금층과 실란 처리된 층을 갖도록 연속적으로 형성되었다.

이렇게 조화처리된 동박들을 사용하여 예 1에 대하여 얻은 것과 같은 평가의 결과들이 표 1에 나타나 있다.

[비교예 2]

기초 동박(처리되지 않은 동박)의 표면이 조화처리되지 않고, Ni의 금속 도금층, Zn의 금속 도금층, 및 표 1에 나타낸 증착 량을 갖는 Cr의 녹 방지 도금층을 갖도록 연속적으로 형성되었다. 끝으로, 실란 처리된 층이 형성되었다.

[비교예 3 내지 5]

기초 동박(처리되지 않은 동박)의 표면이 표 1에 나타낸 바와 같은 조화처리의 증가된 양을 주도록 조화처리되었다. 이때의 면비와 표면적 비가 표 1에 나타내었다.. 이러한 표면들이 각각에서, Ni의 금속 도금층, Zn의 금속 도금층, 및 표 1에 나타낸 증착 량을 갖는 Cr의 녹 방지 도금층을 갖도록 연속적으로 형성되었다. 끝으로, 실란 처리된 층이 형성되었다.

[비교예 6]

기초 동박(처리되지 않은 동박)의 표면이 조화처리되지 않았고, Ni-Zn으로 이루어진 금속 도금층, 및 표 1에 나타낸 증착 량을 갖는 Cr의 녹 방지 도금층을 갖도록 연속적으로 형성되었다. 끝으로, 실란 처리된 층이 형성되었다.

평가에 있어서, 표 1에 나타낸 판단 기준이 다음과 같다. 이중 원: VG(매우 좋음), O : 좋음, G : (좋음) 또는 양호, 및 x: P(나쁨) : 표준.

평가 항목들에서의 판단 기준은 다음과 같다.

초기 고착(kN/m)

VG: 1.0 이상, G: 0.8 이상, 그러나 1.0 미만, 그리고 P: 0.8 미만

내열성 [열적 저항 테스트 후의 고착의 생존율(%)]

VG: 90 이상, G: 72 이상, 그러나 90 미만, 그리고 P: 72 미만

화학적 저항성 [화학적 저항성 테스트 후의 고착(kN/m)]

VG: 1.0 이상, G: 0.8 이상, 그러나 1.0 미만, 그리고 P: 0.8 미만

회로 회로형성능력 [회로 권선의 단부에서의 잔류 구리의 측정(㎛)]

VG: 1.0 미만, G: 1.0 이상, 그러나 3.0 미만, 그리고 P: 3.0 이상

전송특성 [5 GHz의 주파수에서 전달 손실(dB/100㎜)]

VG: 15 미만, G: 15 이상, 그러나 25 미만, 그리고 P: 25 이상

소프트 에칭 특성[소프트 식각액에서의 용해 량(㎛)]

VG: 1.4 이상, G: 1.0 이상, 그러나 1.4 미만, 그리고 P: 1.0 미만

표 1에 나타낸 바와 같이, 예 1에 있어서, 조화처리된 박막의 거칠기, 조화처리의 증가된 양, 면비, 표면적비가 해당 범위내에 있고, 회로 형성능력, 신호 전송특성 및 소프트 식각 특성이 훌륭하였다. 그러나, 금속 도금층, 녹 방지 도금층 및 실란 처리 층이 적용되지 않았다. 그러므로, 예 2 내지 4 등과 비교하였을 때, 초기 접착력, 내열성, 및 화학적 저항성은 약간 작다(전체 평가: G).

예 2 내지 4에 있어서, 금속 도금층, 녹 방지 도금층 및 실란 처리 층이 적용되었고, 그러므로 조화처리된 박막의 거칠기, 조화처리의 증가된 양, 면비, 표면적비가 해당 범위 내에 있고, 평가 항목들은 양호한 범위 내에 있다(전체 평가: VG).

예 5에 있어서, 금속 도금층, 녹 방지 도금층 및 실란 처리 층이 형성되었고, 조화처리의 증가된 양과 면비가 해당 범위 내에 있다. 그러나, 그들이 값은 큰 편이어서, 회로 형성능력, 전송특성 및 소프트 식각 특성은 약간 낮다(전체 평가: G).

예 6에 있어서, 금속 도금층, 녹 방지 도금층 및 실란 처리 층이 형성되었고, 면비와 표면적비가 기준 내에 있다. 그러나, 그들이 값은 작은 편이어서, 소프트 식각 특성은 약간 낮다(전체 평가: G).

예 7 내지 9에 있어서, 금속 도금층, 녹 방지 도금층 및 실란 처리 층이 형성되었다. 조화처리된 박막의 거칠기, 조화처리의 증가된 양, 면비, 표면적비가 해당 범위내에 있고, 합금 조성물들이 적당한 범위로 적용되었고, 그 결과 평가 항목들은 양호한 범위 내에 있다(전체 평가: VG).

예 10에 있어서, 금속 도금층, 녹 방지 도금층 및 실란 처리 층이 형성되었고, Ni의 증착량은 약간 큰 편이어서, 소프트 식각 특성은 약간 낮다(전체 평가: G).

예 11에 있어서, 조화처리의 증가된 양, 조화처리 폭, 및 조화처리 높이가 기준 내에 있다. 그러나, 그 값들이 작아서 초기 접착력, 내열성, 화학적 저항성 및 소프트 식각 특성은 약간 낮다.

비교 예 1에 있어서, 조화처리 및 금속 도금은 수행되지 않았고, 따라서 소프트 식각 특성은 양호하지만, 초기 접착력, 내열성 및 화학적 저항성은 기준 아래에 해당하였다(전체 평가: P).

비교 예 2에 있어서, 표면처리가 수행되었지만 조화처리는 수행되지 않았고, 따라서 소프트 식각 특성은 기준 아래에 해당하였다(전체 평가: P).

비교 예 3에 있어서, 조화처리의 증가된 양, 조화처리 높이 및 면 비가 기준 밖에 있고, 그러므로 회로 형성에서의 특성, 전송특성 및 소프트 식각 특성은 기준 아래에 해당하였다(전체 평가: P).

비교 예 4에 있어서, 조화처리의 증가된 양, 조화처리 높이 및 조화처리 높이가 기준 밖에 있고, 그러므로 소프트 식각 특성은 기준 아래에 해당하였다(전체 평가: P).

비교 예 5에 있어서, 조화처리의 증가된 양이 작고, 조화처리 폭, 조화처리 높이 및 면 비가 작으며, 그러므로 초기 접착력, 내열성, 화학적 저항성 및 소프트 식각 특성은 기준 아래에 해당하였다(전체 평가: P).

비교 예 6에 있어서, 조화처리는 수행되지 않았고, 그러므로 소프트 식각 특성은 기준 아래에 해당하였다(전체 평가: P).

위에서 설명한 바와 같이, 본 발명의 실시 예의 조화처리된 동박은 수지기판과의 초기 접착력, 내열성, 화학적 저항성, 회로 형성에서의 특성, 신호 전송특성 및 소프트 식각 특성을 만족시키며 산업상 이용가능성이 훌륭한 조화처리된 동박이다. 또한, 본 발명의 실시 예의 동박의 조화처리 방법에 따르면, 수지기판과의 접착력이 훌륭하고 화학적 저항성과 소프트 식각 특성을 산업적으로 만족시키는 조화처리된 동박이 제조될 수 있다. 또한, 본 발명의 실시 예의 동 피복 적층판과 인쇄회로기판은 수지기판과 동박 사이의 접착 강도가 강한 훌륭한 효과를 가지며, 회로 형성에서 화학적 저항성이 존재하고, 소프트 식각 특성이 만족된다.

Claims

기초 동박(처리되지않은 동박)의 표면 거칠기 Rz에 대하여 0.05 내지 0.3㎛만큼 Rz를 증가시키고 상기 기초 동박의 표면 거칠기 Ra에 대하여 0.02 내지 0.05㎛만큼 Ra를 증가시키기 위해서 상기 기초 동박의 적어도 한 표면을 조화처리하여 얻어지고, 조화처리 후의 표면 거칠기 Rz가 1.1㎛ 이하, 표면 거칠기 Ra가 0.35μm 이하인 조화처리된 표면을 갖는 동박에 있어서,
상기 조화처리된 표면은 0.3 내지 0.8㎛의 폭과 0.4 내지 1.8㎛의 높이 그리고 1.2 내지 3.5의 면비[높이/폭]를 갖는 날카로운 팁 돌출형상의 입자들을 조화처리하여 형성되며,
상기 조화처리된 표면의 3차원 표면적 대 2차원 표면적의 비는 3 이상인 것을 특징으로 하는 동박.
삭제
청구항 1에 있어서, 상기 조화처리된 표면은 Ni, Ni합금, Zn, 및 Zn합금중 어느 것의 금속 도금층이 주어지는 것을 특징으로 하는 동박.
청구항 3에 있어서, 상기 금속 도금층의 표면은 Cr 도금, Cr 합금 도금 및 크로메이트 도금중 어느 것의 녹 방지 처리가 제공되는 것을 특징으로 하는 동박.
청구항 4에 있어서, 상기 녹 방지 처리를 받는 표면은 실란 커플링 처리가 제공되는 것을 특징으로 하는 동박.
조화처리된 동박의 제조방법으로서,
Cu 또는 Cu합금에 의해서 비-표면-처리된 기초 동박을 조화처리하여 그것의 표면 거칠기 Rz가 상기 기초 동박의 표면 거칠기 Rz에 비해서 0.05 내지 0.3㎛만큼 증가하고, 그것의 표면 거칠기 Ra가 상기 기초 동박의 표면 거칠기 Ra에 비해서 0.02 내지 0.05㎛만큼 증가하는 단계; 그리고
조화처리된 표면을 형성하는 단계 - 상기 조화처리된 표면은 1.1㎛ 이하의 조화처리 후의 표면 거칠기 Rz와 0.35μm 이하의 조화처리 후의 표면 거칠기 Ra를 가지며, 0.3 내지 0.8㎛의 폭, 0.4 내지 1.8㎛의높이, 및 1.2 내지 3.5의 면비[높이/폭]를 갖는 날카로운 팁 돌출 형상의 조화처리 입자들로 이루어짐 -;를
포함하며, 상기 조화처리된 표면의 3차원 표면적 대 2차원 표면적의 비는 3 이상인 것을 특징으로 하는, 조화처리된 동박의 제조방법.
청구항 6에 있어서, 조화처리의 양(조화처리에 의한 증착의 중량)은 1㎡ 당 3.56 내지 8.91g(동등 두께: 0.4 내지 1.0㎛)인 조화처리된 동박의 제조방법.
청구항 6 또는 7에 있어서, 상기 구리합금은 Cu와 Mo의 합금 또는 Ni, Co, Fe, Cr, V 및 W로 이루어진 그룹으로부터 선택된 적어도 한 타입의 요소와 Cu의 합금을 포함하는 조화처리된 동박의 제조방법.
청구항 6 또는 7에 있어서, Ni, Ni합금, Zn 및 Zn합금으로 이루어진 그룹으로부터 선택된 적어도 한 타입의 금속 도금층을 상기 조화처리된 표면상에 형성하는 단계를 더 포함하는 조화처리된 동박의 제조방법.
청구항 9에 있어서, 상기 금속 도금층 상에 Cr 도금, Cr합금 도금, 및 크로메이트 처리중 어느 것에 의해서 녹 방지 처리를 수행하는 단계를 더 포함하는 조화처리된 동박의 제조방법.
청구항 10에 있어서, 상기 금속 도금층에 실란 커플링 층을 형성하는 단계를 더 포함하는 조화처리된 동박의 제조방법.
청구항 1, 3, 4, 및 5 중 어느 한 항에 기재된 조화처리된 동박 또는 청구항 6 또는 7에 기재된 제조방법에 의해서 제조된 조화처리된 동박을 수지기판의 일면이나 양면에 고착시켜서 형성되는 동박 적층 판.
청구항 12에 기재된 동박 적층 판을 사용하는 인쇄회로기판.