KR101451489B1

KR101451489B1 - 전자 회로 및 그 형성 방법 그리고 전자 회로 형성용 동장 적층판

Info

Publication number: KR101451489B1
Application number: KR1020127018209A
Authority: KR
Inventors: 게이스케 야마니시; 료 후쿠치; 겐조 가미나가
Original assignee: 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤
Priority date: 2010-01-15
Filing date: 2011-01-07
Publication date: 2014-10-17
Also published as: TW201139755A; EP2525633A1; KR20120115310A; WO2011086972A1; EP2525633A4; JPWO2011086972A1; CN102714915A; TWI500824B; JP5248684B2; SG181906A1; CN102714915B; MY154122A; US20120318568A1

Abstract

수지 기판의 편면 또는 양면에 형성된 구리 또는 구리 합금의 박으로 이루어지는 층 (A), 그 (A) 층 상의 일부 또는 전체면에 형성된 구리 또는 구리 합금의 도금층 (B), 상기 (B) 층 상의 일부 또는 전체면에 형성된 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C), 추가로 그 층 (C) 상에 형성한 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 로 구성되는 적층체로서, 상기 (A) 층, (B) 층, (C) 층 및 (D) 층의 적층부의 일부를 수지 기판 표면까지 에칭하여 제거함으로써 형성된 구리 회로로 이루어지는 것을 특징으로 하는 전자 회로. 회로 폭이 균일한 회로를 형성할 수 있고, 패턴 에칭에서의 에칭성의 향상, 쇼트나 회로 폭의 불량의 발생을 방지하는 것을 과제로 한다.

Description

전자 회로 및 그 형성 방법 그리고 전자 회로 형성용 동장 적층판{ELECTRONIC CIRCUIT, METHOD FOR FORMING SAME, AND COPPER CLAD LAMINATE FOR ELECTRONIC CIRCUIT FORMATION}

본 발명은, 에칭에 의해 회로 형성을 실시하는 전자 회로 및 그 형성 방법 그리고 전자 회로 형성용 동장 (銅張) 적층판에 관한 것이다.

전자·전기기기에 인쇄 회로용 동박이 널리 사용되고 있는데, 이 인쇄 회로용 동박은, 일반적으로 합성 수지 보드나 필름 등의 기재에 접착제를 개재하여, 혹은 접착제를 사용하지 않고 고온 고압하에서 접착하여 동장 적층판을 제조하고, 그 후, 목적으로 하는 회로를 형성하기 위해서 레지스트 도포 및 노광 공정에 의해 회로를 인쇄하고, 추가로 동박의 불필요 부분을 제거하는 에칭 처리를 거치고, 또, 추가로 각종 소자가 납땜되어 일렉트로 디바이스용의 인쇄 회로가 형성되어 있다.

이와 같은 인쇄 회로에 사용하는 동박은, 그 제조 방법의 종류의 차이에 의해 전해 동박 및 압연 동박으로 크게 구별되는데, 모두 인쇄 회로판의 종류나 품질 요구에 따라 사용되고 있다.

이들 동박은, 수지 기재와 접착되는 면과 비접착면이 있고, 각각 특수한 표면 처리 (트리트 처리) 가 실시되어 있다. 또, 다층 프린트 배선판의 내층에 사용하는 동박과 같이 양면에 수지와의 접착 기능을 갖도록 되는 (더블 트리트 처리) 경우도 있다.

전해 동박은 일반적으로 회전 드럼에 구리를 전착시키고, 그것을 연속적으로 박리하여 동박을 제조하고 있는데, 이 제조 시점에서 회전 드럼에 접촉하는 면은 광택면이고, 그 반대측의 면은 다수의 요철을 가지고 있다 (조면 (粗面)). 그러나, 이와 같은 조면에서도 수지 기판과의 접착성을 더욱 향상시키기 위해서, 0.2∼3 ㎛ 정도의 구리 입자를 부착시키는 것이 일반적이다.

또한, 이와 같은 요철을 증강시킨 후에 구리 입자의 탈락을 방지하기 위해서 얇은 도금층을 형성하는 경우도 있다. 이들의 일련의 공정을 조화 (粗化) 처리라고 부르고 있다. 이와 같은 조화 처리는, 전해 동박에 한정하지 않고 압연 동박에서도 요구되는 것이고, 동일한 조화 처리가 압연 동박에 있어서도 실시되고 있다.

이상과 같은 동박을 사용하여 핫 프레스법이나 연속법에 의해 동장 적층판이 제조된다. 이 적층판은, 예를 들어 핫 프레스법을 예로 들면, 에폭시 수지의 합성, 종이 기재에 대한 페놀 수지의 함침, 건조를 실시하여 프리프레그를 제조하고, 추가로 이 프리프레그와 동박을 조합하여 프레스기에 의해 열압 성형을 실시하는 등의 공정을 거쳐 제조되고 있다. 이 이외에도, 동박에 폴리이미드 전구체 용액을 건조 및 고화시켜, 상기 동박 상에 폴리이미드 수지층을 형성하는 방법이 있다.

또, 폴리이미드 등의 수지 필름에 플라즈마 처리 등의 표면 처리를 한 후, 필요에 따라 Ni-Cr 등의 접착층을 개재하여 동박과 동등한 두께의 동층 (銅層) 을 직접 형성하는 방법도 있다. 본 발명은, 이상과 같은, 수지층에 동층이 형성된 것을 「동장 적층판」이라고 총칭하여 설명한다.

이와 같이 하여 제조된 동장 적층판은, 목적으로 하는 회로를 형성하기 위해서 레지스트 도포 및 노광 공정에 의해 회로를 인쇄하고, 추가로 동층의 불필요 부분을 제거하는 에칭 처리를 거치는데, 에칭하여 회로를 형성할 때에, 그 회로가 미리 표면에 형성된 마스크 패턴과 같은 폭이 되지 않는다는 문제가 있다.

그것은, 에칭함으로써 형성되는 구리 회로가, 동층의 표면으로부터 아래를 향하여, 즉 수지층을 향하여, 점차 퍼지는 형상으로 에칭되는 (새깅 (ssgging) 을 발생시키는) 것에 의한다. 큰 「새깅」이 발생한 경우에는, 수지 기판 근방에서 구리 회로가 단락되어, 불량품이 되는 경우도 있다.

이와 같은 「새깅」은 최대한 작게 하는 것이 필요하다. 예를 들어, 수지 기판 근방에서의 구리 회로의 단락을 방지하기 위해서, 에칭 시간을 연장하고, 에칭을 보다 많이 하여, 이 「새깅」을 감소시키는 것도 생각할 수 있었다.

그러나, 이 경우에는, 이미 소정의 폭 치수에 이른 지점이 있으면, 그곳이 더욱 에칭되게 되므로, 회로 폭이 그만큼 좁아져, 회로 설계상 목적으로 하는 균일한 선폭 (회로 폭) 을 얻을 수 없고, 특히 그 부분 (세선화된 부분) 에서 발열하여, 경우에 따라서는 단선된다는 문제가 발생한다.

전자 회로의 파인 패턴화가 더욱 진행되는 가운데, 현재도 또한, 이와 같은 에칭 불량에 의한 문제가 보다 심하게 나타나, 회로 형성상에서, 큰 문제가 되고 있다.

본 발명자들은, 이들을 개선하기 위해서, 에칭면측의 동박에 구리보다 에칭 속도가 느린 금속 또는 합금층 (이하, EF 층이라고 부른다) 을 형성한 동박을 제안하였다 (특허문헌 1 참조). 이 경우의 금속 또는 합금으로는, 니켈, 코발트 및 이들의 합금이며, 구리 회로 두께보다 충분히 얇은 두께로 형성함으로써, 형성된 회로가 지나치게 얇지 않고 새깅이 작은 에칭이 가능하다.

즉, 회로 설계시에는, 마스크 패턴이 되는 레지스트 도포측, 즉 동박의 표면으로부터 에칭액이 침투하므로, 레지스트 바로 아래에 EF 층을 소정의 부착량의 범위에서 형성함으로써, 그 근방의 동박 부분의 에칭이 억제되고, 다른 동박 부분의 에칭이 진행되므로, 「새깅」이 감소하여, 보다 균일한 폭의 회로를 형성할 수 있다는 효과를 가져왔다. 이 결과는, 종래 기술로부터 보면, 큰 진보가 있었다.

여기서, 더욱 개량을 진행시키는 단계에서, 문제가 몇 가지 부상하였다. 하나는, 회로 형성 전(前)공정으로서, 상기의 EF 층 상에, 추가로 주석 도금이나 니켈 도금과 같은 「표면 피복층」을 형성하는 공정을 포함하는 경우에, EF 층 상에 형성되는 도금층과 EF 층의 밀착성이 낮다는 문제가 있었다.

이 때문에, 회로 형성 후에 소프트 에칭 등에 의해, EF 층을 제거할 필요가 있었다. 즉, 소프트 에칭 등에 의해 회로 형상의 개선 효과가 낮아진다는 문제가 있다.

일본 공개특허공보 2002-176242호

본 발명은, 동장 적층판의 동층을 에칭에 의해 회로 형성을 실시할 때에, 에칭에 의한 새깅을 방지하고, 목적으로 하는 회로 폭의 균일한 회로를 형성할 수 있고, 또한 패턴 에칭에서의 에칭성의 향상, 쇼트나 회로 폭의 불량의 발생을 방지할 수 있는 전자 회로 및 그 형성 방법 그리고 전자 회로 형성용 동장 적층판을 얻는 것, 특히 회로의 상부에 도금층을 형성하는 경우에, EF 층 상에 형성한 구리 또는 구리 합금층이, 표면 피복층의 밀착성에 대한 장애가 되지 않고, 균일한 회로 폭을 형성할 수 있도록 하는 것을 과제로 한다.

본 발명자들은, 상기의 EF 층을 형성한 후, 추가로 그 위에 적당한 두께의 구리 또는 구리 합금층을 형성함으로써 문제를 해결할 수 있다는 지견을 얻었다. 이하에, 그것을 나타낸다. 또한, 하기의 본 발명에 있어서 사용하는 용어의 「도금」은, 전기 도금, 무전해 도금 등의 습식 도금법 혹은 화학적 도금법, 또는 증착, 스퍼터링법 등의 물리적 도금법을 포함하는 것이고, 특별히 지장이 없는 한, 이들 수법을 임의로 선택하여 사용할 수 있다.

본 발명은 이 지견에 기초하여,

1) 수지 기판의 편면 또는 양면에 형성된 구리 또는 구리 합금의 층 (A), 그 (A) 층 상의 일부 또는 전체면에 형성된 구리 또는 구리 합금의 도금층 (B), 상기 (B) 층 상의 일부 또는 전체면에 형성된 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C), 추가로 그 층 (C) 상에 형성한 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 로 구성되는 적층체로서, 상기 (A) 층, (B) 층, (C) 층 및 (D) 층의 적층부의 일부를 수지 기판 표면까지 에칭하여 제거함으로써 형성된 구리 회로로 이루어지는 것을 특징으로 하는 전자 회로를 제공한다.

또, 본원 발명은,

2) 수지 기판의 편면 또는 양면에 형성된 구리 또는 구리 합금의 층 (A), 그 (A) 층 상의 일부 또는 전체면에 형성된 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C), 추가로 그 층 (C) 상에 형성한 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 로 구성되는 적층체로서, 상기 (A) 층, (C) 층 및 (D) 층의 적층부의 일부를 수지 기판 표면까지 에칭하여 제거함으로써 형성된 구리 회로로 이루어지는 것을 특징으로 하는 전자 회로를 제공한다.

또, 본원 발명은,

3) 상기 구리 에칭액에 대해 구리보다 에칭 속도가 느린 층 (C) 가, 니켈, 코발트, 혹은 니켈 합금인 것을 특징으로 하는 상기 1)∼2) 중 어느 한 항에 기재된 전자 회로를 제공한다.

4) 상기 층 (C) 의 피착량이, 100 ㎍/d㎡∼3000 ㎍/d㎡ 인 것을 특징으로 하는 상기 1)∼3) 중 어느 한 항에 기재된 전자 회로를 제공한다.

또, 본원 발명은,

5) 구리 또는 구리 합금의 층 (A) 층의 수지에 접하는 면의 반대측의 면이, 산세 처리, 소프트 에칭 또는 표면을 거칠게 하는 처리 중 하나 이상으로 처리된 면인 것을 특징으로 하는 상기 1)∼4) 중 어느 한 항에 기재된 전자 회로를 제공한다.

또, 본원 발명은,

6) 구리 또는 구리 합금의 층 (A) 층의 수지에 접하는 면의 반대측의 면이, 산세 처리, 소프트 에칭 또는 표면을 거칠게 하는 처리 중 하나 이상의 처리에 의해 두께가 감소된 면인 것을 특징으로 하는 상기 1)∼5) 중 어느 한 항에 기재된 전자 회로를 제공한다.

또, 본원 발명은,

7) 상기 구리 또는 구리 합금의 층 (D) 가 0.05 ㎛ 이상, 0.8 ㎛ 이하의 구리 또는 구리 합금의 층인 것을 특징으로 하는 상기 1)∼6) 중 어느 한 항에 기재된 전자 회로를 제공한다.

또, 본원 발명은,

8) 상기 구리 또는 구리 합금의 층 (D) 가 0.1 ㎛ 이상, 0.5 ㎛ 이하의 구리 또는 구리 합금의 층인 것을 특징으로 하는 상기 1)∼6) 중 어느 한 항에 기재된 전자 회로를 제공한다.

또, 본원 발명은,

9) 상기 구리 또는 구리 합금의 층 (D) 상에, 추가로 내열층 및/또는 크로메이트 혹은 유기 방청층을 갖는 것을 특징으로 하는 상기 1)∼8) 중 어느 한 항에 기재된 전자 회로를 제공한다.

또, 본원 발명은,

10) 상기 구리 또는 구리 합금의 층 (D) 상에 또는 상기 내열층 및/또는 크로메이트 혹은 유기 방청층 상에, 주석, 니켈, 금 혹은 이들을 기로 하는 합금 혹은 땜납 도금층을 구비하는 것을 특징으로 하는 상기 1)∼9) 중 어느 한 항에 기재된 전자 회로를 제공한다.

또, 본원 발명은,

11) 수지 기판의 편면 또는 양면에 구리 또는 구리 합금의 층 (A) 를, 그 (A) 층 상의 일부 또는 전체면에 구리 또는 구리 합금의 도금층 (B) 를, 그 (B) 층 상의 일부 또는 전체면에, 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C) 를, 추가로 그 층 (C) 상에 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 를 형성하여 동장 적층판을 제조하고, 다음으로, 이 동장 적층판의 상기 (A) 층, (B) 층, (C) 층 및 (D) 층으로 이루어지는 적층부의 일부를 수지 기판 표면까지 에칭하여 제거함으로써 구리 회로를 형성하는 공정으로 이루어지는 것을 특징으로 하는 전자 회로의 형성 방법을 제공한다.

또, 본원 발명은,

12) 수지 기판의 편면 또는 양면에 구리 또는 구리 합금의 층 (A) 를 형성하여 동장 적층판을 제조하고, 이 동장 적층판에 스루홀 (through hole) 을 형성하고, 추가로 상기 (A) 층 상의 일부 또는 전체면 및 스루홀 내에, 구리 또는 구리 합금의 층 (B) 로 이루어지는 도금층을 형성한 후, 그 (B) 층 상의 일부 또는 전체면에, 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C) 를 형성하고, 추가로 그 층 (C) 상에 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 를 형성한 후, 상기 (A) 층과 (B) 층, (C) 층 및 (D) 층으로 이루어지는 적층부의 일부를 수지 기판 표면까지 에칭하여 제거함으로써 구리 회로를 형성하는 공정으로 이루어지는 것을 특징으로 하는 전자 회로의 형성 방법을 제공한다.

또, 본원 발명은,

13) 수지 기판의 편면 또는 양면에 구리 또는 구리 합금의 층 (A) 를, 이어서, 그 (A) 층 상의 일부 또는 전체면에, 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C) 를, 추가로 그 층 (C) 상에 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 를 형성하여 동장 적층판을 제조하고, 다음으로, 이 동장 적층판의 상기 (A) 층, (C) 층 및 (D) 층으로 이루어지는 적층부의 일부를 수지 기판 표면까지 에칭하여 제거함으로써 구리 회로를 형성하는 공정으로 이루어지는 것을 특징으로 하는 전자 회로의 형성 방법을 제공한다.

또, 본원 발명은,

14) 상기 수지 기판의 편면 또는 양면에 구리 또는 구리 합금의 층 (A) 가, 층을 형성할 때에 사용하는 동박으로서, 미리 동박 표면에 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C') 를 구비하는 동박을 사용하는 것을 특징으로 하는 상기 11)∼13) 중 어느 한 항에 기재된 전자 회로의 형성 방법을 제공한다.

또, 본원 발명은,

15) 상기 (C) 또는 (C') 층 상에, 내열층 및/또는 방청층을 형성하는 것을 특징으로 하는 상기 11)∼14) 중 어느 한 항에 기재된 전자 회로의 형성 방법을 제공한다.

또, 본원 발명은,

16) 상기 구리 에칭액에 대해 구리보다 에칭 속도가 느린 층 (C) 또는 층 (C') 로 니켈, 코발트, 혹은 니켈 합금을 사용하는 것을 특징으로 하는 상기 11)∼15) 중 어느 한 항에 기재된 전자 회로의 형성 방법을 제공한다.

또, 본원 발명은,

17) 상기 층 (C) 또는 층 (C') 의 피착량을, 100 ㎍/d㎡∼3000 ㎍/d㎡ 로 조절하는 것을 특징으로 하는 상기 11)∼16) 중 어느 한 항에 기재된 전자 회로의 형성 방법을 제공한다.

또, 본원 발명은,

18) 구리 또는 구리 합금의 층 (A) 층을, 산세 처리, 소프트 에칭 또는 표면을 거칠게 하는 처리 중 하나 이상으로 처리하는 것을 특징으로 하는 상기 11)∼17) 중 어느 한 항에 기재된 전자 회로의 형성 방법을 제공한다.

또, 본원 발명은,

19) 구리 또는 구리 합금의 층 (A) 층을, 산세 처리, 소프트 에칭 또는 표면을 거칠게 하는 처리 중 하나 이상의 처리에 의해 두께를 감소시키는 것을 특징으로 하는 상기 11)∼17) 중 어느 한 항에 기재된 전자 회로의 형성 방법을 제공한다.

또, 본원 발명은,

20) 상기 내열층 및/또는 방청층을, 산세 처리 또는 소프트 에칭에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 상기 15)∼17) 중 어느 한 항에 기재된 전자 회로의 형성 방법을 제공한다.

또, 본원 발명은,

21) 상기 구리 또는 구리 합금의 층 (D) 를 0.05 ㎛ 이상, 0.8 ㎛ 이하의 두께로 형성하는 것을 특징으로 하는 상기 11)∼20) 중 어느 한 항에 기재된 전자 회로의 형성 방법을 제공한다.

또, 본원 발명은,

22) 상기 구리 또는 구리 합금의 층 (D) 가 0.1 ㎛ 이상, 0.5 ㎛ 이하의 두께로 형성되는 것을 특징으로 하는 상기 11)∼20) 중 어느 한 항에 기재된 전자 회로의 형성 방법을 제공한다.

또, 본원 발명은,

23) 상기 구리 또는 구리 합금의 층 (D) 상에, 또는 상기 내열층 및/또는 크로메이트 혹은 유기 방청층 상에, 주석, 니켈, 금 혹은 이들을 기로 하는 합금 혹은 땜납 도금층을 형성하는 것을 특징으로 하는 상기 11)∼22) 중 어느 한 항에 기재된 전자 회로의 형성 방법을 제공한다.

또, 본원 발명은,

24) 수지 기판의 편면 또는 양면에 형성된 구리 또는 구리 합금의 층 (A), 그 (A) 층 상의 일부 또는 전체면에 형성된 구리 또는 구리 합금의 도금층 (B), 상기 (B) 층 상의 일부 또는 전체면에 형성된 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C), 추가로 그 층 (C) 상에 형성한 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 로 구성되는 것을 특징으로 하는 전자 회로 형성용 동장 적층판을 제공한다.

또, 본원 발명은,

25) 수지 기판의 편면 또는 양면에 형성된 구리 또는 구리 합금의 층 (A), 그 (A) 층 상의 일부 또는 전체면에 형성된 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C), 추가로 그 층 (C) 상에 형성한 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 로 구성되는 것을 특징으로 하는 전자 회로 형성용 동장 적층판을 제공한다.

또, 본원 발명은,

26) 상기 구리 에칭액에 대해 구리보다 에칭 속도가 느린 층 (C) 가, 니켈, 코발트, 혹은 니켈 합금인 것을 특징으로 하는 상기 24)∼25) 중 어느 한 항에 기재된 전자 회로 형성용 동장 적층판을 제공한다.

또, 본원 발명은,

27) 상기 층 (C) 의 피착량이, 100 ㎍/d㎡∼3000 ㎍/d㎡ 인 것을 특징으로 하는 상기 23)∼25) 중 어느 한 항에 기재된 전자 회로 형성용 동장 적층판을 제공한다.

또, 본원 발명은,

28) 구리 또는 구리 합금의 층 (A) 층의 수지에 접하는 면의 반대측의 면이, 산세 처리, 소프트 에칭 또는 표면을 거칠게 하는 처리 중 하나 이상으로 처리된 면인 것을 특징으로 하는 상기 24)∼27) 중 어느 한 항에 기재된 전자 회로 형성용 동장 적층판을 제공한다.

또, 본원 발명은,

29) 구리 또는 구리 합금의 층 (A) 층의 수지에 접하는 면의 반대측의 면이, 산세 처리, 소프트 에칭 또는 표면을 거칠게 하는 처리 중 하나 이상의 처리에 의해 두께가 감소된 면인 것을 특징으로 하는 상기 24)∼28) 중 어느 한 항에 기재된 전자 회로 형성용 동장 적층판을 제공한다.

또, 본원 발명은,

30) 상기 구리 또는 구리 합금의 층 (D) 가 0.05 ㎛ 이상, 0.8 ㎛ 이하의 구리 또는 구리 합금의 층인 것을 특징으로 하는 상기 24)∼29) 중 어느 한 항에 기재된 전자 회로 형성용 동장 적층판을 제공한다.

또, 본원 발명은,

31) 상기 구리 또는 구리 합금의 층 (D) 가 0.1 ㎛ 이상, 0.5 ㎛ 이하의 구리 또는 구리 합금의 층인 것을 특징으로 하는 상기 24)∼29) 중 어느 한 항에 기재된 전자 회로 형성용 동장 적층판을 제공한다.

또, 본원 발명은,

32) 상기 구리 또는 구리 합금의 층 (D) 상에, 추가로 내열층 및/또는 크로메이트 혹은 유기 방청층을 갖는 것을 특징으로 하는 상기 24)∼31) 중 어느 한 항에 기재된 전자 회로 형성용 동장 적층판을 제공한다.

또, 본원 발명은,

33) 상기 구리 또는 구리 합금의 층 (D) 상 또는 상기 내열층 및/또는 크로메이트 혹은 유기 방청층 상에, 주석, 니켈, 금 혹은 이들을 기로 하는 합금 혹은 땜납 도금층을 구비하는 것을 특징으로 하는 상기 24)∼32) 중 어느 한 항에 기재된 전자 회로 형성용 동장 적층판을 제공한다.

또, 본원 발명은,

34) 수지 기판의 편면 또는 양면에 구리 또는 구리 합금의 층 (A) 를 형성하여 동장 적층판을 제조하고, 이 동장 적층판에 스루홀을 형성하고, 추가로 상기 (A) 층 상의 일부 또는 전체면 및 스루홀 내에, 구리 또는 구리 합금의 층 (B) 로 이루어지는 도금층을 형성하는 것을 특징으로 하는 상기 24)∼33) 중 어느 한 항에 기재된 전자 회로 형성용 동장 적층판을 제공한다.

또, 본원 발명은,

35) 스루홀 형성 전의 수지 기판의 편면 또는 양면에 구리 또는 구리 합금의 층 (A), 및 그 후에 형성되는 구리 또는 구리 합금의 층 (B) 로 이루어지는 도금층 (스루홀 도금층) 의 적어도 일방을, 산세 또는/및 소프트 에칭에 의해 두께 감소 처리되어 있는 것을 특징으로 하는 상기 34) 에 기재된 전자 회로 형성용 동장 적층판을 제공한다.

상기에 있어서, 동장 적층판 상의 전자 회로로서의 구리 회로의 에칭을 예로 들었지만, 에칭에 의해 보다 깍아지른듯이 솟은 형상을 얻는 것을 목적으로 하는 것이면, 전자 회로의 일 형태인 구리 범프 형성 등, 모든 관련 기술로의 적용이 가능하다.

본 발명은, 동장 적층판의 동층을 에칭에 의해 회로 형성을 실시할 때에, 목적으로 하는 회로 폭이 보다 균일한 회로를 형성할 수 있다는 효과를 갖는다. 또, 에칭에 의한 새깅의 발생을 방지할 수 있다는 효과를 갖는다.

특히, 회로의 상부에 도금층을 형성하는 경우에, EF 층 상에 형성한 구리 또는 구리 합금층이, 「표면 피복층」의 밀착성에 대한 장애가 되지 않고, 균일한 회로 폭을 형성하는 것이 가능해진다.

이로써 패턴 에칭에서의 에칭성의 향상, 쇼트나 회로 폭의 불량의 발생을 방지할 수 있는 우수한 전자 회로의 형성 방법을 제공할 수 있다는 현저한 효과를 갖는다.

도 1 은, 실시예 4 에 나타내는 회로의 에칭 단면을 나타내는 도면이다.
도 2 는, 비교예 3 에 나타내는 회로의 에칭 단면을 나타내는 도면이다.

본 발명은, 에칭에 의해 전자 회로 및 동 회로를 형성하는 방법 그리고 이것들에 사용하는 전자 회로 형성용 동장 적층판이다.

본원 발명의 목적을 달성하기 위한 하나의 형태로는, 먼저, 수지 기판에 형성된 구리 또는 구리 합금의 층 (A) 상에 구리 또는 구리 합금의 층 (B) 층을 형성한다. 즉, 이 동층 (B) 는, 동장 적층판에, 스루홀 도금 등에 의해 새롭게 형성된 동층이다. 또, 다른 형태로는 (A) 층을 소프트 에칭 등에 의해 두께를 감소시킨다.

여기서, 상기 구리 또는 구리 합금의 층 (A) 는, 수지 기판에 직접 형성된 도금층 또는 접착된 박으로 이루어지는 구리 또는 구리 합금의 층 중 어느 것이어도 된다. 즉, 상기 (A) 층에 대해서는, 동박을 사용하지 않고, 폴리이미드 등의 수지 필름에 플라즈마 처리 등의 표면 처리를 한 후, 직접 동층을 형성한 동장 적층판을 사용할 수도 있다. 이 경우에는 접착되어야 할 박이 미리 EF 층을 구비하지 않은 박인 경우와 마찬가지로, 이 단계에서는 표면에 EF 층을 갖지 않는다.

다음으로, 이 (B) 층, 또는 소프트 에칭에 의해 두께가 감소된 (A) 층, 또는 미리 EF 층이 형성되어 있지 않은 동박을 사용한 (A) 층 상에, 구리 에칭액에 대해 구리보다 에칭 속도가 느린 층 (C) 층을 형성한다.

이 (C) 층으로는, 구리 에칭액에 대해 구리보다 에칭 속도가 느린 재료를 선택한다. 이 재료로는, 니켈, 코발트, 혹은 니켈 합금이 적당하다.

특히, 니켈, 또는 니켈 합금이 바람직하다.

니켈 또는 니켈 합금층을, 예로 들어 구체적으로 설명하면, 동박 상의 레지스트 부분에 가까운 위치에 있고, 레지스트측의 동박의 에칭 속도는, 이 니켈 또는 니켈 합금층에 의해 억제되고, 반대로 니켈 또는 니켈 합금층으로부터 멀어짐에 따라, 구리의 에칭은 통상적인 속도로 진행된다.

이로써, 구리 회로의 측면의 레지스트측으로부터 수지 기판측을 향해 거의 수직으로 에칭이 진행되어, 직사각형 형상의 동박 회로가 형성된다.

니켈 또는 니켈 합금층 등은, 주로 새깅의 발생을 억제하여, 목적으로 하는 회로 폭이 균일한 회로를 형성하는 것이다.

미세 회로 형성에 있어서는, 에칭 속도가 빠른, 염화 제 2 철 수용액에 의한 에칭액을 사용하는 것이 바람직하다. 이것은, 회로의 미세화에 의해 에칭 속도가 떨어진다는 문제가 있기 때문이다. 염화 제 2 철 수용액에 의한 에칭액은, 이것을 방지하는 유효한 수단이다. 그러나, 다른 에칭액의 사용을 방해하는 것은 아니다. 필요에 따라, 에칭액을 바꾸는 것이 가능하다.

전자 회로를 형성하는 경우에, 주석, 니켈, 금 혹은 이들을 기초로 하는 합금 혹은 땜납 도금층을 형성하는 것이 자주 실시되는데, 상기 (C) 층의 재료로서 사용되는, 니켈, 코발트, 혹은 니켈 합금은 「표면 피복층」이 잘 부착되지 않는다. 이 때문에, 적층체의 상기 (C) 층 상에, 미리 구리 또는 구리 합금의 도금층 (D) 층을 형성해 두는 것이 좋다.

여기서 문제가 되는 것은, 상기 (A) 층과 (B) 층, (C) 층 및 (D) 층으로 이루어지는 적층부의 일부를 수지 기판 표면까지 에칭하여 제거함으로써 구리 회로를 형성하게 되는데, 상기 (D) 층이 너무 두꺼운 경우, 에칭시의 장애가 되어, 균일한 회로 폭을 형성할 수 없게 되는 것이다.

즉, 균일한 회로 폭을 형성하기 위해서 형성한 EF 층인 상기 (C) 층의 기능을 억제하는 것이다. 그러나, 상기와 같이, 적층체의 상기 (C) 층 상에, 미리 구리 또는 구리 합금의 도금층 (D) 층을 형성해 두는 것은, 그 위에 추가로 「표면 피복층」을 형성하기 위해서 필요한 경우가 있다.

이 점, 실험을 반복하여, 최적의 조건을 찾아내는 것이 가능해졌다. 그것은, EF 층인 (C) 층 상에 형성하는 구리 또는 구리 합금의 도금층 (D) 의 두께를 0.05 ㎛ 이상, 1 ㎛ 미만으로 하는 것이다. 도금층 (D) 가 구리 합금인 경우에는, 예를 들어, 황동 도금 (Zn 10∼40 ％), 청동 도금 (Sn 0∼10 ％), 백동 도금 (Ni 10∼30 ％) 등의 구리 합금을 사용할 수 있다.

실험 결과, 바람직하게는 0.05 ㎛ 이상, 0.8 ㎛ 이하, 더욱 바람직하게는 0.1 ㎛ 이상, 0.5 ㎛ 이하이다.

하한값은, 상기와 같이 0.05 ㎛ 이고, 이것은 그 위에 「표면 피복층」을 형성하기 위해서, 최소한 필요한 두께이다. 한편, 이것을 두껍게 하는 것은, 에칭의 장애가 되어, 균일한 회로 폭을 형성할 수 없게 되기 때문이다. 그 이유를 실시예에 있어서, 상세하게 설명한다.

상기 (D) 층 상에는, 추가로 크롬층 혹은 크로메이트층 및 또는 실란 처리 등의 유기 방청층을 형성할 수 있다. 이 경우에는, 패턴 에칭액에 대한 에칭 속도의 상이가 발생할 가능성은 있지만, 이 양을 적절히 선택함으로써, 동일하게 (D) 층의 표면의 산화를 억제할 수 있으므로, 더욱 안정적인 회로 폭의 패턴의 형성이 가능해진다.

또, 상기 (C) 층에 함유되는 니켈은, 100 ㎍/d㎡∼3000 ㎍/d㎡, 바람직하게는 2250 ㎍/d㎡ 이하, 추가로 1500 ㎍/d㎡ 이하로 하는 것이 바람직하다. 이것은 회로 에칭시에, 새깅을 일으키는 것을 억제하여, 균일한 회로의 에칭에 필요한 양이다.

100 ㎍/d㎡ 미만에서는, 그 효과가 저하된다. 바람직하게는 200 ㎍/d㎡ 이상, 보다 바람직하게는 300 ㎍/d㎡ 이상이다.

한편, 지나치게 많은 경우에는, 에칭시에, 공정의 부하 (에칭 시간) 가 커져, 구리 회로의 설계상 지장이 된다. 따라서, 상기의 범위로 하는 것이 필요하다.

또, 본 발명의 전자 회로용의 압연 동박 또는 전해 동박에 있어서, 상기 크롬층 혹은 크로메이트층을 형성하는 경우에는, 크롬량을 금속 크롬 환산으로, 100 ㎍/d㎡ 이하로 한다. 또, 상기 실란 처리층을 형성하는 경우에는, 실리콘 단체 환산으로, 20 ㎍/d㎡ 이하인 것이 바람직하다. 이것은, 패턴 에칭액에 대한 에칭 속도의 상이가 발생하는 것을 억제하기 위함이다. 그러나, 적당한 양은, (C) 층 및 (D) 층의 산화를 방지하는 데에 유효하다.

하기에 대표적이고 바람직한 도금 조건의 예를 나타낸다.

(구리 도금)

Cu：90 g/ℓ

H₂SO₄：80 g/ℓ

Cl：60 ppm

액온：55∼57 ℃

첨가제：비스(3-술포프로필)디술파이드 2 나트륨 (RASCHIG 사 제조 CPS), 디벤질아민 변성물

(니켈 도금)

Ni：10∼40 g/ℓ

pH：2.5∼3.5

온도：상온∼60 ℃

전류 밀도 D_k：2∼50 A/d㎡

시간：1∼4 초

(니켈-인 합금 도금)

Ni：50∼100 g/ℓ

P：1∼25 g/ℓ

HBO₃：0∼30 g/ℓ

pH：0.5∼2.5

온도：상온∼95 ℃

전류 밀도 D_k：5∼40 A/d㎡

시간：1∼10 초

(니켈-몰리브덴 합금 도금)

Ni：5∼25 g/ℓ

Mo：0.01∼5 g/ℓ

Na₂P₂O₇：160 g/ℓ

pH：8∼9

온도：상온∼40 ℃

전류 밀도 D_k：1∼5 A/d㎡

시간：1∼10 초

(니켈-텅스텐 합금 도금)

Ni：1∼10 g/ℓ

W：20∼50 g/ℓ

시트르산：60 g/ℓ

pH：8∼9

온도：상온∼50 ℃

전류 밀도 D_k：0.1∼5 A/d㎡

시간：1∼10 초

(코발트 도금)

Co：10∼40 g/ℓ

pH：2.5∼3.5

온도：상온∼60 ℃

전류 밀도 D_k：2∼50 A/d㎡

시간：1∼4 초

(크로메이트 처리의 조건)

(A) 침지 크로메이트 처리

K₂Cr₂O₇ (Na₂Cr₂O₇ 혹은 CrO₃)：0.1∼5 g/리터

pH：2∼13

온도：상온∼60 ℃

시간：5∼30 초

(B) 전해 크로메이트 처리

K₂Cr₂O₇ (Na₂Cr₂O₇ 혹은 CrO₃)：2∼10 g/리터

NaOH 혹은 KOH：10∼50 g/리터

pH：7∼13

욕온：20∼80 ℃

전류 밀도 D_k：0.05∼5 A/d㎡

시간：5∼30 초

애노드：Pt-Ti 판, 연판 (鉛板) 등

(실란 처리의 조건)

하기와 같은 여러가지 계열의 실란에서 선택. 알코올에 용해시킨 실란을 소정의 농도까지 물로 희석하고, 동박 표면에 도포한다.

농도：0.01 wt％∼2 wt％

종류：올레핀계 실란, 에폭시계 실란, 아크릴계 실란, 아미노계 실란, 메르캅토계 실란

(니켈 등의 부착량 분석 방법)

니켈 처리면을 분석하기 위해, 반대면을 FR-4 수지로 프레스 제조하여, 마스킹한다. 그 샘플을 농도 30 ％ 의 질산으로 표면 처리 피막이 녹을 때까지 용해시키고, 비커 안의 용해액을 10 배로 희석시켜, 원자 흡광 분석에 의해 니켈의 정량 분석을 실시한다.

(크롬의 부착량 분석 방법)

처리면을 분석하기 위해, 반대면을 FR-4 수지로 프레스 제조하여, 마스킹한다. 그 샘플을 농도 10 ％ 의 염산으로 3 분간 자비 (煮沸) 하여 처리층을 용해시키고, 그 용액을 원자 흡광 분석에 의해 아연, 크롬의 정량 분석을 실시한다.

상기와 같이, (D) 층 상에 회로 형성용의 레지스트 패턴을 형성하고, 추가로 염화 제 2 구리 용액 또는 염화 제 2 철 용액으로 이루어지는 에칭액을 이용하여, 상기 레지스트 패턴이 부여된 부분 이외의 수지 기판 상의 상기 (A) 층, (B) 층, (C) 층 및 (D) 층의 적층부의 불필요 부분을 수지 기판 표면까지 제거한다. 다음으로 레지스트 제거를 실시한다.

이상에 대해서는, 상기에 설명한 (A) 층, (B) 층, (C) 층, (D) 층의 조합에 의해 실현할 수 있는 것으로, 우수한 본원 발명의 특징의 하나이다.

추가로 바람직한 실시 조건을 나타내면, 상기와 같이 구리 또는 구리 합금의 (A) 층을 도금 또는 동박을 부착시켜 형성한 후, (B) 층 형성 전에, 동박인 A 층의 노출면 상의 그 동박을 보호하기 위해서 실시되어 있는 층을, 미리 에칭 등에 의해 제거하는 것이 바람직하다. 이것은, 후속하는 도금의 부착을 양호하게 하기 위함이다.

수지 기판에 형성하는 구리 또는 구리 합금층으로서, 동박을 사용하는 경우, 전해 동박의 조화면 (M 면) 또는 광택면 (S 면) 에도 동일하게 적용할 수 있는데, 에칭되는 면은, 통상 광택면측을 사용한다. 압연 동박을 사용하는 경우에는, 고순도 압연 동박 또는 강도를 향상시킨 압연 합금 동박을 사용할 수도 있다. 본건 발명은 이들 동박 모두를 포함한다.

실시예

다음으로, 본 발명의 실시예 및 비교예에 대해 설명한다. 또한, 본 실시예는 이해를 용이하게 하기 위한 예로서, 하기의 예에 제한되는 것은 아니다. 즉, 본 발명은, 본 명세서에 기재하는 기술 사상의 범위 내에서, 하기에 나타내는 실시예 이외의 양태 혹은 변형을 모두 포함하는 것이다.

또, 이들 예에서는, 구리 도금액·조건은, 출원인이 일본 공개특허공보 2004-107786 에서 나타낸 액·조건 (［0062］) 을 사용하였는데, 이 이외의 구리 도금 액·조건이어도 상관없다.

(실시예 1)

박 두께 18 ㎛ 의 전해 동박을 사용하였다. 이 전해 동박을 폴리이미드 수지 기판에 접착하여 동장 적층판으로 하였다. 다음으로, 이 동장 적층판에 20 ㎛ 의 구리 도금층을 형성하였다. 구리 도금은 상기의 조건으로 하였다. 이 결과, 수지 기판 상의 전해 동박 및 구리 도금층의 합계 두께는 38 ㎛ 가 되었다.

다음으로, 그 구리 도금층 상에, 상기 니켈-텅스텐 도금 조건에서, 부착량 400 ㎍/d㎡ 의 니켈-텅스텐 도금층을 형성하고, 이 위에, 상기 구리 도금 조건에서, 0.1 ㎛ 두께의 구리 도금층 (D) 를 형성하고, 추가로 상기 크로메이트 조건에 의해 크로메이트층을 형성하였다.

이 니켈-텅스텐 도금층을 형성한 동장 적층판에, 레지스트 도포 및 노광 공정에 의해 10 개의 400 ㎛ 피치 회로를 인쇄하고, 추가로 동박의 불필요 부분을 제거하는 에칭 후에 표면 피복층을 형성하였다.

(무전해 주석 도금 조건)

롬 앤드 하스 LT-34

액온：75 ℃

침지 시간：5 분

(무전해 니켈 도금 조건)

에바라 유지라이트 AC-DX

액온：90 ℃

침지 시간：20 분

상기 (D) 층 상에, 추가로 무전해 주석 도금층을 형성했는데, 접착성이 높은 양호한 무전해 주석 도금층을 형성할 수 있었다.

(실시예 2)

본 실시예 2 에서는, 두께 12 ㎛ 의 압연 동박을 이용하고, 이 압연 동박을 폴리이미드 수지 기판에 접착시켜 동장 적층판으로 하였다. 다음으로, 이 동장 적층판을 소프트 에칭하여, 동층의 일부를 제거하였다. 이로써 구리의 두께는 5 ㎛ 가 되었다.

(소프트 에칭 조건)

황산-과산화수소 혼합 용액 (황산 165 g/ℓ, 과산화수소수 21 g/ℓ), 35 ℃, 침지·교반하여, 동층의 두께 감소를 실시하였다.

이 동장 적층판에, 상기 니켈-몰리브덴 도금 조건에서 부착량 600 ㎍/d㎡ 의 니켈-몰리브덴 도금층을 형성하였다. 그리고 이 위에, 상기 구리 도금 조건에서 0.2 ㎛ 의 구리 도금층을 형성하였다.

다음으로, 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요 부분을 제거하는 에칭 처리를 실시하였다.

상기 (D) 층 상에, 추가로 무전해 니켈 도금층을 형성했는데, 접착성이 높은 양호한 무전해 니켈 도금층을 형성할 수 있었다.

(실시예 3)

본 실시예에서는, 수지 기판 (폴리이미드계 수지) 에 미리 Ni 부착량 700 ㎍/d㎡ 의 Ni 도금층을 형성한 12 ㎛ 압연 구리 합금 (Cu-0.2 wt％ Cr-0.1 wt％ Zr) 박을 접착하여 동장 적층판을 제조하였다. 이 동장 적층판에 스루홀 형성 후, 추가로 무전해 도금과 전기 도금을 합하여 합계 26 ㎛ 의 구리를 도금하였다. 구리 합금과 구리 도금층의 합계 두께는 38 ㎛ 가 되었다.

이 구리 도금층을 형성한 동장 적층판에, 상기 니켈-인 도금 조건에서, 부착량 700 ㎍/d㎡ 의 니켈-인 도금층을 형성하였다. 그리고, 추가로 이 위에, 상기 구리 도금 조건에서, 0.5 ㎛ 의 동층을 형성하였다. 다음으로, 이 위에 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요 부분을 제거하는 에칭 처리를 실시하였다.

(실시예 4)

본 실시예에서는, 수지 기판 (폴리이미드계 수지) 에 미리 Ni 부착량 700 ㎍/d㎡ 의 Ni 도금층을 형성한 9 ㎛ 압연 동박을 접착하여 동장 적층판을 제조하였다. 추가로 이 위에 (D) 층이 되는 구리 도금층을, 상기 구리 도금 조건에서 0.3 ㎛ 형성하였다.

다음으로, 이 위에 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요 부분을 제거하는 에칭 처리를 실시하였다.

회로의 에칭의 단면을 도 1 에 나타낸다. 이 도 1 에 나타내는 바와 같이, 회로 단면의 최상부에 구리 도금 조건에서 0.3 ㎛ 의 동층이 형성되어 있는 것을 알 수 있었다. 또, 회로의 단면폭은 위에서 아래까지 거의 균등한 두께로 에칭되어 있는 것을 확인할 수 있다.

또한, 이 (D) 층에 대해서는, 0.6 ㎛, 0.7 ㎛, 0.8 ㎛, 0.9 ㎛ 의 두께까지 실시했는데, 층의 두께가 증가함에 따라, 약간 단면이 사다리꼴이 되는 경향을 볼 수 있었지만, 대부분 무시할 수 있는 영향이었다. 그러나, (D) 층이 얇은 분만큼, 낭비가 없어지므로, 그 위에 형성하는 「표면 피복층」의 형성이 가능하면, 가능한 한 (D) 층은 얇은 것이 바람직하다고 할 수 있다.

(비교예 1)

박 두께 18 ㎛ 의 전해 동박을 이용하여 수지 기판에 접착하였다. 다음으로, 이 동장 적층판에 20 ㎛ 의 구리 도금층을 형성하였다. 구리 도금의 조건은, 상기의 구리 도금 조건으로 하였다. 이 결과, 수지 기판 상의 전해 동박 및 구리 도금층의 합계 두께는 38 ㎛ 가 되었다. 추가로 이 위에 (D) 층이 되는 구리 도금층을, 상기 구리 도금 조건에서 0.01 ㎛ 형성하였다. 이 조건은, 본원 발명의 0.05 ㎛ 이상을 벗어나는 것이다.

상기 (D) 층 상에, 추가로 무전해 니켈 도금층을 형성했는데, 접착성이 높은 양호한 무전해 니켈 도금층을 형성할 수 없었다.

(비교예 2)

박 두께 12 ㎛ 의 압연 동박을 이용하여 수지 기판에 접착하였다. 다음으로, 이 동장 적층판을 에칭하여, 동층의 일부를 제거하였다. 이로써 구리의 두께는 5 ㎛ 가 되었다.

이 동장 적층판에, 상기 Ni 도금 조건에서, 부착량 25 ㎍/d㎡ 의 Ni 도금층, 즉 (C) 층을 형성하였다.

상기 (C) 층 상에, 추가로 무전해 주석 도금층을 형성하고자 했지만, 동 무전해 주석 도금층을 형성할 수 없었다. 이것은, EF 층인 (C) 층이 무전해 도금을 방해하고 있는 것으로 생각된다.

(비교예 3)

본 비교예 3 은 실시예 4 와 동일한 조건에서, 수지 기판 (폴리이미드계 수지) 에 미리 Ni 부착량 700 ㎍/d㎡ 의 Ni 도금층을 형성한 9 ㎛ 압연 동박을 접착하여 동장 적층판을 제조하였다.

추가로 이 위에 (D) 층이 되는 구리 도금층을, 상기 구리 도금 조건에서 4.5 ㎛ 형성하였다. 이 조건은, 본원 발명의 1 ㎛ 미만을 벗어나는 것이다.

상기 (D) 층 상에, 추가로 무전해 니켈 도금층을 형성했는데, 접착성이 높은 양호한 무전해 니켈 도금층을 형성할 수 있었다. 그러나, 에칭성은 문제가 발생하였다.

회로의 경사각을 관찰한 결과를 도 2 에 나타낸다. 이 도 2 에 나타내는 바와 같이, 회로 단면의 최상부에 두꺼운 동층이 형성되어 있는 것을 알 수 있다. 그리고 회로의 경사각이 저하되어 사다리꼴을 나타내었다. 또, 에칭성이 나빠졌다. 또, (C) 층보다 아래 부분이 세트 백되어, 단차가 형성되어 있는 것을 알 수 있다.

이것은, (D) 층이 지나치게 두꺼운 결과라고 판단되었다. (D) 층이 두껍기 때문에, 에칭을 억제하기 위한 (C) 층의 기능의 밸런스가 무너진 결과라고 생각되었다. 따라서, 과도한 (D) 층의 두께, 특히 1 ㎛ 이상의 동층의 형성은, 피해야 하는 것인 것을 확인할 수 있었다.

산업상 이용가능성

본 발명은, 동장 적층판으로, 동박의 에칭에 의해 회로 형성을 실시하는 일련의 공정에, 구리보다 에칭 속도가 느린 층을 얇게 형성하는 공정을 추가함으로써, 목적으로 하는 회로 폭의 보다 균일한 회로를 형성할 수 있다는 효과를 갖고, 에칭에 의한 처리 잔류물이 없고, 새깅의 발생을 방지하고, 에칭에 의한 회로 형성의 시간을 단축하는 것이 가능해진다는 효과를 갖는다.

또한 회로의 상부에 도금층을 형성하는 경우에, EF 층 상에 형성한 구리 또는 구리 합금층이, 에칭시의 장애가 되지 않고, 균일한 회로 폭을 형성하는 것이 가능해진다는 우수한 효과를 갖는다.

이로써, 패턴 에칭에서의 에칭성의 향상, 쇼트나 회로 폭의 불량의 발생을 방지할 수 있고, 추가로 회로에 대한 도금이 가능해지므로, 동장 적층판 (리지드 및 플렉시블 프린트 기판용) 으로서의 이용, 프린트 기판의 전자 회로의 형성에 유용하다.

Claims

수지 기판의 편면 또는 양면에 형성된 구리 또는 구리 합금의 층 (A), 그 (A) 층 상의 일부 또는 전체면에 형성된 구리 또는 구리 합금의 도금층 (B), 상기 (B) 층 상의 일부 또는 전체면에 형성된 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C), 추가로 그 층 (C) 상에 형성한 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 로 구성되는 적층체로서, 상기 (A) 층, (B) 층, (C) 층 및 (D) 층의 적층부의 일부를 수지 기판 표면까지 에칭하여 제거함으로써 형성된 구리 회로로 이루어지는 것을 특징으로 하는 전자 회로.
수지 기판의 편면 또는 양면에 형성된 구리 또는 구리 합금의 층 (A), 그 (A) 층 상의 일부 또는 전체면에 형성된 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C), 추가로 그 층 (C) 상에 형성한 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 로 구성되는 적층체로서, 상기 (A) 층, (C) 층 및 (D) 층의 적층부의 일부를 수지 기판 표면까지 에칭하여 제거함으로써 형성된 구리 회로로 이루어지는 것을 특징으로 하는 전자 회로.
제 1 항에 있어서,
상기 구리 에칭액에 대해 구리보다 에칭 속도가 느린 층 (C) 가, 니켈, 코발트 또는 니켈 합금인 것을 특징으로 하는 전자 회로.
제 2 항에 있어서,
상기 구리 에칭액에 대해 구리보다 에칭 속도가 느린 층 (C) 가, 니켈, 코발트 또는 니켈 합금인 것을 특징으로 하는 전자 회로.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 층 (C) 의 피착량이, 100 ㎍/d㎡∼3000 ㎍/d㎡ 인 것을 특징으로 하는 전자 회로.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
구리 또는 구리 합금의 층 (A) 층의 수지에 접하는 면의 반대측의 면이, 산세 처리, 소프트 에칭 또는 표면을 거칠게 하는 처리 중 하나 이상으로 처리된 면인 것을 특징으로 하는 전자 회로.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
구리 또는 구리 합금의 층 (A) 층의 수지에 접하는 면의 반대측의 면이, 산세 처리, 소프트 에칭 또는 표면을 거칠게 하는 처리 중 하나 이상의 처리에 의해 두께가 감소된 면인 것을 특징으로 하는 전자 회로.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 구리 또는 구리 합금의 층 (D) 가 0.05 ㎛ 이상, 0.8 ㎛ 이하의 구리 또는 구리 합금의 층인 것을 특징으로 하는 전자 회로.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 구리 또는 구리 합금의 층 (D) 가 0.1 ㎛ 이상, 0.5 ㎛ 이하의 구리 또는 구리 합금의 층인 것을 특징으로 하는 전자 회로.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 구리 또는 구리 합금의 층 (D) 상에, 추가로 내열층 및 크로메이트층 및 유기 방청층 및 방청층 중 어느 하나 이상의 층을 갖는 것을 특징으로 하는 전자 회로.
제 10 항에 있어서,
상기 내열층 및 크로메이트층 및 유기 방청층 및 방청층 중 어느 하나 이상의 층 상에, 주석, 니켈, 금 혹은 이들을 기초로 하는 합금 혹은 땜납 도금층을 구비하는 것을 특징으로 하는 전자 회로.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 구리 또는 구리 합금의 층 (D) 상에 주석, 니켈, 금 혹은 이들을 기초로 하는 합금 혹은 땜납 도금층을 구비하는 것을 특징으로 하는 전자 회로.
수지 기판의 편면 또는 양면에 구리 또는 구리 합금의 층 (A) 를, 그 (A) 층 상의 일부 또는 전체면에 구리 또는 구리 합금의 도금층 (B) 를, 그 (B) 층 상의 일부 또는 전체면에, 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C) 를, 추가로 그 층 (C) 상에 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 를 형성하여 동장 적층판을 제조하고, 다음으로, 이 동장 적층판의 상기 (A) 층, (B) 층, (C) 층 및 (D) 층으로 이루어지는 적층부의 일부를 수지 기판 표면까지 에칭하여 제거함으로써 구리 회로를 형성하는 공정으로 이루어지는 것을 특징으로 하는 전자 회로의 형성 방법.
수지 기판의 편면 또는 양면에 구리 또는 구리 합금의 층 (A) 를, 그 (A) 층 상의 일부 또는 전체면에 구리 또는 구리 합금의 도금층 (B) 를, 그 (B) 층 상의 일부 또는 전체면에, 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C) 를, 추가로 그 층 (C) 상에 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 를 형성하여 동장 적층판을 제조하고, 다음으로, 이 동장 적층판의 상기 (A) 층, (B) 층, (C) 층 및 (D) 층으로 이루어지는 적층부의 일부를 수지 기판 표면까지 에칭하여 제거함으로써 구리 회로를 형성하는 공정으로 이루어지고,
상기 구리 에칭액에 대해 구리보다 에칭 속도가 느린 층 (C)로서, 니켈, 코발트, 혹은 니켈 합금을 사용하는 것을 특징으로 하는 전자 회로의 형성 방법.
수지 기판의 편면 또는 양면에 구리 또는 구리 합금의 층 (A) 를 형성하여 동장 적층판을 제조하고, 이 동장 적층판에 스루홀을 형성하고, 추가로 상기 (A) 층 상의 일부 또는 전체면 및 스루홀 내에, 구리 또는 구리 합금의 층 (B) 로 이루어지는 도금층을 형성한 후, 그 (B) 층 상의 일부 또는 전체면에, 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C) 를 형성하고, 추가로 그 층 (C) 상에 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 를 형성한 후, 상기 (A) 층과 (B) 층, (C) 층 및 (D) 층으로 이루어지는 적층부의 일부를 수지 기판 표면까지 에칭하여 제거함으로써 구리 회로를 형성하는 공정으로 이루어지는 것을 특징으로 하는 전자 회로의 형성 방법.
수지 기판의 편면 또는 양면에 구리 또는 구리 합금의 층 (A) 를 형성하여 동장 적층판을 제조하고, 이 동장 적층판에 스루홀을 형성하고, 추가로 상기 (A) 층 상의 일부 또는 전체면 및 스루홀 내에, 구리 또는 구리 합금의 층 (B) 로 이루어지는 도금층을 형성한 후, 그 (B) 층 상의 일부 또는 전체면에, 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C) 를 형성하고, 추가로 그 층 (C) 상에 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 를 형성한 후, 상기 (A) 층과 (B) 층, (C) 층 및 (D) 층으로 이루어지는 적층부의 일부를 수지 기판 표면까지 에칭하여 제거함으로써 구리 회로를 형성하는 공정으로 이루어지고,
상기 구리 에칭액에 대해 구리보다 에칭 속도가 느린 층 (C) 로서, 니켈, 코발트, 혹은 니켈 합금을 사용하는 것을 특징으로 하는 전자 회로의 형성 방법.
수지 기판의 편면 또는 양면에 구리 또는 구리 합금의 층 (A) 를, 이어서, 그 (A) 층 상의 일부 또는 전체면에, 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C) 를, 추가로 그 층 (C) 상에 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 를 형성하여 동장 적층판을 제조하고, 다음으로, 이 동장 적층판의 상기 (A) 층, (C) 층 및 (D) 층으로 이루어지는 적층부의 일부를 수지 기판 표면까지 에칭하여 제거함으로써 구리 회로를 형성하는 공정으로 이루어지는 것을 특징으로 하는 전자 회로의 형성 방법.
수지 기판의 편면 또는 양면에 구리 또는 구리 합금의 층 (A) 를, 이어서, 그 (A) 층 상의 일부 또는 전체면에, 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C) 를, 추가로 그 층 (C) 상에 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 를 형성하여 동장 적층판을 제조하고, 다음으로, 이 동장 적층판의 상기 (A) 층, (C) 층 및 (D) 층으로 이루어지는 적층부의 일부를 수지 기판 표면까지 에칭하여 제거함으로써 구리 회로를 형성하는 공정으로 이루어지고,
상기 구리 에칭액에 대해 구리보다 에칭 속도가 느린 층 (C) 로서, 니켈, 코발트, 혹은 니켈 합금을 사용하는 것을 특징으로 하는 전자 회로의 형성 방법.
제 13 항 내지 제 18 항 중 어느 한 항에 있어서,
상기 수지 기판의 편면 또는 양면에 구리 또는 구리 합금의 층 (A) 를 형성할 때에 사용하는 동박으로서, 미리 동박 표면에 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C') 를 구비하는 동박을 사용하는 것을 특징으로 하는 전자 회로의 형성 방법.
제 19 항에 있어서,
상기 구리 에칭액에 대해 구리보다 에칭 속도가 느린 층 (C') 로서, 니켈, 코발트, 혹은 니켈 합금을 사용하는 것을 특징으로 하는 전자 회로의 형성 방법.
제 13 항 내지 제 18 항 중 어느 한 항에 있어서,
상기 (C) 층 상에, 내열층 및 방청층 및 크로메이트층 및 유기 방청층 중 어느 하나 이상의 층을 형성하는 것을 특징으로 하는 전자 회로의 형성 방법.
제 13 항 내지 제 18 항 중 어느 한 항에 있어서,
상기 층 (C) 의 피착량을, 100 ㎍/d㎡∼3000 ㎍/d㎡ 로 조절 하는 것을 특징으로 하는 전자 회로의 형성 방법.
제 20 항에 있어서,
상기 (C') 층 상에, 내열층 및 방청층 및 크로메이트층 및 유기 방청층 중 어느 하나 이상의 층을 형성하는 것을 특징으로 하는 전자 회로의 형성 방법.
제 20 항에 있어서,
상기 층 (C') 의 피착량을, 100 ㎍/d㎡∼3000 ㎍/d㎡ 로 조절하는 것을 특징으로 하는 전자 회로의 형성 방법.
제 13 항 내지 제 18 항 중 어느 한 항에 있어서,
구리 또는 구리 합금의 층 (A) 층을, 산세 처리, 소프트 에칭 또는 표면을 거칠게 하는 처리 중 하나 이상으로 처리하는 것을 특징으로 하는 전자 회로의 형성 방법.
제 13 항 내지 제 18 항 중 어느 한 항에 있어서,
구리 또는 구리 합금의 층 (A) 층을, 산세 처리, 소프트 에칭 또는 표면을 거칠게 하는 처리 중 하나 이상의 처리에 의해 두께를 감소시키는 것을 특징으로 하는 전자 회로의 형성 방법.
제 21 항에 있어서,
상기 내열층 및 방청층 및 크로메이트층 및 유기 방청층 중 어느 하나 이상의 층을, 산세 처리 또는 소프트 에칭에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 전자 회로의 형성 방법.
제 23 항에 있어서,
상기 내열층 및 방청층 및 크로메이트층 및 유기 방청층 중 어느 하나 이상의 층을, 산세 처리 또는 소프트 에칭에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 전자 회로의 형성 방법.
제 13 항 내지 제 18 항 중 어느 한 항에 있어서,
상기 구리 또는 구리 합금의 층 (D) 를 0.05 ㎛ 이상, 0.8 ㎛ 이하의 두께로 형성하는 것을 특징으로 하는 전자 회로의 형성 방법.
제 13 항 내지 제 18 항 중 어느 한 항에 있어서,
상기 구리 또는 구리 합금의 층 (D) 가 0.1 ㎛ 이상, 0.5 ㎛ 이하의 두께로 형성되는 것을 특징으로 하는 전자 회로의 형성 방법.
제 21 항에 있어서,
상기 내열층 및 크로메이트층 및 유기 방청층 및 방청층 중 어느 하나 이상의 층 상에, 주석, 니켈, 금 혹은 이들을 기초로 하는 합금 또는 땜납 도금층을 형성하는 것을 특징으로 하는 전자 회로의 형성 방법.
제 23 항에 있어서,
상기 내열층 및 크로메이트층 및 유기 방청층 및 방청층 중 어느 하나 이상의 층 상에, 주석, 니켈, 금 혹은 이들을 기초로 하는 합금 또는 땜납 도금층을 형성하는 것을 특징으로 하는 전자 회로의 형성 방법.
제 13 항 내지 제 18 항 중 어느 한 항에 있어서,
상기 구리 또는 구리 합금의 층 (D) 상에, 주석, 니켈, 금 혹은 이들을 기초로 하는 합금 또는 땜납 도금층을 형성하는 것을 특징으로 하는 전자 회로의 형성 방법.
수지 기판의 편면 또는 양면에 형성된 구리 또는 구리 합금의 층 (A), 그 (A) 층 상의 일부 또는 전체면에 형성된 구리 또는 구리 합금의 도금층 (B), 상기 (B) 층 상의 일부 또는 전체면에 형성된 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C), 추가로 그 층 (C) 상에 형성한 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 로 구성되는 것을 특징으로 하는 전자 회로 형성용 동장 적층판.
수지 기판의 편면 또는 양면에 형성된 구리 또는 구리 합금의 층 (A), 그 (A) 층 상의 일부 또는 전체면에 형성된 구리 또는 구리 합금의 도금층 (B), 상기 (B) 층 상의 일부 또는 전체면에 형성된 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C), 추가로 그 층 (C) 상에 형성한 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 로 구성되고,
상기 구리 에칭액에 대해 구리보다 에칭 속도가 느린 층 (C) 가, 니켈, 코발트, 혹은 니켈 합금인 것을 특징으로 하는 전자 회로 형성용 동장 적층판.
수지 기판의 편면 또는 양면에 형성된 구리 또는 구리 합금의 층 (A), 그 (A) 층 상의 일부 또는 전체면에 형성된 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C), 추가로 그 층 (C) 상에 형성한 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 로 구성되는 것을 특징으로 하는 전자 회로 형성용 동장 적층판.
수지 기판의 편면 또는 양면에 형성된 구리 또는 구리 합금의 층 (A), 그 (A) 층 상의 일부 또는 전체면에 형성된 구리 에칭액에 대해 구리보다 에칭 속도가 느린 도금층 (C), 추가로 그 층 (C) 상에 형성한 0.05 ㎛ 이상, 1 ㎛ 미만의 구리 또는 구리 합금의 도금층 (D) 로 구성되고,
상기 구리 에칭액에 대해 구리보다 에칭 속도가 느린 층 (C) 가, 니켈, 코발트, 혹은 니켈 합금인 것을 특징으로 하는 전자 회로 형성용 동장 적층판.
제 34 항 내지 제 36 항 중 어느 한 항에 있어서,
상기 층 (C) 의 피착량이, 100 ㎍/d㎡∼3000 ㎍/d㎡ 인 것을 특징으로 하는 전자 회로 형성용 동장 적층판.
제 34 항 내지 제 37 항 중 어느 한 항에 있어서,
구리 또는 구리 합금의 층 (A) 층의 수지에 접하는 면의 반대측의 면이, 산세 처리, 소프트 에칭 또는 표면을 거칠게 하는 처리 중 하나 이상으로 처리된 면인 것을 특징으로 하는 전자 회로 형성용 동장 적층판.
제 34 항 내지 제 37 항 중 어느 한 항에 있어서,
구리 또는 구리 합금의 층 (A) 층의 수지에 접하는 면의 반대측의 면이, 산세 처리, 소프트 에칭 또는 표면을 거칠게 하는 처리 중 하나 이상의 처리에 의해 두께가 감소된 면인 것을 특징으로 하는 전자 회로 형성용 동장 적층판.
제 34 항 내지 제 37 항 중 어느 한 항에 있어서,
상기 구리 또는 구리 합금의 층 (D) 가 0.05 ㎛ 이상, 0.8 ㎛ 이하의 구리 또는 구리 합금의 층인 것을 특징으로 하는 전자 회로 형성용 동장 적층판.
제 34 항 내지 제 37 항 중 어느 한 항에 있어서,
상기 구리 또는 구리 합금의 층 (D) 가 0.1 ㎛ 이상, 0.5 ㎛ 이하의 구리 또는 구리 합금의 층인 것을 특징으로 하는 전자 회로 형성용 동장 적층판.
제 34 항 내지 제 37 항 중 어느 한 항에 있어서,
상기 구리 또는 구리 합금의 층 (D) 상에, 추가로 내열층 및 크로메이트층 및 유기 방청층 및 방청층 중 어느 하나 이상의 층을 갖는 것을 특징으로 하는 전자 회로 형성용 동장 적층판.
제 43 항에 있어서,
상기 내열층 및 크로메이트층 및 유기 방청층 및 방청층 중 어느 하나 이상의 층 상에, 주석, 니켈, 금 혹은 이들을 기초로 하는 합금 혹은 땜납 도금층을 구비하는 것을 특징으로 하는 전자 회로 형성용 동장 적층판.
제 34 항 내지 제 37 항 중 어느 한 항에 있어서,
상기 구리 또는 구리 합금의 층 (D) 상에, 주석, 니켈, 금 혹은 이들을 기초로 하는 합금 혹은 땜납 도금층을 구비하는 것을 특징으로 하는 전자 회로 형성용 동장 적층판.
제 34 항 내지 제 37 항 중 어느 한 항에 있어서,
수지 기판의 편면 또는 양면에 구리 또는 구리 합금의 층 (A) 를 형성하여 동장 적층판을 제조하고, 이 동장 적층판에 스루홀을 형성하고, 추가로 상기 (A) 층 상의 일부 또는 전체면 및 스루홀 내에, 구리 또는 구리 합금의 층 (B) 로 이루어지는 도금층을 형성하는 것을 특징으로 하는 전자 회로 형성용 동장 적층판.
제 46 항에 있어서,
스루홀 형성 전의 수지 기판의 편면 또는 양면에 구리 또는 구리 합금의 층 (A), 및 그 후에 형성되는 구리 또는 구리 합금의 층 (B) 로 이루어지는 도금층 (스루홀 도금층) 의 적어도 일방을, 산세 및 소프트 에칭 중 어느 하나 또는 둘에 의해 두께 감소 처리되어 있는 것을 특징으로 하는 전자 회로 형성용 동장 적층판.