CN102714915A - 电子电路及其形成方法以及电子电路形成用覆铜层压板 - Google Patents

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Abstract

本发明涉及一种电子电路，其为由在树脂基板的单面或两面形成的铜或铜合金层（A）、在该（A）层上的一部分或者全部区域上形成的铜或铜合金镀层（B）、在所述（B）层上的一部分或者全部区域上形成的对铜蚀刻液的蚀刻速度比铜慢的镀层（C）以及在该层（C）上形成的0.05μm以上且小于1μm的铜或铜合金镀层（D）构成的层叠体，其特征在于，包含将所述（A）层、（B）层、（C）层和（D）层的层叠部的一部分蚀刻到树脂基板表面而除去从而形成的铜电路。本发明的课题在于提高图案形成中的蚀刻中，防止短路或电路宽度不合格的产生。

Description

电子电路及其形成方法以及电子电路形成用覆铜层压板
技术领域
本发明涉及通过蚀刻进行电路形成的电子电路及其形成方法以及电子电路形成用覆铜层压板。
背景技术
在电子设备和电气设备中广泛使用印刷电路用铜箔，该印刷电路用铜箔，一般通过胶粘剂或者不使用胶粘剂而是在高温高压下胶粘到合成树脂板或薄膜等基板上来制造覆铜层压板，之后，为了形成目标电路，通过抗蚀剂涂布及曝光工序印刷电路，并且经过将铜箔的不需要部分除去的蚀刻处理，再焊接各种元件，由此形成电子器件用的印刷电路。
这样的印刷电路中使用的铜箔，根据其制造方法的种类的不同大致分为电解铜箔和压延铜箔，两种铜箔均可以根据印刷电路板的种类或品质要求来使用。
这些铜箔，具有与树脂基板胶粘的面和非胶粘面，各自实施特殊的表面处理（トリ一ト処理）。另外，也有时象多层印刷布线板的内层中使用的铜箔那样，双面具有与树脂胶粘的功能（ダブルトリ一ト処理）。
电解铜箔一般是通过使铜电沉积在旋转鼓上并将其连续地剥离而制造铜箔，该制造时与旋转鼓接触的面为光泽面，其相反侧的面具有许多凹凸（粗糙面）。但是，在这样的粗糙面上，为了进一步提高与树脂基板的胶粘性，一般附着约0.2μm~约3μm的铜粒子。
另外，在加强这样的凹凸的基础上为了防止铜粒子的脱落，有时也形成薄镀层。这一系列工序称为粗糙化处理。这样的粗糙化处理，不仅电解铜箔需要，而且压延铜箔也需要，在压延铜箔上也实施同样的粗糙化处理。
使用以上的铜箔通过热压法或连续法制造覆铜层压板。例如以热压法为例，该层压板经过如下工序等来制造：合成环氧树脂、在纸基材中浸渗酚醛树脂并进行干燥而制造预浸料坯，再将该预浸料坯和铜箔组合并使用压机进行热压成形。除此以外，还有在铜箔上将聚酰亚胺前体溶液干燥并固化，从而在所述铜箔上形成聚酰亚胺树脂层的方法。
另外，也有在聚酰亚胺等树脂薄膜上进行等离子体处理等表面处理后，根据需要通过Ni-Cr等胶粘层直接形成与铜箔同等厚度的铜层的方法。本发明将上述在树脂层上形成有铜层的材料统称为“覆铜层压板”进行说明。
为了形成目标电路，这样制造的覆铜层压板，利用抗蚀剂涂布及曝光工序印刷电路，并且经过除去铜箔的不需要部分的蚀刻处理，但是，在进行蚀刻以形成电路时，存在该电路不能达到预先在表面上形成的掩模图案拟定的宽度的问题。
这是由于：通过蚀刻而形成的铜电路，从铜箔的表面向下、即朝向树脂层的方向，以末端变宽的方式被蚀刻（产生下弯（ダレ））。产生大的“下弯”的情况下，在树脂基板附近有时铜电路短路，从而产生不合格品。
需要尽力地减少这样的“下弯”。例如，为了防止树脂基板附近处的铜电路的短路，也考虑了延长蚀刻时间，从而更多地进行蚀刻，以减少该“下弯”。
但是，此时产生的问题是，当存在已经达到规定宽度尺寸的部位时，该部分被进一步蚀刻，因此电路宽度变得如此窄，从而不能得到电路设计上的目标均匀线宽（电路宽度），特别是在该部分（细线化的部分）会发热，并根据情况产生断线。
电子电路的精细图案化在进一步进展当中，目前这样的蚀刻不良所引起的问题更明显地出现，从而在电路形成方面成为大的问题。
本发明人为了改善这些方面，提出了在蚀刻面侧的铜箔上形成有蚀刻速度比铜低的金属或合金层（以下称为EF层）的铜箔（参考专利文献1）。作为此时的金属或合金，为镍、钴及它们的合金，通过以比铜电路厚度充分薄的厚度形成，可以在不使所形成的电路过细的情况下进行下弯小的蚀刻。
即，在电路设计时，蚀刻液从成为掩模图案的抗蚀剂涂布侧、即铜箔的表面浸渗，因此如果在紧接在抗蚀剂下面以预定的附着量范围形成EF层，则其附近的铜箔部分的蚀刻受到抑制，而其它铜箔部分的蚀刻进行，因此具有可以减少“下弯”、可以形成宽度更均匀的电路的效果。从现有技术来看，该结果可以说是很大的进步。
在此，在进行进一步改善的阶段，又产生了几个问题。这些问题之一是：包括在所述EF层上进一步形成镀锡或镀镍的“表面覆盖层”的工序作为电路形成的前工序时，在EF上形成的镀层与EF层的粘附性低。
因此，需要在电路形成后通过软蚀刻等除去EF层。即，存在通过软蚀刻等电路形状的改善效果低的问题。
现有技术文献
专利文献
专利文献1：日本特开2002-176242号公报
发明内容
本发明的课题在于提供在通过蚀刻覆铜层压板的铜层进行电路形成时，可以防止由蚀刻造成下弯，可以形成目标电路宽度的均匀的电路，并且可以提高图案蚀刻中的蚀刻性、防止短路或电路宽度不良的产生的电路电路及其形成方法以及电子电路形成用覆铜层压板，特别是在电路的上部形成镀层的情况下，在EF层上形成的铜或铜合金层可以在不影响表面覆盖层的粘附性的情况下形成均匀的电路宽度。
本发明人发现，在形成前述的EF层后，再在其上设置适当厚度的铜或铜合金层可以解决问题。以下进行说明。另外，在下述的本发明中使用的术语“镀”，包括电镀、无电镀等湿式镀法或者化学镀法、或者蒸镀、溅射等物理镀法，没有特别限制，可以任意选择使用这些方法。
基于该发现，本发明提供：
1）一种电子电路，其为由在树脂基板的单面或两面形成的铜或铜合金层（A）、在该（A）层上的一部分或者全部区域上形成的铜或铜合金镀层（B）、在所述（B）层上的一部分或者全部区域上形成的对铜蚀刻液的蚀刻速度比铜慢的镀层（C）以及在该层（C）上形成的0.05μm以上且小于1μm的铜或铜合金镀层（D）构成的层叠体，其特征在于，包含将所述（A）层、（B）层、（C）层和（D）层的层叠部的一部分蚀刻到树脂基板表面而除去从而形成的铜电路。
另外，本申请发明提供：
2）一种电子电路，其为由在树脂基板的单面或两面形成的铜或铜合金层（A）、在该（A）层上的一部分或者全部区域上形成的对铜蚀刻液的蚀刻速度比铜慢的镀层（C）以及在该层（C）上形成的0.05μm以上且小于1μm的铜或铜合金镀层（D）构成的层叠体，其特征在于，包含将所述（A）层、（C）层和（D）层的层叠部的一部分蚀刻到树脂基板表面而除去从而形成的铜电路。
另外，本申请发明提供：
3）如上述1）或2）的任一项所述的电子电路，其特征在于，所述对铜蚀刻液的蚀刻速度比铜慢的层（C）为镍、钴或者镍合金。
4）如上述1）至3）中任一项所述的电子电路，其特征在于，所述层（C）的覆盖量为100μg/dm2~3000μg/dm2。
另外，本申请发明提供：
5）如上述1）至4）中任一项所述的电子电路，其特征在于，铜或铜合金层（A）的与树脂接触的面的相反侧的面为经过酸洗处理、软蚀刻或表面粗糙化处理的一种以上处理后的面。
另外，本申请发明提供：
6）如上述1）至5）中任一项所述的电子电路，其特征在于，铜或铜合金层（A）的与树脂接触的面的相反侧的面为通过酸洗处理、软蚀刻或表面粗糙化处理的一种以上处理减厚后的面。
另外，本申请发明提供：
7）如上述1）至6）中任一项所述的电子电路，其特征在于，所述铜或铜合金层（D）为0.05μm以上0.8μm以下的铜或铜合金层。
8）如上述1）至7）中任一项所述的电子电路，其特征在于，所述铜或铜合金层（D）为0.1μm以上0.5μm以下的铜或铜合金层。
另外，本申请发明提供：
9）如上述1）至8）中任一项所述的电子电路，其特征在于，在所述铜或铜合金层（D）上还具有耐热层和/或铬酸盐或有机防锈层。
另外，本申请发明提供：
10）如上述1）至9）中任一项所述的电子电路，其特征在于，在所述铜或铜合金层（D）上或者所述耐热层和/或铬酸盐或有机防锈层上，具有锡、镍、金或基于它们的合金或者焊料镀层。
另外，本申请发明提供：
11）一种电子电路的形成方法，其特征在于，包括如下工序：在树脂基板的单面或两面上形成铜或铜合金层（A）、在该（A）层上的一部分或者全部区域上形成铜或铜合金镀层（B）、在所述（B）层上的一部分或者全部区域上形成对铜蚀刻液的蚀刻速度比铜慢的镀层（C）、再在该层（C）上形成0.05μm以上且小于1μm的铜或铜合金镀层（D）而制作覆铜层压板，然后，将包含所述（A）层、（B）层、（C）层和（D）层的层叠部的一部分蚀刻到树脂基板表面而除去从而形成铜电路。
12）一种电子电路的形成方法，其特征在于，包括如下工序：在树脂基板的单面或两面上形成铜或铜合金层（A）而制作覆铜层压板，在该覆铜层压板上形成通孔，再在该（A）层上的一部分或者全部区域上以及通孔内形成由铜或铜合金层（B）构成的镀层，然后在所述（B）层上的一部分或者全部区域上形成对铜蚀刻液的蚀刻速度比铜慢的镀层（C），再在该层（C）上形成0.05μm以上且小于1μm的铜或铜合金镀层（D），然后，将包含所述（A）层、（B）层、（C）层和（D）层的层叠部的一部分蚀刻到树脂基板表面而除去从而形成铜电路。
另外，本申请发明提供：
13）一种电子电路的形成方法，其特征在于，包括如下工序：在树脂基板的单面或两面上形成铜或铜合金层（A），然后在该（A）层上的一部分或者全部区域上形成对铜蚀刻液的蚀刻速度比铜慢的镀层（C），再在该层（C）上形成0.05μm以上且小于1μm的铜或铜合金镀层（D）而制作覆铜层压板，然后，将包含所述（A）层、（C）层和（D）层的层叠部的一部分蚀刻到树脂基板表面而除去从而形成铜电路。
另外，本申请发明提供：
14）如上述11）至13）中任一项所述的电子电路的形成方法，其特征在于，在所述树脂基板的单面或两面上，铜或铜合金层（A）使用预先在铜箔表面具有对铜蚀刻液蚀刻速度比铜慢的镀层（C’）的铜箔作为形成层时使用的铜箔。
另外，本申请发明提供：
15）如上述11）至14）中任一项所述的电子电路的形成方法，其特征在于，在所述（C）或（C’）层上，形成耐热性和/或防锈层。
另外，本申请发明提供：
16）如上述11）至15）中任一项所述的电子电路的形成方法，其特征在于，作为所述对铜蚀刻液的蚀刻速度比铜慢的层（C）或层（C’），使用镍、钴或者镍合金。
另外，本申请发明提供：
17）如上述11）至16）中任一项所述的电子电路的形成方法，其特征在于，将所述层（C）或层（C’）的覆盖量调节为100μg/dm2~3000μg/dm2。
另外，本申请发明提供：
18）如上述11）至17）中任一项所述的电子电路的形成方法，其特征在于，通过酸洗处理、软蚀刻处理或表面粗糙化处理中的一种以上处理对铜或铜合金层（A）进行处理。
另外，本申请发明提供：
19）如上述11）至17）中任一项所述的电子电路的形成方法，其特征在于，通过酸洗处理、软蚀刻处理或表面粗糙化处理中的一种以上处理将铜或铜合金层（A）减厚。
另外，本申请发明提供：
20）如上述15）至17）中任一项所述的电子电路的形成方法，其特征在于，包括通过酸洗处理或软蚀刻处理除去所述耐热层和/或防锈层的工序。
另外，本申请发明提供：
21）如上述11）至20）中任一项所述的电子电路的形成方法，其特征在于，将所述铜或铜合金层（D）形成为0.05μm以上且0.8μm以下的厚度。
另外，本申请发明提供：
22）如上述11）至20）中任一项所述的电子电路的形成方法，其特征在于，将所述铜或铜合金层（D）形成为0.1μm以上且0.5μm以下的厚度。
另外，本申请发明提供：
23）如上述11）至22）中任一项所述的电子电路的形成方法，其特征在于，在所述铜或铜合金层（D）上、或者在所述耐热性和/或铬酸盐或有机防锈层上，形成锡、镍、金或者基于它们的合金或者焊料镀层。
另外，本申请发明提供：
24）一种电子电路形成用覆铜层压板，其特征在于，由在树脂基板的单面或两面形成的铜或铜合金层（A）、在该（A）层上的一部分或者全部区域上形成的铜或铜合金镀层（B）、在所述（B）层上的一部分或者全部区域上形成的对铜蚀刻液的蚀刻速度比铜慢的镀层（C）以及在该层（C）上形成的0.05μm以上且小于1μm的铜或铜合金镀层（D）构成。
另外，本申请发明提供：
25）一种电子电路形成用覆铜层压板，其特征在于，由在树脂基板的单面或两面形成的铜或铜合金层（A）、在该（A）层上的一部分或者全部区域上形成的对铜蚀刻液的蚀刻速度比铜慢的镀层（C）以及在该层（C）上形成的0.05μm以上且小于1μm的铜或铜合金镀层（D）构成。
另外，本申请发明提供：
26）如上述24）或25）所述的电子电路形成用覆铜层压板，其特征在于，所述对铜蚀刻液的蚀刻速度比铜慢的层（C）为镍、钴或者镍合金。
另外，本申请发明提供：
27）如上述23）至25）中任一项所述的电子电路形成用覆铜层压板，其特征在于，所述层（C）的覆盖量为100μg/dm2~3000μg/dm2。
另外，本申请发明提供：
28）如上述24）至27）中任一项所述的电子电路形成用覆铜层压板，其特征在于，铜或铜合金层（A）的与树脂接触的面的相反侧的面为经过酸洗处理、软蚀刻或表面粗糙化处理的一种以上处理后的面。
另外，本申请发明提供：
29）如上述24）至28）中任一项所述的电子电路形成用覆铜层压板，其特征在于，铜或铜合金层（A）的与树脂接触的面的相反侧的面为通过酸洗处理、软蚀刻或表面粗糙化处理的一种以上处理减厚后的面。
另外，本申请发明提供：
30）如上述24）至29）中任一项所述的电子电路形成用覆铜层压板，其特征在于，所述铜或铜合金层（D）为0.05μm以上且0.8μm以下的铜或铜合金层。
另外，本申请发明提供：
31）如上述24）至29）中任一项所述的电子电路形成用覆铜层压板，其特征在于，所述铜或铜合金层（D）为0.1μm以上且0.5μm以下的铜或铜合金层。
另外，本申请发明提供：
32）如上述24）至31）中任一项所述的电子电路形成用覆铜层压板，其特征在于，在所述铜或铜合金层（D）上还具有耐热层和/或铬酸盐或有机防锈层。
另外，本申请发明提供：
33）如上述24）至32）中任一项所述的电子电路形成用覆铜层压板，其特征在于，在所述铜或铜合金层（D）上或者所述耐热层和/或铬酸盐或有机防锈层上，具有锡、镍、金或基于它们的合金或者焊料镀层。
另外，本申请发明提供：
34）如上述24）至33）中任一项所述的电子电路形成用覆铜层压板，其特征在于，在树脂基板的单面或两面形成铜或铜合金层（A）而制作覆铜层压板，在该覆铜层压板上形成通孔，再在所述（A）层上的一部分或者全部区域上以及通孔内形成由铜或铜合金层（B）构成的镀层。
另外，本申请发明提供：
35）如上述34）所述的电子电路形成用覆铜层压板，其特征在于，在通孔形成前的树脂基板的单面或两面上的铜或铜合金层（A）以及其后形成的由铜或铜合金层（B）构成的镀层（通孔镀层）的至少一方利用酸洗和/或软蚀刻进行减厚处理。
上述内容中，以作为覆铜层压板上的电子电路的铜电路的蚀刻为例，但是如果目的在于通过蚀刻得到更陡峭的形状，则也可以应用于作为电子电路的形态之一的铜凸块形成等所谓的关联技术。
发明效果
本发明具有在通过蚀刻覆铜层压板的铜层进行电路形成时，可以形成目标电路宽度的更均匀的电路的效果。另外，具有可以防止蚀刻造成的下弯产生的效果。特别地，在电路的上部形成镀层的情况下，在EF层上形成的铜或铜合金层可以在对“表面覆盖层”的粘附性不产生影响的情况下形成均匀的电路宽度。
由此，具有可以提供在图案蚀刻中蚀刻性提高、可以防止短路或电路宽度不合格产生的优良的电子电路的形成方法的显著效果。
附图说明
图1是表示实施例4所示的电路的蚀刻的剖面的图。
图2是表示比较例3所示的电路的蚀刻的剖面的图。
具体实施方式
本发明为通过蚀刻形成电子电路以及该电路的形成方法以及其中使用的电子电路形成用覆铜层压板。
作为实现本申请发明目的一个方式，首先，在树脂基板上形成的铜或铜合金层（A）上形成铜或铜合金层（B）。即，该铜层（B）是在覆铜层压板上通过通孔镀等新形成的铜层。另外，作为另一方式，通过软蚀刻等将（A）层减压。
在此，所述铜或铜合金层（A）可以为在树脂基板上直接形成的镀层或者由胶粘的箔构成的铜或铜合金层层的任意一种。即，关于所述（A）层，也可以使用在不使用铜箔的情况下在对聚酰亚胺等树脂薄膜进行等离子体处理等表面处理后，直接形成铜层而得到的覆铜层压板。此时，也需要胶粘的箔不预先具有EF层的情况一样，在该阶段表面上不具有EF层。
然后，在该（B）层或者通过软蚀刻而减厚的（A）层或者使用未预先形成有EF层的铜箔的（A）层上，形成对铜蚀刻液的速度比铜慢的层（C）。
作为该（C）层，选择对铜蚀刻液的蚀刻速度比铜慢的材料。作为该材料，镍、钴或者镍合金是适当的。
特别地，优良镍或镍合金。
以镍或镍合金层为例进行具体说明。在铜箔上靠近抗蚀剂部分的位置，抗蚀剂侧铜箔的蚀刻速度被该镍或镍合金层所抑制，相反，随着远离镍或镍合金层，铜的蚀刻以通常的速度进行。
由此，从铜电路的侧面的抗蚀剂侧向树脂基板侧基本上垂直地进行蚀刻，形成矩形的铜箔电路。
镍或镍合金层等主要抑制下弯的产生，可以形成目标电路宽度的均匀的电路。
在微细电路形成中，优选使用蚀刻速度快的由氯化铁水溶液构成的蚀刻液。这是因为：由于电路的微细化，存在蚀刻速度下降的问题。由氯化铁水溶液构成的蚀刻液，是防止该问题的有效手段。但是，这并不妨碍其它蚀刻液的使用。根据需要可以更换蚀刻液。
在形成电子电路时，常常进行的是形成锡、镍、金或者基于它们的合金或者焊料镀层，但是，作为所述（C）层的材料使用的镍、钴或者镍合金上难以附加“表面覆盖层”。因此，在层叠体的所述（C）层上，可以预先形成铜或铜合金镀层（D）。
在此，成为问题的是，将由所述（A）层和（B）层、（C）层以及（D）层构成的层叠部的一部分蚀刻到树脂基板表面而除去从而形成铜电路，但是，所述（D）层过厚的情况下，成为蚀刻时的障碍，不能形成均匀的电路宽度。
即，为了形成均匀的电路宽度而形成的EF层即所述（C）层的功能受到抑制。但是，如上所述，在层叠体的所述（C）层上预先形成铜或铜合金镀层（D）层，有时为了在其上进一步形成“表面覆盖层”是必要的。
这一点可以重复进行实验从而找到最佳条件。这就是，作为EF层的（C）层上形成的铜或铜合金镀层（D）的厚度为0.05μm以上且小于1μm。镀层（D）为铜合金的情况下，例如，可以使用黄铜镀层（Zn10~40%）、青铜镀层（Sn 10%以下）、白铜镀层（Ni 10~30%）等铜合金。
实验的结果是，优选0.05μm以上0.8μm以下，进一步优选0.1μm以上0.5μm以下。
下限值如上所述为0.05μm，这是为了在其上形成“表面覆盖层”的最低必要厚度。这是因为：另一方面，将其加厚会成为蚀刻的障碍，不能形成均匀的电路宽度。其理由在实施例中详细说明。
所述（D）层上可以进一步形成铬层或铬酸盐层以及硅烷处理等有机防锈层。此时，存在对图案蚀刻液的蚀刻速度产生不同的可能性，但是，通过适当选择其量，同样可以抑制（D）层的表面氧化，因此可以形成更稳定的电路宽度的图案。
另外，所述（C）层中所含的镍，为100μg/dm2~3000μg/dm2，优选2250μg/dm2以下，进一步优选1500μg/dm2以下。这是在电路蚀刻时为了抑制下弯的产生从而进行均匀的电路蚀刻所需要的量。
低于100μg/dm2时，其效果下降。优选200μg/dm2以上，更优选300μg/dm2以上。
另一方面，过多的情况下，蚀刻时工序的负荷（蚀刻时间）大，成为铜电路设计上的障碍。因此，需要设定在上述范围内。
另外，本发明的电子电路用的压延铜箔或电解铜箔中，在设置所述铬层或铬酸盐层的情况下，以金属铬换算铬量，为100μg/dm2以下。另外，在形成所述硅烷处理层的情况下，以硅烷单独换算，优选为20μg/dm2以下。这是因为：可以抑制对图案蚀刻液的蚀刻速度产生不同。因此，适当的量对于防止（C）层和（D）层的氧化是有效的。
以下列举代表性的适当的镀敷条件例。
（镀铜）
Cu：       90g/L
H2SO4：    80g/L
Cl：       60ppm
液温：     55~57℃
添加剂：双(3-磺基丙基)二硫化物二钠（RASCHIG公司制造CPS）、二苄胺改性物
（镀镍）
Ni：10～40g/L
pH：2.5～3.5
温度：常温～60℃
电流密度Dk：2～50A/dm2
时间：1～4秒
（镀镍-磷合金）
Ni：50～100g/L
P：1～25g/L
HBO3：0～30g/L
pH：0.5～2.5
温度：常温～95℃
电流密度Dk：5～40A/dm2
时间：1～10秒
（镀镍-钼合金）
Ni：5～25g/L
Mo：0.01～5g/L
Na2P2O7：160g/L
pH：8～9
温度：常温～40℃
电流密度Dk：1～5A/dm2
时间：1～10秒
（镀镍-钨合金）
Ni：1～10g/L
W：20～50g/L
柠檬酸：60g/L
pH：8～9
温度：常温～50℃
电流密度Dk：0.1～5A/dm2
时间：1～10秒
（镀钴）
Co：1～20g/L
pH：2.5～3.5
温度：常温～60℃
电流密度Dk：2～50A/dm2
时间：1～4秒
（铬酸盐处理条件）
（A）浸渍铬酸盐处理
K2Cr2O7（Na2Cr2O7或CrO3）：0.1～5g/L
pH：2~13
温度：常温～60℃
时间：5～30秒
（B）电解铬酸盐处理
K2Cr2O7（Na2Cr2O7或CrO3）：2～10g/L
NaOH或KOH：10～50g/L
pH：7～13
温度：20～80℃
电流密度Dk：0.05～5A/dm2
时间：5～30秒
阳极：Pt-Ti板、铅板等
（硅烷处理条件）
从以下各种系列的硅烷中选择。将溶解于醇中的硅烷用水稀释到规定的浓度，并涂布到铜箔表面。
浓度：0.01重量%~2重量%
种类：烯烃类硅烷、环氧类硅烷、丙烯酸类硅烷、氨基硅烷、巯基硅烷
（镍等的附着量分析方法）
为了分析镍处理面，用FR-4树脂压制制作相反面，进行掩蔽。将该样品用浓度30%的硝酸溶解直到表面处理被膜溶解，将烧杯中的溶解液稀释到10倍，通过原子吸光分析进行镍的定量分析。
（铬的附着量分析方法）
为了分析处理面，用FR-4树脂压制制作相反面，进行掩蔽。将该样品用浓度10%的盐酸煮沸3分钟使处理层溶解，利用原子吸光分析对该溶液进行锌、铬的定量分析。
如上所述，在（D）层上形成电路形成用的抗蚀剂图案，再使用由氯化铜溶液或氯化铁溶液构成的蚀刻液，将除具有所述抗蚀剂图案的部分以外的树脂基板上的所述（A）层、（B）层、（C）层及（D）层的层叠部的不需要部分除去到树脂基板表面。然后，进行抗蚀剂除去。
对于以上而言，通过上述说明的（A）层、（B）层、（C）层、（D）层的组合可以实现，是本申请发明的优良特征之一。
对更加适合的实施方式进行说明，如上所述在通过镀敷或者粘贴铜箔而形成铜或铜合金（A）层后，在（B）层形成前，优选预先通过蚀刻等除去作为铜箔的A层的露出面上的用于保护该铜箔而施加的层。这是为了改善后续的镀敷。
使用铜箔作为在树脂基板上形成的铜或铜合金层的情况下，可以同样应用于电解铜箔的粗糙化面（M面）或光泽面（S面），蚀刻面通常使用光泽面侧。使用压延铜箔的情况下，可以使用高纯度压延铜箔或者提高了强度的压延合金铜箔。本申请发明包括这些全部铜箔。
实施例
以下，对本发明的实施例和比较例进行说明。另外，本实施例为用于容易理解本发明的例子，本发明不限于下述的例子。即，在本说明书中记载的技术构思的范围内，本发明包括下述的实施例以外的全部方式或者变形。
另外，这些例子中，镀铜液、条件使用申请人的日本特开2004-107786号公报中所示的液、条件（0062段），但是，也可以使用除此以外的镀铜液、条件。
（实施例1）
使用箔厚18μm的电解铜箔。将该电解铜箔胶粘到聚酰亚胺树脂基板上得到覆铜层压板。然后，在该覆铜层压板上形成20μm的铜镀层。镀铜的条件如上所述。结果，树脂基板上的电解铜箔和铜镀层的合计厚度为38μm。
然后，在该铜镀层上，在上述的镀镍-钨条件下，形成附着量400μg/dm2的镍-钨镀层，在其上在上述铜镀条件下形成0.1μm厚的铜镀层（D），再通过上述铬酸盐条件形成铬酸盐层。
在形成有该镍-钨镀层的覆铜层压板上，通过抗蚀剂涂布和曝光工序印刷10条400μm节距的电路，再在将铜箔的不需要部分除去的蚀刻后形成表面覆盖层。
（无电镀锡条件）
罗门哈斯公司（Rohm and Hass）LT-34
液温：75℃
浸渍时间：5分钟
（无电镀镍条件）
荏原ユ一ジライトAC-DX
液温：90℃
浸渍时间：20分钟
在所述（D）层上再形成无电锡镀层，可形成胶粘性高的良好的无电锡镀层。
（实施例2）
在本实施例2中，使用厚度12μm的压延铜箔，将该压延铜箔胶粘到聚酰亚胺树脂基板上得到覆铜层压板。然后，对该覆铜层压板进行软蚀刻，除去铜层的一部分。由此，铜的厚度为5μm。
（软蚀刻条件）
硫酸-过氧化氢混合溶液（硫酸165g/L、过氧化氢21g/L）、35℃、浸渍、搅拌，实施铜层的减厚。
在该覆铜层压板上，在上述的镀镍-钼条件下形成附着量为600μg/dm2的镍-钼镀层。然后，在其上在上述镀铜条件下形成0.2μm的铜镀层。
然后，通过抗蚀剂涂布和曝光工序印刷10条电路，再实施用于除去铜箔的不需要部分的蚀刻处理。
在所述（D）层上，再形成无电镍镀层，可以形成胶粘性高的良好的无电镍镀层。
（实施例3）
在本实施例中，在树脂基板（聚酰亚胺类树脂）上胶粘预先形成有Ni附着量700μg/dm2的Ni镀层的12μm压延铜箔（Cu-0.2重量%Cr-0.1重量%Zr）箔制作覆铜层压板。在该覆铜层压板上形成通孔后，再镀敷无电镀和电镀的共计26μm的铜。铜合金和铜镀层的合计厚度为38μm。
在形成有该铜镀层的覆铜层压板上，在上述的镀镍-磷条件下，形成附着量700μg/dm2的镍-磷镀层。然后，再在其上在上述镀铜条件下形成0.5μm的铜层。然后，在其上通过抗蚀剂涂布和曝光工序印刷10条电路，再实施用于除去铜箔的不需要部分的蚀刻处理。
在所述（D）层上，再形成无电锡镀层，可以形成胶粘性高的良好的无电锡镀层。
（实施例4）
在本实施例中，在树脂基板（聚酰亚胺类树脂）上胶粘预先形成有Ni附着量700μg/dm2的Ni镀层的9μm压延铜箔制作覆铜层压板。再在其上在上述镀铜条件下形成0.3μm的作为（D）层的铜镀层。
然后，在其上通过抗蚀剂涂布和曝光工序印刷10条电路，再实施用于除去铜箔的不需要部分的蚀刻处理。
在所述（D）层上，再形成无电镍镀层，可以形成胶粘性高的良好的无电镍镀层。
电路的蚀刻的剖面如图1所示。如该图1所示，在电路的剖面的最上部，在镀铜条件下形成有0.3μm的铜层。另外，可以确认：电路的剖面宽度从上到下蚀刻到基本均等的厚度。
另外，关于该（D）层，实施到0.6μm、0.7μm、0.8μm、0.9μm的厚度，但是随着层厚度的增加，稍微发现剖面形成为梯形的倾向，但是基本上为可以忽略的影响。但是，（D）层越薄越不会浪费，因此如果可以在其上形成“表面覆盖层”，则可以说优选（D）层尽可能薄。
（比较例1）
使用箔厚18μm的电解铜箔，将其胶粘到树脂基板上。然后，在该覆铜层压板上形成20μm的铜镀层。镀铜的条件如上述的镀铜条件。结果，树脂基板上的电解铜箔和铜镀层的合计厚度为38μm。另外，在其上在上述铜镀条件下形成0.01μm的作为（D）层的铜镀层。该条件偏离本申请发明的0.05μm以上。
然后，在其上通过抗蚀剂涂布和曝光工序印刷10条电路，再实施用于除去铜箔的不需要部分的蚀刻处理。
在所述（D）层上再形成无电镍镀层，但是不能形成胶粘性高的良好的无电镍镀层。
（比较例2）
使用厚度12μm的压延铜箔，将其胶粘到聚酰亚胺树脂基板上。然后，对该覆铜层压板进行蚀刻，除去铜层的一部分。由此，铜的厚度为5μm。
在该覆铜层压板上，在上述的镀镍条件下形成附着量为25μg/dm2的镍镀层。即，形成（C）层。
然后，通过抗蚀剂涂布和曝光工序印刷10条电路，再实施用于除去铜箔的不需要部分的蚀刻处理。
在所述（C）层上，再形成无电锡镀层，同样地不能形成胶粘性高的良好的无电锡镀层。这认为是由于作为EF层的（C）层妨碍了无电镀。
（比较例3）
本比较例3在与实施例4同样的条件下，在树脂基板（聚酰亚胺类树脂）上胶粘预先形成有Ni附着量700μg/dm2的Ni镀层的9μm压延铜箔制作覆铜层压板。
再在其上在上述镀铜条件下形成4.5μm的作为（D）层的铜镀层。该条件偏离本申请发明的低于1μm的条件。
然后，在其上通过抗蚀剂涂布和曝光工序印刷10条电路，再实施用于除去铜箔的不需要部分的蚀刻处理。
在所述（D）层上，再形成无电镍镀层，可以形成胶粘性高的良好的无电镍镀层。但是，蚀刻性产生问题。
电路的倾斜角的观察结果如图2所示。如该图2所示，在电路的剖面的最上部，形成厚的铜层。而且，电路的倾斜角下降而呈梯形。另外，蚀刻性差。另外，可以看出，比（C）层靠下的部分也后缩（セツトバツクし），从而产生高差。
这判断是（D）层过厚的结果。认为这是由于（D）层厚，因此用于抑制蚀刻的（C）的功能的平衡被破坏的结果。因此，可以确认，应该避免过度的（D）的厚度，特别是1μm以上的铜层的形成。
产业实用性
本发明中，在覆铜层压板上通过铜箔的蚀刻进行电路形成的一系列工序中增加薄薄地形成蚀刻速度比铜慢的层的工序，由此，具有可以形成目标电路宽度的更均匀的电路的效果，具有不产生蚀刻造成的处理残渣，防止下弯的产生，可以缩短通过蚀刻形成电路的时间的效果。
另外，在电路的上部形成镀层的情况下，在EF层上形成的铜或铜合金层不会成为蚀刻时的障碍，具有可以形成均匀的电路宽度的优良效果。
由此，可以提高图案蚀刻中的蚀刻性，可以防止短路或电路宽度不合格的产生，并且可以对电路进行镀敷，因此在作为覆铜层压板（刚硬及柔软用）的使用、印刷基板的电子电路的形成中有用。

Claims (35)

1.一种电子电路，其为由在树脂基板的单面或两面形成的铜或铜合金层（A）、在该（A）层上的一部分或者全部区域上形成的铜或铜合金镀层（B）、在所述（B）层上的一部分或者全部区域上形成的对铜蚀刻液的蚀刻速度比铜慢的镀层（C）以及在该层（C）上形成的0.05μm以上且小于1μm的铜或铜合金镀层（D）构成的层叠体，其特征在于，包含将所述（A）层、（B）层、（C）层和（D）层的层叠部的一部分蚀刻到树脂基板表面而除去从而形成的铜电路。
2.一种电子电路，其为由在树脂基板的单面或两面形成的铜或铜合金层（A）、在该（A）层上的一部分或者全部区域上形成的对铜蚀刻液的蚀刻速度比铜慢的镀层（C）以及在该层（C）上形成的0.05μm以上且小于1μm的铜或铜合金镀层（D）构成的层叠体，其特征在于，包含将所述（A）层、（C）层和（D）层的层叠部的一部分蚀刻到树脂基板表面而除去从而形成的铜电路。
3.如权利要求1或2的任一项所述的电子电路，其特征在于，所述对铜蚀刻液的蚀刻速度比铜慢的层（C）为镍、钴或者镍合金。
4.如权利要求1至3中任一项所述的电子电路，其特征在于，所述层（C）的覆盖量为100μg/dm2~3000μg/dm2。
5.如权利要求1至4中任一项所述的电子电路，其特征在于，铜或铜合金层（A）的与树脂接触的面的相反侧的面为经过酸洗处理、软蚀刻或表面粗糙化处理的一种以上处理后的面。
6.如权利要求1至5中任一项所述的电子电路，其特征在于，铜或铜合金层（A）的与树脂接触的面的相反侧的面为通过酸洗处理、软蚀刻或表面粗糙化处理的一种以上处理减厚后的面。
7.如权利要求1至6中任一项所述的电子电路，其特征在于，所述铜或铜合金层（D）为0.05μm以上0.8μm以下的铜或铜合金层。
8.如权利要求1至7中任一项所述的电子电路，其特征在于，所述铜或铜合金层（D）为0.1μm以上0.5μm以下的铜或铜合金层。
9.如权利要求1至8中任一项所述的电子电路，其特征在于，在所述铜或铜合金层（D）上还具有耐热层和/或铬酸盐或有机防锈层。
10.如权利要求1至9中任一项所述的电子电路，其特征在于，在所述铜或铜合金层（D）上或者所述耐热层和/或铬酸盐或有机防锈层上，具有锡、镍、金或基于它们的合金或者焊料镀层。
11.一种电子电路的形成方法，其特征在于，包括如下工序：在树脂基板的单面或两面上形成铜或铜合金层（A）、在该（A）层上的一部分或者全部区域上形成铜或铜合金镀层（B）、在所述（B）层上的一部分或者全部区域上形成对铜蚀刻液的蚀刻速度比铜慢的镀层（C）、再在该层（C）上形成0.05μm以上且小于1μm的铜或铜合金镀层（D）而制作覆铜层压板，然后，将包含所述（A）层、（B）层、（C）层和（D）层的层叠部的一部分蚀刻到树脂基板表面而除去从而形成铜电路。
12.一种电子电路的形成方法，其特征在于，包括如下工序：在树脂基板的单面或两面上形成铜或铜合金层（A）而制作覆铜层压板，在该覆铜层压板上形成通孔，再在该（A）层上的一部分或者全部区域上以及通孔内形成由铜或铜合金层（B）构成的镀层，然后在所述（B）层上的一部分或者全部区域上形成对铜蚀刻液的蚀刻速度比铜慢的镀层（C），再在该层（C）上形成0.05μm以上且小于1μm的铜或铜合金镀层（D），然后，将包含所述（A）层、（B）层、（C）层和（D）层的层叠部的一部分蚀刻到树脂基板表面而除去从而形成铜电路。
13.一种电子电路的形成方法，其特征在于，包括如下工序：在树脂基板的单面或两面上形成铜或铜合金层（A），然后在该（A）层上的一部分或者全部区域上形成对铜蚀刻液的蚀刻速度比铜慢的镀层（C），再在该层（C）上形成0.05μm以上且小于1μm的铜或铜合金镀层（D）而制作覆铜层压板，然后，将包含所述（A）层、（C）层和（D）层的层叠部的一部分蚀刻到树脂基板表面而除去从而形成铜电路。
14.如权利要求11至13中任一项所述的电子电路的形成方法，其特征在于，在所述树脂基板的单面或两面上，铜或铜合金层（A）使用预先在铜箔表面具有对铜蚀刻液蚀刻速度比铜慢的镀层（C’）的铜箔作为形成层时使用的铜箔。
15.如权利要求11至14中任一项所述的电子电路的形成方法，其特征在于，在所述（C）或（C’）层上，形成耐热性和/或防锈层。
16.如权利要求11至15中任一项所述的电子电路的形成方法，其特征在于，作为所述对铜蚀刻液的蚀刻速度比铜慢的层（C）或层（C’），使用镍、钴或者镍合金。
17.如权利要求11至16中任一项所述的电子电路的形成方法，其特征在于，将所述层（C）或层（C’）的覆盖量调节为100μg/dm2~3000μg/dm2。
18.如权利要求11至17中任一项所述的电子电路的形成方法，其特征在于，通过酸洗处理、软蚀刻处理或表面粗糙化处理中的一种以上处理对铜或铜合金层（A）进行处理。
19.如权利要求11至17中任一项所述的电子电路的形成方法，其特征在于，通过酸洗处理、软蚀刻处理或表面粗糙化处理中的一种以上处理将铜或铜合金层（A）减厚。
20.如权利要求15至17中任一项所述的电子电路的形成方法，其特征在于，包括通过酸洗处理或软蚀刻处理除去所述耐热层和/或防锈层的工序。
21.如权利要求11至20中任一项所述的电子电路的形成方法，其特征在于，将所述铜或铜合金层（D）形成为0.05μm以上且0.8μm以下的厚度。
22.如权利要求11至20中任一项所述的电子电路的形成方法，其特征在于，将所述铜或铜合金层（D）形成为0.1μm以上且0.5μm以下的厚度。
23.如权利要求11至22中任一项所述的电子电路的形成方法，其特征在于，在所述铜或铜合金层（D）上、或者在所述耐热性和/或铬酸盐或有机防锈层上，形成锡、镍、金或者基于它们的合金或者焊料镀层。
24.一种电子电路形成用覆铜层压板，其特征在于，由在树脂基板的单面或两面形成的铜或铜合金层（A）、在该（A）层上的一部分或者全部区域上形成的铜或铜合金镀层（B）、在所述（B）层上的一部分或者全部区域上形成的对铜蚀刻液的蚀刻速度比铜慢的镀层（C）以及在该层（C）上形成的0.05μm以上且小于1μm的铜或铜合金镀层（D）构成。
25.一种电子电路形成用覆铜层压板，其特征在于，由在树脂基板的单面或两面形成的铜或铜合金层（A）、在该（A）层上的一部分或者全部区域上形成的对铜蚀刻液的蚀刻速度比铜慢的镀层（C）以及在该层（C）上形成的0.05μm以上且小于1μm的铜或铜合金镀层（D）构成。
26.如权利要求24或25所述的电子电路形成用覆铜层压板，其特征在于，所述对铜蚀刻液的蚀刻速度比铜慢的层（C）为镍、钴或者镍合金。
27.如权利要求23至25中任一项所述的电子电路形成用覆铜层压板，其特征在于，所述层（C）的覆盖量为100μg/dm2~3000μg/dm2。
28.如权利要求24至27中任一项所述的电子电路形成用覆铜层压板，其特征在于，铜或铜合金层（A）的与树脂接触的面的相反侧的面为经过酸洗处理、软蚀刻或表面粗糙化处理的一种以上处理后的面。
29.如权利要求24至28中任一项所述的电子电路形成用覆铜层压板，其特征在于，铜或铜合金层（A）的与树脂接触的面的相反侧的面为通过酸洗处理、软蚀刻或表面粗糙化处理的一种以上处理减厚后的面。
30.如权利要求24至29中任一项所述的电子电路形成用覆铜层压板，其特征在于，所述铜或铜合金层（D）为0.05μm以上且0.8μm以下的铜或铜合金层。
31.如权利要求24至29中任一项所述的电子电路形成用覆铜层压板，其特征在于，所述铜或铜合金层（D）为0.1μm以上且0.5μm以下的铜或铜合金层。
32.如权利要求24至31中任一项所述的电子电路形成用覆铜层压板，其特征在于，在所述铜或铜合金层（D）上还具有耐热层和/或铬酸盐或有机防锈层。
33.如权利要求24至32中任一项所述的电子电路形成用覆铜层压板，其特征在于，在所述铜或铜合金层（D）上或者所述耐热层和/或铬酸盐或有机防锈层上，具有锡、镍、金或基于它们的合金或者焊料镀层。
34.如权利要求24至33中任一项所述的电子电路形成用覆铜层压板，其特征在于，在树脂基板的单面或两面形成铜或铜合金层（A）而制作覆铜层压板，在该覆铜层压板上形成通孔，再在所述（A）层上的一部分或者全部区域上以及通孔内形成由铜或铜合金层（B）构成的镀层。
35.如权利要求34所述的电子电路形成用覆铜层压板，其特征在于，在通孔形成前的树脂基板的单面或两面上的铜或铜合金层（A）以及其后形成的由铜或铜合金层（B）构成的镀层（通孔镀层）的至少一方利用酸洗和/或软蚀刻进行减厚处理。
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