TWI500824B - An electronic circuit and a method for forming the same, and a copper-clad laminate for forming an electronic circuit - Google Patents

An electronic circuit and a method for forming the same, and a copper-clad laminate for forming an electronic circuit Download PDF

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Description

電子電路及其形成方法以及電子電路形成用覆銅積層板
本發明，係關於一種藉由蝕刻形成電路之電子電路及其形成方法以及電子電路形成用覆銅積層板。
印刷電路用銅箔係被廣泛使用於電子、電氣機器，一般是透過接著劑或是不使用接著劑而在高溫高壓下，將此印刷電路用銅箔接著在合成樹脂板、膜等基材，製造覆銅積層板，然後，為了形成所欲之電路，係藉由塗佈抗蝕劑及曝光步驟，來印刷電路，並且經由用以將無須銅箔之部分加以去除的蝕刻處理，且進一步焊接各種元件，而形成電元件用之印刷電路。
使用於此種印刷電路之銅箔，依其製造方法之種類的不同，可大致分為電解銅箔及壓延銅箔，惟任一者皆是應印刷電路板之種類、品質要求來使用。
此等之銅箔，具有與樹脂基材接著之面與非接著面，分別施有特殊之表面處理(treat processing)。又，亦有如使用於多層印刷配線板之內層的銅箔般，使其在兩面皆具有與樹脂之接著功能(double treat processing)。
電解銅箔，一般係將銅電沉積在旋轉滾筒，然後連續地將其剝下而製得銅箔，於此製造時點接觸於旋轉滾筒之面為光澤面，其反側之面則具有複數之凹凸(粗糙面)。然而，此種粗糙面，為了進一步提升與樹脂基板之接著性，因此一般會附著0.2～3μm左右之銅粒子。
並且，為了增強此種凹凸且防止銅粒子的脫落，有時亦會形成薄的鍍敷層。將此等之一連串的步驟稱為粗化處理。此種粗化處理，並不限於電解銅箔，壓延銅箔亦有被要求，同樣的粗化處理於壓延銅箔亦有被實施。
使用以上之銅箔藉由熱壓法、連續法來製造覆銅積層板。此積層板，若例如以熱壓法為例，則會經由下述步驟來加以製造：進行環氧樹脂之合成、酚樹脂浸漬於紙基材、乾燥，製造預浸體，並且組合此預浸體與銅箔，然後藉由加壓機進行熱壓成形等步驟。除此之外，亦有將聚醯亞胺前驅物溶液乾燥及固化於銅箔，以在該銅箔上形成聚醯亞胺樹脂層之方法。
又，亦有對聚醯亞胺等樹脂膜進行電漿處理等表面處理後，視需要，隔著Ni-Cr等接著層，直接形成與銅箔相同厚度之銅層的方法。本發明，係將上述在樹脂層形成有銅層者統稱為「覆銅積層板」來加以說明。
以上述方式所製得之覆銅積層板，為了形成所欲之電路，係藉由塗佈抗蝕劑及曝光步驟來印刷電路，並且進行用以去除無須銅箔之部分的蝕刻處理，惟在進行蝕刻形成電路時，會有該電路非為依照預先形成在表面之遮罩圖案的寬度之問題。
其係由於藉由蝕刻所形成之銅電路會自銅層表面向下、亦即向樹脂層蝕刻成為裙擺狀(發生凹陷)所致。當發生有大「凹陷」時，有時候亦會使得樹脂基板附近銅電路發生短路，而成為不良品。
必須極力地減小此種「凹陷」。例如，為了防止樹脂基板附近銅電路之短路，亦有考慮延長蝕刻時間，進行更多之蝕刻，以減少此「凹陷」。
然而，此時，若有已經為規定寬度尺寸的部位，則由於該處將會進一步受到蝕刻，因此電路寬度將會相應地變窄，而在電路設計上無法得到所欲之均一的線寬度(電路寬度)，尤其是該部分(被細線化之部分)會發熱，且視情況會發生斷線的問題。
電子電路之精細圖案化進一步進行中，目前此種蝕刻不良所導致之問題會更加嚴重，於電路形成上，係成為大問題。
本發明人等為了改善此等問題，曾提出一種在蝕刻面側之銅箔形成有蝕刻速度小於銅之金屬或合金層(以下稱為EF層)的銅箔(參照專利文獻1)。此時之金屬或合金，為鎳、鈷及此等之合金，藉由以充分小於銅電路厚度之厚度來形成，可在不使所形成之電路過細下，進行凹陷小的蝕刻。
亦即，在設計電路時，由於蝕刻液會自遮罩圖案之抗蝕劑塗佈側，亦即銅箔之表面滲透，因此藉由在抗蝕劑正下方於特定附著量範圍形成EF層，其附近之銅箔部分的蝕刻將會受到抑制，而其他銅箔部分之蝕刻則繼續進行，因此具有可使「凹陷」減少，可形成較均一之寬度之電路的效果。此結果，若從先前技術觀之，則具有大幅之進步。
此處，於進一步進行改良之階段，出現有若干問題。其一係當包含有在上述EF層上進一步形成鍍錫或鍍鎳等「表面被覆層」的步驟作為形成電路之前步驟時，會有形成在EF層上之鍍敷層與EF層之密合性低的問題。
因此，需要在形成電路後藉由進行軟蝕刻(soft etching)等，來去除EF層。亦即，會有因軟蝕刻等而使得電路形狀之改善效果變低的問題。
專利文獻1：日本特開2002-176242號公報
本發明，其課題在於得到一種當藉由對覆銅積層板之銅層進行蝕刻來形成電路時，可防止因蝕刻所造成之凹陷，可形成所欲之電路寬度均一的電路，並且可提升圖案蝕刻(pattern etching)之蝕刻性，可防止發生短路、電路寬度不良的電子電路及其形成方法以及電子電路形成用覆銅積層板，尤其是當在電路上部形成鍍敷層時，形成在EF層上之銅或銅合金層不會損害表面被覆層之密合性，可形成均一之電路寬度。
本發明人等，得到如下見解：於形成前述EF層後，藉由進一步在其上設置適當厚度之銅或銅合金層，可解決問題。說明如下。另，於下述之本發明中所使用之用語「鍍敷」，包含電鍍、無電電鍍等濕式鍍敷法或者化學性鍍敷法、或蒸鍍、濺鍍法等物理性鍍敷法，特別是只要沒有妨礙，可任意選擇此等方法來加以使用。
本發明根據此見解，提供：
1)一種電子電路，其特徵在於：其係由形成在樹脂基板之單面或兩面的銅或銅合金之層(A)、形成在該(A)層上之一部分或整面的銅或銅合金之鍍敷層(B)、形成在前述(B)層上之一部分或整面且對銅蝕刻液蝕刻速度小於銅之鍍敷層(C)、進一步形成在該層(C)上之0.05μm以上且未達1μm的銅或銅合金之鍍敷層(D)構成的積層體，由對前述(A)層、(B)層、(C)層及(D)層之積層部的一部分進行蝕刻去除至樹脂基板表面而成之銅電路所形成。
又，本發明提供：
2)一種電子電路，其特徵在於：其係由形成在樹脂基板之單面或兩面的銅或銅合金之層(A)、形成在該(A)層上之一部分或整面且對銅蝕刻液蝕刻速度小於銅之鍍敷層(C)、進一步形成在該層(C)上之0.05μm以上且未達1μm的銅或銅合金之鍍敷層(D)構成的積層體，由對前述(A)層、(C)層及(D)層之積層部的一部分進行蝕刻去除至樹脂基板表面而成之銅電路所形成。
又，本發明提供：
3)如上述1)～2)任一項所記載之電子電路，其中，前述對銅蝕刻液蝕刻速度小於銅之層(C)為鎳、鈷或鎳合金。
4)上述1)～3)任一項所記載之電子電路，其中，前述層(C)之被覆量為100μg/dm2 ～3000μg/dm2 。
又，本發明提供：
5)上述1)～4)任一項所記載之電子電路，其中，銅或銅合金之層(A)層與樹脂接觸之面的相反側之面，係經酸洗處理、軟蝕刻、或表面粗糙處理之一種以上處理之面。
又，本發明提供：
6)上述1)～5)任一項所記載之電子電路，其中，銅或銅合金之層(A)層與樹脂接觸之面的相反側之面，係經酸洗處理、軟蝕刻、或表面粗糙處理之一項以上的處理而減少厚度之面。
又，本發明提供：
7)上述1)～6)任一項所記載之電子電路，其中，前述銅或銅合金之層(D)為0.05μm以上、0.8μm以下之銅或銅合金之層。
又，本發明提供：
8)上述1)～6)任一項所記載之電子電路，其中，前述銅或銅合金之層(D)為0.1μm以上、0.5μm以下之銅或銅合金之層。
又，本發明提供：
9)上述1)～8)任一項所記載之電子電路，其中，在前述銅或銅合金之層(D)上，進一步具有耐熱層及/或鉻酸鹽層或者有機防鏽層。
又，本發明提供：
10)上述1)～9)任一項所記載之電子電路，其中，在前述銅或銅合金之層(D)上或前述耐熱層及/或鉻酸鹽層或者有機防鏽層上，具備有錫、鎳、金或以此等為基礎之合金或者鍍焊層。
又，本發明提供：
11)一種電子電路之形成方法，其特徵在於，由下述步驟構成：在樹脂基板之單面或兩面形成銅或銅合金之層(A)，在該(A)層上之一部分或整面形成銅或銅合金之鍍敷層(B)，在該(B)層上之一部分或整面形成對銅蝕刻液蝕刻速度小於銅之鍍敷層(C)，並且在該層(C)上形成0.05μm以上且未達1μm的銅或銅合金之鍍敷層(D)，來製作覆銅積層板，接著，藉由對此覆銅積層板之由前述(A)層、(B)層、(C)層及(D)層構成之積層部的一部分進行蝕刻去除至樹脂基板表面，以形成銅電路。
又，本發明提供：
12)一種電子電路之形成方法，其特徵在於，由下述步驟構成：在樹脂基板之單面或兩面形成銅或銅合金之層(A)，來製作覆銅積層板，在此覆銅積層板形成通孔，並且在前述(A)層上之一部分或整面及通孔內，形成由銅或銅合金之層(B)構成之鍍敷層後，在該(B)層上之一部分或整面，形成對銅蝕刻液蝕刻速度小於銅之鍍敷層(C)，並且在該層(C)上形成0.05μm以上且未達1μm的銅或銅合金之鍍敷層(D)後，對由前述(A)層、(B)層、(C)層及(D)層構成之積層部的一部分進行蝕刻去除至樹脂基板表面，藉此形成銅電路。
又，本發明提供：
13)一種電子電路之形成方法，其特徵在於，由下述步驟構成：在樹脂基板之單面或兩面形成銅或銅合金之層(A)，然後在該(A)層上之一部分或整面形成對銅蝕刻液蝕刻速度小於銅之鍍敷層(C)，並且在該層(C)上形成0.05μm以上且未達1μm的銅或銅合金之鍍敷層(D)，來製作覆銅積層板，接著，藉由對此覆銅積層板之由前述(A)層、(C)層及(D)層構成之積層部的一部分進行蝕刻去除至樹脂基板表面，以形成銅電路。
又，本發明提供：
14)上述11)～13)任一項所記載之電子電路之形成方法，其係使用事先在銅箔表面具備對銅蝕刻液蝕刻速度小於銅之鍍敷層(C′)的銅箔，作為在前述樹脂基板之單面或兩面形成銅或銅合金之層(A)時所使用的銅箔。
又，本發明提供：
15)上述11)～14)任一項所記載之電子電路之形成方法，其中，在前述(C)或(C′)層上，形成耐熱層及/或防鏽層。
又，本發明提供：
16)上述11)～15)任一項所記載之電子電路之形成方法，其係使用鎳、鈷、或鎳合金作為前述對銅蝕刻液蝕刻速度小於銅之層(C)或層(C′)。
又，本發明提供：
17)上述11)～16)任一項所記載之電子電路之形成方法，其係將前述層(C)或層(C′)之被覆量調節為100μg/dm2 ～3000μg/dm2 。
又，本發明提供：
18)上述11)～17)任一項所記載之電子電路之形成方法，其係以酸洗處理、軟蝕刻、或表面粗糙處理之一項以上，來對銅或銅合金之層(A)層進行處理。
又，本發明提供：
19)上述11)～17)任一項所記載之電子電路之形成方法，其係以酸洗處理、軟蝕刻、或表面粗糙處理之一項以上的處理，來使銅或銅合金之層(A)層減少厚度。
又，本發明提供：
20)上述15)～17)任一項所記載之電子電路之形成方法，其包含以酸洗處理或軟蝕刻去除前述耐熱層及/或防鏽層之步驟。
又，本發明提供：
21)上述11)～20)任一項所記載之電子電路之形成方法，其係將前述銅或銅合金之層(D)形成為0.05μm以上、0.8μm以下之厚度。
又，本發明提供：
22)上述11)～20)任一項所記載之電子電路之形成方法，其係將前述銅或銅合金之層(D)形成為0.1μm以上、0.5μm以下之厚度。
又，本發明提供：
23)上述11)～22)任一項所記載之電子電路之形成方法，其係在前述銅或銅合金之層(D)上或前述耐熱層及/或鉻酸鹽層或者有機防鏽層上，形成錫、鎳、金或以此等為基礎之合金或者鍍焊層。
又，本發明提供：
24)一種電子電路形成用覆銅積層板，其特徵在於：係由形成在樹脂基板之單面或兩面的銅或銅合金之層(A)、形成在該(A)層上之一部分或整面的銅或銅合金之鍍敷層(B)、形成在前述(B)層上之一部分或整面且對銅蝕刻液蝕刻速度小於銅之鍍敷層(C)、進一步形成在該層(C)上之0.05μm以上且未達1μm的銅或銅合金之鍍敷層(D)構成。
又，本發明提供：
25)一種電子電路形成用覆銅積層板，其特徵在於：係由形成在樹脂基板之單面或兩面的銅或銅合金之層(A)、形成在該(A)層上之一部分或整面且對銅蝕刻液蝕刻速度小於銅之鍍敷層(C)、進一步形成在該層(C)上之0.05μm以上且未達1μm的銅或銅合金之鍍敷層(D)構成。
又，本發明提供：
26)上述24)～25)任一項所記載之電子電路形成用覆銅積層板，其中，前述對銅蝕刻液蝕刻速度小於銅之層(C)為鎳、鈷、或者鎳合金。
又，本發明提供：
27)上述23)～25)任一項所記載之電子電路形成用覆銅積層板，其中，前述層(C)之被覆量為100μg/dm2 ～3000μg/dm2 。
又，本發明提供：
28)上述24)～27)任一項所記載之電子電路形成用覆銅積層板，其中，銅或銅合金之層(A)層與樹脂接觸之面的相反側之面，係經酸洗處理、軟蝕刻、或表面粗糙處理之一種以上處理之面。
又，本發明提供：
29)上述24)～28)任一項所記載之電子電路形成用覆銅積層板，其中，銅或銅合金之層(A)層與樹脂接觸之面的相反側之面，係經酸洗處理、軟蝕刻、或表面粗糙處理之一項以上的處理而減少厚度之面。
又，本發明提供：
30)上述24)～29)任一項所記載之電子電路形成用覆銅積層板，其中，前述銅或銅合金之層(D)為0.05μm以上、0.8μm以下之銅或銅合金之層。
又，本發明提供：
31)上述24)～29)任一項所記載之電子電路形成用覆銅積層板，其中，前述銅或銅合金之層(D)為0.1μm以上、0.5μm以下之銅或銅合金之層。
又，本發明提供：
32)上述24)～31)任一項所記載之電子電路形成用覆銅積層板，其中，在前述銅或銅合金之層(D)上，進一步具有耐熱層及/或鉻酸鹽層或者有機防鏽層。
又，本發明提供：
33)上述24)～32)任一項所記載之電子電路形成用覆銅積層板，其中，在前述銅或銅合金之層(D)上或前述耐熱層及/或鉻酸鹽層或者有機防鏽層上，具備有錫、鎳、金或以此等為基礎之合金或者鍍焊層。
又，本發明提供：
34)上述24)～33)任一項所記載之電子電路形成用覆銅積層板，其係在樹脂基板之單面或兩面形成銅或銅合金之層(A)，來製作覆銅積層板，在此覆銅積層板形成通孔，並且在前述(A)層上之一部分或整面及通孔內，形成由銅或銅合金之層(B)構成之鍍敷層。
又，本發明提供：
35)上述34)所記載之電子電路形成用覆銅積層板，其中，通孔形成前之樹脂基板之單面或兩面的銅或銅合金之層(A)、及其後所形成之由銅或銅合金之層(B)構成之鍍敷層(通孔鍍敷層)的至少一者，係經以酸洗或/及軟蝕刻進行減少厚度處理。
於上述中，雖然以覆銅積層板上之作為電子電路的銅電路的蝕刻為例，但只要是目的在於以蝕刻來得到更加銳利的形狀，則可適用於電子電路之一形態的銅凸塊形成等全部相關技術。
本發明，具有下述效果：在藉由對覆銅積層板之銅層進行蝕刻來形成電路時，可形成所欲之電路寬度更加均一的電路。又具有可防止蝕刻造成凹陷發生的效果。
特別是尤其在電路之上部形成鍍敷層的情形時，形成在EF層上之銅或銅合金層不會損害「表面被覆層」之密合性，可形成均一之電路寬度。
藉此具有下述顯著效果：可提供一種提升圖案蝕刻之蝕刻性、能防止發生短路或電路寬度不良之優異的電子電路之形成方法
本發明，係電子電路及藉由蝕刻形成該電路之方法以及使用於此等之電子電路形成用覆銅積層板。
作為用以達成本發明之目的之一形態，首先，係在形成於樹脂基板的銅或銅合金之層(A)上，形成銅或銅合金之層(B)層。亦即，此銅層(B)，係藉由通孔鍍敷等新形成在覆銅積層板的銅層。又，另一形態，係藉由軟蝕刻等來使(A)層減少厚度。
此處，前述銅或銅合金之層(A)，可為直接形成在樹脂基板之鍍敷層或者由接著之箔構成的銅或銅合金之層的任一者。亦即，上述(A)層，亦可不使用銅箔，而使用對聚醯亞胺等樹脂膜進行電漿處理等表面處理後，直接形成銅層的覆銅積層板。此情形與待接著之箔為無事先具備EF層之箔的情形相同，於此階段，表面沒有EF層。
接著，在此(B)層、或經以軟蝕刻減少厚度之(A)層、或使用未事先形成有EF層之銅箔的(A)層上，形成對銅蝕刻液蝕刻速度小於銅之層(C)層。
此(C)層，係選擇對銅蝕刻液蝕刻速度小於銅之材料。此材料以鎳、鈷、或者鎳合金為適當。
尤其以鎳、或鎳合金為佳。
若以鎳或鎳合金層為例來具體說明時，則位於銅箔上之靠近抗蝕劑部分的位置，抗蝕劑側之銅箔的蝕刻速度，會受到此鎳或鎳合金層的抑制，相反地隨著遠離鎳或鎳合金層，銅之蝕刻將會以通常的速度進行。
藉此，從銅電路之側面的抗蝕劑側向樹脂基板側大致垂直地進行蝕刻，而形成矩形的銅箔電路。
鎳或鎳合金層等，主要是抑制凹陷的發生，而形成所欲之電路寬度均一的電路。
於形成微細電路時，較佳為使用蝕刻速度快之氯化鐵水溶液的蝕刻液。此係由於有電路之微細化而導致蝕刻速度下降的問題。而氯化鐵水溶液的蝕刻液，係防止上述問題的有效手段。然而，並非不能使用其他的蝕刻液。視需要，可替換蝕刻液。
於形成電子電路之情形時，形成錫、鎳、金或以此等為基礎之合金或者鍍焊層雖然常常進行，但是作為前述(C)層之材料使用的鎳、鈷或鎳合金，會使得「表面被覆層」難以接著。因此，可事先在積層體之前述(C)層上，形成銅或銅合金之鍍敷層(D)層。
這裡會成為問題的是藉由對由前述(A)層與(B)層、(C)層及(D)層構成之積層部的一部分進行蝕刻去除至樹脂基板表面形成銅電路，當前述(D)層過厚時，會成為蝕刻時的阻礙，而無法形成均一之電路寬度。
亦即，會抑制為了形成均一之電路寬度而形成的EF層即前述(C)層的功能。然而，如上述，在積層體之前述(C)層上事先形成銅或銅合金之鍍敷層(D)層，係有時必須為了在其上進一步形成「表面被覆層」。
此點，可反覆實驗，找出最佳條件。其係使形成在EF層即(C)層上的銅或銅合金之鍍敷層(D)厚度在0.05μm以上、未達1μm。鍍敷層(D)為銅合金時，例如，可使用黃銅鍍敷(Zn10～40%)、青銅鍍敷(Sn～10%)、白銅鍍敷(Ni10～30%)等之銅合金。
實驗之結果，較佳在0.05μm以上、0.8μm以下，更佳在0.1μm以上、0.5μm以下。
下限值，如上述，為0.05μm，此係為了在其上形成「表面被覆層」所需之最低限度的厚度。另一方面，係由於增加厚度，將會阻礙蝕刻而無法形成均一的電路寬度。其原因會於實施例中詳細說明。
在前述(D)層上，可進一步形成鉻層或鉻酸鹽層及/或矽烷處理等有機防鏽層。此時，雖然對圖案蝕刻液之蝕刻速度有可能會產生差異，但藉由適當選擇其量，同樣地可抑制(D)層表面的氧化，因此可形成更加穩定之電路寬度的圖案。
又，前述(C)層所含之鎳，宜為100μg/dm2 ～3000μg/dm2 ，較佳在2250μg/dm2 以下，更佳在1500μg/dm2 以下。此係在電路蝕刻時，用以抑制發生凹陷，進行均一電路之蝕刻所需之量。
若未達100μg/dm2 ，則其效果將會降低。較佳在200μg/dm2 以上，更佳在300μg/dm2 以上。
另一方面，當過多之情形時，於蝕刻時，步驟之負擔(蝕刻時間)將會變大，而在銅電路設計上造成妨礙。因此，必須要在上述範圍。
又，當於本發明之電子電路用之壓延銅箔或電解銅箔，設置前述鉻層或者鉻酸鹽層時，係使鉻量以金屬鉻換算，在100μg/dm2 以下。又，當形成前述矽烷處理層之情形時，以矽單體換算，宜在20μg/dm2 以下。此係為了抑制對圖案蝕刻液之蝕刻速度產生差異。然而，適度之量可有效防止(C)層及(D)層的氧化。
以下顯示具代表性且較佳之鍍敷條件之例。
(鍍銅)
Cu：90g/L
H2 SO4 ：80g/L
Cl：60ppm
液溫：55～57℃
添加劑：二硫雙(3-磺丙基)二鈉(bis(3-sulfopropyl)disulfide disodium)(RASCHIG公司製CPS)，二苯甲胺(dibenzylamine)改質物
(鍍鎳)
Ni：10～40 g/L
pH：2.5～3.5
溫度：常溫～60℃
電流密度Dk ：2～50A/dm2
時間：1～4秒
(鍍鎳-磷合金)
Ni：50～100 g/L
P：1～25 g/L
HBO3 ：0～30 g/L
pH：0.5～2.5
溫度：常溫～95℃
電流密度Dk ：5～40A/dm2
時間：1～10秒
(鍍鎳-鉬合金)
Ni：5～25 g/L
Mo：0.01～5 g/L
Na2 P2 O7 ：160 g/L
pH：8～9
溫度：常溫～40℃
電流密度Dk ：1～5A/dm2
時間：1～10秒
(鍍鎳-鎢合金)
Ni：1～10 g/L
W：20～50 g/L
檸檬酸：60 g/L
pH：8～9
溫度：常溫～50℃
電流密度Dk ：0.1～5A/dm2
時間：1～10秒
(鍍鈷)
Co：10～40 g/L
pH：2.5～3.5
溫度：常溫～60℃
電流密度Dk ：2～50A/dm2
時間：1～4秒
(鉻酸處理之條件)
(A)浸漬鉻酸處理
K2 Cr2 O7 (Na2 Cr2 O7 或CrO3 )：0.1～5g/L
pH：2～13
溫度：常溫～60℃
時間：5～30秒
(B)電解鉻酸處理
K2 Cr2 O7 (Na2 Cr2 O7 或CrO3 )：2～10 g/L
NaOH或KOH：10～50 g/L
pH：7～13
浴溫：20～80℃
電流密度Dk ：0.05～5A/dm2
時間：5～30秒
陽極：Pt-Ti板、鉛板等
(矽烷處理之條件)
選自下述之各種系列的矽烷。以水將溶解於醇之矽烷稀釋至特定濃度，然後塗佈於銅箔表面。
濃度：0.01wt%～2wt%
種類：烯烴系矽烷、環氧系矽烷、丙烯酸系矽烷、胺系矽烷、氫硫系矽烷
(鎳等之附著量分析方法)
為了分析鎳處理面，以FR-4樹脂加壓製作相反面加以遮蔽。以濃度30%之硝酸溶解其樣品至表面處理被膜溶化，將燒杯中之溶解液稀釋至10倍，然後藉由原子吸光分析來進行鎳的定量分析。
(鉻之附著量分析方法)
為了分析處理面，以FR-4樹脂加壓製作相反面加以遮蔽。以濃度10%之鹽酸煮沸其樣品3分鐘，使處理層溶解，對其溶液藉由原子吸光分析進行鋅、鉻的定量分析。
如上述，在(D)層上形成電路形成用之抗蝕劑圖案，並且使用由二氯化銅溶液或氯化鐵溶液構成之蝕刻液，將附有前述抗蝕劑圖案之部分以外的樹脂基板上前述(A)層、(B)層、(C)層及(D)層積層部的不必要部分去除至樹脂基板表面。然後再將抗蝕劑加以去除。
以上可藉由組合上述說明之(A)層、(B)層、(C)層、(D)層來實現，為優異之本發明之特徴之一。
若顯示更佳之實施條件，則較佳為如上述，鍍敷銅或銅合金之(A)層或貼附銅箔而形成之後，於形成(B)層前，預先藉由蝕刻等，將為銅箔之A層之露出面上施以用以保護該銅箔之層加以去除。此係為了使後續之鍍敷的附著良好。
當使用銅箔作為形成在樹脂基板之銅或銅合金層時，電解銅箔之粗化面(M面)或光澤面(S面)皆可適用，但蝕刻之面，通常使用光澤面側。當使用壓延銅箔時，亦可使用高純度壓延銅箔或強度經提升之壓延合金銅箔。本發明包含此等之銅箔全部。
實施例
接著，說明本發明之實施例及比較例。另，本實施例僅是為了容易理解之例，並不限制於下述之例。亦即，本發明於本說明書所記載之技術思想的範圍內，包含以下所示之實施例以外的全部態様或變形。
又，於此等之例中，銅鍍敷液、條件雖然使用申請人於日本特開2004-107786第[0047]段所示之液體、條件(亦即本案說明書第18頁第4至12行所示之條件)，但是亦可為除此之外的銅鍍敷液、條件。
(實施例1)
使用箔厚18μm之電解銅箔。將此電解銅箔接著在聚醯亞胺樹脂基板，製成覆銅積層板。接著，在此覆銅積層板形成20μm之鍍銅層。鍍銅係以上述條件進行。結果，樹脂基板上之電解銅箔及鍍銅層的合計厚度為38μm。
接著，在該鍍銅層上，以上述鍍鎳-鎢條件，形成附著量400μg/dm2 之鍍鎳-鎢層，在其上，以上述鍍銅條件，形成0.1μm厚之鍍銅層(D)，並且藉由上述鉻酸處理條件形成鉻酸鹽層。
在形成有此鍍鎳-鎢層的覆銅積層板，藉由塗佈抗蝕劑及曝光步驟，印刷10條400μm間距電路，並且在去除無須銅箔之部分的蝕刻後，形成表面被覆層。
(無電電鍍錫條件)
Rohm & Haas LT-34
液溫：75℃
浸漬時間：5分
(無電電鍍鎳條件)
EBARA-UDYLITE AC-DX
液溫：90℃
浸漬時間：20分
在前述(D)層上，雖然進一步形成無電電鍍錫層，但是可形成接著性高之良好的無電電鍍錫層。
(實施例2)
於本實施例2，係使用厚度12μm之壓延銅箔，將此壓延銅箔接著在聚醯亞胺樹脂基板，製成覆銅積層板。接著，對此覆銅積層板進行軟蝕刻，去除銅層的一部分。藉此使銅的厚度為5μm。
(軟蝕刻條件)
於35℃下浸漬於硫酸-過氧化氫混合溶液(硫酸165g/L，過氧化氫水21g/L)並加以攪拌，來減少銅層的厚度。
在此覆銅積層板，以上述鍍鎳-鉬條件，形成附著量600μg/dm2 之鍍鎳-鉬層。然後在其上，以上述鍍銅條件，形成0.2μm的鍍銅層。
接著，藉由塗佈抗蝕劑及曝光步驟印刷10條電路，並且實施用以去除無須銅箔之部分的蝕刻處理。
在前述(D)層上，雖然進一步形成無電電鍍鎳層，但是可形成接著性高之良好的無電電鍍鎳層。
(實施例3)
於本實施例中，將事先形成有Ni附著量700μg/dm2 之鍍Ni層的12μm壓延銅合金(Cu-0.2wt% Cr-0.1wt% Zr)箔接著在樹脂基板(聚醯亞胺系樹脂)，製成覆銅積層板。在此覆銅積層板形成通孔後，並且以無電電鍍與電鍍，鍍敷合計26μm的銅。銅合金與鍍銅層的合計厚度為38μm。
在形成有此鍍銅層的覆銅積層板，以上述鍍鎳-磷條件，形成附著量700μg/dm2 之鍍鎳-磷層。然後進一步在其上，以上述鍍銅條件，形成0.5μm的銅層。接著，藉由塗佈抗蝕劑及曝光步驟，在其上印刷10條電路，並且實施用以去除無須銅箔之部分的蝕刻處理。
在前述(D)層上，雖然進一步形成無電電鍍錫層，但是可形成接著性高之良好的無電電鍍錫層。
(實施例4)
於本實施例中，將事先形成有Ni附著量700μg/dm2 之鍍Ni層的9μm壓延銅箔接著在樹脂基板(聚醯亞胺系樹脂)，製成覆銅積層板。並且在其上以上述鍍銅條件形成0.3μm之成為(D)層的鍍銅層。
接著，在其上藉由塗佈抗蝕劑及曝光步驟印刷10條電路，並且實施用以去除無須銅箔之部分的蝕刻處理。
在前述(D)層上，雖然進一步形成無電電鍍鎳層，但是可形成接著性高之良好的無電電鍍鎳層。
電路之蝕刻剖面示於圖1。如此圖1所示，可知在電路之剖面的最上部以鍍銅條件形成有0.3μm的銅層。又，可確認電路之剖面寬度從上至下被蝕刻成大致均等的厚度。
另，對此(D)層，實施至0.6μm、0.7μm、0.8μm、0.9μm的厚度，惟隨著層的厚度增加，一些剖面雖然有變成梯形的傾向，但是幾乎為可忽略的影響。然而，由於(D)層越薄越經濟，因此只要可在其上形成「表面被覆層」，(D)層盡可能地以較薄為佳。
(比較例1)
使用箔厚18μm之電解銅箔，接著在樹脂基板。接著，在此覆銅積層板形成20μm的鍍銅層。鍍銅的條件，係上述之鍍銅條件。結果，樹脂基板上之電解銅箔及鍍銅層的合計厚度為38μm。並且，在其上，以上述鍍銅條件形成0.01μm之成為(D)層的鍍銅層。此條件，並不符合本發明之0.05μm以上。
接著，在其上藉由塗佈抗蝕劑及曝光步驟印刷10條電路，並且實施用以去除無須銅箔之部分的蝕刻處理。
在前述(D)層上，雖然進一步形成無電電鍍鎳層，但是無法形成接著性高之良好的無電電鍍鎳層。
(比較例2)
使用箔厚12μm之壓延銅箔，接著於樹脂基板。接著，對此覆銅積層板進行蝕刻，去除銅層的一部分。藉此使銅的厚度為5μm。
在此覆銅積層板，以上述鍍Ni條件，形成附著量25μg/dm2 之鍍Ni層，亦即(C)層。
接著，藉由塗佈抗蝕劑及曝光步驟印刷10條電路，並且實施用以去除無須銅箔之部分的蝕刻處理。
雖然欲在前述(C)層上，進一步形成無電電鍍錫層，但是並無法形成該無電電鍍錫層。此認為是為EF層之(C)層阻礙了無電電鍍。
(比較例3)
本比較例3係以與實施例4相同的條件，將事先形成有Ni附著量700μg/dm2 之鍍Ni層的9μm壓延銅箔接著在樹脂基板(聚醯亞胺系樹脂)，製成覆銅積層板。
並且在其上以上述鍍銅條件形成4.5μm之成為(D)層的鍍銅層。此條件，並不符合本發明之未達1μm。
接著，在其上藉由塗佈抗蝕劑及曝光步驟印刷10條電路，並且實施用以去除無須銅箔之部分的蝕刻處理。
在前述(D)層上，雖然進一步形成無電電鍍鎳層，但是可形成接著性高之良好的無電電鍍鎳層。然而，蝕刻性卻發生問題。
電路之傾斜角觀察結果示於圖2。如此圖2所示，可知電路之剖面的最上部形成有厚的銅層。故電路之傾斜角降低而呈梯形。又，蝕刻性變差。又，可知(C)層下面的部分會後退而產生不平整。
此被判斷是(D)層過厚的結果。認為是由於(D)層厚，而導致用以抑制蝕刻之(C)層的功能之平衡被破壞的結果。因此，可確認過度之(D)層的厚度，尤其是1μm以上之銅層的形成，應該避免。
產業上之可利用性
本發明，係於覆銅積層板，除了藉由銅箔之蝕刻進行電路形成的一連串步驟外，再加入形成薄的蝕刻速度小於銅之層的步驟，藉此而具有可形成所欲之電路寬度更加均一之電路的效果，且具有下述效果：無蝕刻所造成之處理殘渣，可防止凹陷的發生，可縮短藉由蝕刻形成電路的時間。
並且，具有下述優異之效果：當在電路的上部形成鍍敷層時，形成在EF層上之銅或銅合金層不會成為蝕刻時的阻礙，可形成均一之電路寬度。
藉此，由於可提升圖案蝕刻之蝕刻性，防止發生短路、電路寬度不良，並且可對電路進行鍍敷，因此可利用作為覆銅積層板(剛性及撓性用)，而適用於印刷基板之電子電路的形成。
圖1，係顯示實施例4所示之電路的蝕刻剖面之圖。
圖2，係顯示比較例3所示之電路的蝕刻剖面之圖。

Claims (51)

  1. 一種電子電路，係由形成在樹脂基板之單面或兩面的銅或銅合金之層(A)、形成在該(A)層上之一部分或整面的銅或銅合金之鍍敷層(B)、形成在該(B)層上之一部分或整面且對銅蝕刻液蝕刻速度小於銅之鍍敷層(C)、進一步形成在該層(C)上之0.05μm以上且未達1μm的銅或銅合金之鍍敷層(D)構成的積層體，由對該(A)層、(B)層、(C)層及(D)層之積層部的一部分進行蝕刻去除至樹脂基板表面而成之銅電路所形成。
  2. 一種電子電路，係由形成在樹脂基板之單面或兩面的銅或銅合金之層(A)、形成在該(A)層上之一部分或整面且對銅蝕刻液蝕刻速度小於銅之鍍敷層(C′)、形成在該(C′)層上之一部分或整面的銅或銅合金之鍍敷層(B)、形成在該(B)層上之一部分或整面且對銅蝕刻液蝕刻速度小於銅之鍍敷層(C)、進一步形成在該層(C)上之0.05μm以上且未達1μm的銅或銅合金之鍍敷層(D)構成的積層體，由對該(A)層、(C′)層、(B)層、(C)層及(D)層之積層部的一部分進行蝕刻去除至樹脂基板表面而成之銅電路所形成。
  3. 一種電子電路，係由形成在樹脂基板之單面或兩面的銅或銅合金之層(A)、形成在該(A)層上之一部分或整面且對銅蝕刻液蝕刻速度小於銅之鍍敷層(C)、進一步形成在該層(C)上之0.05μm以上且未達1μm的銅或銅合金之鍍敷層(D)構成的積層體，由對該(A)層、(C)層及(D)層之積層部的一部分進行蝕刻去除至樹脂基板表面而成之銅電路所形 成。
  4. 如申請專利範圍第1項之電子電路，其中，該對銅蝕刻液蝕刻速度小於銅之層(C)為鎳、鈷或鎳合金。
  5. 如申請專利範圍第2項之電子電路，其中，該對銅蝕刻液蝕刻速度小於銅之層(C)為鎳、鈷或鎳合金。
  6. 如申請專利範圍第3項之電子電路，其中，該對銅蝕刻液蝕刻速度小於銅之層(C)為鎳、鈷或鎳合金。
  7. 如申請專利範圍第1至6項中任一項之電子電路，其中，該層(C)之被覆量為100μg/dm2 ~3000μg/dm2 。
  8. 如申請專利範圍第1至6項中任一項之電子電路，其中，銅或銅合金之層(A)層與樹脂接觸之面的相反側之面，係經酸洗處理、軟蝕刻(soft etching)、或表面粗糙處理之一種以上處理之面。
  9. 如申請專利範圍第1至6項中任一項之電子電路，其中，銅或銅合金之層(A)層與樹脂接觸之面的相反側之面，係經酸洗處理、軟蝕刻、或表面粗糙處理之一項以上的處理而減少厚度之面。
  10. 如申請專利範圍第1至6項中任一項之電子電路，其中，該銅或銅合金之層(D)為0.05μm以上、0.8μm以下之銅或銅合金之層。
  11. 如申請專利範圍第1至6項中任一項之電子電路，其中，該銅或銅合金之層(D)為0.1μm以上、0.5μm以下之銅或銅合金之層。
  12. 如申請專利範圍第1至6項中任一項之電子電路， 其中，在該銅或銅合金之層(D)上，進一步具有耐熱層及/或鉻層或者鉻酸鹽層及/或有機防鏽層。
  13. 如申請專利範圍第1至6項中任一項之電子電路，其中，在該銅或銅合金之層(D)上，具備有錫、鎳、金或以此等為基礎之合金或者鍍焊層。
  14. 如申請專利範圍第12項之電子電路，其中，在該銅或銅合金之層(D)上或該耐熱層及/或鉻層或者鉻酸鹽層及/或有機防鏽層上，具備有錫、鎳、金或以此等為基礎之合金或者鍍焊層。
  15. 一種電子電路之形成方法，由下述步驟構成：在樹脂基板之單面或兩面形成銅或銅合金之層(A)，在該(A)層上之一部分或整面形成銅或銅合金之鍍敷層(B)，在該(B)層上之一部分或整面形成對銅蝕刻液蝕刻速度小於銅之鍍敷層(C)，並且在該層(C)上形成0.05μm以上且未達1μm的銅或銅合金之鍍敷層(D)，來製作覆銅積層板，接著，藉由對此覆銅積層板之由該(A)層、(B)層、(C)層及(D)層構成之積層部的一部分進行蝕刻去除至樹脂基板表面，以形成銅電路。
  16. 一種電子電路之形成方法，由下述步驟構成：在樹脂基板之單面或兩面形成銅或銅合金之層(A)，來製作覆銅積層板，在此覆銅積層板形成通孔，並且在該(A)層上之一部分或整面及通孔內，形成由銅或銅合金之層(B)構成之鍍敷層後，在該(B)層上之一部分或整面，形成對銅蝕刻液蝕刻速度小於銅之鍍敷層(C)，並且在該層(C)上形成 0.05μm以上且未達1μm的銅或銅合金之鍍敷層(D)後，對由該(A)層、(B)層、(C)層及(D)層構成之積層部的一部分進行蝕刻去除至樹脂基板表面，藉此形成銅電路。
  17. 一種電子電路之形成方法，由下述步驟構成：在樹脂基板之單面或兩面形成銅或銅合金之層(A)，然後在該(A)層上之一部分或整面形成對銅蝕刻液蝕刻速度小於銅之鍍敷層(C)，並且在該層(C)上形成0.05μm以上且未達1μm的銅或銅合金之鍍敷層(D)，來製作覆銅積層板，接著，藉由對此覆銅積層板之由該(A)層、(C)層及(D)層構成之積層部的一部分進行蝕刻去除至樹脂基板表面，以形成銅電路。
  18. 如申請專利範圍第15至17項中任一項之電子電路之形成方法，其係使用事先在銅箔表面具備對銅蝕刻液蝕刻速度小於銅之鍍敷層(C′)的銅箔，作為在該樹脂基板之單面或兩面形成銅或銅合金之層(A)時所使用的銅箔。
  19. 如申請專利範圍第15至17項中任一項之電子電路之形成方法，其中，在該(C)層上，形成耐熱層及/或防鏽層。
  20. 如申請專利範圍第18項之電子電路之形成方法，其中，在該(C)層或(C′)層上，形成耐熱層及/或防鏽層。
  21. 如申請專利範圍第15至17項中任一項之電子電路之形成方法，其係使用鎳、鈷、或鎳合金作為該對銅蝕刻液蝕刻速度小於銅之層(C)。
  22. 如申請專利範圍第18項之電子電路之形成方法，其 係使用鎳、鈷、或鎳合金作為該對銅蝕刻液蝕刻速度小於銅之層(C)或層(C′)。
  23. 如申請專利範圍第15至17項中任一項之電子電路之形成方法，其係將該層(C)之被覆量調節為100μg/dm2 ~3000μg/dm2 。
  24. 如申請專利範圍第18項之電子電路之形成方法，其係將該層(C)或層(C′)之被覆量調節為100μg/dm2 ~3000μg/dm2 。
  25. 如申請專利範圍第15至17項中任一項之電子電路之形成方法，其係以酸洗處理、軟蝕刻、或表面粗糙處理之一項以上，來對銅或銅合金之層(A)層進行處理。
  26. 如申請專利範圍第15至17項中任一項之電子電路之形成方法，其係以酸洗處理、軟蝕刻、或表面粗糙處理之一項以上的處理，來使銅或銅合金之層(A)層減少厚度。
  27. 如申請專利範圍第15至17項中任一項之電子電路之形成方法，其中，在該銅或銅合金之層(D)上，進一步形成耐熱層及/或鉻層或者鉻酸鹽層及/或有機防鏽層。
  28. 如申請專利範圍第18項之電子電路之形成方法，其中，在該銅或銅合金之層(D)上，進一步形成耐熱層及/或鉻層或者鉻酸鹽層及/或有機防鏽層。
  29. 如申請專利範圍第19項之電子電路之形成方法，其包含以酸洗處理或軟蝕刻去除該耐熱層及/或防鏽層之步驟。
  30. 如申請專利範圍第20項之電子電路之形成方法，其 包含以酸洗處理或軟蝕刻去除該耐熱層及/或防鏽層之步驟。
  31. 如申請專利範圍第15至17項中任一項之電子電路之形成方法，其係將該銅或銅合金之層(D)形成為0.05μm以上、0.8μm以下之厚度。
  32. 如申請專利範圍第15至17項中任一項之電子電路之形成方法，其係將該銅或銅合金之層(D)形成為0.1μm以上、0.5μm以下之厚度。
  33. 如申請專利範圍第15至17項中任一項之電子電路之形成方法，其係在該銅或銅合金之層(D)上，形成錫、鎳、金或以此等為基礎之合金或者鍍焊層。
  34. 如申請專利範圍第27項之電子電路之形成方法，其係在該銅或銅合金之層(D)上或該耐熱層及/或鉻層或者鉻酸鹽層及/或有機防鏽層上，形成錫、鎳、金或以此等為基礎之合金或者鍍焊層。
  35. 如申請專利範圍第28項之電子電路之形成方法，其係在該銅或銅合金之層(D)上或該耐熱層及/或鉻層或者鉻酸鹽層及/或有機防鏽層上，形成錫、鎳、金或以此等為基礎之合金或者鍍焊層。
  36. 一種電子電路形成用覆銅積層板，係由形成在樹脂基板之單面或兩面的銅或銅合金之層(A)、形成在該(A)層上之一部分或整面的銅或銅合金之鍍敷層(B)、形成在該(B)層上之一部分或整面且對銅蝕刻液蝕刻速度小於銅之鍍敷層(C)、進一步形成在該層(C)上之0.05μm以上且未達1μ m的銅或銅合金之鍍敷層(D)構成。
  37. 一種電子電路形成用覆銅積層板，係由形成在樹脂基板之單面或兩面的銅或銅合金之層(A)、形成在該(A)層上之一部分或整面且對銅蝕刻液蝕刻速度小於銅之鍍敷層(C′)、形成在該(C′)層上之一部分或整面的銅或銅合金之鍍敷層(B)、形成在該(B)層上之一部分或整面且對銅蝕刻液蝕刻速度小於銅之鍍敷層(C)、進一步形成在該層(C)上之0.05μm以上且未達1μm的銅或銅合金之鍍敷層(D)構成。
  38. 一種電子電路形成用覆銅積層板，係由形成在樹脂基板之單面或兩面的銅或銅合金之層(A)、形成在該(A)層上之一部分或整面且對銅蝕刻液蝕刻速度小於銅之鍍敷層(C)、進一步形成在該層(C)上之0.05μm以上且未達1μm的銅或銅合金之鍍敷層(D)構成。
  39. 如申請專利範圍第36項之電子電路形成用覆銅積層板，其中，該對銅蝕刻液蝕刻速度小於銅之層(C)為鎳、鈷、或者鎳合金。
  40. 如申請專利範圍第37項之電子電路形成用覆銅積層板，其中，該對銅蝕刻液蝕刻速度小於銅之層(C)為鎳、鈷、或者鎳合金。
  41. 如申請專利範圍第38項之電子電路形成用覆銅積層板，其中，該對銅蝕刻液蝕刻速度小於銅之層(C)為鎳、鈷、或者鎳合金。
  42. 如申請專利範圍第36至41項中任一項之電子電路形成用覆銅積層板，其中，該層(C)之被覆量為100μg/dm2 ~3000μg/dm2 。
  43. 如申請專利範圍第36至41項中任一項之電子電路形成用覆銅積層板，其中，銅或銅合金之層(A)層與樹脂接觸之面的相反側之面，係經酸洗處理、軟蝕刻、或表面粗糙處理之一種以上處理之面。
  44. 如申請專利範圍第36至41項中任一項之電子電路形成用覆銅積層板，其中，銅或銅合金之層(A)層與樹脂接觸之面的相反側之面，係經酸洗處理、軟蝕刻、或表面粗糙處理之一項以上的處理而減少厚度之面。
  45. 如申請專利範圍第36至41項中任一項之電子電路形成用覆銅積層板，其中，該銅或銅合金之層(D)為0.05μm以上、0.8μm以下之銅或銅合金之層。
  46. 如申請專利範圍第36至41項中任一項之電子電路形成用覆銅積層板，其中，該銅或銅合金之層(D)為0.1μm以上、0.5μm以下之銅或銅合金之層。
  47. 如申請專利範圍第36至41項中任一項之電子電路形成用覆銅積層板，其中，在該銅或銅合金之層(D)上，進一步具有耐熱層及/或鉻層或者鉻酸鹽層及/或有機防鏽層。
  48. 如申請專利範圍第36至41項中任一項之電子電路形成用覆銅積層板，其中，在該銅或銅合金之層(D)上，具備有錫、鎳、金或以此等為基礎之合金或者鍍焊層。
  49. 如申請專利範圍第47項之電子電路形成用覆銅積層板，其中，在該銅或銅合金之層(D)上或該耐熱層及/或 鉻層或者鉻酸鹽層及/或有機防鏽層上，具備有錫、鎳、金或以此等為基礎之合金或者鍍焊層。
  50. 如申請專利範圍第36至41項中任一項之電子電路形成用覆銅積層板，其係在樹脂基板之單面或兩面形成銅或銅合金之層(A)，來製作覆銅積層板，在此覆銅積層板形成通孔，並且在該(A)層上之一部分或整面及通孔內，形成由銅或銅合金之層(B)構成之鍍敷層。
  51. 如申請專利範圍第5O項之電子電路形成用覆銅積層板，其中，通孔形成前之樹脂基板之單面或兩面的銅或銅合金之層(A)、及其後所形成之由銅或銅合金之層(B)構成之鍍敷層(通孔鍍敷層)的至少一者，係經酸洗或/及軟蝕刻進行減少厚度處理。
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