TWI486487B - The formation of electronic circuits - Google Patents

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TWI486487B
TWI486487B TW098144888A TW98144888A TWI486487B TW I486487 B TWI486487 B TW I486487B TW 098144888 A TW098144888 A TW 098144888A TW 98144888 A TW98144888 A TW 98144888A TW I486487 B TWI486487 B TW I486487B
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Keisuke Yamanishi
Kengo Kaminaga
Ryo Fukuchi
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Jx Nippon Mining & Metals Corp
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Description

電子電路之形成方法
本發明，係關於一種藉由對壓延銅箔或電解銅箔進行蝕刻以形成電路之電子電路的形成方法。
印刷電路用銅箔係被廣泛使用於電子、電氣機器，一般是透過接著劑或是不使用接著劑而在高溫高壓下，將此印刷電路用銅箔接著在合成樹脂板、膜等基材，製造覆銅積層板，然後，為了形成所欲之電路，係藉由塗佈抗蝕劑及曝光步驟，來印刷電路，並且經由用以將無須銅箔之部分加以去除的蝕刻處理，且進一步焊接各種元件，而形成電元件用之印刷電路。
此種印刷電路所使用之銅箔，依其製造方法之種類的不同，可大致分為電解銅箔及壓延銅箔，惟任一者皆是應印刷電路板之種類、品質要求來使用。
此等之銅箔，具有與樹脂基材接著之面與非接著面，分別施有特殊之表面處理(treat processing)。又，亦有如多層印刷配線板之內層所使用的銅箔般，使其在兩面皆具有與樹脂的接著功能(double treat processing)。
電解銅箔，一般係將銅電沉積在旋轉滾筒，然後連續地將其剥下而製得銅箔，於此製造時點接觸於旋轉滾筒之面為光澤面，其反側之面則具有複數之凹凸(粗糙面)。然而，此種粗糙面，為了進一步提升與樹脂基板之接著性，因此一般會附著0.2～3μm左右之銅粒子。
並且，為了增強此種凹凸且防止銅粒子的脫落，有時亦會形成薄的鍍敷層。將此等之一連串的步驟稱為粗化處理。此種粗化處理，並不限於電解銅箔，壓延銅箔亦有被要求，同樣的粗化處理於壓延銅箔亦有被實施。
使用以上之銅箔藉由熱壓法、連續法來製造覆銅積層板。此積層板，若例如以熱壓法為例，則會經由下述步驟來加以製造，亦即進行環氧樹脂之合成、酚樹脂浸漬於紙基材、乾燥，製造預浸體，並且組合此預浸體與銅箔，然後藉由加壓機進行熱壓成形等步驟。除此之外，亦有將聚醯亞胺前驅物溶液乾燥及固化於銅箔，以在該銅箔上形成聚醯亞胺樹脂層之方法。
以上述方式所製得之覆銅積層板，為了形成所欲之電路，係藉由塗佈抗蝕劑及曝光步驟來印刷電路，並且進行用以去除無須銅箔之部分的蝕刻處理，惟在進行蝕刻形成電路時，會有無法使該電路具有所欲寬度的問題。
其係蝕刻後之銅箔電路的銅部分會自銅箔表面向下、亦即向樹脂層蝕刻成為裙擺狀(發生凹陷)。當發生有大「凹陷」時，有時候會使得樹脂基板附近銅電路發生短路，而成為不良品。
必須極力地減小此種「凹陷」，而為了防止此種裙擺狀之蝕刻不良，亦有考慮延長蝕刻時間，進行更多之蝕刻，以減少此「凹陷」。
然而，此時，若有已經為規定寬度尺寸的部位，則由於該處將會進一步受到蝕刻，因此該銅箔部分之電路寬度將會變窄，而在電路設計上無法得到所欲之均一的線寬度(電路寬度)，尤其是該部分(被細線化之部分)會發熱，且視情況會發生斷線的問題。
電子電路之精細圖案化進一步進行中，目前此種蝕刻不良所導致之問題更加嚴重，於電路形成上，係成為大問題。
本發明人等為了改善此等問題，曾提出一種在蝕刻面側之銅箔形成有蝕刻速度小於銅之金屬或合金層的銅箔(參照專利文獻1)。此時之金屬或合金，為鎳、鈷及此等之合金。
在設計電路時，由於蝕刻液會自抗蝕劑塗佈側，亦即銅箔之表面滲透，因此若在抗蝕劑正下方具有蝕刻速度慢(蝕刻速度小)的金屬或合金層，則其附近之銅箔部分的蝕刻將會受到抑制，而其他銅箔部分之蝕刻則繼續進行，因此具有可使「凹陷」減少，可形成較均一之寬度之電路的效果。此結果，若從以往技術觀之，則具有大幅之進歩。
此處，於進一步進行改良之階段，出現有若干問題。其係形成電路後，不僅要去除樹脂，並且必須藉由軟蝕刻(soft etching)來去除形成用以防止「凹陷」之蝕刻速度慢的金屬或合金層，以及在將附有前述蝕刻速度慢之金屬或合金層(鎳或鎳合金層)的銅箔作為覆銅積層板形成電子電路之步驟中，殘留有鎳或鎳合金所構成之蝕刻速度慢之層。
亦即，當殘留有形成用以防止「凹陷」之蝕刻速度慢的金屬或合金層時，尤其是電路(空間)間狹窄時，有可能會使得電路發生短路(short)，造成遷移特性劣化等。尤其是形成銅電路間之寬度具有銅厚度2倍以下之寬度的電路時，即使是在發明人等先前所提出之發明的較佳範圍中，亦會發生問題。
為了儘可能地縮短蝕刻去除的時間且將其完全地去除，故必須極力地將鎳或鎳合金層之厚度變薄，又，由於會發生圖案蝕刻(pattern etching)之短路、遷移特性劣化等之不良的問題，因此係要求進一步進行改良或置換成其他的材料。
本發明，其課題在於得到一種下述使用壓延銅箔或電解銅箔之電子電路的形成方法，亦即在藉由對覆銅積層板之銅箔進行蝕刻來形成電路時，可防止因蝕刻所造成之凹陷，可形成所欲之電路寬度均一的電路，且使鎳層之厚度適當地薄，而可藉由軟蝕刻輕易地將此等加以去除，不會發生處理殘渣，並且可提升圖案蝕刻之蝕刻性，可防止發生短路、電路寬度不良。
本發明人等得到可同時解決以下若干問題的見解，亦即在壓延銅箔或電解銅箔之蝕刻面形成鎳之層，並調節銅箔厚度方向的蝕刻速度，可形成無凹陷之電路寬度均一的電路，並且藉由使銅表面上之被覆層適當地薄，而可以軟蝕刻輕易地加以去除。
本發明根據此見解而提供：
1.一種電子電路之形成方法，係藉由對覆銅積層板進行蝕刻以形成電子電路之方法，其特徵在於，在由壓延銅箔或電解銅箔所構成之銅層的蝕刻面側，形成鎳或鎳合金之蝕刻速度小於銅之層後，將前述銅層之非蝕刻側之面貼合在樹脂基板，製成覆銅積層板，接著在形成有銅層及鎳或鎳合金層之上設置電路形成用之抗蝕劑圖案，並且使用由氯化鐵溶液所構成之蝕刻液，將設置有前述抗蝕劑圖案之部分以外的覆銅積層板上的前述銅層及鎳或鎳合金層的不必要部分加以去除，接著去除抗蝕劑，並且藉由軟蝕刻，將剩餘部份的鎳層去除，形成電路。
又，本發明提供：2.一種如上述1所記載之電子電路之形成方法，其係形成下述電路：當銅厚度在9μm以上時，銅電路間之寬度相對銅厚度之比為2倍以下，而當銅厚度未達9μm時，銅電路間之寬度相對銅厚度之比為3.5倍以下；且蝕刻因子在2.0以上。
又，本發明提供：
3.一種如上述1或2所記載之電子電路之形成方法，其中，前述蝕刻速度小於銅之合金的鎳合金層中的鎳比率超過50wt%。
4.一種如上述1~3任一項所記載之電子電路之形成方法，其中，係使前述鎳量為100μg/dm2 ~3000μg/dm2 。
5.一種如上述1~4任一項所記載之電子電路之形成方法，其中，係於前述鎳或鎳合金層上，進一步形成鉻層或 鉻酸鹽層及/或矽烷處理層。
6.一種如上述5所記載之電子電路之形成方法，其中，於形成該鉻層或鉻酸鹽層時，以金屬鉻換算，係使鉻量在100μg/dm2 以下。
並且，本發明提供：
7.一種如上述3~5任一項所記載之電子電路之形成方法，其中，於形成前述矽烷處理層時，以矽單體換算，係使其在20μg/dm2 以下。
本發明，具有下述效果：在藉由對覆銅積層板之銅箔進行蝕刻來形成電路時，可形成所欲之電路寬度更加均一的電路。又具有可防止因蝕刻所造成之凹陷，且藉由使銅表面上之被覆層適當地薄，而可藉由軟蝕刻輕易地加以去除，且可防止蝕刻後之被覆層的殘留之效果。而可提供一種可藉此提升圖案蝕刻之蝕刻性，防止發生短路、電路寬度不良之優異的電子電路的形成方法。
本發明之電子電路之形成方法，係一種在壓延銅箔或電解銅箔所構成之覆銅積層板，藉由蝕刻形成電子電路之方法。
為了達成本發明之目的，係在壓延銅箔或電解銅箔之蝕刻面側，形成蝕刻速度小於銅之鎳或鎳合金層後，將該壓延銅箔或電解銅箔貼合在樹脂基板，製成覆銅積層板。
接著，在銅箔上設置用以形成電路的抗蝕劑圖案，並 且使用蝕刻液，將設置有前述抗蝕劑圖案之部分以外的覆銅積層板上的銅箔加以去除。形成此抗蝕劑圖案至去除不需要之銅箔，為一般進行之手法。
本發明之情形，銅箔上之鎳或鎳合金層，係藉由前述蝕刻液，與銅箔部分一起去除不必要的部分。此情形，如後述般，鎳或鎳合金層具有不會使銅電路之凹陷發生的效果。
然後，去除抗蝕劑，並且藉由軟蝕刻將殘存於抗蝕劑部之鎳或鎳合金層加以去除。藉此，可高精度地形成蝕刻因子在2.0以上之電路。
惟，若空間過於狹小，則可能會在電路製作精度方面發生短路。因此，為了穩定地製作電路，故銅電路間之寬度相對銅厚度之比，若銅厚度在9μm以上時則在2倍以下，而當銅厚度未達9μm時，則較佳在3.5倍以下。
電解銅箔的情形，可同樣適用於粗化面(M面)或光澤面(S面)，惟蝕刻之面，通常是使用光澤面側。壓延銅箔之中，存在高純度銅箔或經提升強度之合金銅箔，本發明包含此等之銅箔全部。
用以抑制蝕刻之鎳或鎳合金層，係處於銅箔上之靠近抗蝕劑部分的位置，抗蝕劑側之銅箔的蝕刻速度，係受到此鎳或鎳合金層的抑制，相反地，隨著距離鎳或鎳合金層越遠，銅的蝕刻將會以通常的速度進行。藉此，可自銅電路之側面的抗蝕劑側向樹脂基板側大致呈垂直地進行蝕刻，而形成矩形之銅箔電路。
鎳或鎳合金層，主要是用以抑制凹陷的發生，來形成所欲之電路寬度均一的電路。
覆銅積層板，於形成電子電路之貼附樹脂等步驟，必須要進行高溫處理，此時，鎳或鎳合金層會被氧化，容易發生抗蝕劑之塗佈性(均一性、密合性)不良，又，在蝕刻時，加熱時所形成之界面氧化物會成為容易造成蝕刻參差不齊、導致短路或電路寬度不均一性的原因。此時，較佳為較厚地形成鎳或鎳合金層。然而，當覆銅積層板不會受到加熱太大的影響時，可使鎳或鎳合金層較薄。
以此方式，藉由較厚地形成鎳或鎳合金層，可防止熱氧化之影響，惟形成為較厚本身未必為佳。此意指由於必須在電路形成後藉由軟蝕刻來加以去除，因此將會花費時間在此去除步驟。
於形成微細電路時，必須使用蝕刻速度快之氯化鐵水溶液的蝕刻液。此係由於有電路之微細化而導致蝕刻速度下降的問題。而氯化鐵水溶液的蝕刻液，係防止上述情形的有效手段。
藉此，可高精度地形成銅電路間之空間當銅厚度在9μm以上時為2倍以下，當銅厚度未達9μm時為3.5倍以下的電路。
於前述鎳或鎳合金層上，可進一步形成鉻層或鉻酸鹽層及/或矽烷處理層。此時，雖然可能會發生對圖案蝕刻液之蝕刻速度不同，但藉由適當選擇此量，由於同樣地可防止鎳或鎳合金層表面的氧化，因此可形成穩定之電路寬 度的圖案。
又，前述鎳或鎳合金層所含之鎳量，宜為100μg/dm2 ~3000μg/dm2 ，較佳為2250μg/dm2 以下，更佳為1500μg/dm2 。此係電路蝕刻時，用以抑制發生凹陷，均一之電路之蝕刻所必要的量。
若未達100μg/dm2 ，則不具其效果。較佳在200μg/dm2 以上，更佳在300μg/dm2 。又，上限為3000μg/dm2 。另，若在100μg/dm2 以上，則由於亦會產生耐熱(耐變色)性，且隨著厚度越厚，耐熱(耐變色)性越加提升，因此以較厚為佳。
此時，耐熱(耐變色)性，係指可抑制保管時之變色、焊料構裝時之熱時變色、CCL基板製作時之熱所導致之變色的功能。
另一方面，當過多時，於軟蝕刻時，鎳或鎳合金層去除之步驟的負荷會變大，且視情形可能會造成發生處理殘渣、遷移特性劣化等問題，而在銅電路設計上成為阻礙。因此，必須在上述之範圍。
又，本發明之電子電路用之壓延銅箔或電解銅箔，在設置前述鉻層或鉻酸鹽層的情形時，以金屬鉻換算，係使鉻量在100μg/dm2 以下。又，在形成前述矽烷處理層的情形時，以矽單體換算，較佳在20μg/dm2 以下。此係為了抑制發生對圖案蝕刻液之蝕刻速度不同。然而，適當之量，可有效防止鎳或鎳合金層之熱氧化。
以下顯示較佳之鍍敷條件之例。
(鍍鎳)
Ni：10~40g/L。
pH：2.5~3.5。
溫度：常溫~60℃。
電流密度Dk ：2~50A/dm2 。
時間：1~4秒。
(鍍鎳-鋅合金)
Ni：10~40g/L。
Zn：0.5~7g/L。
H2 SO4 ：2~20g/L。
溫度：常溫~60℃。
電流密度Dk ：10~50A/dm2 。
時間：1~4秒。
(鍍鉻之條件)
K2 Cr2 O7 (Na2 Cr2 O7 或CrO3 )。
Cr：40~300g/L。
H2 SO4 ：0.5~10.0g/L。
浴溫：40~60℃。
電流密度Dk ：0.01~50A/dm2 。
時間：1~100秒。
陽極：Pt-Ti板、不銹鋼鋼板、鉛板等。
(鉻酸鹽處理之條件)
K2 Cr2 O7 (Na2 Cr2 O7 或CrO3 )：2~10g/L。
NaOH或KOH：10~50g/L。
ZnO或ZnSO4 ‧7H2 O：0.05~10g/L。
pH：2~13。
浴溫：20~80℃。
電流密度Dk ：0.05~5A/dm2 。
時間：5~30秒。
陽極：Pt-Ti板、不銹鋼鋼板等。
(矽烷處理之條件)
選自下述之各種系列的矽烷。
濃度為0.01wt%~5wt%。
種類：烯烴系矽烷、環氧系矽烷、丙烯酸系矽烷、胺系矽烷、氫硫系矽烷。
以水將溶解於乙醇之矽烷稀釋至特定的濃度，然後塗佈於銅箔表面。
(鎳附著量分析方法)
為了分析鎳處理面，以FR-4樹脂加壓製作相反面加以遮蔽。以濃度30%之硝酸溶解其樣品至表面處理被膜溶化，將燒杯中之溶解液稀釋至10倍，然後藉由原子吸光分析來進行鎳的定量分析。
(鋅、鉻之附著量分析方法)
為了分析處理面，以FR-4樹脂加壓製作相反面加以遮蔽。以濃度10%之鹽酸煮沸其樣品3分鐘，使處理層溶解，對其溶液藉由原子吸光分析進行鋅、鉻的定量分析。
(熱影響之考量)
於覆銅積層板(CCL)之製造階段，銅箔會接觸到熱。此 熱會導致設置在銅箔表層之蝕刻改善處理層往銅層擴散。因此，當初所期待之蝕刻改善效果將會減低，蝕刻因子有減少的傾向。因此，為了得到與未擴散之狀態同等的效果，考量CCL製作時銅箔所接觸的熱量，必須將改善處理層之附著量增加1.1~2倍左右。
(蝕刻因子之測定條件)
蝕刻因子，係在成為裙擺狀的情形時(發生有凹陷的情形)，當將假定電路垂直地受到蝕刻時之自銅箔上面的垂線與樹脂基板之交點設為P點，而將距離此P點之凹陷長度的距離設為a時，用以表示此a與銅箔厚度b之比：b/a者，此數值越大，傾斜角就越大，意味不會殘留蝕刻殘渣，凹陷變小。
圖1顯示蝕刻因子(EF)之計算方法的大概。如該圖1所示，係以EF=b/a之形式來計算。藉由使用此蝕刻因子，可簡單判定蝕刻性的好壞。
實施例
接著，說明本發明之實施例及比較例。另，本實施例僅是例示，並不受到此例之限制。亦即，於本發明之技術思想的範圍內，包含實施例以外之全部態樣或變形。
(實施例1)
使用箔厚18μm之壓延銅箔。在此壓延銅箔，以上述鍍鎳條件，如下述表1所示，形成鎳附著量2500μg/dm2 之鍍鎳層。然後，接著於樹脂基板。接著，藉由塗佈抗蝕劑及曝光步驟來印刷10條電路，並且實施去除無須銅箔之 部分的蝕刻處理。
藉由蝕刻來形成電路後，將抗蝕劑加以去除，並且藉由軟蝕刻，將鎳加以去除，最後，形成僅有銅的電路。
蝕刻條件、電路形成條件、電路寬度方向之處理殘渣、軟蝕刻性(鎳層之去除)，如下述。
(蝕刻條件)
氯化鐵水溶液：(37wt%，波美度：40°)
液溫：50℃
噴壓：0.15MPa
(電路形成條件)
電路間距：30μm間距、50μm間距2種，可根據銅箔的厚度來變更。本實施例1之情形，由於是使用18μm厚的銅箔，故為下述之條件。
(50μm間距電路形成)
抗蝕劑L/S=33μm/17μm，完成之電路頂部(上部)寬度：15μm，蝕刻時間：105秒前後。
(電路寬度方向之處理殘渣)
藉由電子顯微鏡觀察電路上面，當在電路寬度方向產生2μm以上時，評價為不佳(×)，而未達2μm的情形，則評價為良好(○)。
(軟蝕刻去除性)
於35℃下浸漬於硫酸-過氧化氫混合溶液(硫酸165g/L，過氧化氫水21g/L)2分鐘並加以攪拌，然後實施外觀觀察，看是否已經去除。
以上述條件進行蝕刻，形成電路，並且去除樹脂後，進行軟蝕刻。
此結果示於表1。此係10條電路的評價結果。如此表1所示，電路間之空間/箔厚比為1.4。處理殘渣少，評價為(○)，軟蝕刻性亦良好(○)。
(實施例2)
於本實施例，係使用壓延銅箔，對其進行鍍銅。壓延銅箔之厚度為9μm，鍍銅之厚度為9μm，合計箔的厚度為18μm。
於此壓延銅箔，以上述鍍鎳條件，如下述表1所示，形成鎳附著量2000μg/dm2 之鍍鎳層。然後，接著於樹脂基板。接著，藉由塗佈抗蝕劑及曝光步驟印刷10條電路，並且實施去除無須銅箔之部分的蝕刻處理。
藉由蝕刻形成電路後，將抗蝕劑加以去除，並且藉由軟蝕刻，將鎳加以去除，最後，形成僅有銅的電路。
蝕刻條件及電路形成條件，與實施例1相同，電路寬度方向之處理殘渣、軟蝕刻性(鎳層之去除)，亦以與實施例1相同的方式來實施。
以上述條件來進行蝕刻，形成電路，並且去除樹脂後，進行軟蝕刻。
此結果同樣地示於表1。此係10條電路的評價結果。如此表1所示，電路間之空間/箔厚比為1.4。處理殘渣少，評價為(○)，軟蝕刻性亦良好(○)。
(實施例3)
於本實施例中，係使用經鍍銅之基板作為樹脂基板(聚醯亞胺系樹脂)。鍍銅之厚度為18μm。
於此鍍銅基板，以上述鍍鎳條件，如下述表1所示，形成鎳附著量1000μg/dm2 之鍍鎳層。接著，於其上藉由塗佈抗蝕劑及曝光步驟印刷10條電路，並且實施去除無須銅箔之部分的蝕刻處理。藉由蝕刻形成電路後，將抗蝕劑加以去除，並且藉由軟蝕刻，將鎳加以去除，最後，形成僅有銅的電路。
除了電路形成條件，蝕刻條件係與實施例1相同，電路寬度方向之處理殘渣、軟蝕刻性(鎳層之去除)，亦以與實施例1相同的方式來實施。
電路形成條件，為30μm間距電路，抗蝕劑L/S=25μm/5μm，完成之電路頂部(上部)寬度：10μm，蝕刻時間：76秒前後。
以上述條件來進行蝕刻，形成電路，並且去除樹脂後，進行軟蝕刻。
此結果同樣地示於表1。此係10條電路的評價結果。如此表1所示，電路間之空間/箔厚比為1.9。處理殘渣少，評價為(○)，軟蝕刻性亦良好(○)。
(實施例4)
於本實施例，係使用壓延銅箔。壓延銅箔的厚度為8μm。於此壓延銅箔的光澤面，以上述鍍鎳條件，如下述表1所示，形成鎳附著量500μg/dm2 之鍍鎳層。然後，接著於樹脂基板。
接著，於其上藉由塗佈抗蝕劑及曝光步驟印刷10條電路，並且實施去除無須銅箔之部分的蝕刻處理。藉由蝕刻來形成電路後，將抗蝕劑加以去除，並且藉由軟蝕刻，將鎳加以去除，最後，形成僅有銅的電路。
蝕刻條件及電路形成條件，與實施例1相同，電路寬度方向之處理殘渣、軟蝕刻性(鎳層之去除)，亦以與實施例1相同的方式來實施。
以上述條件來進行蝕刻，形成電路，並且去除樹脂後，進行軟蝕刻。
此結果同樣地示於表1。此係10條電路的評價結果。如此表1所示，電路間之空間/箔厚比為3.4。處理殘渣少，評價為(○)，軟蝕刻性亦良好(○)。
(實施例5)
使用箔厚5μm的電解銅箔。於此電解銅箔，以上述鍍鎳-鋅條件，如下述表1所示，形成鎳附著量2500μg/dm2 、鋅附著量650μg/dm2 之鍍鎳-鋅層。鎳比為66wt%。然後，接著於樹脂基板。接著，藉由塗佈抗蝕劑及曝光步驟印刷10條電路，並且實施去除無須銅箔之部分的蝕刻處理。
藉由蝕刻來形成電路後，將抗蝕劑加以去除，並且藉由軟蝕刻，將鍍鎳-鋅層加以去除，最後，形成僅有銅的電路。
蝕刻條件及電路形成條件，與實施例1相同，電路寬度方向之處理殘渣、軟蝕刻性(鍍鎳-鋅層之去除)，亦以與 實施例1相同的方式來實施。
以上述條件來進行蝕刻，形成電路，並且去除樹脂後，進行軟蝕刻。
此結果同樣地示於表1。此係10條電路的評價結果。如此表1所示，電路間之空間/箔厚比為1.4。處理殘渣少，評價為(○)，軟蝕刻性亦良好(○)。
(比較例1)
使用箔厚18μm的壓延銅箔。於此壓延銅箔，以上述鍍鎳條件，如下述表1所示，形成7500μg/dm2 之鍍鎳層。然後，接著於樹脂基板。接著，藉由塗佈抗蝕劑及曝光步驟印刷10條電路，並且實施去除無須銅箔之部分的蝕刻處理。
藉由蝕刻來形成電路後，將抗蝕劑加以去除，並且藉由軟蝕刻，將鎳加以去除，最後，形成僅有銅的電路。
蝕刻條件、電路形成條件、電路寬度方向之處理殘渣、軟蝕刻性(鎳層之去除)，皆以與實施例1相同的方式來實施。
以上述條件來進行蝕刻，形成電路，並且去除樹脂後，進行軟蝕刻。
此結果示於表1。此係10條電路的評價結果。如此表1所示，電路間之空間/箔厚比雖然為1.4，但是處理殘渣變多，評價為(×)，軟蝕刻性亦不佳(×)。係認為其原因為鎳層的厚度過厚。
(比較例2)
使用箔厚18μm的壓延銅箔。於此壓延銅箔，以上述鍍鎳條件，如下述表1所示，形成10000μg/dm2 之鍍鎳層。然後，接著於樹脂基板。接著，藉由塗佈抗蝕劑及曝光步驟印刷10條電路，並且實施去除無須銅箔之部分的蝕刻處理。
藉由蝕刻來形成電路後，將抗蝕劑加以去除，並且藉由軟蝕刻，將鎳加以去除，最後，形成僅有銅的電路。
除了電路形成條件，蝕刻條件、電路寬度方向之處理殘渣、軟蝕刻性(鎳層之去除)，皆以與實施例1相同的方式來實施。電路形成條件，為30μm間距電路，抗蝕劑L/S=25μm/5μm，完成之電路頂部(上部)寬度：10μm，蝕刻時間：76秒前後。
以上述條件來進行蝕刻，形成電路，並且去除樹脂後，進行軟蝕刻。
此結果示於表1。此係10條電路的評價結果。如此表1所示，電路間之空間/箔厚比雖然為1.6，但是處理殘渣變多，評價為(×)，軟蝕刻性亦不佳(×)。係認為其原因為鎳層的厚度過厚。
(比較例3)
使用箔厚5μm的電解銅箔。於此電解銅箔的光澤面，以上述鍍鎳條件，如下述表1及表2所示，形成5000μg/dm2 之鍍鎳層。然後，接著於樹脂基板。接著，藉由塗佈抗蝕劑及曝光步驟印刷10條電路，並且實施去除無須銅箔之部分的蝕刻處理。
藉由蝕刻來形成電路後，將抗蝕劑加以去除，並且藉由軟蝕刻，將鎳加以去除，最後，形成僅有銅的電路。
除了電路形成條件，蝕刻條件、電路寬度方向之處理殘渣、軟蝕刻性(鎳層之去除)，皆以與實施例1相同的方式來實施。電路形成條件，為30μm間距電路，抗蝕劑L/S=25μm/5μm，完成之電路頂部(上部)寬度：10μm，蝕刻時間：48秒前後。
以上述條件來進行蝕刻，形成電路，並且去除樹脂後，進行軟蝕刻。
此結果示於表1。此係10條電路的評價結果。如此表1所示，電路間之空間/箔厚比為3.5。處理殘渣變多，評價為(×)，軟蝕刻性亦不佳(×)。係認為其原因為鎳層的厚度過厚。
(比較例4)
使用箔厚18μm的壓延銅箔。將此壓延銅箔接著於樹脂基板。接著，藉由塗佈抗蝕劑及曝光步驟印刷10條電路，並且實施去除無須銅箔之部分的蝕刻處理，形成電路。電路形成條件，為30μm間距電路，抗蝕劑L/S=25μm/5μm，完成之電路頂部(上部)寬度：10μm，蝕刻時間：48秒前後。
雖然進行蝕刻形成了電路，但是電路發生短路，又無法算出電路間之空間/箔厚比。此結果示於表1。可知當鎳層不存在時，難以形成銅電路。
(比較例5)
使用箔厚5μm的電解銅箔。將此電解銅箔的粗糙面接著於樹脂基板。接著，藉由塗佈抗蝕劑及曝光步驟於電解銅箔的光澤面印刷10條電路，並且實施去除無須銅箔之部分的蝕刻處理，形成電路。
電路形成條件，為30μm間距電路，抗蝕劑L/S=25μm/5μm，完成之電路頂部(上部)寬度：10μm，蝕刻時間：48秒前後。
雖然進行蝕刻形成了電路，但是EF之50μm間距為1.4，成為裙擺狀，並非良好之狀況。電路間之空間/箔厚比為2.6。此結果示於表1。可知當鎳層不存在時，即使是銅的厚度薄的情形，電路形狀並不分明，難以形成電路。
(比較例6)
使用箔厚9μm的壓延銅箔。將此壓延銅箔接著於樹脂基板。接著，藉由塗佈抗蝕劑及曝光步驟於壓延銅箔之面印刷10條電路，並且實施去除無須銅箔之部分的蝕刻處理，形成電路。
電路形成條件，為30μm間距電路，抗蝕劑L/S=25μm/5μm，完成之電路頂部(上部)寬度：10μm，蝕刻時間：48秒前後。
雖然進行蝕刻形成了電路，但是EF之50μm間距為1.3，成為裙擺狀，並非良好之狀況。電路間之空間/箔厚比為0.7。此結果示於表1。可知當鎳層不存在時，即使是銅的厚度薄的情形，電路的邊緣亦不佳，難以形成電路。
(比較例7)
使用箔厚18μm的壓延銅箔。於此壓延銅箔以上述條件形成鍍鎳層。將此銅箔側接著於樹脂基板。接著，藉由塗佈抗蝕劑及曝光步驟於壓延銅箔之鍍鎳側之面印刷10條電路，並且實施去除無須鍍鎳銅箔之部分的蝕刻處理，形成電路。電路形成條件，為30μm間距電路，抗蝕劑L/S=25μm/5μm，完成之電路頂部(上部)寬度：10μm，蝕刻時間：48秒前後。
雖然進行蝕刻形成了電路，但是EF之30μm間距為1.2，成為裙擺狀，並非良好之狀況。電路間之空間/箔厚比為0.4。此結果示於表1。可知即使鎳層存在，但當Ni量少時，電路的邊緣亦不佳，難以形成電路。
(比較例8)
使用箔厚5μm的電解銅箔。於此電解銅箔的光澤面以上述條件形成鍍鎳鋅合金層。鍍鎳鋅合金層之Ni比，為30wt%。將此銅箔側接著於樹脂基板。
接著，藉由塗佈抗蝕劑及曝光步驟，於壓延銅箔之鍍鎳鋅合金側之面印刷10條電路，並且實施去除無須鍍鎳鋅合金銅箔之部分的蝕刻處理，形成電路。
電路形成條件，為30μm間距電路，抗蝕劑L/S=25μm/5μm，完成之電路頂部(上部)寬度：10μm，蝕刻時間：48秒前後。
雖然進行蝕刻形成了電路，但是EF之30μm間距為1.4，成為裙擺狀，並非良好之狀況。電路間之空間/箔厚比為54。此結果示於表1。可知即使鎳層存在，但當Ni比 小時，電路的邊緣亦不佳，難以形成電路。
從表1清楚可知，當形成有蝕刻速度小於銅箔之蝕刻面側所形成之銅的鎳時，無論是壓延銅箔或電解銅箔，皆無處理殘渣或僅有一些，可形成大致呈矩形的銅箔電路，可得到極良好的蝕刻電路。
相對於此，不符合本發明之條件者，會形成凹陷大、呈梯形的銅箔電路，蝕刻並不佳。又，軟蝕刻性亦為良好，不具蝕刻殘渣。
於實施例中，雖說明形成鎳層、鎳-鋅層的情形，但是可確認即使是包含鎳之其他合金層，亦具有相同的效果。然而，相較於鍍合金，鍍鎳之單獨層在鍍敷液及鍍敷條件的管理上較為容易。
[產業上之可利用性]
本發明，具有下述效果：在藉由銅箔之蝕刻來形成電路時，可形成所欲之電路寬度更加均一的電路，且無蝕刻所造成之處理殘渣，可防止凹陷的發生，可縮短藉由蝕刻形成電路的時間，又具有可極力地將鎳或鎳合金層之厚度變薄的效果。藉此，由於可提升圖案蝕刻之蝕刻性，防止發生短路、電路寬度不良，因此可利用作為覆銅積層板(剛性及撓性用)，而可利用於印刷基板之電子電路的形成。
圖1，係蝕刻因子(EF)之計算方法的概略說明圖。

Claims (13)

  1. 一種電子電路之形成方法，係藉由對覆銅積層板進行蝕刻以形成電子電路之方法，其特徵在於：在由壓延銅箔或電解銅箔所構成之銅層的蝕刻面側，形成鎳或鎳合金之蝕刻速度小於銅之層後，將該銅層之非蝕刻側之面貼合在樹脂基板，製成覆銅積層板，接著在形成有銅層及鎳或鎳合金層之上設置電路形成用之抗蝕劑圖案，並且使用由氯化鐵溶液所構成之蝕刻液，將設置有該抗蝕劑圖案之部分以外的覆銅積層板上的該銅層及鎳或鎳合金層的不必要部分加以去除，接著去除抗蝕劑，並且藉由軟蝕刻將剩餘部份的鎳或鎳合金層去除，形成電路。
  2. 如申請專利範圍第1項之電子電路之形成方法，其係形成下述電路：當銅箔厚度在9μm以上時，銅電路間之寬度相對銅厚度之比為2倍以下，而當銅箔厚度未達9μm時，銅電路間之寬度相對銅厚度之比為3.5倍以下；且蝕刻因子在2.0以上。
  3. 如申請專利範圍第1項之電子電路之形成方法，其中，該蝕刻速度小於銅之合金的鎳合金層中的鎳比率超過50wt%。
  4. 如申請專利範圍第2項之電子電路之形成方法，其中，該蝕刻速度小於銅之合金的鎳合金層中的鎳比率超過50wt%。
  5. 如申請專利範圍第1至4項中任一項之電子電路之形 成方法，其中，係使該鎳量為100μg/dm2 ~3000μg/dm2 。
  6. 如申請專利範圍第1至4項中任一項之電子電路之形成方法，其中，係於該鎳或鎳合金層上，進一步形成鉻層或鉻酸鹽層及/或矽烷處理層。
  7. 如申請專利範圍第5項之電子電路之形成方法，其中，係於該鎳或鎳合金層上，進一步形成鉻層或鉻酸鹽層及/或矽烷處理層。
  8. 如申請專利範圍第6項之電子電路之形成方法，其中，於形成該鉻層或鉻酸鹽層時，以金屬鉻換算，係使鉻量在100μg/dm2 以下。
  9. 如申請專利範圍第7項之電子電路之形成方法，其中，於形成該鉻層或鉻酸鹽層時，以金屬鉻換算，係使鉻量在100μg/dm2 以下。
  10. 如申請專利範圍第6項之電子電路之形成方法，其中，於形成該矽烷處理層時，以矽單體換算，係使其在20μg/dm2 以下。
  11. 如申請專利範圍第7項之電子電路之形成方法，其中，於形成該矽烷處理層時，以矽單體換算，係使其在20μg/dm2 以下。
  12. 如申請專利範圍第8項之電子電路之形成方法，其中，於形成該矽烷處理層時，以矽單體換算，係使其在20μg/dm2 以下。
  13. 如申請專利範圍第9項之電子電路之形成方法，其中，於形成該矽烷處理層時，以矽單體換算，係使其在20 μg/dm2 以下。
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