KR101645740B1 - 집적 질화물 및 탄화 규소계 소자들 및 집적 질화물계 소자들의 제조 방법 - Google Patents

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Abstract

공통 질화물 에피택셜 층을 포함하는 일체식 전자 소자들이 제공된다. 상기 공통 질화물 에피택셜 층 상의 적어도 하나의 제1 주입 n형 형역을 포함하는 제1 유형의 질화물 소자가 상기 공통 질화물 에피택셜 층 상에 제공된다. 상기 적어도 하나의 제1 주입 n형 영역은 상기 공통 질화물 에피택셜 층의 도핑 농도보다 높은 제1 도핑 농도를 갖는다. 적어도 하나의 제2 주입 n형 영역을 포함하는, 상기 제1 유형의 질화물 소자와 상이한 제2 유형의 질화물 소자가 상기 공통 질화물 에피택셜 층 상에 제공된다. 상기 적어도 하나의 제2 주입 n형 영역은 상기 적어도 하나의 제1 주입 n형 영역과 상이하고, 상기 공통 질화물 에피택셜 층의 도핑 농도보다 높은 제2 도핑 농도를 갖는다. 복수의 제1 전기 접촉부가 상기 적어도 하나의 제1 주입 n형 영역 상에 제공된다. 상기 복수의 제1 접촉부는 상기 제1 유형의 질화물 소자의 제1 전자 소자를 정의한다. 복수의 제2 전기 접촉부가 상기 적어도 하나의 제2 주입 n형 영역 상에 제공된다. 상기 복수의 제2 접촉부는 상기 제2 유형의 질화물 소자의 제2 전자 소자를 정의한다. 대응하는 방법들이 또한 개시된다.

Description

집적 질화물 및 탄화 규소계 소자들 및 집적 질화물계 소자들의 제조 방법{INTEGRATED NITRIDE AND SILICON CARBIDE-BASED DEVICES AND METHODS OF FABRICATING INTEGRATED NITRIDE-BASED DEVICES}
[우선권 주장]
본 출원은 2003년 3월 3일에 출원된 미국 특허 출원 제10/378,331호 및 2006년 4월 25일에 출원된 미국 특허 출원 제11/410,768호의 일부 계속 출원으로서 35 U.S.C. §120 하에서 우선권을 주장하며, 상기 출원들의 개시 내용은 그 전체가 제시된 것처럼 본 명세서에 참고 문헌으로서 포함된다.
본 발명은 질화물계 소자들과 관련된다. 특히, 본 발명은 상이한 유형의 질화물계 소자들을 공통 기판 상에 일체식(monolithic)으로 집적하는 것과 그 결과로서의 소자들과 관련된다.
질화 갈륨, 질화 알루미늄 갈륨, 질화 인듐 및 이들의 합금 및 탄화 규소와 같은 3족 질화물을 포함하는 넓은 밴드갭(bandgap)의 반도체 재료들은 고전력, 고온 및/고주파수 소자들의 제조를 위한 바람직한 재료들이다. 이러한 넓은 밴드갭의 재료들은 비화 갈륨 및 규소 같은 다른 반도체 재료들에 비해 높은 전계 파괴 강도 및 높은 전자 포화 속도를 갖는다.
고전력 취급 능력(>20 와트)을 요구하면서 예컨대 S-대역(2 내지 4 GHz) 및 X-대역(8 내지 12 GHz)을 포함하는 무선 주파수와 같은 고주파수에서 동작하는 전기 회로들이 근래에 보다 만연하게 되었다. 고전력, 고주파수 회로들의 증가로 인해, 무선 주파수 이상에서 신뢰성 있게 동작하면서도 여전히 고전력 부하들을 취급할 수 있는 트랜지스터에 대한 요구가 그에 대응하여 증가하였다. 이전에는, 바이폴라(bipolar) 트랜지스터들 및 전력 MOSFET(Metal-Oxide Semiconductor Field Effect Transistor)들이 고전력 응용예들을 위해 사용되었지만, 이러한 소자들의 전력 취급 능력은 보다 높은 동작 주파수에서 한정적일 수 있다. JFET(Junction Field-Effect Transistor)들이 고주파수 응용예들을 위해 일반적으로 사용되었지만, 이전에 알려진 JFET들의 전력 취급 능력은 또한 한정적일 수 있다.
최근에, MESFET(Metal-Semiconductor Field Effect Transistor)들이 고주파수 응용예들을 위해 개발되었다. MESFET 구조는 다수 운반자(majority carrier)들만이 전류를 운반하기 때문에 고주파수 응용예들에 대해 바람직할 수 있다. MESFET 디자인은 감소된 게이트 커패시턴스가 게이트 입력의 보다 빠른 스위칭 시간을 가능하게 하기 때문에 현재의 MOSFET 디자인에 비해 선호될 수 있다. 따라서, 모든 전계 효과 트랜지스터들이 다수 운반자들만을 활용하여 전류를 운반하지만, MESFET의 쇼트키(Schottky) 게이트 구조는 MESFET을 고주파수 응용예들에 대해 보다 바람직한 것으로 만들 수 있다.
구조의 유형 이외에도, 그리고 아마도 더욱 근본적으로, 트랜지스터가 형성되는 반도체 재료의 특성들이 또한 동작 파라미터들에 영향을 미친다. 트랜지스터의 동작 파라미터들에 영향을 미치는 특성들 중에서, 전자 이동성, 포화 전자 유동 속도, 파괴 전계(electric breakdown field) 및 열 전도율이 트랜지스터의 고주파수 및 고전력 특성들에 가장 큰 영향을 미칠 수 있다.
전자 이동성은 반도체 매체 내에서의 전자 이동의 용이성을 측정한 것이고, 주어진 전계에서의 전계에 대한 전자 유동 속도의 변화율로서 정의된다. 과거에는 높은 전자 이동성을 갖는 반도체 재료들이 선호되었는데, 그 까닭은 보다 적은 전계로 보다 많은 전류가 만들어질 수 있어 전계가 인가되는 경우에 보다 빠른 응답 시간을 초래할 수 있기 때문이었다. 포화 전자 유동 속도는 반도체 재료 내에서 전자가 얻을 수 있는 최대 속도이다. 보다 높은 포화 전자 유동 속도를 갖는 재료들이 고주파수 응용예들에 대해 선호되는데, 그 까닭은 보다 높은 속도는 소스로부터 드레인으로의 보다 짧은 전이 시간(transition time)으로 전환될 수 있기 때문이다.
파괴 전계는 쇼트키 접합의 파괴 및 소자의 게이트를 통과하는 전류가 갑자기 증가하는 전계 강도이다. 높은 파괴 전계를 갖는 재료는 고전력, 고주파수 트랜지스터들에 대해 선호될 수 있는데, 그 까닭은 보다 큰 전계는 일반적으로 재료의 주어진 치수에 의해 지지될 수 있기 때문이다. 보다 큰 전계는 보다 빠른 천이를 가능하게 할 수 있는데, 이는 전자들이 보다 작은 전계보다는 보다 큰 전계에 의해 보다 빠르게 가속될 수 있기 때문이다.
열 전도율은 반도체 재료가 열을 방산할 수 있는 능력이다. 전형적인 동작시에, 모든 트랜지스터들은 열을 생성한다. 또한, 고전력 및 고주파수 트랜지스터들은 보통 저전력 트랜지스터들보다 많은 양의 열을 생성한다. 반도체 재료의 온도가 증가함에 따라, 접합 누설 전류가 일반적으로 증가하고, 온도의 증가에 따라 운반자 이동성이 감소하기 때문에 전계 효과 트랜지스터를 통과하는 전류가 일반적으로 감소한다. 따라서, 열이 반도체로부터 방산되는 경우, 재료는 보다 낮은 온도에서 유지될 수 있고, 누설 전류를 보다 적게 하면서 보다 많은 전류를 운반할 수 있다. 신뢰성 물리학은 또한 보다 낮은 동작 온도에서 동작하는 소자가 보다 긴 수명을 가질 것으로 예측한다.
과거에는 고주파수 MESFET들이 비화 갈륨(GaAs)과 같은 n형의 III 내지 V족 화합물들로 제조되었는데, 이는 이들의 높은 전자 이동성에 기인한다. 이러한 제공된 소자들이 동작 주파수를 증가시켰고 전력 취급 능력을 어느 정도 증가시켰지만, 이러한 재료들의 상대적으로 낮은 파괴 전압 및 낮은 열 전도율은 고전력 응용예들에 있어서 이들의 유용성을 제한하였다.
탄화 규소(SiC)는 규소(Si) 또는 GaAs로부터 생성된 소자들보다 높은 온도, 높은 전력 및 높은 주파수에서 동작할 수 있는 전자 소자들의 생성을 이론적으로 가능하게 하는 뛰어난 물리적 및 전기적 속성들을 갖는 것으로 여러 해 동안 알려져 왔다. 약 4x106 V/cm의 높은 파괴 전계, 약 2.0x107 cm/sec의 높은 포화 전자 유동 속도 및 약 4.9 W/cm-K의 높은 열 전도율은 SiC가 고주파수, 고전력의 응용예들에 적합할 것임을 나타낸다.
SiC계 MESFET 구조들 및 이들의 제조는 Palmour 등의 미국 특허 제5,270,554호 및 Sriram 등의 미국 특허 제5,925,895호에 기술되어 있으며, 이들은 모두 그 전체가 본 명세서에 제시된 것처럼 본 명세서에 참고 문헌으로서 포함된다. SiC MESFET 구조들 및 제조는 또한 2000년 5월 10일에 출원된 Allen 등의 미국 특허 출원 제09/567,717호에 기술되어 있으며, 그 개시 내용은 그 전체가 본 명세서에 제시된 것처럼 본 명세서에 참고 문헌으로서 포함된다.
III족 질화물 재료계에 있어서, 고전력 및/또는 고주파수 응용예들을 위한 특별한 관심이 되는 소자는 고 전자 이동성 트랜지스터(High Electron Mobility Transistor; HEMT)인데, 이는 또한 이종 구조 전계 효과 트랜지스터(Heterostructure Field Effect Transistor; HFET)로도 알려져 있다. 이러한 소자들은 다수의 환경 하에서의 동작 이점들을 제공할 수 있는데, 그 까닭은 상이한 밴드갭 에너지를 갖는 두 반도체 재료(보다 작은 밴드갭의 재료가 보다 높은 전자 친화도를 가짐)의 이종 접합에서 2차원 전자 기체(Two-Dimensional Electron Gas; 2DEG)가 생성되기 때문이다. 2DEG는 도핑되지 않은, 보다 작은 밴드갭의 재료 내의 축적층(accumulation layer)이고, 예컨대 cm2 당 운반자의 개수가 1013개를 초과하는 매우 높은 전자 면농도(sheet electron concentration)를 포함할 수 있다. 또한, 보다 넓은 밴드갭의 반도체에서 비롯되는 전자들은 2DEG로 옮겨 가는데, 이는 감소된 이온화 불순물 산란(ionized impurity scattering)으로 인해 높은 전자 이동성을 가능하게 한다.
높은 운반자 농도와 높은 운반자 이동성의 이러한 조합은 HEMT에게 매우 큰 상호 컨덕턴스(transconductance)를 부여하고, 고주파수 응용예들에 있어서 MESFET들에 비해 강한 성능 이점을 제공할 수 있다.
질화 갈륨/질화 알루미늄 갈륨(GaN/AlGaN) 재료계로 제조된 고 전자 이동성 트랜지스터들은 많은 양의 RF 전력을 생성할 수 있는 잠재력을 갖는데, 이는 상술한 높은 파괴 전계, 넓은 밴드갭, 큰 전도 대역 오프셋(conduction band offset) 및/또는 높은 포화 전자 유동 속도를 포함하는 재료 특성들의 조합에 기인한다.
전자 통신 시스템에 있어서, 송신 전에 신호를 증폭(전력 증폭기)하거나 수신 후에 신호를 증폭(저잡음 증폭기)하는 것이 보통 바람직하다. 또한, 이러한 신호를 증폭 전이나 후에 바로 필터링하는 것이 종종 바람직하다. 다기능 칩의 특정한 부분들로 RF 신호를 지향시키는 것은 손실이 적고 높은 격리도(isolation)를 제공할 수 있는 일체식 RF 스위치로 달성될 수 있다. 전력 증폭기 회로들과의 일체식 집적으로부터 이득을 보는 다른 유형의 비 전력 증폭기 회로들은 리미터(limiter) 회로들 및 위상 편이기(phase shifter)들이다. 고주파수 통신 시스템들에 있어서, 이러한 증폭은 SiC MESFET 또는 III족 질화물계 트랜지스터를 포함하는 증폭기 회로를 사용하여 효율적으로 달성될 수 있다. 필터링은 SAW 필터를 사용하여 효율적으로 달성될 수 있다.
통신 시스템을 구현하고 그 디자인을 간소화하는 데 요구되는 회로 요소들의 개수를 최소화하기 위해, 가능한 한 많은 컴포넌트를 단일 칩 상에 집적하는 것이 바람직하다. SAW 소자들을 다른 소자들과 함께 집적하기 위한 시도가 이루어져 왔다. 그러나, 이러한 소자들은 전형적으로 활성 전자 컴포넌트들이 형성되는 반도체 기판(예컨대 규소) 상에 압전 결정이 결합될 것을 요구해 왔다.
음향파 소자들은 압전 결정들 내에서 이동하는 음향파(즉, 음파 또는 압축파)들로서 존재하는 신호들을 처리하는 전자 소자들의 부류를 형성한다. 압전 결정들은 재료가 기계적으로 응력을 받는 경우(즉 압축되거나 장력 하에 놓이는 경우) 연관된 전계가 유도된다는 사실에 의해 특징지어진다. 마찬가지로, 압전 결정에 전계가 인가되는 경우, 재료는 미리 결정된 방식으로 기계적인 응력을 받게 된다. 이러한 특성들을 활용하여 압전 결정으로 많은 상이한 기능을 수행하는 것이 가능하다.
예컨대, 압전 마이크로폰은 공기를 통과하는 음향파들을 전자 신호들로 변환한다. 압전 스피커들 및 버저(buzzer)들은 반대의 기능을 수행한다. 압전 센서들은 압력, 온도, 토크, 습도 및/또는 광범위한 다른 현상들의 변화를 검출한다.
통상적인 압전 재료들은 석영(SiO2), 산화 아연(ZnO), 티탄산 바륨(BaTiO3), 탄탈산 리튬(LiTaO3) 및 니오브산 리튬(LiNbO3)을 포함한다. 그러나, 다른 재료들, 가장 유명하게는 탄화 규소(SiC) 및 질화 알루미늄(AlN) 및 질화 갈륨(GaN)과 같은 III족 질화물 재료들이 압전성이고, 음향파 소자들을 형성하는 데 사용될 수 있다.
시변 전계가 압전 결정의 일부에 인가되는 경우, 인가된 전계는 결정을 통해 전파하는 음향파를 유도한다. 음향파들은 다수의 모드에서 압전 재료를 통해 이동할 수 있다. 예컨대, 음향파들은 재료의 동체(body)를 따라 이동하거나 - 소위 "체적(bulk)"파들 - 또는 재료의 표면 상에서 이동할 수 있다. 압전 재료의 표면을 따라 이동하는 파동들은 일반적으로 표면 음향파(Surface Acoustic Wave; SAW)들이라고 일컬어지고, 표면 음향파들을 처리하는 소자들은 표면 음향파 소자들, 또는 SAW 소자들이라고 일컬어진다.
단순한 표면 음향파 소자는 압전 결정 또는 기판 상의 압전 재료의 박막을 포함한다. 결정의 표면 상의 교차지 형태의(interdigitated) 금속 스트라이프(stripe)들이 송신 및 수신 전극들을 형성한다. 금속 전극들은 전기 에너지를 결정 내의 기계적 응력으로, 또한 그 역으로 변환한다. 따라서, 압전 재료 상에 형성된 교차지(interdigital) 전극들은 교차지 트랜스듀서들 또는 IDT들이라고 일컬어진다.
단순한 표면 음향파 소자가 도 10에 사시도로 도시된다. SAW 소자는 기판(1) 상에 형성된 압전막(2)을 포함한다. 금속(대개 알루미늄)이 막 상에 퇴적되고, 표준 포토리소그래피(photolithography) 또는 리프트오프(liftoff) 기법들을 사용하여 패터닝되어 입력 IDT(3) 및 출력 IDT(4)를 형성한다. 압전막의 두께는 일반적으로 하나의 SAW 파장과 유사하다.
동작시에, 전기 신호가 입력 IDT(3)에 인가될 수 있다. 입력 신호는 표면 음향파가 압전막(2) 내에 유도되고 막(2)의 표면을 따라 출력 IDT(4)를 향해 전파하도록 한다. 생성된 파동의 형태는 입력 IDT에 인가된 전기 신호, IDT 핑거(finger)들의 디자인 및 방향, 및 사용된 압전 재료에 의존한다. 파동이 출력 IDT(4)에 도달하면, 전압이 IDT(4)의 핑거들을 가로질러 유도되고, 이후 소자로부터 출력된다. 출력 파동의 형태는 출력 IDT(4)의 디자인에 의해 영향을 받는다.
도 11은 IDT들에 대한 소정의 디자인 파라미터들을 도시한다. 핑거 주기 D는 IDT에 의해 생성된 SAW의 파장 λ을 결정한다. 핑거들의 선폭 L 및 간격 S는 일반적으로 λ/4와 같다. 핑거들의 개수는 IDT의 결합 효율을 결정하고, 핑거들의 중첩 폭 W은 핑거 쌍의 주파수 응답에 영향을 미친다. IDT 내의 핑거 쌍들의 중첩을 변화시킴으로써, 다양한 필터 기능이 실현될 수 있다.
표면 음향파 소자들은 디지털 및 아날로그 전자 기기들에 있어서 많은 상이한 응용예를 갖는다. 예컨대, 표면 음향파 소자들은 다른 것들 중에서도 대역 통과 또는 대역 저지 필터들, 이중화기(duplexer)들, 지연선(delay line)들, 공진기들 및/또는 임피던스 요소들로서 사용될 수 있다. 이들은 또한 소자의 디자인에 따라, 그리고 특히 교차지 트랜스듀서들의 설계에 따라 회선(convolution), 상관(correlation), 펄스 압축 및/또는 디지털 필터링(예를 들어, 확산 스펙트럼 통신 시스템에서)과 같은 디지털 기능들을 수행하는 데 사용될 수 있다. 표면 음향파 소자들의 디자인 및 제조는 K. Ng의 "Complete Guide to Semiconductor Devices"(McGraw Hill, 1995)의 66장에 기술되어 있다.
소자 내에서의 표면 음향파들의 속도는 소자가 구축된 재료 및 SAW의 전파 모드에 의존한다. 예컨대, 1차 레일리(Rayleigh) 모드 음향파들의 GaN 내에서의 전파 속도(또한 SAW 속도라고 불림)는 약 3600 m/s이고, 한편으로 AlN 내에서의 대응하는 SAW 속도는 약 5800 m/s며, SiC 내에서는 6800 m/s를 초과한다. RF 소자들의 경우, SAW 속도가 소자에 의해 처리될 수 있는 신호들의 대역폭을 결정한다. SAW 소자의 기본 동작 주파수(f0)는 다음의 식에 의해 주어진다.
f0=ν/λ
여기서 ν는 SAW 속도이고 λ는 파장이다. 앞서 논의된 바처럼, 소자의 파장은 IDT의 핑거 주기에 의해 결정된다. IDT 핑거들의 폭 및 간격(그리고 따라서 핑거 주기)은 포토리소그래피 기법들의 분해능(resolution)에 의해 한정된다. 따라서, 주어진 핑거 주기에 대해, SAW 속도를 증가시키는 것은 소자의 기본 동작 주파수를 증가시킨다. 달리 말해, 보다 높은 SAW 속도를 갖는 것은 소자가 주어진 소자 기하 구조에 대해 보다 높은 주파수의 신호들을 처리할 수 있도록 한다. 따라서, III족 질화물 및 SiC는 SAW 소자들의 제조를 위한 바람직한 압전 재료들일 수 있다.
SAW 소자들을 질화물 소자들로 집적하는 것에 부가하여, 보다 효율적인 제조 및/또는 동작을 위해 다른 유형의 질화물 소자들을 함께 단일 기판 상에 집적하는 것이 바람직할 수 있다. 그러나, 과거에는 상이한 유형의 소자들에 대해 요구되는 상이한 에피택셜(epitaxial) 반도체 구조들로 인해 공통 기판 상에 복수의 소자 유형을 제공하기가 어려운 것으로 드러났다.
본 발명의 소정의 실시예들은 공통 질화물 에피택셜 층, 상기 공통 질화물 에피텍셜 층 상의 제1 에피택셜 질화물 구조를 포함하는 제1 유형의 질화물 소자 및 상기 공통 질화물 에피텍셜 층 상의 제2 에피택셜 질화물 구조를 포함하는, 상기 제1 유형의 질화물 소자와 상이한 제2 유형의 질화물 소자를 포함하는 일체식 전자 소자를 제공한다. 복수의 제1 전기 접촉부는 상기 제1 에피텍셜 질화물 구조 상에 존재하고 상기 제1 유형의 질화물 소자의 제1 전자 소자를 정의하며, 복수의 제2 전기 접촉부는 상기 제2 에피텍셜 질화물 구조 상에 존재하고 상기 제2 유형의 질화물 소자의 제2 전자 소자를 정의한다.
상기 제1 에피택셜 질화물 구조는 질화물 채널층 및 상기 질화물 채널층 상의 질화물 장벽층을 포함할 수 있고, 상기 질화물 장벽층은 상기 질화물 채널층보다 높은 밴드갭을 갖는다. 상기 질화물 장벽층 및 상기 질화물 채널층은 상기 질화물 채널층 및 상기 질화물 장벽층 사이의 계면에서 2차원 전자 기체를 협력하여 유도하도록 구성된다.
상기 일체식 전자 소자는 상기 장벽층 상의 고 밴드갭층 및 상기 고 밴드갭층 상의 질화 규소층을 더 포함할 수 있다.
상기 제2 질화물 에피택셜 구조는 약 300 Å 내지 약 1000 Å의 두께를 갖는 AlxGa1-xN(0≤x≤1)의 층을 포함할 수 있다.
상기 제1 전자 소자는 고 전자 이동성 트랜지스터를 포함할 수 있다. 상기 제2 전자 소자는 표면 음향파 소자, 다이오드 및/또는 전계 효과 트랜지스터를 포함할 수 있다. 특히, 상기 제2 전자 소자는 소스, 드레인 및 게이트 접촉부들을 포함할 수 있고, 상기 제2 전자 소자의 상기 게이트 및 드레인 접촉부들은 전기적으로 결합되어 애노드(anode)를 형성할 수 있다.
상기 제2 에피택셜 질화물 구조는 상기 제1 에피택셜 질화물 구조 상의 제1 n형 AlxGa1-xN(0≤x≤1) 층 및 상기 제1 n형 AlxGa1-xN(0≤x≤1) 층 상의 제2 n형 AlxGa1-xN(0≤x≤1) 층을 포함할 수 있다. 상기 제1 n형 AlxGa1-xN(0≤x≤1) 층은 약 1x1014 cm-2의 표면 전하 밀도를 가질 수 있고, 상기 제2 n형 AlxGa1-xN(0≤x≤1) 층은 약 1x1016 cm-3 미만의 도핑 농도를 가질 수 있다.
상기 공통 에피택셜 층은 반절연(semi-insulating) AlxGa1-xN(0≤x≤1) 층을 포함할 수 있다.
본 발명의 추가적인 실시예들에 따른 일체식 전자 소자는 질화물 채널층 및 상기 질화물 채널층 상의 질화물 장벽층을 포함하는 질화물 에피택셜 구조를 포함한다. 상기 질화물 장벽층은 상기 질화물 채널층보다 높은 밴드갭을 갖고, 상기 질화물 장벽층 및 상기 질화물 채널층은 상기 질화물 채널층 및 상기 질화물 장벽층 사이의 계면에서 2차원 전자 기체를 협력하여 유도하도록 구성된다. AlxGa1-xN(0≤x≤1) 층이 상기 장벽층 상에 존재하고, 제1 게이트 전극이 상기 AlxGa1-xN(0≤x≤1) 층을 통해 함입(recess)되며, 상기 제1 게이트 전극은 제1 트랜지스터 소자를 정의한다. 제2 트랜지스터 소자를 정의하는 제2 게이트 전극은 상기 AlxGa1-xN(0≤x≤1) 층 상에 존재한다.
상기 일체식 전자 소자는 상기 AlxGa1-xN(0≤x≤1) 층 상의 질화 규소층을 더 포함할 수 있다. 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 둘 다 상기 질화 규소층을 통해 함입될 수 있다. 상기 질화 규소층은 고순도 질화 규소층을 포함할 수 있다.
상기 일체식 전자 소자는 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 소스/드레인 전극을 더 포함할 수 있다. 상기 소스/드레인 전극은 상기 AlxGa1-xN(0≤x≤1) 층을 통해 함입되고, 상기 제1 전자 소자 및 상기 제2 전자 소자 모두를 위한 소스/드레인 접촉부를 제공한다.
본 발명의 다른 추가적인 실시예들에 따른 일체식 전자 소자는 체적 반절연 탄화 규소 기판, 상기 탄화 규소 기판의 표면 내의 소스 및 드레인 영역들, 상기 소스 및 드레인 영역들 사이의 상기 탄화 규소 기판 내의 채널 영역 및 상기 탄화 규소 기판의 표면 상의 질화물 에피택셜 구조를 포함한다. 상기 소스 및 드레인 영역들 및 상기 채널 영역들은 주입(implant)된 영역들을 포함할 수 있다.
상기 일체식 전자 소자는 상기 탄화 규소 기판의 주입된 채널 영역 및 주입된 소스 및 드레인 영역들 상의 제1 부동화(passivation) 층, 상기 주입된 소스 및 드레인 영역들 사이의 상기 탄화 규소 기판 상의 제1 게이트 접촉부 및 상기 질화물 에피택셜 층 상의 제2 게이트 접촉부를 더 포함할 수 있다. 상기 제1 게이트 접촉부는 상기 부동화 층을 통해 연장된다.
상기 제1 부동화 층은 상기 질화물 에피택셜 층 상으로 연장될 수 있고, 상기 제2 게이트 접촉부는 상기 제1 부동화 층을 통해 연장될 수 있다.
상기 일체식 전자 소자는 상기 질화물 에피택셜 구조 상의 제2 부동화 층을 더 포함할 수 있고, 상기 제2 부동화 층은 상기 제1 부동화 층과 상이한 재료를 포함한다. 상기 제2 게이트 접촉부는 상기 제2 부동화 층을 통해 연장될 수 있다.
상기 제1 게이트 접촉부는 탄화 규소계 트랜지스터 소자를 위한 제어 접촉부일 수 있고, 상기 제2 게이트 접촉부는 질화물계 트랜지스터 소자를 위한 제어 접촉부일 수 있으며, 상기 전자 소자는 상기 탄화 규소계 트랜지스터 소자와 상기 질화물계 트랜지스터 소자를 접속시키는 상호 접속 금속화 배선(interconnect metallization)을 더 포함할 수 있다.
본 발명의 소정의 실시예들에 따른 일체식 전자 소자를 형성하는 방법들은 적어도 하나의 공통 질화물 에피택셜 층을 포함하는 복수의 질화물 에피택셜 층을 포함하는 제1 질화물 에피택셜 구조를 형성하는 단계, 상기 제1 질화물 에피택셜 구조의 상기 공통 질화물 에피택셜 층 상에 제2 질화물 에피택셜 구조를 형성하는 단계, 상기 제1 질화물 에피택셜 구조 내의 제1 전자 소자를 정의하는 복수의 제1 전기 접촉부를 상기 제1 질화물 에피택셜 구조 상에 형성하는 단계, 및 상기 제2 질화물 에피택셜 구조 내의 제2 전자 소자를 정의하는 복수의 제2 전기 접촉부를 상기 제1 질화물 에피택셜 구조 상에 형성하는 단계를 포함한다.
상기 제1 질화물 에피택셜 구조를 형성하는 단계는 질화물 채널층을 형성하는 단계 및 상기 질화물 채널층보다 높은 밴드갭을 갖는 질화물 장벽층을 상기 질화물 채널층 상에 형성하는 단계를 포함할 수 있다. 상기 질화물 장벽층 및 상기 질화물 채널층은 상기 질화물 채널층과 상기 질화물 장벽층 사이의 계면에서 2차원 전자 기체를 협력하여 유도하도록 구성된다.
상기 방법들은 상기 장벽층 상에 고 밴드갭층을 형성하는 단계 및 상기 고 밴드갭층 상에 질화 규소 및/또는 질화 갈륨과 같은 질화물 층을 형성하는 단계를 더 포함할 수 있다.
상기 제2 에피택셜 구조를 형성하는 단계는 상기 제1 에피택셜 구조 상에 제1 n형 AlxGa1-xN(0≤x≤1) 층을 형성하는 단계 및 상기 제1 n형 AlxGa1-xN(0≤x≤1) 층 상에 제2 n형 AlxGa1-xN(0≤x≤1) 층을 형성하는 단계를 포함할 수 있다. 상기 제1 n형 AlxGa1-xN(0≤x≤1) 층은 약 1x1014 cm-2의 표면 전하 밀도를 가질 수 있고, 상기 제2 n형 AlxGa1-xN(0≤x≤1) 층은 약 1x1016 cm-3 미만의 도핑 농도를 가질 수 있다.
본 발명의 추가적인 실시예들에 따른 일체식 전자 소자를 제조하는 방법들은 체적 반절연 탄화 규소 기판의 표면 내에 소스 및 드레인 영역들을 주입하는 단계, 상기 주입된 소스 및 드레인 영역들 사이의 상기 탄화 규소 기판 내에 채널 영역을 주입하는 단계 및 상기 탄화 규소 기판의 표면 상에 질화물 에피택셜 구조를 형성하는 단계를 포함한다.
상기 방법들은 상기 탄화 규소 기판의 상기 주입된 채널 영역 및 상기 주입된 소스 및 드레인 영역들 상에 제1 부동화 층을 형성하는 단계, 상기 주입된 소스 및 드레인 영역들 사이의 상기 탄화 규소 기판 상에 제1 게이트 접촉부를 형성하는 단계 및 상기 질화물 에피택셜 층 상에 제2 게이트 접촉부를 형성하는 단계를 더 포함할 수 있다. 상기 제1 게이트 접촉부는 상기 부동화 층을 통해 연장된다.
상기 제1 부동화 층은 상기 질화물 에피택셜 층 상으로 연장될 수 있고, 상기 제2 게이트 접촉부는 상기 제1 부동화 층을 통해 연장될 수 있다.
상기 방법들은 상기 질화물 에피택셜 구조 상에 제2 부동화 층을 형성하는 단계를 더 포함할 수 있고, 상기 제2 부동화 층은 상기 제1 부동화 층과 상이한 재료를 포함한다. 상기 제2 게이트 접촉부는 상기 제2 부동화 층을 통해 연장될 수 있다.
상기 제1 게이트 접촉부는 탄화 규소계 트랜지스터 소자를 위한 제어 접촉부일 수 있고, 상기 제2 게이트 접촉부는 질화물계 트랜지스터 소자를 위한 제어 접촉부일 수 있으며, 상기 방법들은 상기 탄화 규소계 트랜지스터 소자와 상기 질화물계 트랜지스터 소자를 접속시키기 위한 상호 접속 금속화 배선을 형성하는 단계를 더 포함할 수 있다.
본 발명의 소정의 실시예들은 공통 질화물 에피택셜 층을 포함하는 일체식 전자 소자들을 제공한다. 상기 공통 질화물 에피택셜 층 상의 적어도 하나의 제1 주입 n형 영역을 포함하는 제1 유형의 질화물 소자가 상기 공통 질화물 에피택셜 층 상에 제공된다. 상기 적어도 하나의 제1 주입 n형 영역은 상기 공통 질화물 에피택셜 층의 도핑 농도보다 높은 제1 도핑 농도를 갖는다. 상기 제1 유형의 질화물 소자와 상이한, 적어도 하나의 제2 주입 n형 영역을 포함하는 제2 유형의 질화물 소자가 상기 공통 질화물 에피택셜 층 상에 제공된다. 상기 적어도 하나의 제2 주입 n형 영역은 상기 적어도 하나의 제1 주입 n형 영역과 상이하고, 상기 공통 질화물 에피택셜 층의 도핑 농도보다 높은 제2 도핑 농도를 갖는다. 복수의 제1 전기 접촉부가 상기 적어도 하나의 제1 주입 n형 영역 상에 제공된다. 상기 복수의 제1 전기 접촉부는 상기 제1 유형의 질화물 소자의 제1 전자 소자를 정의한다. 복수의 제2 전기 접촉부가 상기 적어도 하나의 제2 주입 n형 영역 상에 제공된다. 상기 복수의 제2 전기 접촉부는 상기 제2 유형의 질화물 소자의 제2 전자 소자를 정의한다.
본 발명의 추가적인 실시예들에서, 상기 적어도 하나의 제1 주입 n형 영역은 상기 제1 전자 소자를 위한 소스 및 드레인 영역들을 포함할 수 있다. 상기 복수의 제1 전기 접촉부는 상기 소스 영역 상의 소스 접촉부, 상기 드레인 영역 상의 드레인 접촉부 및 상기 소스 및 드레인 접촉부들 사이의 게이트 접촉부를 포함할 수 있다.
본 발명의 더 추가적인 실시예들에서, 상기 적어도 하나의 제2 주입 n형 영역은 고전도성 n형 영역을 포함할 수 있다. 상기 복수의 제2 전기 접촉부는 소스 및 드레인 접촉부들 및 상기 고전도성 n형 영역 상의 상기 소스 및 드레인 접촉부들 사이의 게이트 접촉부를 포함할 수 있다.
본 발명의 소정의 실시예들에서, 상기 고전도성 n형 영역은 약 5.0x1018 cm-3 내지 약 6.0x1018 cm-3의 도핑 농도 및 약 0.1 내지 약 1.0 ㎛의 깊이를 가질 수 있다.
본 발명의 추가적인 실시예들에서, 상기 제2 전자 소자의 상기 게이트 및 드레인 접촉부들은 전기적으로 결합되어 애노드를 형성할 수 있다.
본 발명의 더 추가적인 실시예들에서, 상기 공통 질화물 에피택셜 구조는 질화물 채널층을 포함할 수 있다. 질화물 장벽층이 상기 질화물 채널층 상에 제공될 수 있다. 상기 질화물 장벽층은 상기 질화물 채널층보다 높은 밴드갭을 가질 수 있고, 상기 질화물 장벽층 및 상기 질화물 채널층은 상기 질화물 채널층 및 상기 질화물 장벽층 사이의 계면에서 2차원 전자 기체를 협력하여 유도하도록 구성된다.
본 발명의 일부 실시예들에서, 고 밴드갭층이 상기 장벽층 상에 제공될 수 있고, 질화 규소층이 상기 고 밴드갭층 상에 제공될 수 있다.
본 발명의 더 추가적인 실시예들에서, 상기 고전도성 n형 영역은 상기 고 밴드갭층 내의 n형 AlxGa1-xN(0≤x≤1)의 주입된 영역일 수 있다. 상기 제2 전자 소자는 상기 고전도성 n형 영역 상의 약 1x1016 cm-3 미만의 도핑 농도를 갖는 n형 AlxGa1-xN(0≤x≤1) 층을 포함할 수 있다.
본 발명의 더 추가적인 실시예들에서, 상기 제1 전자 소자는 고 전자 이동성 트랜지스터일 수 있다. 상기 제2 전자 소자는 표면 음향파 소자, 다이오드, 전계 효과 트랜지스터 또는 MISHFET를 포함할 수 있다.
본 발명의 소정의 실시예들은 질화물 채널층 및 상기 질화물 채널층 상의 질화물 장벽층을 포함하는 질화물 에피택셜 구조를 포함하는 일체식 전자 소자들을 제공한다. 상기 질화물 장벽층은 상기 질화물 채널층보다 높은 밴드갭을 갖는다. 상기 질화물 장벽층 및 상기 질화물 채널층은 상기 질화물 채널층 및 상기 질화물 장벽층 사이의 계면에서 2차원 전자 기체를 협력하여 유도한다. 각각 소스 및 드레인 영역들을 정의하는 제1 및 제2 n형 주입 영역들이 상기 장벽층 상에 제공된다. 제1 게이트 전극이 상기 소스 및 드레인 영역들 사이에 제공되고, 상기 제1 게이트 전극은 제1 트랜지스터 소자를 정의한다. 주입된 고전도성 n형 영역을 정의하는 제3 n형 주입 영역이 상기 장벽층 상에 제공된다. 제2 트랜지스터 소자를 정의하는 제2 게이트 전극이 상기 주입된 고전도성 n형 영역 상에 제공된다.
도 1a 내지 1c는 도시된 바와 같이 소자를 제조하는 데 있어서 중간 단계일 수 있는 소자 전구체(device precursor)들과 함께 본 발명의 실시예들을 도시하는 개략도들.
도 2a 및 2b는 도시된 바와 같이 소자를 제조함에 있어서 중간 단계일 수 있는 소자 전구체와 함께 본 발명의 실시예들을 도시하는 개략도들.
도 3a 및 3b는 도시된 바와 같이 소자를 제조함에 있어서 중간 단계일 수 있는 소자 전구체와 함께 본 발명의 실시예들을 도시하는 개략도들.
도 4는 본 발명의 실시예들을 도시하는 개략도.
도 5는 본 발명의 실시예들을 도시하는 개략도.
도 6a 내지 6c는 도시된 바와 같이 소자를 제조함에 있어서 중간 단계일 수 있는 소자 전구체와 함께 본 발명의 실시예들을 도시하는 개략도들.
도 7은 본 발명의 실시예들을 도시하는 개략도.
도 8은 본 발명의 실시예들을 도시하는 개략도.
도 9는 본 발명의 실시예들을 도시하는 개략도.
도 10은 종래의 표면 음향파 소자를 도시하는 사시도.
도 11은 종래의 표면 음향파 소자의 교차지 트랜스듀서의 설계를 도시하는 개략도.
도 12a 및 12b는 두 개의 소자 에피택셜 구조의 개략도들.
도 13a는 본 발명의 실시예들을 도시하는 개략도.
도 13b는 본 발명의 소정의 실시예들에 따른 공통 기판 상에 형성된 두 소자의 등가 회로도.
도 14a 및 14b는 본 발명의 실시예들을 도시하는 개략도들.
도 15는 본 발명의 실시예들을 도시하는 개략도.
도 16은 본 발명의 실시예들을 도시하는 개략도.
도 17a 및 17b는 본 발명의 실시예들을 도시하는 개략도들.
도 18은 도시된 바와 같이 소자를 제조함에 있어서 중간 단계일 수 있는 소자 전구체들과 함께 본 발명의 소정의 실시예들을 도시하는 개략도.
도 19는 도시된 바와 같이 소자를 제조함에 있어서 중간 단계일 수 있는 소자 전구체들과 함께 본 발명의 소정의 실시예들을 도시하는 개략도.
도 20a 내지 20c는 본 발명의 소정의 실시예들에 따른 소자들을 제조함에 있어서의 처리 단계들을 도시하는 개략도들.
이제 본 발명은 본 발명의 다양한 실시예가 도시되어 있는 첨부된 도면들을 참조하여 아래에서 보다 충분히 기술될 것이다. 그러나, 본 발명은 많은 다른 형태로 구현될 수 있고, 본 명세서에 제시된 실시예들로 한정되는 것으로 해석되지 않아야 하며, 오히려, 이러한 실시예들은 본 개시 내용이 철저하고 완벽하며 본 기술 분야의 당업자에게 본 발명의 범위를 충분히 전달하도록 제공된다. 동일한 번호들은 동일한 요소들을 지칭한다. 또한, 도면들에 도시된 다양한 층 및 영역은 개략적으로 도시된다. 따라서, 본 발명은 첨부된 도면들에 도시된 상대적인 크기와 간격으로 한정되지 않는다. 본 기술 분야의 당업자에 의해 또한 이해되는 바처럼, 본 명세서에서 기판 또는 다른 층 "상에" 형성되는 층을 참조하는 것은 상기 기판 또는 다른 층 상에 직접 형성되는 층 또는 상기 기판 또는 다른 층 상에 형성된 개재 층 또는 층들을 지칭할 수 있다. 더욱이, 제1 요소 또는 층이 제2 요소 또는 층과 "전기적으로 접촉"하는 것으로 기술되는 경우, 상기 제1 및 제2 요소들 또는 층들은 서로 직접 물리적으로 접촉할 필요가 없지만, 상기 제1 및 제2 요소들 또는 층들 사이의 전류 흐름을 가능하게 하는 개재 전도 요소들 또는 층들에 의해 접속될 수 있음을 이해할 것이다.
본 명세서에서 사용되는 용어는 특정한 실시예들만을 기술하는 목적을 위한 것이고, 본 발명을 한정하고자 하는 것이 아니다. 본 명세서에서 사용되는 바처럼, "하나의" 및 "상기"와 같은 단수 형태는 문맥이 명시적으로 달리 지시하지 않는 한 복수 형태를 또한 포함하고자 하는 것이다. 본 명세서에서 "포함한다" 및/또는 "포함하는" 이라는 용어들이 사용되는 경우 이들은 서술된 특징들, 정수들, 단계들, 동작들, 요소들 및/또는 컴포넌트들의 존재를 지정하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 컴포넌트 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않음을 더 이해할 것이다.
달리 정의되지 않으면, 본 명세서에서 사용되는 모든 용어들(기술적 및 과학적 용어들을 포함함)은 본 발명이 속하는 기술 분야의 당업자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 본 명세서에서 사용되는 용어들은 본 명세서의 맥락 및 관련 기술 분야에서의 이들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 본 명세서에서 명시적으로 정의되지 않는 한 이상화되거나 과도하게 형식적인 의미로 해석되지 않을 것임을 더 이해할 것이다.
본 발명의 실시예들이 도 1a의 단면도에서 집적 SAW 소자/트랜지스터(10)로서 개략적으로 도시된다. 도 1a에 도시된 실시예에서, 소자(10)의 트랜지스터 구조(10A)는 고 전자 이동성 트랜지스터(HEMT)를 포함하지만, 본 기술 분야의 당업자는 트랜지스터 구조(10A)(또한 아래에 기술되는 본 발명의 다른 실시예들과 관련하여 도시되는 트랜지스터 구조들)가 HEMT 대신에 또는 그에 추가하여 하나 이상의 다른 유형의 소자를 포함할 수 있음을 이해할 것이다. 예컨대, 트랜지스터 구조(10A)는 MESFET, MOSFET, JFET 또는 다른 소자를 포함할 수 있다.
집적 소자(10)는 예컨대 4H 다형(polytype)의 반절연 탄화 규소(SiC)와 같은 탄화 규소일 수 있는 기판(12)을 포함한다. 다른 탄화 규소 후보 다형들은 3C, 6H 및 15R 다형들을 포함한다. "반절연"이라는 용어는 절대적인 의미라기보다는 설명적인 의미로 사용된다. 본 발명의 특정한 실시예들에서, 탄화 규소 체적 결정은 실온에서 약 1x105 Ω-cm 이상의 비저항(resistivity)을 갖는다.
기판(12) 상의 질화 알루미늄 버퍼층(14)은 탄화 규소 기판과 소자의 나머지 부분 사이에 적합한 결정 구조 전이를 제공한다. 도 1a에 도시된 실시예들에서, 질화 알루미늄 버퍼층(14)은 또한 아래에 보다 상세히 기술되는 바와 같이 SAW 소자(10B)가 제조되는 압전막을 형성한다. 버퍼층(14) 및 후속하는 GaN계 층들은 MOCVD, MBE, 또는 고품질 에피택셜 층들을 형성하기 위한 임의의 다른 적합한 성장 기법에 의해 형성될 수 있다.
탄화 규소는 III족 질화물 소자들을 위한 매우 흔한 기판 재료인 사파이어(Al2O3)보다 III족 질화물들에 훨씬 가까운 결정 격자 정합(crystal lattice match)을 갖는다. 더 가까운 격자 정합은 사파이어 상에서 일반적으로 이용 가능한 것들보다 높은 품질의 III족 질화물 막들을 초래할 수 있다. 탄화 규소는 또한 매우 높은 열 전도성을 가져, 탄화 규소 상의 III족 질화물 소자들의 전체 출력 전력이 전형적으로 사파이어 상에 형성된 동일한 소자들의 경우와 같이 기판의 열 방산에 의해 한정되지 않도록 한다. 또한, 반절연 탄화 규소 기판들의 가용성은 소자 격리 및 감소된 기생 커패시턴스를 가능하게 할 수 있다.
탄화 규소가 바람직한 기판 재료이지만, 본 발명의 실시예들은 사파이어, 질화 알루미늄, 질화 알루미늄 갈륨, 질화 갈륨, 규소, GaAs, LGO, ZnO, LAO 및 InP 등과 같은 임의의 적합한 기판을 활용할 수 있다. 일부 실시예들에서, 적합한 버퍼층이 또한 형성될 수 있다.
본 명세서에서 사용되는 바처럼, "III족 질화물"이라는 용어는 질소와 주기율표의 III족 내의 원소들, 대개는 알루미늄(Al), 갈륨(Ga) 및/또는 인듐(In) 사이에서 형성된 반도체 화합물들을 지칭한다. 상기 용어는 또한 AlGaN 및 AlInGaN과 같은 3원 및 4원 화합물들을 지칭한다. 본 기술 분야의 당업자에 의해 잘 이해되는 바처럼, III족 원소들은 질소와 결합하여 2원(예컨대 GaN), 3원(예컨대 AlGaN, AlInN) 및 4원(예컨대 AlInGaN) 화합물들을 형성할 수 있다. 이러한 화합물들은 모두 1몰(mole)의 질소가 총 1몰의 III족 원소들과 결합되는 실험식들을 갖는다. 따라서, AlxGa1-xN(0≤x≤1) 또는 InyAlxGa1-x-yN(0≤x≤1, 0≤y≤1 및 x+y≤1)와 같은 식들이 이들을 기술하기 위해 종종 사용된다.
적합한 반절연 SiC 기판들이 예컨대 본 발명의 출원인인 미국 노스캐롤라이나 주 더럼(Durham) 시에 위치한 Cree, Inc.에 의해 제조되고, 이들을 생산하기 위한 방법들은 예컨대 미국 특허 제Re. 34,861; 4,946,547; 5,200,022; 6,218,680; 6,403,982; 및 6,396,080호에 기술되어 있으며, 이들의 내용은 그 전체가 본 명세서에 참고 문헌으로서 포함된다. 유사하게, III족 질화물들의 에피택셜 성장을 위한 기법들은 예컨대 미국 특허 제5,210,051; 5,393,993; 5,523,589; 및 5,292,501호에 기술되었으며, 이들의 내용은 또한 본 명세서에 참고 문헌으로서 포함된다.
GaN계 HEMT들을 위한 적합한 구조들은 예컨대 공통된 출원인의 미국 특허 제6,316,793호 및 2001년 7월 12일에 출원된 "ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME"이라는 명칭의 미국 특허 출원 제09/904,333호, 2001년 5월 11일에 출원된 "GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER"라는 명칭의 미국 임시 특허 출원 제60/290,195호 및 Smorchkova 등의 "GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER"라는 명칭의 미국 특허 출원 제10/102,272호에 기술되어 있으며, 이들의 개시 내용은 본 명세서에 참고 문헌으로서 포함된다.
도 1a의 설명을 계속하면, 일부 실시예들에서 GaN인 채널층(16)이 버퍼층(14) 상에 형성된다. 채널층(16)은 바람직하게는 도핑되지 않지만, 면 전하 영역(sheet charge region) 내의 전자 농도 또는 면 전하 영역 아래의 영역 내의 전도 대역 Ec 및 가전자(valence) 대역 Ev의 거동을 수정하기 위해 다양한 물질로 도핑될 수 있다. 일부 실시예들에서, 채널층(16)은 약 1 내지 5 ㎛의 두께를 갖는다. 일부 실시예들에서, 채널층(16)은 두꺼운(1 내지 5 ㎛) GaN계 버퍼층{그 위에 형성된 얇은(약 100 Å) 고품질 채널 영역을 가짐}을 포함할 수 있다.
장벽층(18)이 채널층(16) 상에 형성된다. 일부 실시예들에서, 장벽층(18)은 AlGaN을 포함할 수 있고, 이에 의해 채널층(16)과 장벽층(18) 사이에 이종 접합을 형성한다. 장벽층(18)은 바람직하게는 20% 내지 40%의 알루미늄 성분을 갖고, 약 2x1018 cm-3의 도핑 농도에서 규소로 도핑될 수 있다. 장벽층(18)은 약 15 nm 내지 40nm의 두께를 가질 수 있고, 바람직하게는 약 25 nm의 두께를 갖는다.
앞서 기술된 바처럼, 채널층(16)과 장벽층(18) 사이의 계면에 있는 AlGaN/GaN 이종 장벽으로 인해, 2차원 전자 기체가 계면에서 유도된다. 저항성(ohmic) 소스 전극(22) 및 저항성 드레인 전극(23)이 장벽층(18)의 표면 상에 형성된다. 소스(22) 및 드레인(23) 저항성 전극들은 n형 AlGaN에 대한 저항성 접촉부를 형성하는 Ti/Si/Ni, Ti/Al/Ni, Ti/Al/Ni/Au 또는 임의의 다른 적합한 재료일 수 있다. AlGaN/GaN HEMT 소자들을 위한 적합한 저항성 접촉부들은 S. T. Sheppard, W. L. Pribble, D. T. Emerson, Z. Ring, R. P. Smith, S. T. Allen 및 J. W. Palmour의 "High Power Demonstration at 10 GHz with GaN/AlGaN HEMT Hybrid Amplifiers"(2000년 6월 미국 콜로라도 주 덴버 시에서 열린 58차 Device Research Conference에서 제출됨) 및 S. T. Sheppard, K. Doverspike, M. Leonard, W. L. Pribble, S. T. Allen 및 J. W. Palmour의 "Improved 10-GHz Operation of GaN/AlGaN HEMTs on Silicon Carbide"{Mat. Sci. Forum, 338 내지 342 권(2000년), 1643 내지 1646면}에 기술되어 있다.
소스 전극(22)과 드레인 전극(23) 사이의 거리는 전형적으로 약 2 내지 4 ㎛이다.
일부 실시예들에서, 얇은(20 내지 40 Å), 도핑되지 않은 GaN 덮개층(도시되지 않음)이 소스(22) 및 드레인(23) 저항성 전극들 사이의 장벽층(18) 표면 상에 형성될 수 있다. 이러한 덮개층들의 디자인 및 효과는 Smith의 "ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME"이라는 명칭의 미국 특허 출원 제09/904,333호에 상세히 기술되어 있으며, 그 개시 내용은 본 명세서에 참고 문헌으로서 포함된다.
게이트 전극(24)이 소스(22) 및 드레인(23) 전극들 사이에 형성된다. 소정의 실시예들에서, 게이트 전극(24)은 백금, 니켈 또는 n형 AlxGa1-xN에 대한 비저항성 접촉부를 형성하는 임의의 다른 적합한 금속으로 형성된다. 게이트 전극(24)은 T-게이트 구성의 추가적인 금속층으로 덮여질 수 있거나, 또는 T-게이트가 하나의 공정 단계에서 형성될 수 있다. 본 기술 분야에 알려진 바처럼, T-게이트 구성들은 RF 및 마이크로파 소자들에 특히 적합하다.
장벽층(18)에는 또한 앞서 참조된 Smorchkova 등의 미국 특허 출원 제10/102,272호에 기술된 바와 같이 복수의 층이 제공될 수 있다. 따라서, 본 발명의 실시예들은 장벽층을 단일 층으로 한정하는 것으로 해석되지 않아야 하며, 예컨대 GaN, AlGaN 및/또는 AlN 층들의 조합들을 갖는 장벽층들을 포함할 수 있다. 예컨대, GaN, AlN 구조는 합금 산란(alloy scattering)을 감소시키거나 방지하는 데 사용될 수 있다.
도 1a에 도시된 바처럼, AlN 버퍼층과 같은 버퍼층(14)의 표면(25) 중 일부가 노출된다. 복수의 제1 금속 핑거(26)는 노출된 표면(25) 상에 입력 IDT를 형성하고, 한편으로 복수의 제2 금속 핑거(28)는 출력 IDT를 형성한다. 입력 IDT(26), 출력 IDT(28) 및 AlN 버퍼층(14)은 트랜지스터(10A)와 동일한 기판 상에 집적된 표면 음향파 소자(10B)를 형성한다. IDT들(26, 28)은 알루미늄 또는 임의의 다른 적합한 금속으로 형성될 수 있다. IDT들(26, 28)은 버퍼층(14)과의 저항성 또는 다른 전기적 접촉부를 형성할 필요가 없으므로, 많은 상이한 금속{예컨대 게이트(24), 소스(22) 및 드레인(23) 저항성 접촉부들 및/또는 요구되는 금속화 단계들의 개수를 감소시키기 위한 금속 상호 접속부들에 사용된 것과 동일한 금속을 포함함}이 이용될 수 있다.
버퍼층(14)의 두께는 SAW 구조(10B)의 SAW 전파 특성들에 영향을 미친다. 일반적으로, 소자 내에서 전파하는 표면 음향파는 구조 내로 약 1 파장의 거리만큼 연장된다. 일부 실시예들에서, 버퍼층은 약 250 nm 이하이다. 그러한 경우, 전파하는 파동의 SAW 속도는 AlN보다 높은 SAW 속도를 갖는 SiC 기판에 의해 지배될 수 있다. 또한, SAW IDT 핑거들(26, 28)의 방향은 소자의 성능을 최적화하도록 선택될 수 있다. SAW 전파가 AlN 및 SiC의 c-평면 내에서 등방성인 것으로 보고되었지만, 축외 절단(off-axis cut) SiC 기판들을 사용하여 소자들을 제조하는 것이 가능하며, 이는 표면 음향파들의 전파가 방향에 의존하도록 만들 수 있다. 예컨대, SiC MESFET들은 전형적으로 8°의 축외 웨이퍼들을 사용하여 제조된다.
전기 신호들이 트랜지스터(10A)로부터 SAW 소자(10B)로, 그리고 그 역으로 통신될 수 있도록, 입력 IDT(26) 또는 출력 IDT(28)은 덧층(overlayer) 금속(도시되지 않음)을 통해, 또는 배선 결합 또는 임의의 다른 적합한 기법을 통해 트랜지스터(10A)의 소스(22), 드레인(23) 및/또는 게이트(24)에 접속될 수 있다.
트랜지스터(10A)로부터의 바람직하지 않은 반사 및 간섭을 감소 및/또는 최소화하기 위해, 다이(die)는 도 9에 도시된 바처럼 IDT 핑거들(26, 28)의 방향과 상이한 각도로 절단될 수 있다. 또한, 바람직하지 않은 간섭을 최소화하도록 SAW 반사기들 및/또는 흡수기들(19)이 입력 IDT(26) 및/또는 출력 IDT(28)에 인접하여 소자 상에 형성될 수 있다. SAW 반사기들 및 흡수기들의 디자인은 SAW 소자들의 디자인 분야의 당업자에게 잘 알려져 있다.
소자(10)를 제조하는 대안적인 방법들을 도시하는 전구체 구조들이 도 1b 및 1c에 도시된다. 도 1b에 도시된 바처럼, 전구체 소자(11)는 기판(12) 상에 에피택셜 층들을 퇴적시켜 버퍼층(14), 채널층(16) 및 장벽층(18)을 형성함으로써 형성될 수 있다. 금속화에 앞서, 식각 마스크(32)가 장벽층(18)의 표면 상에 형성된다. 식각 마스크(32)는 포토레지스트(photoresist), 이산화 규소, 질화 규소, 또는 아래에 놓인 질화물 에피택셜 층들의 선택적인 식각을 가능하게 하는 임의의 다른 적합한 마스크를 포함할 수 있다. 식각 마스크(32)는 표준 포토리소그래피 기법들을 사용하여 패터닝되고 부분적으로 제거된다. 전형적인 포토리소그래피 공정은 포토레지스트(전형적으로 감광성 중합체 수지임)의 층을 반도체 구조에 추가하는 단계, 마스크를 포토레지스트 상에 위치시키는 단계, 포토레지스트를 이것이{화학적 변화(대개는 특정한 용매에서의 이것의 용해도)를 겪음으로써} 반응하는 빛의 주파수에 노출시키는 단계, 포토레지스트를 식각하여 노출되거나 노출되지 않은 패턴을 제거하는 단계(선택된 레지스트에 의존함) 및 나머지 패턴에 대해 다음의 바람직한 단계를 수행하는 단계를 포함할 수 있다.
이후 장벽층(16) 및 채널층(18)이 식각되어 IDT들(26, 28)이 형성될 수 있는 AlN 버퍼층(14)의 일부를 드러낸다. 이후 식각 마스크(32)가 제거되고 금속화 단계들이 수행되어 접촉부들(22, 23, 24) 및 IDT들(26, 28)을 형성한다.
장벽층(16) 및 채널층(18)은 반응성 이온 식각(Reactive Ion Etching; RIE)과 같은 건식각 공정을 사용하여 식각될 수 있다. 메사(mesa)를 건식각하기 위한 적합한 조건들은 BCl3 식각제를 사용하여 Ar 환경에서 건식각하는 것을 포함할 수 있다. 예컨대, 전형적인 공정은 5 내지 50 mTorr의 압력과 50 내지 300 W의 RF 전력으로 RIE 반응기 내에서 Ar을 20 내지 100 sccm으로 흐르게 하고 BCl3를 10 내지 20 sccm으로 흐르게 하는 단계를 포함할 수 있다. 실제 파라미터들은 사용되는 시스템에 의존할 것이고, 본 기술 분야의 당업자에 의해 결정될 수 있다. 식각은 AlN이 아닌 GaN을 식각함에 있어서 고도로 선별적이어야 한다.
소자(10)를 제조하는 대안적인 방법이 도 1c에 도시된 전구체 구조(13)를 참조하여 이해될 수 있다. 소자(10)는 앞서 기술된 바처럼 기판(12)을 성장 반응기 내에 배치하고 AlN 버퍼층(14)을 기판(12) 상에 퇴적시킴으로써 제조될 수 있다. 버퍼층(14)의 형성 후에, 기판(12)이 성장 반응기로부터 제거되고 성장 마스크(34)(이산화 규소, 질화 규소 또는 다른 적합한 재료를 포함할 수 있음)가 버퍼층의 표면 상에 형성된다. 앞서 기술된 바처럼 표준 포토리소그래피 기법들을 사용하여 마스크층(34)이 패터닝되어 버퍼층(14)의 표면 중 일부를 드러낸다. 마스크층(34)의 형성 및 패터닝 후에, 채널 및 장벽층(16) 및 채널층(18)(그리고 소자 내에 존재할 수 있는 임의의 다른 층들)의 재성장을 위해 기판(12)이 다시 성장 반응기 내에 배치된다. 이후 마스크층(34)의 제거 후에 접촉부들(22, 23, 24) 및 IDT들(26, 28)이 구조 상에 형성될 수 있다.
도 2a 및 2b에 도시된 바처럼, 소자(20)는 버퍼층(14)을 통해 연장되는 트렌치(trench)(36)를 구조들 사이에 형성함으로써 트랜지스터 구조(20A)로부터 격리되는 SAW 구조(20B)를 포함한다. 트렌치(36)는 버퍼층(14)의 두께 및 소자의 파장에 따라 기판(12) 내로 연장될 수 있다. 앞서 논의된 바처럼, SAW는 전파 매체 내로 약 1 파장의 거리만큼 연장될 수 있다. 따라서, 트렌치(36)는 SAW 소자(20B)의 물리적인 격리를 제공하기 위해 적어도 약 1 파장의 거리만큼 연장될 수 있다.
도 2a에 도시된 바처럼, 트렌치(36)는 트랜지스터의 형성 전에, 도중에, 또는 후에 형성될 수 있다. 예컨대 식각 마스크(38)가 구조 상에 형성되고 패터닝되어 트랜지스터 메사에 인접한 버퍼층(14)의 일부를 드러낼 수 있다. 이후 노출된 영역은 앞서 기술된 방식으로 식각되어 소자 격리를 제공한다. 식각 후에, 도 2b에 도시된 바처럼 식각 마스크가 제거되고 금속화가 수행된다. 도 3a 및 3b는 본 발명의 다른 실시예들을 도시한다. 도 3a가 개략적으로 도시하는 바처럼, 소자(30)는 공통 기판 상에 형성된 트랜지스터 구조(30A) 및 SAW 소자 구조(30B)를 포함한다. 그러나, 이 실시예에서, SAW 소자(30B)의 IDT들(26, 28)은 트랜지스터 전극들과 동일한 에피택셜 층의 표면 상에 형성되고, 따라서 재성장 또는 메사 식각이 필요 없다.
트랜지스터 구조(30A)로부터 SAW 소자(30B)를 전기적으로 격리시키고 SAW 소자 자체에서의 손실을 감소시키기 위해, 질소 또는 인과 같은 이온들(43)이 소자의 영역(42) 내로 주입되어 영역(42)이 전기적으로 비활성이 되기에 충분히 높은 저항성을 갖도록 한다.
도 3b에 도시된 바처럼, 에피택셜 전구체 구조(31)를 형성하도록 트랜지스터 구조(30A)의 에피택셜 층들을 성장시킨 후에, 패터닝된 주입 마스크(44)(포토레지스트를 포함할 수 있음)가 전구체 구조(31)의 표면 상에 형성되고, 질소 이온들(43)이 노출된 표면(45) 내로 주입되어 질소 이온들(43)을 영역(42) 내로 주입한다. 수소, 헬륨, 알루미늄, 질소, 마그네슘, 아연 및/또는 칼슘을 포함하는 다른 이온들이 주입을 통해 영역의 저항성을 증가시키는 데 사용될 수 있다.
주입은 실온에서 종래의 방식으로 수행될 수 있다. 현재에 (특정한 이론에 의해 제한되지 않고) 가장 잘 이해되는 바처럼, 이온들을 주입하는 것은 GaN 내에 손상을 일으켜 밴드갭 내에 깊은 준위(deep level)들을 생성한다. 다음으로 이들은 GaN 내의 빈(free) 운반자들을 포획하고, 따라서 재료를 이러한 주입물이 없는 GaN 층 또는 영역보다 더 저항성으로 만든다. HEMT 구조 내에서, 주입된 이온들은 장벽층과 채널층 사이의 계면에서 전도성 2DEG 채널을 효과적으로 중화시킨다.
소정의 실시예들에서, 질소 원자들은 노출된 영역 내로 10 내지 400 keV의 에너지 및 평방 센티미터(cm-2) 당 1013 내지 1014개의 이온의 분량(dose)으로 주입된다. 이러한 분량은 영역(42)을 중화시키기에 충분할 수 있으며, 그렇지 않은 경우 영역(42)을 충분히 비전도성으로 만들어 트랜지스터 구조(30A)가 SAW 소자(30B)로부터 전기적으로 격리되게 하여 트랜지스터 구조(30A) 또는 SAW 소자(30B) 중 하나의 전기적 성능이 다른 소자에 의해 실질적으로 손상되지 않도록 한다.
도 4는 본 발명의 추가적인 실시예들에 따른 소자(40)를 도시한다. 도 3 및 3a와 관련하여 기술된 실시예들과 같이, SAW 소자(40B)는 트랜지스터 구조(40A)와 동일한 에피택셜 표면 상에 형성된다. 그러나, SAW 소자(40B)를 형성하는 층들의 주입 중화에 추가하여, 격리 트렌치(56)가 도 2a 및 2b와 관련하여 앞서 기술된 마스킹 및 식각 기법들을 사용하여 SAW 구조(40B)와 트랜지스터 구조(40A) 사이에 형성된다. 앞서 논의된 바처럼, 트렌치(56)의 깊이는 적어도 1 SAW 파장과 같을 수 있다.
본 발명의 추가적인 실시예들이 도 5에 도시된다. 도 5에 도시된 실시예들에서, 트랜지스터 구조(50A)의 장벽층 및 채널층이 두꺼운 GaN 층(16) 내로 하향하여 식각되어 장벽층과 채널층 사이의 2DEG 영역을 제거한다. SAW IDT들이 GaN 층의 노출된 표면 상에 형성되는데, 이는 성장된 바와 같이 반절연성이다. 선택적인 격리 트렌치(66)가 앞서 기술된 기법들을 사용하여 트랜지스터 구조(50A)와 SAW 소자 구조(50B) 사이에서 식각될 수 있다.
도 6a 내지 6c에 도시된 실시예들에서, AlN계 SAW 구조(60B)가 SiC MESFET 구조(60A)와 동일한 기판 상에 집적된다. 탄화 규소의 에피택셜 층들을 성장시키기 위한 기법들은 미국 특허 제6,063,186; 6,297,522; 6,217,662; 5,155,062; 4,946,547; 4,912,063; 4,912,064; 및 5,011,549호에 개시되어 있으며, 이들의 개시 내용은 본 명세서에 참고 문헌으로서 포함된다. 탄화 규소의 에피택셜 층들을 성장시키기 위한 기법들은 또한 2000년 11월 17일에 출원된 "SUSCEPTOR DESIGNS FOR SILICON CARBIDE THIN FILMS"라는 명칭의 미국 특허 출원 제09/715,576호; 2001년 2월 21일에 출원된 "SUSCEPTOR DESIGNS FOR SILICON CARBIDE THIN FILMS"라는 명칭의 미국 특허 출원 제09/790,169호; 2002년 11월 21일에 공개된 "SEED CRYSTAL HOLDERS AND SEED CRYSTALS FOR FABRICATING SILICON CARBIDE CRYSTALS AND METHODS OF FABRICATING SILICON CARBIDE CRYSTALS"라는 명칭의 미국 특허 출원 공개 제2001/0170491호; 2002년 7월 11일에 공개된 "GAS-DRIVEN ROTATION APPARATUS AND METHOD FOR FORMING SILICON CARBIDE LAYERS"라는 명칭의 미국 특허 출원 공개 제2002/0090454호; 2001년 10월 30일에 출원된 "INDUCTION HEATING DEVICES AND METHODS FOR CONTROLLABLY HEATING AN ARTICLE"라는 명칭의 미국 특허 출원 제10/017,492호; 및 2002년 4월 8일에 출원된 "GAS-DRIVEN PLANETARY ROTATION APPARATUS AND METHODS FOR FORMING SILICON CARBIDE LAYERS"라는 명칭의 미국 특허 출원 제10/117,858호에 개시되어 있으며, 이들의 개시 내용은 본 명세서에 참고 문헌으로서 포함된다.
전술한 특허들 및 출원들에 기술된 기법들을 사용하여 SiC 에피택셜 층들(72)이 성장되어 도 6b에 도시된 바와 같이 전구체 구조(61)를 형성할 수 있다. 식각 마스크(73)가 SiC 에피택셜 층들(72)의 표면 상에 형성되고 패터닝되어 SiC 에피택셜 층들(72)의 표면(74) 중 일부를 드러낸다. 이후 전구체 구조(61)가 식각되어 반절연 SiC 기판 중 일부를 드러낸다. 이후 나머지 SiC 에피택셜 층들은 도 6c에 도시된 성장 마스크(77)로 마스킹되는데, 성장 마스크(77)는 성장 마스크(77)의 두께에 의존할 수 있는 미리 결정된 거리만큼 SiC 에피택셜 층들(72)의 가장자리를 바로 지나서 연장된다. 식각 마스크(73)는 성장 마스크(77)의 형성에 앞서 제거되거나 제거되지 않을 수 있다.
결정성 AlN(14)의 층이 노출된 표면 상에서 재성장되고 마스크(77)가 제거된다. 재성장된 AlN 층(14)이 SiC 에피택셜 층(72)으로부터 분리되기 때문에, SAW 구조(60B)와 MESFET 구조(60A)는 성장됨에 따라 격리된다. 금속 접촉부들(22, 23, 24)이 SiC 에피택셜 층들(72) 상에 형성되고, 이후 SAW IDT들(26, 28)이 AlN 층 상에 형성되어 소자를 완성시킨다.
도 7에 도시된 바처럼, 전술한 기법들은 둘 이상의 유형의 소자를 하나 이상의 SAW 소자와 동일한 기판 상에 집적시키도록 확장될 수 있다. 예컨대, 소자(70)는 동일한 기판(12) 상에 집적된 트랜지스터 구조(70A), SAW 소자(70B) 및 광 검출기 구조(70C)를 포함한다. 이러한 소자는 예컨대 광 정보 신호를 수신, 증폭 및 필터링할 수 있는 일체식 요소로서 사용될 수 있다. 마찬가지로, 도 8에 도시된 실시예들은 동일한 기판(12) 상에 집적된 트랜지스터 구조(80A), SAW 소자(80B), 광 검출기 구조(80C) 및 이미터(emitter) 구조(80D)를 포함한다. 이러한 소자들은 예컨대 광 정보 신호를 수신, 증폭 및 필터링하고 정보 신호를 송신할 수 있는 일체식 요소로서 사용될 수 있다. GaN계 이미터들 및 광 검출기들의 디자인은 본 기술 분야에 잘 알려져 있다. GaN계 광 검출기들의 예들은 본 명세서에 참고 문헌으로서 포함되는 미국 특허 제6,495,852호 및 제6,265,727호에 예시되어 있다. GaN계 이미터들의 예들은 본 명세서에 참고 문헌으로서 포함되는 미국 특허 제5,523,589호 및 제5,739,554호에 예시되어 있다.
다른 회로 요소들이 SAW 소자 및 전자 소자와 동일한 기판 상에 집적될 수 있다. 예컨대, 커패시터들, 인덕터들, 저항기들 및 지연선들 등이 또한 소자 내로 집적될 수 있다.
트랜지스터들, 이미터들, 리미터들 등과 같은 많은 유형의 소자들은 특정한 유형의 소자의 동작에 맞추어진 복잡한 에피택셜 구조들을 갖기 때문에, 상이한 유형의 질화물 소자들을 공통 기판 상에 집적하는 것은 도전을 안겨 준다. 어떤 소자들은 상이한 에피택셜 구조들을 갖는 반면, 이러한 구조들의 소정의 양상들은 유사할 수 있으며 공통 기판 상에 형성된 상이한 유형의 소자들에서 사용될 수 있다는 인식으로부터 본 발명의 실시예들이 비롯된다.
예컨대, 도 12a 및 12b는 두 가지의 상이한 유형의 소자들을 형성하는 데 사용될 수 있는 예시적인 에피택셜 전구체 구조들을 도시한다. 도 12a에 도시된 에피택셜 구조(유형 I)는 저잡음 증폭기 또는 전력 증폭기를 제조하는 데 사용될 수 있고, 한편으로 도 12b에 도시된 에피택셜 구조(유형 II)는 리미터 또는 RF 스위치 트랜지스터를 위한 기초로서 사용될 수 있다. 특히, 도 12a의 유형 I 에피택셜 구조는 버퍼층(102) 및 채널층(104)이 형성되는 기판(100)을 포함한다. 기판(100)은 반절연 6H 또는 4H 탄화 규소 기판을 포함할 수 있다. 버퍼층(102)은 탄화 규소 기판(100)과 소자의 나머지 부분 사이에서 적합한 결정 구조 전이를 제공할 수 있는 질화 알루미늄 층을 포함할 수 있다. 특히, 버퍼층(102)은 유기 금속 화학적 기상 증착(Metal-Organic Chemical Vapor Deposition; MOCVD)에 의해 형성될 수 있고, 약 100 Å 내지 약 10,000 Å의 두께를 가질 수 있다. 특정한 실시예들에서, 버퍼층(102)은 약 1000 Å의 두께를 가질 수 있다.
소정의 실시예들에서 반절연 AlxGa1-xN(0≤x≤1)인 채널층(104)이 버퍼층(102) 상에 형성된다. 소정의 실시예들에서, 채널층(104)은 도핑되지 않지만, 다른 실시예들에서는 면 전하 영역 내의 전자 농도 또는 면 전하 영역 아래의 영역 내의 전도 대역 Ec 및 가전자 대역 Ev의 거동을 수정하기 위해 다양한 불순물로 도핑될 수 있다. 일부 실시예들에서, 채널층(104)은 약 1 내지 5 ㎛ 두께이다. 일부 실시예들에서, 채널층(104)은 2 ㎛ 두께의 GaN계 버퍼층{그 위에 형성된 얇은(약 100 Å) 고품질 채널 영역(도시되지 않음)을 가짐}을 포함할 수 있다.
장벽층(106)은 채널층(104) 상에 형성된다. 일부 실시예들에서, 장벽층(106)은 AlN을 포함할 수 있고, 이에 의해 채널층(104)과 장벽층(106) 사이에 이종 접합을 형성한다. 고 밴드갭층(108)이 장벽층(106) 상에 존재한다. 고 밴드갭층(108)은 20% 내지 40%의 알루미늄 성분을 갖는 AlxGa1-xN(0≤x≤1)을 포함할 수 있다. 고 밴드갭층(108)은 채널층(104)보다 높은 밴드갭을 가질 수 있다. 고 밴드갭층(108)은 약 2x1018 cm-3의 도핑 농도에서 규소로 도핑될 수 있다. 고 밴드갭층(108)은 약 15 nm 내지 40nm의 두께를 가질 수 있고, 일부 실시예들에서는 약 25 nm의 두께를 갖는다.
앞서 논의된 바처럼, 채널층(104)과 장벽층(106) 사이의 계면에 있는AlGaN/GaN 이종 장벽으로 인해, 2차원 전자 기체가 계면에서 유도된다.
고순도 질화 규소층(110)이 고 밴드갭층(108) 상에 형성될 수 있다. 고순도 질화 규소층은 공통된 출원인의 2005년 11월 23일에 출원된 "GROUP III NITRIDE SEMICONDUCTOR DEVICES WITH SILICON NITRIDE LAYERS AND METHODS OF MANUFACTURING SUCH DEVICES"라는 명칭의 미국 특허 출원 제11/286,805호에 기술된 바처럼 형성될 수 있고, 상기 출원의 개시 내용은 그 전체가 제시된 것처럼 본 명세서에 참고 문헌으로서 포함된다.
도 12a의 유형 I 에피택셜 구조는 저잡음 및/또는 고전력 증폭기를 위한 HEMT 소자를 형성하는 데 유용할 수 있다. 예컨대, 유형 I 에피택셜 구조는 고전력 증폭기 출력 트랜지스터들에 대해 유용한 적합한 피크 전류, 상호 컨덕턴스 및/또는 파괴 전압 특성들을 제공할 수 있다. 고 밴드갭층(108)의 두께 및/또는 알루미늄 비율은 저잡음 증폭기를 위한 적합한 특성들을 제공하도록 조절될 수 있다.
도 12b에 도시된 에피택셜 구조(유형 II)는 도 12a에 도시된 유형 I 에피택셜 구조와 유사하지만, 유형 II 에피택셜 구조는 고 밴드갭층(108)과 고순도 질화 규소층(110) 사이에 추가 에피택셜 층(112)을 포함한다는 점에서 차이가 있다. 특히, 고 밴드갭층(108), 장벽층(106) 및 채널층(104)은 유형 I 에피택셜 구조에서와 동일할 수 있다. 추가 에피택셜 층(112)은 약 300 Å 내지 약 1000 Å의 두께를 갖는 도핑된 GaN 및/또는 그레이딩된(graded) AlGaN의 층을 포함할 수 있다. RF 스위치 소자 및/또는 리미터 소자의 경우, 추가 에피택셜 층(112)은 채널층(104)과 장벽층(106) 사이의 계면에서 유도된 2DEG 채널 내의 전하와 소자의 상부 표면 사이의 거리를 증가시킬 수 있다. 이는 낮은 채널 저항을 유지하면서 소자의 게이트 대 소스 커패시턴스를 감소시킬 수 있다.
유형 I 에피택셜 구조를 갖는 소자와 유형 II 에피택셜 구조를 갖는 소자는 도 13a에 도시된 바처럼 공통 기판 상에 집적될 수 있다. 도시된 바처럼, 유형 II 에피택셜 구조는 예컨대 종래의 MOCVD 성장 기법들을 사용하여 형성될 수 있다. 소스/드레인 저항성 접촉부들(122, 124, 128)은 고순도 질화 규소층(110) 및 추가 에피택셜 층(112)을 통해 함입될 수 있다. 도 13a에 도시되지 않았지만, 소스/드레인 저항성 접촉부들(122, 124, 128)은 고 밴드갭층(108) 및/또는 장벽층(106) 내로/이를 통해 완전히 또는 부분적으로 함입될 수 있다.
제1 트랜지스터(Q1)가 인접한 소스/드레인 접촉부들(122, 124) 사이에 위치한 게이트(120)에 의해 정의된다. 제1 트랜지스터(Q1)는 예컨대 고전력 또는 저잡음 트랜지스터일 수 있다. 따라서, 제1 트랜지스터(Q1)에서, 게이트 접촉부(120)는 도 13a에 도시된 바처럼 고순도 질화 규소층(110)과 추가 에피택셜 층(112) 둘 다를 통해 함입된다.
따라서, 제1 트랜지스터(Q1)에 대해, 게이트 식각이 사용되어 고순도 질화 규소층(110) 아래의 추가 에피택셜 층(112)의 일부 또는 전부를 제거한다. 앞서 설명된 바처럼, Journal of Electronic Materials, Vol. 33, No. 5(2004년) 또는 IEEE Electron Device Letters, Vol. 25, No. 1(2004년 1월), 또는 Journal Of Applied Physics Volume 94, Number 8(2003년 10월 15일)에 기술된 바와 같이 상대적으로 두꺼운 GaN 덮개 및/또는 그레이딩된/도핑된 AlGaN일 수 있는 추가 에피택셜 층(112)의 존재로 인해, 낮은 채널 또는 액세스 저항이 제1 트랜지스터(Q1)의 비 게이트 영역들에서 유지될 수 있다.
제2 트랜지스터(Q2)는 소스/드레인 접촉부들(124,128) 사이에 위치한 제2 게이트 접촉부(126)에 의해 정의된다. 제2 트랜지스터(Q2)는 예컨대 리미터 및/또는 RF 스위치로서 구성될 수 있다. 제2 게이트 접촉부(126)는 고순도 질화 규소층을 통해서만 함입될 수 있고, 추가 에피택셜 층(112)을 통해서는 함입되지 않거나 부분적으로만 함입된다. 추가 에피택셜 층(112)의 존재는 제2 트랜지스터(Q2)의 게이트 커패시턴스를 감소시킬 수 있다. 따라서, 단일 에피택셜 구조를 형성하고 그 구조를 적절히 식각함으로써, 상이한 에피택셜 구조들 및/또는 상이한 동작 특성들을 갖는 두 트랜지스터(Q1 및 Q2)가 동일한 기판 상에 제공될 수 있다.
제1 및 제2 트랜지스터들(Q1 및 Q2)에 의해 형성되는 가능한 회로의 개략도가 도 13b에 도시된다. 도시된 바처럼, 제1 및 제2 트랜지스터들은 공통 소스/드레인 접촉부(124)를 공유할 수 있다.
본 발명의 실시예들에 따른 추가적인 방법들 및 구조들이 도 14a 및 14b에 도시된다. 도시된 바처럼, 도 12a에 도시된 구조와 유사한 유형 I 에피택셜 구조가 제공된다. 특히, 도 14a에 도시된 구조는 기판(100) 상의 버퍼층(102)을 포함한다. 채널층(104), 장벽층(106), 고 밴드갭층(108) 및 고순도 질화 규소층(110)이 버퍼층(102) 상에 형성된다. 포토레지스트 마스크(210)가 고순도 질화 규소층(110)의 일부 상에 형성되고, 마스크(210)에 의해 노출된{즉 마스크(210)에 의해 덮여지지 않음} 고순도 질화 규소층의 부분은 예컨대 종래의 건식각 기법들을 사용하여 식각될 수 있다. 고순도 질화 규소층(110)의 노출된 부분들은 예컨대 고순도 질화 규소층(110) 아래의 고 밴드갭층(108)을 드러내도록 식각될 수 있다.
고순도 질화 규소층의 선택적인 식각에 이어서, 포토레지스트 마스크(210)가 제거될 수 있고, 에피택셜 층(125)이 노출된 고 밴드갭층(108) 상에서 에피택셜하게 재성장될 수 있다. 에피택셜 층(125)은 도 13a에 도시된 에피택셜 층(112)과 유사할 수 있다. 예컨대, 에피택셜 층(125)은 도핑된 GaN 및/또는 그레이딩된 AlGaN을 포함할 수 있고, 약 30 Å 내지 약 10,000 Å의 두께를 가질 수 있다.
고순도 질화 규소층(110)은 에피택셜 층(125)의 성장을 위한 성장 마스크로서 작용할 수 있다. 즉, 에피택셜 층(125)이 예컨대 MOCVD를 사용하여 재성장되는 경우, 결정성 재료는 고순도 질화 규소층(110) 상에서 응집(nucleate) 및/또는 성장하지 않는데, 이는 고순도 질화 규소층(110)이 에피택셜 성장을 위한 적합한 템플릿(template)을 제공하지 않기 때문이다.
그러나, 일부 실시예들에서, 에피택셜 층(125)이 재성장되는 경우 질화 규소층(110) 상의 흩어진 응집을 감소 및/또는 방지하기 위해 고순도 질화 규소층(110) 상에 분리된 성장 마스크를 제공하는 것이 바람직할 수 있다. 고순도 질화 규소층(110)이 식각되는 경우에 식각 마스크로서 사용되는 포토레지스트 마스크(210)는 성장 마스크로서 유용하지 않을 수 있는데, 그 까닭은 포토레지스트에 사용되는 중합체계 재료는 질화물 재료들의 에피택셜 성장을 위해 요구되는 고온을 견디지 못할 수 있기 때문이다. 따라서, 분리된 성장 마스크가 고순도 질화 규소층(110) 상에 제공될 수 있다. 예컨대, 도 14b를 참조하면, 성장 마스크(160)가 고순도 질화 규소층(110) 상에 형성될 수 있다. 성장 마스크는 예컨대 이산화 규소 및/또는 질화 알루미늄을 포함할 수 있다. 성장 마스크는 고순도 질화 규소층(110)을 식각하기 전에 고순도 질화 규소층(110) 상에 형성될 수 있고, 종래의 리소그래피 기법들을 사용하여 패터닝될 수 있다. 이산화 규소 성장 마스크의 경우, 이산화 규소는 1000 Å보다 큰 두께를 가져야 한다.
일부 실시예들에서, 동일한 식각 마스크(210)가 식각 마스크(160)와 고순도 질화 규소층(110) 둘 다를 패터닝하는 데 사용될 수 있다. 다른 실시예들에서, 식각 마스크(210)는 성장 마스크(160)를 패터닝하는 데 사용될 수 있고, 성장 마스크(160)는 고순도 질화 규소층(110)을 식각하는 것뿐만 아니라 에피택셜 층(125)의 에피택셜 재성장 중에 고순도 질화 규소층(110) 상의 원치 않는 응집을 방지 및/또는 감소시키기 위한 식각 마스크로서 사용될 수 있다.
도 14b에 도시된 바처럼, 에피택셜 층(125)의 에피택셜 재성장 중에, 소정의 무작위 결정성 및/또는 다결정성 재료(163)가 성장 마스크(160) 상에서 응집 및/또는 성장할 수 있다. 원치 않는 재료(163)는 고순도 질화 규소층(110)으로부터 성장 마스크(160)를 제거함으로써 제거될 수 있는데, 이는 예컨대 성장 마스크(160)가 이산화 규소인 경우 BOE(Buffered Oxide Etch)를 수행함으로써 이루어질 수 있다. BOE는 이산화 규소를 식각할 수 있지만 고순도 질화 규소층(110)은 식각할 수 없다.
에피택셜 층(125)의 재성장에 이어서, 복수의 소자가 에피택셜 구조 내에 정의될 수 있는데, 이는 하나 이상의 전기적 접촉부를 상기 구조 상에 형성함으로써 이루어질 수 있다. 예컨대, 도 15에 도시된 바처럼, 저잡음 증폭기 및/또는 고전력 증폭기일 수 있는 제1 트랜지스터(Q3)가 고 밴드갭층(108) 상에 소스/드레인 접촉부들(132, 134)을 형성함으로써 정의될 수 있다. 소스/드레인 접촉부들(132, 134)은 고 밴드갭층(108)을 통해 부분적 및/또는 전체적으로 함입될 수 있다. 제1 트랜지스터(Q3)를 위한 게이트 접촉부(130)가 고순도 질화 규소층(110)을 통해 함입된다. 일부 실시예들에서, 트랜지스터(Q3)는 "Insulating Gate AlGaN/GaN HEMT"라는 명칭의 미국 특허 출원 공개 제2003/0020092호, "Nitride-based Transistors with a Protective Layer and Low-damage Recess and Method of Fabrication Thereof"라는 명칭의 미국 특허 출원 공개 제2005/0170574호, 2005년 7월 20일에 출원된 "Nitride-Based Transistors and Fabrication Methods With an Etch Stop Layer"라는 명칭의 미국 특허 출원 제11/185,398호 및/또는 2005년 7월 21일에 출원된 "Switch Mode Power Amplifier using MIS-HEMT with Field Plate Extension"라는 명칭의 미국 특허 출원 제11/187,171호 중 임의의 것에 나타낸 바와 같은 절연 게이트 구조{예컨대 MISHFET(Metal-Insulator-Semiconductor Heterojunction Field Effect Transistor)}를 가질 수 있으며, 상기 문헌들의 개시 내용은 그 전체가 제시된 것처럼 본 명세서에 참고 문헌으로서 포함된다.
제2 트랜지스터(Q4)는 에피택셜 층(125)이 재성장된 구조의 영역 내에 형성될 수 있다. 특히, 제2 트랜지스터(Q4)는 에피택셜 층(125) 상에 형성될 수 있는 질화 규소층(170)을 통해 함입되는 게이트 접촉부(140)에 의해 정의될 수 있다. 소스 및 드레인 접촉부들(142, 144)이 제2 트랜지스터(Q4)를 완성시킨다.
소스 접촉부(142)와 드레인 접촉부(144)를 전기적으로 접속시킴으로써 제2 트랜지스터(Q4)는 두 개의 리미터 다이오드과 같은 단자 소자로서 구성될 수 있음을 이해할 것이다. 이와 같이 구성되는 경우, 소스 및 드레인 접촉부들(142, 144)은 함께 소자 캐소드(cathode)로서 기능하며, 한편으로 게이트 접촉부(140)는 소자 애노드로서 기능할 수 있다. 리미터 다이오드는 예컨대 제1 트랜지스터(Q3)와 같은 증폭기 트랜지스터에 대한 입력으로서 사용될 수 있다.
제1 트랜지스터(Q3)의 에피택셜 층들은 제2 트랜지스터(Q4)의 에피택셜 층들이 형성되는 기판의 역할을 할 수 있음을 더 이해할 것이다. 따라서, 본 발명의 일부 실시예들은 제1 질화물계 에피택셜 구조를 포함하는 제1 질화물계 전자 소자 및 제1 질화물 기판 에피택셜 구조 상에 형성된 제2 질화물계 에피택셜 구조를 갖는 제2 질화물계 전자 소자를 제공한다. 도 15에 도시된 구조의 경우, 버퍼층(102), 채널층(104), 장벽층(106) 및 고 밴드갭층(108)이 제1 트랜지스터(Q3)를 위한 제1 에피택셜 구조를 형성하고, 한편으로 에피택셜 층(125)은 제2 트랜지스터(Q4)를 위한, 제1 에피택셜 구조 상에 형성된 제2 에피택셜 구조를 형성한다.
도 16을 참조하면, 리미터 다이오드가 형성되는 일부 실시예들에서, 고 밴드갭층(108) 상에 제1 n+ GaN 에피택셜 재성장층(127)을 제공하고 제1 재성장층(127) 상에 제2 n- GaN 에피택셜 재성장층(129)을 제공하는 것이 바람직할 수 있다. 제1 재성장층(127)은 약 0.5 ㎛의 두께 및 적어도 약 1x1014 cm-2의 표면 전하 밀도를 제공하는 약 2x1018 cm-3 이상의 도핑 농도를 가질 수 있다. 제2 재성장층(129)은 적어도 1000 Å의 두께를 가질 수 있고, 이것이 영 바이어스(zero bias)에서 완전히 공핍될 정도로 약하게 도핑될 수 있다. 특히, 제2 재성장층(129)은 약 1x1016 cm-3 미만의 도핑 농도를 가질 수 있다.
본 발명의 실시예들은 공통 기판 상에 증가 및 공핍 모드 질화물계 트랜지스터 소자들 둘 다를 제공할 수 있다. 예컨대, 공핍 모드 소자는 도 12a에 도시된 유형 I 에피택셜 구조와 같은 에피택셜 구조를 제공하고, 그에 대한 저항성 접촉부들을 도 14c와 관련하여 기술된 바처럼 형성함으로써 형성될 수 있다. 증가 모드 소자는 동일한 에피택셜 구조를 사용하여 형성될 수 있지만, 아래에 놓인 고 밴드갭층(108) 내로 게이트 접촉부를 함입시키거나, 또는 음이온들을 사용하고 이들을 이온 주입 또는 플라즈마 침지 도핑(plasma immersion doping)에 의해 소자 내로 도입시켜 문턱 전압 편이(threshold-voltage shift)를 수행함으로써 형성될 수 있다.
본 발명의 일부 실시예들은 공통 기판 상에 탄화 규소 소자들과 질화물 소자들 모두를 집적하는 것을 제공한다. 예컨대, 도 6a에 도시된 바처럼, 탄화 규소 MESFET 소자 및 질화물계 SAW 소자가 공통 기판 상에 집적될 수 있다. 도 6a와 관련하여 앞서 논의된 바처럼, 질화 알루미늄의 층(14)이 형성되는 기판 상에 또한 탄화 규소의 에피택셜 층(72)을 형성하는 것이 가능할 수 있다.
그러나, 탄화 규소 에피택셜 층들과 질화 갈륨계 에피택셜 층들을 모두 공통 기판 상에 형성하기는 어려울 수 있는데, 그 까닭은 질화 갈륨계 에피택셜 층들이 통상적으로 축내(on-axis) 기판들 상에서 성장되는 반면, 탄화 규소 에피택셜 층들은 통상적으로 축외 기판들 상에서 성장되기 때문이다{그러나 축내 기판 상에서 상대적으로 얇은(<100 nm) 탄화 규소 에피택셜 층들을 성장시키는 것은 가능함}.
본 발명의 소정의 실시예들에 따르면, 탄화 규소 MESFET은 도 17a 및 17b에 도시된 바처럼 소스/드레인 영역들뿐만 아니라 채널 영역을 축내 반절연 탄화 규소 기판에 주입함으로써 축내 기판 상에 형성될 수 있다. 도시된 바처럼, 하나 이상의 주입 영역이 이온 주입에 의해 축내 반절연 4H-SiC 기판 내에 형성될 수 있다. 예컨대, 도 17a에 도시된 바처럼, 질소 및/또는 인 이온들의 선택적인 주입에 의해 n형 채널 영역(216)이 기판(200) 내에 형성될 수 있다. 또한, 이온 주입에 의해 n+ 소스/드레인 영역들(212, 214)이 기판(200) 내에 형성될 수 있다. 원하는 도핑 프로파일을 제공하기 위해, 상이한 주입 에너지/분량을 갖는 복수의 주입 단계가 수행될 수 있다. 체적 탄화 규소층들 내로 도펀트들을 주입하는 것이 본 기술 분야에 알려져 있다. 주입 후에, 주입된 구조를 약 1400 ℃ 내지 약 1700 ℃의 온도에서 약 5 분 내지 약 30 분 동안 어닐링(anneal)함으로써 도펀트들이 활성화될 수 있다. 특히, 기판(200) 상에서의 질화물 층들의 에피텍셜 성장에 앞서 주입된 도펀트들을 활성화시키는 것이 바람직할 수 있는데, 그 까닭은 탄화 규소 내에 주입된 도펀트들을 활성화시키는 데 필요한 온도가 질화물계 에피택셜 층들에 유해할 수 있기 때문이다.
도 17a에 도시된 바처럼, 이후 기판(200)의 주입 영역들은 성장 마스크(205)로 마스킹될 수 있다. 성장 마스크(205)는 예컨대 기판(200)의 표면 상에 형성된 SiN 및/또는 SiO2 패턴을 포함할 수 있다. 에피택셜 구조(210)는 기판(200)의 노출된 부분들 상에서 종래의 에피택셜 성장 기법들을 사용하여 성장될 수 있다. 예컨대, 에피택셜 구조(210)는 버퍼층, 채널층, 장벽층 및 고 밴드갭층을 포함할 수 있는데, 이들은 HEMT 소자들을 위한 에피택셜 전구체를 제공하기 위해 예컨대 도 12a에 도시된 대응하는 층들과 유사한 구조들을 가질 수 있다. 그러나, 원하는 질화물 소자의 유형/특성들에 따라 다른 에피택셜 구조들이 형성될 수 있음을 이해할 것이다.
도 17b를 참조하면, 성장 마스크(205)가 제거될 수 있고, 이산화 규소 및/또는 질화 규소와 같은 부동화 층(228)이 기판(200)의 노출된 부분들과 에피택셜 구조(210) 상에 형성될 수 있다. 그 대신, 성장 마스크가 부동화 층으로서 기판 상에 남겨질 수 있고, 제2 부동화 층이 질화물 에피택셜 층들 상에 형성될 수 있다. 따라서, 단일 부동화 층(228)이 도 17b에 도시되어 있는 반면, 질화물 에피택셜 구조(210) 상의 부동화 층은 탄화 규소 기판(200) 상의 부동화 층과 상이할 수 있다. 또한, 부동화 층(228)은 서로의 위에 쌓인 동일 및/또는 상이한 유형의 재료들의 복수의 부동화 층을 포함할 수 있다.
제1 게이트 접촉부(230) 및 대응하는 소스/드레인 접촉부들(232, 234)이 에피택셜 구조(210) 상에 형성되어 HEMT 트랜지스터 소자(Q5)를 정의할 수 있고, 제2 게이트 접촉부(240)가 대응하는 소스/드레인 접촉부들(242, 244)과 함께 주입 채널 영역(216) 상에 형성되어 기판(200) 내에 탄화 규소 MESFET 소자(Q6)를 정의할 수 있다. 질화물 소자(Q5) 및 탄화 규소 소자(Q6)는 하나 이상의 레벨의 상호 접속 금속화 배선에 의해 공통 기판(200) 상에서 상호 접속될 수 있다. 예컨대, 유전체층(260)이 질화물 소자(Q5) 및 탄화 규소 소자(Q6) 상에 형성될 수 있다. 금속 접촉 플러그들(261, 262)이 유전체층(260)을 통해 형성되어 질화물 소자(Q5) 및 탄화 규소 소자(Q6)의 전기적 접촉부들에 각각 접촉할 수 있다. 접촉 플러그들(261, 262)은 예컨대 유전체층(260) 상에 형성된 덧층 금속(266)에 의해 전기적으로 접속될 수 있다. 질화물 소자(Q5)와 탄화 규소 소자(Q6) 사이의 다른 접속들이 가능하다.
따라서, 본 발명의 일부 실시예들에서, 탄화 규소 트랜지스터 소자는 질화물계 트랜지스터 소자와 동일한 기판 상에 형성되어 일체식으로 집적된 소자 구조를 형성할 수 있다. 소자들에 의해 처리되는 신호들의 고주파수 및/또는 고전력으로 인해 소자들의 방향, 배치 및/또는 상호 접속을 세심하게 제어하는 것이 바람직할 수 있는 일체식 마이크로파 집적 회로들에 있어서, 일체식으로 집적된 질화물 소자들 및 일체식으로 집적된 탄화/질화 규소 소자들은 특정한 용도들을 가질 수 있다. 예컨대, 소자들이 일체식으로 집적되지 않는 경우, 원치 않는 인덕턴스, 커패시턴스 및/또는 저항을 회로에 추가시킬 수 있는 전기 트레이스(trace)들 및/또는 배선들을 사용하여 이러한 소자들을 상호 접속시키는 것이 필요할 수 있다. 이러한 상호 접속부들은 또한 회로 디자인의 어려움을 증가시킬 수 있는데, 회로 디자이너가 칩 대 칩 상호 접속들과 연관된 추가적인 신호 지연 및/또는 신호 분산을 고려해야 하기 때문이다.
앞서 논의된 바처럼, 본 발명의 일부 실시예들은 소자 유형들 중 하나에 대해 고전도성의 매립층이 요구되는 경우에 둘 이상의 반도체 소자 유형의 일체식 집적을 제공한다. 달리 말해, 앞서 논의된 본 발명의 소정의 실시예들에 따라, 제1 에피택셜 구조(유형 I)를 갖는 제1 소자, 예컨대 저잡음 및/또는 고전력 증폭기(LNA)가 제2 에피택셜 구조(유형 II)를 갖는 제2 소자, 예컨대 리미터 다이오드와 함께 집적될 수 있다. 특히, 앞서 논의된 바처럼 완전한 n+/n- GaN 에피택셜 구조를 포함하는 유형 II 구조가 유형 I 에피택셜 구조 위에서 선택적으로 성장될 수 있는 경우, 앞서 상세히 논의된 바처럼 유형 II를 요구하는 웨이퍼의 영역들 내에 추가적인 층들을 성장시키면서 유형 I 구조를 유지하도록 웨이퍼의 영역들을 가리는 것이 가능할 수 있다.
본 발명의 추가적인 실시예들에서, 도 18 내지 20c와 관련하여 아래에 기술되는 바처럼 맨 먼저 선택적인 이온 주입에 의해 고전도성 영역을 형성함으로써 매립된 고전도성 영역들을 포함하는 소자들이 형성될 수 있다. 따라서, 도 18 내지 20c와 관련하여 아래에 논의되는 본 발명의 소정의 실시예들에 따르면, 고 밴드갭층(108) 상에 두꺼운 n+ 층, 예컨대 도 16의 층(127)을 성장시킬 필요가 없을 수 있으며, 따라서 전체적인 재성장 두께를 감소시킬 수 있다. 따라서, 보다 높은 품질의 재료들과 보다 짧은 성장 시간이 달성될 수 있다.
이제 도 18을 참조하여, 본 발명의 소정의 실시예들에 따른 주입된 고전도성 영역을 갖는 집적 소자들이 논의될 것이다. 동일한 번호들은 전반적으로 동일한 요소들을 지칭하며, 따라서 앞서 논의된 층들과 관련된 세부 사항들은 간결함을 위해 반복되지 않을 것이다. 도 18에 도시된 바처럼, 버퍼층(102)이 기판(100) 상에 제공된다. 채널층(104), 장벽층(106), 고 밴드갭층(108)이 버퍼층(102) 상에 순차적으로 제공된다.
도 18에 더 도시되는 바처럼, 주입된 소스 및 드레인 영역들(801 및 802) 각각이 집적 소자의 유형 I 측 상의 고 밴드갭층(108) 내에 제공된다. 본 발명의 소정의 실시예들에서, 소스 및 드레인 영역들(801 및 802)이 n+ 소스 및 드레인 영역들에 주입될 수 있다. 이러한 영역들에 대한 도핑 농도들의 세부 사항들은 공통된 출원인의 2005년 12월 13일에 출원된 Sheppard 등의 "SEMICONDUCTOR DEVICES INCLUDING IMPLANTED REGIONS AND PROTECTIVE LAYERS AND METHODS OF FORMING THE SAME"라는 명칭의 미국 특허 출원 제11/302,062호에 논의되어 있으며, 그 개시 내용은 그 전체가 제시된 것처럼 본 명세서에 참고 문헌으로서 포함된다.
도 18에 더 도시되는 바처럼, 본 발명의 소정의 실시예들에 따른 주입된 고전도성 영역(805)이 집적 소자의 유형 II 측 상의 고 밴드갭층(108) 내에 제공된다. 고전도성 영역(805)은 약 5.0x1020 cm-3의 피크 도핑 농도를 갖는 주입된 n+ 영역일 수 있다.
도 18에 더 도시되는 바처럼, n- GaN의 에피택셜 재성장층(129)이 n+ 주입된 영역(805) 상에 제공된다. 재성장층(129)은 적어도 1000 Å의 두께를 가질 수 있고, 이것이 영 바이어스에서 완전히 공핍될 정도로 약하게 도핑될 수 있다. 특히, 제2 재성장층(129)은 약 1x1016 cm-3 미만의 도핑 농도를 가질 수 있다.
에피택셜 층(129)의 재성장에 이어서, 복수의 소자가 에피택셜 구조 내에 정의될 수 있는데, 이는 하나 이상의 전기적 접촉부를 상기 구조 상에 형성함으로써 이루어질 수 있다. 예컨대, 도 18에 도시된 바처럼, 제1 트랜지스터, 예컨대 저잡음 증폭기 및/또는 고전력 증폭기가 고 밴드갭층(108) 내의 주입된 n+ 소스 및 드레인 영역들(801 및 802) 상에 각각 소스/드레인 접촉부들(132, 134)을 형성함으로써 정의될 수 있다. 제1 트랜지스터를 위한 게이트 접촉부(130)가 고순도 질화 규소층(110)을 통해 함입된다.
제2 트랜지스터는 에피택셜 층(129)이 재성장된 구조의 영역 내에 형성될 수 있다. 특히, 제2 트랜지스터는 에피택셜 층(129) 상에 형성될 수 있는 질화 규소층(170)을 통해 함입되는 게이트 접촉부(140)에 의해 정의될 수 있다. 소스 및 드레인 접촉부들(142, 144)이 제2 트랜지스터를 완성시킨다.
소스 접촉부(142)와 드레인 접촉부(144)를 전기적으로 접속시킴으로써 제2 트랜지스터는 도 19에 도시된 바와 같은 두 개의 리미터 다이오드과 같은 단자 소자로서 구성될 수 있음을 이해할 것이다. 이와 같이 구성되는 경우, 소스 및 드레인 접촉부들(142, 144)은 함께 소자 캐소드로서 기능하며, 한편으로 게이트 접촉부(140)는 소자 애노드로서 기능할 수 있다.
따라서, 도 18에 도시된 본 발명의 실시예들에 따르면, n+ 주입된 영역(805)을 밴드갭층(108) 내에 포함시키는 것은 도 16에 도시된 재성장 영역(127)이 감소될 수 있도록 한다. 앞서 논의된 바처럼, 도 18에 도시된 소자는 도 19에 도시된 바와 같은 두 개의 단자 소자로서 구성될 수 있다. 본 발명의 일부 실시예들에 따른 n+ 주입된 영역(805)이 없으면, 애노드 접촉부(140)는 재성장 n+ 층 위에 배치될 것이며, 이는 6각형 구멍 결손을 야기할 수 있다.
이제 도 19를 참조하면, 두 개의 단자 소자를 포함하는 본 발명의 소정의 실시예들이 논의될 것이다. 동일한 참조 번호들은 전반적으로 동일한 요소들을 지칭하며, 따라서 동일한 요소들과 관련된 세부 사항들은 도 19와 관련하여 반복되지 않을 것이다. 도 19에 도시된 바처럼, n+ 주입된 영역(805) 상에 제공되는 n+ GaN의 에피택셜 재성장층(129) 상에 애노드(901)가 제공된다. 도 19에 더 도시되는 바처럼, 두 단자 소자 중 캐소드(902)가 n+ 주입된 영역(805) 상에 제공된다.
본 발명의 일부 실시예들에 따른 집적 소자들의 제조에 있어서의 처리 단계들이 도 20a 내지 20c와 관련하여 논의될 것이다. 도면들과 관련된 논의는 주입된 소스 및 드레인 영역들(801 및 802), n+ 영역(805) 및 n- GaN 층(129)의 형성으로 한정될 것인데, 도 20a 내지 20c의 나머지 요소들의 형성은 본 명세서에 완전히 논의되었기 때문이다.
먼저 도 20a를 참조하면, 마스크(1000), 예컨대 SiO2가 고 밴드갭층(108)상에 퇴적되고 패터닝될 수 있다. 마스크(1000)를 통해 노출된 고 밴드갭층의 부분 내로 이온들이 주입되어 n+ 소스 및 드레인 영역들(801 및 802)을 각각 주입시킨다.
도 20b에 도시된 바처럼, 마스크(1000)가 제거되고 제2 마스크(1010), 예컨대 SiO2가 고 밴드갭층(108) 상에 퇴적되고 패터닝될 수 있다. 마스크(1010)를 통해 노출된 고 밴드갭층의 부분 내로 이온들이 주입되어 본 발명의 소정의 실시예들에 따른 고전도성 영역(805)을 주입시킨다. 고전도성 영역(805)은 약 5.0x1020 cm-3의 피크 도핑 농도를 가질 수 있는 주입된 n+ 영역일 수 있다.
도 20c에 도시된 바처럼, 마스크(1010)가 제거될 수 있고 제3 마스크(1020), 예컨대 SiO2가 고 밴드갭층(108) 상에 퇴적되고 패터닝될 수 있다. 성장 마스크(1020)가 고순도 질화 규소층(108) 상에 형성될 수 있고, 종래의 리소그래피 기법들을 사용하여 패터닝될 수 있다. 이산화 규소 성장 마스크의 경우, 이산화 규소는 약 1000 Å를 초과하는 두께를 가질 수 있다. 마스크(1010)가 도 20c에서 제거되어 있지만, 본 발명의 일부 실시예들에서 성장 마스크(1020)는 본 발명의 범위로부터 벗어나지 않고 마스크(1010)가 여전히 제자리에 있는 상태로 형성될 수 있다.
n- GaN의 에피택셜 재성장층(129)이 n+ 주입된 영역(805) 상에 제공된다. 재성장층(129)은 적어도 약 1000 Å의 두께를 가질 수 있고, 이것이 영 바이어스에서 완전히 공핍될 정도로 약하게 도핑될 수 있다. 특히, 재성장층(129)은 일부 실시예들에서 약 1.0x1016 cm-3 미만의 도핑 농도를 가질 수 있다. 마스크들(1020 및 1010)은 존재하는 경우 벗겨내질 수 있고, 소자는 종래의 기법들을 사용하여 완성될 수 있다.
본 명세서에 예시된 소자 구조들은 복수의 활성 영역 상의 복수의 게이트 핑거를 가질 수 있는, 보다 큰 소자들로 복제되는 대표적인 단위 셀 구조들일 수 있음을 이해할 것이다. 또한, 본 발명의 일부 실시예들이 반절연 탄화 규소 기판들을 이용하지만, 다른 유형 및/또는 전도성의 기판들이 활용될 수 있다.
식각 및/또는 선택적 성장 공정들을 사용하여 소자(들)을 공통 기판 상의 다른 소자들로부터 격리시키는 것을 참조하여 본 발명의 실시예들이 기술되었지만, 톱으로 켜거나 레이저 절제(laser ablation)와 같은 다른 트렌치 형성 기법들 또는 본 기술 분야의 당업자에게 알려진 다른 기법들이 이러한 격리 트렌치들을 제공하는 데 활용될 수 있다. 소자 격리는 또한 격리 주입물들 또는 다른 수단에 의해 제공될 수 있다.
본 발명의 실시예들이 도면들 및 명세서에 제시되었고, 특정한 용어들이 이용되었지만, 이들은 포괄적이고 설명적인 의미로만 사용되고, 청구항들에 정의되어 있는 본 발명의 범위를 한정하는 목적을 위해 사용되지 않는다.

Claims (22)

  1. 일체식(monolithic) 전자 소자로서,
    공통 질화물 에피택셜 층;
    상기 공통 질화물 에피택셜 층 상의 적어도 하나의 제1 주입 n형 영역을 포함하는, 상기 공통 질화물 에피택셜 층 상의 제1 유형의 질화물 소자 - 상기 적어도 하나의 제1 주입 n형 영역은 상기 공통 질화물 에피택셜 층의 도핑 농도보다 높은 제1 도핑 농도를 가짐 - ;
    상기 공통 질화물 에피택셜 층 상의 적어도 하나의 제2 주입 n형 영역을 포함하는, 상기 제1 유형의 질화물 소자와 상이한 제2 유형의 질화물 소자 - 상기 적어도 하나의 제2 주입 n형 영역은 상기 적어도 하나의 제1 주입 n형 영역과 상이하고, 상기 공통 질화물 에피택셜 층의 도핑 농도보다 높은 제2 도핑 농도를 가짐 - ;
    상기 적어도 하나의 제1 주입 n형 영역 상의 복수의 제1 전기 접촉부 - 상기 복수의 제1 접촉부는 상기 제1 유형의 질화물 소자의 제1 전자 소자를 정의함 - ; 및
    상기 적어도 하나의 제2 주입 n형 영역 상의 복수의 제2 전기 접촉부 - 상기 복수의 제2 접촉부는 상기 제2 유형의 질화물 소자의 제2 전자 소자를 정의함 -
    를 포함하고,
    상기 공통 질화물 에피택셜 층 상의 상기 적어도 하나의 제2 주입 n형 영역은 상기 복수의 제2 전기 접촉부의 전체 아래에서 연장하는 일체식 전자 소자.
  2. 제1항에 있어서,
    상기 적어도 하나의 제1 주입 n형 영역은 상기 제1 전자 소자를 위한 소스 및 드레인 영역들을 포함하고,
    상기 복수의 제1 전기 접촉부는 상기 소스 영역 상의 소스 접촉부, 상기 드레인 영역 상의 드레인 접촉부 및 상기 소스 접촉부와 드레인 접촉부 사이의 게이트 접촉부를 포함하는 일체식 전자 소자.
  3. 제1항에 있어서,
    상기 적어도 하나의 제2 주입 n형 영역은 고전도성(highly conductive) n형 영역을 포함하고,
    상기 고전도성 n형 영역은 5.0x1018 내지 6.0x1018 cm-3의 도핑 농도 및 0.1 내지 1.0 ㎛의 깊이를 갖는 일체식 전자 소자.
  4. 제1항에 있어서,
    상기 제2 전자 소자의 게이트 및 드레인 접촉부들은 전기적으로 결합되어 애노드(anode)를 형성하는 일체식 전자 소자.
  5. 제2항에 있어서,
    상기 공통 질화물 에피택셜 층은,
    질화물 채널층; 및
    상기 질화물 채널층 상의 질화물 장벽층
    을 포함하고,
    상기 질화물 장벽층은 상기 질화물 채널층보다 높은 밴드갭을 갖고, 상기 질화물 장벽층 및 상기 질화물 채널층은 상기 질화물 채널층과 상기 질화물 장벽층 사이의 계면에서 2차원 전자 기체를 협력하여 유도하는 일체식 전자 소자.
  6. 제5항에 있어서,
    상기 장벽층 상의 고 밴드갭층 및 상기 고 밴드갭층 상의 질화 규소층을 더 포함하는 일체식 전자 소자.
  7. 제6항에 있어서,
    상기 적어도 하나의 제2 주입 n형 영역은 고전도성 n형 영역을 포함하고,
    상기 고전도성 n형 영역은 상기 고 밴드갭층 내의 n형 AlxGa1-xN(0≤x≤1)의 주입 영역을 포함하고, 상기 제2 전자 소자는 상기 고전도성 n형 영역 상의 1x1016 cm-3 미만의 도핑 농도를 갖는 n형 AlxGa1-xN(0≤x≤1)의 층을 포함하는 일체식 전자 소자.
  8. 제1항에 있어서,
    상기 제1 전자 소자는 고 전자 이동성 트랜지스터를 포함하는 일체식 전자 소자.
  9. 제8항에 있어서,
    상기 제2 전자 소자는 표면 음향파 소자를 포함하는 일체식 전자 소자.
  10. 제8항에 있어서,
    상기 제2 전자 소자는 다이오드를 포함하는 일체식 전자 소자.
  11. 제8항에 있어서,
    상기 제2 전자 소자는 전계 효과 트랜지스터를 포함하는 일체식 전자 소자.
  12. 제8항에 있어서,
    상기 제2 전자 소자는 MISHFET을 포함하는 일체식 전자 소자.
  13. 삭제
  14. 일체식 전자 소자를 형성하는 방법으로서,
    공통 질화물 에피택셜 층을 형성하는 단계;
    상기 공통 질화물 에피택셜 층 상의 적어도 하나의 제1 주입 n형 영역을 포함하는, 상기 공통 질화물 에피택셜 층 상의 제1 유형의 질화물 소자를 형성하는 단계 - 상기 적어도 하나의 제1 주입 n형 영역은 상기 공통 질화물 에피택셜 층의 도핑 농도보다 높은 제1 도핑 농도를 가짐 - ;
    상기 공통 질화물 에피택셜 층 상의 적어도 하나의 제2 주입 n형 영역을 포함하는, 상기 제1 유형의 질화물 소자와 상이한 제2 유형의 질화물 소자를 형성하는 단계 - 상기 적어도 하나의 제2 주입 n형 영역은 상기 적어도 하나의 제1 주입 n형 영역과 상이하고, 상기 공통 질화물 에피택셜 층의 도핑 농도보다 높은 제2 도핑 농도를 가짐 - ;
    상기 적어도 하나의 제1 주입 n형 영역 상의 복수의 제1 전기 접촉부를 형성하는 단계 - 상기 복수의 제1 전기 접촉부는 상기 제1 유형의 질화물 소자의 제1 전자 소자를 정의함 - ; 및
    상기 적어도 하나의 제2 주입 n형 영역 상의 복수의 제2 전기 접촉부를 형성하는 단계 - 상기 복수의 제2 전기 접촉부는 상기 제2 유형의 질화물 소자의 제2 전자 소자를 정의함 -
    를 포함하고,
    상기 복수의 제2 전기 접촉부를 형성하는 단계는, 상기 적어도 하나의 제2 주입 n형 영역이 상기 복수의 제2 전기 접촉부의 전체 아래에서 연장하도록, 상기 복수의 제2 전기 접촉부를 상기 적어도 하나의 제2 주입 n형 영역 상에 형성하는 단계를 포함하는 일체식 전자 소자 형성 방법.
  15. 제14항에 있어서,
    상기 적어도 하나의 제1 주입 n형 영역을 형성하는 단계는 상기 제1 전자 소자를 위한 소스 및 드레인 영역들을 주입하는 단계를 포함하고,
    상기 복수의 제1 전기 접촉부를 형성하는 단계는 상기 소스 영역 상의 소스 접촉부, 상기 드레인 영역 상의 드레인 접촉부 및 상기 소스 접촉부와 드레인 접촉부 사이의 게이트 접촉부를 형성하는 단계를 포함하는 일체식 전자 소자 형성 방법.
  16. 제14항에 있어서,
    상기 적어도 하나의 제2 주입 n형 영역을 형성하는 단계는 고전도성 n형 영역을 형성하는 단계를 포함하고,
    상기 고전도성 n형 영역을 형성하는 단계는 5.0x1018 내지 6.0x1018 cm-3의 도핑 농도 및 0.1 내지 1.0 ㎛의 깊이를 갖는 고전도성 n형 영역을 형성하는 단계를 포함하는 일체식 전자 소자 형성 방법.
  17. 제14항에 있어서,
    상기 제2 전자 소자의 게이트 및 드레인 접촉부들을 형성하는 단계는 상기 게이트 및 드레인 접촉부들이 전기적으로 결합되어 애노드를 형성하도록 상기 게이트 및 드레인 접촉부들을 형성하는 단계를 포함하는 일체식 전자 소자 형성 방법.
  18. 제15항에 있어서,
    상기 공통 질화물 에피택셜 구조물을 형성하는 단계는,
    질화물 채널층을 형성하는 단계; 및
    상기 질화물 채널층 상의 질화물 장벽층을 형성하는 단계
    를 포함하고,
    상기 질화물 장벽층은 상기 질화물 채널층보다 높은 밴드갭을 갖고, 상기 질화물 장벽층 및 상기 질화물 채널층은 상기 질화물 채널층과 상기 질화물 장벽층 사이의 계면에서 2차원 전자 기체를 협력하여 유도하는 일체식 전자 소자 형성 방법.
  19. 제18항에 있어서,
    상기 장벽층 상의 고 밴드갭층 및 상기 고 밴드갭층 상의 질화 규소층을 형성하는 단계를 더 포함하는 일체식 전자 소자 형성 방법.
  20. 제19항에 있어서,
    상기 적어도 하나의 제2 주입 n형 영역을 형성하는 단계는 고전도성 n형 영역을 형성하는 단계를 포함하고,
    상기 고전도성 n형 영역을 형성하는 단계는 상기 고 밴드갭층 내의 n형 AlxGa1-xN(0≤x≤1)의 영역을 주입하는 단계를 포함하고,
    상기 방법은 상기 고전도성 n형 영역 상의 1x1016 cm-3 미만의 도핑 농도를 갖는 n형 AlxGa1-xN(0≤x≤1)의 층을 형성하는 단계를 더 포함하는 일체식 전자 소자 형성 방법.
  21. 제1항에 있어서,
    상기 적어도 하나의 제2 주입 n형 영역은 고전도성(highly conductive) n형 영역을 포함하고, 상기 복수의 제2 전기 접촉부는 소스 및 드레인 접촉부들, 및 상기 고전도성 n형 영역 상의 상기 소스 및 드레인 접촉부들 사이의 게이트 접촉부를 포함하는 일체식 전자 소자.
  22. 제14항에 있어서,
    상기 적어도 하나의 제2 주입 n형 영역을 형성하는 단계는 고전도성 n형 영역을 주입하는 단계를 포함하고, 상기 복수의 제2 전기 접촉부를 형성하는 단계는 소스 및 드레인 접촉부들, 및 상기 고전도성 n형 영역 상의 상기 소스 및 드레인 접촉부들 사이의 게이트 접촉부를 형성하는 단계를 포함하는 일체식 전자 소자 형성 방법.
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