JP2024519878A - 修正アクセス領域を備える電界効果トランジスタ - Google Patents

修正アクセス領域を備える電界効果トランジスタ Download PDF

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Abstract

トランジスタ・デバイスは、チャネル層と、チャネル層上に、チャネル層よりも大きいバンドギャップを有するバリア層とを備える、半導体エピタキシャル層構造体を具備する。修正アクセス領域が、バリア層の、チャネル層とは反対側の上面に設けられる。修正アクセス領域は、バリア層よりも低い表面バリア高さを有する材料を含む。ソース・コンタクト及びドレイン・コンタクトは、バリア層上に形成され、ゲート・コンタクトは、ソース・コンタクトとドレイン・コンタクトとの間に形成されている。修正アクセス領域は、バリア層の、チャネル層とは反対側の上面に、複数の選択的修正アクセス領域を備えることができる。複数の選択的修正アクセス領域は、バリア層上に、ゲート・コンタクトの長さに沿って間隔を置いて配置されている。

Description

関連出願の相互参照
この出願は、２０２１年５月２０日に出願された米国特許出願第１７／３２５，６４３号、名称「ＦＩＥＬＤ ＥＦＦＥＣＴ ＴＲＡＮＳＩＴＯＲ ＷＩＴＨ ＳＥＬＥＣＴＩＶＥ ＭＯＤＩＦＩＥＤ ＡＣＣＥＳＳ ＲＥＧＩＯＮＳ」、及び２０２１年５月２０日に出願された米国特許出願第１７／３２５，６３５号、名称「ＦＩＥＬＤ ＥＦＦＥＣＴ ＴＲＡＮＳＩＴＯＲＳ ＷＩＴＨ ＭＯＤＩＦＩＥＤ ＡＣＣＥＳＳ ＲＥＧＩＯＮＳ」の利益及び優先権を主張するものであり、その開示及び内容は、その全体が組み込まれている。
本開示は、トランジスタ構造体に関し、詳細には、高電子移動度トランジスタに関する。
ケイ素（Ｓｉ）及びガリウム砒素（ＧａＡｓ）などの狭バンドギャップ半導体材料は、低電力用途、及びＳｉの場合は低周波用途の半導体デバイスに、広く使用されている。しかし、これらの半導体材料は、例えば、バンドギャップが比較的狭く（室温で、Ｓｉの場合は１．１２ｅＶ、ＧａＡｓの場合は１．４２ｅＶ）、破壊電圧が比較的小さいため、高出力及び／又は高周波用途には、あまり適さない可能性がある。
高出力、高温、及び／又は高周波の、用途及びデバイスに対する関心は、炭化ケイ素（４Ｈ－ＳｉＣの場合、室温で３．２ｅＶ）及びＩＩＩ族窒化物（例えば、ＧａＮの場合、室温で３．３６ｅＶ）などの、広バンドギャップの半導体材料に集中している。これらの材料は、ＧａＡｓ及びＳｉよりも大きい電界破壊強度、並びにＧａＡｓ及びＳｉよりも高い電子飽和速度を有することができる。
高出力用途及び／又は高周波用途で特に興味深いデバイスは、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ：ｍｏｄｕｌａｔｉｏｎ ｄｏｐｅｄ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）としても知られる、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。ＨＥＭＴデバイスでは、相異なるバンドギャップ・エネルギーを有する２つの半導体材料のヘテロ接合で、２次元電子ガス（２ＤＥＧ：ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）が形成され得、この場合、バンドギャップがより狭い材料の方が、バンドギャップがより広い材料よりも高い電子親和力を有する。２ＤＥＧは、ドープされていない、バンドギャップがより狭い材料内の蓄積層であり、例えば１０１３キャリア／ｃｍ２を超える、比較的高いシート電子濃度を含有することができる。さらに、バンドギャップがより広い半導体で発生した電子は、２ＤＥＧに移動でき、イオン化された不純物の散乱の減少により、比較的高い電子移動度が可能となる。ＨＥＭＴは、この比較的高いキャリア濃度とキャリア移動度との組合せにより、比較的大きな相互コンダクタンスを得ることができ、高周波用途では、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ：ｍｅｔａｌ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）よりも優れた性能を発揮する可能性がある。
窒化ガリウム／窒化アルミニウムガリウム（ＧａＮ／ＡｌＧａＮ）材料系で製造されたＨＥＭＴは、比較的大きい破壊電界、比較的広いバンドギャップ、比較的大きい伝導帯のオフセット、及び／又は比較的大きい飽和電子ドリフト速度などの、材料特性の組合せにより、大きいＲＦ出力を生成することができる。２ＤＥＧ内の電子の大部分は、ＡｌＧａＮ内の分極が寄与するものであり得る。
図１Ａは、従来の窒化ガリウムベースのＨＥＭＴ構造体を示している。構造体は、半絶縁性４Ｈ炭化ケイ素（ＳｉＣ）基板であり得る、基板１０を備える。任意選択のバッファ層、核生成層、及び／又は遷移層（図示せず）を、基板１０上に設けることができる。チャネル層２０は、基板１０上に設けられている。チャネル層２０は、ＧａＮなどのＩＩＩ族窒化物であり得る。バリア層２２は、チャネル層２０上に設けられている。バリア層２２は、チャネル層２０のバンドギャップよりも大きいバンドギャップを有し、チャネル層２０は、バリア層２２よりも大きい電子親和力を有することができる。バリア層２２は、ＡｌＮ、ＡｌＩｎＮ、ＡｌＧａＮ、又はＡｌＩｎＧａＮであり得、チャネル層２０とバリア層２２との間の界面に、かなりのキャリア濃度を誘起するのに十分な厚さ、並びに十分に高いＡｌ成分及びドーピングを有する。この誘起されたキャリア濃度により、デバイス内に導電チャネルをもたらす、２次元電子ガス（２ＤＥＧ）が形成される。２ＤＥＧチャネルの導電率は、バリア層２２上に形成されたゲート・コンタクト３２に電圧を印加することにより、調整することができる。
図１Ａはさらに、バリア層２２上のキャップ層２４を示しており、ゲート・コンタクト３２が、キャップ層２４を貫く凹部３６内にある。キャップ層２４は、デバイスの上（外）面をチャネルから物理的に遠ざけ、これにより、デバイスの表皮効果（ｓｕｒｆａｃｅ ｅｆｆｅｃｔ）を低減することができる。キャップ層２４は、バリア層２２上にブランケット形成でき、エピタキシャル成長及び／又は堆積により形成することができる。キャップ層２４は、典型的には、約２ｎｍから約５００ｎｍの厚さを有することができる。
図１Ａにさらに示しているように、オーミック・ソース／ドレイン・コンタクト３０がバリア層２２上に設けられ、ゲート用凹部が、キャップ層２４を貫いて設けられ、バリア層２２の一部を露出させる。ゲート・コンタクト３２が、凹部内に形成され、バリア層２２の露出部分と接触する。ゲート・コンタクト３２は、図１Ａに示すような「Ｔ」型ゲートであり得る。
パッシベーション層（図示せず）も、図１Ａの構造体上に設けることができる。例えば、図１Ｂを参照すると、ＳｉＮ層５２は、デバイス表面の上にその場形成する（ｆｏｒｍ ｉｎ ｓｉｔｕ）ことができる。パッシベーション層を備える図１Ｂの構造体は、プロセス・パラメータを改善するために、窒素環境でアニーリングすることができる。
キャップ層２４が存在し、構造体をアニーリングしたとしても、従来のＨＥＭＴ構造体では、デバイスのバリア層又はチャネル層に電荷がトラップされることがあり、これは、デバイスを通過する信号の歪みを引き起こす可能性がある。トラップされた電荷は、例えば、出力遅延を引き起こす可能性があり、これにより不所望に、デバイスのスイッチング速度が低下し、したがって帯域幅が減少する可能性がある。
米国特許第６，８４９，８８２号 米国特許第７，２３０，２８４号 米国特許第７，５０１，６６９号 米国特許第７，１２６，４２６号 米国特許第７，５５０，７８３号 米国特許第７，５７３，０７８号 米国特許出願公開第２００５／０２５３１６７号 米国特許出願公開第２００６／０２０２２７２号 米国特許出願公開第２００８／０１２８７５２号 米国特許出願公開第２０１０／０２７６６９８号 米国特許出願公開第２０１２／００４９９７３号 米国特許出願公開第２０１２／０１９４２７６号 米国特許第９，８４７，４１１号
いくつかの実施例によるトランジスタ・デバイスは、チャネル層、及びチャネル層上にバリア層を備える、半導体エピタキシャル層構造体であって、バリア層が、チャネル層よりも大きいバンドギャップを有する、半導体エピタキシャル層構造体と、バリア層の、チャネル層とは反対側の上面に、修正アクセス領域とを具備する。修正アクセス領域は、バリア層よりも低い表面バリア高さを有する材料を含む。ソース・コンタクト及びドレイン・コンタクトは、バリア層上に形成され、ゲート・コンタクトは、ソース・コンタクトとドレイン・コンタクトとの間に形成されている。
ゲート・コンタクトは、いくつかの実施例では、修正アクセス領域へのショットキー接触を形成することができる。ゲート・コンタクトは、他の実施例では、修正アクセス領域と接触していなくてもよい。
トランジスタ・デバイスは、バリア層内のドープされたソース領域であって、ソース・コンタクトがソース領域と接触する、ソース領域と、バリア層内のドープされたドレイン領域であって、ドレイン・コンタクトが、ドレイン領域と接触する、ドレイン領域とを、さらに備えることができる。ソース領域及びドレイン領域は、ソース領域とドレイン領域との間に、デバイスの活性領域を画定し、修正アクセス領域は、バリア層上の、デバイスの活性領域全体にわたる。
修正アクセス領域は、いくつかの実施例では、バリア層の、チャネル層とは反対側の上面に、導電率を高めた領域を備える。
修正アクセス領域は、いくつかの実施例では、バリア層の、チャネル層とは反対側の上面に注入されたドーパントを含む、注入領域を備える。
修正アクセス領域は、いくつかの実施例では、約０．１ｎｍから約４０ｎｍの厚さと、約１Ｅ１４ｃｍ－３から約１Ｅ１７ｃｍ－３のドーピング濃度とを有する。修正アクセス領域は、いくつかの実施例では、約０．５ｎｍから約１０ｎｍの厚さを有する。
修正アクセス領域は、いくつかの実施例では、バリア層よりも小さいバンドギャップを有する材料の、エピタキシャル半導体層を備える。バリア層は、いくつかの実施例では、ＡｌＧａＮを含み、修正アクセス領域は、バリア層よりも低いＡｌ濃度を有するＡｌＧａＮを含む。いくつかの実施例では、バリア層はＡｌＧａＮを含み、修正アクセス領域はＧａＮを含む。修正アクセス領域は、ｎ型ドーパントでドープされ得る。
修正アクセス領域には、バリア層の、チャネル層とは反対側の上面に存在する電荷キャリアをドレイン・コンタクトに向かって伝導することが可能な電荷放出経路が設けられ得る。
修正アクセス領域は、いくつかの実施例では、ソース・コンタクトとゲート・コンタクトとの間の領域には設けられない。修正アクセス領域は、いくつかの実施例では、ゲート・コンタクトとドレイン・コンタクトとの間の領域内にあり、ソース・コンタクトからドレイン・コンタクトには、全範囲に延在しているわけではない。ゲート・コンタクトは、修正アクセス領域と接触していなくてもよい。
トランジスタ・デバイスは、バリア層内に、ドープされたドレイン領域をさらに備えることができ、ドレイン・コンタクトは、ドレイン領域に接触し、修正アクセス領域は、ドレイン領域に接触している。
いくつかの実施例による、トランジスタ・デバイスを形成する方法は、チャネル層、及びチャネル層上にバリア層を備える、半導体エピタキシャル層構造体を設けるステップであって、バリア層が、チャネル層よりも大きいバンドギャップを有する、半導体エピタキシャル層構造体を設けるステップ、バリア層の、チャネル層とは反対側の上面に、修正アクセス領域を形成するステップ、バリア層上に、ソース・コンタクト及びドレイン・コンタクトを形成するステップ、並びにソース・コンタクトとドレイン・コンタクトとの間に、ゲート・コンタクトを形成するステップを含む。修正アクセス領域は、バリア層よりも低い表面バリア高さを有する材料を含む。
修正アクセス領域を形成するステップは、いくつかの実施例では、バリア層上に犠牲誘電体層を形成するステップと、犠牲誘電体層及びバリア層をアニーリングするステップと、犠牲誘電体層を除去するステップとを含む。犠牲誘電体層は、ＳｉＮ、ＳｉＯｘ、ＡｌＮ、ＡｌＯ、及び／又はＨｆＯを含むことができる。
修正アクセス領域を形成するステップは、いくつかの実施例では、バリア層上に、バリア層よりも小さいバンドギャップを有する材料のエピタキシャル層を、形成するステップを含む。エピタキシャル層は、ｎ型ドーパントでドープされ得る。
修正アクセス領域を形成するステップは、いくつかの実施例では、バリア層の、チャネル層とは反対側の上面に、ｎ型ドーパントを注入するステップを含む。
修正アクセス領域は、いくつかの実施例では、ゲート・コンタクトとドレイン・コンタクトとの間の領域内にあり、ソース・コンタクトとドレイン・コンタクトとの間には、全範囲に延在しているわけではない。
ゲート・コンタクトは、修正アクセス領域と接触していなくてもよい。
この方法は、バリア層内に、ドープされたドレイン領域を形成するステップをさらに含むことができ、ドレイン・コンタクトは、ドレイン領域に接触し、修正アクセス領域は、ドレイン領域に接触する。
さらなる実施例によるトランジスタ・デバイスは、チャネル層、及びチャネル層上にバリア層を備える、半導体エピタキシャル層構造体であって、バリア層が、チャネル層よりも大きいバンドギャップを有する、半導体エピタキシャル層構造体、バリア層上のソース・コンタクト及びドレイン・コンタクト、並びにバリア層上の、ソース・コンタクトとドレイン・コンタクトとの間にある、ゲート・コンタクトを具備する。デバイスは、バリア層の、チャネル層とは反対側の上面に、複数の選択的修正アクセス領域をさらに備える。選択的修正アクセス領域は、バリア層よりも低い表面バリア高さを有する材料を含み、複数の選択的修正アクセス領域は、バリア層上に、ゲート・コンタクトの長さに沿って間隔を置いて配置されている。
トランジスタ・デバイスは、バリア層内に、ドープされたドレイン領域をさらに備えることができ、ドレイン・コンタクトは、ドレイン領域に接触し、選択的修正アクセス領域は、バリア層上の、ゲート・コンタクトとドレイン・コンタクトとの間にある。
選択的修正アクセス領域は、いくつかの実施例では、バリア層の、チャネル層とは反対側の上面に、導電率を高めた領域を備える。選択的修正アクセス領域は、注入領域を備え、注入領域は、バリア層の、チャネル層とは反対側の上面に注入されたドーパントを含むことができる。
選択的修正アクセス領域は、いくつかの実施例では、約０．１ｎｍから約４０ｎｍの厚さと、約１Ｅ１４ｃｍ－３から約１Ｅ１７ｃｍ－３のドーピング濃度とを有する。
選択的修正アクセス領域は、いくつかの実施例では、バリア層よりも小さいバンドギャップを有する材料の、エピタキシャル半導体層を備える。バリア層は、ＡｌＧａＮを含むことができ、選択的修正アクセス領域は、バリア層よりも低いＡｌ濃度を有するＡｌＧａＮを含む。バリア層は、いくつかの実施例では、ＡｌＧａＮを含み、選択的修正アクセス領域は、ＧａＮを含む。
選択的修正アクセス領域は、ｎ型ドーパントでドープされ得る。
選択的修正アクセス領域は、いくつかの実施例では、約０．１ｎｍから約４０ｎｍの厚さと、約１Ｅ１４ｃｍ－３から約１Ｅ１７ｃｍ－３のドーピング濃度とを有することができる。
選択的修正アクセス領域には、バリア層の、チャネル層とは反対側の上面に存在する電荷キャリアをドレイン・コンタクトに向かって伝導することが可能な電荷放出経路が設けられ得る。
ゲート・コンタクトは、選択的修正アクセス領域と接触していなくてもよい。
選択的修正アクセス領域は、いくつかの実施例では、第１の幅ｄ１を有し、バリア層上でゲート・コンタクトの長さに沿って、第２の幅ｄ２だけ間隔を置いて配置されている。第１の幅ｄ１は、約１ミクロンから１００ミクロンの間であってもよく、第２の幅ｄ２は、約１ミクロンから１００ミクロンの間であってもよい。
いくつかの実施例によるトランジスタ・デバイスを形成する方法は、チャネル層、及びチャネル層上にバリア層を備える、半導体エピタキシャル層構造体を設けるステップであって、バリア層が、チャネル層よりも大きいバンドギャップを有する、半導体エピタキシャル層構造体を設けるステップ、バリア層上に、ソース・コンタクト及びドレイン・コンタクトを形成するステップ、バリア層上の、ソース・コンタクトとドレイン・コンタクトとの間に、ゲート・コンタクトを形成するステップ、並びにバリア層の、チャネル層とは反対側の上面に、複数の選択的修正アクセス領域を形成するステップを含む。選択的修正アクセス領域は、バリア層よりも低い表面バリア高さを有する材料を含み、ゲート・コンタクトの長さに沿って間隔を置いて配置されている。
選択的修正アクセス領域を形成するステップは、いくつかの実施例では、バリア層上にマスクを形成するステップであって、マスクが、バリア層の上面のそれぞれの部分を露出させる、複数の開口部を有する、マスクを形成するステップと、開口部によって露出されたバリア層の上面の部分に、選択的修正アクセス領域を形成するステップとを含む。
電荷キャップ放出領域を形成するステップは、マスク及びバリア層上に犠牲誘電体層を形成するステップであって、犠牲誘電体層が、開口部内に延在し、開口部によって露出されたバリア層の上面の部分でバリア層と接触する、犠牲誘電体層を形成するステップと、犠牲誘電体層及びバリア層をアニーリングするステップと、犠牲誘電体層を除去するステップとを含むことができる。
犠牲誘電体層は、いくつかの実施例では、ＳｉＮ、ＳｉＯｘ、ＡｌＮ、ＡｌＯ、及び／又はＨｆＯを含む。
選択的修正アクセス領域を形成するステップは、いくつかの実施例では、開口部によって露出されたバリア層の上面の部分上に、エピタキシャル層を選択的に形成するステップを含み、エピタキシャル層は、バリア層よりも小さいバンドギャップを有する材料を含む。エピタキシャル層は、ｎ型ドーパントでドープされ得る。
選択的修正アクセス領域を形成するステップは、いくつかの実施例では、開口部によって露出されたバリア層の上面の部分に、ｎ型ドーパントを注入するステップを含む。
ゲート・コンタクトは、選択的修正アクセス領域と接触していても、接触してなくてもよい。
この方法は、バリア層内に、ドープされたドレイン領域を形成するステップをさらに含むことができ、ドレイン・コンタクトは、ドレイン領域に接触し、選択的修正アクセス領域は、ドレイン領域に接触する。
選択的修正アクセス領域は、第１の幅ｄ１を有することができ、バリア層上でゲート・コンタクトの長さに沿って、第２の幅ｄ２だけ間隔を置いて配置することができる。第１の幅ｄ１は、約１ミクロンから１００ミクロンの間であってもよく、第２の幅ｄ２は、約１ミクロンから１００ミクロンの間であってもよい。
フィールド・プレートを備える、従来のトランジスタ・デバイスの断面図である。 従来のトランジスタ・デバイスの中間構造体の断面図である。 いくつかの実施例による、ＨＥＭＴデバイスの概略平面図である。 様々な実施例による、ＨＥＭＴデバイス構造体を形成する工程を示す断面図である。 様々な実施例による、ＨＥＭＴデバイス構造体を形成する工程を示す断面図である。 様々な実施例による、ＨＥＭＴデバイス構造体を形成する工程を示す断面図である。 様々な実施例による、ＨＥＭＴデバイス構造体を形成する工程を示す断面図である。 従来のＧａＮ ＨＥＭＴ、及び修正アクセス領域を備えるＧａＮ ＨＥＭＴを具備する、テスト装置での結果を示す図である。 従来のトランジスタのショットキー・バリア高さを、電荷放出キャップ層を備えるトランジスタのショットキー・バリア高さと比較するチャートである。 ＨＥＭＴの表面バリア高さを示すバンド図である。 さらなる実施例による、ＨＥＭＴデバイス構造体を示す断面図である。 さらなる実施例による、ＨＥＭＴデバイス構造体を示す断面図である。 さらなる実施例による、ＨＥＭＴデバイス構造体を示す断面図である。 さらなる実施例による、ＨＥＭＴデバイス構造体を示す断面図である。 従来のＧａＮ ＨＥＭＴ、及び様々な実施例による、選択的修正アクセス領域を備えるＧａＮ ＨＥＭＴを具備する、テスト装置での結果を示す図である。 従来のトランジスタのショットキー・バリア高さを、様々な実施例による、選択的修正アクセス領域を備えるトランジスタのショットキー・バリア高さと比較するチャートである。 様々な実施例による、ＨＥＭＴデバイス構造体を形成する工程を示す断面図である。 様々な実施例による、ＨＥＭＴデバイス構造体を形成する工程を示す断面図である。 様々な実施例による、ＨＥＭＴデバイス構造体を形成する工程を示す断面図である。 いくつかの実施例による、トランジスタ・デバイスを形成する工程を示すブロック図である。 さらなる実施例による、ＨＥＭＴデバイス構造体を形成する工程を示す断面図である。 さらなる実施例による、ＨＥＭＴデバイス構造体を形成する工程を示す断面図である。 さらなる実施例による、ＨＥＭＴデバイス構造体を形成する工程を示す断面図である。 さらなる実施例による、ＨＥＭＴデバイス構造体を形成する工程を示す断面図である。 さらなる実施例による、ＨＥＭＴデバイス構造体を形成する工程を示す断面図である。 さらなる実施例による、ＨＥＭＴデバイス構造体を形成する工程を示す断面図である。 さらなる実施例による、ＨＥＭＴデバイス構造体を形成する工程を示す断面図である。 さらなる実施例による、ＨＥＭＴデバイス構造体を形成する工程を示す断面図である。 さらなる実施例による、ＨＥＭＴデバイス構造体を形成する工程を示す断面図である。 いくつかの実施例による、トランジスタ・デバイスを形成する工程を示すブロック図である。 実施例によるトランジスタ・デバイスを組み込んだ、ＲＦトランジスタ増幅器が使用され得る、複数増幅器回路の概略ブロック図である。 実施例によるトランジスタ・デバイスを組み込んだ、ＲＦトランジスタ増幅器が使用され得る、複数増幅器回路の概略ブロック図である。 実施例によるトランジスタ・デバイスを組み込んだ、ＲＦトランジスタ増幅器が使用され得る、複数増幅器回路の概略ブロック図である。 いくつかの実施例による、ＨＥＭＴトランジスタを備えるＭＭＩＣ増幅器の概略図である。 いくつかの実施例による、ＲＦトランジスタ増幅器ダイ用の例示的なパッケージを示す概略断面図である。 いくつかの実施例による、ＲＦトランジスタ増幅器ダイ用の例示的なパッケージを示す概略断面図である。 様々な相異なる組成を有するＩｎＡｌＧａＮ材料の、バンドギャップ及び格子定数の概略図である。
ここで本発明の概念の実施例を、添付図面と共に説明することにする。本明細書で説明するいくつかの実施例は、自己整合ゲートであり、いくつかの実施例では、フィールド・プレートがゲートと垂直方向に重ならないように、ゲートから横方向に間隔を置いて配置される、フィールド・プレートを備えるトランジスタ・デバイスを提供する。フィールド・プレートは、いくつかの実施例では、凹部領域においてバリア層に向かって凹んでいる。フィールド・プレートは、さらに別の実施例では、デバイスの活性エリアの外側で、デバイスのゲートを越えない接続部を用いて、ソースに接続することができる。
第１、第２、第３などの順序を示す用語は、本明細書では、様々な要素を説明するために使用され得るが、こうした要素は、これらの用語によって限定されるべきではないことも理解されよう。こうした用語は、ある要素を、別の要素から区別するためだけに使用される。例えば、本開示の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。
さらに、関係を表す用語である「下の方の」又は「底部」及び「上の方の」又は「上部」などは、本明細書では、図面に示す、ある要素と別の要素との関係を説明するために、使用することができる。関係を表す用語は、図面に描かれている向きに加えて、デバイスの様々な向きを包含することを意図するものと理解されたい。例えば、図面のうちの１つにあるデバイスがひっくり返されると、要素の「下」側にあると説明されている機構は、その要素の「上」側に向けられることになる。したがって、例示的な用語である「下の方の」は、デバイスの特定の向きに応じて、「下」向きと「上」向きとの両方を説明することができる。同様に、図面のうちの１つにあるデバイスがひっくり返されると、他の要素「より下に」又は他の要素「の下に」あると説明された要素は、この場合、そうした他の要素「より上に」向けられることになる。したがって、例示的な用語である「～より下に」又は「～の下に」は、上向きと下向きとの両方を説明することができる。
本明細書で開示の説明に使用されている用語は、特定の実施例を説明することだけを目的としており、本開示を限定することを意図するものではない。単数形「ａｎ」、及び「ｔｈｅ」は、本開示の説明及び添付の特許請求の範囲で使用される場合、文脈上明らかにそうでないと示していない限り、複数形も同様に含むことを意図している。用語「ａｎｄ／ｏｒ」は、本明細書で使用される場合、１つ又は複数の関連する列挙されたアイテムのありとあらゆる可能な組合せを指し、それらを包含することも理解されたい。この明細書で使用される場合、用語「備える（ｃｏｍｐｒｉｓｅｓ）」及び「備える（ｃｏｍｐｒｉｓｉｎｇ）」は、述べられたステップ、工程、機構、要素、及び／又は構成要素の存在を特定するが、他の１つ又は複数のステップ、工程、機構、要素、構成要素、及び／又はこれらの群の、存在又は追加を排除するものではないことが、さらに理解されよう。
本明細書では、本開示の理想化された実施例の概略図である断面図を参照しながら、本開示の実施例を説明している。したがって、例えば製造技法及び／又は許容誤差の結果である、図の形状からのばらつきが予想されるべきである。本開示の実施例は、したがって、本明細書に示している領域の特定の形状に限定されると解釈すべきではなく、例えば、製造に起因する形状の誤差を含むはずである。図面に示した領域は、本質的に概略的なものであり、領域の形状は、デバイスの領域の実際の形状を示すことを意図しておらず、特に明記していない限り、本開示の範囲を限定することを意図するものではない。さらに図式上の理由から、下記の図面で直線、水平、又は垂直に表示されている線は、多くの場合、傾斜しているか、湾曲しているか、非水平であるか、又は非垂直であろう。さらに、要素の厚さは、本質的に図式的なものであることを意図している。
技術用語及び科学用語を含む、本開示の実施例の開示に使用されているすべての用語は、それ以外に定義されていない限り、関連分野の当業者によって一般に理解されるものと同じ意味を有し、本開示の時点で既知の特定の定義に、必ずしも限定されるものではない。したがって、こうした用語は、その後に作成される同等の用語を含むことができる。一般的に使用される辞書で定義されているような用語は、本明細書及び関連技術の文脈における用語の意味と一致する意味を有するものと解釈すべきであることを、さらに理解されたい。
ＧａＮ ＨＥＭＴデバイスなどの半導体デバイス内にトラップされた電荷は、デバイスによって生成される出力信号に非線形歪みを引き起こす可能性がある。かかる歪みを低減するには、ＨＥＭＴデバイスのバリア層内にトラップされた電荷の存在を低減することが望ましい。特定の理論に制限されることは望まないが、現在、電荷は、デバイスのゲート・コンタクトからＨＥＭＴデバイスのバリア層及び／又はチャネル層に注ぎ込まれ得、かかる電荷が、バリア層にトラップされ得、トラップされた電荷は、デバイスのスイッチング特性に悪影響を与える可能性があると考えられている。いくつかの実施例では、さもなければバリア層及び／又はチャネル層に注ぎ込まれることになる一部の電荷を、その代わりにバリア層の上面に沿ってデバイスのドレイン・コンタクトに伝導することが可能な、電荷放出経路を形成する、低い表面バリア高さ（ＳＢＨ：ｓｕｒｆａｃｅ ｂａｒｒｉｅｒ ｈｅｉｇｈｔ）を有する修正アクセス領域が、バリア層の上面に、又は上面の上に設けられる。修正アクセス領域は、ゲート・コンタクトに対して、ＨＥＭＴのバリア層よりも低い表面バリア高さを有する材料を含む。バリア層及び／又はチャネル層にトラップされる可能性のある電荷の数を減らすことによって、デバイスのスイッチング特性を向上させることができる。
いくつかの実施例によるＧａＮ ＨＥＭＴ構造体１００を、図２に示している。構造体は、図２に示しているように、基板１１０を備え、基板上にチャネル層１２０が形成されている。バリア層１２２は、チャネル層上に形成されている。ドープされたソース及びドレイン領域１２３、１２５が、バリア層１２２内に形成され、チャネル層１２０内に延在することができ、ソース及びドレイン・オーミック・コンタクト（ｏｈｍｉｃ ｃｏｎｔａｃｔ）１２４、１２６がそれぞれ、ソース及びドレイン領域１２３、１２５上に形成されている。
さらに図２に示しているように、低い表面バリア高さ（ＳＢＨ）を有する修正アクセス領域１４０が、ソース領域１２３とドレイン領域１２５との間のデバイスの活性領域内で、バリア層１２２の、チャネル層１２０とは反対側の上面に形成されている。ゲート・コンタクト１３０が、修正アクセス領域１４０上に形成されている。
特定の理論に制限されることは望まないが、修正アクセス領域１４０の存在により、ゲート・コンタクト１３０から注ぎ込まれている可能性がある電荷など、デバイスの電荷移動特性に影響を与える可能性のある、バリア層１２２の表面に存在する電荷が、バリア層１２２及び／又はチャネル層１２０にトラップされるのではなく、ドレイン領域１２５に流れることができる、電荷放出経路が設けられると考えられている。
誘電体膜などのパッシベーション膜１２８が、構造体上に形成され、ゲート・コンタクト１３０が、パッシベーション膜１２８上に形成されている。ゲート・コンタクト１３０は、パッシベーション膜１２８の開口部を通って延在し、修正アクセス領域１４０に接触している。
基板１１０は、例えば４Ｈ型結晶多形の炭化ケイ素であり得る、半絶縁炭化ケイ素（ＳｉＣ）基板であり得る。他の炭化ケイ素の候補となる結晶多形には、３Ｃ、６Ｈ、及び１５Ｒ型結晶多形が含まれる。本発明の概念の特定の実施例では、炭化ケイ素のバルク結晶は、室温で約１×１０５Ω・ｃｍ以上の抵抗率を有する。任意選択のバッファ層、核生成層、及び／又は遷移層（図示せず）を、基板１１０上に設けることができる。例えば、炭化ケイ素基板とデバイスの残りのものとの間に、適切な結晶構造遷移（ｃｒｙｓｔａｌ ｓｔｒｕｃｔｕｒｅ ｔｒａｎｓｉｔｉｏｎ）をもたらすように、ＡｌＮバッファ層が設けられてもよい。
炭化ケイ素を基板材料として使用してもよいが、いくつかの実施例は、サファイア、窒化アルミニウム、窒化アルミニウムガリウム、窒化ガリウム、ケイ素、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰなど、任意の好適な基板を利用してもよい。
さらに図２を参照すると、チャネル層１２０は、上記で説明したようにバッファ層、遷移層、及び／又は核生成層を使用して、基板１１０上に堆積することができる。チャネル層、バッファ核生成層、及び／又は遷移層は、さらに、ＭＯＣＶＤ、又はＭＢＥ若しくはＨＶＰＥなど、当業者に知られている他の技法によって、堆積することができる。
チャネル層１２０は、いくつかの実施例では、ＡｌｘＧａ１－ｘＮなどのＩＩＩ族窒化物であり、ここで０≦ｘ＜１である。ただし、チャネル層１２０の伝導帯端のエネルギーが、バリア層１２２の、チャネル層とバリア層との間の界面における伝導帯端のエネルギーよりも小さいことが条件となる。いくつかの実施例では、ｘ＝０であり、これは、チャネル層１２０がＧａＮであることを示す。チャネル層１２０は、ＩｎＧａＮ、ＡｌＩｎＧａＮなど、他のＩＩＩ族窒化物であってもよい。チャネル層１２０は、ドープされていなくても（「意図せずにドープされていても」）よく、約２０Åを超える厚さに成長させてもよい。チャネル層１２０はさらに、超格子又はＧａＮ、ＡｌＧａＮなどの組合せなど、多層構造であってもよい。
チャネル層１２０は、バリア層１２２のバンドギャップより小さいバンドギャップを有することができ、チャネル層１２０はまた、バリア層１２２より大きい電子親和力を有することができる。バリア層１２２は、いくつかの実施例では、約０．１ｎｍから約４０ｎｍの間の厚さを有する、ＡｌＮ、ＡｌＩｎＮ、ＡｌＧａＮ、又はＡｌＩｎＧａＮである。バリア層１２２は、特定の実施例では、チャネル層１２０とバリア層１２２との間の界面にかなりのキャリア濃度を誘起するのに十分な厚さであり、且つ十分に高いＡｌ成分及びドーピングを有する。
バリア層１２２は、いくつかの実施例では、ＡｌＧａＮ、ＡｌＩｎＧａＮ、及び／若しくはＡｌＮ、又はこれらの層の組合せである。バリア層１２２は、例えば、約０．１ｎｍから約４０ｎｍの厚さであってもよいが、バリア層内での亀裂又は実質的な欠陥の形成を引き起こすほど厚くはない。バリア層１２２は、いくつかの実施例では、ドープされていないか、又はｎ型ドーパントで約１０１９ｃｍ－３未満の濃度にドープされている。バリア層１２２は、本発明の概念のいくつかの実施例では、ＡｌｘＧａ１－ｘＮであり、ここで０＜ｘ≦１である。特定の実施例では、アルミニウム濃度は、約２５％である。しかし、バリア層１２２は、本発明の概念の他の実施例では、約５％から約１００％の間のアルミニウム濃度を有する、ＡｌＧａＮを含む。アルミニウム濃度は、本発明の概念の特定の実施例では、約１０％より大きい。
ゲート・コンタクト１３０は、図２に示しているような「Ｔ」型ゲートであり得、従来の製造技法を使用して製造することができる。ゲート・コンタクト１３０は、従来の製造技法を使用して製造することができる。好適なゲート材料は、バリア層の組成によって異なり得る。いくつかの実施例では、窒化物系半導体材料にショットキー接触させることができる、Ｎｉ、Ｐｔ、ＮｉＳｉＸ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗ、及び／又はＷＳｉＮなど、従来の材料を使用することができる。
パッシベーション層１２８は、ＳｉＮ層であり得る。任意選択で、パッシベーション層を備える構造体を、窒素環境の中で１００℃から１２００℃の温度でアニーリングし、注入されたドーパントを活性化することができる。
修正アクセス領域１４０は、様々なやり方で形成することができる。修正アクセス領域１４０を形成するいくつかの選択肢を、例えば、図３Ａから図３Ｄに示している。図３Ａを参照すると、いくつかの実施例では、チャネル層１２０上にバリア層１２２を形成した後、バリア層１２２上に犠牲膜１５２を形成する。犠牲膜１５２は、バリア層１２２とは相異なる化学量論組成を有する、誘電体膜であり得る。犠牲膜１５２は、特定の実施例では、ＳｉＮ、ＳｉＯｘ、ＡｌＮ、ＡｌＯ、ＨｆＯなどの誘電体材料を含むことができる。犠牲膜１５２は、ドープされていてもドープされていなくてもよく、約１０ｎｍから約２００ｎｍの厚さを有してもよい。
犠牲膜１５２を配置した状態で、構造体を熱１５４にさらすことにより、構造体をアニーリングする。構造体は、約１００℃から約１２００℃の温度で、約１０秒から約１時間アニーリングすることができる。アニーリングは、窒素、アルゴン、又は別の不活性ガスなどの雰囲気中で、実行することができる。
修正アクセス領域１４０は、アニーリング中に、バリア層１２２の表面に形成される。修正アクセス領域１４０は、バリア層１２２内に、約０．１ｎｍから約４０ｎｍ延在することができる。修正アクセス領域は、特定の実施例では、バリア層１２２内に、約０．５ｎｍから約１０ｎｍ延在することができる。
次いで、例えばＨＦエッチング又は他の剥離プロセスを使用して犠牲膜１５２を剥離し、バリア層１２２の表面を洗浄し、修正アクセス領域１４０を所定の位置に残す。次いで、デバイス製造の残りの工程（例えば、ソース／ドレイン領域１２３、１２５、ソース／ドレイン・コンタクト１２４、１２６、パッシベーション層１２８、ゲート１３０、及び他の誘電体／金属被覆層の形成）を実行する。
図３Ｂを参照すると、修正アクセス領域１４０は、一部の実施例では、バリア層１２２上のエピタキシャル層として形成することができる。修正アクセス領域１４０は、例えば、バリア層１２２よりも小さいバンドギャップを有する、ＩＩＩ族窒化物ベース材料の薄いエピタキシャル層として形成することができる。修正アクセス領域１４０は、特定の実施例では、修正アクセス領域１４０がバリア層１２２よりも小さいバンドギャップを有するようになる、Ｉｎ、Ａｌ、及びＧａの相対濃度を有する、ＩｎＡｌＧａＮのエピタキシャル層として形成することができる。ＩｎＡｌＧａＮ材料中のＩｎ、Ａｌ、及びＧａの濃度と、材料のバンドギャップとの関係を、例えば、様々な相異なる組成（すなわち、Ｉｎ、Ａｌ、及びＧａの相異なる相対レベル）を有するＩｎＡｌＧａＮ材料の、バンドギャップ及び格子定数の概略図である、図１２に示している。図１２からわかるように、材料のバンドギャップは、材料中のＡｌの割合が増加するにつれて、概ねＡｌＮの６ｅＶを超える大きさまで増加する一方、材料のバンドギャップは、材料中のＩｎの割合が増加するにつれて、ＩｎＮの２ｅＶ未満まで低下する。
修正アクセス領域１４０は、いくつかの実施例では、ＧａＮ又はＩｎＧａＮを含むことができる。修正アクセス領域１４０は、約０．１ｎｍから約４０ｎｍ、いくつかの実施例では約０．５ｎｍから約１０ｎｍの厚さを有してもよく、ドープされていてもドープされていなくてもよい。修正アクセス領域１４０は、いくつかの実施例では、高濃度にドープされたＡｌＧａＮ（例えば、約１Ｅ１４ｃｍ－３を超えるドーピング濃度でドープされたＡｌＧａＮ）を含んでもよい。さらに別の実施例では、電荷放出キャップ層１４０は、ケイ素などのｎ型ドーパントを、約１Ｅ１４ｃｍ－３から１Ｅ１７ｃｍ－３の間のドーピング濃度でドープすることができ、バリア層１２２と同じ又は類似のバンドギャップを有することができる。
図３Ｃを参照すると、修正アクセス領域１４０は、バリア層１２２にドーパント・イオン１５６を注入することによって、形成することができる。例えば、ケイ素などのｎ型ドーパント１５６をバリア層１２２の表面に注入し、バリア層１２２の表面に導電率を高めた領域を形成することにより、修正アクセス領域１４０を形成することができる。修正アクセス領域１４０は、バリア層１２２内の注入領域として形成される場合、約１Ｅ１４ｃｍ－３から約１Ｅ１７ｃｍ－３のドーピング濃度を有することができ、約０．１ｎｍから約４０ｎｍの厚さを有することができる。
好適な電荷放出キャップ層１４０は、ケイ素イオンをバリア層１２２内に、約１０ｋｅＶから約１００ｋｅＶの注入エネルギーで、１Ｅ１４ｃｍ－３から約１Ｅ１７ｃｍ－３のドーピング濃度で層を形成するのに好適な量だけ注入することにより、バリア層１２２内に形成することができる。
いくつかの実施例によれば、修正アクセス領域１４０の存在により、トランジスタのスイッチング速度を向上させることができる。例えば、図４Ａは、従来のＧａＮ ＨＥＭＴトランジスタ及び本明細書で説明している修正アクセス領域１４０を備える、ＧａＮ ＨＥＭＴトランジスタを具備するテスト装置での結果を示し、一方図４Ｂは、従来のトランジスタのショットキー・バリア高さを、本明細書で説明している修正アクセス領域１４０を備えるトランジスタのショットキー・バリア高さと比較している。
図４Ａを参照すると、修正アクセス領域１４０のないデバイス（上の方のグラフ）及び修正アクセス領域１４０を備えるデバイス（下の方のグラフ）に、ＲＦパルスを入力した。具体的には、入出力整合ネットワーク回路及び負荷を、適切なバイアス条件下で設定し、各デバイスのゲート端子にＲＦパルスを入力して、デバイスの過渡的な挙動をテストした。結果として得られた出力波形を、右側に示している。
修正アクセス領域１４０のないデバイスは、印加されたＲＦパルス信号の開始時に、著しいドレイン電流降下（回復前の遅れ）を示し、これは、欠陥に関連するトラップされた電荷による影響を受けていると考えられる。具体的には、電荷放出キャップ層１４０のないデバイスは、数ミリ秒の回復時定数（τ）を示したが、電荷放出キャップ層１４０を備えるデバイスは、数マイクロ秒の著しくより短い回復時定数（τ）を示した。しかし、図４Ａに見られるように、修正アクセス領域１４０を備えるデバイスは、若干の望ましからざる、出力信号のオーバーシュートも示した。
図４Ｂを参照すると、修正アクセス領域１４０を備えるデバイスは、修正アクセス領域１４０のないデバイスよりも、平均ショットキー・バリア高さが低く、これは望ましくない可能性がある。例えば、ショットキー・バリアの高さの低下が、図４Ａで明らかな、オーバーシュートの原因である可能性がある。
図４Ｃは、バリア層１２２の表面における、フェルミ準位ＥＦと伝導帯ＥＣとの間のエネルギー・バリアである、ＨＥＭＴデバイスの表面バリア高さを示している。図４Ｃに見られるように、デバイスの表面バリア高さを低くすることにより、さもなければバリア層１２２内にトラップされることになるキャリアは、バリア層１２２とチャネル層１２０との間の２ＤＥＧ領域に移動可能となり得、キャリアを、デバイスのドレインに伝導できると考えられる。この影響を排するために、いくつかの実施例では、デバイスのソース領域１２３とドレイン領域１２５との間のデバイス活性領域の選択部分だけに、選択的修正アクセス領域を設ける。具体的には、いくつかの実施例では、修正アクセス領域１４０によって設けられる電荷放出経路を、ゲート・コンタクトとドレイン・コンタクトとの間の領域に局所化することにより、欠点を克服することができる。図５Ａを参照すると、ＧａＮ ＨＥＭＴデバイス２００には、ゲート・コンタクト１３０とドレイン領域１２５との間の領域（図５Ａでは、Ｇ－Ｄ領域と示されている）内だけに設けられた選択的修正アクセス領域２４０によって、局所化された電荷放出経路が設けられる。選択的修正アクセス領域２４０は、特定の実施例では、ゲート・コンタクト１３０の下に延在しなくてもよく、これによりゲート・コンタクト１３０が、バリア層１２２に直接接触する。
選択的修正アクセス領域２４０は、ゲート・コンタクト１３０の下、並びにゲート・コンタクト１３０とソース領域１２３との間の、バリア層１２２の部分と比べて、低くなった表面バリア高さを有することができる。選択的修正アクセス領域２４０を選択的に設けることにより、デバイスの過渡的な挙動ばかりでなく、デバイスのショットキー・バリア高さも改善することができる。選択的修正アクセス領域２４０は、いくつかの実施例では、図３Ｂに示した実施例と同様に、低ＳＢＨエピタキシャル層１４０のマスキング及び選択的エピタキシャル成長によって、形成することができる。
図５Ｂを参照すると、いくつかの実施例では、選択的修正アクセス領域２４２は、バリア層１２２内の、ゲート・コンタクト１３０とドレイン領域１２５との間の設けることができる。アニーリングの前に、選択的犠牲膜１６２を選択的に形成すること（図３Ｄに示しているように）、例えば、アニーリングの前に、図３Ａの犠牲膜１５２をマスキングし、エッチングして、図３Ｄの選択的犠牲膜１６２を形成することにより、選択的修正アクセス領域２４２を形成することができる。アニーリングの前に、選択的犠牲膜１６２の上に保護膜１６４を形成することができる。さらなる実施例では、図３Ｃを参照すると、選択的修正アクセス領域２４２は、マスキング及びバリア層１２２内へのイオン１５６の選択的注入により、形成することができる。
図５Ｃを参照すると、さらなる実施例による、ＧａＮ ＨＥＭＴ構造体２００Ｃを示している。ＧａＮ ＨＥＭＴ構造体２００Ｃでは、低くなった表面バリア高さを有する修正アクセス領域２４４が、ソース領域１２３とゲート・コンタクト１３０との間のＳ－Ｇ領域内だけに設けられている（ゲート・コンタクト１３０の下には設けられていない）。したがって、図５Ｃに示しているデバイスは、ゲート・コンタクト１３０とバリア層１２２との間で、高いショットキー・バリアを維持しながら、ソース・コンタクト１２４とゲート・コンタクト１３０との間の領域に、低くなった表面バリア高さを有することができる。図５Ｃには示していないが、修正アクセス領域２４４は、図５Ｂに関して上記で説明したように、バリア層１２２内の表面領域として形成されてもよいことが理解されよう。
図５Ｄを参照すると、さらなる実施例による、ＧａＮ ＨＥＭＴ構造体２００Ｄを示している。ＧａＮ ＨＥＭＴ構造体２００Ｃでは、低くなった表面バリア高さを有する第１の修正アクセス領域２４６が、Ｓ－Ｇ領域の、ソース領域１２３とゲート・コンタクト１３０との間に設けられ（ただし、ゲート・コンタクト１３０の下にはない）、低くなった表面バリア高さを有する第２の修正アクセス領域２４８が、Ｇ－Ｄ領域の、ゲート・コンタクト１３０とドレイン領域１２５との間に設けられている（ただし、ゲート・コンタクト１３０の下にはない）。したがって、図５Ｄに示しているデバイスは、ゲート・コンタクト１３０とバリア層１２２との間で、高いショットキー・バリアを維持しながら、ソース・コンタクト１２４とゲート・コンタクト１３０との間の領域、並びにゲート・コンタクト１３０とドレイン・コンタクト１２６との間の領域で、低くなった表面バリア高さを有することができる。図５Ｄには示していないが、図５Ｂに関して上記で説明したように、第１の修正アクセス領域２４６及び第２の修正アクセス領域２４８の一方又は両方が、バリア層１２２内の表面領域として形成されてもよいことが理解されよう。
Ｇ－Ｄ領域における選択的修正アクセス領域２４０又は領域２４２の存在により、ドレイン電流の望ましからざるオーバーシュートを引き起こすことなく、いくつかの実施例によるトランジスタのスイッチング速度を高めることができる。例えば、図６Ａは、従来のＧａＮ ＨＥＭＴトランジスタ、ソース領域１２３とドレイン領域１２５との間の、活性領域全体にわたる修正アクセス領域１４０を備えるＧａＮ ＨＥＭＴトランジスタ、並びにＧ－Ｄ領域だけに選択的修正アクセス領域２４０を備えるＧａＮ ＨＥＭＴトランジスタを具備する、テスト装置での結果を示している。図６Ｂは、従来のトランジスタのショットキー・バリア高さを、修正アクセス領域１４０を備えるトランジスタ、及び本明細書で説明した、Ｇ－Ｄ領域だけに選択的修正アクセス領域２４０を備えるトランジスタの、ショットキー・バリア高さと比較している。
図６Ａを参照すると、修正アクセス領域のないデバイス（上の方のグラフ）、全体に修正アクセス領域１４０を備えるデバイス（中央のグラフ）、及び選択的修正アクセス領域２４０を備えるデバイス（下の方のグラフ）に、ＲＦパルスを入力した。具体的には、入出力整合ネットワーク回路及び負荷を、適切なバイアス条件下で設定し、各デバイスのゲート端子にＲＦパルスを入力して、デバイスの過渡的な挙動をテストした。結果として得られた出力波形を、右側に示している。
部分選択的修正アクセス領域２４０を備えるデバイスは、約数マイクロ秒の回復時定数（τ）を示した。これは、全体に修正アクセス領域１４０を備えるデバイスの性能に匹敵する。しかし、図６Ａに見られるように、部分選択的修正アクセス領域２４０を備えるデバイスでは、出力信号の明らかなオーバーシュートは、示されなかった。さらに、図６Ｂを参照すると、選択的修正アクセス領域２４０を備えるデバイスは、修正アクセス領域のないデバイスと同様の、ショットキー・バリア高さを有していた。
選択的修正アクセス領域２４０、２４２の選択的形成を、図７Ａから図７Ｃに示している。例えば、図７Ａを参照すると、基板１１０上にチャネル層１２０及びバリア層１２２を形成した後、エピタキシャル成長マスク７０２を、バリア層１２２の上面上の、デバイスのＳ－Ｇ領域に相当する領域（図５Ａ）内に、選択的に形成することができる。エピタキシャル成長マスク７０２は、バリア層の表面の、デバイスのＧ－Ｄ領域に相当する一部を露出させる。次いで、バリア層１２２の露出部分上にエピタキシャル層を選択的に形成し、選択的修正アクセス領域２４０を形成する。
図７Ｂを参照すると、いくつかの実施例では、注入マスク７０４を、バリア層１２２の上面上の、デバイスのＳ－Ｇ領域に相当する領域内に選択的に形成する。注入マスク７０４は、バリア層の表面の、デバイスのＧ－Ｄ領域に相当する一部を露出させる。次いで、バリア層１２２の露出された表面にドーパント・イオン７５６を注入し、選択的修正アクセス領域２４０を形成する。
図７Ｃを参照すると、いくつかの実施例では、犠牲層７０８を、バリア層１２２の上面上の、デバイスのＧ－Ｄ領域に相当する領域内に選択的に形成する。注入マスク７０４は、バリア層の表面の、デバイスのＳ－Ｇ領域に相当する一部を露出させる。次いで、構造体をアニーリング７５４し、選択的修正アクセス領域２４２を形成する。アニーリングの際のバリア層の表面脱離を防止するために、アニーリング前に、表面保護層（図示せず）を犠牲層の上に形成してもよい。次いで、例えばエッチングによって、犠牲層を除去する。
選択的修正アクセス領域２４０は、いくつかの実施例では、ゲート・コンタクト１３０とドレイン領域１２５との間の、Ｇ－Ｄ領域全体を満たさなくてもよい。例えば、複数の修正アクセス領域を、バリア層１２２の上面上に形成してもよく、ゲートの長さに沿って、間隔を置いて配置してもよい。複数の修正アクセス領域の使用により、領域の寸法設定及び配置によって、バリア層１２２の表面からドレイン領域１２５へ電荷放出する、導電率を制御する仕組みを実現することができる。
図７Ｄは、トランジスタ・デバイスを形成する方法を示している。この方法は、チャネル層と、チャネル層上にバリア層とを備える、半導体エピタキシャル層構造体を設けるステップを含み、バリア層は、チャネル層よりも大きいバンドギャップを有する（ブロック７２２）。修正アクセス領域が、バリア層の、チャネル層とは反対側の上面に形成される（ブロック７２４）。ソース・コンタクト及びドレイン・コンタクトが、バリア層上に形成され（ブロック７２６）、ゲート・コンタクトが、ソース・コンタクトとドレイン・コンタクトとの間に形成される（ブロック７２８）。修正アクセス領域は、ゲート・コンタクトに対して、バリア層よりも低い表面バリア高さを有する材料を含む。
修正アクセス領域を形成するステップは、バリア層上に犠牲誘電体層を形成するステップと、犠牲誘電体層及びバリア層をアニーリングするステップと、犠牲誘電体層を除去するステップとを含むことができる。犠牲誘電体層は、ＳｉＮ、ＳｉＯｘ、ＡｌＮ、ＡｌＯ、及び／又はＨｆＯを含むことができる。
修正アクセス領域を形成するステップは、バリア層上に、バリア層よりも小さいバンドギャップを有する材料のエピタキシャル層を、形成するステップを含むことができる。エピタキシャル層は、ｎ型ドーパントでドープされ得る。
修正アクセス領域を形成するステップは、いくつかの実施例では、バリア層の、チャネル層とは反対側の上面に、ｎ型ドーパントを注入するステップを含む。
修正アクセス領域は、いくつかの実施例では、ゲート・コンタクトとドレイン・コンタクトとの間の領域内にあり、ソース・コンタクトとドレイン・コンタクトとの間には、全範囲に延在しているわけではない。ゲート・コンタクトは、いくつかの実施例では、バリア層への非オーミック接触を形成し、修正アクセス領域とは接触していない。
この方法は、バリア層内に、ドープされたドレイン領域を形成するステップをさらに含むことができ、ドレイン・コンタクトは、ドレイン領域に接触し、修正アクセス領域は、ドレイン領域に接触している。
図８Ａから図８Ｆは、様々なさらなる実施例による、ＨＥＭＴデバイスを形成する工程を示している。図８Ａから図８Ｆは、ＨＥＭＴデバイス構造体のＧ－Ｄ領域に、修正アクセス領域を形成する工程を示している。しかし、図５Ｃに示したようにＳ－Ｇ領域に、又は図５Ｄに示したようにＨＥＭＴデバイス構造体のＳ－Ｇ領域とＧ－Ｄ領域との両方に、修正アクセス領域を形成するために、同様の工程を実行できることが理解されよう。
図８Ａは、基板１１０、チャネル層１２０、及びバリア層１２２を備えるＧａＮ ＨＥＭＴデバイスの前駆体構造体の、図８Ａの構造体の平面図である図８Ｂの線Ａ－Ａに沿って裁断された、断面図である。マスク８０３は、バリア層１２２の表面の複数の領域１２２Ａを露出させるように、バリア層１２２の上面上に形成される。領域１２２Ａは、前駆体構造体のＧ－Ｄ領域にわたって延在する。領域１２２Ａは、それぞれ、１ミクロンから１００ミクロンであり得る、幅ｄ１及びｄ２を有する。領域１２２Ａの数は、デバイスの全体的なゲート幅と共に、ｄ１及びｄ２の値によって変わり得る。領域１２２Ａは、図８Ｂでは長方形で示されているが、任意の所望の形状を有することができることが理解されよう。
図８Ｃ及び図８Ｄを参照すると、犠牲膜８０５が、マスク層の上、及びバリア層上の領域１２２Ａ内に形成される。犠牲膜８０５は、図３Ａに関連して上記で説明した犠牲膜１５２の組成と、同様の組成を有することができる。次いで、図３Ａに関連して上記で説明したのと同様のやり方で、構造体をアニーリング８５４し、バリア層１２２の表面の露出された領域１２２Ａに、複数の領域８４２を形成する。
図８Ｅを参照すると、いくつかの実施例では、領域８４２は、バリア層１２２の表面の露出された領域１２２Ａにイオン８５６を注入することにより、形成することができる。
図８Ｆを参照すると、いくつかの実施例では、領域８４２は、バリア層上の、露出された領域１２２Ａ内での選択的エピタキシャル成長によって、形成することができる。
図８Ｇ－１を参照すると、いくつかの実施例では、領域１２２Ｂは、ソース・コンタクトとドレイン・コンタクトとの間の全長をカバーするよう形成でき、これにより選択的修正アクセス領域８４２は、デバイスのＧ－Ｄ領域だけでなくＳ－Ｇ領域にも形成される。
図８Ｇ－２を参照すると、いくつかの実施例では、領域１２２Ｂは、ソース・コンタクトとゲート・コンタクトとの間に形成でき、これにより選択的修正アクセス領域８４２は、デバイスのＳ－Ｇ領域に形成される。
図８Ｇ－３を参照すると、いくつかの実施例では、領域１２２Ｂは、ソース・コンタクトとドレイン・コンタクトとの間に形成できるが、ゲート・コンタクトの下には形成せず、これにより選択的修正アクセス領域８４２は、デバイスのＳ－Ｇ領域及びＧ－Ｄ領域内に形成されるが、ゲート・コンタクトの下には形成されない。
図８Ｈは、トランジスタ・デバイスを形成する方法を示している。この方法は、チャネル層と、チャネル層上にバリア層とを備える、半導体エピタキシャル層構造体を設けるステップを含み、バリア層は、チャネル層よりも大きいバンドギャップを有する（ブロック８０２）。この方法はさらに、ソース・コンタクト及びドレイン・コンタクトを、バリア層上に形成するステップ（ブロック８０４）、並びにゲート・コンタクトを、バリア層上の、ソース・コンタクトとドレイン・コンタクトとの間に形成するステップ（ブロック８０６）を含む。この方法は、バリア層の、チャネル層とは反対側の上面に、複数の選択的修正アクセス領域を形成するステップ（ブロック８０８）をさらに含む。選択的修正アクセス領域は、ゲート・コンタクトに対して、バリア層よりも低い表面バリア高さを有する材料を含み、複数の電荷放出キャップ領域は、ゲート・コンタクトの長さに沿って間隔を置いて配置される。
選択的修正アクセス領域を形成するステップは、バリア層上にマスクを形成するステップであって、マスクが、バリア層の上面のそれぞれの部分を露出させる複数の開口部を有する、マスクを形成するステップと、開口部によって露出されたバリア層の上面の部分に、選択的修正アクセス領域を形成するステップとを、含むことができる。
選択的修正アクセス領域を形成するステップは、マスク及びバリア層上に犠牲誘電体層を形成するステップであって、犠牲誘電体層が、開口部内に延在し、開口部によって露出されたバリア層の上面の部分でバリア層と接触する、犠牲誘電体層を形成するステップと、犠牲誘電体層及びバリア層をアニーリングするステップと、犠牲誘電体層を除去するステップとを含むことができる。犠牲誘電体層は、ＳｉＮ、ＳｉＯｘ、ＡｌＮ、ＡｌＯ、及び／又はＨｆＯを含むことができる。
選択的修正アクセス領域を形成するステップは、いくつかの実施例では、開口部によって露出されたバリア層の上面の部分上に、エピタキシャル層を選択的に形成するステップを含むことができ、エピタキシャル層は、バリア層よりも小さいバンドギャップを有する材料を含む。エピタキシャル層は、ｎ型ドーパントでドープされ得る。
選択的修正アクセス領域を形成するステップは、いくつかの実施例では、開口部によって露出されたバリア層の上面の部分に、ｎ型ドーパントを注入するステップを含む。
ゲート・コンタクトは、いくつかの実施例では、バリア層への非オーミック接触を形成し、電荷放出キャップ領域とは接触していない。
この方法は、バリア層内に、ドープされたドレイン領域を形成するステップをさらに含むことができ、ドレイン・コンタクトは、ドレイン領域に接触し、電荷放出キャップ領域は、ドレイン領域に接触する。
選択的修正アクセス領域は、第１の幅ｄ１を有することができ、バリア層上でゲート・コンタクトの長さに沿って、第２の幅ｄ２だけ間隔を置いて配置することができる。
第１の幅ｄ１は、約１ミクロンから１００ミクロンの間であってもよく、第２の幅ｄ２は、約１ミクロンから１００ミクロンの間であってもよい。
本明細書で説明している、選択的修正アクセス領域を備えるトランジスタ・デバイスは、多種多様な相異なる周波数帯域で動作する増幅器で、使用することができる。いくつかの実施例では、本明細書で説明しているようなトランジスタ・デバイスを組み込んだ、ＲＦトランジスタ増幅器は、１ＧＨｚを超える周波数で動作するよう構成され得る。ＲＦトランジスタ増幅器は、他の実施例では、２．５ＧＨｚを超える周波数で動作するよう構成され得る。ＲＦトランジスタ増幅器は、さらに他の実施例では、３．１ＧＨｚを超える周波数で動作するよう構成され得る。ＲＦトランジスタ増幅器は、さらに追加の実施例では、５ＧＨｚを超える周波数で動作するよう構成され得る。ＲＦトランジスタ増幅器は、いくつかの実施例では、２．５～２．７ＧＨｚ、３．４～４．２ＧＨｚ、５．１～５．８ＧＨｚ、１２～１８ＧＨｚ、１８～２７ＧＨｚ、２７～４０ＧＨｚ、若しくは４０～７５ＧＨｚの周波数帯域、又はこれらの周波数帯域の一部のうちの、少なくとも１つで動作するよう構成され得る。
本発明の概念の実施例を、ＨＥＭＴデバイスに関連して上記で論じてきたが、本明細書で説明している本発明の概念は、ＭＯＳＦＥＴ、ＤＭＯＳトランジスタ、及び／又は横方向拡散ＭＯＳ（ＬＤＭＯＳ：ｌａｔｅｒａｌｌｙ ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタなどの、他のタイプの半導体デバイスにも適用できることが理解されよう。
本明細書で説明されているトランジスタ・デバイスを組み込んだＲＦトランジスタ増幅器は、独立型のＲＦトランジスタ増幅器及び／又は複数のＲＦトランジスタ増幅器で、使用することができる。いくつかの実施例によるＲＦトランジスタ増幅器が、複数の増幅器を備える用途で、どのように使用され得るかの実例について、図９Ａ～図９Ｃを参照して論じることにする。
図９Ａを参照すると、電気的に直列に接続された前置増幅器１０１０及び主増幅器１０３０を備える、ＲＦトランジスタ増幅器１０００Ａを概略的に示している。ＲＦトランジスタ増幅器１０００Ａは、図９Ａに示しているように、ＲＦ入力１００１、前置増幅器１０１０、段間インピーダンス整合ネットワーク１０２０、主増幅器１０３０、及びＲＦ出力１００２を備える。段間インピーダンス整合ネットワーク１０２０は、前置増幅器１０１０の出力と主増幅器１０３０の入力との間の、インピーダンス整合を向上させる回路を形成するために、例えば、任意の適切な構成で配置されたインダクタ及び／又はキャパシタを備えることができる。ＲＦトランジスタ増幅器１０００Ａは、図９Ａには示されていないが、ＲＦ入力１００１と前置増幅器１０１０との間に挿入される入力整合ネットワーク、並びに／又は主増幅器１０３０とＲＦ出力１００２との間に挿入される出力整合ネットワークを、さらに備えることができる。実施例によるＲＦトランジスタ増幅器は、前置増幅器１０１０及び主増幅器１０３０のいずれか又は両方を実現するために、使用することができる。
図９Ｂを参照すると、ＲＦ入力１００１、一対の前置増幅器１０１０－１、１０１０－２、一対の段間インピーダンス整合ネットワーク１０２０－１、１０２０－２、一対の主増幅器１０３０－１、１０３０－２、及びＲＦ出力１００２を備える、ＲＦトランジスタ増幅器１０００Ｂを概略的に示している。分配器１００３及び合成器１００４も設けられている。（電気的に直列に接続されている）前置増幅器１０１０－１及び主増幅器１０３０－１は、（電気的に直列に接続されている）前置増幅器１０１０－２及び主増幅器１０３０－２と、電気的に並列に配置されている。ＲＦトランジスタ増幅器１０００Ｂは、図９ＡのＲＦトランジスタ増幅器１０００Ａと同様に、ＲＦ入力１００１と前置増幅器１０１０－１、１０１０－２との間に挿入される入力整合ネットワーク、並びに／又は主増幅器１０３０－１、１０３０－２とＲＦ出力と１００２との間に挿入される出力整合ネットワークを、さらに備えることができる。
図９Ｃに示しているように、いくつかの実施例によるＲＦトランジスタ増幅器は、ドハティ増幅器を実現するために使用することもできる。ドハティ増幅器回路は、当技術分野で知られているように、第１及び第２（又はそれ以上）の電力合成増幅器を備える。第１の増幅器は、「主」増幅器又は「キャリア」増幅器と呼ばれ、第２の増幅器は、「ピーキング」増幅器と呼ばれる。２つの増幅器は、別々にバイアスすることができる。例えば、１つの一般的なドハティ増幅器の実施態様では、主増幅器は、ＡＢ級増幅器又はＢ級増幅器を含むことができ、一方ピーキング増幅器は、Ｃ級増幅器であり得る。ドハティ増幅器は、飽和レベルからバックオフをとった電力レベルで動作する場合に平衡増幅器よりも効率的に動作することができる。ドハティ増幅器に入力されたＲＦ信号は、（例えば、直交合成器を使用して）分配され、２つの増幅器の出力が合成される。主増幅器は最初に（すなわち、より低い入力電力レベルで）オンになるよう構成されているため、主増幅器だけが、より低い電力レベルで動作することになる。入力電力レベルが飽和レベルに向かって増加すると、ピーキング増幅器がオンになり、入力ＲＦ信号は、主増幅器とピーキング増幅器との間で分配される。
ドハティＲＦトランジスタ増幅器１０００Ｃは、図９Ｃに示しているように、ＲＦ入力１００１、入力分配器１００３、主増幅器１０４０、ピーキング増幅器１０５０、出力合成器１００４、及びＲＦ出力１００２を備える。ドハティＲＦトランジスタ増幅器１０００Ｃは、ピーキング増幅器１０５０の入力に９０°トランス１００７を備え、主増幅器１０４０の入力に９０°トランス１００５を備え、任意選択で、入力整合ネットワーク及び／又は出力整合ネットワークを備えることができる（図示せず）。主増幅器１０４０及び／又はピーキング増幅器１０５０は、上記で説明した、実施例によるＲＦトランジスタ増幅器のいずれかを使用して、実現することができる。
実施例によるＲＦトランジスタ増幅器は、個別のデバイスとして形成されてもよく、又はモノリシック・マイクロ波集積回路（ＭＭＩＣ：Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の一部として形成されてもよい。ＭＭＩＣは、特定の機能用に、すべての回路が単一の半導体チップに集積された、無線及び／又はマイクロ波周波数の信号で動作する集積回路を指す。例示的なＭＭＩＣデバイスは、関連する整合回路、給電ネットワークなどを備えるトランジスタ増幅器であり、これらはすべて、共通の基板上で実現される。ＭＭＩＣトランジスタ増幅器は、典型的には、並列接続された複数のユニット・セルＨＥＭＴトランジスタを備える。
図１０は、本発明の概念の実施例による、ＭＭＩＣ ＲＦトランジスタ増幅器４００の平面図である。ＭＭＩＣ ＲＦトランジスタ増幅器４００は、図１０に示しているように、パッケージ４１０内に収容された集積回路チップ４３０を備える。パッケージ４１０は、集積回路チップ４３０を囲繞し、保護する、保護性筐体を備えることができる。パッケージ４１０は、例えば、セラミック材料で形成されてもよい。
パッケージ４１０は、入力リード４１２及び出力リード４１８を備える。入力リード４１２は、例えばはんだづけによって、入力リード用パッド４１４に取り付けることができる。１本又は複数の入力接合ワイヤ４２０は、入力リード用パッド４１４を集積回路チップ４３０上の入力接合パッドに電気的に接続することができる。集積回路チップ４３０は、入力給電ネットワーク４３８、入力インピーダンス整合ネットワーク４５０、第１のＲＦトランジスタ増幅段４６０、中間インピーダンス整合ネットワーク４４０、第２のＲＦトランジスタ増幅段４６２、出力インピーダンス整合段４７０、及び出力給電ネットワーク４８２を備える。
パッケージ４１０は、例えばはんだづけによって出力リード用パッド４１６に接続された、出力リード４１８をさらに備える。１本又は複数の出力接合ワイヤ４９０は、出力リード用パッド４１６を集積回路チップ４３０上の出力接合パッドに電気的に接続することができる。第１のＲＦトランジスタ増幅段４６０及び／又は第２のＲＦトランジスタ増幅段４６２は、本発明の概念の実施例による、ＲＦトランジスタ増幅器のいずれかを使用して実現することができる。
本発明の概念の実施例によるＲＦトランジスタ増幅器は、多様な相異なる周波数帯域で動作するよう設計することができる。こうしたＲＦトランジスタ増幅器ダイは、いくつかの実施例では、０．６～２．７ＧＨｚ、３．４～４．２ＧＨｚ、５．１～５．８ＧＨｚ、１２～１８ＧＨｚ、１８～２７ＧＨｚ、２７～４０ＧＨｚ、若しくは４０～７５ＧＨｚの周波数帯域、又はこれらの周波数帯域の一部のうちの、少なくとも１つで動作するよう構成され得る。本発明の概念の実施例による技法は、１０ＧＨｚ以上の周波数で動作するＲＦトランジスタ増幅器にとって特に有利であり得る。
図１１Ａ及び図１１Ｂは、それぞれ、パッケージ化されたＲＦトランジスタ増幅器６００Ａ及び６００Ｂを実現するために、本発明の概念の実施例によるＲＦトランジスタ増幅器ダイをパッケージ化できる、いくつかの例示的なやり方を示す、概略断面図である。
図１１Ａは、パッケージ化された、ＩＩＩ族窒化物ベースのＲＦトランジスタ増幅器６００Ａの概略側面図である。パッケージ化されたＲＦトランジスタ増幅器６００Ａは、図１１Ａに示しているように、開放空洞パッケージ６１０Ａ内にパッケージ化されたＲＦトランジスタ増幅器ダイ１００を備える。パッケージ６１０Ａは、金属ゲート・リード６２２Ａ、金属ドレイン・リード６２４Ａ、金属サブマウント６３０、側壁６４０、及び蓋６４２を備える。
サブマウント６３０は、パッケージ６００Ａの熱管理の助けとなるよう構成された材料を、含むことができる。サブマウント６３０は、例えば、銅及び／又はモリブデンを含むことができる。サブマウント６３０は、いくつかの実施例では、複数の層で構成されてもよく、且つ／又はビア／相互接続部を含有してもよい。サブマウント６３０は、例示的な実施例では、いずれかの主面上に銅クラッド層を有するコア・モリブデン層を備える、多層銅／モリブデン／銅金属フランジであり得る。サブマウント６３０は、いくつかの実施例では、リード・フレーム又は金属スラグの一部である、金属ヒート・シンクを備えることができる。側壁６４０及び／又は蓋６４２は、いくつかの実施例では、絶縁材料で形成されるか、又は絶縁材料を含むことができる。側壁６４０及び／又は蓋６４２は、例えば、セラミック材料で形成されるか、又はセラミック材料を含むことができる。
側壁６４０及び／又は蓋６４２は、いくつかの実施例では、例えば、Ａｌ２Ｏ３で形成され得る。蓋６４２は、エポキシ接着剤を使用して、側壁６４０に接着することができる。側壁６４０は、例えば蝋づけによって、サブマウント６３０に取り付けることができる。ゲート・リード６２２Ａ及びドレイン・リード６２４Ａは、側壁６４０を貫いて延在するよう構成されるが、本発明の概念の実施例は、これに限定されるものではない。
ＲＦトランジスタ増幅器ダイ１００は、金属サブマウント６３０、セラミック側壁６４０、及びセラミック蓋６４２によって画定された、空気で満たされた空洞６１２内で、金属サブマウント６３０の上面に取り付けられている。ＲＦトランジスタ増幅器ダイ１００のゲート端子及びドレイン端子は、構造体の上側にあり得るが、ソース端子は、構造体の下側にある。
ゲート・リード６２２Ａは、１本又は複数の接合ワイヤ６５４によって、ＲＦトランジスタ増幅器ダイ１００のゲート端子に接続することができる。ドレイン・リード６２４Ａは、同様に、１本又は複数の接合ワイヤ６５４によって、ＲＦトランジスタ増幅器ダイ１００のドレイン端子に接続することができる。ソース端子は、例えば導電性ダイ・アタッチ材料（図示せず）を使用して、金属サブマウント６３０に取り付けることができる。金属サブマウント６３０は、ソース端子１２６への電気接続部を備えることができ、またＲＦトランジスタ増幅器ダイ１００内で生成される熱を放散する、放熱構造体として機能することもできる。
熱は、主として、比較的高い電流密度が、例えばユニット・セル・トランジスタのチャネル領域で生成される、ＲＦトランジスタ増幅器ダイ１００の上部で生成される。この熱は、装置のソース・ビア１４６及び半導体層構造体を通ってソース端子に伝達され、次いで、金属サブマウント６３０に伝達され得る。
図１１Ｂは、別のパッケージ化された、ＩＩＩ族窒化物ベースのＲＦトランジスタ増幅器６００Ｂの概略側面図である。ＲＦトランジスタ増幅器６００Ｂは、相異なるパッケージ６１０Ｂを備えるという点で、ＲＦトランジスタ増幅器６００Ａとは異なる。パッケージ６１０Ｂは、金属サブマウント６３０、並びに金属ゲート６２２Ｂ及びドレイン・リード６２４Ｂを備える。ＲＦトランジスタ増幅器６００Ｂはまた、ＲＦトランジスタ増幅器ダイ１００、リード６２２Ｂ、６２４Ｂ、及び金属サブマウント６３０を少なくとも部分的に囲繞する、プラスチック外側被覆６６０を備える。
上記の実施例の特徴の、多くの変形が可能である。本発明の実施例で使用され得る特徴を有するトランジスタ構造体は、以下の同一出願人による刊行物に開示されており、刊行物のそれぞれの内容は、その全体が参照により本明細書に完全に組み込まれる。Ｃｈａｖａｒｋａｒ等に付与された米国特許第６，８４９，８８２号、名称「Ｇｒｏｕｐ－ＩＩＩ Ｎｉｔｒｉｄｅ Ｂａｓｅｄ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ（ＨＥＭＴ）Ｗｉｔｈ Ｂａｒｒｉｅｒ／Ｓｐａｃｅｒ Ｌａｙｅｒ」、Ｐａｒｉｋｈ等に付与された米国特許第７，２３０，２８４号、名称「Ｉｎｓｕｌａｔｉｎｇ Ｇａｔｅ ＡｌＧａＮ／ＧａＮ ＨＥＭＴ」、Ｐａｒｉｋｈ等に付与された米国特許第７，５０１，６６９号、名称「Ｗｉｄｅ Ｂａｎｄｇａｐ Ｔｒａｎｓｉｓｔｏｒ Ｄｅｖｉｃｅｓ Ｗｉｔｈ Ｆｉｅｌｄ Ｐｌａｔｅｓ」、Ｍｉｓｈｒａ等に付与された米国特許第７，１２６，４２６号、名称「Ｃａｓｃｏｄｅ Ａｍｐｌｉｆｉｅｒ Ｓｔｒｕｃｔｕｒｅｓ Ｉｎｃｌｕｄｉｎｇ Ｗｉｄｅ Ｂａｎｄｇａｐ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ Ｗｉｔｈ Ｆｉｅｌｄ Ｐｌａｔｅｓ」、Ｗｕ等に付与された米国特許第７，５５０，７８３号、名称「Ｗｉｄｅ Ｂａｎｄｇａｐ ＨＥＭＴｓ Ｗｉｔｈ Ｓｏｕｒｃｅ Ｃｏｎｎｅｃｔｅｄ Ｆｉｅｌｄ Ｐｌａｔｅｓ」、Ｗｕ等に付与された米国特許第７，５７３，０７８号、名称「Ｗｉｄｅ Ｂａｎｄｇａｐ Ｔｒａｎｓｉｓｔｏｒｓ Ｗｉｔｈ Ｍｕｌｔｉｐｌｅ Ｆｉｅｌｄ Ｐｌａｔｅｓ」、Ｗｕ等に付与された米国特許出願公開第２００５／０２５３１６７号、名称「Ｗｉｄｅ Ｂａｎｄｇａｐ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ Ｗｉｔｈ Ｓｏｕｒｃｅ Ｃｏｎｎｅｃｔｅｄ Ｆｉｅｌｄ Ｐｌａｔｅｓ」、Ｗｕ等に付与された米国特許出願公開第２００６／０２０２２７２号、名称「Ｗｉｄｅ Ｂａｎｄｇａｐ Ｔｒａｎｓｉｓｔｏｒｓ Ｗｉｔｈ Ｇａｔｅ－Ｓｏｕｒｃｅ Ｆｉｅｌｄ Ｐｌａｔｅｓ」、Ｗｕに付与された米国特許出願公開第２００８／０１２８７５２号、名称「ＧａＮ Ｂａｓｅｄ ＨＥＭＴｓ Ｗｉｔｈ Ｂｕｒｉｅｄ Ｆｉｅｌｄ Ｐｌａｔｅｓ」、Ｍｏｏｒｅ等に付与された米国特許出願公開第２０１０／０２７６６９８号、名称「Ｇａｔｅ Ｅｌｅｃｔｒｏｄｅｓ Ｆｏｒ Ｍｉｌｌｉｍｅｔｅｒ－Ｗａｖｅ Ｏｐｅｒａｔｉｏｎ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆａｂｒｉｃａｔｉｏｎ」、Ｓｍｉｔｈ，Ｊｒ．等に付与された米国特許出願公開第２０１２／００４９９７３号、名称「Ｈｉｇｈ Ｐｏｗｅｒ Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ Ｓｗｉｔｃｈｅｓ」、Ｆｉｓｈｅｒに付与された米国特許出願公開第２０１２／０１９４２７６号、名称「Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒｓ Ｉｎｃｌｕｄｉｎｇ Ｇｒｏｕｐ ＩＩＩ Ｎｉｔｒｉｄｅ Ｂａｓｅｄ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒｓ」、及びＳｒｉｒａｍ等に付与された米国特許第９，８４７，４１１号、名称「Ｒｅｃｅｓｓｅｄ ｆｉｅｌｄ ｐｌａｔｅ ｔｒａｎｓｉｓｔｏｒ ｓｔｒｕｃｔｕｒｅｓ」。
本発明の概念の実施例を、実施例の特定の構成を参照しながら、かなり詳細に説明してきたが、他の種類も可能である。フィールド・プレート及びゲートも、多くの様々な形状を有することができ、また多くの相異なるやり方で、ソース・コンタクトに接続することができる。したがって、本発明の趣旨及び範囲は、上記で説明した特定の実施例に限定されるべきではない。

Claims (58)

  1. チャネル層と、前記チャネル層上にバリア層とを備える、半導体エピタキシャル層構造体であって、前記バリア層が、前記チャネル層よりも大きいバンドギャップを有する、半導体エピタキシャル層構造体と、
    前記バリア層の、前記チャネル層とは反対側の上面の、修正アクセス領域と、
    前記バリア層上のソース・コンタクト及びドレイン・コンタクトと、
    ソース・コンタクトと前記ドレイン・コンタクトとの間の、ゲート・コンタクトであって、前記修正アクセス領域が、前記バリア層よりも低い表面バリア高さを有する材料を含む、ゲート・コンタクトと
    を具備する、トランジスタ・デバイス。
  2. 前記ゲート・コンタクトが、前記修正アクセス領域へのショットキー接触を形成する、請求項１に記載のトランジスタ・デバイス。
  3. 前記バリア層内のドープされたソース領域であって、前記ソース・コンタクトが、前記ソース領域と接触する、ソース領域と、
    前記バリア層内のドープされたドレイン領域であって、前記ドレイン・コンタクトが、前記ドレイン領域と接触し、前記ソース領域及び前記ドレイン領域が、前記ソース領域と前記ドレイン領域との間に、前記デバイスの活性領域を画定する、ドレイン領域と
    をさらに備え、前記修正アクセス領域が、前記バリア層上の、前記デバイスの活性領域内にある、請求項１に記載のトランジスタ・デバイス。
  4. 前記修正アクセス層が、前記バリア層上の、前記デバイスの前記活性領域全体の範囲内にある、請求項３に記載のトランジスタ・デバイス。
  5. 前記修正アクセス層が、前記ゲート・コンタクトと前記ドレイン・コンタクトとの間に設けられる、請求項３に記載のトランジスタ・デバイス。
  6. 前記修正アクセス層が、前記ソース・コンタクトと前記ゲート・コンタクトとの間に設けられる、請求項３に記載のトランジスタ・デバイス。
  7. 前記修正アクセス層が、前記ゲート・コンタクトと前記ドレイン・コンタクトとの間、並びに前記ソース・コンタクトと前記ゲート・コンタクトとの間に設けられ、前記ゲート・コンタクトの下には設けられない、請求項３に記載のトランジスタ・デバイス。
  8. 前記修正アクセス領域が、前記バリア層の、前記チャネル層とは反対側の上面に、前記バリア層の導電率と比べて導電率を高めた領域を備える、請求項１に記載のトランジスタ・デバイス。
  9. 前記修正アクセス領域が、前記バリア層の、前記チャネル層とは反対側の前記上面に、注入されたドーパントを含む注入領域を備える、請求項８に記載のトランジスタ・デバイス。
  10. 前記修正アクセス領域が、約０．１ｎｍから約４０ｎｍの厚さと、約１Ｅ１４ｃｍ－３から約１Ｅ１７ｃｍ－３のドーピング濃度とを有する、請求項８に記載のトランジスタ・デバイス。
  11. 前記修正アクセス領域が、約０．５ｎｍから約１０ｎｍの厚さを有する、請求項１０に記載のトランジスタ・デバイス。
  12. 前記修正アクセス領域が、前記バリア層よりも小さいバンドギャップを有する材料の、エピタキシャル半導体層を備える、請求項１に記載のトランジスタ・デバイス。
  13. 前記バリア層が、ＡｌＧａＮを含み、前記修正アクセス領域が、前記バリア層よりも低いＡｌ濃度を有するＡｌＧａＮを含む、請求項１２に記載のトランジスタ・デバイス。
  14. 前記バリア層が、ＡｌＧａＮを含み、前記修正アクセス領域が、ＧａＮを含む、請求項１２に記載のトランジスタ・デバイス。
  15. 前記修正アクセス領域が、ｎ型ドーパントでドープされている、請求項１２に記載のトランジスタ・デバイス。
  16. 前記修正アクセス領域が、約０．１ｎｍから約４０ｎｍの厚さと、約１Ｅ１４ｃｍ－３から約１Ｅ１７ｃｍ－３のドーピング濃度とを有する、請求項１２に記載のトランジスタ・デバイス。
  17. 前記修正アクセス領域が、約０．５ｎｍから約１０ｎｍの厚さを有する、請求項１６に記載のトランジスタ・デバイス。
  18. 前記修正アクセス領域には、前記バリア層の、前記チャネル層とは反対側の上面に存在する電荷キャリアを前記ドレイン・コンタクトに向かって伝導することが可能な電荷放出経路が設けられる、請求項１に記載のトランジスタ・デバイス。
  19. 前記修正アクセス領域が、前記ソース・コンタクトと前記ゲート・コンタクトとの間の領域には設けられない、請求項１に記載のトランジスタ・デバイス。
  20. 前記修正アクセス領域が、前記ゲート・コンタクトと前記ドレイン・コンタクトとの間の領域内にあり、前記ソース・コンタクトから前記ドレイン・コンタクトには、全範囲に延在しているわけではない、請求項１に記載のトランジスタ・デバイス。
  21. 前記ゲート・コンタクトが、前記修正アクセス領域と接触しない、請求項２０に記載のトランジスタ・デバイス。
  22. 前記バリア層内に、ドープされたドレイン領域をさらに備え、前記ドレイン・コンタクトが、前記ドレイン領域に接触し、前記修正アクセス領域が、前記ドレイン領域に接触している、請求項２０に記載のトランジスタ・デバイス。
  23. トランジスタ・デバイスを形成する方法であって、前記方法が、
    チャネル層と、前記チャネル層上にバリア層とを備える、半導体エピタキシャル層構造体を設けるステップであり、前記バリア層が、前記チャネル層よりも大きいバンドギャップを有する、半導体エピタキシャル層構造体を設けるステップと、
    前記バリア層の、前記チャネル層とは反対側の上面に、修正アクセス領域を形成するステップと、
    前記バリア層上に、ソース・コンタクト及びドレイン・コンタクトを形成するステップと、
    ソース・コンタクトと前記ドレイン・コンタクトとの間に、ゲート・コンタクトを形成するステップであり、前記修正アクセス領域が、前記バリア層よりも低い表面バリア高さを有する材料を含む、ゲート・コンタクトを形成するステップと
    を含む、方法。
  24. 前記修正アクセス領域を形成するステップが、
    前記バリア層上に、犠牲誘電体層を形成するステップと、
    前記犠牲誘電体層及び前記バリア層をアニーリングするステップと、
    前記犠牲誘電体層を除去するステップと
    を含む、請求項２３に記載の方法。
  25. 前記犠牲誘電体層が、ＳｉＮ、ＳｉＯｘ、ＡｌＮ、ＡｌＯ、及び／又はＨｆＯを含む、請求項２４に記載の方法。
  26. 前記修正アクセス領域を形成するステップが、
    前記バリア層上に、前記バリア層よりも小さいバンドギャップを有する材料の、エピタキシャル層を形成するステップ
    を含む、請求項２３に記載の方法。
  27. エピタキシャル層が、ｎ型ドーパントでドープされる、請求項２５に記載の方法。
  28. 前記修正アクセス領域を形成するステップが、
    前記バリア層の、前記チャネル層とは反対側の上面に、ｎ型ドーパントを注入するステップ
    を含む、請求項２３に記載の方法。
  29. 前記修正アクセス領域が、前記ゲート・コンタクトと前記ドレイン・コンタクトとの間の領域内にあり、前記ソース・コンタクトと前記ドレイン・コンタクトとの間には、全範囲に延在しているわけではない、請求項２３に記載の方法。
  30. 前記ゲート・コンタクトが、前記バリア層への非オーミック接触を形成し、前記修正アクセス領域とは接触していない、請求項２９に記載の方法。
  31. 前記バリア層内に、ドープされたドレイン領域を形成するステップをさらに含み、前記ドレイン・コンタクトが、前記ドレイン領域に接触し、前記修正アクセス領域が、前記ドレイン領域に接触する、請求項２９に記載の方法。
  32. 前記修正アクセス領域が、前記バリア層の、前記チャネル層とは反対側の上面に、複数の選択的修正アクセス領域を備え、前記選択的修正アクセス領域が、前記バリア層よりも低い表面バリア高さを有する材料を含み、前記複数の選択的修正アクセス領域が、前記バリア層上に、前記ゲート・コンタクトの長さに沿って、間隔を置いて配置されている、請求項１に記載のトランジスタ・デバイス。
  33. 前記バリア層内のドープされたドレイン領域であって、前記ドレイン・コンタクトが、前記ドレイン領域と接触する、ドレイン領域をさらに備え、
    前記選択的修正アクセス領域が、前記バリア層上の、前記ゲート・コンタクトと前記ドレイン領域との間にある、請求項３２に記載のトランジスタ・デバイス。
  34. 前記選択的修正アクセス領域が、前記バリア層の、前記チャネル層とは反対側の上面に、導電率を高めた領域を備える、請求項３２に記載のトランジスタ・デバイス。
  35. 前記選択的修正アクセス領域が、前記バリア層の、前記チャネル層とは反対側の前記上面に、注入されたドーパントを含む注入領域を備える、請求項３４に記載のトランジスタ・デバイス。
  36. 前記選択的修正アクセス領域が、約０．１ｎｍから約４０ｎｍの厚さと、約１Ｅ１４ｃｍ－３から約１Ｅ１７ｃｍ－３のドーピング濃度とを有する、請求項３４に記載のトランジスタ・デバイス。
  37. 前記選択的修正アクセス領域が、前記バリア層よりも小さいバンドギャップを有する材料の、エピタキシャル半導体層を備える、請求項３２に記載のトランジスタ・デバイス。
  38. 前記バリア層が、ＡｌＧａＮを含み、前記選択的修正アクセス領域が、前記バリア層よりも低いＡｌ濃度を有するＡｌＧａＮを含む、請求項３７に記載のトランジスタ・デバイス。
  39. 前記バリア層が、ＡｌＧａＮを含み、前記選択的修正アクセス領域が、ＧａＮを含む、請求項３７に記載のトランジスタ・デバイス。
  40. 前記選択的修正アクセス領域が、ｎ型ドーパントでドープされている、請求項３７に記載のトランジスタ・デバイス。
  41. 前記選択的修正アクセス領域が、約０．１ｎｍから約４０ｎｍの厚さと、約１Ｅ１４ｃｍ－３から約１Ｅ１７ｃｍ－３のドーピング濃度とを有する、請求項３７に記載のトランジスタ・デバイス。
  42. 前記選択的修正アクセス領域には、前記バリア層の、前記チャネル層とは反対側の上面に存在する電荷キャリアを前記ドレイン・コンタクトに向かって伝導することが可能な電荷放出経路が設けられる、請求項３２に記載のトランジスタ・デバイス。
  43. 前記ゲート・コンタクトが、前記選択的修正アクセス領域と接触しない、請求項３２に記載のトランジスタ・デバイス。
  44. 前記選択的修正アクセス領域が、第１の幅ｄ１を有し、前記バリア層上で前記ゲート・コンタクトの前記長さに沿って、第２の幅ｄ２だけ間隔を置いて配置されている、請求項３２に記載のトランジスタ・デバイス。
  45. 前記第１の幅ｄ１が、約１ミクロンから１００ミクロンの間であり、前記第２の幅ｄ２が、約１ミクロンから１００ミクロンの間である、請求項４４に記載のトランジスタ・デバイス。
  46. 前記選択的修正アクセス領域が、前記バリア層上の、前記ゲート・コンタクトと前記ソース・コンタクトとの間にある、
    請求項３２に記載のトランジスタ・デバイス。
  47. 前記選択的修正アクセス領域が、前記バリア層上の、前記ゲート・コンタクトと前記ソース・コンタクトとの間、並びに前記ゲート・コンタクトと前記ドレイン・コンタクトとの間にある、
    請求項３２に記載のトランジスタ・デバイス。
  48. 前記修正アクセス領域を形成するステップが、前記バリア層の、前記チャネル層とは反対側の上面に、複数の選択的修正アクセス領域を形成するステップを含み、前記選択的修正アクセス領域が、前記バリア層よりも低い表面バリア高さを有する材料を含み、前記複数の選択的修正アクセス領域が、前記ゲート・コンタクトの長さに沿って、間隔を置いて配置される、請求項２３に記載の方法。
  49. 前記選択的修正アクセス領域を形成するステップが、
    前記バリア層上にマスクを形成するステップであって、前記マスクが、前記バリア層の上面のそれぞれの部分を露出させる、複数の開口部を有する、マスクを形成するステップと、
    前記開口部によって露出された前記バリア層の前記上面の前記部分に、前記選択的修正アクセス領域を形成するステップと
    を含む、請求項４８に記載の方法。
  50. 電荷キャップ放出領域を形成するステップが、
    前記マスク及び前記バリア層上に犠牲誘電体層を形成するステップであって、前記犠牲誘電体層が、前記開口部内に延在し、前記開口部によって露出された前記バリア層の前記上面の前記部分で、前記バリア層と接触する、犠牲誘電体層を形成するステップと、
    前記犠牲誘電体層及び前記バリア層をアニーリングするステップと、
    前記犠牲誘電体層を除去するステップと
    を含む、請求項４９に記載の方法。
  51. 前記犠牲誘電体層が、ＳｉＮ、ＳｉＯｘ、ＡｌＮ、ＡｌＯ、及び／又はＨｆＯを含む、請求項５０に記載の方法。
  52. 前記選択的修正アクセス領域を形成するステップが、
    開口部によって露出された前記バリア層の前記上面の部分上に、エピタキシャル層を選択的に形成するステップであって、前記エピタキシャル層が、前記バリア層よりも小さいバンドギャップを有する材料を含む、エピタキシャル層を形成するステップ
    を含む、請求項４８に記載の方法。
  53. 前記エピタキシャル層が、ｎ型ドーパントでドープされる、請求項５２に記載の方法。
  54. 前記選択的修正アクセス領域を形成するステップが、
    開口部によって露出された前記バリア層の前記上面の部分に、ｎ型ドーパントを注入するステップ
    を含む、請求項４８に記載の方法。
  55. 前記ゲート・コンタクトが、前記選択的修正アクセス領域と接触しない、請求項４８に記載の方法。
  56. 前記バリア層内に、ドープされたドレイン領域を形成するステップをさらに含み、前記ドレイン・コンタクトが、前記ドレイン領域に接触し、前記選択的修正アクセス領域が、前記ドレイン領域に接触する、請求項４８に記載の方法。
  57. 前記選択的修正アクセス領域が、第１の幅ｄ１を有し、前記バリア層上で前記ゲート・コンタクトの前記長さに沿って、第２の幅ｄ２だけ間隔を置いて配置される、請求項４８に記載の方法。
  58. 前記第１の幅ｄ１が、約１ミクロンから１００ミクロンの間であり、前記第２の幅ｄ２が、約１ミクロンから１００ミクロンの間である、請求項５７に記載の方法。
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