KR101576357B1 - 이미지 감지 디바이스들 내의 격리 구조물들을 위한 변형된 sti 라이너들 - Google Patents

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Abstract

상이한 용도들을 위해서 구성된 복수의 격리 트렌치 구조물들을 포함하는 집적 회로 디바이스 및 그러한 집적 회로를 형성하는 방법이 제공된다. 하나의 예시적인 실시예에서, 제 1 영역 및 제 2 영역을 가지는 기판이 수용된다. 제 1 격리 트렌치가 상기 제 1 영역 내에 형성되고, 그리고 제 2 격리 트렌치가 상기 제 2 영역 내에 형성된다. 제 1 라이너 층이 상기 제 1 격리 트렌치 내에 형성되고, 그리고 제 2 라이너 층이 상기 제 2 격리 트렌치 내에 형성된다. 상기 제 2 라이너 층이 상기 제 1 라이너 층의 상응하는 물리적 특성과 상이한 물리적 특성을 가진다. 상기 제 2 격리 트렌치 및 상기 제 2 격리 트렌치 내에 형성된 상기 제 2 라이너 층에 대해서 주입 공정이 실시된다. 상기 제 1 라이너 층과 비교하여 주입 깊이 또는 균일성을 개선하도록 제 2 라이너 층의 물리적 특성이 선택될 수 있을 것이다.

Description

이미지 감지 디바이스들 내의 격리 구조물들을 위한 변형된 STI 라이너들{VARIED STI LINERS FOR ISOLATION STRUCTURES IN IMAGE SENSING DEVICES}
본 발명은 반도체 집적 회로에 관한 것이고, 보다 구체적으로는 이미지 감지 디바이스들 내의 격리 구조물들을 위한 변형된 STI 라이너들
반도체 집적 회로(IC) 산업이 급속하게 성장하여 왔다. IC 발전의 과정 중에, 기능적 밀도(즉, 칩 면적 당 상호연결된 디바이스들의 수)가 일반적으로 증가되는 한편, 기하형태적 크기(즉, 제조 프로세스를 이용하여 생성될 수 있는 가장 작은 성분(또는 라인))가 감소되어 왔다. 스케일링 다운(scaling down) 프로세스는 일반적으로 생산 효율의 증가 및 연관된 비용 감소에 의한 장점들을 제공한다. 또한, 그러한 스케일링 다운은 프로세싱 및 ICs 제조의 복잡성을 증대시켰고, 그리고, 이러한 진보들이 실현될 수 있기 위해서는, IC 제조에 있어서의 유사한 개발들이 요구되고 있다.
단지 하나의 예로서, 이미지 센서들을 스케일링(scale)하기 위한 시도를 할 때 난제들이 발생되었다. 이미지 센서들은 센서 디바이스에 의해서 수용되는 광과 같은 복사선을 검출 및 측정하기 위해서 이용되는 집적 회로들이다. 이러한 이미지 센서 어레이들은 디지털 카메라 및 기타 소비자 디바이스들로 통합된다. 센서의 하나의 타입 즉, 후방측부(backside)-조명형(BSI) 이미지 센서가 전형적으로 박막 기판 상에 형성되고, 상기 박막 기판은, 기판의 대향 측부 또는 전방 측부 상에 형성된 인터커넥트 구조물을 통과하는 것에 대한 반대 개념으로서, 복사선이 기판의 통과에 의해서 센서에 도달할 수 있게 허용한다. 후방측부-조명형 디바이스들의 장점은, 인터커넥트 구조물(전형적으로 불투명한 전도성 트레이스들(traces)을 포함한다)이 유입되는 복사선을 막지 않는다는 것이다. 어레이로 집속될 때, "암 전류"(센서가 복사선에 노출되지 않을 때의 전류의 흐름) 및 센서간(inter-sensor) 간섭을 감소시키기 위해서, 개별적인 BSI 센서들이 격리 구조물들에 의해서 분리될 수 있을 것이다. 그러나, 격리 구조물의 크기가 감소됨에 따라, 제공되는 격리의 양이 감소된다. 따라서, 이미지 센서들의 스케일링 다운은 암 전류 및 센서 노이즈를 포함한 원치 않는 거동을 증가시킬 수 있다. 그에 따라, BSI 센서들을 형성하기 위한 기존의 제조 프로세스가 전반적으로 적절하지만, 그들이 모든 측면들에서 전체적으로 만족스러운 것으로 입증되지 않았다.
첨부 도면들을 참조할 때 이하의 상세한 설명으로부터 본원 개시 내용을 가장 잘 이해할 수 있을 것이다. 산업계의 표준 실무에 따라서, 여러 가지 특징부들(features)을 실척으로(scale) 도시하지 않았다는 것을 주지하여야 할 것이다. 사실상, 여러 가지 특징부들의 치수들은 설명의 명료함을 위해서 임의적으로 증대되거나 축소될 수 있을 것이다.
도 1은 본원 개시 내용의 여러 가지 양태들에 따른 집적 회로 디바이스의 횡단면도이다.
도 2a 및 2b는 본원 개시 내용의 여러 가지 양태들에 따라 다른 용도들에 대해서 맞춰진 복수의 격리 피쳐들(features)을 형성하는 방법의 흐름도들이다.
도 3-16은 본원 개시 내용의 여러 가지 양태들에 따라 다른 용도들에 대해서 맞춰진 복수의 격리 피쳐들을 형성하는 방법을 실시한 집적 회로의 횡단면도들이다.
도 17-30은 본원 개시 내용의 여러 가지 양태들에 따라 다른 용도들에 대해서 맞춰진 복수의 격리 피쳐들을 형성하는 방법을 실시한 추가적인 집적 회로의 횡단면도들이다.
본원 개시 내용은 일반적으로 IC 디바이스 제조에 관한 것이고 그리고 보다 특히, 다른 용도들에 맞춰 구성된 복수의 격리 트렌치 구조물들을 포함하는 집적 회로 디바이스, 및 회로 디바이스를 형성하는 방법에 관한 것이다.
이하의 개시 내용은, 개시 내용의 상이한 피쳐들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 본원 개시 내용을 단순화하기 위해서, 성분들 및 배열체들(arrangements)의 구체적인 예들이 이하에서 설명된다. 물론, 이들은 단지 예들이고 그리고 제한적인 것으로 의도된 것이 아니다. 예를 들어, 이하의 개시 내용에서 제 2 피쳐 상에 또는 그 위에 제 1 피쳐를 형성하는 것은, 제 1 및 제 2 피쳐들이 직접적으로 접촉되어 형성되는 실시예들을 포함할 수 있을 것이고, 또한 부가적인 피쳐들이 상기 제 1 및 제 2 피쳐들 사이에 형성되어 제 1 및 제 2 피쳐들이 직접적으로 접촉하지 않을 수 있는 실시예들을 포함할 수 있을 것이다. 또한, 본원 개시 내용은 여러 가지 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있을 것이다. 이러한 반복은 단순함 및 명료함을 위한 것이고 그리고 그것 자체가 개시된 여러 가지 실시예들 및/또는 구성들 사이의 관계를 구술하는 것은 아니다.
또한, 도면들에 도시된 바와 같이, 하나의 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 대한 관계를 기술하기 위한 설명의 용이성을 위해서, "아래쪽", "아래", "하부, "위", "상부" 등과 같은 공간적으로 상대적인 용어들이 여기에서 사용되어 있을 수 있을 것이다. 그러한 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 더하여, 사용 또는 동작 중에 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 예를 들어, 만약 도면들 내의 디바이스가 뒤집힌다면, 다른 요소들 또는 피쳐들 "아래에" 또는 "아래쪽에" 있는 것으로 기술된 요소들은 다른 요소들 또는 피쳐들의 "위에" 배향될 것이다. 따라서, "아래"라는 예시적인 용어는 위와 아래의 배향 모두를 포함할 수 있을 것이다. 장치가 달리(90도 회전된 또는 다른 배향들로) 배향될 수 있을 것이고 그리고 여기에서 사용된 공간적으로 상대적인 설명들이 그에 따라 유사하게 해석될 수 있을 것이다.
도 1은 본원 개시 내용의 여러 가지 양태들에 따른 집적 회로 디바이스(100)의 횡단면도이다. 도 1은 본원 개시 내용의 발명적인 개념들을 보다 잘 설명하기 위한 명료함을 위해서 단순화된 것이다. 부가적인 피쳐들이 집적 회로 디바이스(100) 내로 통합될 수 있고, 그리고 이하에서 설명되는 피쳐들의 일부가 집적 회로 디바이스(100)의 다른 실시예들에서 대체되거나 배제될 수 있을 것이다.
집적 회로 디바이스(100)가 집적 회로(IC) 칩, 시스템 온 칩(SoC), 또는 그 일부일 수 있을 것이고, 그리고 여러 가지 수동적 및 능동적 마이크로전자적 성분들을 포함할 수 있을 것이다. 이러한 성분들은 후방측부-조명형(BSI) 이미지 센서 요소(102) 및 주변 회로 요소(104)를 포함할 수 있을 것이다. 일부 실시예들에서, 주변 회로 요소(104)는 이미지 센서 요소(102)와 인터페이스하도록 또는 이미지 센서 요소(102)를 제어하도록 동작할 수 있을 것이다. 비록, 추가적인 실시예들에서, 주변 회로 요소(104)는, 동일한 기판(106) 상에서 함께 배치된(collocated) 것과 별개로, 이미지 센서 요소(102)에 대해서 기능적인 관계를 가지지 않는다. 설명된 실시예에서, 주변 회로 요소(104)가 전계 효과 트랜지스터이나, 본원 개시 내용의 원리들이 임의의 다른 적합한 회로 요소에도 적용될 수 있다는 것을 이해할 수 있을 것이다. 예를 들어, 그러한 원리들은 P-채널 전계 효과 트랜지스터들(PFETs), N-채널 FETs(NFETs), 금속-산화물 반도체 전계 효과 트랜지스터들(MOSFETs), 상보적인(complementary) 금속-산화물 반도체(CMOS) 트랜지스터들, FinFETs, 고전압 트랜지스터들, 고주파수 트랜지스터들, 양극성 접합(bipolar junction) 트랜지스터들, 저항들, 커패시터들, 다이오드들, 퓨즈들, 다른 적합한 디바이스들 및/또는 이들의 조합에 적용될 수 있을 것이다.
집적 회로 디바이스(100)는 전면(108) 및 후면(110)을 가지는 기판(106)을 포함한다. 일부 실시예들에서, 기판(106)이, 실리콘 또는 게르마늄 반도체, 및/또는 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 갈륨 질화물, 및 인듐 인화물과 같은 화합물 반도체와 같은 원소 반도체를 포함한다. 다른 예시적인 기판 재료들에는, 실리콘 갈륨 탄화물, 갈륨 비화 인화물, 및 갈륨 인듐 인화물과 같은 합금 반도체들이 포함된다. 기판(106)은 또한, 소다-라임 유리, 융합된 실리카, 융합된 석영, 칼슘 불화물(CaF2), 및/또는 다른 적합한 재료들을 포함하는 비-반도체 재료들을 포함할 수 있을 것이다. 일부 실시예들에서, 기판(106)은, 에피텍셜 층과 같은, 내부에 정의되는 하나 이상의 층들을 가진다. 예를 들어, 그러한 하나의 실시예에서, 기판(106)이 벌크 반도체 위에 놓이는 에피텍셜 층을 포함한다. 다른 층상형 기판들이 반도체-온-인슐레이터(SOI) 기판들을 포함한다. 하나의 그러한 SOI 기판에서, 기판(106)은 주입된 산소에 의한 분리(separation by implanted oxygen; SIMOX)와 같은 프로세스에 의해서 형성된 매립형(buried) 산화물(BOX) 층을 포함한다. 여러 가지 실시예들에서, 기판(106)은 평면형의 기판, 핀(fin), 나노와이어의 형태, 및/또는 당업자에게 공지된 다른 형태들을 취할 수 있을 것이다.
기판(106)이 하나 이상이 도핑된 영역들을 포함할 수 있을 것이다. 도시된 실시예에서, 기판(106)이 p-타입 도펀트로 도핑된다. 적합한 p-타입 도펀트에는 보론, 갈륨, 인듐, 기타 적합한 p-타입 도펀트들, 및/또는 이들의 조합들이 포함된다. 기판이 또한, 인, 비소, 기타 적합한 n-타입 도펀트들, 및/또는 이들의 조합들과 같은 n-타입 도펀트로 도핑된 하나 이상의 영역들을 포함할 수 있을 것이다. 도핑은 다양한 단계들 및 기술들에서 이온 주입 또는 확산과 같은 프로세스를 이용하여 구현될 수 있을 것이다.
전술한 바와 같이, 집적 회로 디바이스(100)가 센서 요소(또는 센서 픽셀)(102)를 포함한다. 센서 요소(102)가 독립형(standalone) 센서일 수 있고 또는, 디지털 카메라 센서에서 일반적인 어레이와 같은, 보다 큰 픽셀 어레이의 일체형 부분일 수 있을 것이다. 센서 요소(102)는, 기판(106)의 후면(110)을 향해서 지향된, 광과 같은, 입사 복사선(112)의 세기(휘도)를 검출한다. 일부 실시예들에서, 입사 복사선이 가시광선이다. 그 대신에, 복사선(112)이 적외선(IR), 자외선(UV), x-레이, 마이크로파, 기타 적합한 복사선, 및/또는 이들의 조합들이 될 수 있을 것이다. 가시 광선 스펙트럼 내의 적색, 녹색, 및 청색 파장들과 같은, 특별한 파장들 또는 파장들의 범위들에 대해서 응답하도록, 센서 요소(102)가 구성될 수 있을 것이다. 다시 말해서, 센서 요소(102)가 특별한 스펙트럼 또는 파장들의 범위들 내의 복사선만을 측정하도록 구성될 수 있을 것이다.
도시된 실시예에서, 센서 요소(102)가, 광-감지 영역(또는 포토-감지 영역)(114) 및 핀드(pinned) 층(116)을 포함하는, 포토다이오드와 같은, 포토검출기를 포함한다. 광-감지 영역(114)은, 특히 기판(106)의 전면(108)을 따라서, 기판(106) 내에 형성된 n-타입 및/또는 p-타입 도펀트들을 가지는 도핑된 영역이다. 도시된 실시예에서, 광-감지 영역(114)이 n-타입 도핑된 영역이다. 광-감지 영역(114)의 도핑이 확산 및/또는 이온 주입과 같은 방법에 의해서 실시될 수 있을 것이다. 핀드 층(116)이 기판(106)의 전면(108) 에서 광-감지 영역(114)에 인접하여 형성되고 그리고 광-감지 영역(114)의 타입과 반대되는 타입의 도펀트로 도핑될 수 있을 것이다. 예를 들어, 도시된 실시예에서, 핀드 층(116)이 p-타입 주입된 층이 된다.
도핑된 층(118)이 기판(106)의 후면(110)에서 핀드 층(116)에 반대로 형성된다. 도핑된 층(118)은 주입 프로세스, 확산 프로세스, 어닐링 프로세스, 다른 프로세스, 및/또는 이들의 조합들에 의해서 형성된다. 도시된 실시예에서, 도핑된 층(118)은, 보론, 갈륨, 인듐, 다른 p-타입 도펀트들, 및/또는 이들의 조합들과 같은 p-타입 도펀트들을 포함한다. 그 대신에, 도핑된 층(118)이, 인, 비소, 다른 n-타입 토펀트들, 및/또는 이들의 조합들과 같은 n-타입 도펀트들을 포함한다. 두께, 도펀트 농도, 도펀트 프로파일, 및/또는 이들의 조합들과 같은 도핑된 층(118)의 성질들은, 집적 회로 디바이스(100)의 이미지 센서 디바이스에 의해서 제공되는 이미지 품질을 최적화하도록 선택된다. 예를 들어, 도펀트 깊이, 도펀트 농도, 도펀트 프로파일, 및/또는 이들의 조합들을 최적화하여, 양자 효율(생성되는 캐리어들의 수 대 이미지 센서 디바이스의 활성 영역 상으로 입사되는 광자들의 수의 비율)을 높일 수 있고, 암 전류(이미지 센서 디바이스 상으로의 광 입사가 없을 때 이미지 센서 디바이스 내에서 흐르는 전류)를 감소시킬 수 있으며, 및/또는 화이트 픽셀(white pixel) 결함들(이미지 센서 디바이스가 과다량의 전류 누설을 가지는 활성 영역을 포함하는 장소)을 감소시킬 수 있을 것이다.
일부 실시예들에서, 센서 요소(102)는 또한, 트랜스퍼 트랜지스터(transfer transistor)(120), 리셋 트랜지스터(122), 소스-팔로워(source-follower) 트랜지스터(미도시), 선택 트랜지스터(미도시), 다른 적합한 트랜지스터들, 및/또는 이들의 조합들과 같은, 다양한 트랜지스터들을 포함한다. 예시적인 트랜스퍼 트랜지스터(120)가 광-감지 영역(114)에 근접하여 소스/드레인 영역(123)에 개재(interpose)되고, 그에 따라 소스/드레인 영역(123)과 광-감지 영역(114) 사이에 채널이 정의된다. 예시적인 리셋 트랜지스터(122)가 소스/드레인 영역들(123) 사이에 개재되고, 그에 따라 2개의 소스/드레인 영역들(123) 사이에 채널이 정의된다. 트랜스퍼 트랜지스터(120) 및 리셋 트랜지스터(122)의 기능들이 이하에서 보다 구체적으로 설명된다. 그러나, 요약하면, 광-감지 영역(114) 및 여러 가지 트랜지스터들(집합적으로 픽셀 회로망으로 지칭될 수 있을 것이다)은 센서 요소(102)로 하여금 특별한 광 파장의 세기를 검출할 수 있게 한다.
추가적인 회로망, 입력부, 및/또는 출력부들이 센서 요소(102)와 함께 이용되어, 센서(102)와의 통신을 지원할 수 있을 것이고 그리고 센서(102)를 위한 동작 환경을 제공할 수 있을 것이다. 주변 회로 요소(104)는 단지, 센서 요소(102)와 동일한 기판(106) 상에 형성될 수 있는 부가적인 회로망의 하나의 예이다. 예시적인 실시예에서, 주변 회로 요소(104)는 전계 효과 트랜지스터(FET)이다. 추가적인 실시예들에서, 회로 요소(104)가 P-채널 전개 효과 트랜지스터들(PFET), N-채널 FET(NFET), 금속-산화물 반도체 전계 효과 트랜지스터들(MOSFET), 상보적인 금속-산화물 반도체(CMOS) 트랜지스터들, FinFETs, 고전압 트랜지스터들, 고주파수 트랜지스터들, 양극성 접합 트랜지스터들, 저항들, 커패시터들, 다이오드들, 퓨즈들, 다른 적합한 디바이스들 및/또는 이들의 조합들을 포함할 수 있을 것이다.
이와 관련하여, 회로 요소(104)가 기판(106) 상에 형성된 하나 이상의 도핑된 소스/드레인 영역들(123)을 포함할 수 있을 것이다. p-타입 소스/드레인 영역들(123)은, 보론, 갈륨, 인듐, 다른 적합한 p-타입 도펀트들, 및/또는 이들의 조합들을 포함하는 적합한 p-타입 도펀트들을 이용하여 도핑될 수 있을 것이다. n-타입 소스/드레인 영역들(123)은 인, 비소, 기타 적합한 n-타입 도펀트들, 및/또는 이들의 조합들과 같은 적합한 n-타입 도펀트들을 이용하여 도핑될 수 있을 것이다. 도핑은 여러 가지 단계들 및 기술들에서 주입 또는 확산과 같은 프로세스를 이용하여 실시될 수 있을 것이다.
회로 요소(104)가 또한 트랜스퍼 트랜지스터(120) 및 리셋 트랜지스터(122)의 게이트 구조물들과 실질적으로 유사한 게이트 구조물(124)을 포함할 수 있을 것이다. 따라서, 게이트 구조물(124), 트랜스퍼 게이트, 및/또는 리셋 게이트가 기판(106) 상에 배치된 게이트 유전체, 상기 게이트 유전체 상에 배치된 게이트 전극, 및/또는 계면(interfacial) 층들 및 게이트 측벽 이격부재들(spacers)과 같은 다른 요소들을 포함할 수 있을 것이다. 일부 실시예들에서, 게이트 유전체는, 열적 산화, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 다른 적합한 프로세스들, 및/또는 이들의 조합들에 의해서 형성된 고-k 유전체 재료, 실리콘 산질화물, 실리콘 질화물, 다른 적합한 유전체 재료들, 및/또는 이들의 조합들을 포함한다. 일부 실시예들에서, 게이트 유전체가, 실리콘 산화물 층 및 이산화 실리콘 층 상에 형성된 고-k 유전체 재료의 층과 같은 다층 구조를 가진다. 일부 실시예들에서, 게이트 전극이 다결정 실리콘(폴리실리콘) 재료 및/또는, Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, 기타 적합한 전도성 재료들, 및/또는 이들의 조합들과 같은, 금속 게이트 전극 재료를 포함한다. 금속 게이트 전극의 형성은 폴리실리콘 더미(dummy) 게이트를 먼저 형성하는 것 그리고 후속하여 더미 게이트를 최종 금속 게이트로 대체하는 것을 포함한다.
센서 요소(102) 및 회로 요소(104)의 게이트들 및 콘택들이, 센서 요소(102) 및 회로 요소(104) 위를 포함하는 기판(106)의 전면(108) 위에 배치된 다층 인터커넥트(MLI)(126)에 전기적으로 커플링된다. MLI(126)는 집적 회로 디바이스(100)의 디바이스들을 전기적으로 커플링시키고 그에 따라 콘택들, 비아들, 및/또는 전도성 트레이스들과 같은 전도성 피쳐들(128)을 포함한다. 전도성 피쳐들(128)은 구리, 알루미늄, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 및/또는 이들의 조합들과 같은 재료들을 포함한다. 전도성 피쳐들(128)은 절연성 중간층(interlayer)(또는 중간-높이(inter-level)) 유전체(ILD)(130)을 통해서 배치된다. ILD(130)가 이산화 실리콘, 실리콘 질화물, 실리콘 산질화물, TEOS 산화물, 포스포실리케이트(phosphosilicate) 유리(PSG), 보로포스포실리케이트 유리(BPSG), 불화(fluorinated) 실리카 유리(FSG), 탄소 도핑된 실리콘 산화물, 블랙 다이아몬드(Black Diamond)®(미국 캘리포니아 산타클라라에 소재하는 Applied Materials), 크로셀겔(Xerogel), 에어로겔(Aerogel), 비정질 불화 탄소, 페럴린(Parylene), BCB(비스-벤조시클로부텐들(bis-benzocyclobutenes)), SiLK(미국 미시건 미드랜드에 소재하는 Dow Chemical), 폴리 이미드, 기타 적합한 재료, 및/또는 이들의 조합들을 포함할 수 있을 것이다. 하나의 예에서, 전도성 피쳐들(128) 및 ILD(130)가 듀얼 다마신(damascene) 프로세스 또는 단일 다마신 프로세스와 같은 다마신 프로세스를 포함하는 집적 프로세스에서 형성된다.
집적 회로 디바이스(100)의 제조 중의 여러 스테이지들에서, 캐리어 웨이퍼(132)가 기판(106)의 전면(108) 위에 배치된다. 도시된 실시예에서, 캐리어 웨이퍼(132)가 MLI(126)에 본딩된다. 여러 실시예들에서, 캐리어 웨이퍼(132)가 실리콘, 소다-라임 유리, 융합된 실리카, 융합된 석영, 칼슘 불화물(CaF2), 및/또는 다른 적합한 재료들을 포함한다. 캐리어 웨이퍼(132)는 기판(106)의 전면(108) 상에 형성된 여러 가지 피쳐들(예를 들어, 센서 요소(102))에 대한 보호를 제공하고 그리고 기판(106)의 후면(110) 프로세싱을 위한 기계적인 강도 및 지지를 제공한다. 캐리어 웨이퍼(132)는 또한 마무리된 집적 회로 디바이스(100)에 대한 지지를 제공할 수 있고 그리고 집적 회로 디바이스(100)를 위한 패키지 내로 통합될 수 있을 것이다.
이제 기판의 후면(110)에 대해서 설명하면, 집적 회로 디바이스(100)는, 기판(106)의 후면(110) 위에 배치된 반사-방지 층(134), 컬러 필터(136), 및/또는 렌즈(138)와 같은 피쳐들을 포함한다. 도시된 실시예에서, 반사-방지 층(134)이 기판(106)의 후면(110)과 컬러 필터(136) 사이에 배치되고 그리고 실리콘 질화물 또는 실리콘 산질화물과 같은 유전체 재료를 포함한다. 컬러 필터(136)가 반사-방지 층(134) 위에 배치되고 그리고 센서 요소(102)의 광-감지 영역(114)과 정렬된다. 컬러 필터(136)는 미리 결정된 파장들의 범위를 벗어난 입사 복사선을 필터링하여 제거한다. 예를 들어, 선택된 스펙트럼을 벗어난 광이 센서 요소(102)에 도달하지 않도록, 컬러 필터(136)가 적색 파장, 녹색 파장, 또는 청색 파장의 가시 광선을 필터링할 수 있을 것이다. 컬러 필터(136)가 염료-기반의(또는 색소-기반의) 폴리머, 수지, 유기 색소들, 및/또는 기타 적합한 필터 재료들을 포함할 수 있을 것이다.
렌즈(138)가 기판(106)의 후면(110) 위에, 특히 컬러 필터(136) 위에 배치되고, 그리고 센서 요소(102)의 광-감지 영역(114)과 정렬된다. 렌즈(138)가 입사 복사선(112)을 센서 요소(102)의 광-감지 영역(114) 상으로 포커싱하도록, 렌즈(138)가 센서 요소(102) 및 컬러 필터(136)와 함께 다양한 위치적 배열들로 배치될 수 있을 것이다. 그 대신에, 렌즈(138)가 반사-방지 층(134)과 컬러 필터(136) 사이에 배치되도록, 컬러 필터(136) 및 렌즈(138)의 위치가 반대가 될 수 있을 것이다. 본원 개시 내용은 또한 렌즈(138)의 층들 사이에 배치된 컬러 필터(136)의 층들을 고려한다. 렌즈(138)는 적합한 재료를 포함하고, 그리고 렌즈를 위해서 사용된 재료의 굴절률 및/또는 렌즈와 광-감지 영역(114) 사이의 거리에 따라서 다양한 형상들 및 크기들을 가질 수 있을 것이다.
동작 중에, 집적 회로 디바이스(100)는 기판(106)의 후면(110)을 향해서 지향되는 복사선(112)을 수용한다. 렌즈(138)가 입사 복사선(112)을 포커스하고, 이어서 포커스된 복사선이 컬러 필터(136) 및 반사-방지 층(134)을 통해서 센서 요소(102)의 광-감지 영역(114)으로 전달된다. 후방측부 조명형 구성에서, 컬러 필터(136) 및 센서 요소(102)로 통과되는 복사선(112)이 최대화될 수 있는데, 이는 에너지가 기판(106)의 전면(108) 위에 놓인 여러 가지 디바이스 피쳐들(예를 들어, 게이트 전극들) 및/또는 금속 피쳐들(예를 들어, MLI(126)의 전도성 피쳐들(128))에 의해서 막히지 않기 때문이다. 복사선(112)에 응답하여, 센서 요소(102)의 광-감지 영역(114)은, 트랜스퍼 트랜지스터(120)가 "오프" 상태에 있는 동안 전하를 생성하고 축적한다. 트랜스퍼 트랜지스터(120)가 "온" 상태에 있을 때, 축적된 전하가 소스/드레인 영역(플로팅(floating) 확산 영역)(123)으로 전달될 수 있다. 소스-팔로워 트랜지스터(미도시)가 전하를 전압 신호들로 변환할 수 있을 것이다. 전하 이송에 앞서서, 리셋 트랜지스터(122)를 턴 온하는 것에 의해서, 소스/드레인 영역들(123)이 미리 결정된 전압으로 셋팅될 수 있을 것이다. 하나의 예에서, 핀드 층(116) 및 도핑된 층(118)이, 기판(106)의 전위와 같은, 동일한 전위를 가질 수 있을 것이고, 그에 따라 광-감지 영역(114)이 피닝 전압(VPIN)에서 완전히 고갈되고(full depleted) 그리고, 광-감지 영역(114)이 완전히 고갈되었을 때 센서 요소(102)의 전위가 일정한 값(VPIN)으로 고정된다(pinned).
집적 회로 디바이스(100)의 성분들 사이의 크로스토크(crosstalk) 및 전기적 간섭을 감소시키기 위해서, 성분들 사이에 배치된 쉘로우 트렌치 격리 피쳐들(STIs) 및/또는 딥(deep) 트렌치 격리 피쳐들을 기판(106)이 포함할 수 있을 것이다. 도시된 실시예에서, 제 1 타입의 격리 피쳐(150A)가 센서 요소들 사이에(예를 들어, 센서 요소(102)와 도시되지 않은 인접한 센서 요소 사이에) 배치되고 그리고 제 2 타입의 격리 피쳐(150B)가 회로 요소들 사이에(예를 들어, 회로 요소(104)와 도시되지 않은 인접한 센서 요소 사이에) 배치된다. 이하에서 구체적으로 설명하는 바와 같이, 센서 요소(102)의 격리 요건들은 회로 요소들(104)의 격리 요건들과 상이할 수 있을 것이다. 격리 피쳐들(150A) 및 격리 피쳐들(150B)의 독립적인 구성은, 격리 피쳐들로 하여금 그들의 각각의 동작 분위기에 대해서 튜닝될 수 있게 한다. 따라서, 일부 실시예들에서, 폭, 깊이, 충진 재료, 이온 주입 특성들, 다른 성질들, 및/또는 이들의 조합들과 같은 격리 피쳐들(150A)의 성질들이 인접한 이미지 센서 요소들(102)에 대해서 최적의 격리를 제공하도록 구성되는 한편, 격리 피쳐들(150B)의 성질들은 인접한 회로 요소들(104)에 대한 최적의 격리를 제공하도록 구성된다.
상이한 용도들을 위해서 구성된 복수의 격리 피쳐들을 형성하는 방법(200)이 도 2a, 2b, 및 도 3-16을 참조하여 설명된다. 도 2a 및 2b는 본원 개시 내용의 여러 가지 양태들에 따라서 상이한 용도들을 위해서 구성된 복수의 격리 피쳐들을 형성하기 위한 방법(200)의 흐름도들이다. 부가적인 단계들이, 방법(200) 이전에, 도중에, 이후에 제공될 수 있고, 그리고 설명된 단계들의 일부가 방법(200)의 다른 실시예들에서 대체되거나 배제될 수 있다는 것을 이해할 수 있을 것이다. 도 3-16은 본원 개시 내용의 여러 가지 양태들에 따라 다른 용도들에 대해서 맞춰서 구성된 복수의 격리 피쳐들을 형성하는 방법을 실시하는 동안의 센서 영역(302) 및 회로 영역(304)을 포함하는 집적 회로(300)의 횡단면도들이다. 도 3-16은 본원 개시 내용의 발명적인 개념들을 보다 잘 설명하기 위한 명료함을 위해서 단순화된 것이다.
도 2a의 블록(202) 및 도 3을 참조하면, 기판(106)이 수용된다. 기판(106)은 도 1에 대해서 설명된 기판(106)과 실질적으로 유사할 수 있을 것이다. 이와 관련하여, 기판(106)이 원소 반도체, 화합물 반도체, 합금 반도체, 비-반도체 재료, 및/또는 이들의 조합들을 포함할 수 있을 것이다. 여러 실시예들에서, 기판(106)이 평면형 기판, 핀, 나노와이어, 및/또는 당업자에게 공지된 다른 형태들을 취할 수 있을 것이다. 기판은, 도 1에 대해서 설명한 것들과 실질적으로 유사한 전면(108) 및 후면(110)을 포함한다. 참고로, 도 1의 배향은 도 3-16의 배향과 상이하다. 그러나, 이러한 변화는 여기에서 설명되는 요소들의 차이를 나타내거나 암시하는 것이 아니다.
도 2a의 블록(204) 및 도 4를 참조하면, 패드 층(402), 제 1 유전체 층(404), 및/또는 제 2 유전체 층(406)과 같은 하나 이상의 층들이 기판(106)의 후면(110) 상에 형성될 수 있을 것이다. 층들은 실리콘 산화물과 같은 산화물 재료; 실리콘 질화물 또는 실리콘 산질화물과 같은 질소-함유 재료; 비정질 탄소 재료; 실리콘 탄화물; 테트라에틸오르소실리케이트(TEOS); 다른 적합한 재료들; 및/또는 이들의 조합들을 포함하는 임의의 적합한 재료로 형성될 수 있을 것이다. 층들을 형성하기 위한 일반적인 방법들에는 열적 산화, CVD, 고밀도 플라즈마 CVD (HDP-CVD), PVD, ALD, 스핀-온 성막(deposition), 및/또는 다른 적합한 성막 프로세스들이 포함된다. 하나의 예시적인 실시예에서, 패드 층(402)이 실리콘 산화물을 포함하고, 제 1 유전체 층(404)이 실리콘 질화물을 포함하고, 그리고 제 2 유전체 층(406)이 실리콘 산화물을 포함한다.
도 2a의 블록(206) 및 도 5를 참조하면, 격리 트렌치들(예를 들어, 트렌치들(502A 및 502B))이 기판(106) 상에 형성되어 후면(110)으로부터 그리고 기판(106) 내로 연장한다. 격리 트렌치들은 센서 영역(302) 내에 배치된 제 1 타입의 격리 트렌치(502A) 및 회로 영역(304) 내에 배치된 제 2 타입의 격리 트렌치(502B)를 포함한다. 격리 트렌치들(502A 및 502B)은, 습식 또는 건식 에칭과 같은 에칭과 커플링된 바이너리 포토리소그래피 또는 위상 천이 포토리소그래피와 같은 포토리소그래피를 포함하는 프로세스에 의해서 형성될 수 있을 것이다. 도시된 실시예에서, 격리 트렌치들(502A 및 502B)은, 부분적으로, 회로 영역(304) 내에 형성되는 성분들에 비교하여 센서 영역(302) 내에 형성되는 성분들의 상이한 격리 요건들을 기초로 하는 상이한 프로파일들을 가진다. 그러한 실시예들에서, 격리 트렌치들(502A 및 502B)이 분리된 포토리소그래피 및 에칭 단계들을 이용하여 독립적으로 형성될 수 있거나, 또는 단일 포토리소그래피 및 에칭 프로세스를 이용하여 동시에 형성될 수 있을 것이다.
상이한 격리 요건들의 예로서, 픽셀 요소들이 "암 전류"(이미지 센서 디바이스 상으로의 입사 광이 없을 때 이미지 센서 디바이스 내에서 생성되는 전류) 및 픽셀간 노이즈(인접한 센서의 동작에 의해서 유발되는 이미지 센서의 전하 요동들)를 나타낼 수 있을 것이다. 이러한 양자 모두는, 기판(106)을 통한 전류 유동을 방지하는 격리 피쳐들을 형성하는 것에 의해서 감소될 수 있을 것이다. 그러나, 격리 트렌치의 에칭이, 캐리어들로서 작용하는 기판(106) 내의 결함들을 유발할 수 있을 것이다. 이러한 결함들은 격리 피쳐 주위의 전류 유동을 촉진한다. 다소 직관적에 반대로(counter intuitively), 일부 실시예들에서, 깊은 격리 피쳐들은, 트렌치를 형성할 때 보다 많은 수의 결함들을 도입함으로써, 얕은 트렌치들 보다 센서 요소들에 대한 적은 격리를 실제로 제공할 수 있을 것이다. 이는 모든 실시예들의 필연적인 특성은 아니다.
대조적으로, 디바이스들이 노이즈 및 누설에 대해서 덜 민감하고 그리고 암 전류가 염려되지 않는 회로 영역(304) 내에서, 격리 피쳐의 제 2 구성이 보다 유리할 수 있을 것이다. 그에 따라, 도시된 실시예에서, 격리 트렌치들(502A)이, 깊이(504B)로 형성된 격리 트렌치들(502B) 보다 얕은 깊이(504A)를 가진다. 하나의 그러한 실시예에서, 격리 트렌치들(502A)이 1500 옹스트롬 이하의 깊이(504A)로 형성되고 그리고 격리 트렌치들(502B)이 약 2500 옹스트롬 내지 약 3000 옹스트롬 사이의 깊이(504B)로 형성된다. 격리 요건들을 상이하게 하는 추가적인 예로서, 센서 영역(302) 내에서, 디바이스 밀도가 회로 영역(304) 내에서와 같이 크게 염려되지 않을 수 있을 것이다. 그에 따라, 격리 트렌치들(502A)이 격리 트렌치들(502B) 보다 더 넓을 수 있을 것이다.
이제 도 2a의 블록(208) 및 도 6을 참조하면, 제 1 라이너 층(602)이 격리 트렌치들(502A 및 502B) 내에 형성된다. 제 1 라이너 층(602)은 두꺼운 라이너 층을 특징으로 할 수 있을 것이고, 그리고 이와 관련하여, 약 100 옹스트롬 이상의 두께까지 형성될 수 있을 것이다. 제 1 라이너 층(602)은, 열적 산화 프로세스, 급속-열적 산화 프로세스, CVD, HDP-CVD, PVD, ALD, 및/또는 다른 적합한 방법들을 포함하는 임의의 적합한 프로세스에 의해서 형성될 수 있을 것이다. 예시적인 실시예에서, 제 1 라이너 층(602)이, 약 800 ℃ 내지 약 1200 ℃에서 실시되는 건식 열적 산화 프로세스를 이용하여 형성된다.
이제 도 2a의 블록(210) 및 도 7을 참조하면, 제 1 라이너 층(602)의 형성에 후속하여, 제 1 포토레지스트 코팅(702)이 기판 위에 도포된다. 제 1 포토레지스트 코팅(702)이 스핀-온 성막을 포함하는 임의의 적합한 기술에 의해서 도포될 수 있을 것이다. 이제 도 2a의 블록(212) 및 도 8을 참조하면, 제 1 포토레지스트 코팅(702)이 패터닝된다. 블록(208)의 패터닝이 소프트 베이킹(soft baking), 마스크 정렬, 노광, 노광-후 베이킹, 포토레지스트의 현상, 린싱, 및 건조(예를 들어, 하드 베이킹)를 포함할 수 있을 것이다. 그 대신에, 포토리소그래피 프로세스가, 무마스크(maskless) 포토리소그래피, 전자-비임 기록(writing), 및 이온-비임 기록과 같은 다른 방법들에 의해서 구현되거나, 보충되거나, 또는 대체될 수 있을 것이다. 설명된 실시예에서, 포토레지스트 코팅(702)의 현상은 센서 영역(302)의 격리 트렌치들(502A)을 노출시키는 한편, 회로 영역(304)의 격리 트렌치들(502B)을 보호한다.
이제 도 2a의 블록(214) 및 도 9를 참조하면, 제 1 라이너 층(602)이 센서 영역(302) 내의 격리 트렌치들(502A)로부터 선택적으로 제거된다. 적합한 제거 프로세스들에는 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법들(예를 들어, 반응성 이온 에칭)이 포함된다. 하나의 실시예에서, 라이너 층(602)이 희석된 HF 용액을 이용하여 제거된다. 제 1 라이너 층(602)의 제거 후에, 제 1 포토레지스트 코팅(702)이 박리될(stripped) 수 있을 것이다.
도 2b의 블록(216) 및 도 10을 참조하면, 제 2 라이너 층(1002)이 격리 트렌치들(502A) 내에 형성된다. 제 1 라이너 층(602) 및 제 2 라이너 층(1002)을 독립적으로 형성하는 것은, 제 1 라이너 층(602)과 상이한 물리적 특성들을 가지는 제 2 라이너 층(1002)의 형성을 가능하게 한다. 예를 들어, 제 2 라이너 층(1002)이 얇은 라이너 층을 특징으로 할 수 있고, 그리고 이와 관련하여, 약 100 옹스트롬 이하의 두께까지 형성될 수 있을 것이다. 여러 가지 예시적인 실시예에서, 제 2 라이너 층(1002)의 두께 범위가 약 1 옹스트롬 내지 약 100 옹스트롬이다. 하나의 그러한 실시예에서, 제 2 라이너 층(1002)이 약 20 옹스트롬 미만의 두께를 가진다. 제 2 라이너 층(1002)은, 열적 산화 프로세스, 급속-열적 산화 프로세스, CVD, HDP-CVD, PVD, ALD, 및/또는 다른 적합한 방법들을 포함하는 임의의 적합한 프로세스에 의해서 형성될 수 있을 것이다. 예시적인 실시예에서, 제 2 라이너 층(1002)이, 약 800 ℃ 내지 약 1200 ℃에서 실시되는 건식 열적 산화 프로세스를 이용하여 형성된다.
도 2b의 블록(218) 및 도 11을 참조하면, 제 2 라이너 층(1002)의 형성에 후속하여, 제 2 포토레지스트 코팅(1102)이 기판 위에 도포된다. 제 2 포토레지스트 코팅(1102)이 스핀-온 성막을 포함하는 임의의 적합한 기술에 의해서 도포될 수 있을 것이다. 이제 도 2b의 블록(220) 및 도 12를 참조하면, 제 2 포토레지스트 코팅(1102)이 패터닝된다. 블록(216)의 패터닝이 소프트 베이킹, 마스크 정렬, 노광, 노광-후 베이킹, 포토레지스트의 현상, 린싱, 및 건조(예를 들어, 하드 베이킹)를 포함할 수 있을 것이다. 그 대신에, 포토리소그래피 프로세스가, 무마스크 포토리소그래피, 전자-비임 기록, 및 이온-비임 기록과 같은 다른 방법들에 의해서 구현되거나, 보충되거나, 또는 대체될 수 있을 것이다. 설명된 실시예에서, 제 2 포토레지스트 코팅(1102)의 현상은 센서 영역(302)의 격리 트렌치들(502A)을 노출시키는 한편, 회로 영역(304)의 격리 트렌치들(502B)을 보호한다.
도 2b의 블록(222) 및 도 13을 참조하면, 접합부 격리 주입 영역(1302)을 형성하기 위해서, 격리 트렌치들(502A) 상으로 주입이 실시된다. 접합부 격리 주입 영역(1302)은 전하 캐리어들이 기판(106)의 부분을 통해서 인접한 격리 구조물들로 유동하는 것을 방지한다. 그러나, 접합부 격리 주입 영역(1302)을 형성하기 위해서 이용된 주입 에너지가 기판(106) 내에서 부가적인 전하 이송 결함들을 생성할 수 있고 그리고 부분적으로 격리 이점을 손상시킬 수 있을 것이다. 상이한 제 1 라이너 층(602) 및 제 2 라이너 층(1002)을 형성하는 것의 하나의 이점은, 제 2 라이너 층(1002)이 접합부 격리 주입 영역(1302)의 형성을 촉진하도록 구성될 수 있다는 것이다. 예를 들어, 격리 트렌치(502A) 내의 보다 얇은 제 2 라이너 층(1002)은, 감소된 주입 에너지로 보다 깊고 보다 균일하게 주입할 수 있게 허용할 수 있을 것이다. 하나의 예시적인 실시예에서, 약 20 옹스트롬 두께의 라이너 층(1002)을 통한 10K의 필드 에너지로 보론 이온들을 주입하는 것은, 약 100 옹스트롬 두께의 라이너 층(1002)을 통한 15K의 필드 에너지로 보론 이온들을 주입하는 것 보다, 기판(106) 내에서 도핑 프로파일이 더 균일하고 보론 도핑 농도가 더 높은 결과를 초래하였다. 높은 도핑 농도는 센서 요소들(102) 사이의 보다 큰 격리를 초래하고 그에 따라 암 전류 및 크로스토크를 감소시킨다. 또한, 얇은 라이너와 연관된 낮은 주입 필드 에너지가 주입에 의해서 형성되는 기판 결함들의 수를 감소시킬 수 있다. 따라서, 이러한 메커니즘들 및 다른 것들에 의해서, 제 2 라이너 층(1002)이 보다 효과적인 격리 구조물을 제공하도록 구성될 수 있다.
일부 실시예들에서, 방법(200)에 의해서 생성된 제 2 라이너 층(1002)은, 플라즈마 주입의 이용에 의해서 접합부 격리 주입 영역(1302)을 형성할 수 있게 허용한다. 플라즈마 주입은, 통상적인 주입 보다, 절연 피쳐 효능을 손상시키는 결함들을 더 적게 생성한다. 그러나, 프로세스 도핑 이온들은 보다 두꺼운 라이너 층들을 침투하지 못할 수 있을 것이다. 그에 따라, 일부 실시예들에서 약 100 옹스트롬 미만의 라이너 층(1002)이 플라즈마 주입의 이용을 허용하는 반면, 약 100 옹스트롬 초과의 라이너 층(1002)은 그렇지 못하다. 블록(218)의 주입 후에, 제 2 포토레지스트 코팅(1102)이 박리될 수 있을 것이다.
도 2b의 블록(224) 및 도 14를 참조하면, 트렌치 충진 재료(1402)가 격리 트렌치들(502A 및 502B) 내에 성막된다. 트렌치 충진 재료(1402)가, 반도체 산화물(예를 들어, 실리콘 산화물), 반도체 질화물, 산질화물, 또는 다른 적합한 절연 재료를 포함할 수 있을 것이다. 트렌치 충진 재료(1402)를 형성하는 방법에는 고종횡비 프로세스(HARP), HDP-CVD, CVD, PVD, 플라즈마 증강 화학 기상 증착(PECVD), ALD, 및/또는 다른 적합한 성막 프로세스들이 포함된다. 일부 실시예들에서, 트렌치 충진 재료(1402)가 복수-층 프로세스로 성막되고, 이때 각각의 반복이 트렌치 충진 재료(1402)의 일부를 성막한다.
도 2b의 블록(226) 및 도 15를 참조하면, 트렌치 충진 재료(1402)의 일부가 화학적 기계적 폴리싱(CMP)과 같은 기계적 프로세스를 통해서 제거된다. CMP 프로세스는 또한 제 2 유전체 층(406)과 같은 하나 이상의 부가적인 층들을 제거할 수 있을 것이다.
도 2b의 블록(228) 및 도 16을 참조하면, 집적 회로(300)의 형성에서의 나머지 프로세스들이 실시된다. 이는, 광-감지 영역(114), 핀드 층(116), 도핑된 층(118), 소스/드레인 영역들(123), 게이트 구조물들(124), MLI(126), 반사-방지 층(134), 컬러 필터(136), 및/또는 렌즈(138)의 형성을 포함할 수 있고, 이들 각각은 도 1을 참조하여 설명된 것들과 실질적으로 유사하다. 집적 회로(300)의 요소들의 일부가 통상적인 프로세싱에 의해서 형성될 수 있고, 그에 따라 일부 프로세스들에 대해서는 여기에서 구체적으로 설명하지 않는다.
본원 개시 내용의 원리들은, 회로 영역(304)의 격리 피쳐들이 센서 영역(302)의 격리 피쳐들 보다 기판(106) 내로 더 깊게 연장하는 실시예들로 제한되지 않고, 그리고 또한 쉘로우 트렌치 격리 구조물들로 제한되지 않는다. 이와 관련하여, 방법(200)은 임의 크기 관계를 가지는 격리 피쳐들을 형성하는 경우에도 동일하게 적합하다. 추가적인 예로서, 방법은 이제, 센서 영역(302)의 격리 피쳐들이 회로 영역(304)의 격리 피쳐들 보다 더 깊게 연장하는 실시예들에 대해서 설명될 것이다. 이하의 예들은 도 2a, 2b 및 도 17-30을 참조한다. 전술한 바와 같이, 도 2a 및 2b는 본원 개시 내용의 여러 가지 양태들에 따른 상이한 용도들을 위해서 구성된 복수의 격리 피쳐들을 형성하는 방법(200)의 흐름도이다. 부가적인 단계들이, 방법(200) 이전에, 도중에, 이후에 제공될 수 있고, 그리고 설명된 단계들의 일부가 방법(200)의 다른 실시예들에서 대체되거나 배제될 수 있다는 것을 이해할 수 있을 것이다. 도 17-30은 본원 개시 내용의 여러 가지 양태들에 따라 다른 용도들에 대해서 맞춰서 구성된 복수의 격리 피쳐들을 형성하는 방법(200)을 실시하는 동안의 센서 영역(302) 및 회로 영역(304)을 포함하는 집적 회로(1700)의 횡단면도들이다. 도 17-30은 본원 개시 내용의 발명적인 개념들을 보다 잘 설명하기 위한 명료함을 위해서 단순화된 것이다.
도 2a의 블록(202) 및 도 17을 참조하면, 기판(106)이 수용된다. 기판(106)은 도 1에 대해서 설명된 기판(106)과 실질적으로 유사할 수 있을 것이다. 도 2a의 블록(204) 및 도 18을 참조하면, 패드 층(402), 제 1 유전체 층(404), 및/또는 제 2 유전체 층(406)과 같은 하나 이상의 층들이 기판(106)의 후면(110) 상에 형성될 수 있을 것이다. 패드 층(402), 제 1 유전체 층(404), 및/또는 제 2 유전체 층(406)이 도 4의 각각의 요소와 실질적으로 각각 유사할 수 있을 것이다.
도 2a의 블록(206) 및 도 19를 참조하면, 격리 트렌치들(예를 들어, 트렌치들(1902A 및 1902B))이 기판(106) 상에 형성되어 후면(110)으로부터 그리고 기판(106) 내로 연장한다. 격리 트렌치들은 센서 영역(302) 내에 배치된 제 1 타입의 격리 트렌치(1902A) 및 회로 영역(304) 내에 배치된 제 2 타입의 격리 트렌치(1902B)를 포함한다. 격리 트렌치들(1902A 및 1902B)은, 습식 또는 건식 에칭과 같은 에칭과 커플링된 바이너리 포토리소그래피 또는 위상 천이 포토리소그래피와 같은 포토리소그래피를 포함하는 프로세스에 의해서 형성될 수 있을 것이다. 격리 트렌치들(1902A 및 1902B)은, 부분적으로, 회로 영역(304) 내에 형성되는 성분들과 비교하여 센서 영역(302) 내에 형성되는 성분들의 상이한 격리 요건들을 기초로 하는 상이한 프로파일들을 가진다. 설명된 실시예에서, 격리 트렌치들(1902A)이, 깊이(1904B)로 형성된 격리 트렌치들(1902B) 보다 깊은 깊이(1904A)를 가진다. 격리 트렌치들(1902A)는 깊은 트렌치 격리 구조로 특징지을 수 있다. 하나의 그러한 실시예에서, 격리 트렌치들(1902A)이 약 5000 옹스트롬 내지 20,000 옹스트롬 이하의 깊이(1904A)로 형성되고 그리고 격리 트렌치들(1902B)이 약 2500 옹스트롬 내지 약 3000 옹스트롬 사이의 깊이(1904B)로 형성된다.
이제 도 2a의 블록(208) 및 도 20을 참조하면, 제 1 라이너 층(602)이 격리 트렌치들(1902A 및 1902B) 내에 형성된다. 제 1 라이너 층(602)은 도 6의 제 1 라이너 층(602)과 실질적으로 유사할 수 있고 그리고 두꺼운 라이너 층을 특징으로 할 수 있을 것이다. 예시적인 실시예에서, 제 1 라이너 층(602)이, 약 100 옹스트롬 이상의 두께까지 형성된다.
이제 도 2a의 블록(210) 및 도 21을 참조하면, 제 1 라이너 층(602)의 형성에 후속하여, 도 7의 포토레지스트 코팅(702)과 실질적으로 유사한 제 1 포토레지스트 코팅(702)이 기판 위에 도포된다. 이제 도 2a의 블록(212) 및 도 22를 참조하면, 제 1 포토레지스트 코팅(702)이 패터닝된다. 설명된 실시예에서, 포토레지스트 코팅(702)의 패터닝은 센서 영역(302)의 격리 트렌치들(1902A)을 노출시키는 한편, 회로 영역(304)의 격리 트렌치들(1902B)을 보호한다.
이제 도 2a의 블록(214) 및 도 23을 참조하면, 제 1 라이너 층(602)이 센서 영역(302) 내의 격리 트렌치들(1902A)로부터 선택적으로 제거된다. 제 1 라이너 층(602)의 제거 후에, 제 1 포토레지스트 코팅(702)이 박리될 수 있을 것이다.
도 2b의 블록(216) 및 도 24를 참조하면, 도 10의 라이너 층(1002)과 실질적으로 유사한 제 2 라이너 층(1002)이 센서 영역(302)의 격리 트렌치들(1902A) 내에 형성된다. 제 1 라이너 층(602) 및 제 2 라이너 층(1002)을 독립적으로 형성하는 것은, 제 1 라이너 층(602)과 상이한 물리적 특성들을 가지는 제 2 라이너 층(1002)의 형성을 가능하게 한다. 예를 들어, 제 2 라이너 층(1002)이 얇은 라이너 층을 특징으로 할 수 있고, 그리고 이와 관련하여, 약 100 옹스트롬 이하의 두께까지 형성될 수 있을 것이다. 여러 가지 예시적인 실시예에서, 제 2 라이너 층(1002)의 두께 범위가 약 1 옹스트롬 내지 약 100 옹스트롬이다. 하나의 그러한 실시예에서, 제 2 라이너 층(1002)이 약 20 옹스트롬 미만의 두께를 가진다.
도 2b의 블록(218) 및 도 25를 참조하면, 제 2 라이너 층(1002)의 형성에 후속하여, 제 2 포토레지스트 코팅(1102)이 기판 위에 도포된다. 도 2b의 블록(220) 및 도 26을 참조하면, 제 2 포토레지스트 코팅(1102)이 패터닝된다. 설명된 실시예에서, 제 2 포토레지스트 코팅(1102)의 패터닝은 센서 영역(302)의 격리 트렌치들(1902A)을 노출시키는 한편, 회로 영역(304)의 격리 트렌치들(1902B)을 보호한다.
도 2b의 블록(222) 및 도 27을 참조하면, 도 13의 접합부 격리 주입 영역(1302)과 실질적으로 유사한 접합부 격리 주입 영역(1302)을 형성하기 위해서, 격리 트렌치들(1902A) 상으로 주입이 실시된다. 접합부 격리 주입 영역(1302)은 전하 캐리어들이 기판(106)의 부분을 통해서 인접한 격리 구조물들로 유동하는 것을 방지한다. 상이한 제 1 라이너 층(602) 및 제 2 라이너 층(1002)을 형성하는 것의 하나의 이점은, 제 2 라이너 층(1002)이 접합부 격리 주입 영역(1302)의 형성을 촉진하도록 구성될 수 있다는 것이다. 예를 들어, 격리 트렌치(1902A) 내의 보다 얇은 제 2 라이너 층(1002)은, 감소된 주입 에너지로 보다 깊고 보다 균일하게 주입할 수 있게 허용할 수 있을 것이다. 또한, 얇은 라이너와 연관된 낮은 주입 필드 에너지가 주입에 의해서 형성되는 기판 결함들의 수를 감소시킬 수 있다. 따라서, 이러한 메커니즘들 및 다른 것들에 의해서, 제 2 라이너 층(1002)이 보다 효과적인 격리 구조물을 제공하도록 구성될 수 있다.
일부 실시예들에서, 방법(200)에 의해서 생성된 제 2 라이너 층(1002)은, 플라즈마 주입의 이용에 의해서 접합부 격리 주입 영역(1302)을 형성할 수 있게 허용한다. 플라즈마 주입은, 통상적인 주입 보다, 절연 피쳐 효능을 손상시키는 결함들을 더 적게 생성한다. 그러나, 프로세스 도핑 이온들은 보다 두꺼운 라이너 층들을 침투하지 못할 수 있을 것이다. 그에 따라, 일부 실시예들에서 약 100 옹스트롬 미만의 라이너 층(1002)이 플라즈마 주입의 이용을 허용하는 반면, 약 100 옹스트롬 초과의 라이너 층(1002)은 그렇지 못하다. 블록(218)의 주입 후에, 제 2 포토레지스트 코팅(1102)이 박리될 수 있을 것이다.
도 2b의 블록(224) 및 도 28을 참조하면, 트렌치 충진 재료(1402)가 격리 트렌치들(1902A 및 1902B) 내에 성막된다. 트렌치 충진 재료(1402)가, 도 14의 트렌치 충진 재료(1402)와 실질적으로 유사할 수 있을 것이다. 도 2b의 블록(226) 및 도 29를 참조하면, 트렌치 충진 재료(1402)의 일부가 화학적 기계적 폴리싱(CMP)과 같은 기계적 프로세스를 통해서 제거된다. CMP 프로세스는 또한 제 2 유전체 층(406)과 같은 하나 이상의 부가적인 층들을 제거할 수 있을 것이다.
도 2b의 블록(228) 및 도 30을 참조하면, 집적 회로(1700)의 형성에서의 나머지 프로세스들이 실시된다. 이는, 광-감지 영역(114), 핀드 층(116), 도핑된 층(118), 소스/드레인 영역들(123), 게이트 구조물들(124), MLI(126), 반사-방지 층(134), 컬러 필터(136), 및/또는 렌즈(138)의 형성을 포함할 수 있고, 이들 각각은 도 1을 참조하여 설명된 것들과 실질적으로 유사하다. 집적 회로(1700)의 요소들의 일부가 통상적인 프로세싱에 의해서 형성될 수 있다는 것을 이해할 수 있을 것이고, 그에 따라 일부 프로세스들에 대해서는 여기에서 구체적으로 설명하지 않는다.
따라서, 본원 개시 내용은 상이한 용도들을 위해서 구성된 복수의 격리 트렌치 구조물들을 포함하는 집적 회로 디바이스 및 그러한 집적 회로를 형성하는 방법을 제공한다. 일부 실시예들에서, 집적 회로를 형성하는 방법이: 제 1 영역 및 제 2 영역을 가지는 기판을 수용하는 단계; 상기 제 1 영역 내에 제 1 격리 트렌치를 형성하는 단계; 상기 제 2 영역 내에 제 2 격리 트렌치를 형성하는 단계; 상기 제 1 격리 트렌치 내에 제 1 라이너 층을 형성하는 단계; 상기 제 2 격리 트렌치 내에 제 2 라이너 층을 형성하는 단계로서, 상기 제 2 라이너 층이 상기 제 1 라이너 층의 상응하는 물리적 특성과 상이한 물리적 특성을 가지는, 제 2 라이너 층 형성 단계; 및 상기 제 2 격리 트렌치 및 상기 제 2 격리 트렌치 내에 형성된 상기 제 2 라이너 층에 대해서 주입 공정을 실시하는 단계를 포함한다. 하나의 그러한 실시예에서, 상기 제 1 라이너 층의 상응하는 물리적 특성과 비교하여 실시된 주입 공정의 주입 깊이 및 균일성 중 하나를 개선하도록, 제 2 라이너 층의 물리적 특성이 선택된다.
추가적인 실시예들에서, 집적 회로 디바이스 형성 방법이: 전면 및 후면을 가지는 기판을 수용하는 단계로서, 상기 기판이 그 기판의 상부에 정의되는 센서 영역 및 회로 영역을 추가적으로 구비하는, 기판을 수용하는 단계; 상기 기판의 후면 내에 회로 영역 격리 트렌치를 에칭하는 단계; 상기 기판의 후면 내에 센서 영역 격리 트렌치를 에칭하는 단계; 상기 회로 영역 격리 트렌치 내에 제 1 라이너 층을 성막하는 단계; 상기 센서 영역 격리 트렌치 내에 제 2 라이너 층을 성막하는 단계로서, 상기 제 2 라이너 층이 상기 제 1 라이너 층과 상이한, 제 2 라이너 층을 성막하는 단계; 그리고 상기 제 2 라이너 층의 성막 단계 후에 상기 센서 영역 격리 트렌치의 주입을 실시하는 단계를 포함한다. 하나의 그러한 실시예에서, 상기 센서 영역 격리 트렌치의 주입을 실시하는 단계가 플라즈마 도핑 공정을 실시하는 단계를 포함한다.
또한 추가적인 실시예들에서, 집적 회로 디바이스가 기판을 포함하고, 상기 기판이: 상기 기판 상에 형성된 센서 요소 및 회로 요소; 상기 기판 상에 형성된 제 1 격리 구조물로서, 상기 제 1 격리 구조물이 제 1 라이너 층 및 제 1 트렌치 충진 재료를 포함하고, 그리고 상기 제 1 격리 구조물이 상기 회로 요소에 인접하여 배치되는, 제 1 격리 구조물; 그리고 상기 기판 상에 형성된 제 2 격리 구조물로서, 상기 제 2 격리 구조물이 제 2 라이너 층 및 제 2 트렌치 충진 재료를 포함하고, 상기 제 1 격리 구조물이 상기 센서 요소에 인접하여 배치되고, 그리고 상기 제 1 라이너 층이 상기 제 2 라이너 층과 상이한, 제 2 격리 구조물을 포함한다. 하나의 그러한 실시예에서, 제 2 격리 구조물이 접합부 격리 주입 영역을 더 포함한다.
전술한 내용은 당업자가 본원 개시 내용을 보다 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개략적으로 설명한 것이다. 당업자들이 여기에서 소개된 실시예들과 동일한 목적들을 달성하고 및/또는 동일한 장점들을 성취하기 위해서 다른 프로세스들 및 구조들을 설계 또는 수정하기 위한 기본으로서 본원 개시 내용을 용이하게 이용할 수 있다는 것을, 당업자는 이해하여야 할 것이다. 또한, 당업자는, 그러한 균등한 구성들이 본원 개시 내용의 사상 및 범위를 벗어나지 않는다는 것을, 그리고 본원 개시 내용의 사상 및 범위를 벗어나지 않고도 당업자가 여러 가지 변화들, 치환들, 대안들을 적용할 수 있다는 것을 이해하여야 할 것이다.

Claims (10)

  1. 집적 회로를 형성하는 방법에 있어서,
    제 1 영역 및 제 2 영역을 가지는 기판을 수용하는 단계;
    상기 제 1 영역 내에 제 1 격리 트렌치를 형성하는 단계;
    상기 제 2 영역 내에 제 2 격리 트렌치를 형성하는 단계;
    상기 제 1 격리 트렌치 내에 제 1 라이너 층을 형성하는 단계;
    상기 제 2 격리 트렌치 내에 상기 제 1 라이너 층의 두께와 상이한 두께를 가지는 제 2 라이너 층을 형성하는 단계;
    상기 제 1 격리 트렌치 내의 상기 제 1 라이너 층을 보호하고 상기 제 2 격리 트렌치 내의 상기 제 2 라이너 층을 노출시키기 위해 레지스트 층을 패터닝하는 단계; 및
    패터닝된 상기 레지스트 층을 이용하여 상기 제 2 격리 트렌치 및 상기 제 2 격리 트렌치 내에 형성된 상기 제 2 라이너 층에 대해서 주입 공정을 실시하는 단계
    를 포함하고,
    상기 주입 공정은 상기 제 2 라이너 층을 통해 도펀트를 주입시킴으로서, 상기 제 2 격리 트렌치에 인접한 기판의 부분을 도핑하는 것인, 집적 회로를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 라이너 층의 두께와 비교하여, 실시된 주입 공정의 주입 깊이 및 균일성 중 하나를 개선하도록 상기 제 2 라이너 층의 두께가 선택되는 것인, 집적 회로를 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 주입 공정을 실시하는 단계는 플라즈마 도핑 공정을 실시하는 단계를 포함하는 것인, 집적 회로를 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 제 2 라이너 층은 상기 제 1 라이너 층의 두께 보다 얇은 두께를 가지는 것인, 집적 회로를 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 제 1 라이너 층의 두께는 100 옹스트롬 이상이고, 상기 제 2 라이너 층의 두께는 100 옹스트롬 미만인, 집적 회로를 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 제 1 라이너 층을 형성하는 단계는 상기 제 2 격리 트렌치 내에 상기 제 1 라이너 층을 추가로 형성하고,
    상기 방법은 상기 제 2 라이너 층을 형성하는 단계에 앞서서 상기 제 2 격리 트렌치 내로부터 상기 제 1 라이너 층을 제거하기 위한 에칭 프로세스를 실시하는 단계를 더 포함하는, 집적 회로를 형성하는 방법.
  7. 제 1 항에 있어서,
    상기 제 1 격리 트렌치를 형성하는 단계는 제 1 프로파일을 가지는 제 1 격리 트렌치를 형성하고,
    상기 제 2 격리 트렌치를 형성하는 단계는 제 2 프로파일을 가지는 제 2 격리 트렌치를 형성하고,
    상기 제 2 프로파일은 상기 제 1 프로파일과 상이한 것인, 집적 회로를 형성하는 방법.
  8. 제 7 항에 있어서,
    상기 제 2 프로파일은 상기 제 1 프로파일의 깊이 보다 얕은 깊이를 가지는 것인, 집적 회로를 형성하는 방법.
  9. 집적 회로 디바이스를 형성하는 방법에 있어서,
    전면 및 후면을 가지는 기판으로서, 상기 기판의 상부에 정의되는 센서 영역 및 회로 영역을 추가적으로 가지는 기판을 수용하는 단계;
    상기 기판의 후면 내에 회로 영역 격리 트렌치를 에칭하는 단계;
    상기 기판의 후면 내에 센서 영역 격리 트렌치를 에칭하는 단계;
    상기 회로 영역 격리 트렌치 내에 제 1 라이너 층을 성막하는 단계;
    상기 센서 영역 격리 트렌치 내에 상기 제 1 라이너 층의 두께와 상이한 두께를 가지는 제 2 라이너 층을 성막하는 단계; 및
    상기 회로 영역 격리 트렌치 내의 상기 제 1 라이너 층을 보호하고 상기 센서 영역 격리 트렌치 내의 상기 제 2 라이너 층을 노출시키기 위해 레지스트 층을 패터닝하는 단계; 및
    패터닝된 상기 레지스트 층을 이용하여 상기 제 2 라이너 층을 성막하는 단계 후에 상기 센서 영역 격리 트렌치의 주입을 실시하는 단계
    를 포함하고,
    상기 주입은, 상기 제 2 라이너 층을 통해서 상기 기판의 센서 영역에 이온이 주입되고 상기 기판의 회로 영역에 이온이 주입되지 않도록 하는 것인, 집적 회로 디바이스를 형성하는 방법.
  10. 집적 회로 디바이스를 형성하는 방법에 있어서,
    기판을 수용하는 단계;
    상기 기판 상에 센서 요소 및 회로 요소를 형성하는 단계;
    상기 기판 상에 제 1 격리 구조물로서, 제 1 라이너 층 및 제 1 트렌치 충진 재료를 포함하고 상기 회로 요소에 인접하여 배치되는 상기 제 1 격리 구조물을 형성하는 단계; 및
    상기 기판 상에 제 2 격리 구조물로서, 제 2 라이너 층 및 제 2 트렌치 충진 재료를 포함하는 상기 제 2 격리 구조물을 형성하는 단계로서, 상기 제 1 트렌치 충진 재료를 보호하는 레지스트 층을 형성하는 단계 및 상기 제 2 라이너 층을 통해 도펀트를 주입함으로써 상기 제 2 라이너 층에 인접한 기판 상의 부분을 도핑하는 단계를 포함하는 상기 제 2 격리 구조물을 형성하는 단계
    를 포함하고,
    상기 제 1 트렌치 충진 물질은 상기 도핑이 수행되는 동안 상기 레지스트 층에 의해 보호되고, 상기 제 2 격리 구조물은 상기 센서 요소에 인접하여 배치되고, 상기 제 1 라이너 층은 상기 제 2 라이너 층과 상이한 두께를 가지는 것인, 집적 회로 디바이스를 형성하는 방법.
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