TWI548074B - 影像感測元件及其形成方法 - Google Patents

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TWI548074B
TWI548074B TW103104682A TW103104682A TWI548074B TW I548074 B TWI548074 B TW I548074B TW 103104682 A TW103104682 A TW 103104682A TW 103104682 A TW103104682 A TW 103104682A TW I548074 B TWI548074 B TW I548074B
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Description

影像感測元件及其形成方法
本揭露書係有關於影像感測元件及其形成方法，且特別是有關於背照式影像感測元件及其形成方法。
半導體積體電路(integrated circuit，IC)已經歷快速成長。積體電路材料及設計的技術演進，已開創積體電路的各個世代，其中每一世代相較於前一個世代具有更小更複雜的電路。在積體電路的進程中，功能密度(functional density，即單位晶片面積的內連元件數量)已廣泛地增加，而幾何尺寸(geometric size，即使用製程所能造出的最小元件尺寸)已縮減。上述的演進已增加處理與製造積體電路的複雜度。為了這些演進，積體電路之處理與製造需相似的對應發展。
隨著由縮減幾何尺寸所實現的優點，積體電路元件已直接獲得改進。其中一個受益的積體電路元件是影像感測元件(image sensor device)。影像感測元件包括像素陣列(pixel array)或像素格(pixel grid)，其用以感測光線且記錄所感測光線之強度(intensity)或亮度(brightness)。像素陣列照光後會累積電荷。光線的強度越高，像素陣列所累積的電荷越高。接著，所累積的電荷用以(例如，藉由其他電路)在適當的應用中提供影像資訊，例如是數位相機(digital camera)。
然而，由於特徵尺寸(feature size)持續縮減，製程 亦持續地變得更難以進行。因此，形成具有越來越小尺寸且可靠的影像感測元件更具挑戰性。
本揭露書之實施例提供一種影像感測元件。影像感測元件包括半導體基底及形成於其中之光感測器。影像感測元件還包括形成在半導體基底上之閘極堆疊。閘極堆疊包括複數個多晶矽層。
本揭露書之實施例提供一種影像感測元件。影像感測元件包括半導體基底及形成於其中之光感測區。影像感測元件還包括形成於半導體基底中之浮置擴散區。影像感測元件更包括形成於半導體基底上之閘極堆疊。閘極堆疊介於光感測區與浮置擴散區之間。閘極堆疊包括複數個半導體層之堆疊。
本揭露書之實施例提供一種影像感測元件的形成方法。方法包括提供半導體基底，並於半導體基底之中形成光感測器。方法還包括沉積閘極介電層於半導體基底之上，並沉積複數個多晶矽層於閘極介電層之上。方法更包括將閘極介電層與複數個多晶矽層圖案化以於半導體基底之上形成至少一閘極堆疊。
100‧‧‧影像感測元件
101‧‧‧像素區
102‧‧‧周邊區
104‧‧‧半導體基底
106‧‧‧光感測器
106A‧‧‧光感測區
106B‧‧‧固定層
108‧‧‧隔離結構
109a、109b‧‧‧隔離區
110‧‧‧轉換電晶體
111‧‧‧閘極堆疊
112‧‧‧重置電晶體
113‧‧‧閘極堆疊
114‧‧‧源極隨耦器電晶體
116‧‧‧選擇電晶體
118A、118B、120‧‧‧摻雜區
122‧‧‧電晶體
122A‧‧‧閘極堆疊
122B‧‧‧源極/汲極區
122C‧‧‧井區
124‧‧‧電晶體
124A‧‧‧閘極堆疊
124B‧‧‧源極/汲極區
124C‧‧‧井區
126‧‧‧隔離結構
128‧‧‧多層內連線結構
130‧‧‧內連線
131‧‧‧導電結構
132‧‧‧內連線
134‧‧‧層間介電結構
136‧‧‧承載晶圓
138‧‧‧摻雜層
140‧‧‧抗反射層
142‧‧‧濾光層
144‧‧‧透鏡
146‧‧‧輻射
148A、148B‧‧‧表面
401‧‧‧閘極介電層
402a、402b、402c、402d‧‧‧多晶矽層
403‧‧‧界面
404‧‧‧間隙壁
405、407‧‧‧界面
602‧‧‧爐體
604‧‧‧反應腔體
t1、t2、t3‧‧‧厚度
第1圖顯示根據一些實施例之影像感測元件的上視圖。
第2圖顯示根據一些實施例之影像感測元件中之像素區的放大上視圖。
第3圖顯示根據一些實施例之影像感測元件的像素區及周 邊區的剖面圖。
第4A-4C圖顯示根據一些實施例之影像感測元件之閘極堆疊的製程剖面圖。
第5A-5D圖顯示根據一些實施例之影像感測元件之電晶體的閘極堆疊的剖面圖。
第6A及6B圖分別顯示根據一些實施例之爐體與反應腔體的剖面圖。
以下將詳細說明本揭露書實施例之製作與使用方式。然應注意的是，本揭露書提供許多可供應用的發明概念，其可以多種特定形式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露書，不代表所討論之不同實施例及/或結構之間必然具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。
以下，將描述一些實施例的一些變化。在多種圖式與多種實施例之中，相似的標號可用以標示相似的構件。第1圖顯示根據一些實施例之影像感測元件100的上視圖。影像感測元件100可為背照式(back side illuminated，BSI)影像感測元件。然而，應注意的是，本揭露書之實施例不限於此。在一些其他實施例中，影像感測元件100為前照式(front side illuminated，FSI)影像感測元件。
在一些實施例中，影像感測元件100包括像素區101之陣列。像素區101排列成行(columns)(例如，C1到CX)與列(rows)(例如，R1到RY)。“像素區”意指包含各種構件之單元(unit cell)，例如包含光感測器(photodetector)及多種電路。單元可包括多種用以將電磁輻射(electromagnetic radiation)(例如，光線)轉變為電性訊號(electrical signal)之半導體元件。像素區101中之光感測器可包括光二極體(photodiodes)、互補式金氧半場效電晶體(CMOS)影像感測元件、電荷耦合元件(charged coupling device，CCD)感測元件、主動感測元件、被動感測元件、及/或其他感測元件。
像素區101可設計為具有多種形式之感測元件。像素區101之一群體可為CMOS影像感測元件，而像素區101之另一群體可為其他形式之感測元件，例如被動感測元件。在一些實施例中，每一像素區101包括光感測器，例如為光閘形式光感測器(photogate-type photodetector)，其用以記錄光線(輻射)之強度或亮度。每一像素區101亦可包括多種半導體元件，例如多種電晶體。
可於影像感測元件100之周邊區中形成附加電路、輸入電路、及/或輸出電路，並可使之耦接至像素區101。周邊區中之電路提供像素區101運作環境，且支援像素區101之外部通信(external communication)。為了簡化，本揭露書後續敘述影像感測元件之單一像素區。
第2圖顯示根據一些實施例之影像感測元件100之其中一像素區101的放大上視圖，其係位於半導體基底(未顯示 於第2圖中)之前側表面上。如第2圖所示，像素區101包括光感測器106。在一些實施例中，光感測器106包括光二極體，其用以記錄或偵測光線(輻射)之強度或亮度。像素區101可包含多種電晶體，包括轉換電晶體(transfer transistor)110、重置電晶體(reset transistor)112、源極隨耦器電晶體(source-follower transistor)114、選擇電晶體(select transistor)116、其他適合的電晶體、或前述之組合。
像素區101在半導體基底之中還可包括於多種摻雜區(doped regions)，例如是摻雜區118A、118B、及120。摻雜區118A、118B、及120可作為前述電晶體之源極/汲極區。摻雜區120還可稱作浮置擴散區(floating diffusion region)。摻雜區120係介於轉換電晶體110與重置電晶體112之間，且為轉換電晶體110與重置電晶體112之其中一源極/汲極區。在一些實施例中，導電結構(conductive feature)131重疊源極隨耦器電晶體114之部分的閘極堆疊(gate stack)，且連接至摻雜區120。
影像感測元件100還包括形成於半導體基底中之多種隔離結構(isolation structures)108，其用以隔離半導體基底之多個區域。隔離結構108避免區域之間的漏電流。在一些實施例中，隔離結構108包括介電隔離結構(dielectric isolation structures)。介電隔離結構可藉由淺溝槽隔離(shallow trench isolation，STI)技術、深溝槽隔離(deep trench isolation，DTI)技術、其他可應用技術、或前述之組合而形成。
在一些實施例中，隔離結構108可包括由佈植技術或擴散技術所形成之摻雜隔離結構。在一些實施例中，隔離結 構108係形成於像素區101中以隔離光感測器106、轉換電晶體110、重置電晶體112、源極隨耦器電晶體114、及選擇電晶體116。影像感測元件100更包括設置於半導體基底之背側表面上的彩色濾光層(未顯示)及透鏡(未顯示)。彩色濾光層及透鏡可大抵對齊光感測器106。
根據一些實施例，在影像感測元件100運作時，影像感測元件100被設計成接收透過半導體基底之背側表面傳來之輻射。設置於半導體基底之背側表面上之透鏡引導入射輻射至半導體基底中之相應的光感測器106。入射輻射可使電子-電洞對(electron-hole pairs)產生於光感測器106中。當暴露於入射輻射時，光感測器106因入射輻射而累積電子。電洞可被半導體基底之背側表面上之摻雜層捕捉，因而避免電子與電洞發生再結合(re-combination)。
當轉換電晶體110打開時，電子由光感測器106傳遞至摻雜區120。透過導電結構131之連接，源極隨耦器電晶體114可將來自摻雜區120之電子轉變為電壓訊號。選擇電晶體116可允許像素陣列之單一列(single row)或單一行(single column)被讀取電路(read-out electronics)讀取。重置電晶體112可作為重啟摻雜區120之開關。當重置電晶體112打開時，摻雜區120會被連接至電源供應(power supply)以清除所累積的電子。
第3圖顯示根據一些實施例之影像感測元件100的剖面圖，其顯示像素區101(沿第2圖中之切線A-A’)及周邊區102。影像感測元件100包括半導體基底104，其具有前側表面 148A及背側表面148B。在一些實施例中，半導體基底104包括磊晶成長區(epitaxially grown region)。
在一些實施例中，半導體基底104為包含矽之半導體基底。替代或附加地，半導體基底104係由其他元素半導體材料所形成，例如是鍺及/或鑽石。半導體基底104可由化合物半導體所形成，例如是碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦。在一些實施例中，半導體基底104係由合金半導體(alloy semiconductor)所形成，例如是SiGe、GaAsP、AlInAs、AlGaAs、GaInP、GaInAsP、或前述之組合。在一些實施例中，半導體基底104可為絕緣層上覆半導體(semiconductor on insulator，SOI)。
在一些實施例中，半導體基底104為p型摻雜基底。半導體基底104所摻雜之p型摻質(p-type dopants)可包括硼、鎵、銦、其他適合的p型摻質、或前述之組合。或者，半導體基底104可為n型摻雜基底。半導體基底104所摻雜之n型摻質(n-type dopants)可包括磷、砷、或前述之組合。摻雜可藉由適合的製程以多種措施及技術進行，例如是離子佈植或擴散。後續，半導體基底104以p型摻雜基底為例進行說明。
如第3圖所示，像素區101包括光感測器106。光感測器106可為光二極體，其包括光感測區106A及固定層(pinned layer)106B。光感測區106A係沿著半導體基底104之前側表面148A而形成。在一些實施例中，光感測區106A為n型摻雜區。因此，於半導體基底104之前側表面148A處之固定層106B為設置重疊在光感測區106A上之p型摻雜層。在一些其他實施例中， 光感測區106A為p型摻雜區，而半導體基底104為n型摻雜基底。
在一些實施例中，像素區101包括多種電晶體，例如轉換電晶體110、重置電晶體112、源極隨耦器電晶體114(顯示於第2圖)、及選擇電晶體116(顯示於第2圖)。每一電晶體具有形成於半導體基底104之前側表面148A上的相應閘極堆疊。例如，轉換電晶體110具有閘極堆疊111，而重置電晶體112具有閘極堆疊113。轉換電晶體110之閘極堆疊111可重疊於一部分的光感測區106A之上。
像素區101在半導體基底104中還包括多種摻雜區。摻雜區可對應於前述電晶體之閘極堆疊而作為源極/汲極區。例如，摻雜區120及118A為重置電晶體112之源極/汲極區。如上所述，摻雜區120亦可稱作浮置擴散區。摻雜區120係位於轉換電晶體110與重置電晶體112之間。轉換電晶體110之閘極堆疊111係介於摻雜區120與光感測區106A之間。因此，摻雜區120與光感測區106A之間定義出通道(channel)。摻雜區120可將來自光感測器106之累積電荷提供予源極隨耦器電晶體114(顯示於第2圖)以轉變為電壓訊號。在一些實施例中，摻雜區120為n型摻雜區。
每一電晶體之閘極堆疊可包括閘極介電層及閘極電極層(未顯示於第3圖)。閘極介電層可由介電材料所形成，例如氧化矽、高介電常數材料、其他介電材料、或前述之組合。高介電常數材料例如包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鉿-氧化鋁合金(HfO2-Al2O3 alloy)、 或前述之組合。
在一些實施例中，閘極電極層包括多層半導體層，例如是多晶矽層。研究顯示若閘極電極層包括多層半導體層(例如，多層的多晶矽層)，暗電流(dark current)及雜訊(例如，隨機信號雜訊random telegraph signal，RTS)可大幅縮減。例如，相較於具有單層多晶矽閘極電極之影像感測元件，暗電流可縮減超過約16%。包括多層多晶矽層之閘極電極層的形成方式與結構後續將較詳細地敘述。
請再參照第3圖，周邊區102可包括耦接至像素區101之讀取電路(readout circuitry)及/或控制電路(control circuitry)，用以提供像素區101運作環境。如第3圖所示，在一些實施例中，PMOS電晶體122及NMOS電晶體係形成於周邊區102之中。PMOS電晶體122包括閘極堆疊122A及形成於n型井區122C中之源極/汲極區122B。NMOS電晶體124包括閘極堆疊124A及形成於p型井區124C中之源極/汲極區124B。
在一些實施例中，影像感測元件100更包括多個隔離結構126及隔離結構108。隔離結構126係形成於半導體基底104之周邊區102之中。隔離結構108係形成於半導體基底104之像素區101之中。隔離結構126及隔離結構108隔離了半導體基底104中之許多區域。
在一些實施例中，隔離結構126隔離了PMOS電晶體122與NMOS電晶體。隔離結構108隔離了光感測器106、轉換電晶體110、重置電晶體112、源極隨耦器電晶體114(顯示於第2圖)、及選擇電晶體116(顯示於第2圖)。隔離結構126及隔離結 構108包括氧化矽、氮化矽、氮氧化矽、其他絕緣材料、或前述之組合。在一些實施例中，隔離結構126之底部較隔離結構108還深。
如第3圖所示，根據一些實施例，影像感測元件100包括許多形成於半導體基底104中之隔離區，例如隔離區109a及109b。在一些實施例中，隔離區109a及109b藉著使用離子佈植製程而形成。隔離區109a及109b可為p型摻雜區，並圍繞光感測區106A。在一些實施例中，隔離區109a及109b之摻雜濃度係介於約1017atoms/cm3與約1019atoms/cm3之間。隔離區109a及109b圍繞光感測區106A。隔離區可增進影像感測元件之靈敏度，並降低串擾(cross-talk)。
如第3圖所示，在一些實施例中，影像感測元件100更包括形成在半導體基底104之前側表面148A上之多層內連線結構(multilayer interconnect，MLI)128。多層內連線結構128耦接至影像感測元件100之許多構件，例如光感測器106。因此，影像感測元件100之各個構件可因應所照射之光線(影像輻射)而適當地運作。
多層內連線結構128包括許多導電結構，其可為垂直內連線(vertical interconnects)130(例如，接點(contacts)及/或介層插塞(vias))及水平內連線(horizontal interconnects)132(例如，線路(lines))。內連線132可包括如第2圖所示之導電結構131。內連線130及132可由導電材料所形成，例如鋁、銅、鈦、氮化鈦、鎢、多晶矽、金屬矽化物、其他適合材料、或前述之組合。
多層內連線結構128之內連線130及132係埋置於層間介電結構(ILD structure)134之中。層間介電結構134可具有多層結構。層間介電結構134可由氧化矽、氮化矽、氮氧化矽、四乙基正矽酸鹽氧化物(TEOS oxide)、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽玻璃(borophosphosilicate glass，BPSG)、氟化矽玻璃(fluorinated silica glass，FSG)、碳摻雜氧化矽(carbon doepd silicon oxide)、非晶氟化碳(amorphous fluorinated carbon)、低介電常數材料、聚醯亞胺(polyimide)、其他適合的材料、或前述之組合。
承載晶圓136可設置於半導體基底104之前側表面148A之上。在一些實施例中，承載晶圓136接合至多層內連線結構128。承載晶圓136可由半導體材料(例如，矽)或玻璃所形成。承載晶圓136可對形成在半導體基底104之前側表面148A上的各種結構(例如，光感測器106)提供防護。承載晶圓136亦可於對半導體基底104之背側表面104B進行製程時提供機械強度與支持。例如，承載晶圓136可作為支撐基底，而薄化製程可於背側表面148B進行以薄化半導體基底104。可藉由使用化學機械研磨(CMP)製程、蝕刻製程、或其他可應用製程來薄化半導體基底104。
在一些實施例中，影像感測元件100包括形成在半導體基底104之背側表面148B的摻雜層138。摻雜層138可修復背側表面148B上於進行薄化製程期間所造成之損傷，可降低暗電流與白像素(white pixels)。摻雜層138可藉由使用離子佈植製程、擴散製程、退火製程、或前述之組合而形成。在一些實 施例中，摻雜層138為p型摻雜(p-type doped)。摻雜層138自半導體基底104之背側表面148B延伸進入半導體基底104。
如第3圖所示，根據一些實施例，影像感測元件100包括形成在背側表面148B上之抗反射層(antireflection layer)140、濾光層(filter layer)142(例如，彩色濾光層)、及透鏡144。抗反射層140可由介電材料所形成，例如氮化矽、氮氧化矽、其他適合的材料、或前述之組合。
根據一些實施例，濾光層142係形成於抗反射層140之上，且對齊於光感測器106之光感測區106A。濾光層142係經設計而使其僅讓特定波長之光線穿過。例如，濾光層142可僅讓可見光中之紅色波長光、綠色波長光、或藍色波長光到達光感測器106。在一些實施例中，濾光層142係由染料基(dye-based polymer)高分子或顏料基高分子(pigment-based polymer)所形成，用以過濾出特定頻率之光線(例如，具所需波長之光線)。
根據一些實施例，透鏡144係設置在濾光層142之上，且亦對齊於光感測器106之光感測區106A。透鏡144與光感測器106和濾光層142之間可有各種位置排列關係，使透鏡144可將入射輻射(radiation)146(或入射光)聚焦於光感測器106之光感測區106A上。或者，濾光層142與透鏡144的位置可互換，使得透鏡144設置於抗反射層140與濾光層142之間。
根據一些實施例，在影像感測元件100運作時，影像感測元件100被設計成接收透過半導體基底104之背側表面148B傳來之輻射146。透鏡144將入射輻射146引導至濾光層142。 接著，入射輻射146自濾光層142穿過抗反射層140而到達半導體基底104及相應的光感測器106，尤其是到達光感測區106A。
當暴露於入射輻射146時，光感測器106因入射輻射146而產生電子-電洞對並累積電荷。當轉換電晶體110之閘極打開時，電荷由光感測器106傳遞至摻雜區120。透過導電結構131之連接，源極隨耦器電晶體114可將來自摻雜區120之電荷轉變為電壓訊號。選擇電晶體116可允許像素陣列之單一列(row)或單一行(column)被讀取電路讀取。重置電晶體112可作為重啟摻雜區120之開關。當重置電晶體112打開時，摻雜區120會被連接至電源供應(power supply)以清除所有累積的電荷。
如上所述，在一些實施例中，若影像感測元件100之閘極電極層包括多層多晶矽層，暗電流及雜訊可大幅縮減。第4A-4C圖顯示根據一些實施例之影像感測元件之閘極堆疊的製程剖面圖。
如第4A圖所示，根據一些實施例，閘極介電層401沉積於半導體基底104之前側表面148A之上。在一些實施例中，閘極介電層401是在形成光感測區106A、固定層106B、及摻雜區120之後才沉積。在一些其他實施例中，一些或全部的光感測區106A、固定層106B、及摻雜區120是在沉積了閘極介電層401之後才形成。閘極介電層401可由先前敘述之介電材料所形成。閘極介電層401可藉著使用化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、熱氧化製程、其他可應用製程、或前述之組合而沉積。
如第4A圖所示，根據一些實施例，多層半導體層 (例如，多晶矽層402a及402b)係沉積於閘極介電層之上。在一些實施例中，多晶矽層402a及402b係相繼沉積。在一些實施例中，多晶矽層402a藉由使用化學氣相沉積製程或其他可應用製程而沉積。
第6A及6B圖分別顯示爐體(furnace)602及反應腔體(chamber)604之剖面圖，其用以形成影像感測元件100之多晶矽層。在一些實施例中，多晶矽層402a之沉積製程可於爐體602中進行。沉積製程可於介於約500℃與約800℃之間的溫度下進行。可於爐體602中使用矽來源氣體(silicon source gas)以形成多晶矽層402a。矽來源氣體例如是矽烷(silane，SiH4)、乙矽烷(disilane，Si2H6)、二氯甲矽烷(dichlorosilane，SiH2Cl2)、其他適合的矽來源氣體、或前述之組合。在一些實施例中，數個晶圓可放置進爐體602中以同時於每一晶圓上沉積多晶矽層。
之後，將半導體基底104自爐體602移往並設置於反應腔體604之中。多晶矽層之沉積製程暫時性地停止。根據一些實施例，反應腔體604包括惰性氣體，例如是氦氣、氬氣、或其相似氣體。在一些實施例中，反應腔體604包含氮氣。在一些實施例中，反應腔體604包含空氣(air)。在一些實施例中，薄原生氧化層(thin native oxide layer)或其相似物係於多晶矽層402a之表面上生成。
之後，半導體基底104再次被放置進爐體602之中以於多晶矽層402a之上沉積多晶矽層402b。在一些實施例中，多晶矽層402a與402b之間形成了界面(interface)403。界面403可藉由使用電子顯微鏡(例如，穿透式電子顯微鏡，TEM)而觀 察到。上述製程可重複地進行以於多晶矽層402b上形成更多的多晶矽層。
在一些實施例中，由於受界面403影響，多晶矽層402a及402b的晶粒成長(grain growth)受到限制及抑制。因此，多晶矽層402a及402b之一平均晶粒尺寸(average grain size)比單層多晶矽層之平均晶粒尺寸還小。在一些實施例中，多晶矽層402a及402b其中之一的平均晶粒尺寸係介於約3奈米(nm)與約12奈米之間。在一些其他實施例中，多晶矽層402a及402b其中之一的平均晶粒尺寸係介於約4奈米與約8奈米之間。在一些實施例中，多晶矽層之平均晶粒尺寸可藉由調整多晶矽層之厚度而調變。在一些實施例中，多晶矽層之平均晶粒尺寸與多晶矽層之厚度的比值係介於約0.03與約0.4之間。在一些實施例中，多晶矽層402a之平均晶粒尺寸不同於多晶矽層402b之平均晶粒尺寸。
如第4B圖所示，於多晶矽層402b上進行佈植製程以形成包含隔離區109b與隔離區109a之隔離區(隔離區109a顯示於第3圖中，但未顯示於第4B圖中)。在一些實施例中，可進行多重的佈植製程以形成隔離區109b。例如，可使用較低佈植能量之佈植製程以形成隔離區109b之接近前側表面148A的部分。可使用較高佈植能量之佈植製程以形成隔離區109b之接近背側表面148B的部分(未顯示於第4B圖中)。可進行數個離子佈植製程以沿著光感測區106A之側壁形成隔離區109b。
如第4C圖所示，根據一些實施例，將閘極介電層401及多晶矽層402a及402b圖案化以於半導體基底104上形成 多個閘極堆疊。如第4C圖所示，僅顯示出轉換電晶體110之閘極堆疊111。應注意的是，在一些實施例中，其他閘極堆疊(例如，閘極堆疊113、122A、及124A)亦可於相同的圖案化製程中形成。在一些實施例中，間隙壁(spacers)404係沿著閘極堆疊之側壁形成。請參照第2及3圖，每一電晶體可具有相似(或相同)於第4C圖所示之閘極堆疊。
如上所述，研究顯示，若閘極電擊層包括多層多晶矽層，暗電流及雜訊可大幅降低。暗電流及雜訊可大幅降低的原因及機制目前尚未清楚。或許有可能是因為多晶矽層的界面和晶粒邊界(grain boundaries)的數量增加。在形成圍繞光感測區106A之隔離區的佈植製程期間，所佈植之離子的行進路線可能受限。因此，所佈植之離子可大抵被限制在預定的區域，而不會跑到非預定區。由於所佈植之離子大抵留在預定區域，隔離區(例如，隔離區109b)因而包括足量的p型摻質。因此，暗電流及雜訊可能大幅降低。然而，應注意的是，有可能是其他原因造成影像感測元件100的效能提升。
本揭露書之實施例可有許多變化。以下，將敘述其中的一些變化。第5A-5D圖顯示根據一些實施例之影像感測元件之電晶體的閘極堆疊的放大剖面圖。
如第5A圖所示，根據一些實施例，閘極堆疊包括兩多晶矽層402a及402b。界面403係形成於多晶矽層402a與402b之間。多晶矽層402a具有厚度t1，而多晶矽層402b具有厚度t2。在一些實施例中，厚度t1與厚度t2大抵相同。例如，多晶矽層402a之厚度t1係介於約300Å與約800Å之間。在一些實施 例中，多晶矽層402a及402b之厚度大抵相同。多晶矽層402a之平均晶粒尺寸可大於多晶矽層402b之平均晶粒尺寸。
閘極堆疊之多晶矽層之數量不限於兩個。如第5B圖所示，根據一些實施例，閘極堆疊包括三個(或更多個)多晶矽層402a、402b、及402c。界面403形成於多晶矽層402a與402b之間，而界面405形成於多晶矽層402b與402c之間。多晶矽層402c具有厚度t3。在一些實施例中，厚度t1、t2、及t3大抵相同。在一些實施例中，多晶矽層402a之平均晶粒尺寸大於多晶矽層402c之平均晶粒尺寸。在一些實施例中，鄰接閘極介電層401之多晶矽層具有最大的平均晶粒尺寸。
閘極堆疊之多層多晶矽層的厚度不限於彼此相同。如第5C圖所示，根據一些實施例，厚度t1、t2、及t3係彼此不同。在一些實施例中，多晶矽層402c之厚度t3大於多晶矽層402b之厚度t2。在一些實施例中，多晶矽層402c之平均晶粒尺寸大於多晶矽層402b之平均晶粒尺寸，其中多晶矽層402b之厚度小於多晶矽層402c。在一些實施例中，多晶矽層402b之厚度t2大於多晶矽層402a之厚度t1。在一些實施例中，多晶矽層402b之平均晶粒尺寸大於多晶矽層402a之平均晶粒尺寸，其中多晶矽層402a之厚度小於多晶矽層402b。
如第5D圖所示，根據一些實施例，可形成更多多晶矽層，例如是多晶矽層402a、402b、402、及402d。界面407形成於多晶矽層402d與402c之間。多晶矽層402a、402b、402、及402d之厚度可比此不同。在一些實施例中，一些的多晶矽層402a、402b、402、及402d的厚度大抵相同。在一些其他實施 例中，多晶矽層402a、402b、402、及402d之厚度大抵相同。在一些實施例中，多晶矽層之平均晶粒尺寸彼此不同。
在上述實施例中，已敘述影像感測元件及其製法。在影像感測元件中形成了包含多層多晶矽層之閘極堆疊。藉著形成多層多晶矽層，每一閘極堆疊具有更多的界面形成於多層多晶矽層之間。每一多晶矽層中之晶粒成長可能因界面而受限。因此，每一多晶矽層具有較小的平均晶粒尺寸。暗電流與雜訊可大幅降低，其可能是因為多層多晶矽層所造成之效應。
根據一些實施例，提供了一種影像感測元件。影像感測元件包括半導體基底及形成於其中之光感測器。影像感測元件還包括形成在半導體基底上之閘極堆疊。閘極堆疊包括複數個多晶矽層。
根據一些實施例，提供了一種影像感測元件。影像感測元件包括半導體基底及形成於其中之光感測區。影像感測元件還包括形成於半導體基底中之浮置擴散區。影像感測元件更包括形成於半導體基底上之閘極堆疊。閘極堆疊介於光感測區與浮置擴散區之間。閘極堆疊包括複數個半導體層之堆疊。
根據一些實施例，提供了一種影像感測元件的形成方法。方法包括提供半導體基底，並於半導體基底之中形成光感測器。方法還包括沉積閘極介電層於半導體基底之上，並沉積複數個多晶矽層於閘極介電層之上。方法更包括將閘極介電層與複數個多晶矽層圖案化以於半導體基底之上形成至少一閘極堆疊。
雖然本揭露書已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本揭露書之精神和範圍內，當可作任意之更動與潤飾，因此本揭露書之保護範圍當視後附之申請專利範圍所界定者為準。
104‧‧‧半導體基底
106A‧‧‧光感測區
106B‧‧‧固定層
109b‧‧‧隔離區
110‧‧‧轉換電晶體
111‧‧‧閘極堆疊
120‧‧‧摻雜區
148A‧‧‧表面
401‧‧‧閘極介電層
402a、402b‧‧‧多晶矽層
403‧‧‧界面
404‧‧‧間隙壁

Claims (9)

  1. 一種影像感測元件，包括：一半導體基底；至少一光感測器，形成於該半導體基底之中；一或多個隔離區，圍繞該光感測器；以及至少一閘極堆疊，形成在該半導體基底之上，其中該至少一閘極堆疊包括複數個多晶矽層。
  2. 如申請專利範圍第1項所述之影像感測元件，其中該些多晶矽層中之一多晶矽層的一平均晶粒尺寸係介於約3奈米與約12奈米之間。
  3. 如申請專利範圍第1項所述之影像感測元件，其中該些多晶矽層之厚度大抵相同。
  4. 如申請專利範圍第1項所述之影像感測元件，其中該些多晶矽層之平均晶粒尺寸彼此不同。
  5. 如申請專利範圍第1項所述之影像感測元件，其中該些多晶矽層其中一多晶矽層的一平均晶粒尺寸與相應的該多晶矽層之一厚度的比值係介於約0.03與約0.4之間。
  6. 一種影像感測元件，包括：一半導體基底；一光感測區，形成於該半導體基底之中；一浮置擴散區，形成於該半導體基底之中；一或多個隔離區，圍繞該光感測區；以及一閘極堆疊，形成於該半導體基底之上，且介於該光感測區與該浮置擴散區之間，其中該閘極堆疊包括複數個半導 體層之一堆疊。
  7. 一種影像感測元件的形成方法，包括：提供一半導體基底；於該半導體基底之中形成一光感測器；沉積一閘極介電層於該半導體基底之上；沉積複數個多晶矽層於該閘極介電層之上；形成圍繞該光感測器之一或多個隔離區；以及將該閘極介電層與該些多晶矽層圖案化以於該半導體基底之上形成至少一閘極堆疊。
  8. 如申請專利範圍第7項所述之影像感測元件的形成方法，其中沉積該些多晶矽層的步驟包括：在一爐體中於該閘極介電層之上沉積一第一多晶矽層；在沉積該第一多晶矽層之後，將該半導體基底移至一反應腔體之中；以及於該爐體之中於該第一多晶矽層之上沉積一第二多晶矽層。
  9. 如申請專利範圍第7項所述之影像感測元件的形成方法，其中形成圍繞該光感測器之該或該些隔離區的步驟係在將該閘極介電層與該些多晶矽層圖案化之前，於該些多晶矽層之上進行一離子佈植製程。
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