CN117438438A - 图像传感器及其制造方法 - Google Patents

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Abstract

提供了图像传感器及其制造方法。所述方法包括：提供半导体衬底；在所述半导体衬底中形成沟槽以限定像素区域；用第一导电类型的掺杂剂掺杂所述沟槽；在用所述第一导电类型的掺杂剂掺杂所述沟槽之后，用第二导电类型的掺杂剂掺杂所述沟槽；在掺杂所述沟槽之后，在所述沟槽中形成绝缘衬垫图案；在形成所述绝缘衬垫图案之后对所述半导体衬底执行第一热处理工艺；以及在执行所述第一热处理工艺之后形成填充所述沟槽的内部空间的填充图案。所述第一导电类型的所述掺杂剂的扩散系数大于所述第二导电类型的所述掺杂剂的扩散系数。所述第一热处理工艺将所述第一导电类型的所述掺杂剂和所述第二导电类型的所述掺杂剂同时扩散到所述半导体衬底中。

Description

图像传感器及其制造方法
相关申请的交叉引用
本申请要求于2022年7月20日在韩国知识产权局提交的韩国专利申请No.10-2022-0089332的优先权，上述韩国专利申请的公开内容通过引用整体并入本文。
技术领域
本公开涉及图像传感器及其制造方法，具体地，涉及具有提高的电特性和光学特性的图像传感器及其制造方法。
背景技术
图像传感器是将光学信号转换为电信号的装置。随着计算机和通信行业的发展，在诸如数字相机、摄像机、个人通信系统、游戏机、安全相机、用于医疗应用的微型相机和/或机器人的各种应用中对高性能图像传感器的需求不断增加。
图像传感器通常分类为电荷耦合器件(CCD)和互补金属氧化物半导体(CMOS)图像传感器。CMOS图像传感器可以以简化的方式操作。另外，因为CMOS图像传感器的信号处理电路可以集成在单个芯片上，所以可以减小应用CMOS图像传感器的产品的尺寸。另外，因为CMOS图像传感器可以以相对低的功耗操作，所以CMOS图像传感器可以应用于具有有限电池容量的电子设备。此外，因为可以使用现有的CMOS制造技术来制造CMOS图像传感器，所以可以降低其制造成本。由于CMOS图像传感器具有提高的分辨率，所以CMOS图像传感器的使用正在快速增加。
发明内容
本发明构思的实施例提供了一种具有提高的电特性和光学特性的图像传感器。
本发明构思的实施例提供了一种制造具有提高的电特性和光学特性的图像传感器的方法。
根据本发明构思的实施例，一种制造图像传感器的方法包括提供半导体衬底。在所述半导体衬底中形成沟槽以限定像素区域。用第一导电类型的掺杂剂掺杂所述沟槽。在用所述第一导电类型的所述掺杂剂掺杂所述沟槽之后用第二导电类型的掺杂剂掺杂所述沟槽。在用所述第一导电类型的所述掺杂剂和所述第二导电类型的所述掺杂剂掺杂所述沟槽之后在所述沟槽中形成绝缘衬垫图案。在形成所述绝缘衬垫图案之后，对所述半导体衬底执行第一热处理工艺。在执行所述第一热处理工艺之后，形成填充图案以填充所述沟槽的内部空间。所述第一导电类型的所述掺杂剂的扩散系数大于所述第二导电类型的所述掺杂剂的扩散系数。所述第一热处理工艺使所述第一导电类型的所述掺杂剂和所述第二导电类型的所述掺杂剂同时扩散到所述半导体衬底中。
根据本发明构思的实施例，一种图像传感器包括半导体衬底，所述半导体衬底包括第一势垒区域、第二势垒区域和光电转换区域。像素隔离结构设置在所述半导体衬底中以限定多个像素区域。所述像素隔离结构包括垂直穿透所述半导体衬底的填充图案。绝缘衬垫图案设置在所述填充图案和所述半导体衬底之间。所述第一势垒区域具有第一导电类型。所述第二势垒区域和所述光电转换区域具有第二导电类型。所述第一势垒区域定位成比所述第二势垒区域更靠近所述像素隔离结构。所述第一导电类型的掺杂剂的扩散系数小于所述第二导电类型的掺杂剂的扩散系数。
根据本发明构思的实施例，一种图像传感器包括半导体衬底，所述半导体衬底具有彼此相对的第一表面和第二表面，并且包括光接收区域、光阻挡区域和焊盘区域。像素隔离结构设置在所述半导体衬底中并且位于所述光接收区域和所述光阻挡区域中，以限定多个像素区域。所述像素隔离结构包括垂直穿透所述半导体衬底的填充图案、介于所述填充图案与所述半导体衬底之间的绝缘衬垫图案以及位于所述填充图案上的绝缘间隙填充图案。转移栅电极包括直接设置在所述半导体衬底的所述第一表面上的第一部分和从所述第一部分朝向所述半导体衬底的所述第二表面延伸并且位于所述半导体衬底中的至少一个第二部分。光电转换区域设置在所述半导体衬底的所述光接收区域和所述光阻挡区域中并且位于所述多个像素区域中。背侧接触插塞设置在所述光阻挡区域的一部分中并且定位成与所述半导体衬底的所述第二表面相邻，并且与所述填充图案的一部分直接接触。导电焊盘设置在所述焊盘区域中和所述半导体衬底的所述第二表面上。滤色器与所述多个像素区域相对应地设置在所述半导体衬底的所述第二表面上。微透镜位于所述滤色器上。所述半导体衬底包括第一导电类型的第一势垒区域和第二导电类型的第二势垒区域。所述第一导电类型的掺杂剂的扩散系数小于所述第二导电类型的掺杂剂的扩散系数。
附图说明
图1是示出根据本发明构思的实施例的图像传感器的框图。
图2A和图2B是示出根据本发明构思的实施例的图像传感器的单位像素的电路图。
图3是示出根据本发明构思的实施例的图像传感器的俯视图。
图4是沿着图3的线A-A'截取的截面图，以示出根据本发明构思的实施例的图像传感器。
图5是示出根据本发明构思的实施例的图4的部分“A”的放大截面图。
图6是示出根据本发明构思的实施例的沿着图5的线B-B'截取的区域中的掺杂分布的曲线图。
图7是示出根据本发明构思的实施例的沿着图5的线B-B'截取的区域中的电位分布的曲线图。
图8、图9和图10是沿着图3的线A-A'截取的截面图，以示出根据本发明构思的实施例的图像传感器。
图11是示出根据本发明构思的实施例的形成设置在图像传感器中的像素隔离结构的方法的流程图。
图12A至图12H是示出根据本发明构思的实施例的制造图像传感器的方法的沿着图3的线A-A'截取的截面图。
图13是示出根据本发明构思的实施例的包括半导体器件的图像传感器的示意性俯视图。
图14和图15是沿着图13的线C-C'截取的截面图，以示出根据本发明构思的实施例的图像传感器。
具体实施方式
现在将参考附图更全面地描述本发明构思的示例实施例，在附图中示出了示例实施例。在附图中同样的附图标记指示同样的元件，因此为了便于描述，将省略重复的描述。
图1是示出根据本发明构思的实施例的图像传感器的框图。
参考图1，图像传感器可以包括有源像素传感器阵列1、行译码器2、行驱动器3、列译码器4、定时发生器5、相关双采样器(CDS)6、模数转换器(ADC)7和输入/输出(I/O)缓冲器8。
在实施例中，有源像素传感器阵列1可以包括二维布置的多个单位像素，以将光学信号转换为电信号。有源像素传感器阵列1可以由从行驱动器3传输的诸如像素选择信号、复位信号和电荷传输信号的多个驱动信号驱动。转换后的电信号可以被提供到CDS 6。
行驱动器3可以被配置为基于由行译码器2译码的结果向有源像素传感器阵列1提供用于驱动多个单位像素的驱动信号。在单位像素以矩阵形状(例如，以行和列)布置的实施例中，驱动信号可以被提供到各个行。
定时发生器5可以被配置为向行译码器2和列译码器4提供定时和控制信号。
CDS 6可以被配置为接收在有源像素传感器阵列1中生成的电信号并且对所接收的电信号执行保持和采样操作。例如，在实施例中，CDS 6可以对电信号的特定噪声电平和信号电平执行双采样操作，并且可以输出与噪声电平和信号电平之间的差对应的差电平。
ADC 7可以被配置为将与从CDS 6输出的差电平对应的模拟信号转换为数字信号。
I/O缓冲器8可以被配置为锁存数字信号，并且基于由列译码器4译码的结果，将锁存的数字信号顺序地输出到图像信号处理单元。
图2A和图2B是示出根据本发明构思的实施例的图像传感器的单位像素的电路图。
参考图2A，单位像素P可以包括光电转换电路和像素电路。
光电转换电路可以包括多个光电转换器件、多个转移晶体管和浮置扩散区FD。作为示例，光电转换电路可以包括第一光电转换器件PD1和第二光电转换器件PD2、第一转移晶体管TX1和第二转移晶体管TX2以及公共地连接到第一转移晶体管TX1和第二转移晶体管TX2的第一浮置扩散区FD1。
像素电路可以包括复位晶体管RX、源极跟随器晶体管SF、选择晶体管SEL和双转换增益晶体管DCX。在实施例中，每个单位像素P被示出为包括四个像素晶体管。然而，本发明构思的实施例不必限于此。例如，每个单位像素P中的像素晶体管PTR的数目可以进行各种改变。
在实施例中，第一光电转换器件PD1和第二光电转换器件PD2可以被配置为响应于入射光而生成电荷，并且在该实施例中，所生成的电荷可以累积在第一光电转换器件PD1和第二光电转换器件PD2中。在实施例中，第一光电转换器件PD1和第二光电转换器件PD2可以为例如光电二极管、光电晶体管、光电门、钉扎光电二极管(PPD)和它们的组合。
第一转移晶体管TX1和第二转移晶体管TX2可以被配置为将存储在第一光电转换器件PD1和第二光电转换器件PD2中的电荷转移到第一浮置扩散区FD1。第一转移晶体管TX1和第二转移晶体管TX2可以分别由第一转移信号TG1和第二转移信号TG2控制。第一转移晶体管TX1和第二转移晶体管TX2可以共享第一浮置扩散区FD1。
第一浮置扩散区FD1可以被配置为接收在第一光电转换器件PD1或第二光电转换器件PD2中生成的电荷，并且累积地存储电荷。源极跟随器晶体管SF可以由存储在第一浮置扩散区FD1中的光电荷的量来控制。
复位晶体管RX可以响应于施加到复位栅电极RG的复位信号定期地复位存储在第一浮置扩散区FD1和第二浮置扩散区FD2中的电荷。在实施例中，复位晶体管RX可以包括连接到双转换增益晶体管DCX的漏极端子和连接到像素电源电压VDD的源极端子。如果复位晶体管RX和双转换增益晶体管DCX导通，则像素电源电压VDD可以被施加到第一浮置扩散区FD1和第二浮置扩散区FD2。因此，可以释放存储在第一浮置扩散区FD1和第二浮置扩散区FD2中的电荷，因此，可以复位第一浮置扩散区FD1和第二浮置扩散区FD2。
双转换增益晶体管DCX可以设置在第一浮置扩散区FD1和第二浮置扩散区FD2之间以将它们彼此连接。双转换增益晶体管DCX可以通过第二浮置扩散区FD2串联连接到复位晶体管RX。例如，双转换增益晶体管DCX可以设置在第一浮置扩散区FD1和复位晶体管RX之间以将它们彼此连接。双转换增益晶体管DCX可以被配置为响应于双转换增益控制信号改变第一浮置扩散区FD1的电容CFD1，由此改变单位像素P的转换增益。
在实施例中，在成像过程期间，不仅低亮度的光而且高亮度的光可能入射到像素阵列中，或者不仅高强度的光而且低强度的光可能入射到像素阵列中。因此，每个像素中的转换增益可以根据入射光的亮度或强度而变化。例如，当双转换增益晶体管DCX关断时，单位像素可以具有第一转换增益，而当双转换增益晶体管DCX导通时，单位像素可以具有高于第一转换增益的第二转换增益。例如，根据双转换增益晶体管DCX的操作，第一转换增益模式(例如，高亮度模式)下的转换增益可以与第二转换增益模式(例如，低亮度模式)下的转换增益具有不同的值。
当双转换增益晶体管DCX关断时，第一浮置扩散区FD1可以具有与第一电容CFD1对应的电容。当双转换增益晶体管DCX导通时，第一浮置扩散区FD1可以连接到第二浮置扩散区FD2，并且第一浮置扩散区FD1和第二浮置扩散区FD2的电容可以是第一电容CFD1和第二电容CFD2的总和。例如，当双转换增益晶体管DCX导通时，第一浮置扩散区FD1或第二浮置扩散区FD2的电容可以增大以减小转换增益，而当双转换增益晶体管DCX关断时，第一浮置扩散区FD1的电容可以减小以增大转换增益。
源极跟随器晶体管SF可以是源极跟随器缓冲放大器，其被配置为产生与要输入到源极跟随器栅电极的第一浮置扩散区FD1的电荷量成比例的源极-漏极电流。源极跟随器晶体管SF可以放大浮置扩散区FD的电位的变化，并且可以通过选择晶体管SEL将放大后的信号输出到输出线Vout。源极跟随器晶体管SF可以包括连接到像素电源电压VDD的源极端子。源极跟随器晶体管SF可以包括连接到选择晶体管SEL的源极端子的漏极端子。
选择晶体管SEL可以用于在读取操作期间选择要读出的一行单位像素P。当选择晶体管SEL通过施加到选择栅电极的选择信号SG导通时，输出到源极跟随器晶体管SF的漏电极的电信号可以被输出到输出线Vout。
参考图2B，单位像素P可以包括光电转换电路和像素电路，并且光电转换电路可以包括第一光电转换器件PD1、第二光电转换器件PD2、第三光电转换器件PD3和第四光电转换器件PD4、第一转移晶体管TX1、第二转移晶体管TX2、第三转移晶体管TX3和第四转移晶体管TX4以及第一浮置扩散区FD1，如参考图2A描述的。像素电路可以包括四个像素晶体管(例如，RX、DCX、SF和SEL)，类似于图2A的实施例。
第一转移晶体管TX1、第二转移晶体管TX2、第三转移晶体管TX3和第四转移晶体管TX4可以共享第一浮置扩散区FD1。第一转移晶体管TX1、第二转移晶体管TX2、第三转移晶体管TX3和第四转移晶体管TX4的转移栅电极可以分别由第一转移信号TG1、第二转移信号TG2、第三转移信号TG3和第四转移信号TG4控制。
图3是示出根据本发明构思的实施例的图像传感器的俯视图。图4是沿着图3的线A-A'截取的截面图，以示出根据本发明构思的实施例的图像传感器。
参考图3和图4，当在垂直截面中观察时，根据本发明构思的实施例的图像传感器可以包括光电转换层10、读出电路层20和光学透明层30。
当在垂直截面中观察时，光电转换层10可以设置在读出电路层20和光学透明层30之间(例如，在第三方向D3上)。光电转换层10可以被配置为将从外部入射的光转换为电信号。光电转换层10可以包括半导体衬底100以及设置在半导体衬底100中的像素隔离结构PIS、势垒区域PBR和光电转换区域PD。
例如，半导体衬底100可以具有彼此相对(例如，在第三方向D3上)的第一表面或顶表面100a和第二表面或底表面100b。在实施例中，半导体衬底100可以是包括体硅衬底和外延层的衬底，体硅衬底和外延层顺序地堆叠并且具有第一导电类型(例如，p型)。在图像传感器的制造工艺期间去除体硅衬底的实施例中，半导体衬底100可以仅由p型外延层构成。在实施例中，半导体衬底100可以是包括第一导电类型的阱的体半导体衬底。
在每个像素区域PR中，器件隔离层105可以设置为与半导体衬底100的第一表面100a相邻(例如，紧邻)。器件隔离层105可以设置在通过使半导体衬底100的第一表面100a凹陷而形成的第一沟槽T1中。器件隔离层105可以由绝缘材料形成或包括绝缘材料。在实施例中，器件隔离层105可以包括形成为共形地覆盖第一沟槽T1的表面的衬垫氧化物层和衬垫氮化物层以及形成为填充设置有衬垫氧化物层和衬垫氮化物层的第一沟槽T1的间隙填充氧化物层。器件隔离层105可以在半导体衬底100中并且在第一表面100a附近限定有源部分。在实施例中，器件隔离层105可以在半导体衬底100中限定第一有源部分ACT1和第二有源部分ACT2。在每个像素区域PR中，第一有源部分ACT1和第二有源部分ACT2彼此间隔开(例如，在第二方向D2上)，并且可以具有彼此不同的尺寸。
像素隔离结构PIS可以设置在半导体衬底100中以限定多个像素区域PR。像素隔离结构PIS可以从半导体衬底100的第一表面100a垂直延伸到第二表面100b。像素隔离结构PIS可以穿透器件隔离层105的一部分。
像素隔离结构PIS可以包括在第一方向D1上延伸并且彼此平行的第一部分以及在第二方向D2上延伸并且彼此平行以与第一部分交叉的第二部分。当在俯视图中观察时，像素隔离结构PIS可以包围每个像素区域PR或每个光电转换区域PD。
像素隔离结构PIS可以具有位于半导体衬底100的第一表面100a的水平高度处的上宽度，并且可以具有位于半导体衬底100的第二表面100b的水平高度处的下宽度。在实施例中，下宽度可以基本上等于或小于上宽度。在实施例中，像素隔离结构PIS的宽度可以在从半导体衬底100的第一表面100a朝向第二表面100b的方向上逐渐减小。像素隔离结构PIS可以在第三方向D3上具有长度。像素隔离结构PIS的长度可以基本上等于半导体衬底100的垂直厚度。
势垒区域PBR可以设置在半导体衬底100的与像素隔离结构PIS的侧表面相邻的部分中。势垒区域PBR可以掺杂有杂质以具有与半导体衬底100相同的导电类型(例如，第一导电类型或p型)和/或与半导体衬底100不同的导电类型(例如，第二导电类型或n型)。势垒区域PBR可以与像素隔离结构PIS的绝缘衬垫图案111的侧表面直接接触。引起暗电流的电子-空穴对(EHP)可能由在形成第二沟槽T2的工艺期间形成的第二沟槽T2的表面缺陷产生。然而，根据本发明构思的实施例，可以通过势垒区域PBR来减小暗电流。
光电转换区域PD可以在半导体衬底100中分别设置在像素区域PR中。光电转换区域PD可以生成与入射光的强度成比例的光电荷。可以通过将与半导体衬底100不同的第二导电类型的掺杂剂注入到半导体衬底100中来形成光电转换区域PD。
在实施例中，每个光电转换区域PD可以在与第一表面100a和第二表面100b相邻的部分之间具有掺杂浓度差，由此在半导体衬底100的第一表面100a和第二表面100b之间具有非零的电位梯度(或势梯度)。例如，光电转换区域PD可以包括垂直堆叠(例如，在第三方向D3上)的多个掺杂区。
读出电路层20可以设置在半导体衬底100的第一表面100a上。读出电路层20可以包括电连接到光电转换区域PD的读出电路(例如，MOS晶体管)。例如，读出电路层20可以包括参考图2A和图2B的实施例描述的复位晶体管RX、选择晶体管SEL、双转换增益晶体管DCX、选择晶体管SEL和源极跟随器晶体管SF。
在每个像素区域PR中，转移栅电极TG可以设置在半导体衬底100的第一有源部分ACT1上。在实施例中，当在俯视图中观察时，转移栅电极TG可以位于每个像素区域PR的中心部分处。转移栅电极TG可以包括第一部分和第二部分。转移栅电极TG的第一部分可以设置在半导体衬底100的第一表面100a上(例如，直接设置在其上)。转移栅电极TG的第二部分可以从半导体衬底100的第一部分朝向第二表面100b延伸，并且可以设置在半导体衬底100中。在实施例中，当在垂直截面中观察时，转移栅电极TG可以具有T形结构。栅极绝缘层GIL可以介于转移栅电极TG和半导体衬底100之间。
浮置扩散区FD可以设置在第一有源部分ACT1的位于转移栅电极TG一侧(例如，在第一方向D1上)的部分中。浮置扩散区FD可以通过将掺杂剂注入到半导体衬底100中来形成，并且可以具有与半导体衬底100的导电类型不同的导电类型。例如，在实施例中，浮置扩散区FD可以为n型杂质区。
在每个像素区域PR中，至少一个像素晶体管可以设置在第二有源部分ACT2上。设置在每个像素区域PR中的像素晶体管可以是参考图2A和图2B的实施例描述的复位晶体管RX、源极跟随器晶体管SF、双转换增益晶体管DCX和选择晶体管SEL之一。像素晶体管可以包括像素栅电极PG和源极/漏极区，像素栅电极PG布置为与第二有源部分ACT2交叉，源极/漏极区设置在第二有源部分ACT2的位于像素栅电极PG两侧的部分中。像素栅电极PG可以具有与第二有源部分ACT2的顶表面平行的底表面。在实施例中，像素栅电极PG可以由下述中的至少一种形成或包括下述中的至少一种：例如，掺杂的多晶硅、金属材料、导电金属氮化物、导电金属硅化物材料、导电金属氧化物材料或它们的组合。然而，本公开的实施例不必限于此。
层间绝缘层210可以设置在半导体衬底100的第一表面100a上以覆盖转移栅电极TG。
连接到读出电路的互连结构可以设置在层间绝缘层210中。互连结构可以包括金属线223和将金属线223彼此连接的接触插塞221。
光学透明层30可以设置在半导体衬底100的第二表面100b上(例如，直接设置在其上)。光学透明层30可以包括平坦化绝缘层310、网格结构320、保护层330、滤色器340、微透镜350和钝化层360。光学透明层30可以被配置为执行从外部入射的光进行聚焦和滤波的操作，并且将光提供给光电转换层10。
在实施例中，平坦化绝缘层310可以覆盖半导体衬底100的第二表面100b。平坦化绝缘层310可以由透明绝缘材料形成，并且可以包括多个层。平坦化绝缘层310可以由具有与半导体衬底100不同的折射率的绝缘材料形成。在实施例中，平坦化绝缘层310可以由金属氧化物和/或氧化硅中的至少一种形成，或者包括金属氧化物和/或氧化硅中的至少一种。然而，本发明构思的实施例不必限于此。
网格结构320可以设置在平坦化绝缘层310上。当在俯视图中观察时，类似于像素隔离结构PIS，网格结构320可以具有网格形状。当在俯视图中观察时，网格结构320可以与像素隔离结构PIS交叠。例如，网格结构320可以包括在第一方向D1上延伸的第一部分以及在第二方向D2上延伸以与第一部分交叉的第二部分。在实施例中，网格结构320的宽度可以基本上等于或小于像素隔离结构PIS的最小宽度。
网格结构320可以包括光阻挡图案和/或低折射率图案。在实施例中，光阻挡图案可以由金属材料中的至少一种(例如，钛、钽或钨)形成，或者包括金属材料中的至少一种(例如，钛、钽或钨)。低折射率图案可以由折射率低于光阻挡图案的折射率的材料形成，或者包括折射率低于光阻挡图案的折射率的材料。低折射率图案可以由有机材料形成，并且可以具有在大约1.1至大约1.3的范围内的折射率。例如，网格结构320可以是包括二氧化硅纳米颗粒的聚合物层。
保护层330可以设置在平坦化绝缘层310上，以共形地覆盖网格结构320的表面(例如，达到基本上一致的厚度)。在实施例中，保护层330可以是包括氧化铝层和氧化硅碳层中的至少一者的单层或多层结构。
在实施例中，滤色器340可以形成为分别对应于像素区域PR。例如，滤色器340可以设置为填充由网格结构320限定的空的区域。在实施例中，滤色器340可以包括具有基于单位像素的位置确定的颜色的红色滤色器、绿色滤色器或蓝色滤色器或者品红色滤色器、青色滤色器或黄色滤色器。然而，本发明构思的实施例不必限于此，并且滤色器340的颜色可以变化。
微透镜350可以设置在滤色器340上(例如，直接设置在其上)。微透镜350可以具有凸形状并且可以具有特定的曲率半径。微透镜350可以由光学透明树脂形成，或者包括光学透明树脂。
钝化层360可以形成为共形地覆盖微透镜350的表面。在实施例中，钝化层360可以包括例如无机氧化物材料中的至少一种。
图5是示出图4的部分“A”的放大截面图。图6是示出沿着图5的线B-B'截取的区域中的掺杂分布的曲线图。图7示出了沿着图5的线B-B'截取的区域具有势阱。
在以下描述中，为了描述简洁起见，先前参考图3和图4描述的元件可以由相同的附图标记标识，而不重复其重叠描述。
参考图5，像素隔离结构PIS可以设置在第二沟槽T2中，而第二沟槽T2形成在半导体衬底100中。像素隔离结构PIS可以包括绝缘衬垫图案111、填充图案113和绝缘间隙填充图案115。在实施例中，像素隔离结构PIS可以具有在大约10:1至大约15:1的范围内的纵横比。
绝缘衬垫图案111可以设置在填充图案113与半导体衬底100的势垒区域PBR之间。绝缘衬垫图案111可以与半导体衬底100的势垒区域PBR直接接触。绝缘衬垫图案111的折射率可以低于半导体衬底100的折射率。例如，在实施例中，绝缘衬垫图案111可以由硅基绝缘材料(例如，氮化硅、氧化硅和/或氮氧化硅)和/或高k电介质材料(例如，氧化铪和/或氧化铝)中的至少一种形成，或者包括硅基绝缘材料(例如，氮化硅、氧化硅和/或氮氧化硅)和/或高k电介质材料(例如，氧化铪和/或氧化铝)中的至少一种。在实施例中，绝缘衬垫图案111可以包括由不同的材料形成或包含不同的材料的多个层。在实施例中，绝缘衬垫图案111可以具有在大约至大约/>的范围内的厚度。
当在图3的俯视图中观察时，每个绝缘衬垫图案111可以布置为包围对应的一个像素区域PR(例如，在第一方向D1和第二方向D2上)。绝缘衬垫图案111可以彼此间隔开。
半导体衬底100中的填充图案113可以被提供为单体。例如，填充图案113可以由单层构成。参考图3，填充图案113可以包括在第一方向D1上延伸并且彼此平行的第一部分以及在第二方向D2上延伸并且彼此平行以与第一部分交叉的第二部分。填充图案113可以在第一方向D1和第二方向D2上连续地延伸。
绝缘衬垫图案111和填充图案113可以包括第一导电类型的掺杂剂。例如，在实施例中，第一导电类型的掺杂剂可以包括从硼(B)、镓(Ga)、铟(In)或铝(Al)中选择的至少一种的化合物。
绝缘间隙填充图案115可以设置在填充图案113的顶表面上(例如，直接设置在其上)，并且可以具有位于与器件隔离层105的顶表面基本上相同的水平高度处(例如，与器件隔离层105的顶表面共面)的顶表面。绝缘间隙填充图案115的底表面可以位于小于或等于器件隔离层105的底表面的水平高度处。
绝缘间隙填充图案115的底表面可以具有圆形形状。在实施例中，绝缘间隙填充图案115可以由氧化硅、氮氧化硅或氮化硅中的至少一种形成，或者包括氧化硅、氮氧化硅或氮化硅中的至少一种。
势垒区域PBR可以包括第一势垒区域PBR1和第二势垒区域PBR2。第一势垒区域PBR1可以与绝缘衬垫图案111直接接触。第二势垒区域PBR2可以与绝缘衬垫图案111间隔开，并且可以与第一势垒区域PBR1直接接触。例如，第一势垒区域PBR1可以位于第二势垒区域PBR2与绝缘衬垫图案111之间。因此，第一势垒区域PBR1可以定位成比第二势垒区域PBR2更靠近像素隔离结构PIS。
第一势垒区域PBR1可以具有与第二势垒区域PBR2的导电类型不同的导电类型。例如，第一势垒区域PBR1可以包括第一导电类型(例如，p型)的掺杂剂。第二势垒区域PBR2可以包括第二导电类型(例如，n型)的掺杂剂。
第一势垒区域PBR1中的掺杂剂的扩散系数可以具有小于(例如，少于)
第二势垒区域PBR2中的掺杂剂的扩散系数。因此，在制造工艺的后续步骤中执行热处理工艺的实施例中，与第一导电类型的掺杂剂相比，具有第二导电类型并且具有高扩散系数的掺杂剂可以在第一方向D1上扩散到更深的区域中。由于第一导电类型和第二导电类型的掺杂剂之间的扩散系数的这种差异，可以形成第一势垒区域PBR1和第二势垒区域PBR2。例如，第一导电类型的掺杂剂可以为镓(Ga)，而第二导电类型的掺杂剂可以为磷(P)。
参考图6和图7，在半导体衬底100的光电转换区域PD中，第一导电类型(例如，p型)的掺杂剂的掺杂浓度可以低于第二导电类型(例如，n型)的掺杂剂的掺杂浓度。第一导电类型的掺杂剂的掺杂浓度可以在第一势垒区域PBR1中具有最高值。第二导电类型的掺杂剂的掺杂浓度可以在第二势垒区域PBR2中具有最高值。第一势垒区域PBR1中的第一导电类型的掺杂剂的掺杂浓度的最高值可以等于或不同于第二势垒区域PBR2中的第二导电类型的掺杂剂的掺杂浓度的最高值。第二势垒区域PBR2中的第二导电类型的掺杂剂的掺杂浓度可以在光电转换区域PD中的第二导电类型的掺杂剂的掺杂浓度的大约1,000至大约10,000倍的范围内。
例如，在实施例中，第一势垒区域PBR1可以由p型半导体材料形成，并且第二势垒区域PBR2可以由n型半导体材料形成。第二势垒区域PBR2可以定位成比第一势垒区域PBR1更靠近光电转换区域PD。可以在第一势垒区域PBR1和第二势垒区域PBR2之间形成结。电位可以在第一势垒区域PBR1和绝缘衬垫图案111之间最高，并且可以在第一势垒区域PBR1和第二势垒区域PBR2之间突然减小。因此，可以以包括第一势垒区域PBR1和第二势垒区域PBR2以及光电转换区域PD的结构形成深且具有宽的下部的势阱。因此，可以提高每个像素区域PR的满阱容量(FWC)或最大可存储电荷量。即，可以增加图像传感器的动态范围。
图8、图9和图10是均沿着图3的线A-A'截取的截面图，以示出根据本发明构思的实施例的图像传感器。
在以下描述中，为了描述简洁起见，先前参考图3和图4描述的元件可以由相同的附图标记标识，而不重复其重叠描述。
参考图8，转移栅电极TG可以包括第一部分和第二部分，第一部分设置在半导体衬底100的第一表面100a上(例如，直接设置在其上)，第二部分从第一部分延伸到半导体衬底100中。在实施例中，转移栅电极TG可以包括多个第二部分。例如，转移栅电极TG可以包括两个第二部分。然而，本发明构思的实施例不必限于此，并且转移栅电极TG可以具有各种数目的第二部分。在转移栅电极TG具有多个第二部分的实施例中，可以提高转移晶体管的电荷驱动能力，由此提高了图像传感器的性能。栅极绝缘层GIL可以位于转移栅电极TG和半导体衬底100之间。例如，栅极绝缘层GIL可以包围转移栅电极TG的第二部分。
参考图9，像素隔离结构PIS可以在半导体衬底100的第一表面100a附近具有第一宽度，并且在半导体衬底100的第二表面100b附近具有大于第一宽度的第二宽度。此外，随着距半导体衬底100的第一表面100a的距离在朝向第二表面100b的方向上增加，像素隔离结构PIS的宽度可以逐渐增加。
如上所述，像素隔离结构PIS可以包括绝缘衬垫图案111、填充图案113和绝缘间隙填充图案115。
像素隔离结构PIS可以与器件隔离层105直接接触。作为示例，像素隔离结构PIS的绝缘衬垫图案111的一部分可以与器件隔离层105直接接触。绝缘衬垫图案111的一部分可以设置在器件隔离层105和填充图案113之间。
参考图10，像素隔离结构PIS可以包括第一像素隔离结构PIS1和第二像素隔离结构PIS2。在实施例中，第一像素隔离结构PIS1可以具有与先前利用图3和图4所示的实施例描述的像素隔离结构PIS基本上相同的特征。绝缘衬垫图案111的一部分可以与第二像素隔离结构PIS2直接接触，并且可以设置在第二像素隔离结构PIS2和填充图案113之间。
第二像素隔离结构PIS2可以具有与第一像素隔离结构PIS1基本上相同的平面结构。当在俯视图中观察时，第二像素隔离结构PIS2可以与第一像素隔离结构PIS1交叠。例如，第二像素隔离结构PIS2可以包括在第一方向D1上延伸的第一部分和在第二方向D2上延伸以与第一部分交叉的第二部分。
第二像素隔离结构PIS2可以在垂直方向(例如，第三方向D3)上从半导体衬底100的第二表面100b延伸，并且可以设置在半导体衬底100中。第二像素隔离结构PIS2可以设置在从半导体衬底100的第二表面100b凹陷的沟槽中。
第二像素隔离结构PIS2可以具有位于半导体衬底100的第一表面100a和第二表面100b之间的底表面。例如，第二像素隔离结构PIS2可以与半导体衬底100的第一表面100a间隔开。第二像素隔离结构PIS2可以与第一像素隔离结构PIS1直接接触。例如，第二像素隔离结构PIS2的上表面可以直接接触第一像素隔离结构PIS1的下表面。随着距半导体衬底100的第二表面100b的距离在朝向第一表面100a的方向上增加，第二像素隔离结构PIS2的宽度可以逐渐减小。
当在垂直方向D3上测量时，第二像素隔离结构PIS2的长度可以不同于第一像素隔离结构PIS1的长度。例如，在实施例中，第二像素隔离结构PIS2的长度可以小于或基本上等于第一像素隔离结构PIS1的长度。
第二像素隔离结构PIS2可以包括介电常数高于氧化硅层的介电常数的高k电介质材料中的至少一种。在实施例中，第二像素隔离结构PIS2可以由包含从由铪(Hf)、锆(Zr)、铝(Al)、钽(Ta)、钛(Ti)、钇(Y)和镧(La)组成的组中选择的至少一种金属元素的金属氧化物或金属氟化物形成。例如，第二像素隔离结构PIS2可以包括顺序地堆叠(例如，在第三方向D3上)的氧化铝层和氧化铪层。
在实施例中，势垒区域PBR可以设置在第一像素隔离结构PIS1的侧表面上，但是不设置在第二像素隔离结构PIS2的侧表面上。然而，本发明构思的实施例不必限于此。例如，在实施例中，势垒区域PBR可以设置在第一像素隔离结构PIS1和第二像素隔离结构PIS2两者的侧表面上。
图11是示出根据本发明构思的实施例的形成设置在图像传感器中的像素隔离结构的方法的流程图。图12A至图12H是沿着图3的线A-A'截取的截面图，以示出根据本发明构思的实施例的制造图像传感器的方法。
参考图12A，可以提供第一导电类型(例如，p型)的半导体衬底100。半导体衬底100可以具有彼此相对(例如，在第三方向D3上)的第一表面100a和第二表面100b。在实施例中，半导体衬底100可以包括第一导电类型的体硅衬底和形成在体硅衬底上并且具有第一导电类型的外延层。在实施例中，可以通过使用体硅衬底作为种子的选择性外延生长(SEG)工艺来形成外延层，并且在外延生长工艺期间，外延层可以掺杂有第一导电类型的杂质。例如，外延层可以包含p型杂质。
在实施例中，半导体衬底100可以是包括第一导电类型的阱的体半导体衬底。在实施例中，半导体衬底100可以是绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底或硅锗衬底。
可以通过将半导体衬底100的第一表面100a图案化来形成第一沟槽T1。第一沟槽T1可以在每个像素区域PR中限定第一有源部分ACT1和第二有源部分ACT2。第一沟槽T1的形成可以包括：在半导体衬底100的第一表面100a上形成缓冲层BFL和掩模图案MP；以及使用掩模图案MP作为蚀刻掩模来各向异性地蚀刻半导体衬底100。
在实施例中，可以通过对半导体衬底100的第一表面100a执行沉积工艺或热氧化工艺来形成缓冲层BFL。在实施例中，缓冲层BFL可以包括氧化硅层。
在实施例中，掩模图案MP可以包括氮化硅层或氮氧化硅层。
然后，可以形成器件隔离绝缘层103以填充第一沟槽T1。在实施例中，可以通过在其中形成有第一沟槽T1的半导体衬底100上厚厚地沉积绝缘材料来形成器件隔离绝缘层103。可以形成器件隔离绝缘层103以填充第一沟槽T1并且覆盖掩模图案MP。
参考图11和图12B，在框S10中，可以在半导体衬底100中形成第二沟槽T2以限定像素区域PR。
在实施例中，可以通过将器件隔离绝缘层103和半导体衬底100的第一表面100a图案化来形成第二沟槽T2。在实施例中，多个像素区域(例如，第一像素区域和第二像素区域)可以以矩阵形状或在彼此交叉的第一方向D1和第二方向D2上布置。
例如，可以通过在器件隔离绝缘层103上形成第二掩模图案并且使用第二掩模图案作为蚀刻掩模各向异性地蚀刻半导体衬底100来形成第二沟槽T2。
第二沟槽T2可以从半导体衬底100的第一表面100a朝向第二表面100b垂直地延伸，并且可以暴露半导体衬底100的侧表面的一部分。第二沟槽T2可以形成为比第一沟槽T1更深并且穿透第一沟槽T1的一部分。在实施例中，第二沟槽T2可以是具有大约10:1至大约15:1的纵横比的深沟槽。
当在图3的俯视图中观察时，第二沟槽T2可以包括在第一方向D1上延伸并且具有一致宽度的多个第一区域以及在与第一方向D1交叉的第二方向D2上延伸并且具有一致宽度的多个第二区域。
在通过各向异性蚀刻工艺形成第二沟槽T2的实施例中，随着距半导体衬底100的第一表面100a的距离在朝向第二表面100b的方向上增加，第二沟槽T2的宽度可以逐渐减小。例如，第二沟槽T2可以具有倾斜的侧表面。第二沟槽T2的底表面可以与半导体衬底100的第二表面100b间隔开(例如，在第三方向D3上)。
在形成第二沟槽T2之后，可以去除第二掩模图案。
参考图11和图12C，在框S20中，可以对半导体衬底的暴露表面执行掺杂工艺。
掺杂工艺可以包括第一掺杂工艺P1和第二掺杂工艺P2。第一掺杂工艺P1可以包括用第二导电类型的掺杂剂掺杂半导体衬底100。可以在第一掺杂工艺P1之后执行第二掺杂工艺P2。第二掺杂工艺P2可以包括用第一导电类型的掺杂剂掺杂半导体衬底100。第二导电类型的掺杂剂的扩散系数可以高于第一导电类型的掺杂剂的扩散系数。
在实施例中，可以在第一掺杂工艺P1与第二掺杂工艺P2之间进一步执行初步热处理工艺。作为初步热处理工艺的结果，第二导电类型的掺杂剂可以扩散到半导体衬底100中。
例如，在实施例中，第一掺杂工艺P1和第二掺杂工艺P2均可以为束线离子注入工艺或等离子体掺杂(PLAD)工艺。在等离子体掺杂工艺中，可以将气态源材料供应到工艺腔室中。源材料可以被电离以形成等离子体，然后，可以将高偏置电压施加到其上装载有半导体衬底100的静电卡盘，以使电离的源材料注入到半导体衬底100中。
通过使用等离子体掺杂工艺，可以在甚至非常深的水平高度处提供一致的掺杂结果，并且掺杂工艺的速度可以提高。在该实施例中，半导体衬底100的暴露侧壁可以具有一致的掺杂浓度，而不管垂直位置如何。例如，靠近半导体衬底100的第二表面100b的第一导电类型的掺杂剂和第二导电类型的掺杂剂的掺杂浓度可以基本上等于靠近半导体衬底100的第一表面100a的第一导电类型的掺杂剂和第二导电类型的掺杂剂的掺杂浓度。
相比之下，如果使用束线离子注入工艺，则因为第二沟槽T2被形成为具有小的宽度和大的深度，所以可能难以沿着半导体衬底100的暴露的侧表面或在垂直方向上实现一致的掺杂分布。例如，如果束线离子注入工艺用于掺杂工艺，则半导体衬底100中的掺杂浓度可能根据垂直深度而变化。例如，与相邻于半导体衬底100的第二表面100b的区域相比，第一导电类型的掺杂剂和第二导电类型的掺杂剂的掺杂浓度在相邻于半导体衬底100的第一表面100a的区域中可能更高。
在实施例中，可以使用气相掺杂(GPD)工艺来执行第一掺杂工艺P1和第二掺杂工艺P2。GPD工艺可以包括将掺杂气体供应到半导体衬底的暴露的侧壁中。在该实施例中，掺杂气体可以包含镓(Ga)和磷(P)。
参考图11和图12D，在框S30中，可以形成绝缘衬垫层111a以覆盖第二沟槽T2的内表面。
绝缘衬垫层111a可以形成为共形地覆盖第二沟槽T2的内表面和器件隔离绝缘层103的顶表面。例如，在实施例中，可以通过具有良好的阶梯覆盖性质的沉积方法来沉积绝缘衬垫层111a。在实施例中，绝缘衬垫层111a可以由氧化硅、氮化硅和/或氮氧化硅中的至少一种形成，或者包括氧化硅、氮化硅和/或氮氧化硅中的至少一种。在实施例中，绝缘衬垫层111a可以沉积到在大约至大约/>的范围内的厚度。
参考图5、图11和图12E，在框S40中，可以对半导体衬底100执行第一热处理工艺H1。
在实施例中，第一热处理工艺H1可以在大约600℃至大约900℃的温度范围内执行。在第一热处理工艺H1中可以使用包含N2、Ar、H2和/或O2中的至少一种的工艺气体。
作为第一热处理工艺H1的结果，半导体衬底100的暴露的侧壁中的第一导电类型和第二导电类型的掺杂剂可以在第一方向D1上同时扩散到半导体衬底100中。因此，当完成第一热处理工艺H1时，可以在半导体衬底100中形成势垒区域PBR。
因为第二导电类型的掺杂剂具有比第一导电类型的掺杂剂高的扩散系数，所以与第一导电类型的掺杂剂相比，第二导电类型的掺杂剂可以在第一方向D1上扩散到更远的区域。例如，与第一导电类型的掺杂剂相比，第二导电类型的掺杂剂可以位于半导体衬底100的更深的区域中。由于第一导电类型的掺杂剂和第二导电类型的掺杂剂之间的扩散系数的差异，可以形成第一势垒区域PBR1和第二势垒区域PBR2，类似于图5所示的实施例。
例如，在第一热处理工艺H1之后，第一势垒区域PBR1中的第一导电类型的掺杂剂的掺杂浓度可以在大约1×1014个离子/cm2至大约1×1016个离子/cm2的范围内，并且第二势垒区域PBR2中的第二导电类型的掺杂剂的掺杂浓度可以在大约1×1014个离子/cm2至大约1×1016个离子/cm2的范围内。
参考图11和图12F，在框S50中，可以形成填充图案113以填充设置有绝缘衬垫层111a的第二沟槽T2。例如，填充图案113可以填充第二沟槽T2的内部空间。在实施例中，填充图案113可以由多晶硅形成或者包括多晶硅。在实施例中，填充图案113的形成可以包括沉积填充层以及蚀刻填充层。在实施例中，填充层可以以原位掺杂方式形成。
在实施例中，填充层可以通过具有良好的台阶覆盖性质的层形成方法(例如，化学气相沉积(CVD)或原子层沉积(ALD)方法)形成。填充层可以形成为不仅覆盖器件隔离绝缘层103的顶表面，而且覆盖形成在第二沟槽T2中的绝缘衬垫层111a的侧壁和底部部分。
在实施例中，填充层可以具有第一导电类型。在通过沉积方法形成填充层的实施例中，填充层可以通过离子注入工艺而掺杂有第一导电类型的掺杂剂。例如，填充层可以以原位掺杂方式形成。或者，在形成填充层之后，可以执行离子注入工艺。
在填充层掺杂有第一导电类型的掺杂剂的实施例中，如上所述，下面将描述的填充图案113可以具有减小的电阻。此外，通过向第一导电类型的填充图案113施加特定电压，可以减小可能由半导体衬底100与第二沟槽T2之间的界面处的晶格缺陷产生的暗电流。
在实施例中，可以通过蚀刻填充层的位于器件隔离绝缘层103的顶表面上和第二沟槽T2的上区域中的部分来形成填充图案113。
填充图案113可以形成为具有位于大于或等于第一沟槽T1的底表面的水平高度处的顶表面。例如，填充图案113可以形成为填充第二沟槽T2的下区域。或者，填充图案113可以形成为具有位于比第一沟槽T1的底表面低的水平高度处的顶表面。
在形成填充图案113之后，可以对半导体衬底100执行第二热处理工艺H2。在实施例中，第二热处理工艺H2可以在大约600℃至大约900℃的温度范围内执行。在实施例中，在第二热处理工艺H2中可以使用包含N2、Ar、H2或O2中的至少一种的工艺气体。作为第二热处理工艺H2的结果，可以从填充图案113去除空隙。另外，位于半导体衬底100的暴露侧壁附近的硅原子可以再结晶。
参考图12G，可以形成绝缘间隙填充层以填充设置有填充图案113的第二沟槽T2。绝缘间隙填充层的一部分可以用于形成绝缘间隙填充图案115，下面将对此进行描述。
绝缘间隙填充层可以形成在半导体衬底100的第一表面100a上以覆盖绝缘衬垫层111a。在实施例中，绝缘间隙填充层可以由氧化硅、氮化硅和/或氮氧化硅形成，或者包括氧化硅、氮化硅和/或氮氧化硅。
在实施例中，可以使用具有良好的台阶覆盖性质的层形成方法(例如，化学气相沉积(CVD)方法或原子层沉积(ALD)方法)来形成绝缘间隙填充层。在该实施例中，第二沟槽T2中的绝缘间隙填充层可以覆盖绝缘衬垫层111a的侧壁部分和填充图案113的顶表面。然而，本公开的实施例不必限于此。例如，在实施例中，可以使用具有差的台阶覆盖性质的沉积方法来形成绝缘间隙填充层。例如，可以通过物理气相沉积方法形成绝缘间隙填充层。
在沉积了绝缘间隙填充层之后，可以执行平坦化工艺以暴露掩模图案MP的顶表面。在实施例中，平坦化工艺可以是回蚀工艺或化学机械抛光(CMP)工艺。绝缘衬垫层111a和绝缘间隙填充层可以被平坦化，以在第二沟槽T2中形成绝缘衬垫图案111、填充图案113和绝缘间隙填充图案115。因此，可以在第二沟槽T2中形成像素隔离结构PIS。
可以在形成像素隔离结构PIS之后去除掩模图案MP，然后，可以通过将器件隔离绝缘层103平坦化以暴露半导体衬底100的第一表面100a来在第一沟槽T1中形成器件隔离层105。因为执行平坦化工艺来暴露半导体衬底100的第一表面100a，所以像素隔离结构PIS可以具有与器件隔离层105的顶表面基本上共面(例如，在第三方向D3上)的顶表面。
在形成像素隔离结构PIS之后，可以在半导体衬底100中形成第二导电类型的光电转换区域PD。
可以通过向半导体衬底100中注入具有与第一导电类型不同的第二导电类型(例如，n型)的杂质来形成光电转换区域PD。光电转换区域PD可以与半导体衬底100的第一表面100a和第二表面100b间隔开。
在实施例中，可以在形成像素隔离结构PIS之前形成光电转换区域PD。
参考图12H，可以在半导体衬底100的第一表面100a上形成构成读出电路的MOS晶体管。在形成MOS晶体管之后，可以对半导体衬底100执行减薄工艺。
例如，可以分别在像素区域PR中形成转移栅电极TG。在实施例中，转移栅电极TG的形成可以包括：将半导体衬底100图案化以在每个像素区域PR中形成栅极凹槽区域；形成栅极绝缘层GIL以共形地覆盖栅极凹槽区域的内表面；形成栅极导电层以填充栅极凹槽区域；以及将栅极导电层图案化。
另外，当通过将栅极导电层图案化来形成转移栅电极TG时，也可以在每个像素区域PR中形成读出晶体管的栅电极。
在形成转移栅电极TG之后，可以在半导体衬底100的均位于转移栅电极TG的一侧的部分中形成浮置扩散区FD。在实施例中，可以通过将第二导电类型的掺杂剂注入到半导体衬底100中的离子注入工艺来形成浮置扩散区FD。另外，当形成浮置扩散区FD时，可以形成读出晶体管的源极/漏极杂质区。
可以在半导体衬底100的第一表面100a上形成层间绝缘层210和互连结构。
层间绝缘层210可以布置为覆盖转移晶体管和逻辑晶体管。在实施例中，层间绝缘层210可以由具有良好的间隙填充性质的材料形成，并且可以形成为具有基本上平坦的顶表面。
可以在层间绝缘层210中形成连接到浮置扩散区FD或读出晶体管的接触插塞221。可以在层间绝缘层210之间形成金属线223。在实施例中，接触插塞221和金属线223可以由下述中的至少一种形成或包括下述中的至少一种：铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钼(Mo)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、氮化锆(ZrN)、氮化钨(WN)或其合金。
然后，可以执行减薄工艺以去除半导体衬底100的一部分或减小半导体衬底100的垂直厚度。在实施例中，减薄工艺可以包括研磨或抛光半导体衬底100的第二表面100b以及执行各向异性或各向同性蚀刻工艺。半导体衬底100可以被颠倒以进行减薄工艺。
例如，可以执行研磨或抛光工艺以从半导体衬底100去除体硅衬底并且暴露外延层。此后，可以执行各向异性或各向同性蚀刻工艺以去除可能存在于外延层的暴露表面上的表面缺陷。外延层的暴露表面可以对应于半导体衬底100的第二表面100b。
作为对半导体衬底100的减薄工艺的结果，像素隔离结构PIS的填充图案113可以在半导体衬底100的第二表面100b附近暴露于外部。填充图案113和绝缘衬垫图案111可以具有位于与半导体衬底100的第二表面100b基本上相同的水平高度处的表面。
返回参考图4，可以在半导体衬底100的第二表面100b上形成平坦化绝缘层310。平坦化绝缘层310可以被布置为覆盖填充图案113的表面和半导体衬底100的第二表面100b。在实施例中，平坦化绝缘层310可以通过沉积金属氧化物层(例如，氧化铝和/或氧化铪)来形成。
可以在平坦化绝缘层310上形成网格结构320。网格结构320可以包括光阻挡图案和/或低折射率图案。光阻挡图案可以由金属材料(例如，钛、钽或钨)中的至少一种形成，或者包括金属材料(例如，钛、钽或钨)中的至少一种。低折射率图案可以由折射率低于光阻挡图案的折射率的材料形成，或者包括折射率低于光阻挡图案的折射率的材料。低折射率图案可以由有机材料形成，并且可以具有在大约1.1至大约1.3的范围内的折射率。例如，网格结构320可以是包括二氧化硅纳米颗粒的聚合物层。
当在俯视图中观察时，网格结构320可以在第一方向D1和第二方向D2上延伸以具有网格形状。网格结构320可以与填充图案113交叠。
可以在平坦化绝缘层310上形成保护层330，以共形地覆盖网格结构320的表面(例如，达到基本一致的厚度)。在实施例中，保护层330可以是包括氧化铝层和氧化硅碳层中的至少一种的单层或多层结构。
此后，可以在保护层330上设置滤色器340以分别对应于第一像素区域和第二像素区域。在实施例中，滤色器340可以包括蓝色、红色和绿色滤色器。然而，本发明构思的实施例不必限于此。
可以在滤色器340上分别形成微透镜350。微透镜350可以具有凸形状并且可以具有特定的曲率半径。微透镜350可以由光学透明树脂形成或包括光学透明树脂。
可以在微透镜350上共形地形成钝化层360。钝化层360可以由例如无机氧化物材料中的至少一种形成，或者包括例如无机氧化物材料中的至少一种。
图13是示出根据本发明构思的实施例的包括半导体器件的图像传感器的示意性俯视图。图14和图15是均沿着图13的线C-C'截取的截面图，以示出根据本发明构思的实施例的图像传感器。
参考图13和图14，图像传感器可以包括传感器芯片C1和逻辑芯片C2。传感器芯片C1可以包括像素阵列区域R1和焊盘区域R2。
像素阵列区域R1可以包括在两个不同方向上(例如，在第一方向D1和第二方向D2上)二维布置的多个单位像素P。每个单位像素P可以包括光电转换器件和读出器件。由入射光产生的电信号可以从像素阵列区域R1的每个单位像素P输出。
像素阵列区域R1可以包括光接收区域AR和光阻挡区域OB。当在俯视图中观察时，光阻挡区域OB可以布置为包围光接收区域AR。例如，当在俯视图中观察时，光阻挡区域OB可以布置为在四个不同的方向(例如，上下左右方向)上包围光接收区域AR。在实施例中，可以在光阻挡区域OB中设置光不入射到的参考像素。在该实施例中，通过将从光接收区域AR中的单位像素P获得的电荷量与在参考像素中生成的电荷量进行比较，可以计算出由单位像素P生成的电信号的大小。
用于输入或输出控制信号和光电信号的多个导电焊盘CP可以设置在焊盘区域R2中。当在俯视图中观察时，焊盘区域R2可以设置为包围像素阵列区域R1。在该实施例中，图像传感器可以电连接到外部装置。导电焊盘CP可以用于将在单位像素P中产生的电信号传输到外部装置。
光接收区域AR中的传感器芯片C1可以包括与上面描述的图像传感器相同的特征。例如，如上所述，传感器芯片C1可以包括设置在沿垂直方向(例如，第三方向D3)布置的读出电路层20和光学透明层30之间的光电转换层10。如上所述，传感器芯片C1的光电转换层10可以包括半导体衬底100、限定像素区域的像素隔离结构PIS和设置在像素区域中的光电转换区域PD。在实施例中，像素隔离结构PIS可以在光接收区域AR上和在光阻挡区域OB上具有基本上相同的结构。
光学透明层30可以包括设置在光阻挡区域OB中的光阻挡图案OBP、背侧接触插塞PLG、接触图案CT、有机层355和钝化层360。
在光阻挡区域OB中，像素隔离结构PIS的一部分可以与背侧接触插塞PLG连接。
例如，在光阻挡区域OB中，填充图案113可以连接到背侧接触插塞PLG。接触图案CT和背侧接触插塞PLG可以用于向填充图案113施加负偏压。在该实施例中，可以减小可能在像素隔离结构PIS与半导体衬底100之间的界面处产生的暗电流。
在实施例中，背侧接触插塞PLG的宽度可以大于像素隔离结构PIS的宽度。背侧接触插塞PLG可以由金属材料和/或金属氮化物材料中的至少一种形成，或者包括金属材料和/或金属氮化物材料中的至少一种。例如，背侧接触插塞PLG可以由钛和/或氮化钛中的至少一种形成，或者包括钛和/或氮化钛中的至少一种。
接触图案CT可以掩埋在形成有背侧接触插塞PLG的接触孔中。接触图案CT可以包括与背侧接触插塞PLG不同的材料。例如，接触图案CT可以由铝(Al)形成，或者包括铝(Al)。
接触图案CT可以电连接到像素隔离结构PIS的填充图案113。接触图案CT可以用于向像素隔离结构PIS的填充图案113施加负偏压。在该实施例中，可以从光阻挡区域OB向光接收区域AR供应负偏压。
在光阻挡区域OB中，光阻挡图案OBP可以从背侧接触插塞PLG连续地延伸，并且设置在平坦化绝缘层310的顶表面上。例如，光阻挡图案OBP可以由与背侧接触插塞PLG相同的材料形成，或者包括与背侧接触插塞PLG相同的材料。光阻挡图案OBP可以由金属材料和/或金属氮化物材料中的至少一种形成，或者包括金属材料和/或金属氮化物材料中的至少一种。例如，光阻挡图案OBP可以由钛和/或氮化钛中的至少一种形成，或者包括钛和/或氮化钛中的至少一种。光阻挡图案OBP可以不延伸到像素阵列区域R1的光接收区域AR。
光阻挡图案OBP可以防止光入射到设置在光阻挡区域OB中的光电转换区域PD。光阻挡区域OB的参考像素中的光电转换区域PD可以被配置为输出噪声信号而不是光电信号。噪声信号可以由电子产生，而电子由热或暗电流生成。
在光阻挡区域OB中，有机层355和钝化层360可以设置在光阻挡图案OBP上。在实施例中，有机层355可以由与微透镜350相同的材料形成，或者包括与微透镜350相同的材料。
在光阻挡区域OB中，第一穿透导电图案511可以布置为穿透半导体衬底100，并且可以电连接到读出电路层20的金属线223和逻辑芯片C2的互连结构1111。第一穿透导电图案511可以具有位于不同水平高度的第一底表面和第二底表面。第一间隙填充图案521可以设置在第一穿透导电图案511中。在实施例中，第一间隙填充图案521可以由低折射率材料中的至少一种形成或包括低折射率材料中的至少一种，并且可以具有绝缘性质。
在焊盘区域R2中，导电焊盘CP可以设置在半导体衬底100的第二表面100b上。导电焊盘CP可以掩埋在半导体衬底100中并且靠近第二表面100b。在实施例中，导电焊盘CP可以设置在焊盘沟槽中，焊盘沟槽形成在半导体衬底100的第二表面100b中并且位于焊盘区域R2中。在实施例中，导电焊盘CP可以由金属材料(例如，铝、铜、钨、钛、钽或其合金)中的至少一种形成，或者包括金属材料(例如，铝、铜、钨、钛、钽或其合金)中的至少一种。在图像传感器的安装工艺中，可以将接合引线接合到导电焊盘CP。导电焊盘CP可以通过接合引线电连接到外部装置。
在焊盘区域R2中，第二穿透导电图案513可以布置为穿透半导体衬底100并且可以电连接到逻辑芯片C2的互连结构1111。第二穿透导电图案513可以延伸到半导体衬底100的第二表面100b上的区域，并且可以电连接到导电焊盘CP。第二穿透导电图案513的一部分可以覆盖导电焊盘CP的底表面和侧表面。第二间隙填充图案523可以设置在第二穿透导电图案513中。第二间隙填充图案523可以由低折射率材料中的至少一种形成或者包括低折射率材料中的至少一种，并且可以具有绝缘性质。在焊盘区域R2中，像素隔离结构PIS可以布置为围绕第二穿透导电图案513。
逻辑芯片C2可以包括逻辑半导体衬底1000、逻辑电路TR、互连结构1111和逻辑层间绝缘层1100。互连结构1111可以连接到逻辑电路TR。逻辑层间绝缘层1100的最上层可以接合到传感器芯片C1的读出电路层20。逻辑芯片C2可以通过第一穿透导电图案511和第二穿透导电图案513电连接到传感器芯片C1。
在实施例中，传感器芯片C1和逻辑芯片C2被示出为通过第一穿透导电图案511和第二穿透导电图案513彼此电连接。然而，本发明构思的实施例不必限于此。
参考图15，在实施例中，可以省略在图14的实施例中示出的第一穿透导电图案511和第二穿透导电图案513。接合焊盘设置在传感器芯片C1和逻辑芯片C2的最上面的金属层中。接合焊盘可以彼此直接接合，以将传感器芯片C1电连接到逻辑芯片C2。
例如，图像传感器的传感器芯片C1可以包括设置在读出电路层20的最上面的金属层中的第一接合焊盘BP1，并且逻辑芯片C2可以包括设置在互连结构1111的最上面的金属层中的第二接合焊盘BP2。在实施例中，第一接合焊盘BP1和第二接合焊盘BP2可以由例如钨(W)、铝(Al)、铜(Cu)、氮化钨(WN)、氮化钽(TaN)或氮化钛(TiN)中的至少一种形成，或者包括例如钨(W)、铝(Al)、铜(Cu)、氮化钨(WN)、氮化钽(TaN)或氮化钛(TiN)中的至少一种。
传感器芯片C1的第一接合焊盘BP1和逻辑芯片C2的第二接合焊盘BP2可以通过混合接合方法彼此电连接。混合接合方法可以意指在两种相同种类的材料之间的界面处接合(例如，通过熔合工艺)这两种相同种类的材料的方法。例如，在第一接合焊盘BP1和第二接合焊盘BP2由铜(Cu)形成的实施例中，第一接合焊盘BP1和第二接合焊盘BP2可以以Cu-Cu接合方式彼此物理连接和电连接。另外，传感器芯片C1和逻辑芯片C2的绝缘层可以以电介质-电介质接合方式彼此接合。
根据本发明构思的实施例，图像传感器可以包括第一导电类型的第一势垒区域、第二导电类型的光电转换区域以及设置在第一势垒区域和光电转换区域之间并且具有第二导电类型的第二势垒区域。第二势垒区域可以用于优化像素区域中的电位分布。因此，即使当图像传感器按比例缩小时，图像传感器也可以被制造成具有增加的满阱容量(FWC)性质。因此，可以实现具有增加的动态范围性质的图像传感器。
在根据本发明构思的实施例的制造图像传感器的方法中，通过利用第一导电类型的掺杂剂和第二导电类型的掺杂剂之间的扩散系数的差异，可以同时形成第一势垒区域和第二势垒区域。这可以简化制造工艺并且提高图像传感器的性能。
虽然已经具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离本发明构思的精神和范围的情况下，可以在其中进行形式和细节上的变化。

Claims (20)

1.一种制造图像传感器的方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底中形成沟槽以限定像素区域；
用第一导电类型的掺杂剂掺杂所述沟槽；
用第二导电类型的掺杂剂掺杂所述沟槽；
在所述沟槽中形成绝缘衬垫图案；
对所述半导体衬底执行第一热处理工艺；以及
形成填充图案以填充所述沟槽的内部空间，
其中，所述第一导电类型的所述掺杂剂的扩散系数大于所述第二导电类型的所述掺杂剂的扩散系数，并且
所述第一热处理工艺使所述第一导电类型的所述掺杂剂和所述第二导电类型的所述掺杂剂同时扩散到所述半导体衬底中。
2.根据权利要求1所述的方法，其中：
所述第一导电类型的所述掺杂剂和所述第二导电类型的所述掺杂剂扩散到所述半导体衬底中分别形成了第一势垒区域和第二势垒区域；并且
所述第二势垒区域位于所述绝缘衬垫图案和所述第一势垒区域之间。
3.根据权利要求2所述的方法，其中：
所述第一导电类型的所述掺杂剂的掺杂浓度在所述第一势垒区域中具有最高值；并且
所述第二导电类型的所述掺杂剂的掺杂浓度在所述第二势垒区域中具有最高值。
4.根据权利要求1所述的方法，所述方法还包括：在掺杂所述第一导电类型的所述掺杂剂与掺杂所述第二导电类型的所述掺杂剂之间执行初步热处理工艺。
5.根据权利要求1所述的方法，其中，用所述第一导电类型的所述掺杂剂和所述第二导电类型的所述掺杂剂掺杂所述沟槽是使用从等离子体掺杂工艺、束线离子注入工艺和气相掺杂工艺中选择的一种工艺来执行的。
6.根据权利要求1所述的方法，所述方法还包括：在形成所述填充图案之后执行第二热处理工艺。
7.根据权利要求1所述的方法，其中：
所述第一导电类型的所述掺杂剂包括磷；并且
所述第二导电类型的所述掺杂剂包括镓。
8.根据权利要求1所述的方法，所述方法还包括：在形成所述填充图案之后，分别在所述半导体衬底的所述像素区域中形成光电转换区域。
9.根据权利要求8所述的方法，所述方法还包括：在形成所述光电转换区域之后，形成转移栅电极，
其中，所述转移栅电极包括直接设置在所述半导体衬底的第一表面上的第一部分和从所述第一部分朝向所述半导体衬底的第二表面延伸并且位于所述半导体衬底中的至少一个第二部分。
10.根据权利要求1所述的方法，其中，形成所述填充图案包括：
沉积填充层并且蚀刻所述填充层；并且
所述填充层的沉积是以原位方式执行的。
11.一种图像传感器，所述图像传感器包括：
半导体衬底，所述半导体衬底包括第一势垒区域、第二势垒区域和光电转换区域；以及
像素隔离结构，所述像素隔离结构设置在所述半导体衬底中以限定多个像素区域，
其中，所述像素隔离结构包括：
填充图案，所述填充图案垂直地穿透半导体衬底；以及
绝缘衬垫图案，所述绝缘衬垫图案设置在所述填充图案和所述半导体衬底之间，
所述第一势垒区域具有第一导电类型，
所述第二势垒区域和所述光电转换区域具有第二导电类型，
所述第一势垒区域定位成比所述第二势垒区域更靠近所述像素隔离结构，并且
所述第一导电类型的掺杂剂的扩散系数小于所述第二导电类型的掺杂剂的扩散系数。
12.根据权利要求11所述的图像传感器，其中：
所述第一势垒区域和所述第二势垒区域位于所述像素隔离结构和所述光电转换区域之间；并且
所述第二势垒区域定位成比所述第一势垒区域更靠近所述光电转换区域。
13.根据权利要求11所述的图像传感器，其中：
所述第一导电类型的所述掺杂剂包括镓；并且
所述第二导电类型的所述掺杂剂包括磷。
14.根据权利要求11所述的图像传感器，其中，所述第一导电类型的所述掺杂剂在所述第一势垒区域中具有最高掺杂浓度。
15.根据权利要求11所述的图像传感器，其中，所述第二导电类型的所述掺杂剂在所述第二势垒区域中具有最高掺杂浓度。
16.根据权利要求11所述的图像传感器，所述图像传感器还包括转移栅电极，所述转移栅电极包括直接设置在所述半导体衬底的第一表面上的第一部分和从所述第一部分朝向所述半导体衬底的第二表面延伸并且位于所述半导体衬底中的第二部分。
17.根据权利要求16所述的图像传感器，其中，所述转移栅电极包括多个所述第二部分。
18.根据权利要求11所述的图像传感器，其中：
所述像素隔离结构还包括位于所述填充图案上的绝缘间隙填充图案；并且
所述绝缘间隙填充图案的顶表面与所述绝缘衬垫图案的顶表面共面。
19.一种图像传感器，所述图像传感器包括：
半导体衬底，所述半导体衬底具有彼此相对的第一表面和第二表面，并且包括光接收区域、光阻挡区域和焊盘区域；
像素隔离结构，所述像素隔离结构设置在所述半导体衬底中并且位于所述光接收区域和所述光阻挡区域中以限定多个像素区域，所述像素隔离结构包括垂直地穿透所述半导体衬底的填充图案、介于所述填充图案与所述半导体衬底之间的绝缘衬垫图案以及位于所述填充图案上的绝缘间隙填充图案；
转移栅电极，所述转移栅电极包括直接设置在所述半导体衬底的所述第一表面上的第一部分和从所述第一部分朝向所述半导体衬底的所述第二表面延伸并且位于所述半导体衬底中的至少一个第二部分；
光电转换区域，所述光电转换区域设置在所述半导体衬底的所述光接收区域和所述光阻挡区域中并且位于所述多个像素区域中；
背侧接触插塞，所述背侧接触插塞设置在所述光阻挡区域的一部分中并且定位成与所述半导体衬底的所述第二表面相邻并且与所述填充图案的一部分直接接触；
导电焊盘，所述导电焊盘设置在所述焊盘区域中并且设置在所述半导体衬底的所述第二表面上；
滤色器，所述滤色器与所述多个像素区域相对应地设置在所述半导体衬底的所述第二表面上；以及
微透镜，所述微透镜位于所述滤色器上，
其中，所述半导体衬底包括第一导电类型的第一势垒区域和第二导电类型的第二势垒区域，并且
所述第一导电类型的掺杂剂的扩散系数小于所述第二导电类型的掺杂剂的扩散系数。
20.根据权利要求19所述的图像传感器，其中：
所述第一势垒区域和所述第二势垒区域位于所述像素隔离结构和所述光电转换区域之间；并且
所述第一势垒区域定位成比所述第二势垒区域更靠近所述像素隔离结构。
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CN117855239A (zh) * 2024-03-06 2024-04-09 武汉楚兴技术有限公司 光电转换结构、像素单元及其制备方法、图像传感器
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