JP6941473B2 - ディスプレイの製造方法、ディスプレイ及び液晶テレビ - Google Patents

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Description

本発明は、ディスプレイの製造方法、ディスプレイ及び液晶テレビに関し、本発明は、高性能テレビ、例えば、４Ｋ、８Ｋの高性能テレビに用いることができる。
液晶テレビは、４Ｋから８Ｋへと高解像度化が進んでいる。例えば、８Ｋの液晶テレビは、７６８０×４３２０の約３３００万画素の画素数を有しており、現在の２Ｋの液晶テレビの４倍となっている。
液晶テレビの表示装置として用いられる液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤという）は、例えば、マトリックス状に配置された複数の画素を有している。画素は、例えば、ＲＧＢの副画素を有している。各副画素には、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴという。）が形成され、ＴＦＴによって各副画素の駆動が制御されている。
ＴＦＴは、各副画素の所定の位置に設けられた島状の半導体薄膜に形成されている。ＴＦＴを形成するための半導体薄膜は、例えば、ポリシリコン（ｐＳｉ）膜である。このようなｐＳｉ膜は、基板上のアモルファスシリコン（ａＳｉ）膜に対してレーザを照射することによって形成される。
特許文献１には、半導体膜に設けられたマーカーを基準にして、レーザを照射する際に、マスクの形状に応じてスリット幅を制御することが記載されている。特許文献２には、半導体膜に対するレーザの照射により、マーカーを形成することが記載されている。特許文献３には、基板上に金属膜パターン及び絶縁膜を形成した上で、半導体薄膜を形成し、金属膜パターンを基準として、半導体薄膜にレーザを照射することが記載されている。
特許第４０５３４１２号公報 特許第４４７７３３３号公報 特許第４６６７６８２号公報 特許第５９１８１１８号公報
ＴＦＴが形成されるｐＳｉ膜の粒径は大きい方が望ましく、粒径を大きくすることにより、電子の移動度を大きくすることができる。ｐＳｉ膜の粒径を大きくするための一つの方法として、低エネルギー密度のレーザを、ａＳｉ膜に対して、数回に分けて照射することが挙げられる。しかしながら、このように数回に分けてレーザを照射することは、ディスプレイを製造する上で生産性を低下させることとなってしまう。また、低エネルギー密度のレーザで照射すると、粒径のバラツキが大きくなり、粒径を制御することが困難となる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態に係るディスプレイの製造方法では、（Ａ）基板上に設けられたアモルファスシリコン膜に対してレーザを照射することにより、前記アモルファスシリコン膜を多結晶化し、ポリシリコン膜を形成する場合において、前記レーザのエネルギー密度と、形成された前記ポリシリコン膜の粒径の大きさと、の関係を導くステップと、（Ｂ）導かれた前記関係において、所定の前記エネルギー密度の範囲を選定するステップと、（Ｃ）選定された前記エネルギー密度の範囲を用いて、前記アモルファスシリコン膜を含む第１の領域に対して、前記レーザを照射することにより、前記アモルファスシリコン膜を多結晶化し、前記ポリシリコン膜を形成するステップと、を備える。
また、一実施の形態に係るディスプレイの製造方法では、ポリシリコン膜を有する複数の薄膜トランジスタがマトリックス状に配置されたディスプレイの製造方法であって、（Ｉ）アモルファスシリコン膜を照射するレーザのエネルギー密度と、前記アモルファスシリコン膜から形成された前記ポリシリコン膜の平均粒径との関係を導くステップと、（ＩＩ）前記（Ｉ）のステップで導かれた前記関係に基づいて、第１のレーザの第１の前記エネルギー密度を選定するステップと、（ＩＩＩ）基板上の第１の領域における前記アモルファスシリコン膜に対して前記第１のレーザを照射して前記ポリシリコン膜を形成するステップと、を備える。
一実施の形態に係るディスプレイでは、基板上にマトリックス状に配置された複数の島状のポリシリコン膜と、各前記ポリシリコン膜に形成された薄膜トランジスタと、を備え、前記ポリシリコン膜の粒径は、前記ポリシリコン膜の厚さ以下である。
一実施の形態に係る液晶テレビは、上記記載のディスプレイを備える。
前記一実施の形態によれば、生産性を向上させ、粒径を均一化させることができるディスプレイの製造方法、ディスプレイ及び液晶テレビを提供することができる。
実施形態に係るディスプレイを例示した斜視図である。 実施形態に係るディスプレイのパネルを例示した平面図であり、図１の領域１０ａの拡大図である。 ８Ｋテレビの画面サイズ及び画素の配置寸法を例示した図である。 実施形態に係るレーザ照射装置の概要を例示した斜視図である。 実施形態に係るレーザの照射面の形状を例示した図である。 実施形態に係るレーザのビームプロファイルを例示した図である。 実施形態に係るｐＳｉ膜の表面形状を例示した図である。 実施形態に係るｐＳｉ膜の表面形状を例示した図であり、上段は、光学顕微鏡で観察した図を示し、下段は、走査型プローブ顕微鏡で観察したものである。 実施形態に係る結晶化したｐＳｉ膜の分類を例示した断面図であり、上段は、部分溶融結晶化したｐＳｉ膜を示し、中段は、準完全溶融結晶化したｐＳｉ膜を示し、下段は、完全溶融結晶化したｐＳｉ膜を示す。 レーザのエネルギー密度と、ｐＳｉ膜の粒径の大きさとの関係を例示したグラフであり、横軸は、レーザのエネルギー密度を示し、縦軸は、ライフタイム測定におけるピーク値を示す。 実施形態に係るディスプレイの製造方法を例示したフローチャート図である。 実施形態に係るレーザの照射方法を例示したフローチャート図である。 実施形態に係るレーザの照射領域を例示した平面図である。 実施形態に係るレーザの別の照射領域を例示した平面図である。 実施形態に係るＴＦＴを含む半導体装置の製造工程を示す工程断面図である。 実施形態に係るＴＦＴを含む半導体装置の製造工程を示す工程断面図である。 実施形態に係るＴＦＴを含む半導体装置の製造工程を示す工程断面図である。 実施形態に係るＴＦＴを含む半導体装置の製造工程を示す工程断面図である。 実施形態に係るＴＦＴを含む半導体装置の製造工程を示す工程断面図である。 実施形態に係るＴＦＴを含む半導体装置の製造工程を示す工程断面図である。 実施形態に係るＴＦＴを含む半導体装置の製造工程を示す工程断面図である。 実施形態に係るＴＦＴを含む半導体装置の製造工程を示す工程断面図である。 実施形態に係るディスプレイに用いられるＬＣＤパネルを例示した断面図である。 副画素の画素回路を模式的に示す平面図である。
以下、具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜簡略化されている。
（実施形態）
実施形態に係るディスプレイ及びディスプレイの製造方法を説明する。まず、ディスプレイ及びディスプレイのパネルの概要を説明する。そして、ディスプレイの製造方法を説明し、その後、ディスプレイの一例として、ＬＣＤを説明する。
＜ディスプレイの概要＞
まず、実施形態に係るディスプレイの概要を説明する。図１は、実施形態に係るディスプレイを例示した斜視図である。図１に示すように、ディスプレイ１は、パネル１０を備えている。ディスプレイ１は、パネル１０の他、外枠６１、支持台６２及び図示しない制御装置等を有していてもよい。ディスプレイ１は、例えば、４Ｋまたは８Ｋの高性能テレビの表示装置として用いられるが、パソコンのモニタ等、４Ｋまたは８Ｋの高性能テレビの表示装置以外に用いられてもよい。
＜ディスプレイのパネルの概要＞
図２は、実施形態に係るディスプレイ１のパネル１０を例示した平面図であり、図１の領域１０ａの拡大図である。図２に示すように、パネル１０は、基板１１を含んでいる。基板１１の表面１１ａ側には、複数の画素１２が形成されている。画素１２は、表面１１ａに直交する方向から見て、例えば矩形である。複数の画素１２は、基板１１の表面１１ａ上にマトリックス状に配置されている。
ここで、パネル１０を説明するために、ＸＹＺ直交座標系を導入する。基板１１の表面１１ａに平行な面内において、複数の画素１２がマトリックス状に配列した一方向をＸ軸方向とし、一方向に直交する他方向をＹ軸方向とする。表面１１ａに直交する方向をＺ軸方向とする。なお、Ｚ軸方向から見た画素１２の形状は、矩形に限らない。また、複数の画素１２の配置は、Ｘ軸方向及びＹ軸方向へ沿ったマトリックス状に限らない。
１つの画素１２のＸ軸方向の長さＬＸ１２及びＹ軸方向の長さＬＹ１２、すなわち、ピクセルピッチは、例えば、ＬＸ１２＝ＬＹ１２＝１４４μｍである。各画素１２は、４つの副画素１２Ｒ、１２Ｇ、１２Ｂ及び１２Ｙ（副画素１２Ｒ、１２Ｇ、１２Ｂ及び１２Ｙを総称して、副画素１２Ｒ〜Ｙという。）を有している。４つの副画素１２Ｒ〜Ｙは、各画素１２内で、Ｘ軸方向に並んで配置されている。１つの副画素のＹ軸方向の長さは、例えば、ＬＹ１２と同様の１４４μｍであり、Ｘ軸方向の長さＬｘ１２は、例えば、３６μｍである。なお、画素１２は、３つの副画素１２Ｒ、１２Ｇ、１２Ｂを有していてもよい。各副画素１２Ｒ〜Ｙには、島状のｐＳｉ膜１４が形成されている。
島状のｐＳｉ膜１４は、各副画素１２Ｒ〜Ｙの所定の位置に形成されている。例えば、島状のｐＳｉ膜１４は、各副画素１２Ｒ〜Ｙの−Ｘ軸方向側及び−Ｙ軸方向側の角部に形成されている。したがって、複数の島状のｐＳｉ膜１４は、基板１１上にマトリックス状に配置されている。島状のｐＳｉ膜１４は、基板１１の表面１１ａに直交する方向から見て略正方形となっている。島状のｐＳｉ膜１４のＸ軸方向及びＹ軸方向の長さＬ１３は、４〜１０μｍである。
ＴＦＴ１３は、島状の各ｐＳｉ膜１４に形成されている。よって、ＴＦＴ１３は、各副画素１２Ｒ〜Ｙの−Ｘ軸方向側及び−Ｙ軸方向側の角部に形成されている。また、ＴＦＴ１３は、複数設けられ、基板１１上にマトリックス状に配置されている。ＴＦＴ１３は、基板１１の表面１１ａに直交する方向から見て略正方形である。ＴＦＴ１３のＸ軸方向及びＹ軸方向の長さは、４〜１０μｍである。島状のｐＳｉ膜１４のＸ軸方向の間隔、すなわち、ＴＦＴ間隔は、例えば、副画素のＸ軸方向の長さＬｘ１２と同じ３６μｍである。
図３は、８Ｋテレビの画面サイズ及び画素の配置寸法を例示した図である。図３に示すように、例えば、７６８０×４３２０ピクセルの８Ｋテレビ用ディスプレイにおいて、画面サイズが４２インチ（幅９３０ｍｍ、高さ５２３ｍｍ）の場合には、ピクセルピッチは、１２１μｍ、ＴＦＴ間隔は３０μｍである。画面サイズが５０インチ（幅１１０７ｍｍ、高さ６２３ｍｍ）の場合には、ピクセルピッチは、１４４μｍ、ＴＦＴ間隔は３６μｍである。画面サイズが６０インチ（幅１３２８ｍｍ、高さ７４７ｍｍ）の場合には、ピクセルピッチは、１７３μｍ、ＴＦＴ間隔は４３μｍである。各副画素１２Ｒ〜Ｙには、１つのＴＦＴ１３が形成されている。
島状のｐＳｉ膜１４に含まれるポリシリコンの粒径は、５０ｎｍ以下である。例えば、基板１１上に形成された島状のｐＳｉ膜１４の厚さは５０ｎｍ以上である。よって、ｐＳｉ膜１４に含まれたポリシリコンの粒径は、ｐＳｉ膜１４の厚さ以下である。また、ｐＳｉ膜１４は、完全溶融結晶化した構造を有していることが好ましい。ＴＦＴ１３を構成するｐＳｉ膜１４については、以下のディスプレイの製造方法で詳述する。
＜ディスプレイの製造方法＞
次に、実施形態に係るディスプレイの製造方法を説明する。まず、レーザ照射装置を説明する。そして、レーザの照射面を説明し、レーザの照射により形成されるｐＳｉ膜１４を説明する。その後、レーザのエネルギー密度と粒径との関係を導くステップ、エネルギー密度を選定するステップ、及び、レーザを照射するステップを説明する。まず、ｐＳｉ膜１４を形成するためのレーザ照射装置を説明する。
＜レーザ照射装置＞
図４は、実施形態に係るレーザ照射装置の概要を例示した斜視図である。図４に示すように、レーザ照射装置７０は、光源７１、ミラー７２、ステージ７３、カメラ７４、制御部７５及び図示しない光学部材を備えている。
光源７１は、例えば、エキシマレーザ装置である。なお、光源７１は、エキシマレーザ装置に限らず、固体レーザ装置等でもよい。光源７１から出射したレーザＬ１は、ミラー７２その他の光学部材により導かれた光路を通って、ａＳｉ膜１８が形成された基板１１を照射する。ａＳｉ膜１８は、レーザ照射前に、基板１１上で複数の島状に成形されていてもよい。 または、ａＳｉ膜１８は、基板１１上に層状に形成されていてもよい。そして、レーザ照射によって、ａＳｉ膜１８をｐＳｉ膜１４に変化させた後に、層状のｐＳｉ膜１４を、複数の島状のｐＳｉ膜１４に成形してもよい。基板１１には、例えば、軟化点が７００℃以下のガラス基板を用いている。また、基板１１上には、ゲート電極が形成され、ゲート電極上に島状または層状のａＳｉ膜１８が形成されていてもよい。
基板１１は、ステージ７３上に配置されている。基板１１には、マーカー７６が形成されている。カメラ７４は、マーカー７６を撮像し、マーカー７６の位置情報を制御部７５に送信する。制御部７５は受信したマーカー７６の位置情報に基づいて、ステージ７３を適切な位置に移動させる。これにより、レーザＬ１は、基板１１における適切な照射領域を照射する。基板１１上のレーザＬ１が照射される領域を照射面７７という。
＜レーザ照射面＞
図５は、実施形態に係るレーザの照射面の形状を例示した図である。図５に示すように、レーザの照射面７７は、矩形状となっている。レーザの照射面７７のＸ軸方向の長さ７７ｘは、例えば、７４７ｍｍであり、Ｙ軸方向の長さ７７ｙは、２８８μｍである。レーザの照射面７７は、エネルギー密度が最大値でほぼ一定の矩形状の照射面７８と、外側に向かってエネルギー密度が減少する環状の照射面７９を有している。環状の照射面７９は、照射面７８の周縁に、１２〜３５μｍの幅７９ｙ、好ましくは１５μｍの幅７９ｙで形成されている。なお、照射面７７、照射面７８及び照射面７９の寸法は上記に限らない。また、照射面７７、照射面７８及び照射面７９の形状は、矩形状及び環状に限らない。
図６は、実施形態に係るレーザのビームプロファイルを例示した図であり、横軸は、Ｙ軸方向の位置を示し、縦軸は、レーザのエネルギー密度を示し、図５のＡＡ線の断面におけるプロファイルを示している。図６に示すように、レーザは、エネルギー密度が最大値でほぼ一定の平坦部７８ａと、平坦部７８ａの周縁で、外側に向かってエネルギー密度が減少するスティープネス部７９ａとを含んでいる。
図５及び図６に示すように、矩形状の照射面７８は、レーザにおける平坦部７８ａが照射した照射面７８であり、照射面７８の周縁に形成された照射面７９は、レーザにおけるスティープネス部７９ａが照射した照射面７９である。このように、レーザは、矩形状の照射面７８を有する平坦部７８ａと、平坦部７８ａの周縁に形成される照射面７９を有するスティープネス部７９ａとを有している。
図６に示すように、レーザの平坦部７８ａは、選定された範囲内のエネルギー密度のプロファイルを示している。平坦部１５のエネルギー密度は、例えば、４００ｍＪ／ｃｍ２〜５００ｍＪ／ｃｍ２の範囲に入っている。レーザのスティープネス部７９ａは、エネルギー密度が選定された範囲よりも小さくなっている。レーザのスティープネス部７９ａは、平坦部７８ａのプロファイル以外のプロファイルであって、外側に向けて減少するプロファイルを示している。例えば、スティープネス部７９ａのエネルギー密度は、平坦部７８ａのエネルギー密度からレーザが照射されない部分のエネルギー密度まで減少している。このようなレーザを、基板１１上に形成されたａＳｉ膜１８に照射することにより、基板１１上にｐＳｉ膜１４を形成する。
＜ｐＳｉ膜＞
次に、基板１１上のａＳｉ膜１８にレーザを照射して形成したｐＳｉ膜１４を説明する。図７は、実施形態に係るｐＳｉ膜１４の表面形状を例示した図である。表面形状は、走査型プローブ顕微鏡（Ｓｃａｎｎｉｎｇ Ｐｒｏｂｅ Ｍｉｃｒｏｓｃｏｐ、ＳＰＭという。）または原子間力顕微鏡（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ、ＡＦＭという。）で観察したものである。図８は、実施形態に係るｐＳｉ膜１４の表面形状を例示した図であり、上段は、光学顕微鏡で観察した図を示し、下段は、ＳＰＭまたはＡＦＭで観察したものである。
図７及び図８に示すように、ｐＳｉ膜１４は、照射したレーザのエネルギー密度によって、部分溶融結晶化、準完全溶融結晶化及び完全溶融結晶化に分類することができる。準完全溶融結晶化したｐＳｉ膜１４ｂをラテラル結晶ともいう。また、完全溶融結晶化したｐＳｉ膜１４ｃを微細結晶ともいう。
例えば、エネルギー密度が３１０ｍＪ／ｃｍ２以下では、部分溶融結晶化したｐＳｉ膜１４ａとなっている。エネルギー密度が３２０ｍＪ／ｃｍ２、または、場合によっては、３５０ｍＪ／ｃｍ２では、準完全溶融結晶化したｐＳｉ膜１４ｂとなっている。エネルギー密度が３３０ｍＪ／ｃｍ２以上、または、場合によっては、４００ｍＪ／ｃｍ２以上では、完全溶融結晶化したｐＳｉ膜１４ｃとなっている。完全溶融結晶化したｐＳｉ膜１４ｃの粒径は、５０ｎｍ以下となっている。
図８の上段の光学顕微鏡により観察した図に示すように、エネルギー密度４００ｍＪ／ｃｍ２以上で、ａＳｉ膜１８を照射した場合に、平坦部７８ａが照射した部分は、完全溶融結晶化したｐＳｉ膜１４ｃ（微細結晶）となっている。スティープネス部７９ａが照射した部分は、準完全溶融結晶化したｐＳｉ膜１４ｂ（ラテラル結晶）となっている。
図９は、実施形態に係る結晶化したｐＳｉ膜１４の分類を例示した断面図であり、上段は、部分溶融結晶化したｐＳｉ膜１４ａを示し、中段は、準完全溶融結晶化したｐＳｉ膜１４ｂを示し、下段は、完全溶融結晶化したｐＳｉ膜１４を示す。
図９の上段に示すように、部分溶融結晶化したｐＳｉ膜１４ａは、ａＳｉ膜１８に対するレーザ照射時において、固液界面が膜内に位置して結晶化したｐＳｉ膜１４ａであり、Ｓｉ膜の表面のみがｐＳｉとして結晶化したｐＳｉ膜１４ａである。
図９の中段に示すように、準完全溶融結晶化したｐＳｉ膜１４ｂは、ａＳｉ膜１８に対するレーザ照射時において、ガラスの基板１１の界面に溶融しない結晶核が点在する場合に、核を中心にして結晶化したｐＳｉ膜１４ｂであり、ｐＳｉ膜１４ｂの膜厚よりも大きい粒径のｐＳｉを含んでいる。準完全溶融結晶化したｐＳｉ膜１４ｂが形成されるエネルギー密度は、図７及び図８に示すように、条件によって変化する。よって、準完全溶融結晶化したｐＳｉ膜１４ｂを形成する際に、ｐＳｉの粒径を制御することは困難となっている。準完全溶融結晶化したｐＳｉ膜１４ｂでは、基板１１との界面からｐＳｉ膜１４ｂの表面まで達する結晶粒界が形成されている。
図９の下段に示すように、完全溶融結晶化したｐＳｉ膜１４ｃは、Ｓｉ膜全体が溶融して結晶化したｐＳｉ膜１４ｃであり、ｐＳｉ膜１４ｃ全体が膜厚以下の粒径のｐＳｉを含んでいる。完全溶融結晶化したｐＳｉ膜１４ｃの粒径は、例えば、５０ｎｍ以下となっている。完全溶融結晶化したｐＳｉ膜１４ｃでは、基板１１との界面からｐＳｉ膜１４ｃの表面まで達する結晶粒界に、他の結晶粒界が交差している。
このような完全溶融結晶化したｐＳｉ膜１４ｃにおいては、表面形状に大きな差が見られないことから、ＴＦＴ１３を形成した場合の特性のバラツキを抑制することができる。なお、ｐＳｉ膜１４ｃの粒径という場合は、例えば、粒径の平均値で規定する。または、粒径を、平均値以外の最大値で規定してもよいし、所定の偏差値で規定してもよい。
図１０は、レーザのエネルギー密度と、ｐＳｉ膜１４の粒径の大きさとの関係を例示したグラフであり、横軸は、レーザのエネルギー密度を示し、縦軸は、ライフタイム測定におけるピーク値を示す。ｐＳｉ膜１４においては、粒界の影響があって、ライフタイムを厳密に測定することが困難である。しかしながら、光パルスにより注入したキャリア濃度が時間とともに減少する際のピーク値がライフタイムと相関することを用いて、ピーク値からライフタイムを見積もることが可能である。そのようにして見積もったライフタイム測定におけるピーク値は、電子の移動度及びポリシリコンの粒径と正の相関関係を有していることが見いだされている。したがって、ライフタイム測定におけるピーク値は、ポリシリコンの粒径の大きさを示している。
図１０に示すように、エネルギー密度が２００ｍＪ／ｃｍ２以上になると、ライフタイム測定におけるピーク値が大きくなってくる。そして、エネルギー密度が３００ｍＪ／ｃｍ２でピーク値が最大値になっている。エネルギー密度が３１０ｍＪ／ｃｍ２で、ピーク値が急激に減少し、さらに、エネルギー密度が３２０ｍＪ／ｃｍ２まで、ピーク値は減少している。エネルギー密度が３３０ｍＪ／ｃｍ２以上では、ピーク値はほぼ一定値をとるようになっている。
例えば、エネルギー密度が３２０ｍＪ／ｃｍ２では、最大値で規格化したピーク値の変化率｛（３２０ｍＪ／ｃｍ２における規格化したピーク値）−（３１０ｍＪ／ｃｍ２における規格化したピーク値）｝／（３１０ｍＪ／ｃｍ２における規格化したピーク値）は３２％となっている。一方、エネルギー密度が３３０ｍＪ／ｃｍ２では、最大値で規格化したピーク値の変化率｛（３３０ｍＪ／ｃｍ２における規格化したピーク値）−（３２０ｍＪ／ｃｍ２における規格化したピーク値）｝／（３２０ｍＪ／ｃｍ２における規格化したピーク値）は２．５％となっている。エネルギー密度が３３０ｍＪ／ｃｍ２以上の範囲では、最大値で規格化したピーク値の変化率は最大でも５％となっている。
ライフタイム測定におけるピーク値は、この図では、エネルギー密度が３００ｍＪ／ｃｍ２で最大値になっている。このときのｐＳｉ膜１４は、準完全溶融結晶化したｐＳｉ膜１４ｂ（ラテラル結晶）となっている。よって、ライフタイム測定におけるピーク値と粒径とは正の相関関係となっている。ｐＳｉ膜１４の粒径が最大値を示すエネルギー密度は、例えば、膜厚等の条件により変化し、バラツキが大きい。このことは、図７及び図８で示した表面形状の結果のとおりである。
しかしながら、最大値を示すエネルギー密度よりも大きいエネルギー密度になると、ｐＳｉ膜１４の粒径は、ほとんど一定の値を示すようになる。そして、このときのｐＳｉ膜は、完全溶融結晶化したｐＳｉ膜１４ｃ（微細結晶）となっている。ｐＳｉ膜１４ｃの粒径は、５０ｎｍ以下となっている。また、完全溶融結晶化したｐＳｉ膜１４ｃが形成されるエネルギー密度の範囲は、３３０〜５００ｍＪ／ｃｍ２と広いものとなっている。
本実施形態のディスプレイ１におけるｐＳｉ膜１４は、レーザのエネルギー密度を４００ｍＪ／ｃｍ２以上として形成されたものである。これにより、島状のｐＳｉ膜１４に含まれたｐＳｉの粒径は、５０ｎｍ以下となっている。また、島状のｐＳｉ膜１４は、完全溶融結晶化した構造を有している。ｐＳｉの粒径を５０ｎｍ以下とすることができるエネルギー密度の範囲は、広い範囲となっている。すなわち、プロセスマージンを広くすることができる。よって、生産性を向上させ、粒径を均一化させることができる。
なお、５０ｎｍ以下の完全溶融結晶化したｐＳｉ膜１４ｃは、ａＳｉ膜の移動度よりも大きい移動度を有し、１〜１０ｃｍ２／Ｖｓ、好ましくは、５〜１０ｃｍ２／Ｖｓとなっている。この値は、準完全溶融結晶化したｐＳｉ膜１４ｂの移動度の１／８程度となっている。
本来、移動度は大きい方が好ましく、そのため、ｐＳｉ膜１４の粒径は大きい方が好ましい。しかしながら、本実施の形態のＴＦＴ１３にとっては、それほど大きな移動度を必要としておらず、５〜１０ｃｍ２／Ｖｓでも十分な移動度となっている。なぜなら、４Ｋ、８Ｋに代表される大画面の高性能テレビに用いられるＴＦＴは、スマートフォン等用の比較的小さなディスプレイに用いられるＴＦＴと比べて面積的な制約が少ないことから、ゲート幅を大きくすることが容易だからである。ゲート幅が十分大きなＴＦＴであれば、チャネルのキャリア移動度が比較的小さくても、各副画素を駆動するのに十分な電流を得ることができるのである。また、本実施形態では、必要な移動度を確保しつつ、一回の照射で済むという生産性と、エネルギー密度の広いプロセスマージンを優先する照射方法を採用している。具体的には、高エネルギー密度のレーザの平坦部で一回ａＳｉ膜１８を照射している。これにより、生産性を向上させ、生産コストを低減し、粒径を均一化させることができる。
これに対して、準完全溶融結晶化したｐＳｉ膜１４ｂは、低いエネルギー密度のレーザで複数回照射する必要があり、生産性で劣っている。また、低いエネルギー密度のレーザでは、エネルギー密度にバラツキが生じやすい。これにより、ｐＳｉ膜の粒径にもバラツキが生じやすくなっている。
＜レーザのエネルギー密度と粒径の大きさとの関係＞
次に、ディスプレイの製造方法において、レーザのエネルギー密度と粒径の大きさとの関係を導くステップ、エネルギー密度を選定するステップ、及び、レーザを照射するステップを説明する。図１１は、実施形態に係るディスプレイの製造方法を例示したフローチャート図である。まず、図１１のステップＳ１１に示すように、レーザのエネルギー密度と、ｐＳｉの粒径の大きさとの関係を導く。
図７〜１０で説明したように、ｐＳｉ膜１４に含まれる粒径の大きさは、照射するレーザのエネルギー密度によって変化する。そこで、基板１１上に設けられたａＳｉ膜１８に対してレーザを照射することにより、ａＳｉ膜１８を多結晶化し、ｐＳｉ膜を形成する場合において、レーザのエネルギー密度と、形成されたポリシリコン膜の粒径の大きさと、の関係を導く。これにより、図７〜１０に示した関係が導かれる。
＜エネルギー密度の選定＞
次に、図１１のステップＳ１２に示すように、導かれた関係において、所定のエネルギー密度の範囲を選定する。例えば、図７〜図１０で示したように、レーザのエネルギー密度と粒径の大きさとの関係において、粒径が、ｐＳｉ膜１４の厚さ以下になるエネルギー密度の範囲から、所定のエネルギー密度の範囲を選定する。例えば、図７〜図８で示したように、エネルギー密度が４００ｍＪ／ｃｍ２以上では、ｐＳｉ膜１４の粒径はほぼ一定値をとるようになっており、粒径の変動の幅が小さいエネルギー範囲を、レーザのエネルギー密度の範囲として選定する。これにより、一回の照射で、均一な粒径を得ることができる。
また、図１０に示すように、レーザのエネルギー密度と粒径の大きさとの関係において、粒径と相関関係にあるライフタイム測定におけるピーク値が最大値を示すエネルギー密度よりも大きいエネルギー密度の範囲であって、エネルギー密度を変化させた場合に、最大値で規格化したピーク値の変化率が５％以下のエネルギー密度の範囲から、所定のエネルギー密度の範囲を選定する。これにより、一回の照射で、安定した粒径を得ることができる。よって、プロセスマージンを広くすることができ、生産性を向上させ、粒径を均一化させることができる。
＜ステップＳ１３：レーザを照射＞
次に、ａＳｉ膜１８に対して、レーザを照射する。ここで、レーザを照射して、ｐＳｉ膜１４を形成するステップを、ａＳｉ膜１８の２つの形態に場合分けして説明する。一つは、基板１１上のａＳｉ膜１８が、レーザ照射前に、複数の島状のａＳｉ膜１８に成形されている場合である。もう一つは、ａＳｉ膜１８が基板１１上に層状に形成された状態でレーザを照射し、ａＳｉ膜１８をｐＳｉ膜１４に変化させた後に、層状のｐＳｉ膜１４を、複数の島状のｐＳｉ膜１４に成形する場合である。まず、基板１１上のａＳｉ膜１８が、レーザ照射前に、複数の島状のａＳｉ膜１８に成形されている場合から説明する。
図１１のステップＳ１３に示すように、レーザによる照射領域が、基板１１上にＮ個ある場合には、１番目の領域からＮ番目の領域まで、レーザを照射することにより、ａＳｉ膜を多結晶化し、ｐＳｉ膜１４を形成する。図１２は、実施形態に係るレーザの照射方法を例示したフローチャート図である。図１３は、実施形態に係るレーザの照射領域を例示した平面図である。
図１２のステップＳ２１に示すように、マーカー７６の位置を基準位置に設定する。例えば、制御部７５は、カメラ７４から受信したマーカー７６の位置情報を基準位置に設定する。図４及び図１３に示すように、基板１１上には少なくとも１つ以上のマーカー７６が設けられている。例えば、マーカー７６は、基板１１の４つの角部に形成されている。そこで、制御部７５は、１つ以上のマーカー７６を基準位置に設定する。
次に、図１２のステップＳ２２に示すように、照射領域にレーザが照射されるようにステージ７３を移動させる。例えば、図１３に示すように、マーカー７６と照射位置との間の距離がＤの場合には、制御部７５は、照射領域がマーカー７６から距離Ｄの位置になるようにステージ７３を移動させる。マーカー７６と照射位置との間の距離Ｄは、例えば、Ｙ軸方向に１９．５μｍである。
次に、図１２のステップＳ２３に示すように、照射領域にレーザを照射する。レーザを照射する際には、図１１のステップＳ１２において、選定されたエネルギー密度の範囲を用いてレーザを照射する。照射領域は、複数の島状のａＳｉ膜１８がマトリックス状に配置された基板における所定数のａＳｉ膜１８を含んでいる。このように、照射領域に対して、レーザを照射することにより、ａＳｉ膜１８を多結晶化し、ｐＳｉ膜を形成する。ａＳｉ膜１８を多結晶化する際には、ａＳｉ膜の厚さ方向の全体を溶融し、粒径がｐＳｉ膜１４の膜厚以下のｐＳｉ膜１４を形成する。これにより、電子の移動度を確保しつつ、粒径の均一性を向上させ、生産性を向上させることができる。
図１３に示すように、照射面７７のＹ軸方向の長さ７７ｙが２８８μｍであり、ピクセルピッチが１４４μｍの場合には、照射領域は、Ｙ軸方向において２列の島状のａＳｉ膜１８を含んでいる。また、照射面７７のＸ軸方向の長さ７７ｘが７４７ｍｍであり、パネル１０のＸ軸方向の長さが６２３ｍｍの場合には、ビーム長＞パネルサイズとなる。よって、照射面７７は、パネル１０のＸ軸方向における一端から一端までを含んでいる。
平坦部７８ａの照射面７８は、照射領域におけるａＳｉ膜１８を含む部分を覆っている。よって、平坦部７８ａがａＳｉ膜１８を照射し、完全溶融結晶化したｐＳｉ膜１４ｃを形成することができる。また、照射領域における所定数のａＳｉ膜１８を同時に照射する。一方、スティープネス部７９ａの照射面７９は、照射領域におけるａＳｉ膜１８以外の部分を覆っている。よって、スティープネス部７９ａは、ａＳｉ膜１８を照射しない。
次に、図１２のステップＳ２４に示すように、基板１１上における全ての照射領域を照射したか判断する。全ての照射領域を照射していない（Noの）場合には、ステップＳ２５に示すように、次の照射領域にレーザが照射されるようにステージ７３を移動させる。具体的には、カメラ７４で撮像したマーカー７６の位置情報を基準にして、制御部７５は、照射領域におけるＸ軸方向の長さ、または、Ｙ軸方向の長さだけ照射領域の位置を移動させる。例えば、図１３に示すように、Ｙ軸方向に長さ７７ｙ＝２８８μｍ移動するようにステージ７３を移動させる。
そして、ステップＳ２３に戻り、照射領域にレーザを照射させる。結晶化速度を、以下の（１）式で定義する。
結晶化速度＝（照射面７７の長さ７７ｘ）×（照射面７７の長さ７７ｙ）
×（１秒当たりの照射回数） ・・・（１）
ここで、長さ７７ｘは、７４７ｍｍであり、長さ７７ｙは、２８８μｍであり、１秒当たりの照射回数を、６００Ｈｚとすると、結晶化速度は、１２９０ｃｍ２／ｓとなる。この結晶化速度は、低エネルギー密度で２０回照射する場合の結晶化速度の１４．７倍となっている。このように、本実施形態の製造方法は、スループットが高く、生産性を向上させることができる。
１番目の照射領域からＮ-１番目の照射領域までの任意の照射領域を第１の領域とし、第１の領域の次に照射される照射領域を第２の領域とした場合に、第１の領域における所定数のａＳｉ膜１８を同時に照射した後で、第１の領域以外の第２の領域における所定数のａＳｉ膜１８を同時に照射する。これにより、レーザによる一回の照射によりｐＳｉ膜を形成することができ、生産性を向上させることができる。
また、複数の島状のａＳｉ膜１８は、Ｘ軸方向及びＹ軸方向にマトリックス状に配置されている。Ｘ軸方向に隣り合った島状のａＳｉ膜１８間の間隔が、Ｙ軸方向に隣り合った島状のａＳｉ膜１８間の間隔よりも小さい場合には、次に照射する領域は、前の照射領域のＹ軸方向に隣接するようにする。すなわち、複数の島状のａＳｉ膜１８は、一方向及び一方向に交差する他方向にマトリックス状に配置し、一方向に隣り合った島状のａＳｉ膜１８間の間隔は、他方向に隣り合った島状のａＳｉ膜１８間の間隔よりも小さく、第２の領域は、第１領域の他方向側に隣接している。
このように、島状のａＳｉ膜１８間の間隔が広い方向に沿って、レーザの照射面７７を移動させることにより、スティープネス部７９ａを、島状のａＳｉ膜１８の間に容易に位置させることができる。これにより、ａＳｉ膜１８が、スティープネス部７９ａにより照射されることを抑制することができる。
基板１１上には複数の照射領域が設けられ、既にレーザで照射された照射領域以外の照射領域を順次照射する。このように、各照射領域を一度だけ照射するようにし、粒径の均一性を向上させる。また、マーカー７６を基準にして、各照射領域にレーザを照射する。これにより、各照射領域を正確に照射することができる。なお、レーザで照射される照射領域以外の照射領域を覆うマスクを備えてもよい。これにより、照射領域以外を確実に照射されないようにすることができる。なお、場合によっては、照射領域を複数回（＜５回程度）レーザで照射してもよい。これにより、粒径の均一性をさらに向上させることができる。
図１２のステップＳ２４において、全ての照射領域を照射した場合には、レーザの照射を終了する。このようにして、１番目の領域からＮ番目の領域まで、レーザを照射することによりａＳｉ膜を多結晶化し、ｐＳｉ膜１４を形成する。
図１４は、実施形態に係るレーザの別の照射領域を例示した平面図である。図１４に示すように、照射面７７のＸ軸方向の長さ７７ｘを基板１１のＸ軸方向の長さよりも小さくしてもよい。例えば、照射面７７のＸ軸方向の長さが１５０ｍｍであり、Ｙ軸方向の長さは８６４μｍである。この場合でも、スティープネス部７９ａの照射面７９が、島状のｐＳｉ膜１４間に位置するようにレーザを照射する。
図１４における結晶化速度を求めると、長さ７７ｘは、１５０ｍｍであり、長さ７７ｙは、８６４μｍであり、１秒当たりの照射回数を、５００Ｈｚとすると、６４８ｃｍ２／ｓとなる。この結晶化速度は、低エネルギーで２０回照射する場合の結晶化速度の７．４倍となっている。
次に、ａＳｉ膜１８が基板１１上に層状に形成された状態でレーザを照射し、ａＳｉ膜１８をｐＳｉ膜１４に変化させた後に、層状のｐＳｉ膜１４を、複数の島状のｐＳｉ膜１４に成形する場合を説明する。
図１１のステップＳ１３に示すように、レーザによる照射領域が、基板１１上にＮ個ある場合には、１番目の領域からＮ番目の領域まで、レーザを照射することにより、ａＳｉ膜を多結晶化し、ｐＳｉ膜１４を形成する。層状のａＳｉ膜１８の場合も、複数の島状のａＳｉ膜１８の場合と同様に、図１２のフローチャートに従って、ａＳｉ膜１８に対してレーザを照射する。
図１２のステップＳ２１におけるマーカー７６の位置を基準位置に設定すること、ステップＳ２２における照射領域にレーザが照射されるようにステージ７３を移動させること、及び、ステップＳ２３における照射領域にレーザを照射することは、島状のａＳｉ膜１８の場合と同様である。そして、レーザを照射する際には、図１１のステップＳ１２において、選定されたエネルギー密度の範囲を用いてレーザを照射することも同様である。
しかしながら、層状のａＳｉ膜１８の場合には、照射領域は、複数の島状のａＳｉ膜１８を含んでいない。照射領域は、基板１１上の層状のａＳｉ膜１８の一定の部分を含んでいる。照射領域は、レーザ照射後に、複数の島状のｐＳｉ膜１４がマトリックス状に配置される基板１１において、所定数のｐＳｉ膜１４が成形されるａＳｉ膜１８を含んでいる。このように、ａＳｉ膜１８の一定の部分を含んだ照射領域に対して、レーザを照射することにより、ａＳｉ膜１８を多結晶化し、ｐＳｉ膜を形成する。ａＳｉ膜１８を多結晶化する際には、照射領域におけるａＳｉ膜の厚さ方向全体を溶融し、粒径がｐＳｉ膜１４の膜厚以下のｐＳｉ膜１４を形成する。これにより、電子の移動度を確保しつつ、粒径の均一性を向上させ、生産性を向上させることができる。また、第１の照射領域におけるａＳｉ膜１８を照射した後で、第１の照射領域以外の第２の照射領域におけるａＳｉ膜１８を照射する。例えば、レーザ照射後に、複数の島状のｐＳｉ膜１４が一方向及び一方向に交差する他方向にマトリックス状に配置される基板１１において、一方向に隣り合った島状のｐＳｉ膜１４間の間隔が、他方向に隣り合った島状のｐＳｉ膜１４間の間隔よりも小さい場合に、第２の照射領域は、第１の照射領域の他方向側に隣接するようにする。
次に、図１２のステップＳ２４に示すように、基板１１上における全ての照射領域を照射したか判断する。全ての照射領域を照射していない（Noの）場合には、ステップＳ２５に示すように、次の照射領域にレーザが照射されるようにステージ７３を移動させ、ステップＳ２３に戻り、照射領域にレーザを照射させる。
ステップＳ２４において、全ての照射領域を照射した場合には、レーザの照射を終了する。このようにして、基板１１上の層状のａＳｉ膜１８の一定の部分を含んだ１番目の領域からＮ番目の領域まで、レーザを照射することによりａＳｉ膜を多結晶化し、ｐＳｉ膜１４を形成する。その後、層状のｐＳｉ膜１４を、複数の島状のｐＳｉ膜１４に成形する。例えば、フォトグラフィー法により、複数の島状のｐＳｉ膜１４に成形する。複数の島状のｐＳｉ膜１４を成形する際には、前述したように、レーザにおける平坦部７８ａにより照射された部分から複数の島状のｐＳｉ膜１４を成形する。逆に、複数の島状のｐＳｉ膜１４を成形することになるａＳｉ膜１８の部分を、レーザの平坦部７８ａにより照射する。そして、島状のｐＳｉ膜１４とならない部分を、スティープネス部７９ａが照射するようにする。結晶化速度は、上述した島状のａＳｉ膜１８の場合と同様である。
＜ＴＦＴの製造方法＞
次に、ｐＳｉ膜１４にＴＦＴ１３を含む半導体装置の製造方法を説明する。図１５〜図２２は、ＴＦＴ１３を含む半導体装置の製造工程を示す工程断面図である。以下の説明では、逆スタガード（inverted staggered）型のＴＦＴ１３を有する半導体装置の製造方法について説明する。
まず、図１５に示すように、ガラス基板４０１上に、ゲート電極４０２を形成する。なお、ガラス基板４０１は、上記した基板１１に相当する。ゲート電極４０２は、例えば、アルミニウムなどを含む金属薄膜を用いることができる。ガラス基板４０１上に、スパッタ法や蒸着法により金属薄膜を成膜する。そして、金属薄膜をフォトリソグラフィーにより、パターニングすることで、ゲート電極４０２が形成される。フォトリソグラフィー法では、レジスト塗布、露光、現像、エッチング、レジスト剥離等の処理が行われる。
次に、図１６に示すように、ゲート電極４０２の上に、ゲート絶縁膜４０３を形成する。ゲート絶縁膜４０３は、ゲート電極４０２を覆うように形成される。そして、図１７に示すように、ゲート絶縁膜４０３の上に、アモルファスシリコン膜４０４を形成する。アモルファスシリコン膜４０４は、ゲート絶縁膜４０３を介して、ゲート電極４０２と重複するように配置されている。このように、ゲート電極上にはアモルファスシリコン膜４０４が形成されている。
ゲート絶縁膜４０３は、窒化シリコン膜（ＳｉＮｘ）、酸化シリコン膜（ＳｉＯ２膜）、又はこれらの積層膜等などである。具体的には、ＣＶＤ（Chemical Vapor Deposition）法により、ゲート絶縁膜４０３とアモルファスシリコン膜４０４とを連続成膜する。その後、ゲート絶縁膜４０３及びアモルファスシリコン膜４０４をパターニングすることにより、各副画素の所定の位置に島状のアモルファスシリコン膜４０４を形成する。
そして、アモルファスシリコン膜４０４にレーザＬ１を照射することで、図１８に示すように、ポリシリコン膜４０５を形成する。すなわち、レーザ照射装置７０によって、アモルファスシリコン膜４０４を多結晶化する。これにより、シリコンが多結晶化したポリシリコン膜４０５がゲート絶縁膜４０３上に形成される。ポリシリコン膜４０５は、上記したｐＳｉ膜１４に相当する。イオン注入法などにより、ポリシリコン膜４０５に不純物を導入してもよい。
その後、図１９に示すように、ポリシリコン膜４０５の上に、層間絶縁膜４０６を形成する。層間絶縁膜４０６には、ポリシリコン膜４０５を露出するためのコンタクトホール４０６ａが設けられている。
層間絶縁膜４０６は、窒化シリコン膜（ＳｉＮｘ）、酸化シリコン膜（ＳｉＯ２膜）、又はこれらの積層膜等などである。具体的には、ＣＶＤ法により、層間絶縁膜４０６を成膜する。そして、フォトリソグラフィー法により、層間絶縁膜４０６をパターニングすることで、コンタクトホール４０６ａが形成される。
次に、図２０に示すように、層間絶縁膜４０６の上に、ソース電極４０７ａ、及びドレイン電極４０７ｂを形成する。ソース電極４０７ａ、及びドレイン電極４０７ｂは、コンタクトホール４０６ａを覆うように形成される。すなわち、ソース電極４０７ａ、及びドレイン電極４０７ｂは、コンタクトホール４０６ａ内から層間絶縁膜４０６の上まで形成される。よって、コンタクトホール４０６ａを介して、ソース電極４０７ａ、及びドレイン電極４０７ｂは、ポリシリコン膜４０５と電気的に接続される。
これにより、ＴＦＴ１３が形成される。ポリシリコン膜４０５において、ゲート電極４０２と重複する領域がチャネル領域４０５ｃとなる。ポリシリコン膜４０５において、チャネル領域４０５ｃよりもソース電極４０７ａ側がソース領域４０５ａとなり、ドレイン電極４０７ｂ側がドレイン領域４０５ｂとなる。
ソース電極４０７ａ、及びドレイン電極４０７ｂは、アルミニウムなどを含む金属薄膜により形成されている。層間絶縁膜４０６上に、スパッタ法や蒸着法により金属薄膜を成膜する。そして、金属薄膜をフォトリソグラフィーにより、パターニングすることで、ソース電極４０７ａ、及びドレイン電極４０７ｂが形成される。
そして、図２１に示すように、ソース電極４０７ａ、及びドレイン電極４０７ｂの上に、平坦化膜４０８を形成する。平坦化膜４０８は、ソース電極４０７ａ、及びドレイン電極４０７ｂを覆うように形成される。さらに、平坦化膜４０８には、ドレイン電極４０７ｂを露出するためのコンタクトホール４０８ａが設けられている。
平坦化膜４０８は、例えば、感光性樹脂膜により形成されている。ソース電極４０７ａ、及びドレイン電極４０７ｂの上に、感光性樹脂膜を塗布して、露光、現像する。これにより、コンタクトホール４０８ａを有する平坦化膜４０８をパターニングすることができる。
そして、図２２に示すように、平坦化膜４０８の上に、画素電極４０９を形成する。画素電極４０９は、コンタクトホール４０８ａを覆うように形成される。すなわち、画素電極４０９は、コンタクトホール４０８ａ内から平坦化膜４０８の上まで形成される。よって、コンタクトホール４０８ａを介して、画素電極４０９は、ドレイン電極４０７ｂと電気的に接続される。
画素電極４０９は、透明導電膜又はアルミニウムなどを含む金属薄膜により形成される。平坦化膜４０８の上に、スパッタ法などにより、導電膜（透明導電膜、又は金属薄膜）を成膜する。そして、フォトリソグラフィー法により導電膜をパターニングする。これにより、平坦化膜４０８の上に画素電極４０９が形成される。
以上、逆スタガード（inverted staggered）型のＴＦＴの製造工程を説明したが、本実施の形態にかかる製造方法を逆スタガード（inverted staggered）型のＴＦＴの製造に適用してもよい。
その後、所定の工程を経て、ディスプレイ１が製造される。
＜ＬＣＤ＞
次に、ディスプレイの一例としてＬＣＤパネルを説明する。図２３は、実施形態に係るディスプレイに用いられるＬＣＤパネル２０を例示した断面図である。図２３に示すように、ＬＣＤパネル２０は、アレイ基板２１、ＴＦＴ１３、スペーサ２３、液晶２４、アレイ基板側配向膜２５、ショートリング配線２６、シール材２７、カラーフィルタ（ＣＦ）２８、対向電極２９、ブラックマトリクス３０、前面側偏光板３１、対向基板３２、ボンディングパッド３３、背面側偏光板３４、及びＣＦ基板側配向膜３５を備えている。
なお、図２３は、対向基板３２側が前面側に配置され、アレイ基板２１が背面側に配置された透過型のＬＣＤパネル２０を示している。すなわち、アレイ基板２１側には、図示しないバックライトユニットが配置されている。そして、アレイ基板２１、液晶２４、及び対向基板３２の順に通過したバックライトユニットからの光をユーザが視認する。
アレイ基板２１と対向基板３２とが対向配置されている。液晶２４は、アレイ基板２１と対向基板３２との間に挟持されている。アレイ基板２１と対向基板３２とは矩形枠状に形成されたシール材２７によって貼り合せられている。すなわち、液晶２４と対向基板３２とシール材２７とによって形成された空間に液晶２４が封入されている。また、アレイ基板２１と対向基板３２との間には、セルギャップを規定するスペーサ２３が配置されている。
アレイ基板２１の液晶２４側の面上には、画素回路を構成するＴＦＴ１３が設けられている。ＴＦＴ１３は画素電極３６と接続されている。画素電極３６には、ＴＦＴ１３を介して表示信号が供給される。なお、画素回路の構成については後述する。さらに、アレイ基板２１には、ボンディングパッド３３が設けられている。ボンディングパッド３３は、シール材２７の外側に配置されている。ボンディングパッド３３を介して、外部駆動回路からの各種信号や共通電位が供給される。
対向基板３２の液晶２４側の面には、ブラックマトリクス３０、カラーフィルタ２８、及び対向電極２９が設けられている。カラーフィルタ２８は、各副画素１２Ｒ〜Ｙに設けられている。カラーフィルタ２８は、Ｒ、Ｇ、Ｂ及びＹの着色樹脂により形成されている。カラーフィルタ２８により、バックライトユニットからの白色光が、ＲＧＢＹの各色に変換される。
ブラックマトリクス３０は、副画素１２Ｒ〜Ｙ間の領域、及び対向基板３２の周縁部に形成されている。ブラックマトリクス３０は黒色樹脂により形成されている。ブラックマトリクス３０は、副画素１２Ｒ〜Ｙ間の領域又は周縁部からの光漏れを防止するために設けられている。
対向電極２９は、対向基板３２のほぼ全面に形成されている。対向電極２９は、ショートリング配線２６を介して、アレイ基板２１上のボンディングパッド３３と接続されている。対向電極２９には、ショートリング配線２６、及びボンディングパッド３３を介して、共通電位が供給されている。
さらに、アレイ基板２１の液晶２４側の最表面には、アレイ基板側配向膜２５が形成されている。対向基板３２の液晶２４側の最表面には、ＣＦ基板側配向膜３５が形成されている。アレイ基板側配向膜２５、及びＣＦ基板側配向膜３５によって、液晶２４が所定の方向に配向する。
アレイ基板２１の液晶２４と反対側の面には、背面側偏光板３４が設けられている。対向基板３２の液晶２４と反対側の面には、前面側偏光板３１が設けられている。背面側偏光板３４、及び前面側偏光板３１は、透過軸に沿った振動方向の光を透過する偏光フィルム（偏光子）である。よって、背面側偏光板３４、又は前面側偏光板３１を通過した光は透過軸に沿った方向の直線偏光となる。
画素電極３６と対向電極２９との電位差に応じて、液晶２４の状態が変化する。液晶２４は屈折率異方性を有しているため、液晶２４を透過した透過光には複屈折による位相差（リタデーション）が生じる。そして、位相差は画素電極に供給される表示信号によって変化する。位相差に応じて、液晶２４を透過する光の偏光状態が変化する。したがって、表示信号に応じて、各画素ＰＸの透過光量を制御することができる。これにより、所望の画像を表示することができる。
次に、アレイ基板２１における副画素１２Ｒの画素回路について、図２４を用いて説明する。なお、副画素１２Ｇ、１２Ｂ及び１２Ｙについても同様である。図２４は、副画素１２Ｒの画素回路を模式的に示す平面図である。
ゲート線４１、及び蓄積容量配線５２は、Ｘ方向に沿って設けられている。信号線４２は、Ｙ方向に沿って設けられている。ゲート線４１と蓄積容量配線５２とは、一定の間隔を隔てて平行に配置されている。ゲート線４１、信号線４２、及び蓄積容量配線５２は、アルミニウムなどを含む金属薄膜により形成されている。ゲート線４１、信号線４２、及び蓄積容量配線５２は、外部駆動回路に接続されている。
ゲート線４１と蓄積容量配線５２は、同一層で形成されている。信号線４２は、ゲート線４１と蓄積容量配線５２の上層に形成されている。ゲート線４１と信号線４２の交差部には、ゲート線４１と信号線４２とを絶縁するための絶縁膜４５が設けられている。同様に、蓄積容量配線５２と信号線４２の交差部には、蓄積容量配線５２と信号線４２とを絶縁するための絶縁膜４５が設けられている。
ゲート線４１と信号線４２の交差部近傍にはＴＦＴ１３が設けられている。ＴＦＴ１３は、ゲート電極４７、ソース電極４３、ドレイン電極４４、及び半導体層４６等を有している。半導体層４６は、例えば、ｐＳｉ膜１４である。
ゲート電極４７は、ゲート線４１から＋Ｙ方向に延在している。ゲート電極４７の上にはゲート絶縁膜となる絶縁膜４５が設けられている。絶縁膜４５の上には、矩形状の半導体層４６が配置されている。したがって、ゲート電極４７と半導体層４６とは、絶縁膜４５を介して重複している。
ソース電極４３は、信号線４２から半導体層４６の上まで＋Ｘ方向に延在している。したがって、ソース電極４３の端部は、半導体層４６と重複している。ソース電極４３は、半導体層４６において、ソース電極４３の直下の領域が、ソース領域となる。
ソース電極４３の＋Ｘ側には、矩形状のドレイン電極４４が配置されている。ドレイン電極４４は、ソース電極４３と離間して配置されている。ドレイン電極４４の一端部は、半導体層４６と重複している。半導体層４６において、ドレイン電極４４の直下の領域が、ドレイン領域となる。半導体層４６において、ドレイン領域とソース領域との間の領域が、チャネル領域となる。
また、ドレイン電極４４の他端部は、画素電極５１と重複している。ドレイン電極４４は、図示しないコンタクトホールを介して画素電極５１と接続されている。画素電極５１は、ＴＦＴ１３を除いた副画素１２Ｒのほぼ全体に形成されている。画素電極５１はＩＴＯなどの透明導電膜により形成されている。
また、蓄積容量電極４９は、蓄積容量配線５２から−Ｙ方向に延在している。蓄積容量配線５２は、絶縁膜４５を介して、画素電極５１と重複している。これにより、表示信号による階調電圧を保持するための蓄積容量が形成される。
次に、ＴＦＴ１３の動作について簡単に説明する。ゲート電極４７には、ゲート線４１を介して、ゲート信号が供給されている。ソース電極４３には、信号線４２を介して、表示信号が供給されている。蓄積容量配線５２には、共通電位が供給されている。
ゲート線４１に供給されるゲート信号によって、ＴＦＴ１３がＯＮする。ＴＦＴ１３がＯＮすると、ＴＦＴ１３を介して、画素電極５１に表示信号が供給される。画素電極５１と対向電極との間の電位差（階調電圧）によって、液晶２４が駆動する。
このように、アクティブマトリクス型表示装置では、１つの副画素１２Ｒに、１つのＴＦＴ１３が設けられている。そして、各副画素１２ＲのＴＦＴ１３には、ソース領域、チャネル領域、及びドレイン領域を有する半導体層が設けられている。本実施形態にかかるｐＳｉ膜１４は、ＴＦＴ１３の半導体層４６に好適である。すなわち、本実施形態のｐＳｉ膜１４をＴＦＴ１３の半導体層４６に用いることで、生産性を向上させ、粒径を均一化させることができる。
次に、本実施形態の効果を説明する。
本実施形態では、基板１１上に設けられたａＳｉ膜１８に対して、レーザを照射することにより、ａＳｉ膜１８を多結晶化し、ｐＳｉ膜１４を形成する場合において、レーザのエネルギー密度と、形成されたｐＳｉ膜１４の粒径の大きさとの関係を導いている。これにより、ｐＳｉ膜１４の粒径が均一となるレーザのエネルギー密度を用いることができるので、生産性を向上させ、粒径を均一化することができる。
また、エネルギー密度として、粒径と相関関係にあるライフタイム測定におけるピーク値が、最大値を示すエネルギー密度よりも大きいエネルギー密度の範囲であって、エネルギー密度を変化させた場合に、最大値で規格化したピーク値の変化率が５％以下のエネルギー密度の範囲から、所定の前記エネルギー密度の範囲を選定している。これにより、一回の照射で、安定した粒径を得ることができる。よって、プロセスマージンを広くすることができ、生産性を向上させ、粒径を均一化させることができる。
さらに、粒径が、ｐＳｉ膜の厚さ以下になるエネルギー密度の範囲から、所定のエネルギー密度の範囲を選定している。これにより、一回の照射で、さらに均一な粒径を得ることができる。
ｐＳｉの粒径は大きい方が電子の移動度が大きくなるため望ましい。しかしながら、ｐＳｉの粒径を大きくするためには、エネルギー密度の低いレーザを用いて、複数回照射する必要がある。このように、ｐＳｉの粒径を大きくし、電子の移動度が大きくするためには複数回のレーザ照射を必要とするので生産性が低下する。また、エネルギー密度が低い場合には、最適な条件となるエネルギー幅が小さく、プロセスマージンが狭いものとなっている。
これに対して、本実施形態では、エネルギー密度が大きいレーザを用いることにより、１回のレーザ照射でｐＳｉ膜を形成することができる。このため、生産性を向上させることができる。このように、本実施形態では、必要な移動度を確保しつつ、一回の照射という生産性と、エネルギー密度の広いプロセスマージンを優先する照射方法を採用している。これにより、生産性を向上させ、生産コストを低減し、粒径を均一化させることができる。
また、プロセスマージンが広い条件で製造することができるため、レーザのパルス変動率が大きいレーザ装置を用いることができ、使用するレーザ装置のコストを低減することができる。特に、８Ｋテレビのように、パネルが大型化した場合には、レーザの照射回数は、生産性に大きな影響を与える。したがって、本実施形態の方法は、大型化するディスプレイの生産性に対して特に有利になっている。
また、エネルギー密度が低い領域では、エネルギー密度の変化に対する粒径の変化が大きい。よって、エネルギー密度が低い場合にはバラツキが生じる。さらに、複数回レーザを照射する場合には、照射ごとのバラツキが増幅されることになる。これに対して、本実施形態では、エネルギー密度が高いレーザで照射している。エネルギー密度が高い領域では、エネルギー密度の変化に対する粒径の変化が小さい。よって、粒径のバラツキを抑制することができる。
レーザの平坦部７８ａは、ａＳｉ膜１８を含む部分を照射し、レーザのスティープネス部７９ａは、照射領域におけるａＳｉ膜１８以外の部分を照射する。よって、ａＳｉ膜１８には、平坦部７８ａが照射されるので、完全溶融結晶化したｐＳｉ膜１４ｃを形成することができる。これにより、生産性を向上させ、粒径を均一化することができる。
第１の領域における所定数のａＳｉ膜を同時に照射した後で、第１の領域以外の第２の領域における所定数のａＳｉ膜を同時に照射する。これにより、ａＳｉ膜１８に対して１回のみの照射が可能となり、生産性を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１ ディスプレイ
１０ パネル
１０ａ 領域
１１ 基板
１１ａ 表面
１２ 画素
１２Ｇ、１２Ｇ、１２Ｂ、１２Ｙ 副画素
１３ ＴＦＴ
１４ ｐＳｉ膜
１４ａ 部分溶融結晶化したｐＳｉ膜
１４ｂ 準完全溶融結晶化したｐＳｉ膜
１４ｃ 完全溶融結晶化したｐＳｉ膜
１８ ａＳｉ膜
２０ パネル
２１ アレイ基板
２３ スペーサ
２４ 液晶
２５ アレイ基板側配向膜
２６ ショートリング配線
２７ シール材
２８ カラーフィルタ（ＣＦ）
２９ 対向電極
３０ ブラックマトリクス
３１ 前面側偏光板
３２ 対向基板
３３ ボンディングパッド
３４ 背面側偏光板
３５ ＣＦ基板側配向膜
４１ ゲート線
４２ 信号線
４３ ソース電極
４４ ドレイン電極
４５ 絶縁膜
４６ 半導体層
４７ ゲート電極
４９ 蓄積容量電極
５１ 画素電極
５２ 蓄積容量配線
６１ 外枠
６２支持台
７０ レーザ照射装置
７１ 光源
７２ ミラー
７３ ステージ
７４ カメラ
７５ 制御部
７６ マーカー
７７、７８、７９ 照射面
７８ａ 平坦部
７９ａ スティープネス部
４０１ ガラス基板
４０２ ゲート電極
４０３ ゲート絶縁膜
４０４ アモルファスシリコン膜
４０５ ポリシリコン膜
４０５ａ ソース領域
４０５ｂ ドレイン領域
４０５ｃ チャネル領域
４０６ 層間絶縁膜
４０６ａ コンタクトホール
４０７ａ ソース電極
４０７ｂ ドレイン電極
４０８ 平坦化膜
４０８ａ コンタクトホール
４０９ 画素電極
Ｌ１ レーザ
ＬＸ１２、ＬＹ１２、Ｌｘ１２、Ｌ１３ 長さ

Claims (19)

  1. （Ａ）基板上に設けられたアモルファスシリコン膜に対してレーザを照射することにより、前記アモルファスシリコン膜を多結晶化し、ポリシリコン膜を形成する場合において、前記レーザのエネルギー密度と、形成された前記ポリシリコン膜の粒径の大きさと、の関係を導くステップと、
    （Ｂ）導かれた前記関係において、所定の前記エネルギー密度の範囲を選定するステップと、
    （Ｃ）選定された前記エネルギー密度の範囲を用いて、前記アモルファスシリコン膜を含む第１の領域に対して、前記レーザを照射することにより、前記アモルファスシリコン膜を多結晶化し、前記ポリシリコン膜を形成するステップと、
    を備え、
    前記関係において、前記粒径と相関関係にあるライフタイム測定におけるピーク値が、最大値を示す前記エネルギー密度よりも大きい前記エネルギー密度の範囲であって、前記エネルギー密度を変化させた場合に、前記最大値で規格化した前記ピーク値の変化率が５％以下の略一定値となる前記エネルギー密度の範囲から、前記所定の前記エネルギー密度の範囲を選定する、
    ディスプレイの製造方法。
  2. 前記関係において、前記粒径が、前記ポリシリコン膜の厚さ以下になる前記エネルギー密度の範囲から、前記所定の前記エネルギー密度の範囲を選定する、
    請求項１に記載のディスプレイの製造方法。
  3. （Ａ）基板上に設けられたアモルファスシリコン膜に対してレーザを照射することにより、前記アモルファスシリコン膜を多結晶化し、ポリシリコン膜を形成する場合において、前記レーザのエネルギー密度と、形成された前記ポリシリコン膜の粒径の大きさと、の関係を導くステップと、
    （Ｂ）導かれた前記関係において、所定の前記エネルギー密度の範囲を選定するステップと、
    （Ｃ）選定された前記エネルギー密度の範囲を用いて、前記アモルファスシリコン膜を含む第１の領域に対して、前記レーザを照射することにより、前記アモルファスシリコン膜を多結晶化し、前記ポリシリコン膜を形成するステップと、
    を備え、
    前記関係において、前記粒径と相関関係にあるライフタイム測定におけるピーク値が、最大値を示す前記エネルギー密度よりも大きい前記エネルギー密度の範囲であって、前記エネルギー密度を変化させた場合に、前記最大値で規格化した前記ピーク値の変化率が５％以下の略一定値となる前記エネルギー密度の範囲から、前記所定の前記エネルギー密度の範囲を選定し、
    前記第１の領域は、レーザ照射後に、複数の島状の前記ポリシリコン膜がマトリックス状に配置される前記基板において、複数の前記ポリシリコン膜が成形される前記アモルファスシリコン膜を含み、
    前記レーザは、
    矩形状の照射面を有し、選定された範囲内のエネルギー密度のプロファイルを示す平坦部と、
    前記平坦部の前記照射面の周縁に形成される照射面を有し、前記平坦部のプロファイル以外のプロファイルであって、外側に向けて減少するプロファイルを示すスティープネス部と、
    を含み、
    前記平坦部は、前記第１の領域における前記アモルファスシリコン膜を含む部分を照射し、
    前記スティープネス部は、前記第１の領域における前記アモルファスシリコン膜以外の部分を照射する、
    ディスプレイの製造方法。
  4. 前記第１の領域における前記アモルファスシリコン膜を照射した後で、前記第１の領域以外の第２の領域における前記アモルファスシリコン膜を照射するステップと、
    をさらに備え、
    前記複数の島状の前記ポリシリコン膜は、一方向及び前記一方向に交差する他方向に前記マトリックス状に配置され、
    前記一方向に隣り合った前記島状の前記ポリシリコン膜間の間隔は、前記他方向に隣り合った前記島状の前記ポリシリコン膜間の間隔よりも小さく、
    前記第２の領域は、前記第１の領域の他方向側に隣接する、
    請求項３に記載のディスプレイの製造方法。
  5. （Ａ）基板上に設けられたアモルファスシリコン膜に対してレーザを照射することにより、前記アモルファスシリコン膜を多結晶化し、ポリシリコン膜を形成する場合において、前記レーザのエネルギー密度と、形成された前記ポリシリコン膜の粒径の大きさと、の関係を導くステップと、
    （Ｂ）導かれた前記関係において、所定の前記エネルギー密度の範囲を選定するステップと、
    （Ｃ）選定された前記エネルギー密度の範囲を用いて、前記アモルファスシリコン膜を含む第１の領域に対して、前記レーザを照射することにより、前記アモルファスシリコン膜を多結晶化し、前記ポリシリコン膜を形成するステップと、
    を備え、
    前記関係において、前記粒径と相関関係にあるライフタイム測定におけるピーク値が、最大値を示す前記エネルギー密度よりも大きい前記エネルギー密度の範囲であって、前記エネルギー密度を変化させた場合に、前記最大値で規格化した前記ピーク値の変化率が５％以下の略一定値となる前記エネルギー密度の範囲から、前記所定の前記エネルギー密度の範囲を選定し、
    前記第１の領域は、複数の島状の前記アモルファスシリコン膜がマトリックス状に配置された前記基板における複数の前記アモルファスシリコン膜を含み、
    前記レーザは、
    矩形状の照射面を有し、選定された範囲内のエネルギー密度のプロファイルを示す平坦部と、
    前記平坦部の前記照射面の周縁に形成される照射面を有し、前記平坦部のプロファイル以外のプロファイルであって、外側に向けて減少するプロファイルを示すスティープネス部と、
    を含み、
    前記平坦部は、前記第１の領域における前記アモルファスシリコン膜を含む部分を照射し、
    前記スティープネス部は、前記第１の領域における前記アモルファスシリコン膜以外の部分を照射する、
    ディスプレイの製造方法。
  6. 前記第１の領域における前記複数の前記アモルファスシリコン膜を同時に照射した後で、前記第１の領域以外の第２の領域における前記複数の前記アモルファスシリコン膜を同時に照射するステップと、
    をさらに備えた請求項５に記載のディスプレイの製造方法。
  7. 前記複数の島状のアモルファスシリコン膜は、一方向及び前記一方向に交差する他方向に前記マトリックス状に配置し、
    前記一方向に隣り合った前記島状のアモルファスシリコン膜間の間隔は、前記他方向に隣り合った前記島状のアモルファスシリコン膜間の間隔よりも小さく、
    前記第２の領域は、前記第１の領域の他方向側に隣接する、
    請求項６に記載のディスプレイの製造方法。
  8. ポリシリコン膜を有する複数の薄膜トランジスタがマトリックス状に配置されたディスプレイの製造方法であって、
    （Ｉ）アモルファスシリコン膜を照射するレーザのエネルギー密度と、前記アモルファスシリコン膜から形成された前記ポリシリコン膜の平均粒径との関係を導くステップと、
    （ＩＩ）前記（Ｉ）のステップで導かれた前記関係に基づいて、第１のレーザの第１のエネルギー密度を選定するステップと、
    （ＩＩＩ）基板上の第１の領域における前記アモルファスシリコン膜に対して前記第１のレーザを照射して前記ポリシリコン膜を形成するステップと、
    を備え、
    前記アモルファスシリコン膜を多結晶化する際には、前記アモルファスシリコン膜の厚さ方向の全体を溶融し、
    前記ポリシリコン膜の粒径が前記ポリシリコン膜の厚さ以下の前記ポリシリコン膜を形成する、
    ディスプレイの製造方法。
  9. 前記第１のレーザは、前記第１の領域を一回だけ照射する、
    請求項８に記載のディスプレイの製造方法。
  10. 前記第１のレーザは、前記第１の領域を複数回照射する、
    請求項８に記載のディスプレイの製造方法。
  11. 前記基板上には複数の領域が設けられ、
    既に前記レーザで照射された領域以外の領域を順次照射する
    請求項１〜９のいずれか一項に記載のディスプレイの製造方法。
  12. 前記基板上には複数の領域が設けられ、
    前記基板上には少なくとも１つ以上のマーカーが設けられ、
    前記マーカーを基準にして、各前記領域に前記レーザを照射する、
    請求項１〜１１のいずれか一項に記載のディスプレイの製造方法。
  13. 前記基板上には複数の領域が設けられ、
    前記レーザで照射される領域以外の領域を覆うマスクをさらに備えた、
    請求項１〜１２のいずれか一項に記載のディスプレイの製造方法。
  14. 前記基板に、軟化点７００℃以下のガラス基板を用いる、
    請求項１〜１３のいずれか一項に記載のディスプレイの製造方法。
  15. 前記エネルギー密度を、４００ｍＪ／ｃｍ２以上とし、
    前記ポリシリコン膜の厚さを、５０ｎｍ以上とし、
    前記ポリシリコン膜の粒径を、５０ｎｍ以下とする、
    請求項１〜１４のいずれか一項に記載のディスプレイの製造方法。
  16. 基板上にマトリックス状に配置された複数の島状のポリシリコン膜と、
    各前記ポリシリコン膜に形成された薄膜トランジスタと、
    を備え、
    前記ポリシリコン膜の粒径は、前記ポリシリコン膜の厚さ以下であり、
    前記ポリシリコン膜の厚さは、５０ｎｍ以上であり、
    前記粒径は、５０ｎｍ以下であり、
    前記ポリシリコン膜の移動度は、５〜１０ｃｍ２／Ｖｓである、
    ディスプレイ。
  17. 前記ポリシリコン膜の前記基板との界面から、前記ポリシリコン膜の表面まで達する結晶粒界には、他の前記結晶粒界が交差する、
    請求項１６に記載のディスプレイ。
  18. 前記基板は、軟化点７００℃以下のガラス基板である、
    請求項１６または１７に記載のディスプレイ。
  19. 請求項１６〜１８のいずれか一項に記載のディスプレイを備えた液晶テレビ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2973492B2 (ja) * 1990-08-22 1999-11-08 ソニー株式会社 半導体薄膜の結晶化方法
JP2935446B2 (ja) * 1992-02-28 1999-08-16 カシオ計算機株式会社 半導体装置
US5904550A (en) * 1992-02-28 1999-05-18 Casio Computer Co., Ltd. Method of producing a semiconductor device
DE19962616A1 (de) * 1999-12-23 2001-06-28 Basf Ag Verfahren und Vorrichtung zur Erzeugung eines homogenen Gemisches aus einem dampfförmigen aromatischen Kohlenwasserstoff und einem Sauerstoff enthaltenden Gas
TW535194B (en) * 2000-08-25 2003-06-01 Fujitsu Ltd Semiconductor device, manufacturing method therefor, and semiconductor manufacturing apparatus
JP4667682B2 (ja) 2001-10-16 2011-04-13 ソニー株式会社 半導体装置の製造方法、液晶表示装置の製造方法およびエレクトロルミネッセンス表示装置の製造方法
JP4498669B2 (ja) * 2001-10-30 2010-07-07 株式会社半導体エネルギー研究所 半導体装置、表示装置、及びそれらを具備する電子機器
US7105048B2 (en) 2001-11-30 2006-09-12 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus
US6841797B2 (en) * 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
JP4477333B2 (ja) 2003-09-29 2010-06-09 シャープ株式会社 薄膜トランジスタ基板の製造方法及びそれに用いるレーザアニール装置
JP2005191173A (ja) * 2003-12-25 2005-07-14 Hitachi Ltd 表示装置及びその製造方法
US7645337B2 (en) * 2004-11-18 2010-01-12 The Trustees Of Columbia University In The City Of New York Systems and methods for creating crystallographic-orientation controlled poly-silicon films
JP4339330B2 (ja) * 2006-04-19 2009-10-07 日本電気株式会社 レーザ照射方法及びレーザ照射装置
US8089130B2 (en) * 2006-06-20 2012-01-03 Agere Systems Inc. Semiconductor device and process for reducing damaging breakdown in gate dielectrics
JP2008085317A (ja) * 2006-08-31 2008-04-10 Semiconductor Energy Lab Co Ltd 結晶性半導体膜、及び半導体装置の作製方法
US7935584B2 (en) * 2006-08-31 2011-05-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing crystalline semiconductor device
JP2010262965A (ja) * 2009-04-30 2010-11-18 Seiko Epson Corp トランジスターの製造方法
US9646831B2 (en) * 2009-11-03 2017-05-09 The Trustees Of Columbia University In The City Of New York Advanced excimer laser annealing for thin films
JP2011165717A (ja) * 2010-02-04 2011-08-25 Hitachi Displays Ltd 表示装置及び表示装置の製造方法
JP5918118B2 (ja) 2012-12-18 2016-05-18 株式会社日本製鋼所 結晶半導体膜の製造方法
US9425343B2 (en) * 2013-09-03 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming image sensor device

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