JP4827343B2 - 液晶表示装置及び液晶表示装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本願発明は電界効果型トランジスタ（ＦＥＴ）、例えば、薄膜トランジスタ（ＴＦＴ）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される半導体装置およびその様な半導体装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において電気光学装置とは、電気的な信号の変化により明暗の表示を行う装置全般を指し、液晶表示装置、ＥＬを用いた表示装置は全て電気光学装置である。
【０００３】
なお、本明細書中において素子基板とは、ＴＦＴ、ＭＩＭのような能動素子を形成した基板全般を指す。
【０００４】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはＩＣや半導体装置のような電子デバイスに広く応用され、特に液晶表示装置のスイッチング素子として開発が急がれている。
【０００５】
液晶表示装置には大きく分けてアクティブマトリクス型とパッシブマトリクス型の二種類のタイプが知られている。
【０００６】
アクティブマトリクス型の液晶表示装置はスイッチング素子としてＴＦＴを用いており、高品位な画像を得ることができる。アクティブマトリクス型の用途としてはノート型のパーソナルコンピュータが一般的であるが、家庭用のテレビ、携帯端末用途としても期待されている。
【０００７】
ところで、アクティブマトリクス型の液晶表示装置はライン反転駆動をするのが一般的である。ライン反転駆動とは、例えばソースライン反転駆動では、図３７のように隣接するソースラインに印加される電圧の極性が異なり、フレーム毎に各ソースラインに印加される電圧の極性を変えていくものである。図３７はソースライン反転駆動をするときの画素に印加される電圧の極性を示す。隣接するソースライン毎に電圧の極性が異なる駆動をソースライン反転駆動という。隣接するゲートライン毎に電圧の極性が異なるものをゲートライン反転駆動という。
【０００８】
図１０に液晶表示装置の画素部の断面を模式的に示す。本明細書では、図１０のように基板１０１に形成された画素電極１０２ａ〜１０２ｂと対向基板１０４に形成された対向電極１０３の間にできる電界を「縦方向電界」１０５という。また、隣接する画素電極１０２ａ及び１０２ｂの間にできる電界を「横方向電界」１０６という。
【０００９】
ライン反転駆動をすると、画素電極の近傍で液晶が横方向電界にならって配向するため、画素電極の端部で液晶の配向が不均一になりディスクリネーションが出る。良質な黒レベルを得るためには、ディスクリネーションを隠す遮光膜が必要である。しかし、遮光膜によりディスクリネーションを隠すと、遮光膜により開口率が低下する。良質の黒レベルを得て、かつ、開口率の高い明るい表示をするには、できるだけ、ディスクリネーションが生じないような工夫が必要である。なお、本明細書では、液晶の配向膜界面でのプレチルトの方向の違い、ツイストの向きの違いにより生じる液晶の配向不良を「ディスクリネーション」と称する。また、液晶が正規の配向状態ではないために生じる偏光板を設けたときの明度の異なる領域を「光漏れ」と称する。
【００１０】
特に、投影型の液晶表示装置のような微細なピッチで画素が形成されている液晶表示装置においては、横方向電界によりできるディスクリネーション及び光漏れが画素に占める割合が無視できないくらいに大きい。また、投影型の液晶表示装置ではこのようなディスクリネーション及び光漏れがスクリーンに拡大して投影されるため、これら光漏れやディスクリネーションをいかに抑えるかがコントラストを確保する上で大切である。
【００１１】
【発明が解決しようとする課題】
本発明において、アクティブマトリクス型の液晶表示装置で、液晶のディスクリネーション及び光漏れを防止できるような素子構造を提供することが課題である。
【００１２】
【課題を解決するための手段】
上述した従来技術の課題を解決するために以下の手段を講じた。
【００１３】
[画素電極の端部を所定の高さの凸部に重ねる]
図２はシミュレーションのモデルの断面図を示す。本発明は、図２に示すように第１の基板（図示しない）上の画素電極２０３ａ〜２０３ｂの端部を、平坦面上に形成された凸部２０４上に重なるようにして形成することにより、液晶２０２に電圧をかけたときのディスクリネーション及び光漏れが画素電極の端部に移動することを利用するものである。図２においては対向電極２０１が対向基板２０７に形成されている。
【００１４】
なお、本明細書では、画素電極下に選択的に凸部が設けられている。画素電極と凸部の上端部が重なる領域を、画素電極の第１の領域（ａ）と称する。画素電極が凸部の側部に形成された領域を画素電極の第２の領域（ｂ）と称する。画素電極が平坦面に形成された領域であり、画素電極の第２の領域に接する領域を画素電極の第３の領域（ｃ）と称する。
【００１５】
また、凸部の高さ（ｈ）とは、凸部の上端部から凸部が形成された平坦面に垂線をおろしたときの、その垂線の長さの最大値をいう。
【００１６】
また、セルギャップ（ｄ）とは、対向基板（第２の基板）上に形成された対向電極と画素電極の第３の領域までの距離をいう。
【００１７】
また、画素電極間の距離（ｓ）とは、互いに隣り合う前記画素電極の第１の領域の間の距離をいう。
【００１８】
従来は、液晶の配向面に凸部があると、その凸部で液晶の配向が乱れて光漏れが生じるため、液晶の配向面はできるだけ平坦な方が良いといわれていた。しかし、発明者らが、液晶の配向をシミュレーションした結果、所定の高さを有する凸部に形成された画素電極の第１の領域、及び、所定の高さを有する凸部の側部に形成された画素電極の第２の領域を有するときには、液晶表示装置を駆動したときの横方向電界に起因する液晶の配向不良が低減することがわかった。具体的には、黒表示をしているときのディスクリネーション及び光漏れが現れる位置が、画素電極の端の方になることがわかった。
【００１９】
この現象を本発明の原理を示す図１の模式図により説明する。液晶の配向方式はＴＮ方式とする。図１においてはライン反転駆動で＋５Ｖ若しくは−５Ｖのビデオ電圧で液晶表示装置を駆動したときの液晶の配向を示す。配向膜は図示していない。
【００２０】
まず、図１（ａ）のように第１の基板（図示せず）に形成された画素電極２０３ａ及び２０３ｂの端部が、凸部２０４上に形成されていると、凸部がないときに比べ、ディスクリネーションがでにくい。それでも、凸部の高さが低いと、第２の基板（図示せず）に形成された対向電極２０１と画素電極２０３ａ〜２０３ｂの間にできる縦方向電界に対し、画素電極２０３ａと画素電極２０３ｂの間にできる横方向電界の影響が強くでて、凸部近傍の液晶分子２０８は基板面に対し、斜め方向の傾きを持って配向する。そこで、クロスニコルの偏光板の下で光漏れとなって見える。また、ラビング方向２０５〜２０６により配向膜の界面近傍の液晶分子２０９のプレチルト角が決まるので、界面近傍の横方向電界の向きと、ラビングにより決まる界面近傍の液晶分子の向きが異なるところで光の強度の高いディスクリネーション２１０ができる。
【００２１】
しかし、凸部の高さが高くなるにつれて、図１（ａ）で見られたディスクリネーション２１０の出る位置が画素電極の端へと変わる。さらに、画素電極２０３ａ及び２０３ｂの端部と重なる凸部２０４を高くしていくと、図１（ｂ）のように画素電極の第１の領域２１５と対向電極２０１の間にできる縦方向電界が凸部の高さが高くなるにつれて強くなり、横方向電界の影響が弱まる。かつ、画素電極２０３ａ〜２０３ｂのうち凸部の側部に形成された画素電極の第２の領域２１２と、対向電極２０１の間にできる電界で、ほぼ基板面に垂直な方向の電界が多く出来る。ＴＮ方式の液晶はポジ型の液晶の為、電界に対し液晶分子２１１の長軸が平行に配向する。ポジ型の液晶とは、正の誘電率異方性を有する液晶をいう。これにより、凸部近傍のディスクリネーション及び光漏れが減少する。
【００２２】
次に、図１（ｃ）のように、凸部２０４の高さを高くしていくと、画素電極２０３ｂ上の液晶は対向電極と画素の第２の領域の間に基板面に対し斜め方向の電界が、プレチルトと同じ向きにできるため、液晶分子２１３が電界にならって、基板面に対し斜めに配向し、凸部近傍で、無視できないほど幅の広い光漏れができる。画素電極２０３ａ上では、画素電極の第２の領域２１６と対向電極の間にできる基板面に対し、斜め方向の電界が液晶のプレチルトの向きと逆のため、液晶２１７が電界に従いにくく、光漏れが比較的できにくい。とはいっても、対向電極と画素電極２０３ｂの第２の領域２１２の間にできる電界により光漏れの幅が広くなったことによって、全体としてみると開口率が低下する。
【００２３】
以上により、画素電極の端部を凸部上に形成したときに、黒表示のディスクリネーション及び光漏れの幅の両方を低減するためには、凸部の高さに最適値が存在することがわかる。凸部が高すぎると、全体的に、光漏れの幅が広くなる（図１（ｃ））。開口率を高く出来るのは、図１（ａ）及び図１（ｂ）の構造である。後述のシミュレーションの結果は、この原理を裏付けるものである。
【００２４】
ここで、凸部の高さの最適値はセルギャップ（つまり縦方向電界の強さを決める要素）をパラメーターとして決まると考えられる。
【００２５】
そこで、発明者らはシミュレーションを行って、凸部の高さの最適値を確認した。
【００２６】
横方向電界に起因するディスクリネーション及び光漏れが特に問題になるのは、画素の面積が小さく、ディスクリネーション及び光漏れが出たときに、それが画素に占める割合が無視できないくらいに大きいときである。つまり、主に投影型の液晶表示装置として使われる場合である。投影型の液晶表示装置は画素のピッチが小さく、必然的に画素電極間の距離が４．０μｍ以下と小さいときが多い。そこで、発明者らは、投影型の液晶表示装置においてディスクリネーション及び光漏れの低減を図るために、画素電極間の距離が４．０μｍ以下のときに注目してシミュレーションを行った。
【００２７】
シミュレーションモデルを図２に示す。図２において対向電極２０１、液晶２０２、凸部２０４、画素電極２０３ａ〜２０３ｂがシミュレーションモデルの構成要素となっている。図２のシミュレーションモデルを一単位として、それが周期的に繰り返される。
【００２８】
シミュレーションのパラメーターを以下にまとめる。セルギャップｄ：４．５μｍ、３．０μｍ
画素電極間の距離ｓ：２μｍ、４μｍ
凸部の高さｈ：０μｍ、０．２μｍ、０．３μｍ、０．４μｍ、０．５μｍ、０．７μｍ、１．０μｍ、１．５μｍ
画素のピッチｐ：１８μｍ、４３μｍ
【００２９】
シミュレーションにおいて固定された条件を以下にまとめる。
画素電極の第１の領域の幅ｏ：１．０μｍ
画素電極２０３ａの電位：＋５Ｖ
画素電極２０３ｂの電位：−５Ｖ
対向電極２０１の電位：０Ｖ
【００３０】
画素電極間の距離（ｓ）、セルギャップ（ｄ）及び画素電極の端部が形成される凸部の高さ（ｈ）の関係を一般化するために、４．５μｍと３．０μｍのセルギャップでシミュレーションを行った。シミュレーションにおいては、セルギャップ４．５μｍ及び３．０μｍのときとも、液晶にＺＬＩ４７９２を用いて、配向を計算により求めた。
【００３１】
液晶のプレチルト角は６．０°、カイラルピッチは左巻きで７０μｍとした。図２にラビング方向２０５〜２０６を示す。ツイスト角が９０°である。液晶の配向はＴＮ方式である。
【００３２】
また、評価数を増やして傾向をつかむため、上述のように画素のピッチを２通りにしてシミュレーションを行った。
【００３３】
シンテック社製の液晶配向シミュレーションソフトであるＬＣＤ Ｍａｓｔｅｒの２ＳＢＥＮＣＨを用いて、液晶の配向をシミュレーションした。２ＳＢＥＮＣＨは液晶の配向をセルギャップ方向と、基板面方向からなる二次元平坦面で示したものである。
【００３４】
シミュレーション結果を以下に示す。図３〜図８はシミュレーションの結果を示す部分拡大図である。
【００３５】
図３〜８においてはセルギャップ（ｄ）が４．５μｍ、画素電極間の距離（ｓ）が２．０μｍ、画素のピッチ（ｐ）が１８μｍの条件で凸部の高さを変えてシミュレーションしている。シミュレーションの結果には、等電位線、液晶のダイレクタ−及び屈折率異方性から計算される各座標における透過率が示されている。横軸の１８μｍの座標が画素の端（隣接する画素と画素の境界）を示す。画素電極２０３ａは１〜１７μｍの座標にあり、画素電極２０３ｂは１９〜３５μｍの座標にあるが、図３〜８は、凸部近傍の光漏れ及びディスクリネーションがあるところを拡大して示したものである。液晶がポジ型のため、電気力線は、液晶のダイレクタ−の向きとほぼ等しいと考えられる。
【００３６】
−５Ｖの電位を有する画素電極上での液晶の配向を以下に説明する。
【００３７】
図３のように凸部がないときは、横方向電界が画素電極の内側に入った領域まで形成される。また、横方向電界の向きと液晶のプレチルトの向きが逆になった領域でディスクリネーションが出ている。
【００３８】
図４のように凸部の高さが、０．３μｍのときは、凸部の上端部に形成された画素電極の第１の領域により、縦方向電界が強くなるため、ディスクリネーションの位置が、図３の凸部がないときに比べ、画素電極の外側寄りに移動する。
【００３９】
図５のように凸部の高さが０．７μｍと高くなったときは、縦方向電界が強まった効果と、凸部の側部に形成された画素電極の第２の領域と対向電極によりできる電気力線が基板面に対し、ほぼ垂直の成分を持つ効果により、液晶も電気力線にならって基板面に垂直に配向するものが多くなり、凸部近傍のディスクリネーションが少なくなる。
【００４０】
図６のように凸部の高さが１．０μｍと高くなったときは、凸部近傍のディスクリネーションの幅は凸部の高さが０．７μｍのときに比べ０．２μｍしか減っていない。
【００４１】
図７のように凸部の高さが１．５μｍと高くなったときは、凸部近傍で、凸部の側部に形成された画素電極の第２の領域と対向電極によりできる電気力線が基板面に対し６０°程度の角度を持つ。液晶が電気力線にならって配向し、凸部近傍で光漏れができる。
【００４２】
なお、電気力線の基板面に対する角度は等電位線の分布から推測したものである。
【００４３】
図８においては、凸部の高さが３．０μｍと高くなり、縦方向電界が強まったため凸部上端部の画素電極の第３の領域上方の液晶はほぼ基板面に垂直に配向する。しかし、凸部の側部に形成された画素電極の第２の領域と対向電極の間にできる電界が基板面に対し、３０°程度の角度を持ち、液晶が電気力線にならって配向するため、凸部近傍で幅の広い光漏れができる。
【００４４】
図４の液晶の配向は図１（ａ）の模式図に対応する。図５及び図６の液晶の配向は図１（ｂ）の模式図に対応する。図７及び図８の液晶の配向は図１（ｃ）の模式図に対応する。つまり、凸部の高さが、上限を超えると液晶の光漏れが多くなることが確認された。
【００４５】
そこで、表示品位の改善を図るために、体系的なシミュレーションデータをとった。開口率に影響するディスクリネーション及び光漏れの端部と端部の間の距離に注目した。
【００４６】
かつ、−５Ｖの電位を有する画素電極上での光漏れ及びディスクリネーションの幅についてもデータを取った。−５Ｖの電位を有する画素電極上での光漏れ及びディスクリネーションは、その光強度が高く、表示品位に大きく影響するからである。
【００４７】
図９及び図３６にシミュレーション結果を示す。図９は、図２のシミュレーションモデルにおいて、セルギャップ（ｄ）に対する凸部の高さ（ｈ）と光漏れ及びディスクリネーションの幅（ｘ）をグラフにしたものである。ここで、光漏れ及びディスクリネーションの幅（ｘ）とは、凸部の両側にできるディスクリネーション及び光漏れに起因する明度の高い領域の幅を示す。
【００４８】
図３６は、図２のシミュレーションモデルにおいて、セルギャップ（ｄ）に対する凸部の高さ（ｈ）と光漏れ及びディスクリネーションの幅（ｙ）をグラフにしたものである。ここで、光漏れ及びディスクリネーションの幅（ｙ）とは、凸部の片側つまり、−５Ｖの電位を有する電極側にできるディスクリネーション及び光漏れに起因する明度の高い領域の幅を示す。
【００４９】
セルギャップが４．５μｍのときは、画素のピッチ（ｐ）が１８μｍのときと４３μｍのときとでシミュレーションをした。また、隣接する画素電極の間の距離（ｓ）は２．０μｍ若しくは４．０μｍとした。
【００５０】
また、セルギャップが３．０μｍのときは、隣接する画素電極の間の距離（ｓ）は２．０μｍ若しくは４．０μｍとした。画素のピッチ（ｐ）は１８μｍとした。
【００５１】
図９及び図３６とも、凸部の高さと光漏れ及びディスクリネーションの幅の関係は同様の傾向を示した。
【００５２】
まず、画素のピッチによらず、凸部の高さと光漏れ及びディスクリネーションの幅の関係がほとんど変わらなかった。光漏れ及びディスクリネーションが出るのは、画素電極端部の横方向電界及び縦方向電界に起因する現象だからである。
【００５３】
また、隣接する画素電極の距離が狭い方が、光漏れ及びディスクリネーションが比較的少なかった。
【００５４】
図９及び図３６とも、画素のピッチ（ｐ）とセルギャップ（ｄ）によらず、凸部の高さを増やすにつれて光漏れ及びディスクリネーションに代表される液晶の配向不良の領域が低減した。そして、凸部の高さが高くなりすぎると、逆に液晶の配向不良の領域が多くなった。最適な凸部の高さは、セルギャップ、画素電極間の距離により決まる。
【００５５】
グラフの変曲点から考えて、液晶の配向不良の領域が減少する効果が顕著に現れる凸部の高さは、セルギャップが４．５μｍのときは、セルギャップの４．４％以上２２．５％以下が望ましい。
【００５６】
セルギャップが３．０μｍのときも、画素電極間の距離（ｓ）が２．０μｍ以下のときは、凸部の高さをセルギャップの４．４％以上、２２．５％以下とすることで、凸部がないときに比べ、良好な配向不良の領域の低減効果が得られる。
【００５７】
セルギャップに対する凸部の高さが４．４％未満のときは、凸部の高さを増やしても、それほど光漏れおよびディスクリネーションの幅は変わらない。セルギャップに対する凸部の高さが２２．５％を超えると光漏れおよびディスクリネーションの幅が増える。
【００５８】
また、凸部が高いとラビングのむらによる液晶の配向不良が生じやすいため、凸部を低くして光漏れおよびディスクリネーションの幅が減らせる方が、良好な表示品位を確保する上で好ましい。このため、セルギャップが４．５μｍの場合はセルギャップに対する凸部の高さをセルギャップの４．４％以上１５．６％以下に抑える方がよい。この凸部の高さの範囲でも凸部の高さをセルギャップの４．４％以上２２．５％以下としたときとほぼ同じ光漏れ及びディスクリネーションの低減効果が得られる。
【００５９】
また、セルギャップが３．０μｍで画素電極間の距離（ｓ）が２．０μｍ以下のときにも凸部の高さが４．４％以上１５．６％以下の範囲で、凸部の高さをセルギャップの４．４％以上２２．５％以下としたときと同じに、良好な光漏れ及びディスクリネーションの低減効果が得られる。
【００６０】
また、画素電極間の距離（ｓ）が４．０μｍのときは、凸部の高さが２２．５％のときには、逆に光漏れが多くなってしまっている。そこで、画素電極間の距離（ｓ）が４．０μｍのときまで含めても、セルギャップに対する凸部の高さは４．４％以上、１５．６％以下が望ましい。
【００６１】
つまり、画素電極間の距離が４．０μｍ以下の条件において、セルギャップが３．０μｍ以上４．５μｍ以下のときは凸部の高さをセルギャップの４．４％以上２２．５％以下、望ましくは４．４％以上１５．６％以下にすると良い。
【００６２】
セルギャップが小さくなるほど、光漏れ及びディスクリネーションの幅を減らすのに必要な凸部の高さは小さくなる。セルギャップが３．０μｍ以上４．５μｍ以下の場合に、凸部の高さが１５．６％以下で良好な液晶の配向が得られるのだから、セルギャップが３．０μｍ以下の場合に、光漏れ及びディスクリネーションの幅を減らすのに必要な凸部の高さはセルギャップの１５．６％以下で充分と考えられる。
【００６３】
セルギャップが３．０μｍ以下のときは、凸部の高さはセルギャップの１５．６％以下とすると良い。もちろん、グラフの変曲点から考えて、凸部の高さをセルギャップの６．７％以下としても、良好な効果が得られると予測される。
【００６４】
セルギャップが３．０μｍのときにセルギャップに対する凸部の高さが６．７％以下であれば、凸部が高くなるにつれて単調に光漏れ及びディスクリネーションの幅が減少する。そこで、セルギャップを３．０μｍ以下と小さくしたときに、凸部が高くなるにつれて単調に光漏れ及びディスクリネーションの幅が減少するのは、セルギャップに対する凸部の高さが６．７％を超えない範囲と考えられる。
【００６５】
このようにして、凸部の高さの上限あるいは、上限と下限を定めた。凸部により、ラビングの布の毛先が乱れてラビング不良が起こる恐れがあるので凸部の高さの上限を定めることは液晶表示パネルを作製するために必要である。また、セルギャップに対する凸部の高さの最適値は、セルギャップが小さくなるにつれて小さくなる傾向があった。
【００６６】
このように定めた、凸部の高さの最適値はＴＮ方式だけでなくノーマリーホワイトモードの配向方式において液晶のディスクリネーションを隠す手段として広く用いることができる。
【００６７】
凸部の高さの最適値はアクティブマトリクス型の液晶表示装置の横方向電界及び縦方向電界によりできる電気力線を、適切に調節し、図１（ｂ）のように基板面に垂直な成分持つ電気力線が発生する領域を画素電極の端部において増やすものである。
【００６８】
このため、シミュレーションは透過型の液晶表示装置で行っているが、本発明は、反射型の液晶表示装置にも適用可能と考えられる。反射型の液晶表示装置でも画素電極に電圧を印可し、縦方向電界で液晶を配向させるときに、不要な、基板面に対し斜め方向の電界を低減し、画素電極の端部の光漏れ及びディスクリネーションを減らすことができるからである。
【００６９】
また、ＴＮ方式を用いてシミュレーションをしたが、液晶の配向方式はＴＮ方式に限定されない。アクティブマトリクス型の液晶表示装置において、縦方向電界で液晶を配向させるときに、凸部の高さを最適化して、不要な、基板面に対し斜め方向の電界を低減するものだからである。例えば、ＯＣＢ（Optically Controlled Birefringence）方式、ＳＴＮ方式、ホモジニアス配向セルを用いたＥＣＢ方式等に本発明が適用可能と考えられる。
【００７０】
また、凸部が、液晶の配向欠陥を誘起しないのであれば、スメクチック液晶を用いた配向方式に適用することが可能であると考えられる。例えば、強誘電性液晶、反強誘電性液晶を用いた液晶表示装置に適用可能であると考えられる。また、これらの液晶に液晶性高分子を添加して光（例えば紫外線）照射により硬化した材料を用いた液晶表示装置にも適用可能であると考えられる。
【００７１】
シミュレーションは凸部の側面に形成された画素電極の第２の領域に接する面と、平坦面に形成された画素電極の第３の領域の成す角度（以降、凸部のテーパー角と称す）が９０°である。しかし、本発明は凸部のテーパー角が９０°以下のものにも適用可能である。図３５の凸部がテーパーを有するときの電気力線を示す断面図のように凸部２０４のテーパー角θが９０°未満の場合、電気力線は導電体に対して垂直方向に発生するため、凸部にテーパーがついている方が、対向電極２０１と画素電極２０３ａ〜２０３ｂの第２の領域２１９の間にできる電気力線２１８の屈曲がなだらかになり、より液晶２２０が基板面に垂直に配向しやすい。このため、凸部にテーパーがついているときは、本発明で示した凸部の高さ２２１とセルギャップの関係を用いることで、テーパー角が９０°のときに比べ、より大きな光漏れ及びディスクリネーションの低減効果があると考えられる。
【００７２】
[凸部の上端部の画素電極の第１の領域の幅]
次に、凸部の上端部に重なって形成されている画素電極の第１の領域の幅を変えたときの液晶の配向の変化を調べた。
【００７３】
シミュレーションモデルを図２に示す。図２において対向電極２０１、液晶２０２、凸部２０４、画素電極２０３ａ〜２０３ｂがシミュレーションモデルの構成要素となっている。
【００７４】
シミュレーションのパラメーターを以下にまとめる。セルギャップｄ：４．５μｍ画素電極間の距離ｓ：２μｍ、４μｍ
凸部の高さｈ：０μｍ、０．５μｍ
画素電極の第１の領域の幅ｏ：−１．０μｍ、−０．５μｍ、０μｍ、０．５μｍ、１．０μｍ
画素電極の第１の領域の幅ｏで、−１．０μｍのような−の符号は、凸部に画素電極が形成されておらず、凸部から、１．０μｍ離れた位置に画素電極の端部があることを示す。
【００７５】
シミュレーションにおいて固定された条件を以下にまとめる。
画素電極２０３ａの電位：＋５Ｖ
画素電極２０３ｂの電位：−５Ｖ
対向電極２０１の電位：０Ｖ
画素のピッチｐ：１８μｍ
【００７６】
シミュレーション結果を図１１〜図１５の断面図に示す。画素電極間の距離（ｓ）は２．０μｍである。
【００７７】
図１１は、凸部がない。図１２は、凸部と画素電極が重なり合っておらず、凸部の端から０．５μｍのところに画素電極の端がある。つまり、図１１〜図１２において画素電極の第２の領域および画素電極の第１の領域が存在していない。このとき、画素の端からの光漏れ及びディスクリネーションの幅（ｘ）は図１１と図１２で全く変わらなかった。
【００７８】
図１３は凸部の側部に画素電極が形成されている。つまり、画素電極の第２の領域がある。図１１〜図１２に比べ、−５Ｖの電位を有する画素電極上方のディスクリネーションの位置が０．４μｍ画素端に移動している。画素電極の第２の領域により、縦方向電界が強まり、横方向電界が、若干弱まっている。
【００７９】
図１４は凸部の上端部に形成された画素電極の第１の領域及び、凸部の側部に形成された画素電極の第２の領域がある。画素電極の第１の領域の幅は０．５μｍである。画素電極の第２の領域により、縦方向電界が強くなり、−５Ｖの電位を有する画素電極上方のディスクリネーションが画素電極の端に移動している。
【００８０】
図１５は、図１４に対し、画素電極の第１の領域の幅を１．０μｍにしている。これにより、さらに、縦方向電界が、横方向電界に対し強くなり、−５Ｖの電位を有する画素電極上方のディスクリネーションが画素電極の端に移動している。
【００８１】
以上により、画素電極の第１の領域及び画素電極の第２の領域があることによる、ディスクリネーションの低減効果がわかる。
【００８２】
次に、画素電極間の距離（ｓ）が４．０μｍのときのデータを追加して、体系的なデータをとった。図１６にシミュレーション結果を示す。図１６（ａ）は、図２のシミュレーションモデルにおいて、セルギャップ（ｄ）に対する画素電極の第１の領域の幅（ｏ）と光漏れ及びディスクリネーションの幅（ｘ）をグラフにしたものである。ここで、光漏れ及びディスクリネーションの幅（ｘ）とは、凸部の両側にできるディスクリネーション及び光漏れに起因する明度の高い領域の幅を示す。
【００８３】
図１６（ｂ）は、図２のシミュレーションモデルにおいて、セルギャップ（ｄ）に対する画素電極の第１の領域の幅（ｏ）と光漏れ及びディスクリネーションの幅（ｙ）をグラフにしたものである。ここで、光漏れ及びディスクリネーションの幅（ｙ）とは、凸部の片側つまり、−５Ｖの電位を有する電極側にできるディスクリネーション及び光漏れに起因する明度の高い領域の幅を示す。
【００８４】
図１６（ａ）〜図１６（ｂ）から、画素電極間の距離（ｓ）によらず、画素電極の第１の領域の幅（ｏ）が０．５μｍ以上、望ましくは１．０μｍ以上あると、ディスクリネーション及び光漏れが低減する効果があることがわかる。
【００８５】
図１６（ａ）〜図１６（ｂ）において画素電極の第１の領域の幅が０μｍのときの光漏れ及びディスクリネーションの幅は、画素電極が凸部の側面にのみ形成された状態の光漏れ及びディスクリネーションの幅を示している。画素電極の第１の領域の幅が０．５μｍ以上、あるいは１．０μｍ以上ある場合に比べると光漏れ及びディスクリネーションの幅が低減する効果が低い。しかし、画素電極が凸部に全くかかっていない画素電極の第１の領域の幅が−０．５μｍの場合に比べて、光漏れ及びディスクリネーションの幅が減っている。
【００８６】
実際に凸部と画素電極の重なる幅を変えて実験をした。図３３（ａ）は凸部を有する基板の上面図、図３３（ｂ）〜図３３（ｃ）は凸部を有する基板の断面図である。
【００８７】
図３３（ａ）の上面図において、斜線部で示される画素電極３０１ａがすべて同電位になる。また、縦線部で示される画素電極３０１ｂが全て同電位になる。これは、隣接する画素電極が３μｍの幅の透明導電膜３００により接続されているためである。ライン反転駆動を仮定して、画素電極３０１ａに＋５Ｖの電位を与えている。かつ、画素電極３０１ｂに−５Ｖの電位を与えている。凸構造を有する基板のラビング方向３０２を図中に示す。凸構造を有する基板と対向する基板のラビング方向は、ラビング方向３０２と直交する。
【００８８】
図３３（ａ）の上面図を鎖線Ｇ−Ｇ’で切断した断面を図３３（ｂ）に示す。図３３（ａ）の上面図を鎖線Ｈ−Ｈ’で切断した断面を図３３（ｃ）に示す。図３３（ａ）と同じ部位は同一の符号を用いる。基板３０３上に形成された画素電極３０１ａ、３０１ｂの端部が凸部３０４にかかる。隣接する画素電極３０１ａ、３０１ｂの距離は２．０μｍと一定にして、凸部上に重なる画素電極の幅つまり、画素電極の第１の領域の幅３０５を変えて、液晶の配向を確認した。画素電極の第１の領域の幅は−１．０μｍ、０μｍ、０．５μｍ、１．０μｍである。セルギャップは４．５μｍ、凸部の高さは０．５μｍ、画素のピッチは１８μｍである。
【００８９】
図３３の画素電極構造を用いたときの液晶の配向の写真を図３４に示す。紙面の水平方向に隣接する画素電極は同電位である。ラビングは紙面の垂直方向にされている。実験においても、画素電極の第１の領域の幅（ｏ）が０．５μｍ以上、望ましくは１．０μｍ以上あると、ディスクリネーションの幅が低減する効果があった。紙面の水平方向に伸びるディスクリネーション及び光漏れの幅が画素電極の第１の領域の幅（ｏ）が大きくなるにつれて減っていることがわかる。
【００９０】
【発明の実施の形態】
本発明の実施の形態を図１７〜図２０に示す。なお、図１７〜図２０において同一の機能を有する部位は同じ符号を付す。
【００９１】
図１７に示す画素の上面図は、半導体層３０６と、半導体層のゲート電極となるゲート配線３０１、半導体層のソース領域と電気的に接続するソース配線３０２、半導体層のドレイン領域とコンタクトホール３０５を介して電気的に接続する画素電極３０３が図示されている。図１７はソース配線３０２上方にソース配線と平行に本発明の凸部３０４を設けたものである。ソースライン反転駆動をしたときに画素電極端部において、ソース配線と平行にできるディスクリネーション及び光漏れを低減するのに効果がある。本発明の効果を発揮するのは、凸部の上端部に重なり合って形成された画素電極の第１の領域及び凸部の側部に形成された画素電極の第２の領域である。このため、凸部は画素電極と重なり合う領域に設ける。
【００９２】
ゲートライン反転駆動をするときには、ゲート配線と平行に本発明の凸部を設ければ良い。
【００９３】
図１８に示す画素の上面図はソース配線３０２及びゲート配線３０１と平行に本発明の凸部３０４を設けたものである。例えば、ソースライン反転駆動をしたときに横方向電界はソース配線を挟んで隣接する画素電極の間だけでなく、ゲート配線を挟んで隣接する画素電極の間にも生じる。そこで、図１８はゲート配線を挟んで隣接する画素電極間の横方向電界によりできるディスクリネーション及び光漏れを低減する効果も合わせ持つ。凸部は図１７と同じで、画素電極と重なり合う領域に設ける。
【００９４】
図１９に示す画素の上面図はソース配線３０２及びゲート配線３０１と平行に本発明の凸部３０４を設けたものである。図１８においては、凸部が高く、ラビングの布の毛先が、図１８の凸部３０４の間隙の凹部にとどかず、ラビングむらがでることがある。図１９ではラビングを均一にするために、ソース配線及びゲート配線上において、凸部と画素電極３０３が重ならない部分にも、ダミーパターンとして凸部を設けている。
【００９５】
図１７〜図１９において、セルギャップが３．０μｍ以上、４．５μｍ以下のときは凸部の高さをセルギャップの４．４％以上、２２．５％以下、望ましくは４．４％以上、１５．６％以下にすると良い。また、セルギャップが３．０μｍ以下のときは、凸部の高さはセルギャップの１５．６％以下望ましくは、６．７％以下とすることが望ましい。セルギャップが４．５μｍ以上のときは、凸部の高さはセルギャップの１５．６％以下とすることが望ましい。
【００９６】
図２０に示す画素の上面図はソース配線３０２及びゲート配線３０１と平行に本発明の凸部を設け、凸部の高さを場所によって変えたものである。例えば、ソースライン反転駆動をしたときに横方向電界はソース配線３０２を挟んで隣接する画素電極間だけでなく、ゲート配線３０１を挟んで隣接する画素電極間にも生じる。もちろん、ソース配線を挟んで隣接する画素電極間の横方向電界の方が大きい。そこで、隣接する画素間にできる電気力線のでき方を考慮して、凸部の高さを変えると良い。図２０においては、第１の高さを有する凸部３０７及び第２の高さを有する凸部３０８を図示している。電界の出来かたによって、さらに、凸部の高さを場所によって変えても良い。例えば、電気力線の出来方によっては、第１の高さを有する凸部を第２の高さを有する凸部に対し相対的に高くすることが可能である。
【００９７】
第１の高さを有する凸部及び第２の高さを有する凸部はそれらの高さをセルギャップが３．０μｍ以上４．５μｍ以下のときはセルギャップの４．４％以上２２．５％以下望ましくは、４．４％以上１５．６％以下にすると良い。また、セルギャップが３．０μｍ以下のときは、第１の高さを有する凸部及び第２の高さを有する凸部はセルギャップの１５．６％以下望ましくは、６．７％以下とすることが望ましい。セルギャップが４．５μｍ以上のときは、第１の高さを有する凸部及び第２の高さを有する凸部はセルギャップの１５．６％以下とすることが望ましい。
【００９８】
凸部は、感光性有機樹脂膜や有機樹脂膜をフォトリソ工程によりパターニングして形成すると良い。もちろん、酸化珪素膜、酸化窒素膜、酸化窒素珪素膜のような無機膜をパターニングして形成することも可能である。
【００９９】
凸部の高さを場所によって変えるには、感光性樹脂膜を二回に分けて形成すると良い。また、素子基板の、半導体層、ゲート配線、ソース配線等を凸部を高くしたい場所においても形成し、画素電極を形成する前に、選択的に凸状になったところを形成しておいても良い。
【０１００】
また、図１７〜図２０において、凸部の上端部に形成された画素電極の第１の領域の幅は０．５μｍ以上、望ましくは１．０μｍとすると良い。
【０１０１】
本発明は上記の実施形態に限定されず、上記実施形態の特徴を組み合わせることも可能である。
【０１０２】
【実施例】
［実施例１］
本発明の実施例を図２１〜図２５を用いて説明する。
【０１０３】
本実施例では、画素部のスイッチング素子である画素ＴＦＴと、画素部の周辺に設けられる駆動回路（信号線駆動回路、走査線駆動回路等）のＴＦＴを同一基板上に作製する方法について工程に従って説明する。但し、説明を簡単にするために、駆動回路部にはその基本構成回路であるＣＭＯＳ回路を、画素部の画素ＴＦＴにはｎチャネル型ＴＦＴとを、ある経路に沿った断面により図示することにする。
【０１０４】
まず、図２１（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板４００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜４０１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜４０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜４０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では下地膜４０１を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０１０５】
島状半導体膜４０２〜４０６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体膜４０２〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１０６】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザー、Ａｒレーザ、ＫｒレーザやＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザ等を用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状または矩形状または楕円形状に集光し半導体膜に照射する方法を用いると良い。０．５〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すると良い。結晶化の条件は実施者が適宣選択するものであるが、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用する。なお、基本波に対する高調波は、非線形光学素子を用いることで得ることができる。例えば、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【０１０７】
次いで、島状半導体膜４０２〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さの酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０１０８】
そして、ゲート絶縁膜４０７上にゲート電極を形成するための第１の導電膜４０８と第２の導電膜４０９とを形成する。本実施例では、第１の導電膜４０８をＴａＮで５０〜１００ｎｍの厚さに形成し、第２の導電膜４０９をＷで１００〜３００ｎｍの厚さに形成する。
【０１０９】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０１１０】
なお、本実施例では、第１の導電膜４０８をＴａＮ、第２の導電膜４０９をＷとしたが、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の組み合わせとしては、第１の導電膜をタンタル（Ｔａ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせなどがある。
【０１１１】
次に、レジストによるマスク４１０〜４１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスを混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。エッチングガスを適宜選択することによりＷ膜及びＴａＮ膜とも同程度にエッチングされる。
【０１１２】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー部の角度が１５〜４５°のテーパー形状となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層４１７〜４２２（第１の導電層４１７ａ〜４２２ａと第２の導電層４１７ｂ〜４２２ｂ）を形成する。４１６はゲート絶縁膜であり、第１の形状の導電層４１７〜４２２で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【０１１３】
そして、第１のドーピング処理を行い、ｎ型を付与する不純物元素を添加する。（図２１（Ｂ））ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層４１７〜４２０がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域４２３〜４２６が形成される。第１の不純物領域４２３〜４２６には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【０１１４】
次に、図２１（Ｃ）に示すように第２のエッチング処理を行う。ＩＣＰエッチング法を用い、反応性ガスをチャンバーに導入して、コイル型の電極に所定のＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ステージ）には低めのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。Ｗ膜を異方性エッチングして第２の形状の導電層４２７〜４３２を得る。
【０１１５】
さらに、図２１（Ｃ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行い、図２１（Ｂ）で島状半導体膜に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層４２７〜４３０を不純物元素に対するマスクとして用い、第１の導電層４２７ａ〜４３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第１の導電層４２７ａ〜４３０ａと重なる第２の不純物領域４３３〜４３７を形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０18 atomic/cm3の濃度となるようにする。
【０１１６】
図２２（Ａ）のように、ゲート絶縁膜４１６をエッチングすることで同時に第１の導電層であるＴａＮがエッチングされて後退するので第３の形状の導電層４３８〜４４３（第１の導電層４３８ａ〜４４３ａと第２の導電層４３８ｂ〜４４３ｂ）を形成する。４４４はゲート絶縁膜であり第３の形状の導電層４３８〜４４３で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【０１１７】
図２２（Ａ）において、第１の導電層４３８ａ〜４４１ａと重なる第３の不純物領域４４５〜４４９と、第３の不純物領域の外側にある第４の不純物領域４５０〜４５４が形成される。これにより第３の不純物領域及び第４の不純物領域におけるｎ型を付与する不純物元素の濃度は第２の不純物領域におけるｎ型を付与する不純物元素の濃度とほぼ等しくなる。
【０１１８】
そして、図２２（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体膜４０３、ｐチャネル型ＴＦＴを形成する島状半導体膜４０６に一導電型とは逆の導電型の第４の不純物領域４５８〜４６１を形成する。第３の形状の導電層４３９、第３の形状の導電層４４１を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体膜４０２、島状半導体膜４０４、島状半導体膜４０５はレジストマスク４５５〜４５７で全面を被覆しておく。不純物領域４５８〜４６１にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法により、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21atoms/cm3となるようにする。
【０１１９】
以上の工程により、それぞれの島状半導体膜に不純物領域が形成される。島状半導体膜と重なる導電層（ゲート電極を形成する導電層）４３８〜４４１がＴＦＴのゲート電極として機能する。また、４４２はソース配線、４４３は駆動回路内の配線として機能する。
【０１２０】
こうして導電型の制御を目的として図２２（Ｃ）に示すように、それぞれの島状半導体膜に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、４３８〜４４３に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１２１】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体膜を水素化する工程を行う。この工程は熱的に励起された水素により半導体膜のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１２２】
そして、図２３のように、第１の層間絶縁膜４７２を酸化窒化シリコン膜で１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜４７３としてアクリル樹脂膜又はポリイミド樹脂膜を１．８μｍの厚さで形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。
【０１２３】
次に、導電性の金属膜をスパッタ法や真空蒸着法で形成する。これは、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体膜のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さらにＴｉ膜または窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層構造とした。
【０１２４】
そして、駆動回路部において島状半導体膜のソース領域とコンタクトを形成するソース配線４７４〜４７６、ドレイン領域とコンタクトを形成するドレイン配線４７７〜４７９を形成する。
【０１２５】
また、画素部においては、接続電極４８０、ゲート配線４８１、ドレイン電極４８２、電極４９２を形成する。
【０１２６】
接続電極４８０は、ソース配線４８３と第１の半導体膜４８４と電気的に接続する。図示してはいないが、ゲート配線４８１はゲート電極を形成する導電層４８５とコンタクトホールにより電気的に接続する。ドレイン電極４８２は第１の半導体膜４８４のドレイン領域と電気的に接続する。電極４９２は第２の半導体膜４９３と電気的に接続し、第２の半導体膜４９３を保持容量５０５の電極として機能させる。
【０１２７】
次に、図２４に示すように感光性樹脂膜を用いて、フォトリソ工程を行い、０．３２μｍの厚さで、ソース配線４８３の上方に凸部６００を形成する。感光性樹脂膜は、ＪＳＲ社製のＢＰＲ−１０７ＶＬをＰＧＭＥＡ（プロピレングリコールモノメチルエーテルアセテート）で希釈して、粘度を下げた材料を用いる。画素部の上面図では、凸部は細長い長方形のパターンであり、その短軸の幅は４．０μｍとする。
【０１２８】
その後、図２３及び図２４に示すように透明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理により画素電極４９１を形成する。画素電極４９１は、第２の層間絶縁膜４７３上に形成され、画素ＴＦＴのドレイン電極４８２、電極４９２と重なる部分を設け、接続構造を形成している。ここで、凸部の上端部に形成された画素電極４９１の第１の領域６０１の幅が１．０μｍとなるようにする。
【０１２９】
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、ドレイン電極４８２の端面で接触するＡｌとの腐蝕反応を防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【０１３０】
このようにして、透過型の液晶表示装置に対応したアクティブマトリクス基板を完成させることができる。
【０１３１】
以上のようにして、ｎチャネル型ＴＦＴ５０１、ｐチャネル型ＴＦＴ５０２、ｎチャネル型ＴＦＴ５０３を有する駆動回路部と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ（図２３）。
【０１３２】
駆動回路部のｎチャネル型ＴＦＴ５０１はチャネル形成領域４６２、ゲート電極を形成する導電層４３８と重なる第３の不純物領域４４５（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５０（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２３を有している。ｐチャネル型ＴＦＴ５０２にはチャネル形成領域４６３、ゲート電極を形成する導電層４３９と重なる第５の不純物領域４４６、ソース領域またはドレイン領域として機能する第６の不純物領域４５１を有している。ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４６４、ゲート電極を形成する導電層４４０と重なる第３の不純物領域４４７（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５２（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２５を有している。
【０１３３】
画素部の画素ＴＦＴ５０４にはチャネル形成領域４６５、ゲート電極を形成する導電層４８５と重なる第３の不純物領域４４８（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５３（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２６を有している。また、保持容量５０５の一方の電極として機能する半導体膜４９３にはｐ型を付与する不純物元素が添加されている。ゲート電極を形成する導電層４８５とその間の絶縁層（ゲート絶縁膜と同じ層）とで保持容量を形成している。
【０１３４】
図２５の上面図を鎖線Ａ―Ａ’、鎖線Ｂ―Ｂ’で切断した断面が、図２３の鎖線Ａ―Ａ’、鎖線Ｂ―Ｂ’で切断された断面に対応する。図２５の上面図を鎖線Ｃ―Ｃ’で切断した断面が、図２４の鎖線Ｃ―Ｃ’ で切断された断面に対応する。図２５の８０１〜８０５はコンタクトホールである。
【０１３５】
図２５の上面図において、ソース配線の上方に形成された凸部は島状の矩形の形をしている。しかし、互いに隣接する画素の凸部を接続したストライプ状にすることも可能である。
【０１３６】
[実施例２]
実施例１で作製したアクティブマトリクス基板の作製方法の一部を反射型の液晶表示装置に適用することができる。
【０１３７】
まず、実施例１の図２１〜図２２にしたがって工程を進め、図２２（Ｃ）の構造を得る。
【０１３８】
そして、図２７のように、第１の層間絶縁膜４７２を酸化窒化シリコン膜で１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜４７３としてアクリル樹脂膜又はポリイミド膜を１．８μｍの厚さで形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。
【０１３９】
次に、図２８のように、感光性樹脂膜を用いて、フォトリソ工程を行い、０．３２μｍの厚さで、ソース配線４８３の上方に凸部６００を形成する。感光性樹脂膜は、ＪＳＲ社製のＢＰＲ−１０７ＶＬをＰＧＭＥＡ（プロピレングリコールモノメチルエーテルアセテート）で希釈して、粘度を下げた材料を用いる。
【０１４０】
次に、図２７及び図２８のように、導電性の金属膜をスパッタ法や真空蒸着法で形成する。これは、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体膜のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さらにＴｉ膜または窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層構造とした。
【０１４１】
そして、駆動回路部において島状半導体膜のソース領域とコンタクトを形成するソース配線４７４〜４７６、ドレイン領域とコンタクトを形成するドレイン配線４７７〜４７９を形成する。
【０１４２】
また、画素部においては、接続電極４８０、ゲート配線４８１、ドレイン電極４８２を形成する。本実施例においては、ドレイン電極４８２が反射型液晶表示装置の画素電極としての機能を有している。なお、図２８に示すように凸部の上端部と、ドレイン電極４８２が重なり合う。ドレイン電極の第１の領域６０２の幅は１．５μｍとする。
【０１４３】
接続電極４８０は、ソース配線４８３と第１の半導体膜４８４と電気的に接続する。図示してはいないが、ゲート配線４８１はゲート電極を形成する導電層４８５とコンタクトホールにより電気的に接続する。ドレイン電極４８２は第１の半導体膜４８４のドレイン領域と電気的に接続する。かつ、ドレイン電極４８２は第２の半導体膜４９３と電気的に接続し、第２の半導体膜４９３を保持容量５０５の電極として機能させる。
【０１４４】
保持容量については、画素毎に設けられた第２の半導体膜４９３とゲート電極を形成する導電層４８５を電極とする。ゲート絶縁膜４４４は保持容量の誘電体膜として機能する。第２の半導体膜４９３はドレイン電極４８２と同電位になる。ゲート電極を形成する導電層４８５はゲート配線と同電位になる。
【０１４５】
このようにして、反射型の液晶表示装置に対応したアクティブマトリクス基板を完成させることができる。
【０１４６】
以上のようにして、ｎチャネル型ＴＦＴ５０１、ｐチャネル型ＴＦＴ５０２、ｎチャネル型ＴＦＴ５０３を有する駆動回路部と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【０１４７】
駆動回路部のｎチャネル型ＴＦＴ５０１はチャネル形成領域４６２、ゲート電極を形成する導電層４３８と重なる第３の不純物領域４４５（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５０（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２３を有している。ｐチャネル型ＴＦＴ５０２にはチャネル形成領域４６３、ゲート電極を形成する導電層４３９と重なる第５の不純物領域４４６、ソース領域またはドレイン領域として機能する第６の不純物領域４５１を有している。ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４６４、ゲート電極を形成する導電層４４０と重なる第３の不純物領域４４７（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５２（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２５を有している。
【０１４８】
画素部の画素ＴＦＴ５０４にはチャネル形成領域４６５、ゲート電極を形成する導電層４８５と重なる第３の不純物領域４４８（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５３（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２６を有している。また、保持容量５０５の一方の電極として機能する半導体膜４９３にはｐ型を付与する不純物元素が添加されている。ゲート電極を形成する導電層４８５とその間の絶縁層（ゲート絶縁膜と同じ層）とで保持容量を形成している。
【０１４９】
図２９の上面図を鎖線Ｄ―Ｄ’、鎖線Ｅ―Ｅ’で切断した断面が、図２７の鎖線Ｄ―Ｄ’、鎖線Ｅ―Ｅ’で切断された断面に対応する。図２９の上面図を鎖線Ｆ―Ｆ’で切断した断面が、図２８の鎖線Ｆ―Ｆ’で切断された断面に対応する。
【０１５０】
[実施例３]
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図２６を用いる。
【０１５１】
まず、実施例１に従い、アクティブマトリクス基板を得る。図２６は、図２５に示すアクティブマトリクス基板の画素部の上面図を鎖線Ａ−Ａ’、鎖線Ｃ−Ｃ’で切断した断面を図示している。アクティブマトリクス基板には駆動回路部５０６及び画素部５０７が形成されている。
【０１５２】
まず、アクティブマトリクス基板上に配向膜５１２を形成しラビング処理を行う。なお、本実施例では配向膜５１２を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ（図示しない）を所望の位置に形成した。本実施例では、４．０μｍの高さを有する柱状のスペーサを用いた。また、柱状のスペーサに代えて、球状のスペーサ（図示しない）を基板全面に散布してもよい。
【０１５３】
次いで、対向基板５０８を用意する。この対向基板には、着色層、遮光層が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層を設けた。このカラーフィルタと遮光層とを覆う平坦化膜を設けた。次いで、平坦化膜上に透明導電膜からなる対向電極５１０を画素部に形成し、対向基板の全面に配向膜５１１を形成し、ラビング処理を施した。
【０１５４】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５１３で貼り合わせる。シール材５１３にはフィラーが混入されていて、このフィラーと柱状のスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５１４を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５１４には公知の液晶材料を用いれば良い。このようにして図２６に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【０１５５】
以上のようにして作製される液晶表示パネルは各種電子機器の表示部として用いることができる。
【０１５６】
本実施例は、実施例２と組み合わせることも可能である。
【０１５７】
本実施例では、画素電極４９１の端部が０．３２μｍの高さの凸部６００に重なって形成されている。セルギャップが４．０μｍであることから、凸部の高さはセルギャップの８％となる。図９及び図３６のグラフからこの凸部の高さでディスクリネーションおよび光漏れを低減する効果があることがわかる。
【０１５８】
[実施例４]
上記各実施例１乃至３のいずれか一を実施して形成された液晶表示装置は様々な電気光学装置に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を適用できる。
【０１５９】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図３０、図３１及び図３２に示す。
【０１６０】
図３０（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１６１】
図３０（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１６２】
図３０（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明を表示部２２０５に適用できる。
【０１６３】
図３０（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明を表示部２３０２に適用することができる。
【０１６４】
図３０（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明を表示部２４０２に適用することができる。
【０１６５】
図３０（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に適用することができる。
【０１６６】
図３１（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明を投射装置２６０１の一部を構成する液晶表示装置２８０８に適用することができる。
【０１６７】
図３１（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明を投射装置２７０２の一部を構成する液晶表示装置２８０８に適用することができる。
【０１６８】
なお、図３１（Ｃ）は、図３１（Ａ）及び図３１（Ｂ）中における投射装置２６０１、投射装置２７０２の構造の一例を示した図である。投射装置２６０１、投射装置２７０２は、光源光学系２８０１、ミラー２８０２、ミラー２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図３１（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１６９】
また、図３１（Ｄ）は、図３１（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、レンズアレイ２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図３１（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１７０】
ただし、図３１に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置での適用例は図示していない。
【０１７１】
図３２（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を表示部２９０４に適用することができる。
【０１７２】
図３２（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、表示部３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明を表示部３００２、表示部３００３に適用することができる。
【０１７３】
図３２（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明を表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１７４】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜３のどのような組み合わせからなる構成を用いても実現することができる。
【０１７５】
【発明の効果】
本発明によれば、黒レベルを表示するときの液晶表示装置のディスクリネーション及び光漏れといった液晶の配向不良を低減でき、コントラストが高く、視認性の良い液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理を示す断面図。
【図２】 本発明のシミュレーションのモデルを示す断面図。
【図３】 凸部がないときのシミュレーション結果を示す断面図。
【図４】 凸部の高さが０．３μｍでのシミュレーション結果を示す断面図。
【図５】 凸部の高さが０．７μｍでのシミュレーション結果を示す断面図。
【図６】 凸部の高さが１．０μｍでのシミュレーション結果を示す断面図。
【図７】 凸部の高さが１．５μｍでのシミュレーション結果を示す断面図。
【図８】 凸部の高さが３．０μｍでのシミュレーション結果を示す断面図。
【図９】 セルギャップに対する凸部の高さと、光漏れ及びディスクリネーションの幅の関係を示す図。
【図１０】 横方向電界と縦方向電界の定義を示す断面図。
【図１１】 凸部がないときのシミュレーション結果を示す断面図。
【図１２】 凸部に画素電極が重ならないときのシミュレーション結果を示す断面図。
【図１３】 凸部の側部に画素電極があるときのシミュレーション結果を示す断面図。
【図１４】 凸部の側部及び上端部に画素電極があるときのシミュレーション結果を示す断面図。
【図１５】 凸部の側部及び上端部に画素電極があるときのシミュレーション結果を示す断面図。
【図１６】 画素電極の第１の領域の幅と光漏れ及びディスクリネーションの幅の関係を示す図。
【図１７】 本発明の実施形態の一例を示す上面図。
【図１８】 本発明の実施形態の一例を示す上面図。
【図１９】 本発明の実施形態の一例を示す上面図。
【図２０】 本発明の実施形態の一例を示す上面図。
【図２１】 アクティブマトリクス基板の作製工程を示す断面図（実施例１）。
【図２２】 アクティブマトリクス基板の作製工程を示す断面図（実施例１）。
【図２３】 アクティブマトリクス基板の作製工程を示す断面図（実施例１）。
【図２４】 アクティブマトリクス基板の作製工程を示す断面図（実施例１）。
【図２５】 アクティブマトリクス基板の画素部を示す上面図（実施例１）。
【図２６】 液晶表示装置を示す断面図（実施例３）。
【図２７】 アクティブマトリクス基板の作製工程を示す断面図（実施例２）。
【図２８】 アクティブマトリクス基板の作製工程を示す断面図（実施例２）。
【図２９】 アクティブマトリクス基板の画素部を示す上面図（実施例２）。
【図３０】 電子機器の一例を示す図（実施例４）。
【図３１】 電子機器の一例を示す図（実施例４）。
【図３２】 電子機器の一例を示す図（実施例４）。
【図３３】 実験基板の電極及び凸部を示す図。
【図３４】 画素電極の第１の幅による液晶配向の変化を示す図。
【図３５】 凸部がテーパーを有するときの電気力線を示す断面図。
【図３６】 セルギャップに対する凸部の高さと、光漏れ及びディスクリネーションの幅の関係を示す図。
【図３７】 ソースライン反転駆動をするときの画素に印加される電圧の極性を示す図。
【発明の属する技術分野】
本願発明は電界効果型トランジスタ（ＦＥＴ）、例えば、薄膜トランジスタ（ＴＦＴ）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される半導体装置およびその様な半導体装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において電気光学装置とは、電気的な信号の変化により明暗の表示を行う装置全般を指し、液晶表示装置、ＥＬを用いた表示装置は全て電気光学装置である。
【０００３】
なお、本明細書中において素子基板とは、ＴＦＴ、ＭＩＭのような能動素子を形成した基板全般を指す。
【０００４】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはＩＣや半導体装置のような電子デバイスに広く応用され、特に液晶表示装置のスイッチング素子として開発が急がれている。
【０００５】
液晶表示装置には大きく分けてアクティブマトリクス型とパッシブマトリクス型の二種類のタイプが知られている。
【０００６】
アクティブマトリクス型の液晶表示装置はスイッチング素子としてＴＦＴを用いており、高品位な画像を得ることができる。アクティブマトリクス型の用途としてはノート型のパーソナルコンピュータが一般的であるが、家庭用のテレビ、携帯端末用途としても期待されている。
【０００７】
ところで、アクティブマトリクス型の液晶表示装置はライン反転駆動をするのが一般的である。ライン反転駆動とは、例えばソースライン反転駆動では、図３７のように隣接するソースラインに印加される電圧の極性が異なり、フレーム毎に各ソースラインに印加される電圧の極性を変えていくものである。図３７はソースライン反転駆動をするときの画素に印加される電圧の極性を示す。隣接するソースライン毎に電圧の極性が異なる駆動をソースライン反転駆動という。隣接するゲートライン毎に電圧の極性が異なるものをゲートライン反転駆動という。
【０００８】
図１０に液晶表示装置の画素部の断面を模式的に示す。本明細書では、図１０のように基板１０１に形成された画素電極１０２ａ〜１０２ｂと対向基板１０４に形成された対向電極１０３の間にできる電界を「縦方向電界」１０５という。また、隣接する画素電極１０２ａ及び１０２ｂの間にできる電界を「横方向電界」１０６という。
【０００９】
ライン反転駆動をすると、画素電極の近傍で液晶が横方向電界にならって配向するため、画素電極の端部で液晶の配向が不均一になりディスクリネーションが出る。良質な黒レベルを得るためには、ディスクリネーションを隠す遮光膜が必要である。しかし、遮光膜によりディスクリネーションを隠すと、遮光膜により開口率が低下する。良質の黒レベルを得て、かつ、開口率の高い明るい表示をするには、できるだけ、ディスクリネーションが生じないような工夫が必要である。なお、本明細書では、液晶の配向膜界面でのプレチルトの方向の違い、ツイストの向きの違いにより生じる液晶の配向不良を「ディスクリネーション」と称する。また、液晶が正規の配向状態ではないために生じる偏光板を設けたときの明度の異なる領域を「光漏れ」と称する。
【００１０】
特に、投影型の液晶表示装置のような微細なピッチで画素が形成されている液晶表示装置においては、横方向電界によりできるディスクリネーション及び光漏れが画素に占める割合が無視できないくらいに大きい。また、投影型の液晶表示装置ではこのようなディスクリネーション及び光漏れがスクリーンに拡大して投影されるため、これら光漏れやディスクリネーションをいかに抑えるかがコントラストを確保する上で大切である。
【００１１】
【発明が解決しようとする課題】
本発明において、アクティブマトリクス型の液晶表示装置で、液晶のディスクリネーション及び光漏れを防止できるような素子構造を提供することが課題である。
【００１２】
【課題を解決するための手段】
上述した従来技術の課題を解決するために以下の手段を講じた。
【００１３】
[画素電極の端部を所定の高さの凸部に重ねる]
図２はシミュレーションのモデルの断面図を示す。本発明は、図２に示すように第１の基板（図示しない）上の画素電極２０３ａ〜２０３ｂの端部を、平坦面上に形成された凸部２０４上に重なるようにして形成することにより、液晶２０２に電圧をかけたときのディスクリネーション及び光漏れが画素電極の端部に移動することを利用するものである。図２においては対向電極２０１が対向基板２０７に形成されている。
【００１４】
なお、本明細書では、画素電極下に選択的に凸部が設けられている。画素電極と凸部の上端部が重なる領域を、画素電極の第１の領域（ａ）と称する。画素電極が凸部の側部に形成された領域を画素電極の第２の領域（ｂ）と称する。画素電極が平坦面に形成された領域であり、画素電極の第２の領域に接する領域を画素電極の第３の領域（ｃ）と称する。
【００１５】
また、凸部の高さ（ｈ）とは、凸部の上端部から凸部が形成された平坦面に垂線をおろしたときの、その垂線の長さの最大値をいう。
【００１６】
また、セルギャップ（ｄ）とは、対向基板（第２の基板）上に形成された対向電極と画素電極の第３の領域までの距離をいう。
【００１７】
また、画素電極間の距離（ｓ）とは、互いに隣り合う前記画素電極の第１の領域の間の距離をいう。
【００１８】
従来は、液晶の配向面に凸部があると、その凸部で液晶の配向が乱れて光漏れが生じるため、液晶の配向面はできるだけ平坦な方が良いといわれていた。しかし、発明者らが、液晶の配向をシミュレーションした結果、所定の高さを有する凸部に形成された画素電極の第１の領域、及び、所定の高さを有する凸部の側部に形成された画素電極の第２の領域を有するときには、液晶表示装置を駆動したときの横方向電界に起因する液晶の配向不良が低減することがわかった。具体的には、黒表示をしているときのディスクリネーション及び光漏れが現れる位置が、画素電極の端の方になることがわかった。
【００１９】
この現象を本発明の原理を示す図１の模式図により説明する。液晶の配向方式はＴＮ方式とする。図１においてはライン反転駆動で＋５Ｖ若しくは−５Ｖのビデオ電圧で液晶表示装置を駆動したときの液晶の配向を示す。配向膜は図示していない。
【００２０】
まず、図１（ａ）のように第１の基板（図示せず）に形成された画素電極２０３ａ及び２０３ｂの端部が、凸部２０４上に形成されていると、凸部がないときに比べ、ディスクリネーションがでにくい。それでも、凸部の高さが低いと、第２の基板（図示せず）に形成された対向電極２０１と画素電極２０３ａ〜２０３ｂの間にできる縦方向電界に対し、画素電極２０３ａと画素電極２０３ｂの間にできる横方向電界の影響が強くでて、凸部近傍の液晶分子２０８は基板面に対し、斜め方向の傾きを持って配向する。そこで、クロスニコルの偏光板の下で光漏れとなって見える。また、ラビング方向２０５〜２０６により配向膜の界面近傍の液晶分子２０９のプレチルト角が決まるので、界面近傍の横方向電界の向きと、ラビングにより決まる界面近傍の液晶分子の向きが異なるところで光の強度の高いディスクリネーション２１０ができる。
【００２１】
しかし、凸部の高さが高くなるにつれて、図１（ａ）で見られたディスクリネーション２１０の出る位置が画素電極の端へと変わる。さらに、画素電極２０３ａ及び２０３ｂの端部と重なる凸部２０４を高くしていくと、図１（ｂ）のように画素電極の第１の領域２１５と対向電極２０１の間にできる縦方向電界が凸部の高さが高くなるにつれて強くなり、横方向電界の影響が弱まる。かつ、画素電極２０３ａ〜２０３ｂのうち凸部の側部に形成された画素電極の第２の領域２１２と、対向電極２０１の間にできる電界で、ほぼ基板面に垂直な方向の電界が多く出来る。ＴＮ方式の液晶はポジ型の液晶の為、電界に対し液晶分子２１１の長軸が平行に配向する。ポジ型の液晶とは、正の誘電率異方性を有する液晶をいう。これにより、凸部近傍のディスクリネーション及び光漏れが減少する。
【００２２】
次に、図１（ｃ）のように、凸部２０４の高さを高くしていくと、画素電極２０３ｂ上の液晶は対向電極と画素の第２の領域の間に基板面に対し斜め方向の電界が、プレチルトと同じ向きにできるため、液晶分子２１３が電界にならって、基板面に対し斜めに配向し、凸部近傍で、無視できないほど幅の広い光漏れができる。画素電極２０３ａ上では、画素電極の第２の領域２１６と対向電極の間にできる基板面に対し、斜め方向の電界が液晶のプレチルトの向きと逆のため、液晶２１７が電界に従いにくく、光漏れが比較的できにくい。とはいっても、対向電極と画素電極２０３ｂの第２の領域２１２の間にできる電界により光漏れの幅が広くなったことによって、全体としてみると開口率が低下する。
【００２３】
以上により、画素電極の端部を凸部上に形成したときに、黒表示のディスクリネーション及び光漏れの幅の両方を低減するためには、凸部の高さに最適値が存在することがわかる。凸部が高すぎると、全体的に、光漏れの幅が広くなる（図１（ｃ））。開口率を高く出来るのは、図１（ａ）及び図１（ｂ）の構造である。後述のシミュレーションの結果は、この原理を裏付けるものである。
【００２４】
ここで、凸部の高さの最適値はセルギャップ（つまり縦方向電界の強さを決める要素）をパラメーターとして決まると考えられる。
【００２５】
そこで、発明者らはシミュレーションを行って、凸部の高さの最適値を確認した。
【００２６】
横方向電界に起因するディスクリネーション及び光漏れが特に問題になるのは、画素の面積が小さく、ディスクリネーション及び光漏れが出たときに、それが画素に占める割合が無視できないくらいに大きいときである。つまり、主に投影型の液晶表示装置として使われる場合である。投影型の液晶表示装置は画素のピッチが小さく、必然的に画素電極間の距離が４．０μｍ以下と小さいときが多い。そこで、発明者らは、投影型の液晶表示装置においてディスクリネーション及び光漏れの低減を図るために、画素電極間の距離が４．０μｍ以下のときに注目してシミュレーションを行った。
【００２７】
シミュレーションモデルを図２に示す。図２において対向電極２０１、液晶２０２、凸部２０４、画素電極２０３ａ〜２０３ｂがシミュレーションモデルの構成要素となっている。図２のシミュレーションモデルを一単位として、それが周期的に繰り返される。
【００２８】
シミュレーションのパラメーターを以下にまとめる。セルギャップｄ：４．５μｍ、３．０μｍ
画素電極間の距離ｓ：２μｍ、４μｍ
凸部の高さｈ：０μｍ、０．２μｍ、０．３μｍ、０．４μｍ、０．５μｍ、０．７μｍ、１．０μｍ、１．５μｍ
画素のピッチｐ：１８μｍ、４３μｍ
【００２９】
シミュレーションにおいて固定された条件を以下にまとめる。
画素電極の第１の領域の幅ｏ：１．０μｍ
画素電極２０３ａの電位：＋５Ｖ
画素電極２０３ｂの電位：−５Ｖ
対向電極２０１の電位：０Ｖ
【００３０】
画素電極間の距離（ｓ）、セルギャップ（ｄ）及び画素電極の端部が形成される凸部の高さ（ｈ）の関係を一般化するために、４．５μｍと３．０μｍのセルギャップでシミュレーションを行った。シミュレーションにおいては、セルギャップ４．５μｍ及び３．０μｍのときとも、液晶にＺＬＩ４７９２を用いて、配向を計算により求めた。
【００３１】
液晶のプレチルト角は６．０°、カイラルピッチは左巻きで７０μｍとした。図２にラビング方向２０５〜２０６を示す。ツイスト角が９０°である。液晶の配向はＴＮ方式である。
【００３２】
また、評価数を増やして傾向をつかむため、上述のように画素のピッチを２通りにしてシミュレーションを行った。
【００３３】
シンテック社製の液晶配向シミュレーションソフトであるＬＣＤ Ｍａｓｔｅｒの２ＳＢＥＮＣＨを用いて、液晶の配向をシミュレーションした。２ＳＢＥＮＣＨは液晶の配向をセルギャップ方向と、基板面方向からなる二次元平坦面で示したものである。
【００３４】
シミュレーション結果を以下に示す。図３〜図８はシミュレーションの結果を示す部分拡大図である。
【００３５】
図３〜８においてはセルギャップ（ｄ）が４．５μｍ、画素電極間の距離（ｓ）が２．０μｍ、画素のピッチ（ｐ）が１８μｍの条件で凸部の高さを変えてシミュレーションしている。シミュレーションの結果には、等電位線、液晶のダイレクタ−及び屈折率異方性から計算される各座標における透過率が示されている。横軸の１８μｍの座標が画素の端（隣接する画素と画素の境界）を示す。画素電極２０３ａは１〜１７μｍの座標にあり、画素電極２０３ｂは１９〜３５μｍの座標にあるが、図３〜８は、凸部近傍の光漏れ及びディスクリネーションがあるところを拡大して示したものである。液晶がポジ型のため、電気力線は、液晶のダイレクタ−の向きとほぼ等しいと考えられる。
【００３６】
−５Ｖの電位を有する画素電極上での液晶の配向を以下に説明する。
【００３７】
図３のように凸部がないときは、横方向電界が画素電極の内側に入った領域まで形成される。また、横方向電界の向きと液晶のプレチルトの向きが逆になった領域でディスクリネーションが出ている。
【００３８】
図４のように凸部の高さが、０．３μｍのときは、凸部の上端部に形成された画素電極の第１の領域により、縦方向電界が強くなるため、ディスクリネーションの位置が、図３の凸部がないときに比べ、画素電極の外側寄りに移動する。
【００３９】
図５のように凸部の高さが０．７μｍと高くなったときは、縦方向電界が強まった効果と、凸部の側部に形成された画素電極の第２の領域と対向電極によりできる電気力線が基板面に対し、ほぼ垂直の成分を持つ効果により、液晶も電気力線にならって基板面に垂直に配向するものが多くなり、凸部近傍のディスクリネーションが少なくなる。
【００４０】
図６のように凸部の高さが１．０μｍと高くなったときは、凸部近傍のディスクリネーションの幅は凸部の高さが０．７μｍのときに比べ０．２μｍしか減っていない。
【００４１】
図７のように凸部の高さが１．５μｍと高くなったときは、凸部近傍で、凸部の側部に形成された画素電極の第２の領域と対向電極によりできる電気力線が基板面に対し６０°程度の角度を持つ。液晶が電気力線にならって配向し、凸部近傍で光漏れができる。
【００４２】
なお、電気力線の基板面に対する角度は等電位線の分布から推測したものである。
【００４３】
図８においては、凸部の高さが３．０μｍと高くなり、縦方向電界が強まったため凸部上端部の画素電極の第３の領域上方の液晶はほぼ基板面に垂直に配向する。しかし、凸部の側部に形成された画素電極の第２の領域と対向電極の間にできる電界が基板面に対し、３０°程度の角度を持ち、液晶が電気力線にならって配向するため、凸部近傍で幅の広い光漏れができる。
【００４４】
図４の液晶の配向は図１（ａ）の模式図に対応する。図５及び図６の液晶の配向は図１（ｂ）の模式図に対応する。図７及び図８の液晶の配向は図１（ｃ）の模式図に対応する。つまり、凸部の高さが、上限を超えると液晶の光漏れが多くなることが確認された。
【００４５】
そこで、表示品位の改善を図るために、体系的なシミュレーションデータをとった。開口率に影響するディスクリネーション及び光漏れの端部と端部の間の距離に注目した。
【００４６】
かつ、−５Ｖの電位を有する画素電極上での光漏れ及びディスクリネーションの幅についてもデータを取った。−５Ｖの電位を有する画素電極上での光漏れ及びディスクリネーションは、その光強度が高く、表示品位に大きく影響するからである。
【００４７】
図９及び図３６にシミュレーション結果を示す。図９は、図２のシミュレーションモデルにおいて、セルギャップ（ｄ）に対する凸部の高さ（ｈ）と光漏れ及びディスクリネーションの幅（ｘ）をグラフにしたものである。ここで、光漏れ及びディスクリネーションの幅（ｘ）とは、凸部の両側にできるディスクリネーション及び光漏れに起因する明度の高い領域の幅を示す。
【００４８】
図３６は、図２のシミュレーションモデルにおいて、セルギャップ（ｄ）に対する凸部の高さ（ｈ）と光漏れ及びディスクリネーションの幅（ｙ）をグラフにしたものである。ここで、光漏れ及びディスクリネーションの幅（ｙ）とは、凸部の片側つまり、−５Ｖの電位を有する電極側にできるディスクリネーション及び光漏れに起因する明度の高い領域の幅を示す。
【００４９】
セルギャップが４．５μｍのときは、画素のピッチ（ｐ）が１８μｍのときと４３μｍのときとでシミュレーションをした。また、隣接する画素電極の間の距離（ｓ）は２．０μｍ若しくは４．０μｍとした。
【００５０】
また、セルギャップが３．０μｍのときは、隣接する画素電極の間の距離（ｓ）は２．０μｍ若しくは４．０μｍとした。画素のピッチ（ｐ）は１８μｍとした。
【００５１】
図９及び図３６とも、凸部の高さと光漏れ及びディスクリネーションの幅の関係は同様の傾向を示した。
【００５２】
まず、画素のピッチによらず、凸部の高さと光漏れ及びディスクリネーションの幅の関係がほとんど変わらなかった。光漏れ及びディスクリネーションが出るのは、画素電極端部の横方向電界及び縦方向電界に起因する現象だからである。
【００５３】
また、隣接する画素電極の距離が狭い方が、光漏れ及びディスクリネーションが比較的少なかった。
【００５４】
図９及び図３６とも、画素のピッチ（ｐ）とセルギャップ（ｄ）によらず、凸部の高さを増やすにつれて光漏れ及びディスクリネーションに代表される液晶の配向不良の領域が低減した。そして、凸部の高さが高くなりすぎると、逆に液晶の配向不良の領域が多くなった。最適な凸部の高さは、セルギャップ、画素電極間の距離により決まる。
【００５５】
グラフの変曲点から考えて、液晶の配向不良の領域が減少する効果が顕著に現れる凸部の高さは、セルギャップが４．５μｍのときは、セルギャップの４．４％以上２２．５％以下が望ましい。
【００５６】
セルギャップが３．０μｍのときも、画素電極間の距離（ｓ）が２．０μｍ以下のときは、凸部の高さをセルギャップの４．４％以上、２２．５％以下とすることで、凸部がないときに比べ、良好な配向不良の領域の低減効果が得られる。
【００５７】
セルギャップに対する凸部の高さが４．４％未満のときは、凸部の高さを増やしても、それほど光漏れおよびディスクリネーションの幅は変わらない。セルギャップに対する凸部の高さが２２．５％を超えると光漏れおよびディスクリネーションの幅が増える。
【００５８】
また、凸部が高いとラビングのむらによる液晶の配向不良が生じやすいため、凸部を低くして光漏れおよびディスクリネーションの幅が減らせる方が、良好な表示品位を確保する上で好ましい。このため、セルギャップが４．５μｍの場合はセルギャップに対する凸部の高さをセルギャップの４．４％以上１５．６％以下に抑える方がよい。この凸部の高さの範囲でも凸部の高さをセルギャップの４．４％以上２２．５％以下としたときとほぼ同じ光漏れ及びディスクリネーションの低減効果が得られる。
【００５９】
また、セルギャップが３．０μｍで画素電極間の距離（ｓ）が２．０μｍ以下のときにも凸部の高さが４．４％以上１５．６％以下の範囲で、凸部の高さをセルギャップの４．４％以上２２．５％以下としたときと同じに、良好な光漏れ及びディスクリネーションの低減効果が得られる。
【００６０】
また、画素電極間の距離（ｓ）が４．０μｍのときは、凸部の高さが２２．５％のときには、逆に光漏れが多くなってしまっている。そこで、画素電極間の距離（ｓ）が４．０μｍのときまで含めても、セルギャップに対する凸部の高さは４．４％以上、１５．６％以下が望ましい。
【００６１】
つまり、画素電極間の距離が４．０μｍ以下の条件において、セルギャップが３．０μｍ以上４．５μｍ以下のときは凸部の高さをセルギャップの４．４％以上２２．５％以下、望ましくは４．４％以上１５．６％以下にすると良い。
【００６２】
セルギャップが小さくなるほど、光漏れ及びディスクリネーションの幅を減らすのに必要な凸部の高さは小さくなる。セルギャップが３．０μｍ以上４．５μｍ以下の場合に、凸部の高さが１５．６％以下で良好な液晶の配向が得られるのだから、セルギャップが３．０μｍ以下の場合に、光漏れ及びディスクリネーションの幅を減らすのに必要な凸部の高さはセルギャップの１５．６％以下で充分と考えられる。
【００６３】
セルギャップが３．０μｍ以下のときは、凸部の高さはセルギャップの１５．６％以下とすると良い。もちろん、グラフの変曲点から考えて、凸部の高さをセルギャップの６．７％以下としても、良好な効果が得られると予測される。
【００６４】
セルギャップが３．０μｍのときにセルギャップに対する凸部の高さが６．７％以下であれば、凸部が高くなるにつれて単調に光漏れ及びディスクリネーションの幅が減少する。そこで、セルギャップを３．０μｍ以下と小さくしたときに、凸部が高くなるにつれて単調に光漏れ及びディスクリネーションの幅が減少するのは、セルギャップに対する凸部の高さが６．７％を超えない範囲と考えられる。
【００６５】
このようにして、凸部の高さの上限あるいは、上限と下限を定めた。凸部により、ラビングの布の毛先が乱れてラビング不良が起こる恐れがあるので凸部の高さの上限を定めることは液晶表示パネルを作製するために必要である。また、セルギャップに対する凸部の高さの最適値は、セルギャップが小さくなるにつれて小さくなる傾向があった。
【００６６】
このように定めた、凸部の高さの最適値はＴＮ方式だけでなくノーマリーホワイトモードの配向方式において液晶のディスクリネーションを隠す手段として広く用いることができる。
【００６７】
凸部の高さの最適値はアクティブマトリクス型の液晶表示装置の横方向電界及び縦方向電界によりできる電気力線を、適切に調節し、図１（ｂ）のように基板面に垂直な成分持つ電気力線が発生する領域を画素電極の端部において増やすものである。
【００６８】
このため、シミュレーションは透過型の液晶表示装置で行っているが、本発明は、反射型の液晶表示装置にも適用可能と考えられる。反射型の液晶表示装置でも画素電極に電圧を印可し、縦方向電界で液晶を配向させるときに、不要な、基板面に対し斜め方向の電界を低減し、画素電極の端部の光漏れ及びディスクリネーションを減らすことができるからである。
【００６９】
また、ＴＮ方式を用いてシミュレーションをしたが、液晶の配向方式はＴＮ方式に限定されない。アクティブマトリクス型の液晶表示装置において、縦方向電界で液晶を配向させるときに、凸部の高さを最適化して、不要な、基板面に対し斜め方向の電界を低減するものだからである。例えば、ＯＣＢ（Optically Controlled Birefringence）方式、ＳＴＮ方式、ホモジニアス配向セルを用いたＥＣＢ方式等に本発明が適用可能と考えられる。
【００７０】
また、凸部が、液晶の配向欠陥を誘起しないのであれば、スメクチック液晶を用いた配向方式に適用することが可能であると考えられる。例えば、強誘電性液晶、反強誘電性液晶を用いた液晶表示装置に適用可能であると考えられる。また、これらの液晶に液晶性高分子を添加して光（例えば紫外線）照射により硬化した材料を用いた液晶表示装置にも適用可能であると考えられる。
【００７１】
シミュレーションは凸部の側面に形成された画素電極の第２の領域に接する面と、平坦面に形成された画素電極の第３の領域の成す角度（以降、凸部のテーパー角と称す）が９０°である。しかし、本発明は凸部のテーパー角が９０°以下のものにも適用可能である。図３５の凸部がテーパーを有するときの電気力線を示す断面図のように凸部２０４のテーパー角θが９０°未満の場合、電気力線は導電体に対して垂直方向に発生するため、凸部にテーパーがついている方が、対向電極２０１と画素電極２０３ａ〜２０３ｂの第２の領域２１９の間にできる電気力線２１８の屈曲がなだらかになり、より液晶２２０が基板面に垂直に配向しやすい。このため、凸部にテーパーがついているときは、本発明で示した凸部の高さ２２１とセルギャップの関係を用いることで、テーパー角が９０°のときに比べ、より大きな光漏れ及びディスクリネーションの低減効果があると考えられる。
【００７２】
[凸部の上端部の画素電極の第１の領域の幅]
次に、凸部の上端部に重なって形成されている画素電極の第１の領域の幅を変えたときの液晶の配向の変化を調べた。
【００７３】
シミュレーションモデルを図２に示す。図２において対向電極２０１、液晶２０２、凸部２０４、画素電極２０３ａ〜２０３ｂがシミュレーションモデルの構成要素となっている。
【００７４】
シミュレーションのパラメーターを以下にまとめる。セルギャップｄ：４．５μｍ画素電極間の距離ｓ：２μｍ、４μｍ
凸部の高さｈ：０μｍ、０．５μｍ
画素電極の第１の領域の幅ｏ：−１．０μｍ、−０．５μｍ、０μｍ、０．５μｍ、１．０μｍ
画素電極の第１の領域の幅ｏで、−１．０μｍのような−の符号は、凸部に画素電極が形成されておらず、凸部から、１．０μｍ離れた位置に画素電極の端部があることを示す。
【００７５】
シミュレーションにおいて固定された条件を以下にまとめる。
画素電極２０３ａの電位：＋５Ｖ
画素電極２０３ｂの電位：−５Ｖ
対向電極２０１の電位：０Ｖ
画素のピッチｐ：１８μｍ
【００７６】
シミュレーション結果を図１１〜図１５の断面図に示す。画素電極間の距離（ｓ）は２．０μｍである。
【００７７】
図１１は、凸部がない。図１２は、凸部と画素電極が重なり合っておらず、凸部の端から０．５μｍのところに画素電極の端がある。つまり、図１１〜図１２において画素電極の第２の領域および画素電極の第１の領域が存在していない。このとき、画素の端からの光漏れ及びディスクリネーションの幅（ｘ）は図１１と図１２で全く変わらなかった。
【００７８】
図１３は凸部の側部に画素電極が形成されている。つまり、画素電極の第２の領域がある。図１１〜図１２に比べ、−５Ｖの電位を有する画素電極上方のディスクリネーションの位置が０．４μｍ画素端に移動している。画素電極の第２の領域により、縦方向電界が強まり、横方向電界が、若干弱まっている。
【００７９】
図１４は凸部の上端部に形成された画素電極の第１の領域及び、凸部の側部に形成された画素電極の第２の領域がある。画素電極の第１の領域の幅は０．５μｍである。画素電極の第２の領域により、縦方向電界が強くなり、−５Ｖの電位を有する画素電極上方のディスクリネーションが画素電極の端に移動している。
【００８０】
図１５は、図１４に対し、画素電極の第１の領域の幅を１．０μｍにしている。これにより、さらに、縦方向電界が、横方向電界に対し強くなり、−５Ｖの電位を有する画素電極上方のディスクリネーションが画素電極の端に移動している。
【００８１】
以上により、画素電極の第１の領域及び画素電極の第２の領域があることによる、ディスクリネーションの低減効果がわかる。
【００８２】
次に、画素電極間の距離（ｓ）が４．０μｍのときのデータを追加して、体系的なデータをとった。図１６にシミュレーション結果を示す。図１６（ａ）は、図２のシミュレーションモデルにおいて、セルギャップ（ｄ）に対する画素電極の第１の領域の幅（ｏ）と光漏れ及びディスクリネーションの幅（ｘ）をグラフにしたものである。ここで、光漏れ及びディスクリネーションの幅（ｘ）とは、凸部の両側にできるディスクリネーション及び光漏れに起因する明度の高い領域の幅を示す。
【００８３】
図１６（ｂ）は、図２のシミュレーションモデルにおいて、セルギャップ（ｄ）に対する画素電極の第１の領域の幅（ｏ）と光漏れ及びディスクリネーションの幅（ｙ）をグラフにしたものである。ここで、光漏れ及びディスクリネーションの幅（ｙ）とは、凸部の片側つまり、−５Ｖの電位を有する電極側にできるディスクリネーション及び光漏れに起因する明度の高い領域の幅を示す。
【００８４】
図１６（ａ）〜図１６（ｂ）から、画素電極間の距離（ｓ）によらず、画素電極の第１の領域の幅（ｏ）が０．５μｍ以上、望ましくは１．０μｍ以上あると、ディスクリネーション及び光漏れが低減する効果があることがわかる。
【００８５】
図１６（ａ）〜図１６（ｂ）において画素電極の第１の領域の幅が０μｍのときの光漏れ及びディスクリネーションの幅は、画素電極が凸部の側面にのみ形成された状態の光漏れ及びディスクリネーションの幅を示している。画素電極の第１の領域の幅が０．５μｍ以上、あるいは１．０μｍ以上ある場合に比べると光漏れ及びディスクリネーションの幅が低減する効果が低い。しかし、画素電極が凸部に全くかかっていない画素電極の第１の領域の幅が−０．５μｍの場合に比べて、光漏れ及びディスクリネーションの幅が減っている。
【００８６】
実際に凸部と画素電極の重なる幅を変えて実験をした。図３３（ａ）は凸部を有する基板の上面図、図３３（ｂ）〜図３３（ｃ）は凸部を有する基板の断面図である。
【００８７】
図３３（ａ）の上面図において、斜線部で示される画素電極３０１ａがすべて同電位になる。また、縦線部で示される画素電極３０１ｂが全て同電位になる。これは、隣接する画素電極が３μｍの幅の透明導電膜３００により接続されているためである。ライン反転駆動を仮定して、画素電極３０１ａに＋５Ｖの電位を与えている。かつ、画素電極３０１ｂに−５Ｖの電位を与えている。凸構造を有する基板のラビング方向３０２を図中に示す。凸構造を有する基板と対向する基板のラビング方向は、ラビング方向３０２と直交する。
【００８８】
図３３（ａ）の上面図を鎖線Ｇ−Ｇ’で切断した断面を図３３（ｂ）に示す。図３３（ａ）の上面図を鎖線Ｈ−Ｈ’で切断した断面を図３３（ｃ）に示す。図３３（ａ）と同じ部位は同一の符号を用いる。基板３０３上に形成された画素電極３０１ａ、３０１ｂの端部が凸部３０４にかかる。隣接する画素電極３０１ａ、３０１ｂの距離は２．０μｍと一定にして、凸部上に重なる画素電極の幅つまり、画素電極の第１の領域の幅３０５を変えて、液晶の配向を確認した。画素電極の第１の領域の幅は−１．０μｍ、０μｍ、０．５μｍ、１．０μｍである。セルギャップは４．５μｍ、凸部の高さは０．５μｍ、画素のピッチは１８μｍである。
【００８９】
図３３の画素電極構造を用いたときの液晶の配向の写真を図３４に示す。紙面の水平方向に隣接する画素電極は同電位である。ラビングは紙面の垂直方向にされている。実験においても、画素電極の第１の領域の幅（ｏ）が０．５μｍ以上、望ましくは１．０μｍ以上あると、ディスクリネーションの幅が低減する効果があった。紙面の水平方向に伸びるディスクリネーション及び光漏れの幅が画素電極の第１の領域の幅（ｏ）が大きくなるにつれて減っていることがわかる。
【００９０】
【発明の実施の形態】
本発明の実施の形態を図１７〜図２０に示す。なお、図１７〜図２０において同一の機能を有する部位は同じ符号を付す。
【００９１】
図１７に示す画素の上面図は、半導体層３０６と、半導体層のゲート電極となるゲート配線３０１、半導体層のソース領域と電気的に接続するソース配線３０２、半導体層のドレイン領域とコンタクトホール３０５を介して電気的に接続する画素電極３０３が図示されている。図１７はソース配線３０２上方にソース配線と平行に本発明の凸部３０４を設けたものである。ソースライン反転駆動をしたときに画素電極端部において、ソース配線と平行にできるディスクリネーション及び光漏れを低減するのに効果がある。本発明の効果を発揮するのは、凸部の上端部に重なり合って形成された画素電極の第１の領域及び凸部の側部に形成された画素電極の第２の領域である。このため、凸部は画素電極と重なり合う領域に設ける。
【００９２】
ゲートライン反転駆動をするときには、ゲート配線と平行に本発明の凸部を設ければ良い。
【００９３】
図１８に示す画素の上面図はソース配線３０２及びゲート配線３０１と平行に本発明の凸部３０４を設けたものである。例えば、ソースライン反転駆動をしたときに横方向電界はソース配線を挟んで隣接する画素電極の間だけでなく、ゲート配線を挟んで隣接する画素電極の間にも生じる。そこで、図１８はゲート配線を挟んで隣接する画素電極間の横方向電界によりできるディスクリネーション及び光漏れを低減する効果も合わせ持つ。凸部は図１７と同じで、画素電極と重なり合う領域に設ける。
【００９４】
図１９に示す画素の上面図はソース配線３０２及びゲート配線３０１と平行に本発明の凸部３０４を設けたものである。図１８においては、凸部が高く、ラビングの布の毛先が、図１８の凸部３０４の間隙の凹部にとどかず、ラビングむらがでることがある。図１９ではラビングを均一にするために、ソース配線及びゲート配線上において、凸部と画素電極３０３が重ならない部分にも、ダミーパターンとして凸部を設けている。
【００９５】
図１７〜図１９において、セルギャップが３．０μｍ以上、４．５μｍ以下のときは凸部の高さをセルギャップの４．４％以上、２２．５％以下、望ましくは４．４％以上、１５．６％以下にすると良い。また、セルギャップが３．０μｍ以下のときは、凸部の高さはセルギャップの１５．６％以下望ましくは、６．７％以下とすることが望ましい。セルギャップが４．５μｍ以上のときは、凸部の高さはセルギャップの１５．６％以下とすることが望ましい。
【００９６】
図２０に示す画素の上面図はソース配線３０２及びゲート配線３０１と平行に本発明の凸部を設け、凸部の高さを場所によって変えたものである。例えば、ソースライン反転駆動をしたときに横方向電界はソース配線３０２を挟んで隣接する画素電極間だけでなく、ゲート配線３０１を挟んで隣接する画素電極間にも生じる。もちろん、ソース配線を挟んで隣接する画素電極間の横方向電界の方が大きい。そこで、隣接する画素間にできる電気力線のでき方を考慮して、凸部の高さを変えると良い。図２０においては、第１の高さを有する凸部３０７及び第２の高さを有する凸部３０８を図示している。電界の出来かたによって、さらに、凸部の高さを場所によって変えても良い。例えば、電気力線の出来方によっては、第１の高さを有する凸部を第２の高さを有する凸部に対し相対的に高くすることが可能である。
【００９７】
第１の高さを有する凸部及び第２の高さを有する凸部はそれらの高さをセルギャップが３．０μｍ以上４．５μｍ以下のときはセルギャップの４．４％以上２２．５％以下望ましくは、４．４％以上１５．６％以下にすると良い。また、セルギャップが３．０μｍ以下のときは、第１の高さを有する凸部及び第２の高さを有する凸部はセルギャップの１５．６％以下望ましくは、６．７％以下とすることが望ましい。セルギャップが４．５μｍ以上のときは、第１の高さを有する凸部及び第２の高さを有する凸部はセルギャップの１５．６％以下とすることが望ましい。
【００９８】
凸部は、感光性有機樹脂膜や有機樹脂膜をフォトリソ工程によりパターニングして形成すると良い。もちろん、酸化珪素膜、酸化窒素膜、酸化窒素珪素膜のような無機膜をパターニングして形成することも可能である。
【００９９】
凸部の高さを場所によって変えるには、感光性樹脂膜を二回に分けて形成すると良い。また、素子基板の、半導体層、ゲート配線、ソース配線等を凸部を高くしたい場所においても形成し、画素電極を形成する前に、選択的に凸状になったところを形成しておいても良い。
【０１００】
また、図１７〜図２０において、凸部の上端部に形成された画素電極の第１の領域の幅は０．５μｍ以上、望ましくは１．０μｍとすると良い。
【０１０１】
本発明は上記の実施形態に限定されず、上記実施形態の特徴を組み合わせることも可能である。
【０１０２】
【実施例】
［実施例１］
本発明の実施例を図２１〜図２５を用いて説明する。
【０１０３】
本実施例では、画素部のスイッチング素子である画素ＴＦＴと、画素部の周辺に設けられる駆動回路（信号線駆動回路、走査線駆動回路等）のＴＦＴを同一基板上に作製する方法について工程に従って説明する。但し、説明を簡単にするために、駆動回路部にはその基本構成回路であるＣＭＯＳ回路を、画素部の画素ＴＦＴにはｎチャネル型ＴＦＴとを、ある経路に沿った断面により図示することにする。
【０１０４】
まず、図２１（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板４００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜４０１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜４０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜４０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では下地膜４０１を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０１０５】
島状半導体膜４０２〜４０６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体膜４０２〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１０６】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザー、Ａｒレーザ、ＫｒレーザやＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザ等を用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状または矩形状または楕円形状に集光し半導体膜に照射する方法を用いると良い。０．５〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すると良い。結晶化の条件は実施者が適宣選択するものであるが、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用する。なお、基本波に対する高調波は、非線形光学素子を用いることで得ることができる。例えば、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【０１０７】
次いで、島状半導体膜４０２〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さの酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０１０８】
そして、ゲート絶縁膜４０７上にゲート電極を形成するための第１の導電膜４０８と第２の導電膜４０９とを形成する。本実施例では、第１の導電膜４０８をＴａＮで５０〜１００ｎｍの厚さに形成し、第２の導電膜４０９をＷで１００〜３００ｎｍの厚さに形成する。
【０１０９】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０１１０】
なお、本実施例では、第１の導電膜４０８をＴａＮ、第２の導電膜４０９をＷとしたが、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の組み合わせとしては、第１の導電膜をタンタル（Ｔａ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせなどがある。
【０１１１】
次に、レジストによるマスク４１０〜４１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスを混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。エッチングガスを適宜選択することによりＷ膜及びＴａＮ膜とも同程度にエッチングされる。
【０１１２】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー部の角度が１５〜４５°のテーパー形状となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層４１７〜４２２（第１の導電層４１７ａ〜４２２ａと第２の導電層４１７ｂ〜４２２ｂ）を形成する。４１６はゲート絶縁膜であり、第１の形状の導電層４１７〜４２２で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【０１１３】
そして、第１のドーピング処理を行い、ｎ型を付与する不純物元素を添加する。（図２１（Ｂ））ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層４１７〜４２０がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域４２３〜４２６が形成される。第１の不純物領域４２３〜４２６には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【０１１４】
次に、図２１（Ｃ）に示すように第２のエッチング処理を行う。ＩＣＰエッチング法を用い、反応性ガスをチャンバーに導入して、コイル型の電極に所定のＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ステージ）には低めのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。Ｗ膜を異方性エッチングして第２の形状の導電層４２７〜４３２を得る。
【０１１５】
さらに、図２１（Ｃ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行い、図２１（Ｂ）で島状半導体膜に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層４２７〜４３０を不純物元素に対するマスクとして用い、第１の導電層４２７ａ〜４３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第１の導電層４２７ａ〜４３０ａと重なる第２の不純物領域４３３〜４３７を形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０18 atomic/cm3の濃度となるようにする。
【０１１６】
図２２（Ａ）のように、ゲート絶縁膜４１６をエッチングすることで同時に第１の導電層であるＴａＮがエッチングされて後退するので第３の形状の導電層４３８〜４４３（第１の導電層４３８ａ〜４４３ａと第２の導電層４３８ｂ〜４４３ｂ）を形成する。４４４はゲート絶縁膜であり第３の形状の導電層４３８〜４４３で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【０１１７】
図２２（Ａ）において、第１の導電層４３８ａ〜４４１ａと重なる第３の不純物領域４４５〜４４９と、第３の不純物領域の外側にある第４の不純物領域４５０〜４５４が形成される。これにより第３の不純物領域及び第４の不純物領域におけるｎ型を付与する不純物元素の濃度は第２の不純物領域におけるｎ型を付与する不純物元素の濃度とほぼ等しくなる。
【０１１８】
そして、図２２（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体膜４０３、ｐチャネル型ＴＦＴを形成する島状半導体膜４０６に一導電型とは逆の導電型の第４の不純物領域４５８〜４６１を形成する。第３の形状の導電層４３９、第３の形状の導電層４４１を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体膜４０２、島状半導体膜４０４、島状半導体膜４０５はレジストマスク４５５〜４５７で全面を被覆しておく。不純物領域４５８〜４６１にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法により、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21atoms/cm3となるようにする。
【０１１９】
以上の工程により、それぞれの島状半導体膜に不純物領域が形成される。島状半導体膜と重なる導電層（ゲート電極を形成する導電層）４３８〜４４１がＴＦＴのゲート電極として機能する。また、４４２はソース配線、４４３は駆動回路内の配線として機能する。
【０１２０】
こうして導電型の制御を目的として図２２（Ｃ）に示すように、それぞれの島状半導体膜に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、４３８〜４４３に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１２１】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体膜を水素化する工程を行う。この工程は熱的に励起された水素により半導体膜のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１２２】
そして、図２３のように、第１の層間絶縁膜４７２を酸化窒化シリコン膜で１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜４７３としてアクリル樹脂膜又はポリイミド樹脂膜を１．８μｍの厚さで形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。
【０１２３】
次に、導電性の金属膜をスパッタ法や真空蒸着法で形成する。これは、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体膜のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さらにＴｉ膜または窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層構造とした。
【０１２４】
そして、駆動回路部において島状半導体膜のソース領域とコンタクトを形成するソース配線４７４〜４７６、ドレイン領域とコンタクトを形成するドレイン配線４７７〜４７９を形成する。
【０１２５】
また、画素部においては、接続電極４８０、ゲート配線４８１、ドレイン電極４８２、電極４９２を形成する。
【０１２６】
接続電極４８０は、ソース配線４８３と第１の半導体膜４８４と電気的に接続する。図示してはいないが、ゲート配線４８１はゲート電極を形成する導電層４８５とコンタクトホールにより電気的に接続する。ドレイン電極４８２は第１の半導体膜４８４のドレイン領域と電気的に接続する。電極４９２は第２の半導体膜４９３と電気的に接続し、第２の半導体膜４９３を保持容量５０５の電極として機能させる。
【０１２７】
次に、図２４に示すように感光性樹脂膜を用いて、フォトリソ工程を行い、０．３２μｍの厚さで、ソース配線４８３の上方に凸部６００を形成する。感光性樹脂膜は、ＪＳＲ社製のＢＰＲ−１０７ＶＬをＰＧＭＥＡ（プロピレングリコールモノメチルエーテルアセテート）で希釈して、粘度を下げた材料を用いる。画素部の上面図では、凸部は細長い長方形のパターンであり、その短軸の幅は４．０μｍとする。
【０１２８】
その後、図２３及び図２４に示すように透明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理により画素電極４９１を形成する。画素電極４９１は、第２の層間絶縁膜４７３上に形成され、画素ＴＦＴのドレイン電極４８２、電極４９２と重なる部分を設け、接続構造を形成している。ここで、凸部の上端部に形成された画素電極４９１の第１の領域６０１の幅が１．０μｍとなるようにする。
【０１２９】
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、ドレイン電極４８２の端面で接触するＡｌとの腐蝕反応を防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【０１３０】
このようにして、透過型の液晶表示装置に対応したアクティブマトリクス基板を完成させることができる。
【０１３１】
以上のようにして、ｎチャネル型ＴＦＴ５０１、ｐチャネル型ＴＦＴ５０２、ｎチャネル型ＴＦＴ５０３を有する駆動回路部と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ（図２３）。
【０１３２】
駆動回路部のｎチャネル型ＴＦＴ５０１はチャネル形成領域４６２、ゲート電極を形成する導電層４３８と重なる第３の不純物領域４４５（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５０（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２３を有している。ｐチャネル型ＴＦＴ５０２にはチャネル形成領域４６３、ゲート電極を形成する導電層４３９と重なる第５の不純物領域４４６、ソース領域またはドレイン領域として機能する第６の不純物領域４５１を有している。ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４６４、ゲート電極を形成する導電層４４０と重なる第３の不純物領域４４７（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５２（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２５を有している。
【０１３３】
画素部の画素ＴＦＴ５０４にはチャネル形成領域４６５、ゲート電極を形成する導電層４８５と重なる第３の不純物領域４４８（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５３（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２６を有している。また、保持容量５０５の一方の電極として機能する半導体膜４９３にはｐ型を付与する不純物元素が添加されている。ゲート電極を形成する導電層４８５とその間の絶縁層（ゲート絶縁膜と同じ層）とで保持容量を形成している。
【０１３４】
図２５の上面図を鎖線Ａ―Ａ’、鎖線Ｂ―Ｂ’で切断した断面が、図２３の鎖線Ａ―Ａ’、鎖線Ｂ―Ｂ’で切断された断面に対応する。図２５の上面図を鎖線Ｃ―Ｃ’で切断した断面が、図２４の鎖線Ｃ―Ｃ’ で切断された断面に対応する。図２５の８０１〜８０５はコンタクトホールである。
【０１３５】
図２５の上面図において、ソース配線の上方に形成された凸部は島状の矩形の形をしている。しかし、互いに隣接する画素の凸部を接続したストライプ状にすることも可能である。
【０１３６】
[実施例２]
実施例１で作製したアクティブマトリクス基板の作製方法の一部を反射型の液晶表示装置に適用することができる。
【０１３７】
まず、実施例１の図２１〜図２２にしたがって工程を進め、図２２（Ｃ）の構造を得る。
【０１３８】
そして、図２７のように、第１の層間絶縁膜４７２を酸化窒化シリコン膜で１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜４７３としてアクリル樹脂膜又はポリイミド膜を１．８μｍの厚さで形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。
【０１３９】
次に、図２８のように、感光性樹脂膜を用いて、フォトリソ工程を行い、０．３２μｍの厚さで、ソース配線４８３の上方に凸部６００を形成する。感光性樹脂膜は、ＪＳＲ社製のＢＰＲ−１０７ＶＬをＰＧＭＥＡ（プロピレングリコールモノメチルエーテルアセテート）で希釈して、粘度を下げた材料を用いる。
【０１４０】
次に、図２７及び図２８のように、導電性の金属膜をスパッタ法や真空蒸着法で形成する。これは、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体膜のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さらにＴｉ膜または窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層構造とした。
【０１４１】
そして、駆動回路部において島状半導体膜のソース領域とコンタクトを形成するソース配線４７４〜４７６、ドレイン領域とコンタクトを形成するドレイン配線４７７〜４７９を形成する。
【０１４２】
また、画素部においては、接続電極４８０、ゲート配線４８１、ドレイン電極４８２を形成する。本実施例においては、ドレイン電極４８２が反射型液晶表示装置の画素電極としての機能を有している。なお、図２８に示すように凸部の上端部と、ドレイン電極４８２が重なり合う。ドレイン電極の第１の領域６０２の幅は１．５μｍとする。
【０１４３】
接続電極４８０は、ソース配線４８３と第１の半導体膜４８４と電気的に接続する。図示してはいないが、ゲート配線４８１はゲート電極を形成する導電層４８５とコンタクトホールにより電気的に接続する。ドレイン電極４８２は第１の半導体膜４８４のドレイン領域と電気的に接続する。かつ、ドレイン電極４８２は第２の半導体膜４９３と電気的に接続し、第２の半導体膜４９３を保持容量５０５の電極として機能させる。
【０１４４】
保持容量については、画素毎に設けられた第２の半導体膜４９３とゲート電極を形成する導電層４８５を電極とする。ゲート絶縁膜４４４は保持容量の誘電体膜として機能する。第２の半導体膜４９３はドレイン電極４８２と同電位になる。ゲート電極を形成する導電層４８５はゲート配線と同電位になる。
【０１４５】
このようにして、反射型の液晶表示装置に対応したアクティブマトリクス基板を完成させることができる。
【０１４６】
以上のようにして、ｎチャネル型ＴＦＴ５０１、ｐチャネル型ＴＦＴ５０２、ｎチャネル型ＴＦＴ５０３を有する駆動回路部と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【０１４７】
駆動回路部のｎチャネル型ＴＦＴ５０１はチャネル形成領域４６２、ゲート電極を形成する導電層４３８と重なる第３の不純物領域４４５（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５０（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２３を有している。ｐチャネル型ＴＦＴ５０２にはチャネル形成領域４６３、ゲート電極を形成する導電層４３９と重なる第５の不純物領域４４６、ソース領域またはドレイン領域として機能する第６の不純物領域４５１を有している。ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４６４、ゲート電極を形成する導電層４４０と重なる第３の不純物領域４４７（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５２（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２５を有している。
【０１４８】
画素部の画素ＴＦＴ５０４にはチャネル形成領域４６５、ゲート電極を形成する導電層４８５と重なる第３の不純物領域４４８（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５３（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２６を有している。また、保持容量５０５の一方の電極として機能する半導体膜４９３にはｐ型を付与する不純物元素が添加されている。ゲート電極を形成する導電層４８５とその間の絶縁層（ゲート絶縁膜と同じ層）とで保持容量を形成している。
【０１４９】
図２９の上面図を鎖線Ｄ―Ｄ’、鎖線Ｅ―Ｅ’で切断した断面が、図２７の鎖線Ｄ―Ｄ’、鎖線Ｅ―Ｅ’で切断された断面に対応する。図２９の上面図を鎖線Ｆ―Ｆ’で切断した断面が、図２８の鎖線Ｆ―Ｆ’で切断された断面に対応する。
【０１５０】
[実施例３]
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図２６を用いる。
【０１５１】
まず、実施例１に従い、アクティブマトリクス基板を得る。図２６は、図２５に示すアクティブマトリクス基板の画素部の上面図を鎖線Ａ−Ａ’、鎖線Ｃ−Ｃ’で切断した断面を図示している。アクティブマトリクス基板には駆動回路部５０６及び画素部５０７が形成されている。
【０１５２】
まず、アクティブマトリクス基板上に配向膜５１２を形成しラビング処理を行う。なお、本実施例では配向膜５１２を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ（図示しない）を所望の位置に形成した。本実施例では、４．０μｍの高さを有する柱状のスペーサを用いた。また、柱状のスペーサに代えて、球状のスペーサ（図示しない）を基板全面に散布してもよい。
【０１５３】
次いで、対向基板５０８を用意する。この対向基板には、着色層、遮光層が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層を設けた。このカラーフィルタと遮光層とを覆う平坦化膜を設けた。次いで、平坦化膜上に透明導電膜からなる対向電極５１０を画素部に形成し、対向基板の全面に配向膜５１１を形成し、ラビング処理を施した。
【０１５４】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５１３で貼り合わせる。シール材５１３にはフィラーが混入されていて、このフィラーと柱状のスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５１４を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５１４には公知の液晶材料を用いれば良い。このようにして図２６に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【０１５５】
以上のようにして作製される液晶表示パネルは各種電子機器の表示部として用いることができる。
【０１５６】
本実施例は、実施例２と組み合わせることも可能である。
【０１５７】
本実施例では、画素電極４９１の端部が０．３２μｍの高さの凸部６００に重なって形成されている。セルギャップが４．０μｍであることから、凸部の高さはセルギャップの８％となる。図９及び図３６のグラフからこの凸部の高さでディスクリネーションおよび光漏れを低減する効果があることがわかる。
【０１５８】
[実施例４]
上記各実施例１乃至３のいずれか一を実施して形成された液晶表示装置は様々な電気光学装置に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を適用できる。
【０１５９】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図３０、図３１及び図３２に示す。
【０１６０】
図３０（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１６１】
図３０（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１６２】
図３０（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明を表示部２２０５に適用できる。
【０１６３】
図３０（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明を表示部２３０２に適用することができる。
【０１６４】
図３０（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明を表示部２４０２に適用することができる。
【０１６５】
図３０（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に適用することができる。
【０１６６】
図３１（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明を投射装置２６０１の一部を構成する液晶表示装置２８０８に適用することができる。
【０１６７】
図３１（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明を投射装置２７０２の一部を構成する液晶表示装置２８０８に適用することができる。
【０１６８】
なお、図３１（Ｃ）は、図３１（Ａ）及び図３１（Ｂ）中における投射装置２６０１、投射装置２７０２の構造の一例を示した図である。投射装置２６０１、投射装置２７０２は、光源光学系２８０１、ミラー２８０２、ミラー２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図３１（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１６９】
また、図３１（Ｄ）は、図３１（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、レンズアレイ２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図３１（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１７０】
ただし、図３１に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置での適用例は図示していない。
【０１７１】
図３２（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を表示部２９０４に適用することができる。
【０１７２】
図３２（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、表示部３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明を表示部３００２、表示部３００３に適用することができる。
【０１７３】
図３２（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明を表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１７４】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜３のどのような組み合わせからなる構成を用いても実現することができる。
【０１７５】
【発明の効果】
本発明によれば、黒レベルを表示するときの液晶表示装置のディスクリネーション及び光漏れといった液晶の配向不良を低減でき、コントラストが高く、視認性の良い液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理を示す断面図。
【図２】 本発明のシミュレーションのモデルを示す断面図。
【図３】 凸部がないときのシミュレーション結果を示す断面図。
【図４】 凸部の高さが０．３μｍでのシミュレーション結果を示す断面図。
【図５】 凸部の高さが０．７μｍでのシミュレーション結果を示す断面図。
【図６】 凸部の高さが１．０μｍでのシミュレーション結果を示す断面図。
【図７】 凸部の高さが１．５μｍでのシミュレーション結果を示す断面図。
【図８】 凸部の高さが３．０μｍでのシミュレーション結果を示す断面図。
【図９】 セルギャップに対する凸部の高さと、光漏れ及びディスクリネーションの幅の関係を示す図。
【図１０】 横方向電界と縦方向電界の定義を示す断面図。
【図１１】 凸部がないときのシミュレーション結果を示す断面図。
【図１２】 凸部に画素電極が重ならないときのシミュレーション結果を示す断面図。
【図１３】 凸部の側部に画素電極があるときのシミュレーション結果を示す断面図。
【図１４】 凸部の側部及び上端部に画素電極があるときのシミュレーション結果を示す断面図。
【図１５】 凸部の側部及び上端部に画素電極があるときのシミュレーション結果を示す断面図。
【図１６】 画素電極の第１の領域の幅と光漏れ及びディスクリネーションの幅の関係を示す図。
【図１７】 本発明の実施形態の一例を示す上面図。
【図１８】 本発明の実施形態の一例を示す上面図。
【図１９】 本発明の実施形態の一例を示す上面図。
【図２０】 本発明の実施形態の一例を示す上面図。
【図２１】 アクティブマトリクス基板の作製工程を示す断面図（実施例１）。
【図２２】 アクティブマトリクス基板の作製工程を示す断面図（実施例１）。
【図２３】 アクティブマトリクス基板の作製工程を示す断面図（実施例１）。
【図２４】 アクティブマトリクス基板の作製工程を示す断面図（実施例１）。
【図２５】 アクティブマトリクス基板の画素部を示す上面図（実施例１）。
【図２６】 液晶表示装置を示す断面図（実施例３）。
【図２７】 アクティブマトリクス基板の作製工程を示す断面図（実施例２）。
【図２８】 アクティブマトリクス基板の作製工程を示す断面図（実施例２）。
【図２９】 アクティブマトリクス基板の画素部を示す上面図（実施例２）。
【図３０】 電子機器の一例を示す図（実施例４）。
【図３１】 電子機器の一例を示す図（実施例４）。
【図３２】 電子機器の一例を示す図（実施例４）。
【図３３】 実験基板の電極及び凸部を示す図。
【図３４】 画素電極の第１の幅による液晶配向の変化を示す図。
【図３５】 凸部がテーパーを有するときの電気力線を示す断面図。
【図３６】 セルギャップに対する凸部の高さと、光漏れ及びディスクリネーションの幅の関係を示す図。
【図３７】 ソースライン反転駆動をするときの画素に印加される電圧の極性を示す図。
Claims (7)
- 第１の基板と、
前記第１の基板上に設けられた薄膜トランジスタと、
前記薄膜トランジスタ上に設けられた層間絶縁膜と、
前記薄膜トランジスタのソース又はドレインの一方と電気的に接続された画素電極と、
前記画素電極下に選択的に設けられた凸部と、
前記第１の基板と対向する第２の基板と、
前記第２の基板上に設けられた対向電極と、を有する液晶表示装置であって、
前記画素電極は、前記凸部の上端部に重なって設けられた第１の領域と、前記凸部の側部に設けられた第２の領域と、前記層間絶縁膜上に設けられた第３の領域と、を有し、
前記第２の基板上に設けられた前記対向電極から前記第３の領域までの距離が３．０μｍ以上４．５μｍ以下のとき、前記凸部の高さが前記距離の４．４％以上１５．６％以下であり、前記第１の領域の幅が０．５μｍ以上であることを特徴とする液晶表示装置。 - 請求項１において、
ソース配線とゲート配線とを有し、
前記凸部は、前記ソース配線と平行になるように配置された第１の凸部と、前記ゲート配線と平行になるように配置された第２の凸部とを有し、
前記第１の凸部の高さは、前記第２の凸部の高さより高く、
ソースライン反転駆動する機能を有することを特徴とする液晶表示装置。 - 請求項２において、
前記第１の凸部の下には、半導体層又は配線が設けられていることを特徴とする液晶表示装置。 - 請求項１乃至請求項３のいずれか一項において、
前記画素電極を複数有し、
前記複数の画素電極のうち隣接する画素電極間の距離は、４．０μｍ以下であることを特徴とする液晶表示装置。 - 薄膜トランジスタとソース配線とゲート配線とを有する素子基板上に、第１の凸部と第２の凸部とを形成し、
前記第１の凸部の上端部及び前記第２の凸部の上端部に重なるように画素電極を形成し、
前記画素電極を形成した後、前記素子基板と対向するように対向基板を形成し、
ソースライン反転駆動を行う機能を有する液晶表示装置の作製方法であって、
前記第１の凸部は、前記ソース配線と平行になるように形成され、
前記第２の凸部は、前記ゲート配線と平行になるように形成され、
前記第１の凸部は、前記素子基板の半導体層又は配線上に形成されることで、前記第２の凸部より高く形成され、
前記対向基板上に設けられた対向電極から前記凸部の下端部までの距離が３．０μｍ以上４．５μｍ以下のとき、前記凸部の高さが前記距離の４．４％以上１５．６％以下であり、前記第１の領域の幅が０．５μｍ以上であることを特徴とする液晶表示装置の作製方法。 - 薄膜トランジスタとソース配線とゲート配線とを有する素子基板上に、第１の凸部と第２の凸部とを形成し、
前記第１の凸部の上端部及び前記第２の凸部の上端部に重なるように画素電極を形成し、
前記画素電極を形成した後、前記素子基板と対向するように対向基板を形成し、
ソースライン反転駆動を行う機能を有する液晶表示装置の作製方法であって、
前記第１の凸部は、前記ソース配線と平行になるように形成され、
前記第２の凸部は、前記ゲート配線と平行になるように形成され、
前記第１の凸部は、有機膜又は無機膜を積層させて形成することで、前記第２の凸部より高く形成され、
前記対向基板上に設けられた対向電極から前記凸部の下端部までの距離が３．０μｍ以上４．５μｍ以下のとき、前記凸部の高さが前記距離の４．４％以上１５．６％以下であり、前記第１の領域の幅が０．５μｍ以上であることを特徴とする液晶表示装置の作製方法。 - 請求項５又は請求項６において、
前記画素電極を複数形成し、
前記複数の画素電極のうち隣接する画素電極間の距離は、４．０μｍ以下であることを特徴とする液晶表示装置の作製方法。
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