JP2935446B2 - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】この発明は多結晶シリコン薄膜を
主要部とする半導体装置に関する。
主要部とする半導体装置に関する。
【０００２】
【従来の技術】例えば高画質大画面液晶テレビや高精細
ＯＡ用液晶表示パネルでは、１０ＭＨｚ程度のクロック
周波数で動作する駆動回路が必要である。このような駆
動回路を半導体装置で構成する場合、対応する電界効果
移動度として５０ｃｍ2／Ｖ・ｓｅｃ程度以上望ましく
は８０ｃｍ2／Ｖ・ｓｅｃ程度以上が必要とされる。と
ころで、このような半導体装置の製造方法には、石英基
板等からなる絶縁基板の上面にアモルファスシリコン薄
膜を堆積し、このアモルファスシリコン薄膜を熱処理等
の固相成長により多結晶化し、これにより得られた多結
晶シリコン薄膜を主要部とする電界効果型薄膜トランジ
スタを製造する方法がある。この場合、熱処理等の固相
成長により多結晶化しているのは、主要部がアモルファ
スシリコン薄膜であるとその電界効果移動度が０．３ｃ
ｍ2／Ｖ・ｓｅｃ程度とかなり低いが、グレインサイズ
を大きくすると電界効果移動度を高くすることができる
ので、グレインサイズをなるべく大きくするためであ
る。
ＯＡ用液晶表示パネルでは、１０ＭＨｚ程度のクロック
周波数で動作する駆動回路が必要である。このような駆
動回路を半導体装置で構成する場合、対応する電界効果
移動度として５０ｃｍ2／Ｖ・ｓｅｃ程度以上望ましく
は８０ｃｍ2／Ｖ・ｓｅｃ程度以上が必要とされる。と
ころで、このような半導体装置の製造方法には、石英基
板等からなる絶縁基板の上面にアモルファスシリコン薄
膜を堆積し、このアモルファスシリコン薄膜を熱処理等
の固相成長により多結晶化し、これにより得られた多結
晶シリコン薄膜を主要部とする電界効果型薄膜トランジ
スタを製造する方法がある。この場合、熱処理等の固相
成長により多結晶化しているのは、主要部がアモルファ
スシリコン薄膜であるとその電界効果移動度が０．３ｃ
ｍ2／Ｖ・ｓｅｃ程度とかなり低いが、グレインサイズ
を大きくすると電界効果移動度を高くすることができる
ので、グレインサイズをなるべく大きくするためであ
る。
【０００３】
【発明が解決しようとする課題】このように、従来で
は、電界効果移動度がグレインサイズと相関があるとの
考えに基づき、熱処理等の固相成長による多結晶化によ
りグレインサイズをなるべく大きくしているが、電界効
果移動度を３０ｃｍ2／Ｖ・ｓｅｃ程度以上にすること
ができないのが現状である。したがって、１０ＭＨｚ程
度のクロック周波数で動作する駆動回路を半導体装置で
作成することができなかった。そこで、本発明者は種々
検討したところ、熱処理等の固相成長による多結晶化で
はグレイン内に多くの結晶欠陥が存在していることによ
り、グレインサイズをただ単に大きくしただけでは電界
効果移動度をある程度以上に高くすることができないと
いうことを見出し、また電界効果移動度がグレインサイ
ズよりも結晶子サイズに強い相関を持つということを見
出した。この発明の目的は、電界効果移動度がグレイン
サイズよりも結晶子サイズに強い相関を持つという考え
に基づき、電界効果移動度を大幅に向上することのでき
る半導体装置を提供することにある。
は、電界効果移動度がグレインサイズと相関があるとの
考えに基づき、熱処理等の固相成長による多結晶化によ
りグレインサイズをなるべく大きくしているが、電界効
果移動度を３０ｃｍ2／Ｖ・ｓｅｃ程度以上にすること
ができないのが現状である。したがって、１０ＭＨｚ程
度のクロック周波数で動作する駆動回路を半導体装置で
作成することができなかった。そこで、本発明者は種々
検討したところ、熱処理等の固相成長による多結晶化で
はグレイン内に多くの結晶欠陥が存在していることによ
り、グレインサイズをただ単に大きくしただけでは電界
効果移動度をある程度以上に高くすることができないと
いうことを見出し、また電界効果移動度がグレインサイ
ズよりも結晶子サイズに強い相関を持つということを見
出した。この発明の目的は、電界効果移動度がグレイン
サイズよりも結晶子サイズに強い相関を持つという考え
に基づき、電界効果移動度を大幅に向上することのでき
る半導体装置を提供することにある。
【０００４】
【課題を解決するための手段】請求項１記載の半導体装
置は、多結晶シリコン薄膜を主要部とする半導体装置に
おいて、前記多結晶シリコン薄膜を構成する各グレイン
の（１１１）面における結晶子サイズの平均値が１８０
ｎｍ以上であり、且つ、前記各グレインの（１１１）
面、（２２０）面および（３１１）面の各結晶子サイズ
が前記多結晶シリコン薄膜の膜厚より大きいことを特徴
とするものである。
置は、多結晶シリコン薄膜を主要部とする半導体装置に
おいて、前記多結晶シリコン薄膜を構成する各グレイン
の（１１１）面における結晶子サイズの平均値が１８０
ｎｍ以上であり、且つ、前記各グレインの（１１１）
面、（２２０）面および（３１１）面の各結晶子サイズ
が前記多結晶シリコン薄膜の膜厚より大きいことを特徴
とするものである。
【０００５】
【作用】請求項１記載の発明によれば、多結晶シリコン
薄膜の（１１１）面における結晶子サイズの平均値が１
８０ｎｍ（測定値）以上であると、電界効果移動度とし
て８０ｃｍ2／Ｖ・ｓｅｃ程度を得ることができ、した
がって電界効果移動度を大幅に向上することができる。
請求項４記載の発明によれば、多結晶シリコン薄膜の結
晶子サイズが少なくとも該多結晶シリコン薄膜の膜厚よ
りも大きいことが保証されるので、やはり電界効果移動
度を大幅に向上することができる。
薄膜の（１１１）面における結晶子サイズの平均値が１
８０ｎｍ（測定値）以上であると、電界効果移動度とし
て８０ｃｍ2／Ｖ・ｓｅｃ程度を得ることができ、した
がって電界効果移動度を大幅に向上することができる。
請求項４記載の発明によれば、多結晶シリコン薄膜の結
晶子サイズが少なくとも該多結晶シリコン薄膜の膜厚よ
りも大きいことが保証されるので、やはり電界効果移動
度を大幅に向上することができる。
【０００６】
【実施例】図１〜図６はそれぞれこの発明の一実施例に
おける薄膜トランジスタの各製造工程を示したものであ
る。そこで、これらの図を順に参照しながら、半導体装
置の構造についてその製造方法と併せ説明する。
おける薄膜トランジスタの各製造工程を示したものであ
る。そこで、これらの図を順に参照しながら、半導体装
置の構造についてその製造方法と併せ説明する。
【０００７】まず、図１に示すように、石英基板等から
なる絶縁基板１の上面に基板温度５５０℃程度でＬＰＣ
ＶＤによりアモルファスシリコン薄膜２を堆積する。次
に、図２に示すように、ＸｅＣｌエキシマレーザを照射
し、アモルファスシリコン薄膜２を液相成長により多結
晶化させて多結晶シリコン薄膜３とする。この状態にお
ける多結晶シリコン薄膜３の結晶構造については後で説
明する。次に、図３に示すように、多結晶シリコン薄膜
３のソース・ドレイン形成領域４以外の領域に対応する
部分の上面にフォトレジスト膜５をパターン形成する。
次に、このフォトレジスト膜５をマスクとして多結晶シ
リコン薄膜３のソース・ドレイン形成領域４にボロンイ
オン等の不純物を注入して不純物注入領域６を形成す
る。この後、フォトレジスト膜５を除去する。次に、図
４に示すように、ＸｅＣｌエキシマレーザを再び照射
し、不純物注入領域６を活性化させる。次に、図５に示
すように、素子分離により、不要な部分の多結晶シリコ
ン薄膜３を除去する。この状態では、多結晶シリコン薄
膜３の中央部はチャネル領域３ａとされ、その両側は活
性化不純物領域からなるソース・ドレイン領域３ｂとさ
れている。次に、図６に示すように、全表面に酸化シリ
コン膜等からなるゲート絶縁膜７を形成する。次に、チ
ャネル領域３ａに対応する部分のゲート絶縁膜７の上面
にクロム等からなるゲート電極８をパターン形成する。
次に、全表面に窒化シリコン等からなる層間絶縁膜９を
形成する。次に、ソース・ドレイン領域３ｂに対応する
部分の層間絶縁膜９およびゲート絶縁膜７にコンタクト
ホール１０を形成する。次に、コンタクトホール１０を
介してソース・ドレイン領域３ｂと接続されるアルミニ
ウム等からなるソース・ドレイン電極１１を層間絶縁膜
９の上面にパターン形成する。かくして、コプラナ型の
電界効果型薄膜トランジスタが製造される。
なる絶縁基板１の上面に基板温度５５０℃程度でＬＰＣ
ＶＤによりアモルファスシリコン薄膜２を堆積する。次
に、図２に示すように、ＸｅＣｌエキシマレーザを照射
し、アモルファスシリコン薄膜２を液相成長により多結
晶化させて多結晶シリコン薄膜３とする。この状態にお
ける多結晶シリコン薄膜３の結晶構造については後で説
明する。次に、図３に示すように、多結晶シリコン薄膜
３のソース・ドレイン形成領域４以外の領域に対応する
部分の上面にフォトレジスト膜５をパターン形成する。
次に、このフォトレジスト膜５をマスクとして多結晶シ
リコン薄膜３のソース・ドレイン形成領域４にボロンイ
オン等の不純物を注入して不純物注入領域６を形成す
る。この後、フォトレジスト膜５を除去する。次に、図
４に示すように、ＸｅＣｌエキシマレーザを再び照射
し、不純物注入領域６を活性化させる。次に、図５に示
すように、素子分離により、不要な部分の多結晶シリコ
ン薄膜３を除去する。この状態では、多結晶シリコン薄
膜３の中央部はチャネル領域３ａとされ、その両側は活
性化不純物領域からなるソース・ドレイン領域３ｂとさ
れている。次に、図６に示すように、全表面に酸化シリ
コン膜等からなるゲート絶縁膜７を形成する。次に、チ
ャネル領域３ａに対応する部分のゲート絶縁膜７の上面
にクロム等からなるゲート電極８をパターン形成する。
次に、全表面に窒化シリコン等からなる層間絶縁膜９を
形成する。次に、ソース・ドレイン領域３ｂに対応する
部分の層間絶縁膜９およびゲート絶縁膜７にコンタクト
ホール１０を形成する。次に、コンタクトホール１０を
介してソース・ドレイン領域３ｂと接続されるアルミニ
ウム等からなるソース・ドレイン電極１１を層間絶縁膜
９の上面にパターン形成する。かくして、コプラナ型の
電界効果型薄膜トランジスタが製造される。
【０００８】次に、図２に示す状態における多結晶シリ
コン薄膜３の結晶構造について次の表１を参照しながら
説明する。
コン薄膜３の結晶構造について次の表１を参照しながら
説明する。
【表１】
【０００９】表１に示すように、本実施例品として、石
英基板の上面にＬＰＣＶＤによりアモルファスシリコン
薄膜を膜厚５００Å程度に堆積し、基板温度２５０℃程
度でＸｅＣｌエキシマレーザをエネルギ密度３００ｍＪ
／ｃｍ2程度で２回照射し、アモルファスシリコン薄膜
を液相成長により多結晶化させて多結晶シリコン薄膜と
したものを用意した。また、本実施例品と比較するため
に、従来品として、石英基板の上面にＬＰＣＶＤにより
アモルファスシリコン薄膜を膜厚５００Å程度に堆積
し、窒素雰囲気中において６００℃程度の温度下で４８
時間熱処理を行い、アモルファスシリコン薄膜を固相成
長により多結晶化させて多結晶シリコン薄膜としたもの
を用意した。
英基板の上面にＬＰＣＶＤによりアモルファスシリコン
薄膜を膜厚５００Å程度に堆積し、基板温度２５０℃程
度でＸｅＣｌエキシマレーザをエネルギ密度３００ｍＪ
／ｃｍ2程度で２回照射し、アモルファスシリコン薄膜
を液相成長により多結晶化させて多結晶シリコン薄膜と
したものを用意した。また、本実施例品と比較するため
に、従来品として、石英基板の上面にＬＰＣＶＤにより
アモルファスシリコン薄膜を膜厚５００Å程度に堆積
し、窒素雰囲気中において６００℃程度の温度下で４８
時間熱処理を行い、アモルファスシリコン薄膜を固相成
長により多結晶化させて多結晶シリコン薄膜としたもの
を用意した。
【００１０】そして、ＴＥＭ（透過電子顕微鏡法）およ
びＸＤ（Ｘ線解析法）による結晶構造解析を行った。ま
ず、ＴＥＭとしてＪＥＯＬ製のＪＥＭ−２０１０（加速
電圧２００ｋＶ、倍率５０万倍〜１５０万倍）を用いて
グレインサイズを観察したところ、本実施例品では２４
６ｎｍであるのに対し、従来品では１．２μｍと約５倍
程度大きかった。ここで、グレインサイズとは、多結晶
シリコン薄膜を真上から見たときのサイズで、例えば図
７に示すように、グレインの長軸方向の長さａと短軸方
向の長さｂの平均値ｃ＝（ａ＋ｂ）／２の全平均値のこ
とをいうが、具体的には３０箇所の測定値の平均値を求
めた。
びＸＤ（Ｘ線解析法）による結晶構造解析を行った。ま
ず、ＴＥＭとしてＪＥＯＬ製のＪＥＭ−２０１０（加速
電圧２００ｋＶ、倍率５０万倍〜１５０万倍）を用いて
グレインサイズを観察したところ、本実施例品では２４
６ｎｍであるのに対し、従来品では１．２μｍと約５倍
程度大きかった。ここで、グレインサイズとは、多結晶
シリコン薄膜を真上から見たときのサイズで、例えば図
７に示すように、グレインの長軸方向の長さａと短軸方
向の長さｂの平均値ｃ＝（ａ＋ｂ）／２の全平均値のこ
とをいうが、具体的には３０箇所の測定値の平均値を求
めた。
【００１１】一方、ＸＤによる結晶子サイズの測定は、
図８に示すように、θ′＝１°の低角度入射法による回
折強度検出により行った。使用した装置は理学電気製の
ＲＵ−２００型（線源ＣｕＫα、最大出力１２ｋＷ）で
ある。この場合、入射Ｘ線強度５０ｋＶ、１８０ｍＡで
各ピーク面すなわち（１１１）面、（２２０）面および
（３１１）面を中心に±１．５°の範囲内において０．
０１°のステップで２秒間ずつのステップスキャンによ
り３回（合計３０分）ずつの測定を行った。結晶子サイ
ズはピークの半価幅から次のシェラーの式を用いて求め
た。 Ｄhkl＝λ／（Ｂ・ｃｏｓθＢ） ただし、Ｄhklは（ｈｋｌ）面に垂直な方向の結晶子サ
イズ、λはＸ線の波長、Ｂは半価幅、θＢはブラッグ角
である。この結果、３回ずつの測定による結晶子サイズ
の平均値は、表１に示すように、従来品の場合（１１
１）面で３７ｎｍ、（２２０）面で２３ｎｍ、（３１
１）面で３６ｎｍであるのに対し、本実施例品の場合
（１１１）面で２０２ｎｍ、（２２０）面で１４４ｎ
ｍ、（３１１）面で１０３ｎｍとかなり大きかった。
図８に示すように、θ′＝１°の低角度入射法による回
折強度検出により行った。使用した装置は理学電気製の
ＲＵ−２００型（線源ＣｕＫα、最大出力１２ｋＷ）で
ある。この場合、入射Ｘ線強度５０ｋＶ、１８０ｍＡで
各ピーク面すなわち（１１１）面、（２２０）面および
（３１１）面を中心に±１．５°の範囲内において０．
０１°のステップで２秒間ずつのステップスキャンによ
り３回（合計３０分）ずつの測定を行った。結晶子サイ
ズはピークの半価幅から次のシェラーの式を用いて求め
た。 Ｄhkl＝λ／（Ｂ・ｃｏｓθＢ） ただし、Ｄhklは（ｈｋｌ）面に垂直な方向の結晶子サ
イズ、λはＸ線の波長、Ｂは半価幅、θＢはブラッグ角
である。この結果、３回ずつの測定による結晶子サイズ
の平均値は、表１に示すように、従来品の場合（１１
１）面で３７ｎｍ、（２２０）面で２３ｎｍ、（３１
１）面で３６ｎｍであるのに対し、本実施例品の場合
（１１１）面で２０２ｎｍ、（２２０）面で１４４ｎ
ｍ、（３１１）面で１０３ｎｍとかなり大きかった。
【００１２】そして、本実施例品および従来品によって
図６に示すようなコプラナ型の電界効果型薄膜トランジ
スタを作成し、電界効果移動度を測定したところ、表１
に示すように、従来品型薄膜トランジスタでは３０ｃｍ
2／Ｖ・ｓｅｃ程度であるのに対し、本実施例品型薄膜
トランジスタでは９０ｃｍ2／Ｖ・ｓｅｃ程度と約３倍
であることが確認された。これは、電界効果移動度がグ
レインサイズよりも結晶子サイズに強い相関を持つこと
を示す。その理由は、グレインサイズが大きいが結晶子
サイズが小さいとグレイン内に多くの結晶欠陥が存在す
るのに対し、グレインサイズが小さいが結晶子サイズが
大きいとグレイン内に存在する結晶欠陥が少なくなり、
結晶子サイズがグレイン内の完全に単結晶化した部分の
大きさを与えるものと思われる。
図６に示すようなコプラナ型の電界効果型薄膜トランジ
スタを作成し、電界効果移動度を測定したところ、表１
に示すように、従来品型薄膜トランジスタでは３０ｃｍ
2／Ｖ・ｓｅｃ程度であるのに対し、本実施例品型薄膜
トランジスタでは９０ｃｍ2／Ｖ・ｓｅｃ程度と約３倍
であることが確認された。これは、電界効果移動度がグ
レインサイズよりも結晶子サイズに強い相関を持つこと
を示す。その理由は、グレインサイズが大きいが結晶子
サイズが小さいとグレイン内に多くの結晶欠陥が存在す
るのに対し、グレインサイズが小さいが結晶子サイズが
大きいとグレイン内に存在する結晶欠陥が少なくなり、
結晶子サイズがグレイン内の完全に単結晶化した部分の
大きさを与えるものと思われる。
【００１３】このことを確認するために、本実施例品と
して多数の試料について同様の測定を行ったところ、図
９（Ａ）、（Ｂ）および図１０に示すような結果が得ら
れた。この場合、表１に示す試料はＬＰＣＶＤにより５
００Åの厚さに堆積したアモルファスシリコンを用いた
ものであったが、図９（Ａ）、（Ｂ）および図１０に示
すもののなかにはプラズマＣＶＤを用いたり、厚さを変
えた（５００〜３０００Å）試料が混在している。図９
（Ａ）はグレインサイズと電界効果移動度との関係を示
したものであり、図９（Ｂ）は（１１１）面における結
晶子サイズと電界効果移動度との関係を示したものであ
る。図１０はグレインサイズと（１１１）面における結
晶子サイズとの関係を示したものである。低角度入射法
で測定した結晶子サイズは補正をする必要があるが、各
図における結晶子サイズはシェラーの式より算出した数
値である。図９（Ａ）によるとグレインサイズと電界効
果移動度との間には相関関係が成立することが認められ
る。また、図９（Ｂ）によると（１１１）面における結
晶子サイズと電界効果移動度との間には相関関係が成立
することが認められる。これらの相関関係が成立する条
件は図１０によって理解される。。図１０において４５
°に傾斜して描かれた破線は結晶子サイズとグレインサ
イズが１対１である特性を示すものであるが、この図に
おいて両者は大変近似した値であることが認められる。
前述した如く、結晶子サイズは補正なしの値であり、こ
れに補正値を加味してみると、結晶子サイズとグレイン
サイズがほぼ同じであることが確認された。
して多数の試料について同様の測定を行ったところ、図
９（Ａ）、（Ｂ）および図１０に示すような結果が得ら
れた。この場合、表１に示す試料はＬＰＣＶＤにより５
００Åの厚さに堆積したアモルファスシリコンを用いた
ものであったが、図９（Ａ）、（Ｂ）および図１０に示
すもののなかにはプラズマＣＶＤを用いたり、厚さを変
えた（５００〜３０００Å）試料が混在している。図９
（Ａ）はグレインサイズと電界効果移動度との関係を示
したものであり、図９（Ｂ）は（１１１）面における結
晶子サイズと電界効果移動度との関係を示したものであ
る。図１０はグレインサイズと（１１１）面における結
晶子サイズとの関係を示したものである。低角度入射法
で測定した結晶子サイズは補正をする必要があるが、各
図における結晶子サイズはシェラーの式より算出した数
値である。図９（Ａ）によるとグレインサイズと電界効
果移動度との間には相関関係が成立することが認められ
る。また、図９（Ｂ）によると（１１１）面における結
晶子サイズと電界効果移動度との間には相関関係が成立
することが認められる。これらの相関関係が成立する条
件は図１０によって理解される。。図１０において４５
°に傾斜して描かれた破線は結晶子サイズとグレインサ
イズが１対１である特性を示すものであるが、この図に
おいて両者は大変近似した値であることが認められる。
前述した如く、結晶子サイズは補正なしの値であり、こ
れに補正値を加味してみると、結晶子サイズとグレイン
サイズがほぼ同じであることが確認された。
【００１４】また、これらの図から、電界効果移動度が
８０ｃｍ2／Ｖ・ｓｅｃ程度を示す多結晶シリコン薄膜
の結晶構造では、グレインサイズは２００ｎｍ程度であ
り、（１１１）面における結晶子サイズは１８０ｎｍ程
度であることが明らかである。この場合、結晶子サイズ
はグレイン内の完全に単結晶化した部分の大きさを与え
るものであるから、電界効果移動度として８０ｃｍ2／
Ｖ・ｓｅｃ程度を得るのに必要な条件は、（１１１）面
における結晶子サイズが１８０ｎｍ（測定値）以上であ
ればよい。この結果、電界効果移動度が８０ｃｍ2／Ｖ
・ｓｅｃ程度の電界効果型薄膜トランジスタを得ること
ができ、したがって１０ＭＨｚ程度のクロック周波数で
動作する駆動回路を半導体装置で作成することができ
る。ところで、従来から、電界効果移動度はグレインサ
イズの大きさに比例して大きくなるといわれていたが、
結晶子サイズを考慮しないこの従来の考え方は誤りであ
るといわざるを得ない。
８０ｃｍ2／Ｖ・ｓｅｃ程度を示す多結晶シリコン薄膜
の結晶構造では、グレインサイズは２００ｎｍ程度であ
り、（１１１）面における結晶子サイズは１８０ｎｍ程
度であることが明らかである。この場合、結晶子サイズ
はグレイン内の完全に単結晶化した部分の大きさを与え
るものであるから、電界効果移動度として８０ｃｍ2／
Ｖ・ｓｅｃ程度を得るのに必要な条件は、（１１１）面
における結晶子サイズが１８０ｎｍ（測定値）以上であ
ればよい。この結果、電界効果移動度が８０ｃｍ2／Ｖ
・ｓｅｃ程度の電界効果型薄膜トランジスタを得ること
ができ、したがって１０ＭＨｚ程度のクロック周波数で
動作する駆動回路を半導体装置で作成することができ
る。ところで、従来から、電界効果移動度はグレインサ
イズの大きさに比例して大きくなるといわれていたが、
結晶子サイズを考慮しないこの従来の考え方は誤りであ
るといわざるを得ない。
【００１５】さらに、表１によると、本実施例品の場
合、（１１１）面、（２２０）面および（３１１）面の
各結晶子サイズが２０２ｎｍ、１４４ｎｍおよび１０３
ｎｍであって、すべて多結晶シリコン薄膜の膜厚５００
Åよりも大きくなっている。これに対し、従来品では結
晶子サイズは最大ピーク面である（１１１）面でも３７
ｎｍと多結晶シリコン薄膜の膜厚５００Åよりも小さ
い。このことから、多結晶シリコン薄膜の結晶子サイズ
を該多結晶シリコン薄膜の膜厚よりも大きくすると、電
界効果移動度を従来よりも大幅に向上することができる
ことが明確となった。本実施例の場合、多結晶シリコン
薄膜の膜厚を５００〜３０００Åとしたので、電界効果
移動度は最低でも５０ｃｍ2／Ｖ・ｓｅｃが保証される
ことになる。
合、（１１１）面、（２２０）面および（３１１）面の
各結晶子サイズが２０２ｎｍ、１４４ｎｍおよび１０３
ｎｍであって、すべて多結晶シリコン薄膜の膜厚５００
Åよりも大きくなっている。これに対し、従来品では結
晶子サイズは最大ピーク面である（１１１）面でも３７
ｎｍと多結晶シリコン薄膜の膜厚５００Åよりも小さ
い。このことから、多結晶シリコン薄膜の結晶子サイズ
を該多結晶シリコン薄膜の膜厚よりも大きくすると、電
界効果移動度を従来よりも大幅に向上することができる
ことが明確となった。本実施例の場合、多結晶シリコン
薄膜の膜厚を５００〜３０００Åとしたので、電界効果
移動度は最低でも５０ｃｍ2／Ｖ・ｓｅｃが保証される
ことになる。
【００１６】なお、上述の電界効果移動度の向上に関し
ては、各種の試料から、絶縁基板上へのアモルファスシ
リコン薄膜の形成方法とは関係がないことが確認されて
いる。この場合、図２に示す状態における多結晶シリコ
ン薄膜３の結晶構造は製造プロセスの初期段階で調べる
ことができるものであり従来の如く電界効果型薄膜トラ
ンジスタを完成した上で電界効果移動度を測定する方法
に較べて、早期に良・不良を判定することが可能となる
から、開発期間の短縮や量産時の歩留りの低下にも大変
な効果を奏する。
ては、各種の試料から、絶縁基板上へのアモルファスシ
リコン薄膜の形成方法とは関係がないことが確認されて
いる。この場合、図２に示す状態における多結晶シリコ
ン薄膜３の結晶構造は製造プロセスの初期段階で調べる
ことができるものであり従来の如く電界効果型薄膜トラ
ンジスタを完成した上で電界効果移動度を測定する方法
に較べて、早期に良・不良を判定することが可能となる
から、開発期間の短縮や量産時の歩留りの低下にも大変
な効果を奏する。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、電界効果移動度を大幅に向上することができ、ひい
ては１０ＭＨｚ程度のクロック周波数で動作する駆動回
路を半導体装置で作成することができる。
ば、電界効果移動度を大幅に向上することができ、ひい
ては１０ＭＨｚ程度のクロック周波数で動作する駆動回
路を半導体装置で作成することができる。
【図１】この発明の一実施例における薄膜トランジスタ
の製造に際し、絶縁基板の上面にアモルファスシリコン
薄膜を堆積した状態の断面図。
の製造に際し、絶縁基板の上面にアモルファスシリコン
薄膜を堆積した状態の断面図。
【図２】同薄膜トランジスタの製造に際し、ＸｅＣｌエ
キシマレーザを照射することにより、アモルファスシリ
コン薄膜を多結晶化した状態の断面図。
キシマレーザを照射することにより、アモルファスシリ
コン薄膜を多結晶化した状態の断面図。
【図３】同薄膜トランジスタの製造に際し、多結晶シリ
コン薄膜のソース・ドレイン形成領域に不純物を注入し
た状態の断面図。
コン薄膜のソース・ドレイン形成領域に不純物を注入し
た状態の断面図。
【図４】同薄膜トランジスタの製造に際し、ＸｅＣｌエ
キシマレーザを再び照射することにより、不純物注入領
域を活性化した状態の断面図。
キシマレーザを再び照射することにより、不純物注入領
域を活性化した状態の断面図。
【図５】同薄膜トランジスタの製造に際し、素子分離に
より、不要な部分の多結晶シリコン薄膜を除去した状態
の断面図。
より、不要な部分の多結晶シリコン薄膜を除去した状態
の断面図。
【図６】同薄膜トランジスタの製造に際し、ゲート絶縁
膜、ゲート電極、層間絶縁膜、コンタクトホールおよび
ソース・ドレイン電極を形成した状態の断面図。
膜、ゲート電極、層間絶縁膜、コンタクトホールおよび
ソース・ドレイン電極を形成した状態の断面図。
【図７】グレインサイズを説明するために示す図。
【図８】ＸＤによる結晶構造解析を説明するために示す
図。
図。
【図９】（Ａ）はグレインサイズと電界効果移動度との
関係を示す図、（Ｂ）は（１１１）面における結晶子サ
イズと電界効果移動度との関係を示す図。
関係を示す図、（Ｂ）は（１１１）面における結晶子サ
イズと電界効果移動度との関係を示す図。
【図１０】グレインサイズと（１１１）面における結晶
子サイズとの関係を示す図。
子サイズとの関係を示す図。
１ 絶縁基板 ２ アモルファスシリコン薄膜 ３ 多結晶シリコン薄膜
Claims (4)
- 【請求項１】 多結晶シリコン薄膜を主要部とする半導
体装置において、前記多結晶シリコン薄膜を構成する各
グレインの（１１１）面における結晶子サイズの平均値
が１８０ｎｍ以上であり、且つ、前記各グレインの（１
１１）面、（２２０）面および（３１１）面の各結晶子
サイズが前記多結晶シリコン薄膜の膜厚より大きいこと
を特徴とする半導体装置。 - 【請求項２】 前記各グレインの（１１１）面における
結晶子サイズの平均値は３００ｎｍ以下であることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 前記各グレインのグレインサイズの長軸
方向の長さａと短軸方向のｂの平均値ｃ＝（ａ＋ｂ）／
２の全平均値が２００ｎｍ以上であることを特徴とする
請求項１記載の半導体装置。 - 【請求項４】 前記各グレインの（１１１）面における
結晶子サイズの平均値が前記各グレインのグレインサイ
ズの平均値の８０％程度以上であることを特徴とする請
求項１記載の半導体装置。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075921A JP2935446B2 (ja) | 1992-02-28 | 1992-02-28 | 半導体装置 |
| KR1019930002385A KR970004844B1 (ko) | 1992-02-28 | 1993-02-20 | 반도체 장치 |
| CA002090096A CA2090096C (en) | 1992-02-28 | 1993-02-22 | Semiconductor device having polysilicon thin-film |
| US08/021,333 US5949091A (en) | 1992-02-28 | 1993-02-23 | Semiconductor device having polysilicon thin-film |
| TW084217964U TW335216U (en) | 1992-02-28 | 1993-02-25 | Film semiconductor device |
| SG1996004011A SG55060A1 (en) | 1992-02-28 | 1993-02-26 | Polysilicon thin film semiconductor device |
| CN93101559A CN1026041C (zh) | 1992-02-28 | 1993-02-26 | 具有多晶硅薄膜的半导体器件 |
| DE69333592T DE69333592T2 (de) | 1992-02-28 | 1993-02-26 | Methode zur Herstellung eines Dünnschicht-Transistors aus Polysilizium |
| EP93103140A EP0558075B1 (en) | 1992-02-28 | 1993-02-26 | Method for fabricating a polysilicon thin film transistor |
| US08/752,062 US5904550A (en) | 1992-02-28 | 1996-11-19 | Method of producing a semiconductor device |
| US08/851,404 US5877526A (en) | 1992-02-28 | 1997-05-05 | Semiconductor device having polysilicon thin-film |
| HK98114686A HK1013521A1 (en) | 1992-02-28 | 1998-12-22 | Method for fabricating a polysilicon thin film transistor. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075921A JP2935446B2 (ja) | 1992-02-28 | 1992-02-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243576A JPH05243576A (ja) | 1993-09-21 |
| JP2935446B2 true JP2935446B2 (ja) | 1999-08-16 |
Family
ID=13590260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4075921A Expired - Lifetime JP2935446B2 (ja) | 1992-02-28 | 1992-02-28 | 半導体装置 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US5949091A (ja) |
| EP (1) | EP0558075B1 (ja) |
| JP (1) | JP2935446B2 (ja) |
| KR (1) | KR970004844B1 (ja) |
| CN (1) | CN1026041C (ja) |
| CA (1) | CA2090096C (ja) |
| DE (1) | DE69333592T2 (ja) |
| HK (1) | HK1013521A1 (ja) |
| SG (1) | SG55060A1 (ja) |
| TW (1) | TW335216U (ja) |
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|---|---|---|---|---|
| TW264575B (ja) | 1993-10-29 | 1995-12-01 | Handotai Energy Kenkyusho Kk | |
| US6059873A (en) | 1994-05-30 | 2000-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Optical processing method with control of the illumination energy of laser light |
| US6100119A (en) * | 1995-08-31 | 2000-08-08 | Lg Electronics Inc. | Thin film transistor and method for fabricating the same |
| JPH11145056A (ja) * | 1997-11-07 | 1999-05-28 | Sony Corp | 半導体材料 |
| JP2000208771A (ja) * | 1999-01-11 | 2000-07-28 | Hitachi Ltd | 半導体装置、液晶表示装置およびこれらの製造方法 |
| JP4437570B2 (ja) * | 1999-07-12 | 2010-03-24 | 株式会社ルネサステクノロジ | 半導体装置及び半導体装置の製造方法 |
| US6229611B1 (en) * | 1999-09-20 | 2001-05-08 | United Microelectronics Corp. | Method of detecting a transparent quartz wafer in a semiconductor equipment |
| JP4045731B2 (ja) * | 2000-09-25 | 2008-02-13 | 株式会社日立製作所 | 薄膜半導体素子の製造方法 |
| JP6941473B2 (ja) * | 2017-04-26 | 2021-09-29 | 株式会社日本製鋼所 | ディスプレイの製造方法、ディスプレイ及び液晶テレビ |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194517A (en) * | 1981-05-27 | 1982-11-30 | Toshiba Corp | Manufacture of semiconductor crystal film |
| JPH0620122B2 (ja) * | 1982-01-19 | 1994-03-16 | キヤノン株式会社 | 半導体素子 |
| US4649624A (en) * | 1983-10-03 | 1987-03-17 | The United States Of America As Represented By The Secretary Of The Navy | Fabrication of semiconductor devices in recrystallized semiconductor films on electrooptic substrates |
| CA1239706A (en) * | 1984-11-26 | 1988-07-26 | Hisao Hayashi | Method of forming a thin semiconductor film |
| JPS63292618A (ja) * | 1987-05-26 | 1988-11-29 | Nec Corp | Ｓｏｉ基板の製造方法 |
| JP2880175B2 (ja) * | 1988-11-30 | 1999-04-05 | 株式会社日立製作所 | レーザアニール方法及び薄膜半導体装置 |
| US5200630A (en) * | 1989-04-13 | 1993-04-06 | Sanyo Electric Co., Ltd. | Semiconductor device |
| JP2655924B2 (ja) * | 1990-02-19 | 1997-09-24 | キヤノン株式会社 | 多結晶半導体薄膜形成方法 |
| JP2973492B2 (ja) * | 1990-08-22 | 1999-11-08 | ソニー株式会社 | 半導体薄膜の結晶化方法 |
| EP0499979A3 (en) * | 1991-02-16 | 1993-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
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| JPH04311038A (ja) * | 1991-04-09 | 1992-11-02 | Toshiba Corp | 薄膜トランジスタの製造方法 |
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- 1992-02-28 JP JP4075921A patent/JP2935446B2/ja not_active Expired - Lifetime
-
1993
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- 1993-02-23 US US08/021,333 patent/US5949091A/en not_active Expired - Lifetime
- 1993-02-25 TW TW084217964U patent/TW335216U/zh unknown
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- 1993-02-26 SG SG1996004011A patent/SG55060A1/en unknown
- 1993-02-26 DE DE69333592T patent/DE69333592T2/de not_active Expired - Lifetime
- 1993-02-26 EP EP93103140A patent/EP0558075B1/en not_active Expired - Lifetime
-
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