KR101425332B1 - Uv 처리를 사용하는 탄소 함유 로우-k 유전율 복구 - Google Patents

Uv 처리를 사용하는 탄소 함유 로우-k 유전율 복구 Download PDF

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Abstract

탄소 함유 로우-k 유전체의 자외선 (UV) 처리를 위한 방법 및 연관된 장치는 프로세스 유도 손상 리페어를 가능하게 한다. 본 발명의 방법들은 프로세싱, 프리-금속화, 포스트-평탄화, 또는 양자 모두 동안 손상된 유전체의 손실된 로우-k 특성을 복구하기 위해 다마신 프로세싱의 콘텍스트에서 특히 적용가능하다. UV 처리들은 제약된 UV 스펙트럼 프로파일 및/또는 케미컬 실릴화제, 또는 양자 모두에의 대상 로우-k 유전체의 노출을 포함할 수 있다.

Description

UV 처리를 사용하는 탄소 함유 로우-K 유전율 복구{CARBON CONTAINING LOW-K DIELECTRIC CONSTANT RECOVERY USING UV TREATMENT}
본 발명은 여러 애플리케이션들에서 사용하기 위한 반도체 프로세싱에서의 저 유전율 층들에 관한 것이다. 특히, 본 발명은 예를 들어 다마신 프로세싱에서 저 유전율 유전체 재료들의 프로세스-유도 손상의 리페어를 위한 처리에 관한 것이다.
본 발명은 반도체 프로세싱, 특히 예를 들어 다마신 프로세싱에서 저 유전율 유전체 재료들의 프로세스-유도 손상의 리페어에 관한 것이다.
저 유전율 (로우-k) 절연 재료들은 감소된 피쳐 사이즈들 및 고성능 요건들을 다루기 위해 반도체 디바이스들 내로 집적되어 왔다. 이들 로우-k 유전체들은 이전 세대 유전체 재료들보다 기계적으로 더 약하다. 로우-k 유전체 재료의 본래적으로 약한 특성은 하류의 전자 패키징 프로세스들 및 재료 양립가능성에 대한 상당한 도전들을 부과할 수 있다.
로우-k 재료들은 정의에 의해 3.9 인 SiO2 의 유전율보다 더 낮은 유전율 ("k") 을 갖는 반도체급 절연 재료들이다. 로우-k 재료들의 여러 타입들은 약 3.8-3.6 (예를 들어, 플루오로실리케이트 글래스 (FSG)) 으로부터 약 3.2 (예를 들어, 탄소 도핑된 옥사이드 (CDO)) 미만까지, 2.2 (예를 들어, 스핀온 글래스 (SOG)) 만큼 낮거나 심지어 그 이하까지의 범의 유전율들을 가질 수 있고, "울트라 로우-k" (ULK) 및 "익스트림 울트라 로우-k"(EKL) 로 지칭되는 로우-k 유전체들을 포함한다. 본 발명의 일 양태로서 여기에 기술된 많은 CDO 로우-k 구현들에서, 적합한 탄소 함유 로우-k 재료들은 약 2.7 이하의 유전율을 갖는다. 집적 회로들 상의 디바이스들의 사이즈를 더욱 감소시키기 위해, 인접한 금속 라인들 간의 용량성 커플링을 감소시키기 위해 낮은 저항율을 갖는 도전 재료들 및 낮은 유전율들을 갖는 절연체들을 사용하는 것이 필요하게 되었다. 로우-k 재료들은 디바이스 성능을 향상시키고 디바이스 스케일링을 허용하기 위해 디바이스들 내로 집적되고 있다.
로우-k 재료들은 SiO2 와 같은 표준 절연 재료들보다 덜 조밀하다. 이러한 낮은 밀도는 프로세스 집적화 및 재료 호환성 문제들을 도입한다. 로우-k 막의 무결성을 유지하고, 그것을 적절히 집적하며, 필요한 박리, 세정, 및 컨디셔닝을 수행하는 것 사이의 균형을 달성하는 것이 문제가 되고 있다. 패터닝 프로세스들 (에칭, 박리, 성막, 및 세정) 은 또한 탄소 함유 로우-k 재료들, 특히 SiOC 기반 로우-k 재료들의 무결성에 상당한 영향을 미칠 수 있다.
탄소 함유 로우-k 재료들에 그들의 바람직한 낮은 유전율들을 제공하는 특성들은 상당한 집적도 도전들을 초래하고 있는 것과 동일한 특성들이다. 탄소 함유 로우-k 재료들은 (예를 들어, 탄소의 첨가로부터) 비극성 공유 결합들의 통합 및 막 밀도를 감소시키기 위한 다공성의 도입을 통해 더 낮은 유전율들을 달성한다. 다공성의 도입 또는 Si-CH3 와 같은 단자 결합들의 통합은 전통적인 산화물들의 Si-O-Si 격자의 연속성을 파괴하여, 기계적으로 및 화학적으로 더 약한 더 낮은 유전율 막을 산출한다. 기계적 취약성으로 인해, 탄소 함유 로우-k 막들은 막을 바람직하지 않게 치밀하게 할 수 있고, 따라서 막의 유효 k 값을 증가시킬 수 있는 운동 플라즈마 손상에 민감하다.
또한, 유전체들이 노출되는 반도체 프로세싱 동작들에서 사용되는 화학적 플라즈마들은 Si-CH3 와 같은 결합들이 용이하게 깨질 수 있는 탄소 함유 로우-k 막들을 변경할 수 있다. 플라즈마 변경에 대한 탄소 함유 로우-k 재료들의 민감성은 플라즈마 프로세스들이 반도체 디바이스의 제조에서 막들을 에칭, 세정 및 성막하는데 루틴하게 사용되기 때문에 심각한 집적화 도전을 부과한다. 통상의 다마신 프로세스 플로우에서, 금속 배리어 성막 이전에, 프로세스 유도 탄소 함유 로우-k 유전체 손상은 (플라즈마) 에칭, 건식 레지스트 스트립, 습식 세정 및 건식 세정으로부터 패터닝된 로우-k 유전체에 의해 발생될 수 있다. 탄소 함유 로우-k 재료들은 막에 흡착되거나, 막으로부터 배출되거나 막을 화학적으로 변경할 수 있는 플라즈마 종들, 잔류물들, 용매들, 습기들, 및 전구체 분자들의 인터칼레이션 (intercalation) 에 또한 민감하다. 이하에서, 도전 재료, 통상적으로 금속, 예를 들어 구리가 유전체 층에 형성된 비아들 및 트렌치들을 채우기 위해 패터닝된 유전체층 상에 퇴적된다. 그 후, 초과의 재료는 화학적 기계적 폴리싱 (CMP) 에 의해 제거되어, 유전체 배리어와 같은 다른 층들이 성막되는 노출된 구리 및 로우-k 유전체의 영역들을 포함하는 평면형 표면을 형성한다. CMP 프로세스는 통상적으로 로우-k 유전체에 손상을 주어서 탄소 손실 및 수분 흡수를 초래한다. 이것은 로우-k 유전체의 k 가 증가하게 하여, 로우-k 재료가 잠재적으로 제공할 수 있는 RC 개선을 낮춘다.
또한, 노출된 금속, 특히 구리 영역들은 웨이퍼 표현 상의 유전체 배리어 또는 후속하는 층들의 형성 이전에 산화를 겪는다. 그리고, CMP 슬러리의 부식방지 성분들의 유기성 잔류물들, 예를 들어 벤조트리아졸 (BTA) 은 CMP 프로세스 후 웨이퍼 표면 상에 잔류할 수도 있다. 구리 산화물 및 유기성 잔류물의 존재는 웨이퍼 표면 상의 유전체 배리어의 접착에 문제들을 야기한다. 따라서, 여러 세정 프로세스들이 그러한 산화물 및 잔류물 (프로세스 유도 손상의 다른 형태) 을 제거하는데 사용될 수도 있다. 하나의 특정의 예에서, 그러한 웨이퍼는 프로세싱 챔버로 케미컬 증기들 (chemical vapors) 을 도입하기 전 소정의 시간 주기 동안 플라즈마 강화 화학 기상 증착 (PECVD) 프로세싱 챔버 내의 직접적인 플라즈마에 노출될 수도 있다. 암모니아 또는 수소 플라즈마와 같은 환원 플라즈마의 사용은 표면 상의 구리 산화물 및 하이드로카본들을 환원시킬 수도 있어, 표면을 세정한다. 그러나, 프로세싱 조건들에 따라, 그러한 직접적인 플라즈마들은 또한 이온 충격에 의해 또는 케미컬 활동을 통한 결합 탄소 제거로 인해 표면에서 국부적으로 조밀화되기 때문에 구리를 둘러싸는 로우-k 유전체에 영향을 줄 수도 있다. 로우-k 재료에 대한 CMP 와 같은 동작들에 의해 유도된 k 손상의 일부는 상술된 프리-처리 (pre-treatment) 및 에칭 스톱 성막 이전에 짧은 어닐을 행함으로써 복구될 수도 있지만, 그 복수는 단지 주변적이다.
본 발명은 프로세스-유도 유전체 손상의 리페어를 위해, 자외선 (UV) 방사 및/또는 케미컬 실릴화제를 사용한 탄소 함유 로우-k 유전체의 처리를 위한 방법을 제공한다. 탄소 함유 로우-k 유전체는 가능하게는 금속 피쳐를 포함하고, 2.6, 2.5, 2.4 또는 그 이하로 낮게 유전율들을 사전 프로세싱하는 것을 갖는 울트라 로우-k 유전체들으르 포함하는, 2.7 이하의 유전율을 갖는 탄소 도핑된 산화물 (CDO) 일 수도 있지만, 이것에 제한되지 않는다. 본 발명의 방법들은 특히 프리-금속화 (pre-metalization), 포스트-평탄화 (post-planarization), 또는 양자 모두를 프로세싱하는 동안 손상된 유전체의 손실된 로우-k (오프셋 증가된 유전율) 을 복구하는 것을 돕는 다마신 프로세싱의 콘텍스트에서 적용가능하다. 본 발명의 여러 실시형태들에서, 유전체의 수축이 감소되거나 최소화되고 및/또는 k 복구의 정도가 종래의 어닐링 기법들에 비해 매우 향상되는 방식으로 처리가 행해진다.
여러 실시형태들에서, 입사 UV 방사선은 비교적 작은 유전체 수축과 함께 k 복구를 달성하도록 선택 또는 구성된 파장 프로파일을 가지며, 특히 UV 방사선은 UV 방사 전력의 50% 초과가 300 nm 보다 큰 파장을 갖는 것을 특징으로 하는 스펙트럼 프로파일을 가지며, 예를 들어 UV 방사선은 UV 방사 전력의 50% 초과가 약 300 내지 450 nm 의 파장 범위에 있거나 UV 방사 전력의 10% 미만이 300 nm 아래의 파장 범위에 있는 것을 특징으로 하는 스펙트럼 프로파일을 갖는다.
다른 실시형태들에서, 처리는 케미컬 실릴화제에 대한 노출과 UV 방사 노출을 결합한다. 여러 실시형태들에서, 입사 UV 방사선은 위에서 특징화된 것일 수도 있고 아닐 수도 있다.
처리의 대상인 탄소 함유 로우-k 유전체는 반도체 프로세싱의 임의의 스테이지에 있을 수도 있고, 처리는 일반적으로 그것의 유전율이 증가되게 한 조건들에 종속되는 프로세싱 동작에 후속하여 적용된다. 예들은 다마신 프로세싱에서의 프리-금속화와 같이, 유전체 내에 트렌치들을 형성하는 에칭 동작에 후속한다. 또는, 다마신 프로세스에서의 포스트-금속화 및 프리-배리어 층 성막과 같이, 유전체 표면의 화학적 기계적 폴리싱 (CMP) 후이다. 본 발명은 또한 민감한 탄소 함유 유전체의 유전율을 감소시키기 위해 임의의 반도체 프로세싱 콘텍스트에서 더욱 일반적으로 적용가능할 수도 있다. 예를 들어, 탄소 함유 유전체를 포함하는 반도체 디바이스 기판을 프로세싱 챔버에서 수용하고, 반도체 디바이스 기판을 UV 방사선에, 및 일부 실시형태들에서는 여기에 기술된 케미컬 실릴화제에 노출시켜, 탄소 함유 유전체의 유전율이 증가되도록 한다.
이러한 프로세스는 예를 들어 캘리포니아 샌호세의 노벨러스 시스템즈사로부터 이용가능한 Vector Extreme configured PECVD 시스템과 같은, PECVD 반도체 웨이퍼 프로세싱 시스템을 위한 모듈로서의 또는 적절하게 설계된 로드록 상의 포함에 순응한다.
따라서, 일 양태에서, 본 발명은 반도체 디바이스를 형성하는 방법에 관한 것이다. 방법은 제 1 유전율을 갖는 탄소 함유 로우-k 유전체를 포함하는 반도체 디바이스 기판을 프로세싱 챔버에서 수용하는 단계를 포함한다. 탄소 함유 로우-k 유전체는 UV 처리에 노출되고, 그 처리는:
(a) UV 방사 전력의 50% 초과가 300 nm 보다 큰 파장을 갖는 것을 특징으로 하는 스펙트럼 프로파일을 갖는 UV 방사선에의 노출; 및
(b) UV 방사선 및 케미컬 실릴화제에의 노출
중 적어도 하나를 포함한다. 탄소 함유 로우-k 유전체의 유전율은 제 2 유전율로 감소된다.
다른 양태들에서, 본 발명은 예를 들어 반도체 디바이스들, 디스플레이들, LED 들, 태양전지 패널들 등의 제조 또는 생산을 위해 리소그래피 패터닝 툴들 또는 프로세스들과 결합하여 구현될 수도 있다. 본 발명은 또한 여기에 기술된 방법들을 달성하도록 구성된 장치로서 구현될 수도 있다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 본 발명에 따른 프로세스 동작들을 제어하기 위한 명령들을 갖는 시스템 제어기를 포함한다. 본 발명에 따른 프로세스 동작들을 제어하기 위한 명령들을 포함하는 머신 판독가능 매체는 시스템 제어기에 커플링될 수도 있다.
도 1 은 본 발명의 실시형태에 따른 UV 처리의 방법 및 프로세스 콘텍스트를 도시하는 프로세스 흐름도이다.
도 2a 내지 도 2d 는 본 발명의 실시형태에 따른 이중 다마신 프로세스에 의해 반도체 디바이스의 형성을 도시하는 단면도들이다.
도 3 은 본 발명을 구현하는데 적합한 예시의 프로세스 챔버의 개략도이다.
도 4 는 각각 도 4 (a), (b) 및 (c) 에서의 H+, D 및 V 전구들에 대한 방사 전력 프로파일들을 나타내는 방출 스펙트럼들을 도시한다.
도 5 및 도 6 은 본 발명에 따른 UV 처리들의 이익들을 도시하는 데이터 프롯들을 도시한다.
본 발명의 실시형태들은 주로 다마신 프로세싱에서 탄소 함유 로우-k 유전체 리페어를 위한 처리의 콘텍스트에서 여기에 기술된다. 그러나, 본 발명의 다음의 상세한 설명은 예시적일 뿐이고 임의의 방식으로 제한하는 것을 의도하지 않는다. 본 발명의 다른 실시형태들은 이러한 개시의 이점을 갖는 본 기술분야에 통상의 지식을 가진 자들에게 그들 자신을 용이하게 제시할 것이다. 이제 첨부하는 도면들에 도시된 본 발명의 구현들에 대한 참조가 상세히 행해질 것이다.
도입
여기에 사용된 용어 "반도체 디바이스" 는 반도체 기판 상에 형성된 임의의 디바이스 또는 반도체 재료를 프로세싱하는 임의의 디바이스를 지칭한다. 많은 경우에, 반도체 디바이스는 전자 로직 또는 메모리에, 또는 에너지 변환에 참여한다. 용어 "반도체 디바이스" 는 (부분적으로 제조된 집적 회로들과 같은) 부분적으로 제조된 디바이스들 뿐아니라 판매를 위해 이용가능하거나 특정의 장치에 설치되는 완성된 디바이스들을 포함한다. 간단히 말해서, 반도체 디바이스는 본 발명의 방법을 사용하거나 본 발명의 구조를 프로세싱하는 생산의 임의의 상태에 존재할 수도 있다.
본 발명은 대상인 탄소 함유 로우-k 유전체의 유전율을 감소시키기 위해 소정의 파장 프로파일들을 갖는 UV 방사선 및/또는 케미컬 실릴화제들, 또는 양자 모두에 탄소 함유 로우-k 유전체의 노출을 수반하는 반도체 디바이스 제조의 방법을 제공한다. 본 발명에 따른 처리들은 유전체에 대한 프로세스 유도 손상, 예를 들어 플라즈마 트렌치 에칭 또는 CMP 로부터 야기되는 탄소 함유 로우-k 유전체 (예를 들어, ULK CDO) 내의 파괴된 Si-CH3 결합들의 리페어에 효과적이다. 적용가능한 탄소 함유 로우-k 유전체들은 통상 탄소로 도핑된 SiO 기반 백본들, 특히 CDO (예를 들어, 옥타메틸 시클로테트라실록산 (OMCTS), 테트라메틸시클로테트라실록산 (TMCTS), 디메틸디메톡시실란 (DMDMOS), 및 디에톡시메틸실란 (DEMS) 및 다른 기지의 CDO 전구체들로부터 형성된 것들) 를 갖지만, 또한 백본 내에 C, Si 및 O 를 포함하는 하이브리드 폴리머들을 포함할 수도 있다. 발명적 방법들은 배타적이지은 않지만 특히 다마신 프로세싱의 콘텍스트에서 적용가능하다. 본 발명은 또한 기술된 방법들을 구현하도록 구성된 장치에 관련된다.
따라서, 일 양태에서, 본 발명은 반도체 디바이스를 형성하는 방법에 관한 것이다. 방법은 제 1 유전율을 갖는 탄소 함유 로우-k 유전체 층을 포함하는 반도체 디바이스 기판을 프로세싱 챔버에서 수용하는 것을 포함한다. 기판은 여기에 기술된 기법들에 따라 UV 방사선에 노출되어, 탄소 함유 로우-k 유전체 층의 유전율이 제 2 유전율로 감소되도록 한다. 본 발명은 임의의 특정의 동작 이론에 제한되지 않지만, 처리는 예를 들어 피쳐 (예를 들어, 트렌치) 형성 프로세스, 또는 다른 프로세싱 동작 (예를 들어, 포스트-금속화 평탄화) 에 수반되는 플라즈마 에칭, 건식 레지스트 스트립, 습식 세정 및 건식 세정에 의해 야기되는 프로세스 유도 로우-k 유전체 손상 (예를 들어, 유기성 (일반적으로 -CH3) 기들의 제거에 의해 야기되는 댕글링 결합들 또는 고변형 결합들, 예를 들어 Si-O-Si 또는 Si-CH2-Si) 을 리페어한다. 리페어된 피쳐는 그 후 유전율 열화를 방지하기 위해 배리어 층 재료와 같은 재료로 코팅될 수 있다. 예를 들어, 피쳐가 라인 또는 비아를 형성하기 위하 트렌치인 경우, 구리 (또는 다른 적합한 상호연결 금속) 가 뒤따르는 도전 재료, 특히 금속 확산 배리어가 금속화 동작에서 적용될 수도 있다. 일부 실시형태들의 후속하는 프로세싱 동작들에서, 본 발명에 따른 다른 처리가 일반적으로 화학적 기계적 폴리싱 (CMP) 에 의한 평탄화에 의해 야기되는 유전체 손상을 리페어하기 위해 금속화된 반도체 디바이스의 평탄화된 상부 표면에 적용될 수도 있다.
그러한 다단계 프로세스들에서, 본 발명에 따른 처리는 예를 들어, 플라즈마 에칭 유도 손상의 프리-금속화 리페어 및/또는 평탄화 유도 유전체 손상의 포스트-평탄화 리페어를 위해 하나 이상의 스테이지들에서 적용될 수도 있다. 또한, 본 발명에 따른 UV 처리들은 다른 UV 또는 비 UV 유전체 처리들과 결합될 수도 있다.
프로세스 변동들
상술된 바와 같이, 본 발명은 대상인 탄소 함유 로우-k 유전체의 유전율을 감소시키기 위해 소정의 파장 프로파일들을 갖는 UV 방사선 및/또는 케미컬 실릴화제와 결합하여, 또는 양자 모두에 대한 탄소 함유 로우-k 유전체의 노출을 수반하는 반도체 디바이스 제조의 방법을 제공한다. 대상인 탄소 함유 로우-k 유전체는 일반적으로 그것의 유전율이 그것의 본래의 값으로부터 증가하도록 하는 이전 프로세싱 또는 핸들링 동작에 의해 손상을 입은 것이다. 본 발명에 따른 UV 처리는 처리된 탄소 함유 로우-k 유전체의 유전율을 감소시키도록 구성된 특성들 및/또는 구성물들을 갖는 다양한 양태들을 가질 수도 있다.
제 1 양태에 따르면, 여러 실시형태들에서, 기판은 UV 방사 전력의 50% 초과가 300 nm 보다 큰 파장을 갖는 것을 특징으로 하는 스펙트럼 프로파일을 갖는 UV 방사선에의 노출되며; 또는 여기서 UV 방사 전력의 50% 초과가 약 300 내지 450 nm 의 파장 범위에 있거나; 여기서 UV 방사 전력의 50% 초과가 약 300 내지 450 nm 의 파장 범위에 있다. 본 발명의 이러한 양태에 따른 적하한 스펙트럼 프로파일은 또한 UV 방사 전력의 10% 미만이 300 nm 아래의 파장 범위에 있는 것; 또는 UV 방사 전력의 5% 미만이 300 nm 아래의 파장 범위에 있는 것; 또는 UV 방사 전력의 1% 미만이 300 nm 아래의 파장 범위에 있는 것을 특징으로 할 수도 있다. 본 발명의 이러한 양태에 따른 적합한 스펙트럼 파일은 또한 탄소 함유 로우-k 유전체가 노출되는 UV 방사선에서 300 내지 400 nm 의 파장 범위에서의 UV 방사 전력에 대한 200 내지 240 nm 의 파장 범위에서의 UV 방사 전력의 비가 10 % 이하인 것을 특징으로 할 수도 있다.
본 발명의 이러한 양태의 일부 실시형태들에 따른 UV 방사선의 적합한 소스는 Fe-충전 ("D") 전구이다. 일부 실시형태들에서, 고역 통과 필터가 D 전구와 함께 사용되어 탄소 함유 로우-k 유전체의 노출 전에 300 nm 아래의 파장을 갖는 UV 방사선을 필터링한다. 필터는 295 nm 고역 통과 필터일 수도 있다.
본 발명의 이러한 양태의 일부 실시형태들에 따른 UV 방사선의 또 다른 적합한 소스는 Ga-충전 ("V") 전구이다. 일부 실시형태들에서, 고역 통과 필터가 V 전구와 함께 사용되어 탄소 함유 로우-k 유전체의 노출 전에 300 nm 아래의 파장을 갖는 UV 방사선을 필터링한다. 필터는 295 nm 고역 통과 필터일 수도 있다.
이하에 더욱 기술되는 바와 같이, 성능 이점들과 상관된 재료 특성들에서의 변화들이 본 발명에 따른 UV 처리들의 결과로서 관찰되었다. 상술된 스펙트럼 프로파일을 갖는 방사선으로의 처리의 중요한 이점은 다른 유전체 리페어 처리들과 연관된 유전체 수축이 감소되거나 최소화되면서 k 복구가 획득된다는 점이다. 수축은 응력, 특히 포스트-금속화를 발생시켜 잠재적으로 응력 마이그레이션 실패들을 야기한다. 또한, 패턴 밀도에서의 다양성 및 결과적인 수축에서의 다양성은 유전체로 하여금 그의 평탄성을 잃게 할 수 있다. 본 발명은 임의의 특정의 동작 이론에 제한되지 않지만, 이것은 ULK CDO 막들이 상당한 흡수를 갖는 UV 방사 스펙트럼 프로파일의 서브-300 nm 컴포넌트를 감소시킴으로써 달성되는 것으로 생각된다.
포스트-CMP 탄소 함유 로우-k 유전체의 처리들은 UV 방사 노출의 결과로서 프리-처리 유전율보다 적어도 0.1 더 작은 유전율을 야기했고, 유전체는 2% 미만만큼 수축하거나; UV 방사 노출의 결과로서 프리-처리 유전율보다 적어도 0.1 더 작은 유전율을 야기했고, 유전체는 1% 미만만큼 수축하거나; UV 방사 노출의 결과로서 프리-처리 유전율보다 적어도 0.06 더 작은 유전율을 야기했고, 유전체는 0.5% 미만만큼 수축한다.
본 발명의 제 2 양태에 따르면, UV 처리는 케미컬 실릴화제 노출과 결합하여 UV 방사 노출을 포함할 수도 있다. 실릴화는 알킬실릴기로 화합물 상의 산성 수소의 대체를 수반한다. 이러한 양태에 따르면, UV 방사선은 탄소 함유 로우-k 유전체 상에 입사하는 UV 방사선이 k 복구와 함께 감소된 수축을 달성하도록 제약된 스펙트럼 프로파일을 갖도록 본 발명의 제 1 양태와 관련하여 상술된 바와 같을 수도 있다. 대안적으로, 본 발명의 이러한 양태와 관련한 입사 UV 방사선은 그렇게 제약되지 않을 수도 있고, 예를 들어 종래의 H 또는 H+(수은) 전구, D 전구, V 전구 또는 임의의 다른 적합한 소스로부터 소싱될 수 있다. UV 소스는 단일 파장 엑시머 램프, 또는 아크 또는 마이크로파 여기들을 갖는 브로드 스펙트럼 소스일 수 있다.
일반적으로, UV 파장(들), 총 노출 시간 및 강도 등의 선택은 유전체 막의 두께 및 유전체 막의 조성을 포함하여 다수의 팩터들에 의존한다. 상술된 본 발명의 제 1 양태의 제약된 스펙트럼 UV 방사 노출을 위한 적합한 UV 처리 파라미터들은 약 300-450 nm, 예를 들어 약 300-400 nm 의 파장에서 약 1mW-20W/㎠, 예를 들어 약 500mW-5W/㎠ 의 전력 강도 범위에 있을 수도 있다. 상술된 본 발명의 제 2 양태에 따른 케미컬 실릴화제 노출과 함께 사용하기에 적합한 제약되지 않은 스펙트럼 UV 방사 노출을 위한 적합한 UV 처리 파라미터들은 약 150-500 nm, 예를 들어 약 200-400 nm 의 파장에서 약 1mW-20W/㎠, 예를 들어 약 500mW-5W/㎠ 의 전력 강도 범위에 있을 수도 있다. 실온에서 약 450℃ 까지의 사이, 바람직하게는 약 200-400 ℃, 예를 들어 400℃ 의 웨이퍼 온도에서 최대 약 1 분, 예를 들어 약 15, 30 또는 45 초 동안의 노출들은 어느 경우나 적합하다. 본 발명의 이러한 양태에 따른 통상의 UV 노출은 약 45 초 동안 약 400℃ 의 웨이퍼 온도에서 약 1-3W/㎠ 의 전력 밀도를 갖는다. 프로세스 압력은 약 1mTorr 내지 760Torr, 바람직하게는 약 5Torr 내지 700Torr의 범위에 있을 수 있다.
본 발명을 구현하기 사용된 장치는 하나 이상의 UV 소스들을 가질 수 있다. 여기에 기술된 일부 실시형태들에서, 장치는 단일의 UV 소스를 가질 것이다. 노벨러스 시스템즈사로부터 이용가능한 SOLA UV 열 프로세싱 시스템 상의 하나의특정의 구현에서, UV 강도는 10-100% 사이의 어느 곳에 있을 수 있다. 더 낮은 강도는 일반적으로 더 긴 노출 시간들을 요구한다. 온도는 목표 열 버짓 (예를 들어, 350-400 ℃) 아래로 설정된다. 압력은 상술된 바와 같을 수 있다. UV 파장 소스들은 상술된 바와 같을 수 있다. 적절한 장치들이 도 3 을 참조하여 이하에 상세히 기술된다.
또 본 발명의 제 2 양태에 따르면, 케미컬 실릴화제는 일반적으로 치환되거나 치환되지 않은 알킬 실란이다. 본 발명의 이러한 양태에 따른 알킬 실란 실릴화제들의 적절한 클래스들 및 예들은:
메틸 실란들
을 포함한다.
이들은 클로로, 메톡시, 에톡시, 프로폭시, 메톡시알콕시, 디메틸아민, 디에틸아민 다른 아민들, 실라잔들 (NH), 또는 이들의 조합들을 포함하는 3, 2, 1 개의 가수분해 가능한 (관능) 기들을 포함할 수도 있다. 적합한 이원 기능 (bi-functional) 예들은 디메틸디클로로실란, 디메틸디메톡시실란, 디메틸디에톡시실란, 디메틸아미나오 트리메틸 실란, 비스(디메틸아미노)디메틸실란 및 비스(디에틸아미노)디메틸실란이다.
선형 알킬 실란들
상기와 같지만, 메틸기의 하나 이상이 다른 선형 알킬기들 (예를 들어, 에틸, 프로필, 부틸 등) 로 치환된다. 적합한 예는 에틸메틸디클로로실란이다.
분기형 및 고리형 알킬 실란들
메틸 실란들로서, 그러나 메틸기들의 하나 이상이 분기형 또는 고리형 알킬들 (예를 들어, 이소프로필, 이소부틸 등) 에 의해 치환된다.
디알킬 실란들
메틸 실란들로서, 그러나 모든 메틸기들이 더 큰 알킬기들 (예를 들어, 디에틸디클로로실란, 디에틸디에톡시실란) 의 쌍들에 의해 치환된다.
적합한 실릴화제 부분 압력들은 약 1 과 700Torr 사이, 예를 들어 10-300Torr 이다. 통상의 실릴화제 유량은 약 3 내지 15 ml/min 이다. 약 1 내지 10 분, 예를 들어 약 5 분의 노출 시간이 일반적으로 적합한다. 매우 낮은 부분 압력들에서, 더 긴 노출 시간이 일반적으로 요구될 것이다.
여전히 다른 실시형태들에서, 메틸기들 또는 다른 탄소들을 도네이트할 수 있거나, 유전체 리페어 반응이 진행되는 것을 가능하게 하기 위해 그들이 UV에 의해 활성화될수 있도록 UV 활성일 수도 있는 넌-실리콘 함유 케미컬 시약이 케미컬 실릴화제 대신에 사용될 수도 있다. 적합한 예들은 아세톤, 디메틸 카보네이트를 포함한다.
본 발명은 하나 이상의 스테이션들을 갖는 단일 프로세스 모듈에서, 또는 각각 하나 이상의 스테이션들을 갖는 다수의 모듈들에 걸쳐 구현될 수도 있다. 종종, 항상은 아니고, 본 발명은 기판 (워크피스) 이 반드시 진공을 파괴함 없이 스테이션으로부터 스테이션으로 이동될 수 있는 하나 이상의 멀티-스테이션 모듈들에서 구현된다. 케미컬 실릴화제를 포함하여, 강도, 파장, 온도, 압력, 시간 및 시약 플로우를 포함하여, UV 처리를 위한 프로세TM 파라미터들은 독립적으로 제어 및 변화될 수도 있고, 임의의 또는 모든 프로세스 조건들은 스테이션 마다 변화될 수도 있다. 특히, 온도, 실릴화제 및 UV 조사에 대한 독립적인 제어가 존재할 수도 있다. 예를 들어, 웨이퍼는 시간 (t) 동안 온도 (T) 로 가져와 져서, 시간 (t1) 동안 실릴화제에 노출되고, 시간 (t2) 동안 UV 방사선 및 실릴화제에 노출되며, 시간 (t3) 동안 UV 방사선에만 노출되고, 그 후 온도, UV 방사 강도, 압력, 파장, 플로우 및 시간을 포함하는 임의의 조건들이 기술된 파라미터들 내에서 독립적으로 변경될 수도 있는 멀티-스테이션 프로세싱 장치 내의 다른 스테이션으로 이동될 수도 있다.
탄소 함유 로우-k 유전체는 본 발명의 여러 실시형태들에 따라 다양한 상이한 방식들로 본 발명에 따른 UV 처리를 겪게 될 수도 있다. UV 처리는 여기에 기술된 제약된 스펙트럼 프로파일의 UV 방사 노출만을 구비할 수도 있고; 및/또는 제약된 스펙트럼 프로파일의 UV 방사는 케미컬 실릴화제 노출과 여러 가지 방식들로 결합될 수도 있고; 및/또는 실릴화제의 존재하에서 여기에 기술된 바와 같은 비제약된 스펙트럼 파일의 UV 방사를 구비할 수도 있다,
일부 특정의 실시형태들에서, UV 처리는 다음의 동작들을 포함할 수도 있다: 불활성 기체 (예를 들어, He, Ar 등) 분위기에서의 (제약되거나 제약되지 않은) UV 방사 노출; 후속하여 케미컬 실릴화제에의 노출; 후속하여 다시 불활성 기체 (예를 들어, He, Ar 등) 분위기에서의 (제약되거나 제약되지 않은) UV 방사 노출. 처리는 동작들 사이에 에어 브레이크를 가지거나 가지지 않을 수도 있고, 또는 실릴화제 노출 전 또는 후에 단지 하나의 에어 브레이크를 가질 수도 있다. 처리의 동작들은 동일하거나 상이한 온도들에서 수행될 수 있을 것이다. 예를 들어, 400 ℃ 에서의 UV 방사 노출; 및 UV 방사 동작들이 실릴화제 노출에 선행하고 후속하는 처리에서 약 50 내지 400 ℃ 의 범위에서의 동일하거나 더 낮은 온도, 예를 들어 약 90 ℃ 에서의 실릴화제 노출.
대안적으로, 초기 UV 방사 노출 동작은 열 어닐 동작 (예를 들어, 불활성 기체 분위기에서 약 1 내지 30 분, 예를 들어 5 분 동안 400 ℃) 으로 대체되거나 전혀 수행되지 않을 수도 있다. 또, 처리는 동작들 사이에 에어 브레이크를 가지거나 가지지 않을 수도 있다. 그리고 또, 처리의 동작들은 동일하거나 상이한 온도들에서 수행될 수 있다. 예를 들어, 약 400 ℃ 에서의 어닐 및/또는 UV 방사 노출; 및 어닐 동작이 UV 방사 노출 동작이 뒤따르는 실릴화제 노출을 선행하는 처리에서 약 50 내지 400 ℃ 의 범위에서의 동일하거나 더 낮은 온도, 예를 들어 150 ℃ 에서의 실릴화제 노출.
다른 실시형태들에서, 대상인 탄소 함유 로우-k 유전체는 케미컬 실릴화제에의 노출 동안 UV 방사에 노출될 수도 있다. 예를 들어, 처리는 실릴화제의 존재하에 UV 방사에의 노출을 포함하는 단일의 동작일 수도 있다. 또는, 실릴화제의 존재하에서의 UV 방사에의 노출은 예를 들어 불활성 기체 (예를 들어, He) 내에서 실릴화제 없이 UV 방사에의 추가의 노출에 의해 뒤따라질 수 있으며; 또는 반대의 동작들 (즉, 실릴화제의 존재하에서의 UV 방사에의 추가의 노출이 후속되는 예를 들어 불활성 기체 (예를 들어, He) 내에서 실릴화제 없이 UV 방사에의 노출) 도 가능하다.
본 발명에 따른 케미컬 실릴화제 노출을 포함하는 UV 처리들로 프리-금속화 플라즈마 손상 탄소 함유 로우-k 유전체들의 처리들은 0.5 이상 만큼의 k 감소들을 달성할 수 있고 2.4 이하로 낮은 k 값을 달성할 수 있다.
처리에 후속하여, 배리어 층이 반도체 디바이스의 후속하는 프로세싱 이전에 로우-k 유전체 상에 성막될 수도 있다.
반도체 프로세싱 콘텍스트들
도 1a 는 본 발명의 실시형태들에 따른 여러 방법들에서 수행될 수도 있는 동작들을 도시하는 프로세스 흐름도이다. 본 발명은 그의 애플리케이션이 그렇게 제한되지 않지만, 다마신 프로세싱 콘텍스트에서 이롭게 적용된다. 일부 양태들에서, 본 발명은 도 1a 에 도시된 실시형태의 동작들 (104 및/또는 110) 에 기술된 것과 같은, 탄소 함유 로우-k 유전체 (예를 들어, ULK CDO) 를 갖는 적용가능한 반도체 디바이스 기판의 여기에 기술된 UV 처리만을 요구한다. 본 발명의 다른 양태들은 여기에 기술된 다마신 프로세싱 동작들과 같은 추가적인 프로세싱 동작들을 포함할 수도 있다. 그러나, 본 발명은 모든 그 양태들에서 이들 추가의 프로세싱 동작들의 수행에 제한되지 않는다. 이중 다마신 기법의 일반화된 버전이 이러한 프로세스의 여러 스테이지들 동안 부분적으로 형성된 반도체 디바이스를 도시하는 도 2a 내지 도 2d 를 참조하여 이하에 기술된다. 본 발명은 또한 다른 반도체 프로세싱 기법들과 함께 사용될 수도 있다.
도 1a 를 이제 참조하면, 반드시 본 발명의 일부는 아니지만 본 발명의 콘텍스트의 실시형태를 이로운 애플리케이션에 놓는 동작들에서, 탄소 함유 로우-k 유전체는 100 에서 기판상에 퇴적된다. 102 에서, 도전성 피쳐들의 패턴들이 일반적으로 트렌치들의 플라즈마 에칭에 의해 유전체 층에 형성된다. 플라즈마 에칭은 일반적으로 패턴 에지들, 일반적으로 트렌치 측벽들 및 저부들에 손상을 초래한다. 건식 레지스트 스트립, 습식 세정 및 건식 세정과 같은 다른 프로세스 동작들은 또한 로우-k 유전체 손상을 야기하거나 기여할 수 있다. 도전성 피쳐들은 반드시는 아니지만 통상 금속 라인들 및 비아들이다. 일 예에서, 그들은 실질적으로 구리로부터 형성되는 금속화 층의 상호 연결들이다. 통상의 기술자에게 알려져 있는 바와 같이, 여러 기법들이 그러한 피쳐들을 형성하기 위해 사용될 수도 있다.
형성된 피쳐들 (예를 들어, 에칭된 트렌치들) 은 그 후 104 에서 본 발명에 따른 자외선 (UV) 처리에 노출된다. 본 발명에 따른 UV 처리의 특정의 실시형태들에 대한 프로세스 변동들은 위에 기술되어 있으며 제약된 UV 스펙트럼 프로파일 및/또는 케미컬 실릴화제를 포함할 수도 있다. 본 발명은 임의의 특정의 동작 원리에 제한되지 않지만, 손상된 유전체 표면의 UV 노출은 SiOH 기들을 크로스링크하여, 실라놀 환원을 초래하여 Si-O-Si 결합들의 형성을 야기한다고 생각된다.
이러한 UV 처리에 후속하여, 배리어 층이 반도체 디바이스의 후속하는 프로세싱 이전에 로우-k 유전체 층상에 성막될 수도 있다. 예를 들어, 반드시 본 발명의 일부는 아니지만 위에서 언급된 일 실시형태에 대한 콘텍스트를 위해 제공되는 동작들에서, 트렌치들은 그 후 106 에서 도전 재료, 그리고 통상적으로 도전성 배리어 층 및 그 후 다른 금속들이 사용될 수도 있지만 구리 (Cu) 로 채워질 수도 있다. 피쳐들을 채운 경우, 초과의 재료는 유전체의 상부 (노출된 표면) 로부터 제거될 필요가 있을 것이다. 초과의 재료는 108 에서 유전체 내의 도전성 피쳐들의 노출된 패턴을 형성하는 평탄화 프로세스에 의해 제거될 수도 있다. 상술된 바와 같이, 하나의 널리 사용되는 평탄화 프로세스는 화학적 기계적 폴리싱 (CMP) 이지만, CMP 로부터의 슬러리는 탄소 함유 로우-k 유전체로부터 탄소기들을 화학적으로 제거할 수 있다.
본 발명의 다른 양태에 따르면, CMP 유도 유전체 손상을 리페어하기 위해, 평탄화된 표면은 110 에서 본 발명에 따른 추가의 UV 처리에 노출될 수 있다. UV 처리는 포스트-트렌치 에칭 처리를 참조하여 상술된 것과 동일한 조건들, 또는 여기에 기술된 다른 조건들 하에서 행해질 수도 있다.
본 발명의 이러한 실시형태에 따른 다마신 프로세싱 리페어에 후속하여, 구리 확산 배리어 막과 같은 확산 배리어 막은 부분적으로 형성된 반도체 디바이스의 평탄화된 표면 상에 성막될 수도 있다. 이러한 층은 확산 배리어의 목적과는 별도의 다른 목적들을 서빙할 수도 있다. 예를 들어, 확산 배리어 막은 또한 에칭 스톱 층으로서 작용할 수도 있다.
본 발명의 여러 구현들에 따르면, 여기에 기술된 UV 처리는, 탄소 함유 로우-k 유전체가 이전의 프로세싱 동작에 의해 손상된, 및/또는 달리 그것의 로우-k 특성을 복구하거나 향상시키기 위한 처리로부터 이익을 얻을 수 있는 반도체 프로세싱 동작의 임의의 스테이지에서 행해질 수도 있다. 예를 들어, 다마신 프로세싱을 수반하는 반도체 프로세싱 동작에서, 처리는 다마신 프로세싱의 프리-금속화 (예를 들어, 트렌치 충전) 및 포스트-평탄화 스테이지들 중 어느 하나 또는 양자 모두에서 적용될 수도 있다. 본 발명에 따른 복수의 UV 방사 처리들이 적용되는 경우, 처리들은 여기에 기술된 파라미터들 내에서 동일하거나 상이할 수도 있다. 대안적으로, 본 발명에 따른 UV 방사 처리는 다단계 프로세스의 하나의 스테이지 또는 다른 스테이지에서 다른 프로세싱 기법들과 결합될 수도 있다. 예를 들어, 참조로 여기에 포함된, 2009년 12월 23일에 출원된 공통 펜딩 출원 제 12/646,830 호에 기술된 환원제 노출을 구비한 UV 노출은 본 발명에 따른 UV 방사 노출이 예를 들어 트렌치 리페어 프리-금속화를 위해 또 다른 스테이지에서 사용되는 동안 하나의 스테이지 또는 다른 스테이지, 특히 다마신 프로세싱에서의 포스트-평탄화에서 사용될 수도 있다.
도 2a 내지 도 2d 를 이제 참조하면, 본 발명의 프로세싱 유도 손상 리페어 프로세스들을 포함하는 통상의 이중 다마신 프로세스가 도시된다. 상술된 바와 같이, 이로운 애플리케이션에서의 본 발명의 콘텍스트의 실시형태가 도시되어 있다는 것이 이해되어야 한다. 적어도 일부 양태들에서, 본 발명은 상술된 바와 같이 반도체 디바이스 기판의 UV 처리만을 요구한다. 본 발명의 다른 양태들은 리소그래피 동작들을 포함하는, 여기에 기술된 다마신 프로세싱 동작들과 같은 추가의 프로세싱 동작들을 포함할 수도 있다. 그러나, 본 발명은 모든 그의 양태들에서 이들 추가의 프로세싱 동작들의 수행에 제한되지 않는다.
도 2a 를 참조하면, 유전체의 제 1 층 (203) 및 제 2 층 (205) 은 가능하게는 실리콘 니트라이드 층과 같은 에칭 스톱 층의 성막에 의해 분리되어, 연속하여 성막된다. 본 기술분야에서 잘 알려져 있는 바와 같이, 대안적인 다마신 프로세싱 기법들에 따르면, 단일의 두꺼운 유전체 층이 이산적인 제 1 및 제 2 층들 대신에 사용될 수도 있다.
제 2 유전체 층 (205) 의 성막 후에, 비아들이 후속하여 에칭될 개구부들을 갖는 비아 마스크 (211) 가 형성된다. 다음에, 비아들은 제 2 유전체 층 (205) 의 레벨을 통해 부분적으로 아래로 에칭된다. 그 후, 비아 마스크 (211) 는 도 2b 에 도시된 바와 같이 박리되고 라인 마스크 (213) 로 대체된다. 제 2 에칭 동작이 제 2 유전체 층 (205) 내의 라인 경로들 (215) 을 정의하기 위해 유전체의 충분한 양들을 제거하기 위해 수행된다. 에칭 동작은 또한 하지 기판 (209) 상의 금속층 (211) 위의 에칭 스톱 층 (210) 과 접촉하도록 제 1 유전체 층 (203) 을 통해 비아 홀들 (217) 을 아래로 연장한다.
다음의 설명은 단지 본 발명이 구현될 수도 있는 하나의 비아 우선 (via-first) 이중 다마신 프로세스의 예이다. 다른 실시형태들에서, 비아 우선 프로세스는 라인 트렌치들의 에칭 이전에 비아들의 완전한 에칭을 수반할 수도 있다. 또는, 라인 트렌치들의 에칭이 비아 에칭에 선행하는 트렌치 우선 프로세스가 사용될 수도 있다. 이들 여러 다마신 프로세싱 기법들 및 다른 변형들은 본 기술분야에 잘 알려져 있고 본 발명의 실시형태들에 대한 대안적은 구현 콘텍스트들을 나타낸다. 본 발명은 또한 단일의 다마신 프로세싱, 더욱 종래의 금속 퇴적 및 에칭, 및 탄소 함유 로우-k 유전체가 사용되는 본질적으로 임의의 반도체 프로세싱 콘텍스트에 적용 가능하다.
이와 관련하여, 다마신 프로세싱의 콘텍스트에서의 용어 "트렌치" 는 통상 유전체 내에 형성되어 유전체 층 내에 도전성 라인을 형성하기 위해 후속하여 채워지는 피쳐를 기술하는 것으로 이해된다. 더욱 일반적인 반도체 프로세싱 콘텍스트에서, 그 용어는 또한 유전체에 형성되어 반도체 디바이스의 엘리먼트 (예를 들어, 비아, 라인, STI 등) 를 형성하기 위해 후속하여 채워지는 피쳐를 기술하는 것으로 이해되고, 다마신 트렌치 또는 결합된 다마신 구조를 포함할 수도 있다. 그것이 콘텍스트로부터 달리 명확하지 않으면, 여기에 사용되는 경우, 그 용어는 그것의 더욱 넓은 의미를 가지는 것으로 이해되어야 한다.
트렌치 에칭 후에, 포토레지스트는 또 다른 플라즈마 프로세스에서 제거되고, 습식 또는 건식 세정이 후속하며, 그 후 로우-k 유전체 표면 상의 손상이 상술된 바와 같이 UV 처리에 의해 리페어된다.
그 후, 도전성 배리어 층 재료 (219) 의 박층이 유전체 층들 (203 및 205) 의 (측벽들을 포함하는) 노출된 표면들 상에 형성된다. 도전성 배리어 층 재료 (219) 는 예를 들어 탄탈륨 또는 탄탈륨 니트라이드로 형성될 수도 있다. CVD 또는 PVD 동작은 통상 도전성 배리어 층 재료 (219) 를 성막하는데 사용된다. 배리어 재료의 성막 이전에, 플라즈마 프로세스가 통상 트렌치들의 저부들을 세정하는데 사용되어 하지층 상의 노출된 구리 표면으로부터 산화 및 오염물을 제거한다. 통상의 기술자에게 알려져 있는 바와 같이, 이러한 배리어 "사전 세정 (preclean)" 플라즈마 프로세스는 단순히 불활성 기체 플라즈마 또는 수소와 같은 기체의 반응성 플라즈마일 수 있다. 사전 세정 플라즈마 프로세서는 또한 로우-k 유전체 막에 손상을 줄 수 있다. 손상된 로우-k 막을 리페어하기 위한 상술된 UV 처리는 Ta 또는 TaN 을 위한 PVD 동작 이전에 사용될 수도 있다.
배리어 층의 상부에는, 도전성 금속 (통상적으로 구리) 이 트렌치 및 라인 경로들 (217 및 215) 에 퇴적된다. 종래에 이러한 퇴적은 2 개의 단계들로 수행된다: 전기도금에 의한 구리의 벌크 퇴적이 후속하는 도전성 시드층의 초기의 퇴적. 시드층은 물리적 기상 증착, 화학적 기상 증착, 무전해 도금 등에 의해 퇴적될 수도 있다. 구리의 벌크 퇴적은 라인 경로들 (215) 을 충전할 뿐아니라, 완전한 충전을 보장하기 위해, 또한 제 2 유전체 층 (205) 의 상부 상의 모든 노출된 영역들을 커버한다.
따라서, 구조체를 평탄화하고 디바이스로부터 초과의 구리를 제거하는 것이 필요하게 된다. 평탄화는 유전체 층 (205) 의 상부의 레벨까지 재료를 제거한다. 이것은 유전체 층 (205) 내의 도전성 라인들 (221) 의 노출된 패턴 및 유전체 층 (203) 내의 비아들을 야기한다. (도 2c 의 단면도 및 도 2d 의 단순화된 평면도를 참조)
평탄화는 여러 기법들에 의해 달성될 수도 있다. 통상, 그 프로세스는 소정 양의 CMP 를 수반한다. 그것은 또한 유전체 층 (205) 의 상부 표면의 레벨까지 나머지 구리를 제거하는 CMP 가 후속하는, 초과의 벌크 구리의 대부분을 제거하는 일렉트로폴리싱의 조합을 수반할 수도 있다. 위에서 논의된 바와 같이, CMP 로부터의 슬러리는 탄소기들을 화학적으로 제거할 수 있고, 평탄화 프로세스 후 도전성 라인들로부터 산화물들을 제거하는데 통상 사용되는 인시츄 플라즈마 기반 프로세스들은 또한 로우-k 유전체 막들의 표면상에 실리콘 댕글링 결합들을 남기면서 탄소기들을 제거할 수 있다. 손상의 이들 타입들 각각은 또한 상당한 수분 흡수를 야기하여, 유전체 k 에서의 증가를 야기한다.
이전에 기술된 바와 같이, 본 발명의 다른 양태는 다마신 프로세싱에서 일어나는 포스트-평탄화 (예를 들어, CMP) 손상 리페어에 관한 것이다. 이러한 양태에 따르면, CMP 에 의한 평탄화에 후속하여, (CMP 슬러리 및 결과적인 댕글링 Si- 결합들을 갖는 그 슬러리 내의 물의 프로세싱 및 반응에 의한 유기성 (일반적으로 -CH3) 기들의 제거에 의해 형성된) Si-OH (실라놀) 결합들, 또는 다른 탄소 함유 로우-k 유전체 막 손상 (예를 들어, 고변형 결합들) 이 상술된 바와 같이 UV 처리에 표면을 노출시킴으로써 리페어된다.
장치
본 발명은 다수의 상이한 타입들의 장치에서 구현될 수 있다. 일부 실시형태들에서, 장치는 하나 이상의 웨이퍼들을 하우징하고 웨이퍼 프로세싱에 적합한 하나 이상의 챔버들 (때때로 프로세스 모듈들로서 지칭됨) 을 포함할 것이다. 적어도 하나의 챔버가 UV 소스를 포함할 것이다. 단일의 챔버는 하나 이상의 스테이션들을 가질 수도 있고, 본 발명의 하나, 일부 또는 모든 동작들을 위해 사용될 수도 있다. 각 챔버는 프로세싱을 위해 하나 이상의 웨이퍼들 (기판들) 을 하우징할 수도 있다. 하나 이상의 챔버들은 본 발명의 절차들 동안 웨이퍼를 정의된 위치 또는 위치들 (그 위치 내에서 모션, 예를 들어 회전, 진동, 또는 다른 동요를 가지거나 가지지 않음) 에 유지한다. 웨이퍼 온도가 제어되어야 하는 소정의 동작들의 경우, 장치는 가열되거나, 냉각되거나 또는 가열 및 냉각될 수도 있는, 제어된 온도 웨이퍼 서포트를 포함할 수도 있다. 웨이퍼 서포트는 또한 프로세스 모듈들 내의 정의된 웨이퍼 위치들을 제공하도록 제어가능할 수도 있다. 웨이퍼 서포트는 UV 소스에 대해 웨이퍼를 회전, 진동, 또는 달리 동요시킬 수도 있다.
도 3 은 본 발명의 구현에 적합한 UV 광 소스의 배열을 도시한다. 이러한 실시형태에서, 콜드 미러 반사기는 UV 방사선이 프로세싱을 위해 이용가능하게 되는 것을 허용하면서 웨이퍼 상에의 IR 방사선의 입사를 감소시키는 것을 추구한다. 명확성을 위해, 이러한 도면은 본 발명의 장치에서 이용가능한 가능한 다수의 프로세싱 스테이션들 중 단지 하나를 도시한다. 또한, 이러한 도면은 명확성의 목적을 위해 웨이퍼의 도시를 생략하고, 플러드 타입 (flood-type) 반사기를 도시한다. 도 3 에 도시된 원리들은 또한 집광 반사기에 적용될 수도 있다는 것이 당업자에게는 명백할 것이다.
도 3 을 참조하면, 페데스탈 (303) 이 프로세싱 챔버 (301) 의 하나의 스테이션으로 임베딩된다. 윈도우 (305) 는 UV 램프들 (309 및 319) 로부터 원하는 파장들의 UV 출력으로 웨이퍼 (도시하지 않음) 의 조사를 허용하도록 페데스탈 (303) 위에 적절하게 위치된다. UV 광 소스를 위한 적합한 램프들은 상술된 바와 같은 필터들을 가지거나 가지지 않는, 수은 증기, D 또는 V 전구 램프들을 포함할 수도 있지만, 이들에 제한되지 않는다. 이러한 실시형태에서, 양 램프들 (309 및 319) 은 그들의 출력을 플러드 조명으로 만드는 반사기들 (307 및 317) 이 구비된다. 반사기들 (307 및 317) 은 그들 자신이 "콜드 미러" 재료로 만들어질 수도 있고, 즉 그들은 또한 IR 을 송신하고 UV 방사를 반사하도록 설계될 수도 있다.
램프들 (309 및 319) 로부터 직접 나오는 방사선 뿐아니라 반사기들 (307 및 317) 로부터 반사된 방사선은 반사기들 (311) 의 세트에 또한 입사한다. 이들 반사기들은 또한 웨이퍼 상의 막을 경화시킬 목적으로 원해지는 그러한 UV 파장들만을 반사하도록 설계된 콜드 미러들이다. 가시광을 포함하는 모든 다른 방사선 및 가장 특별하게는 IR 은 콜드 미러들의 이러한 세트에 의해 송신된다. 따라서, UV 파장들이 막에 우선적으로 송신된다. 램프들 (309 및 319) 에 대한 콜드 미러 반사기들 (311) 의 특정의 각도, 거리 및 배향은 웨이퍼 상에 입사하는 UV 강도를 최대화하고 그것의 조명의 균일성을 최적화하도록 최적화될 수도 있다는 것이 당업자에게는 명백할 것이다.
챔버 (301) 는 진공을 유지하고/유지하거나 대기 압력 위의 압력들에서의 기체들을 포함하는 것이 가능하다. 간단성을 위해, 하나의 챔버 (301) 의 하나의 스테이션만이 도시된다. 일부 실시형태들에서, 챔버 (301) 가 대안적으로 스탠드-얼론 단일 챔버 장치의 일부 일수도 있지만, 챔버 (301) 는 멀티 챔버 장치에서의 하나의 챔버이다. 어느 경우나, 챔버(들) 는 하나 또는 하나 보다 많은 스테이션을 가질 수도 있다. 본 발명의 일부 실시형태들에서, UV 프로세스 모듈들은 하나의 스테이션을 갖는다. 본 발명의 구현에 적합한 장치는 캘리포니아 샌호세의 노벨러스 시스템즈사로부터의 INOVA, Sequel, Vector 및 SOLA 시스템들 및 캘리포니아 산타 클라라의 어플라이드 머티리얼즈로부터의 Endura, Centura, Producer 및 Nanocure 시스템들의, 여기에 기술된 구성들을 포함할 수도 있다. 특정의 예에서, 본 발명은 캘리포니아 샌호세의 노벨러스 시스템즈사로부터의 Vector Extreme 툴 상에서 구현될 수도 있다.
도 3 의 UV 광 소스 구성은 단지 적합 구성의 예일 뿐이다. 일반적으로, 램프들이 웨이퍼에 균일한 UV 방사를 제공하도록 배열되는 것이 바람직하다. 예를 들어, 다른 적합한 램프 배열들은 동심원상으로 또는 달리 배열된 원형 램프들의 배열들을 포함할 수 있거나, 서로에 대해 90 도 및 180 도 각도들로 배열된 더 작은 파장의 램프들이 사용될 수도 있다. 광 소스(들) 는 고정되거나 웨이퍼 상의 적절한 로케이션들에 광을 제공하도록 이동가능할 수 있다. 대안적으로, 예를 들어 가동 렌즈들, 필터들 및/또는 미러들의 시리즈를 포함하는 광학 시스템은 상이한 시간에 상이한 소스들로부터 기판으로 광을 지향시키도록 제어될 수 있다.
UV 광 강도는 광 소스의 타입에 의해 및 광 소스 또는 광 소스들의 어레이에 인가된 전력에 의해 직접 제어될 수 있다. 인가된 전력의 강도에 영향을 주는 팩터들은 예를 들어 (예를 들어 광 소스들의 어레이 내의) 광 소스들의 수 및 광 소스 타입들 (예를 들어, 램프 타입 또는 레이저 타입) 을 포함한다. 웨이퍼 샘플 상의 UV 광 강도를 제어하는 다른 방법들은 광의 부분들이 웨이퍼 샘플에 도달하는 것을 차단할 수 있는 필터들을 사용하는 것을 포함한다. 광의 방향과 함께, 웨이퍼에서의 광의 강도가 미러들, 렌즈들, 확산기들 및 필터들과 같은 여러 광학 컴포넌트들을 사용하여 변조될 수 있다. 개개의 소스들의 스펙트럼 분포는 재단하는 필터들의 사용 뿐아니라 소스들 (예를 들어, 수은 증기 램프 (H 또는 H+ 전구), 제논 램프, 중수소 램프, 철 충전 ("D") 전구, 갈륨 충전 ("V") 전구, 엑시머 레이저 등) 의 선택에 의해 제어될 수 있다.
장치는 또한 상술된 바와 같은 알킬 실란과 같은 케미컬 실릴화제의 소스 (320) 를 포함한다.
소정의 실시형태들에서, 시스템 제어기 (325) 는 본 발명에 따른 UV 처리 프로세스들 동안 프로세스 조건들을 제어하는데 사용된다. 제어기는 통상 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서는 CPU 또는 컴퓨터, 아날로그 및/또는 디지털 입력/출력 연결들, 스텝퍼 모터 제어 보드들 등을 포함할 수도 있다.
소정의 실시형태들에서, 제어기는 장치의 모든 활동들을 제어한다. 시스템 제어기는 타이밍, 시약들 (예를 들어, 실릴화제) 의 공급, 챔버 압력, 챔버 온도, 웨이퍼 온도, UV 파장, 강도 및 노출 시간, 및 특정의 프로세스의 다른 파라미터들을 제어하는 명령들의 세트들을 포함하는 시스템 제어 소프트웨어를 실행한다. 제어기와 연관된 메모리 디바이스들 상에 저장된 다른 컴퓨터 프로그램들은 일부 실시형태들에서 사용될 수도 있다.
통상, 제어기 (325) 와 연관된 사용자 인터페이스가 존재할 것이다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
프로세스들을 제어하는 컴퓨터 프로그램 코드는 임의의 종래의 컴퓨터 판독가능 프로그래밍 언어, 예를 들어 어셈블리 언어, C, C++, 파스칼, 포트란 등으로 기록될 수 있다. 컴파일된 오브젝트 코드 또는 스크립트는 프로그램에서 식별된 탯크들을 수행하기 위해 프로세서에 의해 실행된다.
프로세스를 모니터하기 위한 신호들은 시스템 제어기의 아날로그 및/또는 디지털 입력 연결들에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 디포지션 장치의 아날로그 및 디지털 출력 연결들 상에 출력된다.
시스템 소프트웨어는 많은 상이한 방식들로 설계되거나 구성될 수도 있다. 예를 들어, 여러 챔버 컴포넌트 서브루틴들 또는 제어 오브젝트들은 발명적 프로세스들을 수행하는데 필요한 챔버 컴포넌트들의 동작을 제어하도록 기록될 수도 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 코드, 및 실릴화제 제어 코드, 압력 제어 코드, 히터 제어 코드, 및 UV 방사 제어 코드를 포함한다. 일 실시형태에서, 제어기는 상술된 방법들에 따른 본 발명의 프로세스들을 수행하기 위한 명령들을 포함한다.
도 3 에 도시된 장치는 단지 적합한 UV 프로세스 모듈의 예일 뿐이고 다른 설계들이 사용될 수도 있다는 것이 이해되어야 한다. 반도체 디바이스는 에어 브레이크 없이 UV 모듈로부터 배리어 층 성막 모듈까지 전달되어야 한다. 이것은 다수의 단일 툴들 상에서 달성될 수도 있다.
예들
다음은 본 발명의 동작 및 이익들의 더 양호한 이해를 제공하기 위해 본 발명의 특정의 구현들의 예들 및 성능 데이터를 제공한다. 그러나, 본 발명은 이들 특정의 구현들에 어떠한 방식으로든 제한되지 않는다.
UV 처리를 사용한 포스트-CMP k 복구
RC 지연을 낮추기 위한 해결책의 일부로서, 상당히 낮은 k (k < 2.60) 를 갖는 재료가 ILD 재료로서 사용되고 있다. k 를 감소시키는 통상의 방법은 결국 제거되는, 이들 재료 내의 포로젠 (porogen) 의 병합을 통하는 것이며, 필름은 (통상 UV 를 사용하여) 그것의 경도를 증가시키기 위해 크로스링크된다.
구리의 전기도금 후에, 그것은 CMP 를 사용하여 평탄화된다. 이들 다공성 ULK 재료는 CMP 손상에 민감하다. 소정 양의 C 제거가 이들 막들의 표면으로부터 발생하며, 결과적인 수분 흡수가 그것의 유전율에서의 증가를 초래한다.
프로세스의 다음의 단계는 유전체 배리어/에칭 스톱 층 (통상 PECVD 를 사용하는 SiC 또는 SiN) 의 성막이다. 통상, 400℃ 에서 불활성 기체 분위에서 긴 소우크 (soak) 단계 (10-30s) 가 DB/ESL 퇴적 이전에 막으로부터 습기를 제거하는데 사용된다. 이러한 포인트에서, 막은 마무리되고, 따라서, 더 이상의 수분 흡수는 가능하지 않다.
본 발명에 따른 프로세스들을 평가하기 위해 (pULK k2.3x 막 상에서) 수행되는 실험들에서, CMP 프로세스 유도 손상에 의해 초래되는 k 손실은 약 0.2 였다. 400℃ 에서 열 어닐만을 사용하면, k 복구는 약 0.05-0.06 이었다. 시간은 관계가 없었고; 1 과 30 분 사이에 어떠한 차이도 관찰되지 않았다.
불활성 기체 분위기에서 200 nm 까지 내내 방출들을 갖는 H+ 전구로부터와 같은 광대역 UV 소스에 노출되는 경우, k 복구는 표준 어닐의 약 2 배인 약 0.11-0.12 였다. 45s 및 60s 의 노출 시간들은 이들 테스트들의 일부로서 평가되었다. 더 긴 시간 동안 어떠한 차이도 관찰되지 않았다.
H+ 전구들과 동일한 정도의 k 복구가 심지어 D 또는 V 전구들에서도 보여진다. 이들 전구들은 그들의 방출 스펙트럼들이 변경되도록 그들 내에 상이한 도펀트들을 갖는다. H+, D 및 V 전구들에 대한 방사 전력 프로파일을 나타내는 방출 스펙트럼이 참고로 각각 도 4(a), (b) 및 (c) 에 도시된다. 이들 도펀트들의 주요한 영향은 더 짧은 파장들 (200-240 nm) 에서 매우 적은 방출 내지 방출이 없다. 이것은 ULK CDO 막이 상당한 흡수를 갖는 영역이다. 따라서, 이들 파장들을 갖지 않는 것은 ULK 막들이 더욱 경화/수축하는 것으로부터 방지하는 반면, 습기 제거는 여전히 발생한다. 300-400 nm 영역은 D 전구 방출 스펙트럼 프로파일을 지배하는 반면, V 전구들은 380 nm 위에서 그들의 피크 방출을 갖는다.
k 복구를 위한 UV 처리를 위한 H+ 전구들을 사용하는 주요 단점은 처리된 탄소 함유 로우-k 유전체의 결과적인 수축이다. 도 5 로부터 알 수 있듯이, H+ 전구 UV 소스를 사용하는 UV 노출은 필름으로 하여금 2.5% 만큼 더 수축하게 한다. 이에 비해, 열 어닐은 단지 약 0.2% 수축만을 야기한다. 금속 라인들이 이미 ULK 로 임베딩되어 있기 때문에, 임의의 수축은 응력을 발생시키며, 잠재적으로 응력 마이그레이션 실패들을 야기한다. 또한, 패턴 밀도에서의 다양성 및 결과적인 수축에서의 다양성은 ULK 로 하여금 그것의 평탄성을 잃게 할 것이다. 도 5 가 나타내듯이, D 및 V 전구들 양자 모두는 수축이 반 이상 (약 1% 까지) 감소되면서 대략 동일한 k 복구를 야기한다. D 전구들과 함께 295 nm 고역 통과 필터를 추가하는 것은 약 0.12 의 동일한 k 복수를 초래하지만, 수축은 이제 단지 0.5% 이다. 이것은 300 nm 보다 큰 파장들이 습기 제거를 위해 충분하다는 것을 제시한다. 그러나, V 전구를 갖는 동일한 295 nm 필터는 훨씬 더 낮은 수축을 초래하면서, 동일한 레벨의 k 복구를 야기하지 않는다. 이것은 300 과 400 nm 사이의 상당한 강도가 k 복구에 유용하다는 것을 제시한다.
이들 발견들은 300 nm 위의 제약된 스펙트럼 프로파일을 갖는 UV 방사에의 노출은, 상당한 수축을 피하면서 어닐 보다 더 많은 k 복구를 야기할 수 있다는 것을 제시한다. 이것은 필터들을 가지거나 가지지 않는, 적합한 광대역 소스 (예를 들어, D 또는 V 전구들) 로 달성될 수 있다. 그것은 또한 300 과 400 nm 사이의 단일 파장 엑시머 소스들 또는 심지어 UV LED 들 (395 nm 또는 365 nm) 을 사용하여 잠재적으로 행해질 수 있다.
UV 처리를 사용하는 프리-금속화 k 복구
본 발명에 따른 케미컬 실릴화제 노출을 포함하는 UV 처리들을 사용한 프리-금속화 플라즈마 손상 탄소 함유 로우-k 유전체들의 처리들은 0.5 이상 만큼의 k 감소들 및 2.4 이하만큼 낮은 k 값을 달성하는 것을 발견되었다. 도 6 은 ULK CDO 유전체가 산화 플라즈마에 의해 손상되고, 그 후 본 발명에 따른 UV 처리를 겪는 실험들로부터의 데이터를 도시한다. UV 처리는 UV 방사 노출이 후속하는 제 1 메틸 실란 실릴화제 (SA1) 에의 노출, 및 UV 방사 노출이 후속하는 제 2 메틸 실란 실릴화제 (SA2) 에의 별도의 노출을 수반했다. 각 경우의 UV 처리는 3 이상으로부터 약 2.6 내지 2.7 까지 처리된 유전체의 유전율에서의 극적인 감소 (k 복구) 를 야기했다. 유사하게 이익적 결과들이 실릴화제에의 노출 전후에 UV 방사 노출들을 수반하는 UV 처리들을 사용하여 획득되었다.
대안적인 실시형태들
패터닝 방법/장치
상술된 장치/프로세스는 예를 들어 반도체 디바이스들, 디스플레이들, LED 들, 태양전지 패널들 등의 제조 또는 생산을 위해, 리소그래피 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상, 반드시는 아니지만, 그러한 툴들/프로셋들은 공통의 조제 설비에서 함께 사용되거나 행해질 것이다. 막의 리소그래피 패터닝은 통상 각 단계가 다수의 가능한 툴들로 가능해지는 다음의 단계들의 일부 또는 전부를 포함한다: (1) 스핀-온 또는 스프레이-온 툴을 사용하는 워크피스, 즉 기판 상에의 포토레지스트의 적용; (2) 핫 플레이트 또는 로 또는 UV 경화 툴을 사용하는 포토레지스트의 경화; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하는 가시선 또는 UV 또는 x-선 광에의 포토레지스트의 노광; (4) 레지스트를 선택적으로 제거하고 이에 의해 습식 브렌치와 같은 툴을 사용하여 그것을 패터닝하도록 레지스트를 현상; (5) 건식 또는 플라즈마 원조 에칭 툴을 사용하여 하지 막 또는 워크피스로 레지스트 패턴을 전사; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거.
시스템 제어기
본 발명의 또 다른 양태는 상술된 방법을 달성하도록 구성된 장치이다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 위에서 도 3 을 참조하여 기술된 것과 같은, 본 발명에 따른 프로세스 동작들을 제어하기 위한 명령들을 갖는 시스템 제어기를 포함한다. 시스템 제어기는 통상 장치가 본 발명에 따른 방법을 수행하도록 하는 명령들을 실행하도록 구성된 하나 이상의 프로세서들 및 하나 이상의 메모리 디바이스들을 포함한다. 본 발명에 따른 프로세스 동작들을 제어하기 위한 명령들을 포함하는 머신 판독가능 매체가 시스템 제어기에 커플링될 수도 있다.
결론
상기의 본 발명은 이해의 명확성을 위해 다소 상세히 기술되었지만, 소정의 변화들 및 변경들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다. 본 발명의 프로세스 및 조성들 양자 모두를 구현하는 다수의 대안적인 방법들이 존재한다. 이에 따라, 본 실시형태들은 제한적이 아니라 예시적으로서 고려되어야 하고, 본 발명은 여기에 주어진 상세에 제한되지 않아야 한다.

Claims (55)

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  26. 반도체 디바이스를 형성하는 방법으로서,
    상기 반도체 디바이스를 형성하는 방법은,
    제 1 유전율을 갖는 탄소 함유 로우-k 유전체를 포함하는 반도체 디바이스 기판을, 프로세싱 챔버에서 수용하는 단계;
    상기 탄소 함유 로우-k 유전체를 제1 UV 처리에 노출시키는 단계;
    상기 탄소 함유 로우-k 유전체를 케미컬 실릴화제에 노출시키는 단계; 및
    상기 탄소 함유 로우-k 유전체를 제2 UV 처리에 노출시키는 단계를 포함하며,
    상기 노출들에 의해 상기 탄소 함유 로우-k 유전체의 유전율이 제 2 유전율로 감소되는, 반도체 디바이스 형성 방법.
  27. 삭제
  28. 제 26 항에 있어서,
    노출들 사이에 에어 브레이크가 존재하지 않는, 반도체 디바이스 형성 방법.
  29. 제 26 항에 있어서,
    하나 이상의 노출들 사이에 에어 브레이크가 존재하는, 반도체 디바이스 형성 방법.
  30. 제 26 항에 있어서,
    열 어닐 노출이 상기 탄소 함유 로우-k 유전체를 상기 케미컬 실릴화제에 노출시키는 것에 선행하는, 반도체 디바이스 형성 방법.
  31. 삭제
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  40. 제 26 항에 있어서,
    상기 유전체는 옥타메틸 시클로테트라실록산 (OMCTS), 테트라메틸시클로테트라실록산 (TMCTS), 디메틸디메톡시실란 (DMDMOS), 및 디에톡시메틸실란 (DEMS) 으로부터 형성된 탄소 도핑된 산화물들로 이루어진 그룹으로부터 선택되는, 반도체 디바이스 형성 방법.
  41. 제 40 항에 있어서,
    상기 실릴화제는 디메틸디클로로실란, 디메틸디메톡시실란, 디메틸디에톡시실란, 비스(디메틸아미노)디메틸실란, 디메틸아미나오 트리메틸 실란, 비스(디에틸아미노)디메틸실란, 에틸메틸디클로로실란 및 디에틸디클로로실란, 디에틸디에톡시실란으로 이루어진 그룹으로부터 선택되는, 반도체 디바이스 형성 방법.
  42. 제 41 항에 있어서,
    상기 실릴화제는 비스(디메틸아미노)디메틸실란인, 반도체 디바이스 형성 방법.
  43. 제 41 항에 있어서,
    상기 실릴화제는 디메틸디클로로실란인, 반도체 디바이스 형성 방법.
  44. 제 26 항에 있어서,
    상기 제1 및/또는 제2 UV 방사 전력의 50% 초과는 300 내지 450 nm 의 파장 범위 내에 있는, 반도체 디바이스 형성 방법.
  45. 제 26 항에 있어서,
    상기 제1 및/또는 제2 UV 방사 전력의 50% 초과는 300 내지 400 nm 의 파장 범위 내에 있는, 반도체 디바이스 형성 방법.
  46. 제 26 항에 있어서,
    상기 제1 및/또는 제2 UV 방사 전력의 10% 미만은 300 nm 아래의 파장 범위 내에 있는, 반도체 디바이스 형성 방법.
  47. 제 26 항에 있어서,
    상기 제1 및/또는 제2 UV 방사 전력의 5% 미만은 300 nm 아래의 파장 범위 내에 있는, 반도체 디바이스 형성 방법.
  48. 제 26 항에 있어서,
    상기 제1 및/또는 제2 UV 방사 전력의 1% 미만은 300 nm 아래의 파장 범위 내에 있는, 반도체 디바이스 형성 방법.
  49. 제 26 항에 있어서,
    상기 탄소 함유 로우-k 유전체가 노출되는 상기 UV 방사선에서 300 내지 400 nm 의 파장 범위에서의 UV 방사 전력에 대한 200 내지 240 nm 의 파장 범위에서의 제1 및/또는 제2 UV 방사 전력의 비가 10 % 이하인, 반도체 디바이스 형성 방법.
  50. 제 26 항에 있어서,
    Fe-충전 ("D") 전구가 상기 제1 및/또는 제2 UV 방사선을 위한 소스로 사용되는, 반도체 디바이스 형성 방법.
  51. 제 50 항에 있어서,
    고역 통과 필터가 상기 D 전구와 함께 사용되어, 상기 탄소 함유 로우-k 유전체의 노출 전에 300 nm 아래의 파장을 갖는 상기 UV 방사선을 필터링하는, 반도체 디바이스 형성 방법.
  52. 제 51 항에 있어서,
    상기 필터는 295 nm 고역 통과 필터인, 반도체 디바이스 형성 방법.
  53. 제 26 항에 있어서,
    Ga-충전 ("V") 전구가 상기 제1 및/또는 제2 UV 방사선의 소스로 사용되는, 반도체 디바이스 형성 방법.
  54. 제 53 항에 있어서,
    고역 통과 필터가 상기 V 전구와 함께 사용되어, 상기 탄소 함유 로우-k 유전체의 노출 전에 300 nm 아래의 파장을 갖는 UV 방사선을 필터링하는, 반도체 디바이스 형성 방법.
  55. 제 54 항에 있어서,
    상기 필터는 295 nm 고역 통과 필터인, 반도체 디바이스 형성 방법.
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