KR20000043888A - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
플라즈마 식각 공정을 실시하여 다수의 구조를 형성하는 플래쉬 메모리 소자의 제조 공정에서 플라즈마 식각 공정에 의해 발생되는 플라즈마 데미지에 의한 소자의 신뢰성 저하를 해결하고자 한다.
3. 발명의 해결 방법의 요지
본 발명에서는 플라즈마 식각 공정을 실시한 후 220 내지 320㎚의 파장을 갖는 UV를 조사하여 플라즈마 데미지를 발생시키는 양전하를 중성화시켜 전하 손실의 문제점을 해결하므로써 소자의 신뢰성을 향상시킨다.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 플래쉬 메모리 소자의 제조 과정중 다수의 플라즈마 공정을 실시한 후 UV 조사 공정을 실시하므로써 플라즈마 공정에 의한 데미지(damage)에 의해 발생되는 전하 유지(charge retention) 특성의 저하를 방지할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
스택 게이트형 플래쉬 메모리 소자는 다수의 플라즈마 공정을 실시하여 제조된다. 스택 게이트형 플래쉬 메모리 소자를 제조하기 위해 플라즈마 식각을 실시하는 공정을 살펴보면, 게이트 라인 형성을 위한 게이트 식각 및 자기정렬 식각 공정, 하부 금속 배선을 형성하기 위한 콘택 홀 형성 공정, 하부 금속 배선 패터닝 공정, 상부 금속 배선을 형성하기 위한 비아 홀 형성 공정, 상부 금속 배선 패터닝 공정 및 패드 오픈을 위한 패드 식각 공정등을 들 수 있다. 플라즈마 식각 방법이란 여러 종류의 식각 가스를 이용하여 플라즈마를 형성한 후 식각하고자 하는 층의 표면과 식각 이온들의 물리적, 화학적 반응에 의해 식각하는 방법이다. 따라서 이러한 공정을 거치게 되면 여러 종류의 이온들(대표적으로 Na+이온)이 게이트 라인을 감싸고 있는 사이드월 패시베이션막 또는 터널 산화막에 차지업이 되고, 이들 전하가 소자의 초기 상태 혹은 신뢰성(charge retention)에 영향을 미치게 된다. 이러한 플라즈마 공정에 의한 차지업 현상을 통상적으로 플라즈마 데미지(plasma demage)라 한다.
도 1에 스택 게이트형 플래쉬 메모리 소자의 하부 금속 배선 형성 공정 이후의 단면과 플라즈마 데미지 현상을 개략적으로 도시하였다.
접합 영역(102)이 형성된 반도체 기판(101) 상부의 선택된 영역에 터널 산화막(103), 제 1 폴리실리콘막(104), 유전체막(105), 제 2 폴리실리콘막(106), 상부 폴리실리콘막(107), 텅스텐실리사이드막(108) 및 반사 방지막(109)이 순차적으로 적층된 스택 게이트가 형성된다. 스택 게이트를 포함한 전체 구조 상부에 산화막(110), PSG막(111) 및 BPSG막(112)로 이루어진 사이드월 패시베이션막(113)이 형성된다. 사이드월 패시베이션막(113)의 선택된 영역을 식각하여 접합 영역(102)을 노출시키는 콘택홀이 형성된다. 콘택홀이 매립되도록 전체 구조 상부에 금속층(114)이 형성되고, 금속층(114) 상부에 하부 금속 배선을 패터닝하기 위한 감광막 패턴(115)이 형성된다.
여기까지의 공정에서 상기에서 설명된 바와 같이 스택 게이트를 형성하기 위한 식각 공정, 콘택홀 형성 공정 및 하부 금속 배선 형성을 위한 패터닝 공정에 플라즈마 식각 공정이 이용된다.
감광막 패턴(115)을 마스크로 하부 금속 배선을 형성하기 위하여 플라즈마 식각 공정을 진행하게 되면, 예를들어 알루미늄으로 이루어진 금속층으로 플라즈마 형성시 발생되는 양전하(positive charge)들이 모이게 된다. 이를 안테나 효과(antenna effect)라 한다. 이러한 전하들이 앞서 언급한 산화막, PSG막, BPSG막등으로 이루어진 사이드월 패시베이션막이나 터널 산화막내에 트랩된다. 이렇게 트랩된 전하들은 언제든지 플래쉬 메모리 소자의 플로팅 게이트내의 전자들과 반응할 수 있는 기회를 갖게 된다. 따라서 결국 소자의 전하 유지 문제에 심각한 영향을 미치게 된다.
따라서, 본 발명은 플래쉬 메모리 소자의 제조 공정에서 사용되는 다수의 플라즈마 식각 공정에 의해 터널 산화막 및 사이드월 패시베이션막으로 양전하가 차지업되어 소자의 신뢰성을 저하시키는 문제점을 해결하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 다수의 플라즈마 식각 공정에 의해 다수의 구조를 형성하는 플래쉬 메모리 소자의 제조 방법에 있어서, 상기 플라즈마 식각 공정을 실시한 후 220 내지 320㎚의 파장을 갖는 UV를 조사하는 것을 특징으로 한다.
도 1은 플래쉬 메모리 소자의 제조 공정중 플라즈마 데미지에 의한 차지업 과정을 설명하기 위한 소자의 단면도.
도 2는 본 발명에 따른 UV 조사에 의한 디스차지 과정을 설명하기 위한 개략도.
<도면의 주요 부분에 대한 부호 설명>
101 : 반도체 기판 102 : 접합 영역
103 : 터널 산화막 104 : 제 1 폴리실리콘막
105 : 유전체막 106 : 제 2 폴리실리콘막
107 : 상부 폴리실리콘막 108 : 텅스텐실리사이드막
109 : 반사 방지막 110 : 산화막
111 : PSG막 112 : BPSG막
113 : 사이드월 패시베이션막
114 : 금속층 115 : 감광막 패턴
본 발명에서는 플래쉬 메모리 소자를 제조하는 공정중 실시하는 다수의 플라즈마 식각 공정에 의해 터널 산화막 또는 사이드월 패시베이션막으로 양전하가 차지업되어 플로팅 게이트의 전하 유지 특성을 저하시키는 문제점을 플라즈마 식각 공정을 실시한 후 UV를 조사하므로써 제거할 수 있다. 이는 터널 산화막 또는 사이드월 패시베이션막에 차지업된 양전하를 중성화시켜 전하 손실 문제를 해결한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플라즈마 공정을 실시한 후 UV 조사에 의해 디스차지되는 원리를 터널 산화막을 예로 설명하기 위한 개략도이다.
도시된 바와 같이 적절한 파장의 UV를 조사하게 되면 게이트 또는 실리콘 기판에 존재하는 전자들이 에너지를 받게 되고, 이 에너지는 터널 산화막의 전위 장벽(potential barrier)을 극복할 수 있는 충분한 크기를 갖게 된다. 이렇게 여기된 전자들은 터널 산화막내로 침투하게 되며, 이는 플라즈마 데미지에 의해 차지업된 양전하들에 의해 트랩될 수 있는 기회를 가지게 된다. 이런 과정을 거쳐 플라즈마 데미지에 의해 차지업된 양전하와 UV 조사에 의해 여기된 음전하들이 서로 결합하여 중성화(neutralization)되면 플라즈마 데미지에 의한 전하로 인해 발생할 수 있는 플로팅 게이트내의 전하 유지 문제를 해결할 수 있다.
이러한 원리를 이용하여 UV 조사로 플라즈마 데미지를 완화할 경우 효과의 극대화를 위해서는 문제가 될 가능성이 있는 공정 진행 후 바로 실시하는 것이 바람직하다. 스택 게이트형 플래쉬 메모리 소자의 제조 공정중 사이드월 패시베이션막이나 터널 산화막에 직접적으로 영향을 줄 수 있는 공정에는 게이트 패터닝 공정, 하부 금속 배선 형성을 위한 콘택 홀 형성 공정, 하부 금속 배선 형성 공정, 상부 금속 배선 형성을 위한 비아 홀 형성 공정, 상부 금속 배선 형성 공정, 패드 식각 공정등이 있다. 여기서 전자들이 산화막 장벽을 극복하기 위해서는 약 3.1eV 이상의 에너지를 가질 수 있도록 적절한 레벨의 UV 파장이 필요한데, 이를 위해서는 220∼320㎚(약 4.0eV)의 레벨이 적절하다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 소자의 제조 공정중 다수의 플라즈마 식각 공정에 의해 발생되는 플라즈마 데미지에 의한 전하 유지 특성의 문제점을 플라즈마 식각 공정을 실시한 후 UV를 조사하므로써 중성화시켜 제거할 수 있어 소자의 신뢰성을 향상시킬 수 있을 뿐만 아니라 별도의 장비 구입이나 특별한 공정 기술없이 수행할 수 있다.
Claims (2)
- 다수의 플라즈마 식각 공정에 의해 다수의 구조를 형성하는 플래쉬 메모리 소자의 제조 방법에 있어서,상기 플라즈마 식각 공정을 실시한 후 UV를 조사하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 UV는 220 내지 320㎚의 파장을 갖도록 하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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