JP2010103151A - 半導体装置の製造方法及び半導体装置の製造装置 - Google Patents

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Abstract

【課題】ＣＯ2プラズマに晒された低誘電率絶縁膜のダメージを回復させて、低誘電率絶縁膜を良好な状態にすることができ、半導体装置における性能の向上と信頼性の向上を図ることのできる半導体装置の製造方法及び半導体装置の製造装置を提供する。
【解決手段】基板に形成された低誘電率絶縁膜をエッチングするエッチング処理工程と、当該エッチング処理工程の後に基板をＣＯ2プラズマに晒すＣＯ2プラズマ処理工程と、ＣＯ2プラズマ処理工程の後に、低誘電率絶縁膜に紫外線を照射する紫外線処理工程とを有する半導体装置の製造方法。
【選択図】図４

Description

本発明は、エッチング処理工程、ＣＯ2プラズマ処理工程等によって半導体装置を製造する半導体装置の製造方法及び半導体装置の製造装置に関する。
従来から、半導体装置の製造工程では、半導体ウエハ等の基板に形成された層間絶縁膜等をエッチングするエッチング工程、このエッチング工程でマスクとして使用したフォトレジスト層を酸素プラズマやＣＯ2プラズマによってアッシングして除去するアッシング工程等の一連の工程を行うことにより、所定の回路パターンを形成することが行われている。
また、近年では、上記の層間絶縁膜として、従来から使用されているＳｉＯ2膜に比べて誘電率が低い低誘電率絶縁膜（所謂Ｌｏｗ−ｋ膜）が使用されるようになってきている。このような低誘電率絶縁膜としては、シリコン、炭素、酸素及び水素を含む、炭素含有シリコン酸化膜などと呼ばれている膜（以下「ＳｉＣＯＨ膜」という）が注目されている。このＳｉＣＯＨ膜は、ＳｉＯ2膜の比誘電率が４付近であるのに対して、比誘電率が２．７以下であり、十分な機械的強度を有することから、層間絶縁膜として極めて有効な膜である。さらに、ＳｉＣＯＨ膜を多孔質膜としたｐ−ＳｉＣＯＨ膜を用いることもできる。
しかし、上記のｐ−ＳｉＣＯＨ膜等は、エッチング工程やアッシング工程においてプラズマに晒されるとダメージを受け、吸湿性の上昇や誘電率の上昇等によって、半導体装置の性能低下や信頼性の低下等の不具合が生じる。このようなダメージは、低誘電率絶縁膜からの炭素の除去によって、誘電率が上昇すると共に、材料が水を吸収しやすくなって水分を保持するようになることから引き起こされると考えられる。
このため、エッチング工程やアッシング工程の後に、低誘電率絶縁膜を、シリル化剤（例えばＴＭＳＤＭＡ（Dimethylaminotrimethylsilane））の蒸気等に接触させることによってシリル化するシリル化処理を行うことによって低誘電率絶縁膜が受けたダメージを回復することが知られている（例えば、特許文献１参照。）。
２００６−４９７９８号公報
上記のように、エッチング、アッシング等によって低誘電率絶縁膜が受けたダメージ（吸湿性の上昇や誘電率の上昇等）を回復する場合、例えば、ＣＦ4等のエッチングガスを用いたプラズマエッチングにより低誘電率絶縁膜をエッチングし、その後エッチング工程でマスクとして使用したフォトレジスト層を酸素プラズマによりアッシングした場合は、前述したようなシリル化処理によってダメージがある程度回復する。
しかしながら、上記したアッシング工程を、酸素プラズマではなく、ＣＯ2プラズマによって行った場合、シリル化処理を実施しても、ダメージの回復が十分に成されず、ダメージの回復が不十分になるという課題がある。これは、酸素プラズマによるアッシングを行った場合と、ＣＯ2プラズマによってアッシングを行った場合とでは、低誘電率絶縁膜の受けるダメージが異なるためと推測される。
すなわち、酸素プラズマによるアッシングを行った場合、低誘電率絶縁膜の受けるダメージは、主として酸化である。一方、ＣＯ2プラズマによってアッシングを行った場合、低誘電率絶縁膜の受けるダメージは、酸化だけでなく、膜表面にシリル化を阻害するような皮膜（組成としてＣ，Ｆ，Ｏ等を含む）が形成されると推測される。また、ＣＯ2プラズマによってアッシングを行った場合、膜中にエッチング時に使用されたＣＦ4等に起因するＦ成分が残留又は拡散し、これが膜の極性を高め、結果として吸湿を引き起こして誘電率の上昇を起こすと推測される。
なお、酸素プラズマによるアッシングを行った場合、低誘電率絶縁膜が受けたダメージはシリル化処理によってある程度回復するが、酸素プラズマは、酸化力が強いため、低誘電率絶縁膜が受けるダメージはその表面部分のみではなく、深層部にまで至り、かつ、酸化した部分が緻密化してしまう。このため、より酸化力の低いＣＯ2プラズマによってアッシングを行い、低誘電率絶縁膜の受けるダメージを表面近傍に留めることが望まれる。また、上記のようなＣＯ2プラズマに起因するダメージは、ＣＯ2プラズマアッシングに限らず、他の目的、例えばプラズマエッチング処理後に付着した付着物を除去するためのクリーニング等のためにＣＯ2プラズマを使用した場合についても、ＣＯ2プラズマアッシングの場合と同様にして生じる。
本発明は、上記従来の事情に対処してなされたもので、ＣＯ2プラズマに晒された低誘電率絶縁膜の吸湿性の上昇や誘電率の上昇等のダメージを回復させて、低誘電率絶縁膜を良好な状態にすることができ、半導体装置における性能の向上と信頼性の向上を図ることのできる半導体装置の製造方法及び半導体装置の製造装置を提供しようとするものである。
請求項１の半導体装置の製造方法は、基板に形成した低誘電率絶縁膜をエッチングするエッチング処理工程と、当該エッチング処理工程の後に前記基板をＣＯ2プラズマに晒すＣＯ2プラズマ処理工程とを具備した半導体装置の製造方法であって、前記ＣＯ2プラズマ処理工程の後に、前記低誘電率絶縁膜に紫外線を照射する紫外線処理工程を行うことを特徴とする。
請求項２の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法であって、前記ＣＯ2プラズマ処理工程が、前記エッチング処理工程にてエッチングマスクとして使用したフォトレジスト層を除去するためのＣＯ2プラズマアッシング処理工程であることを特徴とする。
請求項３の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法であって、前記ＣＯ2プラズマ処理工程が、前記エッチング工程にて発生した付着物を除去するためのクリーニング処理工程であることを特徴とする。
請求項４の半導体装置の製造方法は、請求項１〜３いずれか１項項記載の半導体装置の製造方法であって、前記ＣＯ2プラズマ処理工程の後に、前記低誘電率絶縁膜をシリル化するシリル化処理工程を行うことを特徴とする。
請求項５の半導体装置の製造装置は、基板に形成した低誘電率絶縁膜をエッチングするエッチング処理工程を行うためのエッチング処理機構と、前記エッチング工程の後に前記基板をＣＯ2プラズマに晒すＣＯ2プラズマ処理工程を行うためＣＯ2プラズマ処理機構と、前記ＣＯ2プラズマ処理工程の後に、前記低誘電率絶縁膜に紫外線を照射する紫外線処理工程を行うための紫外線処理機構と、前記基板を搬送するための搬送機構とを具備したことを特徴とする。
請求項６の半導体装置の製造装置は、請求項５記載の半導体装置の製造装置であって、前記紫外線処理工程の後に、前記低誘電率絶縁膜をシリル化するシリル化処理工程を行うためのシリル化処理機構を更に具備したことを特徴とする。
請求項７の半導体装置の製造装置は、請求項６記載の半導体装置の製造装置であって、
前記シリル化処理機構が、前記紫外線処理機構と同一のチャンバに設けられ、同一チャンバ内で紫外線処理工程とシリル化処理工程を実施できるように構成されていることを特徴とする。
請求項８の半導体装置の製造装置は、請求項７記載の半導体装置の製造装置であって、前記チャンバ内にシリル化剤の蒸気を供給するためのシリル化剤蒸気供給機構と、前記シリル化剤蒸気供給機構とは独立に、前記チャンバ内に窒素ガスを供給するための窒素ガス供給機構とを具備したことを特徴とする。
請求項９の半導体装置の製造装置は、請求項５〜８いずれか１項記載の半導体装置の製造装置であって、前記搬送機構が、真空チャンバ内に設けられ、前記基板を真空雰囲気中で搬送するよう構成されたことを特徴とする。
請求項１０の半導体装置の製造方法は、基板に形成した低誘電率絶縁膜の表面に所定の回路パターンを有するエッチングマスクを形成する工程と、前記エッチングマスクを介して前記低誘電率絶縁膜をエッチングし、当該低誘電率絶縁膜に溝又は孔を形成するエッチング処理工程と、前記エッチング処理工程の後に、前記エッチングマスクをＣＯ2プラズマを用いて除去するＣＯ2プラズマ処理工程と、前記ＣＯ2プラズマ処理工程の後に、前記低誘電率絶縁膜に紫外線を照射する紫外線処理工程と、を具備したことを特徴とする。
請求項１１の半導体装置の製造方法は、請求項１０記載の半導体装置の製造方法であって、前記紫外線処理工程の後に、前記低誘電率絶縁膜をシリル化するシリル化処理工程を行うことを特徴とする。
請求項１２の半導体装置の製造方法は、請求項１１記載の半導体装置の製造方法であって、前記シリル化処理工程の後に、前記溝又は孔内に導電性の金属を埋め込む工程を具備したことを特徴とする。
本発明によれば、ＣＯ2プラズマに晒された低誘電率絶縁膜の吸湿性の上昇や誘電率の上昇等のダメージを回復させて、低誘電率絶縁膜を良好な状態にすることができ、半導体装置における性能の向上と信頼性の向上を図ることのできる半導体装置の製造方法及び半導体装置の製造装置を提供することができる。
以下、本発明の半導体装置の製造方法及び半導体装置の製造装置詳細を、図面を参照して実施形態について説明する。
図１は、本発明の一実施形態に係る半導体装置の製造装置１００の構成を模式的に示す平面図である。半導体装置の製造装置１００は、基板（本実施形態では半導体ウエハ）にプラズマエッチング処理を行うためのエッチング処理ユニット５１と、ＣＯ2プラズマによるアッシング処理を行うアッシング処理ユニット５２と、紫外線処理を行う紫外線処理ユニット５３と、シリル化処理を行うシリル化処理ユニット５４とを備えており、これらの各処理ユニット５１〜５４は六角形をなすウエハ搬送室５５の４つの辺にそれぞれ対応して設けられている。
また、ウエハ搬送室５５の他の２つの辺にはそれぞれロードロック室５６，５７が設けられている。これらのロードロック室５６，５７のウエハ搬送室５５と反対側にはウエハ搬入搬出室５８が設けられており、ウエハ搬入搬出室５８のロードロック室５６，５７と反対側にはウエハＷを収容可能な３つのキャリアＣを取り付けるポート５９，６０，６１が設けられている。
エッチング処理ユニット５１、アッシング処理ユニット５２、紫外線処理ユニット５３、シリル化処理ユニット５４及びロードロック室５６，５７は、同図に示すように、ウエハ搬送室５５の各辺にゲートバルブＧを介して接続され、これらは各ゲートバルブＧを開放することによりウエハ搬送室５５と連通され、各ゲートバルブＧを閉じることによりウエハ搬送室５５から遮断される。また、ロードロック室５６，５７のウエハ搬入搬出室５８に接続される部分にもゲートバルブＧが設けられており、ロードロック室５６，５７は、これらゲートバルブＧを開放することによりウエハ搬入搬出室５８に連通され、これらを閉じることによりウエハ搬入搬出室５８から遮断される。
ウエハ搬送室５５内には、エッチング処理ユニット５１、アッシング処理ユニット５２、紫外線処理ユニット５３、シリル化処理ユニット５４及びロードロック室５６，５７に対して、ウエハＷの搬入搬出を行うウエハ搬送装置６２が設けられている。このウエハ搬送装置６２は、ウエハ搬送室５５の略中央に配設されている。このウエハ搬送装置６２は、回転および伸縮可能な回転・伸縮部６３の先端にウエハＷを保持する２つのブレード６４ａ，６４ｂを有しており、これら２つのブレード６４ａ，６４ｂは互いに反対方向を向くように回転・伸縮部６３に取り付けられている。なお、このウエハ搬送室５５内は所定の真空度に保持されるようになっている。
ウエハ搬入搬出室５８の天井部には図示しないＨＥＰＡフィルタが設けられており、このＨＥＰＡフィルタを通過した清浄な空気がウエハ搬入搬出室５８内にダウンフロー状態で供給され、大気圧の清浄空気雰囲気でウエハＷの搬入搬出が行われるようになっている。ウエハ搬入搬出室５８のキャリアＣ取り付け用の３つのポート５９，６０，６１にはそれぞれ図示しないシャッターが設けられており、これらのポート５９，６０，６１にウエハＷを収容した、又は空のキャリアＣが直接取り付けられ、取り付けられた際にシャッターが外れて外気の侵入を防止しつつウエハ搬入搬出室５８と連通するようになっている。また、ウエハ搬入搬出室５８の側面にはアライメントチャンバ６５が設けられており、そこでウエハＷのアライメントが行われる。
ウエハ搬入搬出室５８内には、キャリアＣに対するウエハＷの搬入搬出及びロードロック室５６，５７に対するウエハＷの搬入搬出を行うウエハ搬送装置６６が設けられている。このウエハ搬送装置６６は、多関節アーム構造を有しており、キャリアＣの配列方向に沿ってレール６８上を走行可能となっており、その先端のハンド６７上にウエハＷを載せてその搬送を行う。ウエハ搬送装置６２，６６の動作等、システム全体の制御は制御部６９によって行われる。
上記の各処理ユニットのうち、エッチング処理ユニット５１及びアッシング処理ユニット５２は、例えば、処理チャンバ内に設けられた平行平板電極間に高周波電力を印加してプラズマを発生させる容量結合型の周知のプラズマ処理装置等によって構成されるため詳細な説明は省略する。
図２は、上記した紫外線処理ユニット５３の概略構造を模式的に示す縦断面図である。紫外線処理ユニット５３は、ウエハＷを収容するチャンバ３１を備えており、チャンバ３１には、ウエハＷを搬入搬出するための開口３２が設けられている。この開口３２は、前述したゲートバルブＧを介してウエハ搬送室５５と連通されている。
チャンバ３１内には、ウエハＷを載置するとともに、ウエハＷを所定温度に加熱可能とされたホットプレート３３が設けられており、このホットプレート３３と対向するように、チャンバ３１内の天井部には、ウエハＷに紫外線を照射するための紫外線ランプ３４が設けられている。また、チャンバ３１には、内部を真空排気するための排気配管３５と、チャンバ３１内に窒素ガスを供給するための窒素ガス供給配管３６が接続されている。これによって、チャンバ３１内における紫外線の照射は、真空雰囲気又は窒素ガス雰囲気で行えるようになっている。
図３は、上記したシリル化処理ユニット５４の概略構造を模式的に示す縦断面図である。シリル化処理ユニット５４は、ウエハＷを収容するチャンバ４１を備えており、チャンバ４１には、ウエハＷを搬入搬出するための図示しない開口が設けられている。このウエハＷを搬入搬出するための開口は、前述したゲートバルブＧを介してウエハ搬送室５５と連通されている。チャンバ４１内にはホットプレート４２が設けられており、ホットプレート４２の周囲からシリル化剤、例えばＴＭＳＤＭＡの蒸気を含む窒素ガスがチャンバ４１内に供給されるようになっている。
図３のシリル化処理ユニット５４では、液体のＴＭＳＤＭＡを気化器４３によって気化させて窒素ガスに含有させる構成となっているが、ＴＭＳＤＭＡを気化させたガス（つまりＴＭＳＤＭＡ蒸気）のみをチャンバ４１に供給する構成としてもよい。後述するように、ＴＭＳＤＭＡをチャンバ４１内に供給する際には、チャンバ４１内は所定の真空度に保持されているので、気化器４３とチャンバ４１の圧力差を利用して、ＴＭＳＤＭＡガスをチャンバ４１に導入することは容易に行うことができる。
ホットプレート４２は、例えば、５０℃〜２００℃の範囲で温度調節が可能であり、その表面にはウエハＷを支持するピン４４が設けられている。ウエハＷをホットプレート４２に直接載置しないことで、ウエハＷの裏面の汚染が防止される。チャンバ４１の天井部の略中心部には、チャンバ４１に供給されたＴＭＳＤＭＡを含む窒素ガスを排気するための排気口４７が設けられており、この排気口４７は圧力調整装置４８を介して、真空ポンプ４９に接続されている。
また、シリル化処理ユニット５４は、図示しない水蒸気供給機構を具備しており、チャンバ４１内に所定濃度の水蒸気を含む窒素ガス（または水蒸気のみ）を供給することができるようになっている。
エッチング処理やアッシング処理によってダメージを受け、または親水性表面となった層間絶縁膜を大気中に取り出すと、水分が吸着して誘電率が上昇する。本実施形態の半導体製造装置１００では、ウエハＷをエッチング処理及びアッシング処理した後に、大気中に晒すことなく、半導体製造装置１００内でダメージ回復処理を行うことで、水分吸着による誘電率の上昇を防止することができるようになっている。しかしながら、半導体製造装置１００では、エッチング処理後のウエハＷは、エッチング処理ユニット５１からシリル化処理ユニット５４へ搬送される間は真空雰囲気の下にあり、エッチングによってダメージを受けた部分は全く吸湿を起こさないために、シリル化反応が起こり難くなるおそれがある。
そこで、シリル化処理ユニット５４では、チャンバ４１内に水蒸気を供給可能な構造とし、意図的にダメージ部分に適度な吸湿反応を起こさせて、シリル化反応を容易に進行させることができるようになっている。なお、吸湿反応を過剰に進行させるとシリル化反応の進行が逆に抑制されるおそれがあるので、このような反応抑制が起こらないように水蒸気の供給を制御する必要がある。
次に、上記の半導体装置の製造装置１００を用いた半導体装置の製造方法の実施形態について説明する。図４は、本実施形態に係る半導体装置の製造方法の工程を示すフローチャートであり、図５は、図４の工程に従って処理されるウエハの断面の状態を拡大して模式的に示す説明図である。
図５（ａ）に示すように、ウエハＷには、シリコン等からなる下地層７０の上に低誘電率絶縁膜（Ｌｏｗ−ｋ膜）７１が、塗布又はＣＶＤ等によって形成されている。さらに、この低誘電率絶縁膜７１上には、フォトレジスト膜７２が形成されており、フォトレジスト膜７２は、露光、現像工程等によって、所定パターンのマスクとされている。この状態で、ウエハＷは、半導体装置の製造装置１００に搬入される。
半導体装置の製造装置１００では、ウエハＷは、ウエハ搬送室５５内のウエハ搬送装置６２によって、まずエッチング処理ユニット５１に搬入され、ここでＣＦ4プラズマ等によりエッチング処理される（図４のステップ１）。このエッチング処理によって、図５（ｂ）に示すように、フォトレジスト膜７２をマスクとして低誘電率絶縁膜７１に、下地層７０にまで至るホール（又は溝）７３が形成される。ここで、図５（ｂ）の符号７１ａは、プラズマエッチングによって低誘電率絶縁膜７１に生じたダメージ部を示している。
次に、ウエハＷは、ウエハ搬送室５５内のウエハ搬送装置６２によって、エッチング処理ユニット５１からアッシング処理ユニット５２内に移される。そして、このアッシング処理ユニット５２内において、ＣＯ2プラズマによるアッシング処理が行われる（図４のステップ２）。このアッシング処理によって、図５（ｃ）に示すように、エッチング処理時にマスクとして使用されたフォトレジスト膜７２が除去される。このアッシング処理工程においても、ダメージ部７１ａには、エッチング処理時とは、異なったダメージが発生する。
次に、ウエハＷは、ウエハ搬送室５５内のウエハ搬送装置６２によって、アッシング処理ユニット５２から紫外線処理ユニット５３内に移される。そして、この紫外線処理ユニット５３内において、図５（ｄ）に示すように、ウエハＷ（低誘電率絶縁膜７１）に紫外線を照射する紫外線処理が行われる（図４のステップ３）。この紫外線処理ユニット５３による紫外線処理は、ウエハＷを、例えば３５０℃程度に加熱しながら、ウエハＷの全面に紫外線（ＵＶ）を照射することによって行う。この紫外線処理は、真空雰囲気で行っても、窒素ガス雰囲気で行ってもよい。
次に、ウエハＷは、ウエハ搬送室５５内のウエハ搬送装置６２によって、紫外線処理ユニット５３からシリル化処理ユニット５４内に移される。そして、このシリル化処理ユニット５４内において、シリル化処理が行われる（図４のステップ４）。このシリル化処理ユニット５４によるシリル化処理は、図５（ｅ）に示すように、ウエハＷを、シリル化剤、例えばＴＭＳＤＭＡの蒸気等に晒すことによって行う。シリル化処理の条件は、シリル化剤の種類に応じて選択すればよく、例えば気化器４３の温度は室温〜５０℃、シリル化剤流量は０．１〜１．０ｇ／ｍｉｎ、Ｎ2ガス（パージガス）流量は１〜１０Ｌ／ｍｉｎ、処理圧力は６６６〜９５９７６Ｐａ（５〜７２０Ｔｏｒｒ）、ホットプレート４２の温度は室温〜２００℃などの範囲から適宜設定できる。
そして、上記のシリル化処理の後、ウエハＷは、ウエハ搬送室５５内のウエハ搬送装置６２によって、ロードロック室５６，５７内に移動され、ロードロック室５６，５７内から常圧雰囲気下にアンロードされる。
上記の工程では、ＣＦ4プラズマ等によるエッチング処理、ＣＯ2プラズマによるアッシング処理によって、低誘電率絶縁膜７１に形成されたホール（又は溝）７３の側壁がダメージを受ける。具体的には、このようなダメージ部は水分と反応し、ホール（又は溝）７３の側壁近傍におけるメチル基が減少し、水酸基が増加した状態となって誘電率が上昇する。ホール（又は溝）７３の側壁にこのようなダメージ部が形成された状態で、その後にホール（又は溝）７３を金属材料で埋めて配線を形成すると、配線間の寄生容量が増大するため、信号遅延や配線どうしの間の絶縁性が低下する等の問題が生ずる。図５（ｂ），（ｃ）では、このようなダメージ部７１ａを模式的に明示しているが、ダメージ部７１ａとダメージを受けていない部分との境界は、図５（ｂ），（ｃ）に示すように明確なものではない。
本実施形態では、上記の低誘電率絶縁膜７１のダメージから回復させるために、紫外線処理ユニット５３による紫外線処理と、シリル化処理ユニット５４によるシリル化処理とを行っている。そして、上記の低誘電率絶縁膜７１をダメージから回復させることによって、電気的特性に優れた配線を形成することができ、半導体装置の信頼性を向上させることができる。
なお、上記の実施形態では、エッチング処理ユニット５１、アッシング処理ユニット５２、紫外線処理ユニット５３、シリル化処理ユニット５４が一体化された半導体装置の製造装置１００を用いて、一連の工程を１台の装置によって行う場合について説明したが、このような工程を、夫々別々の装置で行ってもよい。また、例えば、エッチング処理とアッシング処理のみを１台の装置で行い、紫外線処理、シリル化処理を夫々別体に構成された紫外線処理装置、シリル化処理装置で行ってもよい。
図６は、上記実施形態に従って、低誘電率絶縁膜のエッチング処理、ＣＯ2プラズマよるアッシング処理、紫外線（ＵＶ）処理、シリル化処理を行ったウエハと、従来のように、紫外線処理を行わずに低誘電率絶縁膜のエッチング処理、ＣＯ2プラズマよるアッシング処理、シリル化処理を行ったウエハのフーリエ変換赤外分光光度計による分析結果を比較して示すものである。同図に示すように、紫外線処理を行ったウエハでは、波数が９５０ｃｍ-1付近のＳｉＯＨあるいはＳｉＦ（図中の1の部分）が低減し、波数が１０６０ｃｍ-1付近のＳｉＯ（図中の２の部分）が増加していることが確認できた。この結果から、縮合反応が進行していると推測される。なお、低誘電率絶縁膜としては、ポーラスＭＳＱ（Methyl Silses Quioxane）を用いた。
なお、本実施形態では、単なる縮合反応、
Ｓｉ−ＯＨ ＋ Ｓｉ−ＯＨ → Ｓｉ−Ｏ−Ｓｉ（シロキサン骨格）＋ Ｈ2Ｏ
のみではなく、
Ｓｉ−Ｆ ＋ ＳｉＯＨ → Ｓｉ−Ｏ−Ｓｉ ＋ ＳｉＨＦ
Ｓｉ−Ｆ ＋ Ｓｉ−Ｆ → Ｓｉ−Ｏ−Ｓｉ ＋ Ｆ2
等の縮合反応と類似の反応が並行して起き、低誘電率絶縁膜中のＳｉ−ＯＨ成分だけでなく、Ｓｉ−Ｆ成分も同時に低減して、膜中の分極を大幅に低減させることにより、低誘電率絶縁膜の特性が向上していると推測される。
図７は、上から順に、エッチング処理及びアッシング処理のみを行った場合、エッチング処理及びアッシング処理後に紫外線処理のみを行った場合、エッチング処理及びアッシング処理後にシリル化処理（ＬＫＲ）のみを行った場合、エッチング処理及びアッシング処理後に紫外線処理及びシリル化処理（ＬＫＲ）を行った場合の低誘電率絶縁膜の誘電率（ｋ値）を測定した結果を示したものである。なお、エッチング処理及びアッシング処理を行う前の低誘電率絶縁膜の誘電率は、２．４程度であった。なお、低誘電率絶縁膜としては、ポーラスＭＳＱ（Methyl Silses Quioxane）を用いた。
同図に示すように、エッチング処理及びアッシング処理後に、単にシリル化処理（ＬＫＲ）のみを行った場合、低誘電率絶縁膜の誘電率は低減していないが、紫外線処理を行うことによって、低誘電率絶縁膜の誘電率を低下できることが確認された。なお、図7に示した例（上から２番目）では、シリル化処理を行わずに、紫外線処理のみを行うことによって低誘電率絶縁膜の誘電率が低下している。しかしながら、紫外線処理は、基本的に膜質を疎水化させる反応ではないので、後の工程でフッ酸系溶液等を使用した場合に、紫外線処理によって誘電率が低下した部分がフッ酸系溶液等に溶解してしまう。このため、膜表面の疎水性は高い状態とすることが望ましく、そのため、紫外線処理のみではなく、シリル化処理（ＬＫＲ）も行うことが望ましい。
図８は、上から順に、エッチング処理及びアッシング処理のみを行った場合、エッチング処理及びアッシング処理後に紫外線処理のみを行った場合、エッチング処理及びアッシング処理後にシリル化処理（ＬＫＲ）のみを行った場合、エッチング処理及びアッシング処理後に紫外線処理及びシリル化処理（ＬＫＲ）を行った場合のリーク電流密度を測定した結果を示したものである。なお、図８中左側は１ＭＶ／ｃｍの電界を印加した場合、右側は２ＭＶ／ｃｍの電界を印加した場合を示している。また、リーク電流密度の測定及び前述した誘電率の測定は、ウエハの全面に形成された低誘電率絶縁膜に対して、各行程の処理を行った後、表面にアルミニウム膜からなる電極をスパッタにより形成してウエハ表面と裏面との間に電圧を印加して行った。なお、低誘電率絶縁膜としては、ポーラスＭＳＱ（Methyl Silses Quioxane）を用いた。
同図に示すように、エッチング処理及びアッシング処理後に、単にシリル化処理（ＬＫＲ）のみを行った場合、リーク電流はわずかに低減しているが、紫外線処理を行うことによって、リーク電流を1桁程度低下できることが確認された。
なお、リーク電流により回路に流れる電流値にロスがあると消費電流が大きくなる。また、リーク電流が流れる箇所は欠陥が生じている可能性があり、配線Ｃｕの絶縁膜への拡散など回路の経時劣化の起点となりうる。さらに、本来流れてはいけない回路に電流が流れると誤作動を引き起こす可能性がある。これらの理由により、リーク電流は低減することが好ましい。
図９は、上から順に、エッチング処理及びアッシング処理のみを行った場合、エッチング処理及びアッシング処理後に紫外線処理のみを行った場合、エッチング処理及びアッシング処理後にシリル化処理（ＬＫＲ）のみを行った場合、エッチング処理及びアッシング処理後に紫外線処理及びシリル化処理（ＬＫＲ）を行った場合の低誘電率絶縁膜の水分量を、ウエハＷを毎秒１℃で昇温した際の脱離ガスを質量分析（質量＝１８（Ｈ2Ｏ））により計測することによって測定した結果を示したものである。なお、低誘電率絶縁膜としては、ポーラスＭＳＱ（Methyl Silses Quioxane）を用いた。
同図に示すように、エッチング処理及びアッシング処理後に、単にシリル化処理（ＬＫＲ）のみを行った場合、水分量はわずかに減少しているが、紫外線処理を行うことによって、水分量を1／３程度に減少させることができることが確認された。
なお、水分は電荷の移動度を上昇させるため、配線間のリーク電流を増大させる。逆に、吸湿しているということは、電荷の移動しやすい膜構造を含んでいることを意味する。また、水自体の誘電率が非常に高いため、低誘電率絶縁膜自体の誘電率を上昇させる。さらに、水分は、Ｃｕなどメタル配線を酸化させる要因になるため、配線抵抗の上昇につながり、消費電力の増大を招く。これらの理由により、低誘電率絶縁膜の水分量を低減することが好ましい。
図１０は、上から順に、エッチング処理及びアッシング処理のみを行った場合、エッチング処理及びアッシング処理後に紫外線処理のみを行った場合、エッチング処理及びアッシング処理後にシリル化処理（ＬＫＲ）のみを行った場合、エッチング処理及びアッシング処理後に紫外線処理及びシリル化処理（ＬＫＲ）を行った場合の低誘電率絶縁膜のフッ素成分量を、ウエハＷを毎秒１℃で昇温した際の脱離ガスを質量分析（質量＝１９（Ｆ））により計測することによって測定した結果を示したものである。なお、低誘電率絶縁膜としては、ポーラスＭＳＱ（Methyl Silses Quioxane）を用いた。
同図に示すように、エッチング処理及びアッシング処理後に、単にシリル化処理（ＬＫＲ）のみを行った場合、フッ素成分は減少しないが、紫外線処理を行うことによって、フッ素成分を２／３程度に減少させることができることが確認された。
フッ素は、電気陰性度が高いため、フッ素が低誘電率絶縁膜中に残留すると膜構造の極性が上がる可能性がある。このため、水分を引き寄せることで、誘電率が上昇する可能性も高いし、膜そのものの誘電率が上昇する可能性も高い。また、フッ素が低誘電率絶縁膜中に残留すると、これが大気中や膜中のわずかな水などを介して経時変化によってイオン化し、低誘電率絶縁膜を溶解する可能性がある。これらの理由により、低誘電率絶縁膜のフッ素成分を低減することが好ましい。
図１１は、上述した紫外線処理とシリル化処理（ＬＫＲ）とを同一のチャンバ内で実施できるようにした紫外線処理ユニット５３ａの構成を示している。この紫外線処理ユニット５３ａは、ウエハＷを収容するチャンバ３１を備えており、チャンバ３１には、ウエハＷを搬入搬出するための開口３２が設けられている。この開口３２は、前述したゲートバルブＧを介してウエハ搬送室５５と連通されている。
チャンバ３１内には、ウエハＷを載置するとともに、ウエハＷを所定温度に加熱可能とされたホットプレート３３が設けられており、このホットプレート３３と対向するように、チャンバ３１内の天井部には、ウエハＷに紫外線を照射するための紫外線ランプ３４が設けられている。また、チャンバ３１内の天井部には、チャンバ３１内に窒素ガスを供給するための窒素ガス供給配管３６が接続されており、窒素ガス供給配管３６とは別に、チャンバ３１内の天井部には、シリル化剤（本実施形態ではＴＭＳＤＭＡ）の蒸気をチャンバ３１内に供給するためのＴＭＳＤＭＡ蒸気供給配管１３６が接続されている。さらに、チャンバ３１には、内部を真空排気するための排気配管３５が接続されている。
上記構成の紫外線処理ユニット５３ａでは、真空雰囲気又は窒素ガス雰囲気でチャンバ３１内における紫外線処理を行える。これとともに、窒素ガス供給配管３６から窒素ガスを導入しつつＴＭＳＤＭＡ蒸気供給配管１３６からＴＭＳＤＭＡ蒸気を導入することによって、窒素ガスとＴＭＳＤＭＡ蒸気との混合雰囲気においてシリル化処理（ＬＫＲ）を同一のチャンバ３１内で連続的に行うことができる。
また、窒素ガス供給配管３６とＴＭＳＤＭＡ蒸気供給配管１３６とが独立しているので、窒素ガス供給配管３６からＴＭＳＤＭＡ蒸気の混入していない純度の高い窒素ガス雰囲気を迅速に形成することができるとともに、窒素ガスとＴＭＳＤＭＡ蒸気との混合雰囲気も迅速に形成することができる。これによって、連続して紫外線処理とシリル化処理（ＬＫＲ）を連続的に行う場合の処理時間の短縮を図ることができる。
次に、図１２、１３を参照して、シングルダマシンによる配線工程に本発明を適用した実施形態について説明する。図１２は、シングルダマシン構造の溝配線を形成する工程のフローチャート、図１３は、図１２の工程に従って形成される溝配線の形態変化を模式的に示す図である。
最初に、バリアメタル膜１７１を介して下部配線（銅配線）１７２が形成されている絶縁膜１７０を備え、絶縁膜１７０の表面に、例えばＳｉＮ膜やＳｉＣ膜等のストッパ膜１７３が形成されているウエハＷ（ウエハＷ自体は図示しない）を準備する。そして、このウエハＷのストッパ膜１７３上に、低誘電率絶縁膜（例えばポーラスＭＳＱ等）からなる層間絶縁膜１７４を形成する（ステップ１０１、図１３（ａ））。
次に、層間絶縁膜１７４上に反射防止膜１７５ａとレジスト膜１７５ｂを逐次形成し、露光、現像処理して、レジスト膜１７５ｂを所定のパターンのレジストマスクとする（ステップ１０２、図１３（ｂ））。
次に、上記のレジストマスクを用いて層間絶縁膜１７４をエッチングするエッチング処理を行い、ストッパ膜１７３に達するビア１７８ａを層間絶縁膜１７４に形成する（ステップ１０３、図１３（ｃ））。
次に、反射防止膜１７５ａとレジスト膜１７５ｂを灰化させて除去するＣＯ2プラズマによるアッシング処理を行う（ステップ１０４、図１３（ｄ））。なお、図１３（ｃ）、図１３（ｄ）において符号１７９ａは、ダメージ部を示している。
次に、上記のエッチング処理やアッシング処理によってウエハＷに残存するポリマー残渣等を水溶性に変性させる変性処理を行い（ステップ１０５）、この後、変性したポリマー残渣等を除去する洗浄処理を行う（ステップ１０６）。
このようにして、エッチング処理やアッシング処理、その後の水洗処理等により、層間絶縁膜１７４に形成されたビア１７８ａの側壁がダメージを受ける。具体的には、このようなダメージ部は水分と反応し、ビア１７８ａの側壁近傍におけるメチル基が減少し、水酸基が増加した状態となって誘電率が上昇する。ビア１７８ａの側壁にこのようなダメージ部が形成された状態で、その後にビア１７８ａを金属材料で埋めて溝配線を形成すると、配線間の寄生容量が増大するため、信号遅延や溝配線どうしの間の絶縁性が低下する等の問題が生ずる。図１３（ｃ）、図１３（ｄ）では、このようなダメージ部１７９ａを模式的に明示しているが、ダメージ部１７９ａとダメージを受けていない部分との境界は、図１３（ｃ）、図１３（ｄ）に示すように明確なものではない。
次に、前述したウエハＷに紫外線を照射する紫外線処理を行い（ステップ１０７）、この後シリル化処理を行う（ステップ１０８）。これによって、層間絶縁膜１７４のダメージ部１７９ａがそのダメージから回復する（図１３（ｅ））。
次に、ストッパ膜１７３を除去するためのエッチング処理を行い（ステップ１０９）、次いで、エッチング残渣除去のための洗浄処理を行う（ステップ１１０、図１３（ｆ））。
上記のエッチング処理や洗浄処理によっても、層間絶縁膜１７４に形成されたビア１７８ａの側壁がダメージを受け、ダメージ部１７９ｂが形成される。このため次に、ウエハＷに紫外線を照射する紫外線処理を行い（ステップ１１１）、この後シリル化処理を行う（ステップ１１２）。これによって、層間絶縁膜１７４のダメージ部１７９ａがそのダメージから回復する（図１３（ｇ））。このように、ＣＯ2プラズマによるアッシング処理等を行わず、層間絶縁膜１７４のエッチング処理のみを行った場合についても、ダメージ回復のため、紫外線処理とシリル化処理を行ってもよい。但し、この場合紫外線処理を行わず、シリル化処理のみを行ってもよい。
その後、ビア７８ａの内壁にバリアメタル膜およびＣｕシード層（つまり、メッキシード層）を形成する（ステップ１１３）。次いで、電解メッキによりビア１７８ａに銅等の金属１７６を埋め込む（ステップ１１４）。その後、ウエハＷを熱処理することによってビア１７８ａに埋め込まれた金属１７６のアニール処理を行った後、ＣＭＰ法による平坦化処理を行う（ステップ１１５、図１３（ｈ））。
このような溝配線の形成方法によれば、エッチングやアッシング、洗浄により層間絶縁膜１７４に形成されたビア１７８ａの側壁がダメージを受けた場合にも、そのダメージ部を紫外線処理とシリル化処理とによってダメージから回復させることができる。これにより、電気的特性に優れた溝配線を形成することができるために、半導体装置の信頼性を向上させることができる。
上記説明においては、洗浄処理が終了した後に紫外線処理及びシリル化処理を行った場合について示したが、紫外線処理及びシリル化処理は所定の処理によって層間絶縁膜１７４にダメージが生じた場合または生じたおそれがある場合に、その処理後毎に行ってもよい。例えば、洗浄処理後に代えてまたはこれに加えて、ステップ１０４のアッシング処理の直後に、紫外線処理及びシリル化処理を行うことも好ましい。
次に、ウエハＷに形成された層間絶縁膜に溝配線を形成する別の方法について図１４、図１５を参照して説明する。図１４は、デュアルダマシン構造の溝配線を形成する工程を示すフローチャートであり、図１５は、図１４の工程に従って形成される溝配線の形態変化を模式的に示す図である。
最初に、バリアメタル膜１７１を介して下部配線（銅配線）１７２が形成されている絶縁膜１７０を備え、絶縁膜１７０の表面に、例えばＳｉＮ膜やＳｉＣ膜等のストッパ膜１７３が形成されているウエハＷ（ウエハＷ自体は図示しない）を準備する。このウエハＷのストッパ膜１７３上に低誘電率絶縁膜（例えばポーラスＭＳＱ等）からなる層間絶縁膜１７４を形成する（ステップ２０１、図１５（ａ））。
次に、形成された層間絶縁膜１７４上に反射防止膜１７５ａとレジスト膜１７５ｂを逐次形成する。この後、レジスト膜１７５ｂを所定パターンで露光、現像して、レジストマスクを形成する（ステップ２０２、図１５（ｂ））。
次に、レジスト膜１７５ｂをエッチングマスクとしてエッチング処理を行い、ストッパ膜１７３に達するビア１７８ａを形成する（ステップ２０３、図１５（ｃ））。なお、図１５（ｃ）において１７９ａは、エッチング処理によって生成したダメージ部を示している。
次に、ＣＯ2プラズマによるアッシング処理によりレジスト膜１７５ｂと反射防止膜１７５ａを除去し（ステップ２０４）、この後、先のエッチング処理とアッシング処理で生成したポリマー残渣等を除去する洗浄処理を行う（ステップ２０５）。
次に、ウエハＷに紫外線を照射する紫外線処理を行い（ステップ２０６）、続いてシリル化処理を行い（ステップ２０７）、これらの処理によって層間絶縁膜１７４のダメージ部１７９ａをそのダメージから回復させる（図１５（ｄ））。
次に、層間絶縁膜１７４の表面に保護膜１８１を形成し（ステップ２０８）、この保護膜１８１上に反射防止膜１８２ａおよびレジスト膜１８２ｂを逐次形成し、レジスト膜１８２ｂを所定パターンで露光、現像して、レジスト膜１８２ｂを所定パターンのレジストマスクとする（ステップ２０９、図１５（ｅ））。なお、保護膜１８１は、所定の薬液をスピンコートすることで形成することができる。また、保護膜１８１は必ずしも必要ではなく、層間絶縁膜１７４上に直接に反射防止膜１８２ａおよびレジスト膜１８２ｂを形成してもよい。
次に、レジスト膜１８２ｂからなるレジストマスクを介してエッチング処理を行うことにより、層間絶縁膜１７４にトレンチ１７８ｂを形成し（ステップ２１０、図１５（ｆ））、その後にＣＯ2プラズマによるアッシング処理によりレジスト膜１８２ｂと反射防止膜１８２ａを除去する（ステップ２１１）。図１５（ｆ）に示す符号１７９ｂはステップ２１０のエッチング処理によって生じたダメージ部である。
次に、先のエッチング処理とアッシング処理で生成したポリマー残渣および保護膜１８１等を除去する洗浄処理を行う（ステップ２１２）。この後、ウエハＷに紫外線を照射する紫外線処理を行い（ステップ２１３）、続いてシリル化処理を行い（ステップ２１４）、これらの処理により、層間絶縁膜１７４のダメージ部１７９ｂをそのダメージから回復させる（図１５（ｇ））。
続いて、ストッパ膜１７３を除去するためのエッチング処理とその残渣除去処理を行う（ステップ２１５）。その後、ウエハＷに紫外線を照射する紫外線処理を行い（ステップ２１６）、続いてシリル化処理を行い（ステップ２１７）、これらの処理により、エッチング処理等でビア１７８ａおよびトレンチ１７８ｂに形成されたダメージ部をそのダメージから回復させる（図１５（ｈ））。この図１５（ｈ）にはシリル化処理後の状態が示されている。
その後、ビア１７８ａおよびトレンチ１７８ｂの内壁にバリアメタル膜およびＣｕシード層を形成し、その後に電解メッキによりビア１７８ａおよびトレンチ１７８ｂに銅等の金属１７６を埋め込んでプラグを形成し、ウエハＷを熱処理することによってビア１７８ａおよびトレンチ１７８ｂに埋め込まれた金属１７６のアニール処理を行い、さらにＣＭＰ法による平坦化処理を行う（ステップ２１８、図１５（ｉ））。
次に、ウエハＷに形成された層間絶縁膜に溝配線を形成するさらに別の方法について、図１６、図１７を参照して説明する。図１６は、デュアルダマシン構造の溝配線を形成する別の工程のフローチャート、図１７は、図１６の工程に従って形成される溝配線の形態変化を模式的に示す図である。
最初に、バリアメタル膜１７１を介して下部配線（銅配線）１７２が形成されている絶縁膜１７０を備え、絶縁膜１７０の表面に、例えばＳｉＮ膜やＳｉＣ膜等のストッパ膜１７３が形成されているウエハＷ（ウエハＷ自体は図示しない）を準備する。このウエハＷのストッパ膜１７３上に低誘電率絶縁膜（例えばポーラスＭＳＱ等）からなる層間絶縁膜１７４と、ハードマスク層１８６と、反射防止膜１８７ａと、レジスト膜１８７ｂを逐次形成し、レジスト膜１８７ｂを所定パターンで露光し、現像して、レジストマスクを形成する（ステップ３０１、図１７（ａ））。
次に、レジスト膜１８７ｂをエッチングマスクとしてエッチング処理を行って（ステップ３０２）ハードマスク層１８６をパターニングし、その後、レジスト膜１８７ｂおよび反射防止膜１８７ａを除去する（ステップ３０３、図１７（ｂ））。
次に、ハードマスク層１８６上に反射防止膜１８８ａとレジスト膜１８８ｂを逐次形成し、レジスト膜１８８ｂを所定パターンで露光し、現像して、レジストマスクを形成する（ステップ３０４、図１７（ｃ））。
次に、レジスト膜１８８ｂからなるレジスしマスクを用いてストッパ膜１７３に到達するビア１７８ａを形成する（ステップ３０５、図１７（ｄ））。この後、レジスト膜１８８ｂと反射防止膜１８８ａをＣＯ2プラズマによるアッシング処理等によって除去し、さらにポリマー残渣等の除去・洗浄処理を行う（ステップ３０６、図１７（ｅ））。
上記ステップ３０６のアッシング処理およびポリマー残渣等の除去・洗浄処理後に、層間絶縁膜１７４にダメージ部が発生している場合には、その後に紫外線処理及びシリル化処理を行ってもよい。
ステップ３０６が終了した後には、所定パターンが形成されたハードマスク層１８６が露出した状態となるため、ハードマスク層１８６をエッチングマスクとして用いてエッチング処理を行い（ステップ３０７）、トレンチ１７８ｂを形成する。この時点で層間絶縁膜１７４にダメージ部が発生した場合には、直後に紫外線処理及びシリル化処理を行ってもよい。
続いて、ＣＯ2プラズマによるアッシング処理または薬液処理によってハードマスク層１８６を除去する（ステップ３０８、図１７（ｆ））。例えば、このハードマスク層１８６の除去処理後に紫外線処理及びシリル化処理を行い（ステップ３０９）、これによりステップ３０８前に層間絶縁膜１７４に発生したダメージ部をそのダメージから回復させることができる。なお、図１７（ｆ）にはダメージ回復後の状態が示されている。
次に、ストッパ膜１７３を除去するためのエッチング処理と残渣除去・洗浄処理を行った後（ステップ３１０、図１７（ｇ））、このエッチング処理等でビア１７８ａおよびトレンチ１７８ｂに形成されたダメージ部（図示せず）をそのダメージから回復させるために、再度、紫外線処理及びシリル化処理を行う（ステップ３１１）。
続いて、ビア１７８ａおよびトレンチ１７８ｂの内壁にバリアメタル膜およびＣｕシード層を形成し、その後に電解メッキによりビア１７８ａおよびトレンチ１７８ｂに銅等の金属１７６を埋め込んでプラグを形成し、さらにウエハＷを熱処理することによってビア１７８ａおよびトレンチ１７８ｂに埋め込まれた金属１７６のアニール処理を行い、ＣＭＰ法による平坦化処理を行う（ステップ３１２、図１７（ｈ））。
以上、本発明の詳細を各実施形態について説明したが、本発明は、上記の各実施形態に限定されるものではなく、各種の変形が可能であることは勿論である。
本発明の一実施形態に係る半導体装置の製造装置の構成を模式的に示す平面図。 図１の半導体装置の製造装置の紫外線処理ユニットの構成を模式的に示す断面図。 図１の半導体装置の製造装置のシリル化処理ユニットの構成を模式的に示す断面図。 本発明の一実施形態に係る半導体装置の製造方法の工程を示すフロー図。 図４の工程におけるウエハの状態を説明するための図。 ウエハのフーリエ変換赤外分光光度計による分析結果を示すグラフ。 低誘電率絶縁膜の誘電率の測定結果を示すグラフ。 低誘電率絶縁膜のリーク電流密度の測定結果を示すグラフ。 低誘電率絶縁膜の水分量の測定結果を示すグラフ。 低誘電率絶縁膜のフッ素成分の量の測定結果を示すグラフ。 紫外線処理及びシリル化処理を行うユニットの構成を模式的に示す断面図。 シングルダマシン構造の溝配線を形成する工程のフローチャート。 図１２の工程に従って形成される溝配線の形態変化を模式的に示す図。 デュアルダマシン構造の溝配線を形成する工程のフローチャート。 図１４の工程に従って形成される溝配線の形態変化を模式的に示す図。 デュアルダマシン構造の溝配線を形成する工程のフローチャート。 図１６の工程に従って形成される溝配線の形態変化を模式的に示す図。
符号の説明
５１……エッチング処理ユニット、５２……アッシング処理ユニット、５３……紫外線処理ユニット、５４……シリル化処理ユニット、５５……ウエハ搬送室、５６，５７……ロードロック室、５８……ウエハ搬入搬出室、６２……ウエハ搬送装置、１００……半導体装置の製造装置。

Claims (12)

  1. 基板に形成した低誘電率絶縁膜をエッチングするエッチング処理工程と、当該エッチング処理工程の後に前記基板をＣＯ2プラズマに晒すＣＯ2プラズマ処理工程とを具備した半導体装置の製造方法であって、
    前記ＣＯ2プラズマ処理工程の後に、前記低誘電率絶縁膜に紫外線を照射する紫外線処理工程を行うことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法であって、
    前記ＣＯ2プラズマ処理工程が、前記エッチング処理工程にてエッチングマスクとして使用したフォトレジスト層を除去するためのＣＯ2プラズマアッシング処理工程であることを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法であって、
    前記ＣＯ2プラズマ処理工程が、前記エッチング工程にて発生した付着物を除去するためのクリーニング処理工程であることを特徴とする半導体装置の製造方法。
  4. 請求項１〜３いずれか１項記載の半導体装置の製造方法であって、
    前記ＣＯ2プラズマ処理工程の後に、前記低誘電率絶縁膜をシリル化するシリル化処理工程を行うことを特徴とする半導体装置の製造方法。
  5. 基板に形成した低誘電率絶縁膜をエッチングするエッチング処理工程を行うためのエッチング処理機構と、
    前記エッチング工程の後に前記基板をＣＯ2プラズマに晒すＣＯ2プラズマ処理工程を行うためＣＯ2プラズマ処理機構と、
    前記ＣＯ2プラズマ処理工程の後に、前記低誘電率絶縁膜に紫外線を照射する紫外線処理工程を行うための紫外線処理機構と、
    前記基板を搬送するための搬送機構と
    を具備したことを特徴とする半導体装置の製造装置。
  6. 請求項５記載の半導体装置の製造装置であって、
    前記紫外線処理工程の後に、前記低誘電率絶縁膜をシリル化するシリル化処理工程を行うためのシリル化処理機構を更に具備したことを特徴とする半導体装置の製造装置。
  7. 請求項６記載の半導体装置の製造装置であって、
    前記シリル化処理機構が、前記紫外線処理機構と同一のチャンバに設けられ、同一チャンバ内で紫外線処理工程とシリル化処理工程を実施できるように構成されていることを特徴とする半導体装置の製造装置。
  8. 請求項７記載の半導体装置の製造装置であって、
    前記チャンバ内にシリル化剤の蒸気を供給するためのシリル化剤蒸気供給機構と、
    前記シリル化剤蒸気供給機構とは独立に、前記チャンバ内に窒素ガスを供給するための窒素ガス供給機構と
    を具備したことを特徴とする半導体装置の製造装置。
  9. 請求項５〜８いずれか１項記載の半導体装置の製造装置であって、
    前記搬送機構が、真空チャンバ内に設けられ、前記基板を真空雰囲気中で搬送するよう構成されたことを特徴とする半導体装置の製造装置。
  10. 基板に形成した低誘電率絶縁膜の表面に所定の回路パターンを有するエッチングマスクを形成する工程と、
    前記エッチングマスクを介して前記低誘電率絶縁膜をエッチングし、当該低誘電率絶縁膜に溝又は孔を形成するエッチング処理工程と、
    前記エッチング処理工程の後に、前記エッチングマスクをＣＯ2プラズマを用いて除去するＣＯ2プラズマ処理工程と、
    前記ＣＯ2プラズマ処理工程の後に、前記低誘電率絶縁膜に紫外線を照射する紫外線処理工程と、
    を具備したことを特徴とする半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法であって、
    前記紫外線処理工程の後に、前記低誘電率絶縁膜をシリル化するシリル化処理工程を行うことを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法であって、
    前記シリル化処理工程の後に、前記溝又は孔内に導電性の金属を埋め込む工程を具備したことを特徴とする半導体装置の製造方法。
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US12/580,495 US8101507B2 (en) 2008-10-21 2009-10-16 Semiconductor device manufacturing method and semiconductor device manufacturing apparatus
TW098135381A TWI383451B (zh) 2008-10-21 2009-10-20 A manufacturing method of a semiconductor device, and a manufacturing apparatus for a semiconductor device
CN2009102060788A CN101728320B (zh) 2008-10-21 2009-10-20 半导体器件的制造方法和半导体器件的制造装置
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012015197A (ja) * 2010-06-29 2012-01-19 Tokyo Electron Ltd 半導体装置の配線形成方法、半導体装置の製造方法および半導体装置の配線形成システム
CN102364669A (zh) * 2011-09-15 2012-02-29 上海华力微电子有限公司 超低介电常数薄膜铜互连的制作方法
JP2012164949A (ja) * 2011-01-20 2012-08-30 Dainippon Screen Mfg Co Ltd 基板処理方法および基板処理装置
JP2012204669A (ja) * 2011-03-25 2012-10-22 Tokyo Electron Ltd 処理方法および記憶媒体
JP2014512102A (ja) * 2011-04-08 2014-05-19 アプライド マテリアルズ インコーポレイテッド Ｕｖ処理、化学処理、および堆積のための装置および方法
KR101425332B1 (ko) 2010-12-20 2014-08-01 노벨러스 시스템즈, 인코포레이티드 Uv 처리를 사용하는 탄소 함유 로우-k 유전율 복구
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
JP2015079885A (ja) * 2013-10-17 2015-04-23 東京エレクトロン株式会社 金属配線層形成方法、金属配線層形成装置および記憶媒体
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing
JP2018011061A (ja) * 2012-07-02 2018-01-18 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 気相化学曝露による低誘電率誘電体の損傷修復
US10037905B2 (en) 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4927158B2 (ja) * 2009-12-25 2012-05-09 東京エレクトロン株式会社 基板処理方法、その基板処理方法を実行させるためのプログラムを記録した記録媒体及び基板処理装置
JP5611884B2 (ja) * 2011-04-14 2014-10-22 東京エレクトロン株式会社 エッチング方法、エッチング装置および記憶媒体
CN102683268A (zh) * 2012-02-28 2012-09-19 上海华力微电子有限公司 具超低介电常数层间介电质的双大马士革结构的形成方法
JP5898549B2 (ja) * 2012-03-29 2016-04-06 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
KR20160116618A (ko) 2015-03-30 2016-10-10 삼성전자주식회사 반도체 소자 및 그 제조 방법.
US9887160B2 (en) * 2015-09-24 2018-02-06 International Business Machines Corporation Multiple pre-clean processes for interconnect fabrication
KR20180030280A (ko) 2016-09-12 2018-03-22 삼성전자주식회사 배선 구조체를 갖는 반도체 소자
US10847413B2 (en) * 2017-11-30 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contact plugs for semiconductor device
TWI820189B (zh) * 2018-08-30 2023-11-01 日商東京威力科創股份有限公司 基板處理方法及基板處理裝置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006049798A (ja) * 2004-07-02 2006-02-16 Tokyo Electron Ltd 溝配線または接続孔を有する半導体装置の製造方法
US20070134435A1 (en) * 2005-12-13 2007-06-14 Ahn Sang H Method to improve the ashing/wet etch damage resistance and integration stability of low dielectric constant films

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331227B1 (en) * 1999-12-14 2001-12-18 Epion Corporation Enhanced etching/smoothing of dielectric surfaces
KR100870806B1 (ko) * 2004-07-02 2008-11-27 도쿄엘렉트론가부시키가이샤 반도체 디바이스의 제조 방법
US7482265B2 (en) * 2006-01-10 2009-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. UV curing of low-k porous dielectrics
JP5548332B2 (ja) * 2006-08-24 2014-07-16 富士通セミコンダクター株式会社 半導体デバイスの製造方法
US7500397B2 (en) * 2007-02-15 2009-03-10 Air Products And Chemicals, Inc. Activated chemical process for enhancing material properties of dielectric films

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006049798A (ja) * 2004-07-02 2006-02-16 Tokyo Electron Ltd 溝配線または接続孔を有する半導体装置の製造方法
US20070134435A1 (en) * 2005-12-13 2007-06-14 Ahn Sang H Method to improve the ashing/wet etch damage resistance and integration stability of low dielectric constant films

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
US9873946B2 (en) 2005-04-26 2018-01-23 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
US10037905B2 (en) 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
JP2012015197A (ja) * 2010-06-29 2012-01-19 Tokyo Electron Ltd 半導体装置の配線形成方法、半導体装置の製造方法および半導体装置の配線形成システム
KR101425332B1 (ko) 2010-12-20 2014-08-01 노벨러스 시스템즈, 인코포레이티드 Uv 처리를 사용하는 탄소 함유 로우-k 유전율 복구
KR101288212B1 (ko) * 2011-01-20 2013-07-19 다이닛뽕스크린 세이조오 가부시키가이샤 기판처리방법
US8883653B2 (en) 2011-01-20 2014-11-11 SCREEN Holdings Co., Ltd. Substrate treatment method and substrate treatment apparatus
JP2012164949A (ja) * 2011-01-20 2012-08-30 Dainippon Screen Mfg Co Ltd 基板処理方法および基板処理装置
US9059103B2 (en) 2011-03-25 2015-06-16 Tokyo Electron Limited Processing method and storage medium
JP2012204669A (ja) * 2011-03-25 2012-10-22 Tokyo Electron Ltd 処理方法および記憶媒体
US10570517B2 (en) 2011-04-08 2020-02-25 Applied Materials, Inc. Apparatus and method for UV treatment, chemical treatment, and deposition
JP2014512102A (ja) * 2011-04-08 2014-05-19 アプライド マテリアルズ インコーポレイテッド Ｕｖ処理、化学処理、および堆積のための装置および方法
KR101928348B1 (ko) * 2011-04-08 2018-12-12 어플라이드 머티어리얼스, 인코포레이티드 자외선 처리, 화학적 처리, 및 증착을 위한 장치 및 방법
CN102364669A (zh) * 2011-09-15 2012-02-29 上海华力微电子有限公司 超低介电常数薄膜铜互连的制作方法
JP2018011061A (ja) * 2012-07-02 2018-01-18 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 気相化学曝露による低誘電率誘電体の損傷修復
JP2015079885A (ja) * 2013-10-17 2015-04-23 東京エレクトロン株式会社 金属配線層形成方法、金属配線層形成装置および記憶媒体
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing

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