KR20050084450A - 무응력 복합기판 및 이러한 복합기판의 제조 방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 55
- 239000002131 composite material Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title description 7
- 239000000463 material Substances 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims abstract description 38
- 239000012876 carrier material Substances 0.000 claims abstract description 25
- 239000010410 layer Substances 0.000 claims description 100
- 229910052710 silicon Inorganic materials 0.000 claims description 46
- 239000010703 silicon Substances 0.000 claims description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 43
- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000011229 interlayer Substances 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 13
- 239000012212 insulator Substances 0.000 claims description 10
- 238000001459 lithography Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- QNRATNLHPGXHMA-XZHTYLCXSA-N (r)-(6-ethoxyquinolin-4-yl)-[(2s,4s,5r)-5-ethyl-1-azabicyclo[2.2.2]octan-2-yl]methanol;hydrochloride Chemical compound Cl.C([C@H]([C@H](C1)CC)C2)CN1[C@@H]2[C@H](O)C1=CC=NC2=CC=C(OCC)C=C21 QNRATNLHPGXHMA-XZHTYLCXSA-N 0.000 claims description 4
- 239000012777 electrically insulating material Substances 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 238000001127 nanoimprint lithography Methods 0.000 description 10
- 235000012239 silicon dioxide Nutrition 0.000 description 10
- 239000000377 silicon dioxide Substances 0.000 description 10
- 239000010409 thin film Substances 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 8
- FIHBHSQYSYVZQE-UHFFFAOYSA-N 6-prop-2-enoyloxyhexyl prop-2-enoate Chemical compound C=CC(=O)OCCCCCCOC(=O)C=C FIHBHSQYSYVZQE-UHFFFAOYSA-N 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- ZDHCZVWCTKTBRY-UHFFFAOYSA-N omega-Hydroxydodecanoic acid Natural products OCCCCCCCCCCCC(O)=O ZDHCZVWCTKTBRY-UHFFFAOYSA-N 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 4
- 239000004926 polymethyl methacrylate Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000005329 nanolithography Methods 0.000 description 3
- KWVGIHKZDCUPEU-UHFFFAOYSA-N 2,2-dimethoxy-2-phenylacetophenone Chemical compound C=1C=CC=CC=1C(OC)(OC)C(=O)C1=CC=CC=C1 KWVGIHKZDCUPEU-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000011149 active material Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000010076 replication Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000001015 X-ray lithography Methods 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical compound [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 description 1
- 150000001993 dienes Chemical class 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001699 lithographically induced self-assembly Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000012778 molding material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002086 nanomaterial Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000004416 thermosoftening plastic Substances 0.000 description 1
- 238000007704 wet chemistry method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
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- Thin Film Transistor (AREA)
- Compositions Of Oxide Ceramics (AREA)
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Abstract
본 발명은 캐리어 물질로 구성된 캐리어(2), 제 1 물질로 구성된 제 1 층(12), 캐리어(2)와 제 1 층(12) 사이에 위치하는 제 2 물질로 구성된 중간 층을 포함하는 복합기판에 관한 것으로, 상기 제 1 물질은 캐리어 물질의 팽창 거동과 실질적으로 동일한 팽창 거동을 가지며 제 2 물질과 팽창 부정합을 가지고, 중간층은 팽창 부정합으로부터 유래된 응력을 흡수하기 위한 제 2 물질의 구조를 갖는다. 본 발명은 추가적으로 이러한 복합기판을 제조하는 방법을 개시한다.
Description
본 발명은 캐리어 물질로 구성된 캐리어, 제 1 물질로 구성된 제 1 층, 캐리어와 제 1 층 사이에 위치하는 제 2 물질로 구성된 중간층을 포함하는 복합기판에 관한 것이다.
본 발명은 추가적으로 이러한 복합기판을 제조하는 방법에 관한 것이다.
규소 절연체(SOI: Silicon-On-Insulator)는 박막 절연층, 일반적으로 산화층(예를 들어, 이산화규소)이 매설된 규소 웨이퍼를 포함한다. 소자 또는 집적 회로는 매설된 절연층 상의 박막 규소층 내로 장착되고, 이때 상기 규소층은 또한 소자층으로 지칭된다.
SOI 기판은 벌크 규소 웨이퍼 내에 장착된 소자와 비교시 집적 회로에서 인접한 소자 사이에 탁월한 절연을 제공한다. 이는 NMOS 및 PMOS 구조 사이에 유효 전류가 흐르는 조건하에서 CMOS 소자에서 래치-업(latch-up)의 제거 때문이다. SOI 소자는 또한 예를 들어, 감소된 기생 용량 때문에 개선된 성능을 갖는다.
최근에는, 몇몇 제약 때문에 SOI 웨이퍼의 주요 스트림의 사용이 제한된다.
우선, 규소의 열팽창(26×10-7/℃) 및 이산화규소의 열팽창(5×10-7/℃)이 서로 상이하여, SOI 웨이퍼는 이산화규소층에서 상당한 양의 압축 응력, 및 박막 규소 소자층에서 상당한 양의 인장 응력이 나타난다. SOI 웨이퍼가 커질수록, 이 문제는 더욱 심각해진다. 300nm 직경 SOI 웨이퍼의 경우, 이는 심각한 문제이다. 실험은 상기 인장/응력 프로파일 때문에 SOI 상의 집적 회로가 실질적으로 심각한 응력 부식을 경험할 수 있다는 것을 보여준다. SOI 웨이퍼에서의 결합에 기인한 응력의 문제는 1991년 1월 1일에 W. P. 마스자라(Maszara) 등의 문헌 ["Role of surface morphology in wafer bonding", J. Appl. Phys. 69 (1), p.257-p.260]에 개시되었다. 이 문헌에서, 결합 방법에 기인한 국지적 응력은 약 1×108 다이엔/㎠로 평가된다. 상기 응력은 박막(0.5㎛) SOI 필름에서 약 100배로 감소된다.
두 번째로, SOI의 제조를 위한 추가의 비용으로 대규모로 SOI의 용도를 정당화시킬수 있는 방식으로 SOI의 특성이 벌크-규소 특성을 충분하게 초월하지 않는다. 따라서, SOI는 지금까지, 벌크 규소와 함께 비용 경쟁적이지 않다.
두 기판 사이에서 응력을 감소시키는 응력-릴리프(relief)층을 가진 규소 기판에 비-규소 기판을 결합하는 것이 US-5281834로부터 공지되어 있다. 상기 응력은 두 기판 사이의 열팽창 계수에서 차이에 의해 생성된다. 응력-릴리프층은 저-용융점 금속이고, 반도체층은 비-규소 기판의 열팽창 계수에 근접한 열팽창 계수(바람직하게 비-규소 기판의 열팽창 계수의 약 25 내지 35% 내)를 갖는다. 이러한 응력-릴리프층은 컴플라이언트(compliant)층으로 지칭되는 것이고, 이에 관하여 부적격-변형(misfit-transforming) 결합이 개시된 헤이즈마(Haisma) 등의 문헌 [Materials Science & Engineering Reports R37 (2002) 1-60, 특히 p.47 및 51-52] 및 상기 문헌에서 인용된 문헌을 참조한다. 이러한 경우, 팽창-부적격(dilatation-misfit)은 제거되지 않고, 단지 활성 반도체층으로부터 비활성 중간층으로 응력 전환에 의해 약간 축소된다. 이러한 중간층은 응력-완충층으로서 특정 한계 내에서 활성 물질에서의 전위의 발생을 예방한다.
US-5102821은 결합에 의해 두 개의 개별적인 웨이퍼로부터 SOI 웨이퍼를 형성함으로써 인테그랄 웨이퍼 결합 방법이 입자(보이드를 예방하기 위해), 표면 평면도 및 광택 환경에 보다 적게 민감한 것으로 언급되는 방법을 개시한다. 상기 방법은 캐리어 상에 금속층을 형성하는 단계, 제 2 웨이퍼 상에 절연체를 형성하는 단계, 상기 절연체 위로 결합층을 형성하는 단계, 상기 결합층을 이방성으로 에칭하는 단계, 상기 결합층에서 챔버를 형성하는 단계, 제 1 웨이퍼 및 제 2 웨이퍼를 금속을 사용하여 제 2 웨이퍼의 결합층에 더미화(stacking)하는 단계, 진공 챔버에서 상기 금속층과 상기 결합층 사이에 화학 결합 형성함으로써 웨이퍼 사이에 마이크로-진공 챔버를 형성하는 단계, 제 2 웨이퍼를 선택적으로 에칭하여 박막 반도체를 형성하는 단계를 포함한다. 이는 분포된 진공 홀이 있는 그리드(grid)를 포함하는 방법이다. 선형 치수는 그대로 남기 때문에 그리드 자체는 팽창 부정합 민감성이 되고, 따라서 그리드는 무-압축-응력층도 무-인장-응력층도 아니다. 그리하여, 상기 구조는 상이한 층에서 응력 및 응력변형(strain)을 겪는다. 이 난감한 결합 방법은 확산-저항성층 사이에 끼인 경우에도, 금속성 중간층에 기인한 상용성의 고성능 규소 기술이 아니다.
발명의 요약
서두에서 언급한 유형의 발명의 목적은 실질적으로 무응력인 복합기판을 수득하는 것이다.
본 발명에 따른 목적은, 제 1 물질이 캐리어 물질의 거동과 실질적으로 동일한 팽창 거동을 가지고 제 2 물질과 팽창 부정합되고, 증간층이 팽창 부정합으로부터 유래한 응력을 흡수하기 위한 제 2 물질의 구조를 가짐으로써 달성된다.
중간층의 제 2 물질이 캐리어 물질 및 제 1 물질과 상이하게 팽창되는 경우, 팽창 부정합이 존재한다. 팽창 부정합은 응력을 야기한다. 상기 응력은 보통 팽창 부정합을 갖는 물질 사이의 전이에 강력하게 근접한다. 상기 응력은 중간층에 존재하는 구조에서 경감된다. 상기 구조는 탄성적으로 변형될 수 있고, 그러므로써 상기 응력을 흡수할 수 있다. 제 1 층은 결점이 없거나 거의 없고, 상기 제 1 층에서 제조된 소자는 개선된 전기 특성을 갖는다.
바람직하게 상기 구조는 캐리어 물질 및 중간층의 제 2 물질 사이의 팽창 부정합으로부터 유래한 응력의 흡수를 개선하기 위해 중간층의 두께를 통해 확장된다. 상기 구조는 탄성적으로 변형될 수 있는 자유 표면을 갖는다. 응력 및 응력변형은 자유 표면에서 쉽게 경감될 수 있다. 전위는 표면으로 이동하고, 구조로부터 사라진다. 상기 결과는 무응력 제 1 층이다.
캐리어에서 구조의 확장은 응력 및 응력변형 경감을 개선시킨다. 응력은 특히 코너에서 보통 높다. 캐리어 물질에 코너를 매설함으로써, 코너에서 강화된 응력은 상기 캐리어 및 상기 중간층 사이의 계면에 더 이상 근접하게 위치하지 않는다. 게다가 구조의 증가된 자유 표면은 응력 경감을 개선시킨다.
무응력 복합기판은 캐리어 물질이 제 1 물질과 동일한 경우 수득될 수 있다. 복합기판은 더 이상 휨(warp)을 겪지 않는다.
상기 캐리어 물질 및 제 1 물질은, 이에 한정되지 않지만, 예를 들어 규소같은 반도체일 수 있다.
중간층의 제 2 물질은 무정형 물질일 수 있다. 제 2 물질은 산화된 반도체 물질, 예를 들어 이산화규소를 포함할 수 있다. 제 2 물질은 열 산화된 반도체 물질, 예를 들어 열 성장된 이산화규소일 수 있다. 이렇게 함으로써, 무응력 구조의 상부 위로 무응력 제 1 층이 수득된다. 물질을 절연하는 경우, 절연 물질의 팽창은 보통 반도체 물질의 팽창보다 훨씬 적기 때문에, 제 1 층에서 응력은 보통 인장 응력이다.
복합기판의 구조는 밀리미터, 마이크로미터 또는 나노미터 구조 텍스쳐링을 사용하여 또는 임프린트 리소그래피(imprint lithography)를 사용하여 중간층을 패턴화함으로써 생성될 수 있다. 상기 구조는 반응성 이온-에칭에 의해 수득될 수 있다.
중간층 및 캐리어층은 평면에 위치한다. 중간층면에서의 구조의 치수는 밀리미터, 마이크로미터 또는 나노미터 크기일 수 있다. 상기 구조는 캐리어 면에 수직인 횡단면에서 선형-대칭 형태를 가질 수 있다. 상기 구조는 캐리어 면에 평행한 횡단면에 대칭 형태, 예를 들어 원형, 정사각형, 직사각형 또는 마름모형 형태를 가질 수 있다.
제 2 고체-상태 웨이퍼는 중간층의 구조에 접촉 결합, 직접 결합 및 어닐링, 또는 공유 결합될 수 있다.
구조의 치수가 10㎛ 내지 10㎚, 바람직하게 100 내지 25㎚인 경우, 응력 경감이 이롭다. 이들 구조는 탄성적으로 쉽게 변형될 수 있다.
본 발명의 실시양태에 따라, 본 발명에 따른 복합기판은 캐리어로서 규소 기판, 중간층으로서 구조물에 제공되는 절연층, 및 제 1 층으로서 예를 들어 절연층의 구조에 결합됨으로써 고정된 규소 웨이퍼를 포함하는 규소 절연체(SOI) 기판일 수 있다. 규소 웨이퍼는 SOI 소자층에 요구되는 두께로 박막화될 수 있다.
본 발명의 추가적인 목적은 반도체 가공에 상용성인 무응력 복합기판을 제조하기 위한 방법에 관한 것이다.
본 발명에 따른 목적은 복합기판에서 응력을 경감시키는 방법에 의해 달성되는데, 하기의 단계를 포함한다:
캐리어 물질로 구성된 캐리어 상부에 제 2 물질의 중간층을 제공하는 단계,
중간층을 통해 확장되는 구조를 중간층에서 형성하는 단계, 및
캐리어 물질의 팽창 거동과 실질적으로 동일한 팽창 거동을 가진 제 1 물질의 제 1 기판을 중간층 상에서 결합시키는 단계.
상기 구조는 제 1 웨이퍼가 결합되기 전에 자유-정치될 수 있다. 결합 후에, 구조의 상부에 무응력 제 1 웨이퍼가 수득되었다. 제 1 층과 제 2 층 사이의 팽창 부정합으로부터 유래된 응력은 중간층의 구조에서 흡수된다. 제 1 기판은 박막화가 가능한 제 1 물질의 소자 웨이퍼를 형성할 수 있다. 따라서, 제 1 층은 결점이 없거나, 거의 없고, 개선된 전기 특성을 갖는다.
바람직하게, 상기 구조는 캐리어 내에서 형성된다. 캐리어로의 상기 구조의 팽창은 상기 구조의 자유 표면 면적을 증가시키고, 이는 응력 경감을 유용하게 한다. 바람직하게, 캐리어 중의 코너는 점차적으로 응력을 감소시킨다.
캐리어 물질 및 제 1 물질은 휨을 예방하기 위해 동일한 물질일 수 있다. 캐리어 물질 및 제 1 물질은 단일 결정, 예를 들어 등방성 단일 결정 물질일 수 있다. 상기 캐리어 물질 및 제 1 물질이 단일 결정인 경우, 캐리어 물질 및 제 1 물질은 결정학적인 배향을 갖고, 여기에서 캐리어 물질 및 제 1 물질의 결정학적인 배향은 동일할 수 있다. 캐리어 물질 및 제 1 물질은, 이에 한정되지 않지만 예를 들어 규소 같은 반도체 물질일 수 있다.
제 2 물질은 무정형 물질일 수 있다. 제 2 물질은 산화된 반도체 물질, 예를 들어 이산화규소를 포함할 수 있다. 제 2 물질은 열 산화된 반도체 물질, 예를 들어 열 성장된 이산화규소일 수 있다.
복합기판의 구조는 밀리미터, 마이크로미터 또는 나노미터 구조 텍스쳐링을 사용하거나, 임프린트 리소그래피를 사용하거나 또는 자가-조립된 구조화 기법을 사용하여 중간층을 패턴화함으로써 생성될 수 있다. 상기 구조는 반응성 이온-에칭에 의해 수득될 수 있다.
본 발명의 한 실시양태에 따라서, 상기 구조의 형성은 중간층 상으로 구조를 내부 패턴화함으로써(즉, 중간층 전체 상으로 상기 구조를 패턴화함으로써) 수행될 수 있다.
본 발명의 또 다른 실시양태에 따라서, 상기 구조의 형성은 중간층 상에 클러스터에서 구조를 분포적으로 또는 국지적으로 패턴화함으로써(즉, 필요한 곳, 또는 응력이 발생할 것 같은 중간층의 위치 상에만 구조를 패턴화함으로써) 수행될 수 있다.
패턴화는 밀리미터, 마이크로미터 또는 나노미터 구조 텍스쳐링, 바람직하게 캐리어 물질로 중간층의 구조 텍스쳐링을 사용하는 것을 포함할 수 있다. 이것은 상기 구조가 캐리어 물질의 캐리어의 상부에서 제 2 물질의 자유-정치 기둥형 또는 유사한 형상임을 의미한다.
다르게는, 패턴화는 임프린트 리소그래피를 사용하는 것을 포함한다. 상기 구조는 중간층의 반응성 이온-에칭에 의해 수득될 수 있다.
중간층 및 캐리어층은 평면으로 위치한다. 본 발명에 따라서, 구조의 형성은 중간층 면 상에서 상기 구조의 치수가 예를 들어, 밀리미터, 바람직하게 마이크로미터 또는 나노미터 정도의 크기로 매우 작을 수 있다. 구조의 형성은 구조가 캐리어 면에 수직인 횡단면에 선형-대칭 형태를 갖게 할 수 있다. 구조의 형성은 구조가 캐리어 면에 평행인 횡단면에서 대칭 형태(예를 들어, 원형, 정사작형, 직사각형 또는 마름모 형태)를 갖게 할 수 있다.
구조의 치수는 10㎛ 및 10㎚, 바람직하게 100 내지 25㎚일 수 있다.
제 1 웨이퍼의 중간층 상에의 결합은 예를 들어 접촉 결합에 의해(예를 들어 직접 결합 및 어닐링에 의해), 초고진공 결합에 의해, 또는 공유 결합에 의해 수행될 수 있다. 결합 공정이 수행되기 전, 제 1 웨이퍼 상에서 원래 존재하는 산화물은, 예를 들어 진공 챔버에서 오존으로 제거된다.
본 발명에 따른 방법은, 추가적으로 제 1 웨이퍼를 적합한 소자층 두께로, 예를 들어 SOI 소자층에 필요한 두께로 박막화시키는 것을 포함할 수 있다. 상기 박막화는 전기화학적인 수단에 의해, 분쇄 및 무결점 광택에 의해, 또는 적합한 이온-이식(implantation) 및 저온 어닐링에 의해 수행될 수 있다.
본 발명의 실시양태에 따라서, 본 발명에 따른 복합기판은 캐리어로서 규소 기판 웨이퍼, 중간층으로서 구조물에 제공되는 절연층, 및 제 1 층으로서 절연층의 구조에 결합되고, 이어 SOI 소자층으로서 사용하기 위해 필요한 두께로 박막화되는 규소 소자 웨이퍼를 포함하는 규소 절연체(SOI) 기판일 수 있다.
본 발명은 또한 복합기판, 예를 들어 고체-상태 물질 온 절연체 기판, 더욱 구체적으로 반도체 온 절연체 기판 및 더더욱 구체적으로 규소 절연체 기판을 제조하기 위한 본 발명에 따른 방법의 용도의 제공에 관한 것이다.
본 발명의 이러한 특성 및 그 밖의 특성, 특징 및 이점은 예로서, 본 발명의 원리를 예시하는 수반된 도와 함께 하기의 자세한 명세서로부터 분명해질 것이다. 본 명세서는 단지 예시의 목적으로 주어지고, 본 발명을 제한하지 않는다.
하기에 인용된 참조 숫자는 첨부된 도면과 관련되어 지칭된 것이다.
도 1은 규소 웨이퍼의 수직 횡단면을 개략적으로 도시한다.
도 2는 열 산화된 규소 웨이퍼의 수직 횡단면을 개략적으로 도시한다.
도 3은 본 발명의 실시양태에 따른 구조에 제공된 열 산화된 규소 웨이퍼의 수직 횡단면을 개략적으로 도시한다.
도 4는 추가적인 규소층이 결합된 도 3의 소자의 수직 횡단면을 개략적으로 도시한다.
도 5는 소자 웨이퍼의 박막화 후의 도 4의 구조를 보여준다.
본 발명은 특정 실시양태에 따라, 및 특정 도를 참조하여 개시될 것이지만, 본 발명은 그에 의해 제한되는 것이 아니며, 단지 청구의 범위에 의해서만 제한된다. 개시된 도는 단지 개략적이고 비-제한적이다. 도에서, 어떤 요소의 크기는 과장될 수 있고, 예시적인 목적을 위해 스케일화되지 않는다. 예를 들어, 도 3 내지 도 5에서 구조의 크기는 과장되었다.
용어 "포함함"이 본 명세서 및 청구의 범위에서 사용되는 경우, 이는 다른 요소 및 단계를 제외시키지 않는다. 단수 명사를 지칭할 때 부정관사 또는 정관사, 예를 들어 "한"("a" or "an"), "그"("the")가 사용되는 경우, 이는 달리 구체적으로 언급되지 않는 한 명사의 복수형을 포함한다.
나노-임프린트-리소그래피(또한 성형-보조된 나노리소그래피로서 공지됨)는 기본적으로 자세한 정보를 그 안에 상세하게 담은 "컴팩트 디스크"의 제조, 및 이어 규소으로의 임프린트에 관한 것이다. 이에 관하여 얀 헤이즈마(Jan Haisma) 등의 문헌 ["Mold-assisted nano-lithography: a process for reliable pattern replication", J. Vacuum Science & Techn., B14 (1996), 4124-4128]에 개시되어 있다.
나노-임프린트-리소그래피는 100㎚ 이하의 치수를 갖는 구조의 치수로 소자를 제조하는 방법이다. 이는 두 단계 공정이다: 먼저, 임프린팅 단계가 수행되고, 그 후, 예를 들어 습윤 또는 건조 에칭을 통해 기판 물질로 패턴 전이가 실현된다. 임프린팅 단계 동안, 표면에 나노구조를 가진 성형품(mould)을 사용하여 기판에 침착된 박막 레지스트 필름 또는 활성 물질을 변형시킨다. 상기 레지스트는 열가소성, UV-경화성 또는 열경화성 중합체, 또는 다른 적합한 변형가능한 물질일 수 있다. 상 전이 시스템은, 예를 들어 극한-UV 리소그래피, 이온-광선 프로젝션 리소그래피, 엑스-레이 리소그래피 또는 전자-광선 리소그래피 같은 소형 구조를 제조하기 위한 다른 제조 방법의 공급원(광 또는 입자) 및 렌즈와 비교시, 매우 간단하고 저렴한 열원 또는 UV 광원으로만 구성된다. 패턴-전이 단계에서, 반응성 이온-에칭(RIE) 같은 이등방성 에칭 방법은 미세구조 패턴을 기판-물질로 전이하고 압착된 부위에서 잔류 레지스트를 제거하는데 사용되어, 임프린트에 의해 생성된 다양한 패턴의 두께를 전체 레지스트로, 즉 가장 낮은 부분을 전체적으로 기판-웨이퍼 물질로 전이한다.
나노-임프린트-리소그래피를 위해, 먼저 성형품이, 예를 들어 일렉트론 비임 패턴 제너레이터(EBPG: Electron Beam Pattern Genertor)로 제조된다. 상기 EBPG는 전자 광선 기술을 사용하여, 진공에서 전자 광선을 스위치 온(switch on) 및 스위치 오프(switch off)를 시킴으로써, 및 드로잉 물체(마스크)가 설치되어 있는 스테이지를 이동시킴으로써 성형 물질 상에 패턴을 그린다.
J. 헤이즈마 등의 문헌 ["Mold-assisted nanolithography: A process for reliable pattern replication", J. Vac. Sci. Technol. B 14 (1996), p. 4124-4128]의 도 2에서 개시된 바와 같이, 성형품 및 기판의 표면을 깨끗이 하여, 릴리이즈층, 예를 들어 각각 침지(immersion)로서 사용될 수 있는 프랑스 파리 세픽으로부터 입수한 몬타셀(Montacell) C, 및 프라이머(primer)에 제공한다. 이어 복사품을 이 성형품으로부터 제조한다. 예를 들어 광개시제로서 다이메톡시-페닐-아세토페논(DMPA)를 포함하는 1,6-헥세인다이올-다이아크릴레이트(HDDA)과 같은 UV-경화성 물질의 박막층을 스핀 코팅에 의해 기판에 적용한다. 상기 성형품 및 상기 기판을 정렬시키고 함께 프레스시킨다. 상기 HDDA는 UV 노출을 통해 고형화된다. 상기 성형품을 기판으로부터 제거한다. 예를 들어 O2/He 플라즈마로 HDDA의 에칭된 뒷면을 오목한 구조가 완전히 개방되도록 형성시킨다. 이어, 기판을 추가적으로 가공하기 위한 마스크로서 HDDA 층을 사용한다. 이어, 수득된 패턴을 Si 또는 SiO2로 임프린트시킨다. 그 후, 남은 HDDA는 예를 들어, 건조 (산소) 플라즈마 에칭 또는 습윤 화학법을 통해 스트립핑시킬 수 있다.
나노-임프린트-리소그래피의 분해능은 성형품 및 중합체의 기계적인 강도에 의해 측정된다. 문헌 ["Nanoimplint Lithography and Lithographically Induced Self-Assembly", Stephen Y. Chou, MRS Bulletin, July 2001]에서 개시된 바와 같이, 이산화규소 성형품 및 폴리메틸 메타크릴레이트(PMMA) 레지스트를 사용할 때, 나노-임프린트-리소그래피를 사용으로 PMMA중의 직경 6㎚ 및 깊이 60㎚의 홀 및 직경 30㎚ 및 높이 35㎚의 PMMA 기둥이 수득되었다. 게다가, 상기 문헌은 적합한 레지스트 및 성형품을 가진 나노-임프린트-리소그래피의 분해능은 5㎚ 이하일 수 있다고 언급한다.
나노-임프린트-리소그래피는 작고, 경제적이고, 반도체 기술과 상용성이라는 특징을 갖는다.
상이한 종류의 나노-임프린트-리소그래피 임프린트 기계는 한 번에 하나의 웨이퍼를 임프린트하는 단일-임프린트 기계, 한번에 작은 면적(다이라고 불림)을 임프린트하고 이어서 웨이퍼의 새로운 면적으로 이동하는 스텝-앤드-리피트(step-and-repeat) 기계, 및 원통형 성형품을 사용하거나 또는 평평한 성형품 상으로 매끈한 롤러를 사용하는 롤러 기계로, 초우(Chou)에 의한 문헌 [MRS Bulletin, July 2001]에 개시되어 있다.
본 발명의 실시양태에 따라, 나노-임프린트-리소그래피 및 직접 결합의 조합은 무-인장 응력 SOI를 제조하는 합리적으로 저렴한 방법을 제공한다.
본 발명의 방법의 하나의 실시양태는 다음과 같이 도 1 내지 도 5에 개시되어 있다.
제 1 단계에서, 도 1에서 개시된 바와 같이 기판 또는 규소 웨이퍼 같은 캐리어(2)가 존재한다. 본 발명의 실시양태에서, 용어 "기판"은 사용될 수 있는 임의의 하부 물질 또는 절연층이 그 위에 형성될 수 있는 임의의 하부 물질을 포함할 수 있다. 또 다른 실시양태에서, 이 "기판"은 예를 들어 도핑된 규소, 갈륨 아르세나이드(GaAs), 갈륨 아르세나이드 포스파이드(GaAsP), 게르마늄(Ge), 또는 규소 게르마늄(SiGe) 기판 같은 반도체 기판을 포함할 수 있다. 용어 "기판"은 관심이 되는 절연층 아래에 놓인 층을 위한 요소를 일반적으로 정의하는데 사용된다. 또한, "기판"은 층이 형성되는 기초가 되는 임의의 다른 층(예를 들어, 유리층 또는 금속층)일 수 있다. 하기에 따라, 공정은 주로 규소 공정에 대해 개시될 것이지만, 당분야의 숙련자들은, 본 발명이 다른 반도체 물질 시스템을 기준으로 구현될 수 있고, 숙련자들은 유전체, 반도체 및 도체 물질의 등가물로서 적합한 물질을 선택할 수 있음을 인식할 것이다.
규소 웨이퍼는 도 2에서 개시된 바와 같이 열산화된다. 따라서, 규소 웨이퍼(2)의 자유 표면(4) 상에 이산화규소층(6)이 형성된다.
도 3에서 개시된 바와 같이, 제 2 단계에서 산화 표면(6)을 패턴화함으로써 상기 본원에서 설명된 바와 같이 나노-임프린트-리소그래피에 의해 구조(8)를 형성한다. 상기 구조는 예를 들어, 기둥 형태 또는 절두(truncated) 피라미드 같은 임의의 적합한 형태를 가질 수 있다. 상기 구조(8)는 바람직하게 10㎛ 내지 10㎚, 더욱 바람직하게 100㎚ 내지 25㎚의 직경을 가진다.
이 나노-임프린트 패턴은, 예를 들어 반응성 이온-에칭에 의해 먼저 SiO2 층(6)으로, 및 이어서 SiO2 층(6)을 통해 기판 웨이퍼(2)의 규소로 임프린트된다. 이는 구조(8)가 기판 규소(2)의 상부에서 자유-정치 SiO2 기둥이라는 것을 의미한다.
이 패턴화된 웨이퍼는 도 4에서 개시된 바와 같이 직접 결합에 의해, 또는 공유 결합에 의해 소자 웨이퍼(10)에 결합된다. 결합 전에, 소자 웨이퍼의 표면은 세정된다. 원래 존재하는 산화물은 진공 챔버에서 오존에 의해 제거된다.
그 후에, 결합된 소자 웨이퍼(10)는 도 5에서 개시된 바와 같이 필요한 SOI 두께를 박막화하여 SOI의 소자층(12)을 형성한다. 이 박막화는 스마트 컷 또는 당업자에게 잘 공지된 임의의 적합한 방식에 의해 수행되어 박막 소자층(12)을 수득할 수 있다.
결과는 무응력 절연 미세구조(8)의 상부의 무-인장 응력 박막 규소층(12)이고, 상기 무응력 절연 미세구조는 기판 규소(2)으로 혼입된다. 무-인장 응력 SOI는 선행 기술로부터 공지된 SOI보다 훨씬 양호한 전기 특성을 가진 절연된 규소를 의미한다. 무응력 SOI는 응력 부식을 겪지 않는다. 무응력 SOI는 상부 규소층(12)에서 활성 요소에게 특징의 향상(예를 들어, 특징의 선형화) 기회를 제공한다. p-n, p-i-n 및 p-s-n(s는 "조금 도핑됨"을 의미함), 트랜지스터 및 다이오드 같은 여러 개의 반도체(Si, Ge) 연결부의 전기 특성에 대한 수압 및 국지적인 압력의 영향은 과거에 매우 자세하게 실험적으로 및 이론적으로 연구되어 왔다. K. 뷸투이스(Bulthuis)의 문헌 [Philips Res. Reports 20 (1965) 415-431]; 문헌 [J. Appl. Phys. 37 (1966) 2066-2068]; 문헌 [Philips Res. Reports 21 (1966) 85-103] 및 문헌 [Philips Res. Reports 23 (1968) 25-47]에서 공개된 광범위한 조사를 참조할 수 있다. 압력의 함수로서 반도체 특성에서 많은 변화가 계산되고, 측정되고, 설명되었다.
생성된 박막 규소 소자층(12)은 결점이 없거나 거의 없다. 열 이산화규소(6)는 성장한 규소 사이드 상에서 2 내지 3개의 원자층 위로 결정 구조를 유지하고, 그 후 상기 산화물은 무형질 물질이다. 이러한 박막 물질은 국지적인 압력하에서 매우 탄성적이고 상대적으로 가소성이다. 구조(8)의 프로파일은 압력 및 응력변형 하에서 그 자체를 조정할 것이다.
결합이 수행된 직후, SOI 웨이퍼는 어닐링되어 반응성 이온-에칭의 모든 결점을 사라지게 할 수 있다. 그러나, 이는, 기둥(8) 그 자체 및 상기 기둥 주변의 개방된 공간이 전기 절연에 첨가될 때는 반드시 필요한 것은 아니다. 기판(2)은 단일결정질 규소일 필요가 없는 캐리어이다.
후속 가공의 예상되는 온도가 무엇이건 간에, 상당한 인장 응력은 본 발명에 따른 SOI 조성물에서 발생하지 않을 것이다. 이러한 설정에서, 벌크 규소가 그의 극한 한계에 도달한다면, 구조의 상부에서 SOI는 진보한 전용 집적 회로에서 벌크 규소 특성을 능가할 것이다.
Claims (20)
- 캐리어 물질로 구성된 캐리어, 제 1 물질로 구성된 제 1 층, 상기 캐리어와 상기 제 1 층 사이에 위치하는 제 2 물질로 구성된 중간 층을 포함하는 복합기판으로서, 상기 제 1 물질은 캐리어 물질의 팽창 거동과 실질적으로 동일한 팽창 거동을 가지고 제 2 물질과 팽창 부정합을 가지고, 중간층은 팽창 부정합으로부터 유래된 응력을 흡수하기 위한 제 2 물질의 구조를 갖는 복합기판.
- 제 1 항에 있어서,상기 중간층이 두께를 가지고, 상기 구조가 상기 중간층의 두께를 통해 확장되는 복합기판.
- 제 1 항에 있어서,상기 구조가 추가적으로 상기 캐리어로 확장되는 복합기판.
- 제 1 항에 있어서,상기 캐리어 물질이 상기 제 1 물질과 동일한 복합기판.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 캐리어 물질 및 상기 제 1 물질이 반도체인 복합기판.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 제 2 물질이 전기적으로 절연 물질인 복합기판.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 중간층이 평면으로 위치하고, 여기에서 상기 중간층 면에서 상기 구조의 치수가 1 센티미터보다 작은 복합기판.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 캐리어가 평면으로 위치하고, 상기 구조가 상기 캐리어 면에 수직인 횡단면에서 선형-대칭 형태를 가지는 복합기판.
- 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,상기 캐리어가 평면으로 위치하고, 상기 구조가 상기 캐리어 면에 평행한 횡단면에서 원형, 정사각형, 직사각형 또는 마름모형 형태를 갖는 복합기판.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,규소 절연체 웨이퍼인 복합기판.
- 캐리어 물질로 구성된 캐리어 위에 제 2 물질의 중간층을 제공하는 단계,중간층을 통해 확장되는 구조를 중간층에서 형성하는 단계,캐리어 물질의 팽창 거동과 실질적으로 동일한 팽창 거동을 갖는 제 1 물질의 제 1 기판을 중간층 상에 결합하는 단계를 포함하는, 복합기판에서 응력을 경감시키는 방법.
- 제 11 항에 있어서,상기 구조가 상기 캐리어 내로 형성되는 방법.
- 제 11 항 또는 제 12 항에 있어서,상기 구조의 형성이 상기 중간층 상에서 구조를 국지적으로 패턴화함으로써 수행되는 방법.
- 제 11 항 또는 제 12 항에 있어서,상기 구조의 형성이 상기 중간층 상의 클러스터 구조를 국지적으로 패턴화함으로써 수행되는 방법.
- 제 11 항 내지 제 14 항 중 어느 한 항에 있어서,상기 패턴화가 밀리미터, 마이크로미터 또는 나노미터 구조 텍스쳐링을 사용하는 것을 포함하는 방법.
- 제 11 항 내지 제 14 항 중 어느 한 항에 있어서,상기 패턴화가 임프린트 리소그래피를 사용하는 것을 포함하는 방법.
- 제 11 항 내지 제 16 항 중 어느 한 항에 있어서,상기 중간층이 평면으로 놓이고, 중간층 면에서 구조의 치수가 1 센티미터보다 작도록 구조가 형성되는 방법.
- 제 11 항 내지 제 17 항 중 어느 한 항에 있어서,상기 캐리어가 평면으로 놓이고, 캐리어의 면에 수직인 횡단면에서 선형-대칭 형태를 갖도록 구조가 형성되는 방법.
- 제 11 항 내지 제 18 항 중 어느 한 항에 있어서,상기 캐리어가 평면으로 놓이고, 캐리어의 면에 평행한 횡단면에서 원형, 정사각형, 직사각형 또는 마름모형 형태를 갖도록 구조가 형성되는 방법.
- 규소 절연체 기판을 제조하기 위한 제 11 항 내지 제 19 항 중 어느 한 항에 따른 방법의 용도.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP02080620 | 2002-12-19 | ||
| EP02080620.4 | 2002-12-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050084450A true KR20050084450A (ko) | 2005-08-26 |
Family
ID=32668873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020057011643A KR20050084450A (ko) | 2002-12-19 | 2003-11-20 | 무응력 복합기판 및 이러한 복합기판의 제조 방법 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US20060118817A1 (ko) |
| EP (1) | EP1576662B1 (ko) |
| JP (1) | JP2006511075A (ko) |
| KR (1) | KR20050084450A (ko) |
| AT (1) | ATE531077T1 (ko) |
| AU (1) | AU2003280168A1 (ko) |
| TW (1) | TW200421422A (ko) |
| WO (1) | WO2004057663A1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101476334B1 (ko) * | 2007-03-28 | 2014-12-24 | 소이텍 | 복합 기판의 제조 방법 |
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| US9659769B1 (en) | 2004-10-22 | 2017-05-23 | Novellus Systems, Inc. | Tensile dielectric films using UV curing |
| US7790633B1 (en) | 2004-10-26 | 2010-09-07 | Novellus Systems, Inc. | Sequential deposition/anneal film densification method |
| KR100664986B1 (ko) | 2004-10-29 | 2007-01-09 | 삼성전기주식회사 | 나노로드를 이용한 질화물계 반도체 소자 및 그 제조 방법 |
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- 2003-11-20 JP JP2004561754A patent/JP2006511075A/ja not_active Withdrawn
- 2003-11-20 EP EP03772538A patent/EP1576662B1/en not_active Expired - Lifetime
- 2003-11-20 KR KR1020057011643A patent/KR20050084450A/ko not_active Application Discontinuation
- 2003-11-20 WO PCT/IB2003/005409 patent/WO2004057663A1/en active Application Filing
- 2003-11-20 AU AU2003280168A patent/AU2003280168A1/en not_active Abandoned
- 2003-11-20 AT AT03772538T patent/ATE531077T1/de not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| TW200421422A (en) | 2004-10-16 |
| AU2003280168A1 (en) | 2004-07-14 |
| JP2006511075A (ja) | 2006-03-30 |
| WO2004057663A1 (en) | 2004-07-08 |
| EP1576662A1 (en) | 2005-09-21 |
| ATE531077T1 (de) | 2011-11-15 |
| EP1576662B1 (en) | 2011-10-26 |
| US20060118817A1 (en) | 2006-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |