KR20080032074A - 패터닝 프로세스 - Google Patents

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KR20080032074A
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pressure
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phase
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KR1020087000432A
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란 앤드류 맥스웰
제임스 스타니슬라우스 윌리암스
조디 엘리자베스 브라드비
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리오타 피티와이 엘티디
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Abstract

물질의 하나 이상의 영역에 압력을 인가하고 이로부터 압력을 제거하여 물질의 하나 이상의 영역의 페이즈를 변환시키는 단계를 포함하는 패터닝 프로세스로서, 변환된 하나 이상의 영역은 소정 패턴을 나타내는 각각의 소정 형태를 가지고 있다. 패터닝 프로세스는 포토레지스트 또는 종래의 광학적 또는 전자-빔 리소그래피를 요구하지 않고 물질의 나노단위 패턴을 형성하는데 이용될 수 있고, 따라서 이들 기술들의 한계를 회피한다. 예를 들면, 비결정질 또는 결정성 실리콘 표면층을 가지는 반도전 웨이퍼는 다이 또는 나노-인덴터를 이용하여 패터닝될 수 있고, 이어서 전자적, 광학적 또는 기계적 디바이스의 소자로서 이용된다.
반도체, 패터닝 프로세스, 압력 제거, 비정질 실리콘, 결정성 실리콘

Description

패터닝 프로세스{A PATTERNING PROCESS}
본 발명은 패턴을 예를 들면 반도체 웨이퍼와 같은 물질 또는 기판에 전사하기 위한 표준 리소그래피 프로세스에 대한 대안으로서 이용될 수 있는 패터닝 또는 리소그래피 프로세스에 관한 것이다.
마이크로전자공학에서의 급속한 진척은 종종, 집적 회로당 트랜지스터의 개수가 2년마다 두 배로 계속해서 증가할 것이라고 예측한 무어의 법칙으로 나타낸다. 이러한 2배의 증가는 각 트랜지스터의 물리적 크기가 집적 회로의 각각의 연속적인 생성에 따라 감소되는 것을 요구한다. 그러나, 이러한 축소를 달성하는 어려움은, 복잡도 및 새로운 세대의 집적 회로를 개발하는데 요구되는 시간의 지수함수적 증가로 인해 무어의 법칙을 계속해서 따르는 것이 경제적으로 용이할 수 없는 지점까지 크게 증가되었다. 한편, 더 작거나 더 빠른 전자, 광학 및/또는 다른 타입의 디바이스에 대한 엄청난 수요는 일부 경우들에서 그러한 높은 개발 비용을 정당화시킬 수 있다. 그러나, 특히 그러한 디바이스의 특성 치수가 나노미터 단위에 들어감에 따라, 훨씬 더 작은 디바이스를 개발하는 도전들이 상당하게 남아 있다.
특히, 디바이스 및 회로 특징의 수평 치수를 정의함으로써 집적 회로 또는 다른 타입의 칩의 층들을 패터닝하는데 이용되는 리소그래피 프로세스는 http://www.itrs.net/Common/2004Update/2004 07 Lithography.pdf에서 가용한 2004 Update to the International Technology Roadmap for Semiconductors에 기재된 바와 같이, 훨씬 더 어려운 도전들을 직면하게 된다. 이들 수평 치수를 정의하는데 이용되는 프로세스는 본 기술분야에서 일반적으로 패터닝 또는 리소그래피 프로세스(후자는 전통적인 프린팅 프로세스와 유사함)로서 지칭된다. 그러므로, 패터닝 또는 리소그래피 프로세스는 하나 이상의 변형되거나 피착된 층을 포함하도록 이미 부분적으로 처리된 물질, 통상 반도체 웨이퍼의 표면 상에 임의의 형태의 하나 이상의 2-차원 영역의 원하는 배열 또는 레이아웃을 확립하는 것으로서 일반적으로 이해된다. 그리고나서, 통상 '패터닝된'물질은 추가 처리되어 변형되거나 피착된 영역의 대응하는 패턴을 제공한다. 예를 들면, 다른 물질의 층은 이들 하나 이상의 영역, 또는 그 보체(즉, 이들 영역을 제외한 어느 곳 위) 위에만 선택적으로 피착되거나, 이들 영역 또는 그 보체 중 어느 하나를 변형시킨다. 원하는 패턴은 물질에 '전사된'것으로 말해지고, 패터닝된 표면은 패턴을 재생하는 것으로 여겨질 수 있다. 추가적으로, 단어 "패턴"은 단지 하나의 영역만이 정의되는 상황을 포함하는 것으로 이해되고, 패턴 또는 각 영역이 임의의 대칭, 규칙성 또는 반복성을 가질 필요는 없다. 해상도 진보 기술 및 무마스크, 담금, 첨단 자외선, 전자 빔 투과, 및 근접 전자 리소그래피 프로세스 및 시스템에서 만들어진 최근의 진척에도 불구하고, 가까운 장래의 리소그래피의 다수의 요구조건들은 제조가능한 솔루션을 전혀 알고 있지 않다. 그러므로, 패터닝 또는 리소그래피 프로세스 또는 다르게는 물질의 하나 이상의 패터닝된 영역을 생성하기 위한 새로운 기술에 대한 필요성이 존재한다.
추가적으로, 리소그래피 또는 다른 패터닝 프로세스가 필요하지만 주된 초점은 저비용 및/또는 작은 특징 크기보다는 큰 영역 패터닝인 다양한 다른 마이크로전자 및 광전자 어플리케이션이 존재한다. 그러한 어플리케이션의 예들은 평면 패널 디스플레이(FPD), 광전 디바이스, 하이브리드 회로, 마이크로전자기계 시스템(MEMS), 통합 통신 회로, 마이크로전자 모듈, 무선 주파수 식별(RFID) 태그, 및 TV 스크린을 포함하는 액정 표시(LCD) 디스플레이를 위한 박막 트랜지스터(TFT)를 포함한다. 다수의 이들 어플리케이션이 실리콘 또는 다른 반도체 재료를 패터닝하는 것과 관련되지만, 유연한 유기 또는 플라스틱 재료에 기초한 증가하는 개수의 어플리케이션이 있다. 그러한 경우에, 재료의 패터닝은 예를 들면 마이크로컨택트 프린팅, 마이크로전사 패터닝 및 액체 엠보싱을 통해, 또는 광 리소그래피를 이용함으로써 달성될 수 있지만, 넓은 영역이 적당하게 높은 해상도로 패터닝하는 것이 허용되는 특징들을 가지고 있다. 그러나, 이들 영역에서는 비용-효율, 재생가능성, 수평 해상도 및 특징 정의, 큰 영역 패터닝에 대한 스티칭(stiching) 에러의 감소, 확대된 이용에 대해 실질적으로 저하되지 않는 마스터 다이 및 '스탬프'의 제조, 실리콘과 프로세스-병립가능하지 않는 기판 재료와 함께 작용할 필요성뿐만 아니라, 기판의 원하는 패터닝을 달성하는데 요구되는 프로세스 단계의 개수 및 연관된 고 비용 자본 장비를 감소시키는 것과 관련된 다수의 도전들이 있다.
그러므로, 상기 어려움 중의 하나 이상을 완화시키거나, 적어도 유용한 대안을 제공하는 패터닝 프로세스를 제공하는 것이 바람직하다.
본 발명에 따르면, 물질의 하나 이상의 영역에 압력을 가하고 압력을 제거하여 상기 물질의 하나 이상의 영역의 페이즈를 변환시키는 단계를 포함하고, 상기 변환된 하나 이상의 영역은 소정 패턴을 나타내는 각각의 소정 형태를 가지고 있는 패터닝 프로세스가 제공된다.
본 발명의 양호한 실시예는 물질의 하나 이상의 둘러싸고 미변환된 영역에 대해 다른 전기적, 열적, 기계적, 광학적, 화학적, 재료 제거 및 다른 특성을 나타내는 선택된 영역에서 결과적으로 하나 이상의 비결정질 및/또는 결정질 페이즈로 나타날 수 있는 물질에서의 선택된-영역의, 압력-유도된 페이즈 변화를 생성하는데 이용될 수 있다.
하나의 실시예에서, 물질은 실리콘이고, 프로세스는 이들 페이즈의 차별적 습식 화학적 에칭에 의해 실리콘의 하나 이상의 다른 페이즈의 선택적 제거를 포함한다. 제거된 페이즈는 변환된 하나 이상의 영역이거나, 변환되지 않은 하나 이상의 영역이다. 이러한 실시예에서, 패턴을 실리콘에 전사하는데 표준 광 리소그래피 프로세스에 의해 요구되는 다수의 단계들이 제거된다.
특히 반도체 및 실리콘인 물질의 변환된 영역은 전기 전도도, 굴절율, 표면 음파 속도, 영의 모듈러스(Young's modulus), 등(이들로 제한되지 않음)과 같이, 미변환된 물질에 대해 다른 전기적 및 다른 특성을 나타낼 수 있고, 이들 변형된 특성들 중 하나 이상은 직접적으로 원하는 액티브 또는 패시브 디바이스 기능으로 유도할 수 있다. 그러한 디바이스 기능의 실현은 변환되거나 변환되지 않은 영역의 제거를 필요로 하지만, 이것이 반드시 적용되는 것은 아니다.
본 발명의 하나의 실시예에서, 물질의 하나 이상의 영역에서 압력-유도된 페이즈 변화를 유발하는 수단이 제공되고, 여기에서 적어도 하나의 변환된 영역의 형태는 2차원 x-y 면으로뿐만 아니라 3차원, 직교 z-차원으로도 제어되어, 원하는 3차원 형태를 가지는 변환된 영역을 생성한다. 이것은 압력 어플리케이터의 형태를 고려하여, 어플리케이션의 제어 및/또는 압력의 해제에 의해 달성된다. 변환된 영역의 형태는 예를 들면 구체, 다면체 등과 같이 비교적 복잡하다.
본 발명은 상기 프로세스의 임의의 하나의 단계들을 실행하기 위한 컴포넌트를 구비하는 시스템도 제공한다.
이하는 본 발명의 양호한 실시예가 첨부된 도면을 참조하여 단지 예로서 설명된다.
도 1은 본 발명의 양호한 실시예에 따라 압력의 인가 및 제거에 의해 얻어질 수 있는 실리콘의 다양한 페이즈를 예시하는 상태도이다.
도 2 및 3은 완화된 비결정질 실리콘의 얇은 표면을 가지는 결정성 실리콘 웨이퍼의 개략적인 평면도 및 측면도 각각이다.
도 4 및 5는 본 발명의 양호한 실시예에 따라 물질의 대응하는 영역으로부터 압력을 인가하고 제거하기 위한 상승된 표면 특징 또는 돌출부를 포함하는 스탬핑 툴 또는 다이의 개략 평면도 및 측면도 각각이다.
도 6 및 7은 기판에 압력을 인가하기에 앞서서, 도 2 및 3의 실리콘 기판의 일부에 다이의 어플리케이션을 각각 예시하는 개략 측면 및 평면도이다.
도 8 및 9는 다이 상이 돌출부에 의해 기판으로의 압력 인가로부터 기인하는 표면층의 대응하는 영역에서의 페이즈 변환을 예시하는 개략 측면 및 평면도 각각이다.
도 10 및 11은 이들 영역으로부터 압력의 제어된 제거로부터 기인하는 변환된 영역의 페이즈에서의 추가 변화를 예시하는 개략 측면 및 평면도 각각이다.
도 12는 표면층의 변환된 영역을 어닐링하는 것으로부터 기인하는 위상의 추가적인 변화를 예시하는 개략적인 단면도이다.
도 13은 습식 에칭에 의해 표면층의 미변환된 영역의 제거 후의 웨이퍼의 개략적인 측단면도이다.
도 14는 패터닝 프로세스의 양호한 실시예의 흐름도이다.
도 15는 구체 인덴터에 의해 Si-I 기판의 대응하는 영역에 인가된 압력의 느린 제거에 의해 형성된, 결정성 Si-I 기판 상의 비결정질 실리콘 아일랜드의 어레이를 도시하는 AFM 이미지이다.
도 16은 도 15에 도시된 비결정질 아일랜드의 로우에 걸친 AFM 라인 스캔의 그래프로서, 각 아일랜드는 약 450nm의 높이 및 약 2.5㎛의 넓이인 것을 나타내고 있다.
도 17은 구체 인덴터에 의해 Si-I 기판의 대응하는 영역에 인가된 압력의 급속 제거에 의해 형성된, 결정성 Si-I 기판 상의 고압 페이즈 Si-III/Si-XII의 아일랜드의 어레이를 도시하는 AFM 이미지이다.
도 18은 도 17에 도시된 아일랜드의 로우에 걸친 AFM 라인 스캔의 그래프로서, 각 아일랜드는 약 800nm의 높이이고 약 2.5㎛의 넓이인 것을 나타내고 있다.
도 19는 구체 인덴터에 의해 완화된 a-Si 층의 대응하는 영역에 인가된 압력의 느린 제거에 의해 형성된, 결정성 Si-I 기판 상의 고압 페이즈 Si-III/Si-XII의 아일랜드의 어레이를 도시하는 AFM 이미지이다.
도 20은 도 19에 도시된 아일랜드의 로우에 걸친 AFM 라인 스캔의 그래프로서, 각 아일랜드는 약 300nm의 높이고 약 3㎛의 폭인 것을 나타내고 있다.
도 21은 구체 인덴터에 의해 완화된 a-Si 층의 대응하는 영역에 인가된 압력의 느린 제어게 의해 형성된 개구 또는 오목부의 어레이를 도시하는 AFM 이미지이다.
도 22는 도 21에 도시된 오목부의 로우에 걸친 AFM 라인 스캔의 그래프로서, 각 오목부는 약 120nm의 깊이 및 약 2.5㎛의 폭인 것을 나타내고 있다.
도 23은 베리코비치(Berkovich) 인덴터에 의해 Si-I 기판의 대응하는 영역에 인가된 압력의 급속 제거에 의해 형성된 비결정질 실리콘 아일랜드의 어레이를 도시하는 AFM 이미지이다.
도 24는 도 23에 도시된 비결정질 아일랜드의 열에 걸친 AFM 라인 스캔의 그래프로서, 각 아일랜드는 약 60nm의 높이 및 약 1㎛의 폭인 것을 나타내고 있다.
도 25는 베르코비치 인덴터에 의해 Si-I 기판의 대응하는 영역에 인가된 압력의 느린 제거에 의해 형성된, 결정성 Si-I 기판 상의 고압 페이즈 Si-III/Si-XII의 아일랜드의 어레이를 도시하는 AFM 이미지이다.
도 26은 도 25에 도시된 아일랜드의 로우에 걸친 AFM 라인 스캔의 그래프로서, 각 아일랜드는 약 50nm의 높이이고 약 1㎛의 폭인 것을 나타내고 있다.
도 27은 중첩 영역의 선형 어레이에 압력을 인가하고 급속히 제거한 후, 미변환된 결정성 실리콘을 차별적으로 에칭하는 에칭에 의해 형성되는 비결정질 실리콘의 확정된 선형 또는 선 특징의 AFM 이미지이다.
도 28은 비결정질 실리콘의 라인에 걸친 AFM 라인 스캔으로서, 라인은 약 250nm의 높이, 및 거의 2㎛ 폭인 것을 나타내고 있다.
결정성 다이아몬드-큐빅(또한 Si-I으로도 지칭되고, 마이크로전자 디바이스의 제조를 위한 웨이퍼 형태로 생성되는 '통상적인'실리콘 페이즈)은 기계적 변형 동안에 일련의 페이즈 변환을 거친다. 고압 다이아몬드 앤빌(anvil) 실험에 따르면, J.Z. Hu, L. D. Merkle, C. S. Menoni, 및 I. L. Spain, Phys. Rev. B 34, 4679(1986)에 기재된 바와 같이, 결정성 다이아몬드-큐빅 Si-I은 ~ 11GPa의 압력에서 금속성 β-Sn 페이즈(Si-II 페이즈로도 지칭됨)로의 페이즈 변환을 거치고, Si-II는 ~ 2GPa 이하의 압력에서는 불안정하므로 Si-II는 압력 해제 동안에 추가 변환을 거친다는 것을 보여주고 있다.
이들 페이즈 변환은 인덴테이션으로 지칭되는 프로세스 동안에 발생하는 것으로 관찰되었고, 여기에서 매우 딱딱한 인덴터 팁이 힘의 인가를 증가시킴으로써 재료의 표면에 눌러지고(인덴테이션 프로세스의 로딩 또는 인가 페이즈 또는 단계로도 지칭됨) 이러한 힘은 연속적으로 감소되며(인덴테이션 프로세스의 언로딩 또 는 해제 페이즈 또는 단계로도 지칭됨) 그리고 인덴터 팁이 변형되거나 인덴트된 표면으로부터 제거된다. 상기 설명된 바와 같은 인덴테이션은 물질의 재료 특성, 특히 경도를 평가하기 위한 잘-확립된 기술이다. 도 1은 Si-I(102)의 인덴테이션 로딩 및 언로딩 동안에 발생하는 페이즈 변환을 요약하고 있다. 다이아몬드-앤빌 실험에서와 같이, 초기 Si-I 페이즈(102)는 압력 하에서, 즉 로딩 동안에 Si-II 페이즈(104)로 변환한다. 언로딩 시, Si-II 페이즈(104)는 추가 변형을 거쳐, 압력 제거 레이트에 따라, 결정성 페이즈 Si-XII/Si-III(106) 또는 비결정질 페이즈(a-Si, 108) 중 하나를 형성한다. 고속 로딩은 a-Si(108)의 변형을 유도하는데 반해, 느린 언로딩은 결과적으로 Si-XII/Si-III(106)의 형성으로 나타나게 된다.
a-Si는 형성된 방법에 따라 현저하게 다른 특성을 나타낸다는 점에서 특별한 페이즈이다. 특히, a-Si는 2가지 상태, '미완화된'상태(예를 들면, 피착된 직후 또는 실온에서 이온 주입에 의한 형성 바로 직후) 및 '완화된' 상태(예를 들면, 450℃에서 미완화된 a-Si를 어닐링함으로써 형성됨) 중 하나로 존재할 수 있고, 이들 2가지 상태들은 다른 특성을 가지고 있다. 특히, 주입된 직후(미완화된) a-Si는 Si-I보다 훨씬 소프트한 것으로 발견되었지만, 어닐링된(완화된) a-Si는 결정성 상태 Si-I과 매우 유사한 기계적 특성을 가지는 것으로 발견되었다. 이들 차이에 대한 원인은 알려져 있지 않다.
예를 들면, 미완화된 a-Si의 연속층은 액체 질소 온도에서 적어도 약 3x105 이온 cm-2의 플루엔스에서 600keV Si 이온을 가지는 결정성 Si-I(102)의 이온 주입 에 의해 준비될 수 있다. 주입 후, 이러한 방식으로 생성된 샘플은 아르곤 대기에서 450℃의 온도에서 30분 동안 어닐링되어, 미완화된 a-Si를 '완화된' a-Si로 변환하도록 유발한다. 이들 조건 하에서 생성된 완화된 및 미완화된 비결정질층의 두께는 2MeV 헬륨 이온을 가지는 러더포드 후방 산란(RBS)에 의해 ~ 650nm 인 것으로 측정되었고, 이는 어닐링 프로세스가 a-Si 층을 재결정화하기에는 충분하지 않고 따라서 층이 비결정질로 남아있다는 것을 증명하고 있다. 그러므로, 완화된 및 미완화된 상태는 모두 실리콘의 비결정질 상태이다.
국제특허출원 제PCT/AU2004/001735호에 기재된 바와 같이, 아마도 비교적 소프트한 미완화된 a-Si가 인덴터 팁 아래에서 외부로 흘러나오고 결과적으로 페이즈 변환을 개시시키는데 필요한 압력에 도달하지 않기 때문에, 미완화된 a-Si 층의 인덴테이션은 미완화된 a-Si를 임의의 다른 페이즈로 변환시키지 않는다.
미완화된 a-Si에 비해, 완화된 a-Si 층의 인덴테이션은 로딩 및 언로딩 동안에 페이즈 변환을 유발시킬 수 있다. 로딩 시, 완화된 a-Si는 금속성 Si-II 페이즈(104)로 변환된다. 언로딩시, Si-II 페이즈(104)는 압력 해제의 레이트에 따라 추가 변환을 거친다. 느린 언로딩은 Si-II가 Si-XII/Si-III(106)로 변환하도록 유발하고(이들 페이즈내에서 비교적 작은 양의 a-Si), 반면에 고속 언로딩은 Si-II가 a-Si로 변환되도록 유발한다. 언로딩 시에 형성된 a-Si가 완화된 또는 미완화된 상태인지 여부는 분명하지 않지만, 아마도 작은 인덴트-유도된 비결정질 영역이 인덴터 하에서 제한되고 압력의 인가시 흐르지 않는 재료에 의해 둘러싸이기 때문에, 이것은 후속 재인덴테이션 시에 Si-II로의 변환하는 능력에 영향을 미치지 않는 것 으로 보인다. 결과적으로, 이러한 비결정질 재료가 미완화된 상태에 있었던 경우라도, 인덴터 아래로부터 흘러나올 수 없고, 따라서 Si-II 페이즈(104)로 변환시키는데 필요한 고압을 받게 될 것이다.
더구나, 완화된 비결정질 Si 층의 페이즈 변환된 Si-XII/III 재료의 영역을 200℃ 이상 및 450℃ 까지의 온도로 30분 동안 가열시키는 것은, Si-XII/III 페이즈가 Si-I 페이즈로의 추가 변환을 거치도록 유발한다. 중요한 것은, Si-XII/III을 포함하는 변환된 영역 내의 임의의 비결정질 Si는 또한 Si-I로 변환된다는 점이다. 그러나, 인덴트된 영역을 둘러싸는 완화된 a-Si(즉, 임의의 페이즈 변환을 거치지 않은 완화된 a-Si)는 30분 동안 450℃까지의 온도로 가열되는 경우에 Si-I로의 열적으로-유도된 페이즈 변환을 거치지 않는다.
도 14에 도시된 바와 같이, 이들 관찰에 기초한 리소그래피 또는 패터닝 프로세스가 개발되었다. 프로세스는 단계 1402에서 원하는 패턴을 설계하거나 다르게는 생성함으로써 시작한다. 이것은 원하는 패턴을 나타내는 패턴 데이터를 생성하는 http://www.tanner.com/EDA/products/ledit/default.htm에 기재된, L-edit와 같은 표준 물리적 레이아웃 또는 마스크 디자인 소프트웨어를 이용하여 수행될 수 있다. 단계 1404에서, 스탬핑 툴 또는 다이가 패턴 데이터로부터 생성되어, 원하는 패턴(양각)을 상승된 표면 특징 또는 다른 실질적으로 평탄한 표면 상의 돌출부로서 재생한다. 다르게는 패턴이 하나 이상의 반복 특징으로 구성된 경우, 다이는 전체 패턴을 재생하도록 반복될 수 있는 원하는 패턴의 일부를 재생할 수 있다. 예를 들면, 도 4 및 5는 100nm에 의해 분리된 10nm 폭 라인(402)의 열을 가지는 단 순 다이(400)의 개략적인 평면도 및 측단면도 각각이다. 그러한 다이는 기판 재료보다는 매우 딱딱한 재료로 만들어지거나 코팅되는 것이 바람직하다. 기판이 원소상태의 실리콘인 기재된 실시예에서, 다이는 브롬 질화물, 실리콘 카바이드, 다이아몬드, 또는 다이아몬드형 재료와 같은 재료로 만들어지거나 코팅되어, 돌출부의 경도 및 따라서 다이의 내구성을 개선시킨다. 패턴 또는 패턴의 일부는 양각 패턴을 둘러싸는 다이 재료가 습식 화학적 또는 양호하게는 건식 에칭 프로세스에 의해 원하는 깊이로 제거되는 표준 리소그래피 프로세스를 이용하여 다이 재료에 양각으로 전사된다. 본 기술분야의 숙련자들에게는, 리소그래피 프로세스가 패턴 데이터로부터 광 리소그래피 마스크의 생성을 포함할 수 있다는 것은 자명하다. 다르게는, 패턴 데이터는 e-빔 리소그래피 툴에서 전자의 경로를 결정하는데 이용될 수 있다.
도 2 및 3은 결정성 실리콘 기판(304) 상에 완화된 비결정질 실리콘 표면층(302)을 생성함으로써 단계 1406에서 준비된, 실리콘 웨이퍼(200)의 평면도 및 측단면도 각각이다. 예를 들면, 상기 설명된 이온 주입 및 어닐링 단계는 결정성 Si-I 기판 상에 완화된 a-Si의 650nm 표면층을 형성하는데 이용될 수 있다. 다른 층 두께가 요구되는 경우, 본 기술분야의 숙련자들에게 명백한 바와 같이, 이에 따라 빔 에너지 및 이온 플루엔스가 조정될 수 있다.
도 14를 참조하면, 단계 1408에서, 원하는 패턴의 적어도 일부를 재생하도록 패터닝되었던 다이(400)가 압력을 표면층(302)의 대응하는 영역에 인가하는데 이용된다. 도 6에 도시된 바와 같이, 이것은 다이(400)를 표면층(302)에 접촉하도록 인가하고, 그리고나서 양호하게는(반드시 그러한 것은 아님) 표면층(302)에 실질적으로 수직인 방향으로 압력을 인가하지만 어느 경우든 표면층(302)에 대해 다이(400)의 실질적인 수평 이동이 전혀 없도록 함으로써 달성된다. 다이(400)의 돌출부(402)는 표면층(302)의 대응 영역을 접촉하고 압력을 이러한 영역에 인가한다. 도 8 및 9에 도시된 바와 같이, 충분한 압력(적어도 ~ 11GPa)이 적어도 다이(400)의 돌출부(402)의 바로 아래의 영역(802)에 인가되어 이들 영역을 금속성 실리콘-II 페이즈로 변환시킨다. 표면층(302)에 인가된 최대 압력, 압력이 가해지는 방향, 및 어느 정도까지는 인덴터 형태가 변환된 영역의 깊이 및 수평 범위를 결정한다.
본 기술분야의 숙련자라면, 변환된 영역이 그 형태가 직사각형인 것으로 도 10에 개략적으로 표시되어 있지만, 실제로 변환된 영역은 이들 영역의 페이즈를 변환시키는데 필요한 것과 동일하거나 큰 압력을 당하는 표면층(302, 및 잠재적으로는 표면층(302) 아래의 기판(304))내에 생성된 스트레스 필드 내의 영역이 될 것이라는 것을 잘 알고 있을 것이다. 통상적으로, 이들 영역은 예를 들면 인덴터 팁과 같은 고도의 로컬화되고 포인트형의 돌출부의 경우에 그 형태가 의사-구체 또는 부분-구체일 것으로 예상된다. 추가적으로, 다수의 경우에, 팁의 형태는 그 표면의 플라스틱 변형에 의해 인덴트된 표면에 거울-이미지로 적어도 부분적으로 전사될 수 있고, 이러한 변형 자체는 이하에 설명되는 바와 같이, MEMS 구조, 및 태양 전지의 표면 텍스쳐링을 포함하는 일부의 어플리케이션에 유용할 수 있다.
도 14의 단계 1410에서, 다이(400)에 의해 인가되는 압력은 제어된 방식으로 해제되어, 돌출부(402)에 의해 변환된 영역으로부터의 압력 해제 레이트는 원하는 엔드 페이즈 또는 페이즈들을 원하는 깊이로 제공한다. 표면층(302)이 완화된 비결정질 실리콘인 기재된 실시예에서, 도 10 및 11에 도시된 바와 같이, 로컬화된 영역(1002)의 엔드 페이즈가 우세하게 Si-III/Si-XII이도록, 압력이 비교적 느리게(4.2㎛ 반경 구체 인덴터 팁의 경우에 약 3mNs-1 이하) 완화된다. 다르게는, 변환된 영역이 원래 결정성이었던 경우에, 원하는 엔드 페이즈가 비결정질 실리콘(그러나, 추가적으로 비교적 작은 비율의 Si-III/Si-XII를 포함할 수 있음)인 경우에, 압력이 비교적 빠르게 해제될 수 있다.
상기 설명된 바와 같이, 다이에 의한 압력의 인가 및 후속적인 제거는 여기에서 '스탬핑 프로세스'로 지칭된다. 본 명세서에서, 단어 '스탬핑'은 스탬핑 툴, 다이, 인덴터 팁, 또는 임의의 다른 타입의 툴, 스타일러스 기구, 또는 다른 물리적 엔터티가 물질의 하나 이상의 대응하는 영역과 접촉하게 된 후, 적어도 접촉 영역의 바로 아래의 영역에 압력을 인가하는데 이용되는 프로세스를 지칭한다. 상기 설명된 바와 같이, 압력이 물질의 표면에 수직인 방향으로 인가될 필요는 없지만, 압력은, 그 압력의 인가 동안에, 스탬핑 툴 또는 다이 또는 인덴터 팁 사이에 수평 이동이 거의 없을 정도가 되도록 인가된다. 그러므로, 스탬핑 프로세스는 툴 또는 다른 기구가 그 표면에 실질적인 압력을 인가하는 동안에 표면을 따라 이동하는 드래깅 또는 스크래칭 프로세스와 비교될 수 있다. 스크래칭의 경우에, 결과는 일반적으로 표면의 파손 및 제거이고, 결과적으로 그 표면을 따르는 트로프(trough), 스크래치 또는 다른 형태의 기계적 손상의 형성으로 나타나게 된다. 스탬핑의 경우에, 특정 형태 또는 방향을 가지는 페이즈 변환된 영역을 형성하기 위해 그 표면에 수직이 아닌 방향으로 표면에 압력을 가할 수 있지만, 하나의 차이는 그 표면의 임의의 작은 정도의 탄성 또는 플라스틱 변형에 의한 것과는 달리, 그 압력을 인가하는 툴 또는 기구가 기판에 대해 이동되지 않는다는 점이다. 그러나, 이러한 것에 대한 하나의 예외는 표면을 접촉하기 위한 롤링 컴포넌트를 가지는 툴에 의한 압력의 인가인 경우이다. 매크로스코픽 세계에서와 유사하게, 그러한 툴은 구형체 볼 포인트 또는 실린더형 스팀 롤러와 구조적으로 유사한 것으로 간주될 수 있다. 이러한 형태의 툴이 그 표면에 압력을 인가하는 동안에, 툴이 인가되는 표면의 관점에서, 표면을 가로질러 이동될 수 있지만(툴 또는 표면을 병진시킴으로써), 툴의 각 접촉부는 스크래칭 또는 드래깅하지 않고, 표면에 거의 수직으로 압력을 인가하고 따라서, 그러한 툴을 이용한 압력의 인가 및 제거는 그럼에도 불구하고 스탬핑 프로세스로 간주될 수 있다.
단계 1412에서, 선택된 패터닝된 영역(1002)이 비결정질 실리콘으로부터 Si-III/Si-XII 페이즈로 실질적으로 변환된 경우, 전체 웨이퍼(200)는 도 12에 도시된 바와 같이, 실리콘-III/실리콘-XII 영역을 결정성 실리콘-I 영역(1202)으로 변환하기 위해, 30분 동안 약 200℃ 이상 및 약 450℃ 이상까지의 온도에서(양호하게는 250℃ 주위) 열적 어닐링을 당할 수 있다. 이러한 선택적 단계는 변환 및 미변환 영역간의 유효 컨트러스트를 개선할 수 있고(예를 들면, 에칭 레이트의 차이를 증가시킴으로써) 또는 Si-I 페이즈가 열역학적으로 더 안정화되어 있으므로 일반적으 로 바람직하다.
패터닝 프로세스는 결정성 실리콘 기판(304) 상의 완화된 비결정질 표면층(302)에 원하는 패턴을 전사하는 것과 관련하여 상기 설명되었다. 그러나, 본 기술분야의 숙련자라면, 패터닝 프로세스가 매우 다양한 기판 타입 및 물질 또는 재료를 패터닝하는데 채용될 수 있다는 것을 잘 알고 있을 것이다. Si에서, 시작 재료는 완화된 a-Si이거나, Si-I, Si-III, Si-IV 및/또는 Si-XII를 포함하는 단결정 또는 다결정 형태 중 하나로 된 결정성 Si의 하나 이상의 페이즈일 수 있다. 다른 실시예에서, 표면층은 결정성이고, 상기 설명된 바와 같이, 패턴은 이들 영역에 인가된 압력을 급속하게 해제함으로써 형성되는 하나 이상의 실질적으로 비결정질인 실리콘 영역으로서 표면층에 전사된다. 예를 들면, 패턴이 인가되는 웨이퍼는 표면층과는 다른 도핑 레벨을 가지는 결정성 실리콘 기판 상에 형성된 결정성 실리콘의 에피택셜 표면층을 가지는 결정성 실리콘 웨이퍼일 수 있다. 특히, 표면층의 도핑 레벨은 기판보다 실질적으로 더 높을 수 있다. 다르게는, 패턴이 전사되는 웨이퍼는 결정성 표면층과 기저 기판 사이에 배치된 절연 실리콘 다이옥사이드 층을 가지는 실리콘-온-절연체(SOI) 웨이퍼일 수 있다. 다르게는, 웨이퍼는 실리콘-온-사파이어 웨이퍼이거나, 프로세스는 세라믹, 폴리머, 유리 또는 다른 타입의 기판 상에 피착된 실리콘의 박막에 인가될 수 있다. 다르게는, 웨이퍼는 어떠한 표면층도 가지지 않는 표준 Si-I 웨이퍼일 수 있고, 패터닝 프로세스는 실리콘의 하나 이상의 다른 페이즈로 실질적으로 구성된 하나 이상의 영역을 형성함으로써 웨이퍼를 패터닝하는데 이용된다.
추가적인 다른 실시예에서, 패턴은 뾰족하거나 구체인 인덴터를 이용하여 기판에 전사되고, 여기에서 인덴터 크기는 패턴의 최소 특징 크기보다 작거나 같다. 이러한 다른 실시예에서, 인덴터는 바람직하게는 컴퓨터 제어하에 기판 상에서 이동되고, 원하는 패턴을 집합적으로 재생하기 위해 복수의 로케이션에서 기판을 스탬핑하도록 반복적으로 낮아진다. 각 로케이션에서, 인덴터는 기판을 접촉하도록 낮아진 후, 인덴터와 기판간에 어떠한 실질적인 정도의 상대 이동없이 인덴터는 기판에 압력을 인가한다. 인덴터가 기판을 접촉하는 로케이션은, 원하는 패턴의 대응하는 확장된 특징을 재생하기 위해, 결과적으로 변환된 영역의 적어도 일부가 중첩하여 하나 이상의 확장된 변환 영역을 형성하도록 된다. 또 다른 추가 실시예에서, 뾰족하거나 구체인 인덴터 팁이 낮아져서, 압력을 기판에 인가한 후, 기판 표면을 따라 드래깅되어 인덴터에 의해 통과된 경로를 따라 변환된 재료의 원하는 패턴을 생성한다. 그러나, 특징들이 좁은 라인 또는 도트가 우세한 경우에는 제1의 다이-기반 실시예가 바람직하다.
또 다른 추가 실시예에서, 다이 및 인덴터-기반 프로세스가 조합되어, 양각으로 된 원하는 패턴의 일부를 나타내는 다이가 제조되어 기판 상에 원하는 패턴의 일부를 재생하는데 이용되고(필요한 경우에, 패턴의 다이 부분을 기판에 반복적으로 전사하는 단계 및 반복 프로세스를 이용함으로써), 원하는 패턴의 나머지는 상기 설명된 바와 같이, 실질적인 수평 이동없이 스탬핑하거나 표면을 따라 드래깅함으로써 인덴터를 이용하여 전사된다.
각 실시예에서, 상기 단계들은 실리콘(302)의 다른 페이즈의 층에 실리 콘(1002 또는 1202)의 하나의 페이즈의 로컬화된 영역을 포함하는 패터닝된 표면을 생성한다. 압력 어플리케이터의 형태 및 치수, 및 어플리케이터에 인가되는 힘에 따라, 로컬화된 영역(1002, 1202)은 나노단위 치수를 가질 수 있고, 주위 표면층(302)와는 다른 물리적 특성을 가지고 있다. 이들 변형된 특성들은 전기적, 광학적, 기계적 및/또는 다른 재료 특성을 포함할 수 있고, 전기적, 광학적, 기계적 및/또는 다른 타입의 디바이스의 하나 이상의 액티브 또는 패시브 소자 또는 컴포넌트의 기반을 제공할 수 있다. 또한, 변환 및 미변환 페이즈는 이하에 설명되는 바와 같이, 화학적 에칭과 같은 감소형 프로세스를 당하는 경우에 상당히 다른 제거 레이트를 가질 수 있다. 다수의 어플리케이션에 대해, 변환 영역이 표면층을 통해 수직으로 연장되는 것이 바람직하지만, 이것이 다수의 다른 어플리케이션에 대해 필요한 것은 아니다.
어플리케이션에 따라, 감소 프로세스를 적용하여 로컬화된 영역(1002 또는 1202) 또는 층(302)의 주위 영역(즉, 도 13에 도시된 바와 같이, 압력이 인가되지 않았던 표면층(302)의 부분들) 중 어느 하나를 선택적으로 제거함으로써 패터닝 프로세스가 단계 1414에서 계속될 수 있다. 문헌(예를 들면, Beadle 등, 'Quick Reference Manual for Silicon Processing', Wiley, New York(1985); 'Semiconductor Silicon', Ed Haff 등, 1973; 및 'Silicon', Inspec, Institute of Electrical Engineers, London, 1988)에 기재된 바와 같이, 다른 도핑 타입 및 도펀트 농도, 다른 결정학적 방향을 가지는, 비결정질 또는 결정성 실리콘 페이즈와 같은 다른 페이즈의 실리콘 층, 및 다른 타입의 결함 또는 불순물을 포함하는 층을 선택적으로 또는 차별적으로 제거하기 위한 매우 다양한 에칭액 및 에칭 프로세스가 개발되었다. 예를 들어, 결정성 실리콘에서 도핑 타입(p- 또는 n-형) 및 도핑 농도에 따라, 에치 표면에 전위를 인가할 뿐만 아니라 습식 에칭(도핑 타입에 따라 질소, 염소, 플루오르화수소, 및 아세트산의 적절한 혼합물을 이용함)을 이용하여, 결정성 페이즈와 비교할 때 비결정질 실리콘을 제거하기 위한 거의 100%의 선택도를 제공할 수 있다. 비결정질 실리콘 상의 결정성 실리콘의 차별적 제거는 선택적이지 않지만, 2개의 페이즈 사이에 수번의 레이트 차이도 가능하다. 뿐만 아니라, 수소 플라즈마는 n형 실리콘가 비교되는 비결정질 실리콘을 제거할 때 매우 선택적인 것으로 알려져 있다. 그러한 방법을 이용하면, 비결정질 또는 결정성 실리콘 영역은 차별적으로 제거될 수 있다. 따라서 감소 프로세스 단계는 변환된 영역(1002 또는 1202)에 대응하는 상승된 표면 특징, 또는 (이제는 제거된) 로컬화된 변환 영역(1002 또는 1202)을 둘러싸는 잔여층의 패턴 중 하나를 남겨둘 수 있다. SOI 기판이 이용되는 경우, 결과적인 실리콘 영역의 패턴은 실리콘 다이옥사이드 층 상에 부분적으로 또는 완전하게 독립되게 서 있을 수 있고, 이는 원하는 경우에 실리콘 구조를 부분적으로 또는 완전하게 자유롭게 하도록 제거되어, 구조가 잔여 서브구조 또는 층(302)으로부터 이동되거나 완전하게 분리될 수 있도록 허용한다.
현재 이용되는 다수의 고가의 리소그래피 단계를 제거할 수 있는, 패턴을 실리콘에 직접 전사하기 위한 비용-효율적인 프로세스를 제공할 뿐만 아니라, 잔여 영역(1002 및 1202)은 그 전기적, 광학적 및/또는 다른 특성을 활용함으로써, 전자적, 광학적, 기계적 및/또는 다른 타입의 디바이스에 대한 패시브 또는 액티브 소 자 또는 컴포넌트로서 또는 이들을 직접 제조하는데 이용될 수 있다.
더구나, 잔여 표면 특징(1002, 1202)은 불순물을 선택적으로 유입시키거나 결정성 실리콘 기판(304)의 노출 영역을 처리하기 위해, 패터닝된 마스크로서 이용될 수도 있다. 예를 들면, 패터닝된 표면 특징(1202)간의 기판(304)의 노출 영역은 금속화/리프트-오프, 추가 에칭 및/또는 불순물을 기판(304)에 선택적으로 도입시키는데 이용될 수 있다. 그러므로, 패터닝 프로세스는 실리콘이 포토레지스트 이용없이 패터닝될 수 있도록 허용한다. 이것은 어플리케이션에 따라, 실리콘이 CMOS 처리와 양립가능하고, 그 이용은 새로운 재료를 도입시키지 않으며, 실리콘은 패터닝되고 에칭되며 건식 에칭에 대한 배리어로 이용될 수 있고 웨이퍼로부터 벗겨질 필요가 없기 때문에, 특히 유리하다. 더구나, 패터닝 프로세스는 작은 특징들을 포함하는 패턴들이 포토레지스트가 이용되는 경우에 고려될 필요가 있는 광 파장의 고려/제한없이도 형성될 수 있도록 허용한다.
표준 리소그래피 기술과 비교할 때, 패터닝 프로세스는 다양한 장점을 제공한다. 특히, 이동하는 인덴터 및/또는 다이가 중첩하는 변환된 영역을 생성하는데 이용되는 경우에, 결과적인 패턴의 크기 및 형태는 단일 인덴테이션 단계에 대한 다이 구성 또는 스티칭/정렬 에러에 의해서만 제한된다. 전통적인 포토레지스트와 비교할 때, 실리콘 마스킹 층이 웨이퍼로부터 벗겨질 필요가 없고 최종 디바이스 또는 회로에서 남겨질 수 있으며 심지어 전자적, 광학적, 기계적 및/또는 다른 기능을 제공하는 액티브 또는 패시브 층을 구성할 수 있으므로, 마스킹 재료로서의 실리콘의 이용이 특히 유리하다. 관련된 단순한 물리적 컨택트는 처리를 단순화시 키고, 다수의 현재의 나노단위 리소그래피 프로세스보다 실질적으로 더 저렴할 수 있다. 더구나, 프로세스는 표준 반도체 웨이퍼로 제한되지 않고, 예를 들면 LCD 표시 패널 및 태양 전지 패널과 같은 대형 단위 기판을 포함하여, 다양한 범위의 재료 및 기판의 패턴 영역에 적용될 수 있다. 변환된 물질은 예를 들면 반도체, 세라믹, 유리 또는 폴리머일 수 있는 기판에 부착된 층의 형태일 수 있다.
패터닝 프로세스가 실리콘 기판의 측면에서 상기 설명되었지만, 본 기술분야의 숙련자라면, 프로세스는 실리콘으로 제한되지 않고 압력의 인가 및 제거에 의해 페이즈 변환될 수 있는 임의의 재료에 적용될 수 있다. 그러한 재료는 다른 반도체(예를 들면 Ge, GaAs, 및 InSb를 포함함) 및 세라믹스(SiC, α-석영, 및 실리카 유리를 포함함)를 포함한다.
마지막으로, 상기 설명된 바와 같이, 최대 인가 압력은 변환된 영역의 공간적 범위를 제어하도록 제어될 수 있다. 더구나, 스트레스 필드의 3차원 분포로 인해, 압력의 해제는 더 복잡한 방식으로 제어되어, 각 변환된 영역의 2개 이상의 서브-영역에서 유효 압력 해제 레이트를 변경시킨다. 예를 들면, 압력 어플리케이터(인덴터 팁, 다이 또는 다른 형태의 어플리케이터인지 여부에 관계없음)에 의해 인가된 힘의 일부는 처음에는 비교적 빠르게 해제되어, 스트레스 필드의 외부 범위에서 변형된 영역으로부터 임계 압력값(예를 들면, 원소 실리콘인 경우에 <11GPa이고, 4.2㎛ 반경 구체 인덴터의 경우에 약 3mNS-1보다 큰 해제 레이트를 이용함)의 이하인 압력값으로 압력을 신속하게 해제시키고, 따라서 압력 소스에 더 가까운 영 역이 임계값 이상으로 유지되는, 따라서 실리콘의 경우에, Si-II로 유지되는 동안에, 이들 서브-영역들이 비결정질 페이즈로 변환하도록 유발한다. 그리고나서, 잔류 인가된 압력은 비교적 느리게(즉, 상기 지정된 조건 하에서 약 3mNS-1보다 작게) 해제되어 나머지 Si-II 영역을 Si-III/Si-XII로 변환시킨다. 결과는 매립된 비결정질 영역이다. 역으로, 프로세스는 비결정질 실리콘 아래에 매립된 결정질 영역을 제공하는데 이용될 수 있다. 부분적 및/또는 완전한 압력 인가 및/또는 제거의 거의 무한하게 다양한 가능 조합 및 그 인가 및/또는 제거 레이트는 이들 페이즈의 페이즈 변환 양태 및 특히 각 페이즈 변환을 유효하게 하기 위한 관련된 임계 압력에 따라, 최종 페이즈(들) 및/또는 그 공간 분포를 추가 제어하는데 이용될 수 있다. 예를 들면, 압력은 완전한 해제 이전에 부분적으로 해제되고 부분적으로 재인가될 수 있고, 물질은 페이즈 변환을 추가 제어하는 압력 하에 있는 동안에 이러한 프로세스의 하나 이상의 스테이지에서 가열될 수 있다.
패터닝 프로세스의 선택된 어플리케이션(주로 실리콘 기판에 대함)의 예들이 이하에 설명된다.
마이크로전자 회로
패터닝 프로세스는 적절한 기판을 선택하고, 기판의 선택된 영역에 압력을 인가하며 이로부터 압력을 제거하여 이들 영역들의 페이즈를 변형시키고, 그리고나서 선택적 에칭을 수행하여 변형된 영역 또는 변형된 영역을 둘러싸고 있는 미변형된 영역 중 어느 하나를 제거함으로써 마이크로전자 집적 회로의 제조에 이용될 수 있다.
잔여 특징의 두께는 인가된 압력, 에치 파라미터 또는 양쪽을 조정함으로써 필요한 대로 선택될 수 있다. 예를 들면, 에치 마스크로서 이용되는 경우에, 마스크 특징의 높이는 미변환된 기판 재료와 변환된 특징의 상대 에치 레이트를 고려함으로써 선택될 수 있다. 트랜지스터의 게이트로서 이용되는 경우에, 특징 높이는 25nm로 작게 선택될 수 있다. 패터닝 프로세스는 1mm를 초과하는 길이의 라인을 생성하는데 이용될 수 있다. 각 라인의 폭과 인접 라인간의 간격의 합인 라인 피치는 라인 폭이 25nm이고 라인 간격이 25nm이므로 50nm 정도로 작을 수 있다.
추가 예들은 폴리실리콘 층 상에 비결정질 실리콘 층을 피착하고, 패터닝 프로세스를 이용하여 비결정질 실리콘에 결정성 실리콘의 평행 라인을 생성하거나 그 반대로 생성하며, 그리고나서 원하는 대로 잔여 비결정질 실리콘 또는 결정성 실리콘을 제거함으로써 게이트를 패터닝하는 것을 포함한다.
평면 패널 디스플레이
현재, 액티브 매트릭스 평면 패널 디스플레이는 액정 디스플레이(LCD) 및 폴리머 유기 LED(PLED)를 제어하는데 다결정 실리콘 채널을 가지는 박막 트랜지스터(TFT)를 이용한다. 실리콘은 TFT의 채널에 대응하는 선택된 영역에서 다결정 실리콘으로 후속적으로 변환되는 비결정질 실리콘의 박막으로서 피착된다. 평면 패널 디스플레이 산업계는 결정성 실리콘을 직접적으로 피착하는 것을 고려했지만, 수용가능한 품질의 넓은 면적의 얇은 다결정 실리콘 막을 생성하는데 어려움이 있다. 현재의 기술에서, 피착된 직후의 비결정질 실리콘은 TFT 채널의 영역에서 UV 레이저 어닐링에 의해 다결정 실리콘으로 변환되지만, 이것은 높은 비용 및 낮은 수율 프로세스인 것으로 판명되었다. 그러나, 상기 설명된 패터닝 프로세스는 비결정질 실리콘 층의 선택된 영역을, TFT 또는 다른 디바이스가 만들어질 수 있는 (다)결정 실리콘으로 변환하는데 적용될 수 있다. 또한, 도핑, 시작 재료 특성, 압력 인가 및 해제 레이트, 어닐링 및 다른 특성의 제어에 의해, 변환된 다결정 구역의 전자 특성이 원하는 대로 제어될 수 있다. 추가적으로, 비결정질 실리콘의 전체층은, 11GPa의 압력 이상으로 전체 층에 인가하고 그리고나서 비교적 느리게 그 압력을 해제함으로써, 원하는 경우에 다결정 실리콘으로 실질적으로 변환될 수 있다. 적어도 층의 수평 치수의 크기만큼의 치수를 가지는 단일 영역의 형태의 단일 다이에 의해, 또는 실질적으로 전체 층이 거의 변환될 때까지 더 작은 다이, 인덴터, 및/또는 다른 형태의 압력 어플리케이터의 층의 각 영역으로의 반복된 인가에 의해, 압력이 전체 층에 인가될 수 있다.
유연성 마이크로전자 회로
현재, 유연성 IC는 잉크젯 및 다른 고비용 피착 기술을 이용하여 고-비용 특정 폴리머 기판 상에서 생성된다. 그러나, 실리콘 막은 플라스틱 기판 상에 비교적 낮은 온도에서 피착될 수 있고, 여기에 기재된 패터닝 프로세스는 막의 선택된 영역의 전기적 특성을 변경하는데 이용되어 피착된 실리콘 막의 도전(결정성 실리콘), 절연(비결정질 실리콘) 및 반 도전(결정성 실리콘) 영역을 정의한다.
태양전지
태양 전지 어플리케이션에 대해, 패터닝 프로세스는 하나의 실리콘 박막에서 결정성 및/또는 비결정질 영역을 생성하는데 이용될 수 있다. 그러므로, 결정성 실리콘에 의해 도전됨으로써 상호접속되고 비결정질 실리콘에 의해 절연되는 다수의 작은 면적 태양 전지를 포함하는 단일 실리콘 박막이 생성될 수 있다. 다수의 작은 태양전지의 제공은 추가적인 전압 및 더 낮은 전류를 허용하고, 현재는 더 비용이 많이 들고 복잡한 포토리소그래피 및 레이저 스크라이빙 프로세스에 기초한 표준 기술에 비해 비용 및 성능에서 상당한 장점을 제공한다.
뿐만 아니라, 패터닝 프로세스는 태양 전지의 다결정 표면에 깊은 트렌치를 에칭하기 위한 에치 마스크를 형성하는데 이용될 수 있고, 상기 트렌치는 금속으로 채워져 매립된-컨택트 금속 도전 라인을 만든다. 이들은 더 나은 전기적 컨택트를 제공하고 태양 방사로부터 더 적은 태양전지 표면을 그늘지게 하기 때문에, 스크린-인쇄된 금속 라인에 더 바람직하다. 에치 마스크는 미변환된 물질에 대해 더 낮은 에치 레이트를 가지는 페이즈를 형성함으로써 형성될 수 있고, 이 경우에 변환된 영역은 마스크를 구성하고, 또는 더 빠른 에치 레이트를 가지는 변환된 물질의 경우에 미변환된 영역이 에치 마스크를 제공한다. 어느 경우든, 더 적은 에칭 영역(미변환 또는 변환된 것 중 적절한 대로 어느 하나)은 선택적으로 원하는 경우에 다른 페이즈 또는 페이즈들로 추가 변환될 수 있다.
태양전지는 태양광의 반사를 감소시키는 텍스쳐링된 표면을 가지고 있고, 따라서 그 효율을 개선시킨다. 현재, 이러한 텍스쳐링은 다결정 실리콘 웨이퍼의 이방성 에칭, 비교적 고가인 프로세스에 의해 달성된다. 그러나, 여기에 기재된 패터닝 프로세스는 실리콘 기판의 표면을 패터닝하여 에치 마스크를 정의함으로써 텍 스쳐링 태양전지의 프로세스에 이용될 수 있다. 패터닝된 표면의 후속적인 에칭은 에칭된 표면의 반사도를 감소시키고 따라서 텍스쳐링을 구성하는 토포그래픽(topographic) 표면 특징의 대응 어레이를 생성한다. 추가적으로, 인덴터 팁이 될 수 있는 압력 어플리케이터 자체의 형태는 실리콘 표면을 대응하여 영구적으로 변형하는데 이용될 수 있으므로, 원하지 않은 반사를 감소시키고 추가적이거나 대안적 형태의 텍스쳐링을 제공할 수 있다.
예
3가지 타입의 실리콘 샘플들이 준비되었다.
(i) ~ 1015Bcm-3의 도핑 농도를 가지는 표준 p형 단결정 실리콘(100) 웨이퍼,
(ii) (i)과 동일한 샘플이지만, 상기 설명된 바와 같이 이온 주입에 의해 형성된 650nm 미완화된 비결정질 표면을 가짐, 및
(iii) (ii)와 동일한 샘플이지만, 비결정질 표면층을 완화시키기 위해 30분 동안 450℃에서 어닐링됨.
KOH의 이방성 에칭 용액은 75그램의 KOH 펠릿, 150밀리리터의 이온제거된 물, 및 30밀리리터의 이소프로필 알콜(IPA)로부터 준비되었다. 이러한 용액은 80℃ 온도에서 아래에 설명된 바와 같이 다양한 샘플을 에칭하는데 이용되었고, 체적 당 20% IPA가 KOH 용액에 추가되어 원활한 표면 마감을 보장한다. 2차원 어레이의 인덴트가 80mN까지의 부하에서 4.3㎛ 반경의 구형 팁을 가지는 UMIS 인덴터를 이용하여 샘플 타입 (i) 및 (ii)에 생성되었다. 그리고나서, 인덴터 샘플들은 상기 설 명된 바와 같이, 80℃에서 2분간 KOH 용액에서 에칭되었다.
에칭 후, 결과적인 표면 토포그래피는 원자간력 현미경(AFM)를 이용하여 가시화되고 측정되었다. 도 15 내지 22는 결과적인 표면 토포그래피의 3차원 AFM 이미지, 및 에칭된 표면의 1차원 토포그래픽 프로파일을 포함한다.
타입 (i)의 샘플, 즉 Si-I(100)은 ~11GPa 임계 이상의 압력을 인가하고 이어서 상기 설명된 고속 언로딩(이들 조건 하에서 약 3mNS-1보다 크다)에 의해 인덴트되어, 비결정질 실리콘의 로컬화된 영역을 형성하였다. UMIS 인덴터는 Si-I 표면 상에 상호 이격된 로케이션의 2차원 어레이에서 이러한 인덴테이션 단계를 수행하도록 프로그래밍되었다. 그리고나서, 인덴트된 샘플은 상기 설명된 바와 같이 에칭되었다.
도 15는 결정성 Si-I 기판 위로 돌출하는 비결정질 실리콘 아일랜드의 결과적인 2차원 어레이의 AFM 이미지이다. 벌크 에칭 측정으로부터 예상되는 바와 같이, 고속 언로딩에 의해 형성된 비결정질 실리콘 영역은 그 낮은 상대 에치 레이트로 인해 2차원 아일랜드 어레이로서 결정성 실리콘 기판 위로 돌출한다. 도 16에 도시된 바와 같이, 이들 비결정질 실리콘 아일랜드 또는 마운드에 걸친 대응하는 AFM 라인 스캔은, 이들이 450나노미터의 높이 및 약 2.5마이크론의 폭을 가지고 있다는 것을 나타낸다. 동일한 단계를 느린 언로딩을 가지고서 새로운 타입 (i) 샘플에 수행하면, 혼합된 고압 페이즈 Si-III/Si-XII로 구성된 영역의 어레이를 생성한다. 도 17 및 18에 도시된 바와 같이, 에칭 후의 결과적인 표면 토포그래피는 상기 설명된 비결정질 아일랜드와 동일한 폭을 가지는 상승된 아일랜드의 어레이이고, 비결정질 아일랜드의 거의 2배 높이로서 Si-I 기판 상으로 800nm가 돌출하며, 혼합된 고압 페이즈의 에치 레이트가 도 15에 도시된 비결정질 실리콘 아일랜드보다 실질적으로 더 낮다는 것을 암시한다.
상기 설명된 바와 같이, 느린 언로딩을 가지는 완환된 a-Si의 인덴테이션은 완화된 a-Si를 고압 페이즈 Si-III/Si-XII로 변환시킨다. 도 19 및 20에 도시된 바와 같이, 이와 같이 인덴팅된 타입 (iii) 샘플의 에칭은 결과적으로 Si-III/Si-XII의 상승된 아일랜드의 2차원 어레이의 형성으로 나타나게 되고, 각 아일랜드는 약 300nm의 높이를 가지고 있고 약 2.5㎛의 폭을 가지고 있다.
도 21 및 22는 동일한 방식으로, 즉 느린 언로딩으로 완화된 a-Si를 인덴팅함으로써 준비되고, 에칭 이전에 인덴팅된 샘플이 30분 동안 450℃로 가열되어 고압 페이즈를 다결정 Si-I로 변환시키는 어닐링 단계를 포함하는 에칭 샘플의 결과를 도시하고 있다. Si-I의 높은 상대 에치 레이트로 인해, 결과는 아일랜드라기 보다는 오목부의 어레이이다. 각 오목부는 약 2.5마이크론의 폭 및 약 120 나노미터의 깊이를 가지고 있다.
2차원 인덴테이션 어레이는 상기 설명된 바와 같이 타입 (i) 단결정 Si(100) 샘플에 형성되지만, 베르코비치(Berkovich) 팁(3-측면으로 된 피라미드)을 가지는 하이지트론(Hysitron) 인덴터를 이용하여 5000μN 까지의 부하에서 더 작은 인덴테이션을 생성한다. 이전에서와 같이, 인덴팅된 샘플은 상기 설명된 바와 같이, 80℃에서 KOH 용액에 30초 동안 에칭되었다.
도 23은 고속 언로딩으로 인덴팅되어 비결정질 실리콘 영역의 2차원 어레이를 생성한 후, 상기 설명된 바와 같이 에칭되는 샘플의 AFM 이미지이다. 예상되는 바와 같이, 결과적인 비결정질 영역의 더 낮은 에치 레이트는 둘러싸는 (100) 결정성 Si-I 기판 위로 돌출하는 비결정질 실리콘 아일랜드를 생성한다. 도 24의 AFM 라인 스캔에 도시된 바와 같이, 각 아일랜드 또는 마운드는 대략 60nm의 높이 및 약 1마이크론의 폭을 가지고 있다.
도 25에 도시된 바와 같이, 느린 언로딩이 이용되는 경우에, 고압 페이즈 Si-III/Si-XII가 형성되고, (100) Si-I에 대한 그 조합된 더 낮은 에치 레이트는 결과적으로 상승된 아일랜드의 2차원 어레이의 형성으로 나타나게 된다. 도 26의 라인 스캔에 도시된 바와 같이, 각 아일랜드는 약 50nm의 높이 및 약 1마이크론의 폭을 가지고 있다.
이하의 표는 상기 설명된 결과를 요약한다.
팁 기판 실험 프로세스 인덴트된 영역의 페이즈 에칭결과(아일랜드 또는 오목부) 특징 높이(nm) 특징폭(㎛)
구체 Si-I 고속 언로딩 a-Si 아일랜드 450 2.5
저속 언로딩 Si-III/Si- XII 아일랜드 800 2.5
완화된 a-Si 저속 언로딩 Si-III/Si- XII 아일랜드 300 3.0
저속 언로딩 플러스 450℃ 어닐링 Si-I(다결 정) 오목부 120 2.5
베르코비치 Si-I 고속 언로딩 a-Si 아일랜드 60 1
저속 언로딩 Si-III/Si- XII 아일랜드 50 1
상기 설명된 인덴테이션은 표준 인덴터 팁을 이용하여 형성되었다. 나노단위 변환된 영역을 형성하기 위해, 최대 로드 ~100μN의 울트라-샤프 코너-큐브 인덴터 팁이 이용되어 깊이 ≒10nm 및 수평 치수 ~25nm를 가지는 Si-I의 변환된 영역을 생성하였다. 이러한 로딩 상황에서, 각 변환된 영역의 형태 및 크기는 인덴터 팁의 예리함에 의해 제한된다. 이 경우에, 팁은 하이지트론사로부터 가용한 반경 <50nm인 노스스타(Northstar) 90도 큐브-코너 팁이었다.
상기 설명된 결과는 개별적인 인덴터 팁의 치수에 일반적으로 대응하는 마이크로단위 및 나노단위 분리 영역의 형성을 증명한다. 확장된 특징을 생성하기 위해, 인덴터는 중첩하는 인덴테이션의 로우를 생성하고 그럼으로써 10,000μN까지의 로드를 이용하여 Si-I 샘플 내에 선형 확장된 변형 영역을 정의하도록 프로그래밍되었다. 도 27에 도시된 바와 같이, 이러한 샘플의 30초 KOH 에치는 결과적으로 둘러싸고 있는 결정성 (100) Si-I 기판 위로 돌출하는 비결정질 실리콘의 확장되고 상승된 선형 영역의 형성으로 나타나게 된다. 도 28에 도시된 바와 같이, 비결정질 실리콘 라인의 길이축에 수직인 라인 스캔은 라인이 약 250nm 높이이고 약 2마이크론의 폭인 것을 나타낸다. 도 27에 도시된 바와 같이, 비결정질 라인의 길이는 20 마이크론을 초과한다. 인덴터는 거의 임의의 형태로 확장되어 인덴팅된 영역을 생성하고 그럼으로써 그 형태로부터 3차원의 상승된 특징을 형성하도록 다르게 프로그래밍될 수 있다는 것은 자명하다. 이들 인덴테이션이 SOI 웨이퍼의 얇은 실리콘 층과 같은 표면 층에 형성되는 경우에, 결과적인 표면 특징은, 기저 산화물 층을 에칭하여 원하는 패턴의 형태(또는 상보적 형태)로 하나 이상의 3차원 오브젝트를 생성함으로써 기저 기판으로부터 해제될 수 있다.
본 기술분야의 숙련자에게는, 첨부된 도면을 참조하여 설명된 본 발명의 범주에서 벗어나지 않은 다양한 변형이 자명할 것이다.

Claims (56)

  1. 패터닝 프로세스에 있어서,
    물질의 하나 이상의 영역에 압력을 인가하고 이로부터 압력을 제거하여 상기 물질의 하나 이상의 영역의 페이즈를 변환시키는 단계를 포함하고,
    상기 변환된 하나 이상의 영역은 소정 패턴을 나타내는 각각의 소정 형태를 가지는 패터닝 프로세스.
  2. 제1항에 있어서,
    상기 하나 이상의 소정 형태를 가지는 패턴 데이터를 수신하는 단계를 포함하고,
    상기 압력 인가 및 제거 단계는 상기 패턴 데이터에 기초하여 수행되는 패터닝 프로세스.
  3. 제1항 또는 제2항에 있어서, 상기 하나 이상의 소정 형태 중 적어도 하나는 확장된 형태인 패터닝 프로세스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 압력은 상기 표면에 거의 수직인 방향으로 상기 물질의 표면에 인가되는 패터닝 프로세스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 압력은, 상기 압력 인가 및 제거 단계 동안에 상기 압력 어플리케이터와 상기 물질 사이에 어떠한 실질적인 상대 이동이 없도록 상기 물질을 스탬핑함으로써 인가되고 제거되는 패터닝 프로세스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 압력 인가 및 제거 단계는 상기 물질의 상기 하나 이상의 영역의 변환을 제어하도록 상기 압력의 인가 및 제거의 적어도 하나를 제어하는 단계를 포함하는 패터닝 프로세스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 압력 인가 및 제거 단계는 상기 물질의 변환된 상기 하나 이상의 영역의 최종 페이즈를 결정하도록 상기 압력의 인가 및 제거의 적어도 하나를 제어하는 단계를 포함하는 패터닝 프로세스.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 압력 인가 및 제거 단계는 상기 물질의 변환된 상기 하나 이상의 영역의 최종 페이즈들을 결정하도록 상기 압력의 인가 및 제거의 적어도 하나를 제어하는 단계를 포함하는 패터닝 프로세스.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 압력 인가 및 제거 단계는 상기 물질의 변환된 하나 이상의 영역의 형태를 결정하도록 상기 압력의 인가 및 제거의 적어도 하나를 제어하는 단계를 포함하는 패터닝 프로세스.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 압력 인가 및 제거 단계는 상기 물질의 변환된 상기 하나 이상의 영역의 수평 범위를 결정하도록 상기 압력의 인가 및 제거의 적어도 하나를 제어하는 단계를 포함하는 패터닝 프로세스.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 압력 인가 및 제거 단계는 상기 물질의 변환된 상기 하나 이상의 영역의 두께를 결정하도록 상기 압력의 인가 및 제거의 적어도 하나를 제어하는 단계를 포함하는 패터닝 프로세스.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 압력 인가 및 제거 단계는 상기 물질의 상기 하나 이상의 영역의 변환을 제어하도록 상기 압력의 제거 레이트를 제어하는 단계를 포함하는 패터닝 프로세스.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 페이즈는 제1 페이즈를 포함하고, 상기 압력 인가 및 제거 단계는 상기 제1 페이즈를 제2 페이즈 및 제3 페이즈로 변환하고 상기 제2 페이즈 및 상기 제3 페이즈의 각각의 공간 분포를 결정하도록 압력의 인가 및 제거를 제어하는 단계를 포함하는 패터닝 프로세스.
  14. 제13항에 있어서, 상기 압력 인가 및 제거의 제어 단계는 최대 인가된 압력을 선택하고 상기 압력 제거의 하나 이상의 레이트를 제어하는 단계를 포함하는 패 터닝 프로세스.
  15. 제12항에 있어서, 상기 제어 단계는 하나 이상의 제1 영역의 제1 페이즈를 제2 페이즈로 변환하도록 제1 제거 레이트로 상기 압력의 일부를 제거하고, 하나 이상의 제2 영역을 제3 페이즈로 변환화도록 제2 제거 레이트로 적어도 상기 압력의 추가적인 일부를 더 제거하는 단계를 포함하는 패터닝 프로세스.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서, 상기 압력을 상기 물질에 인가하기 위한 하나 이상의 돌출부를 포함하는 압력 어플리케이터에 의해 상기 압력이 상기 물질에 인가되는 패터닝 프로세스.
  17. 제16항에 있어서, 상기 하나 이상의 돌출부는 하나 이상의 확장된 돌출부를 포함하는 패터닝 프로세스.
  18. 제16항 또는 제17항에 있어서, 상기 하나 이상의 돌출부는 하나 이상의 실질적으로 포인트-형 돌출부를 포함하는 패터닝 프로세스.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 압력 어플리케이터는 다이, 스타일러스, 및 인덴터 팁 중 하나 이상을 포함하는 패터닝 프로세스.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서, 상기 압력 어플리케이터는 상기 압력을 상기 물질에 인가하기 위한 하나 이상의 돌출부를 구비하는 적어도 하나의 다이를 포함하고, 상기 하나 이상의 소정 형태를 나타내는 패턴 데이터에 기초하여 상기 하나 이상의 돌출부를 형성하는 단계를 더 포함하는 패터닝 프로세스.
  21. 제1항 내지 제20항 중 어느 한 항에 있어서, 상기 압력 인가 및 제거 단계는 상기 영역의 페이즈를 변환시키도록 상기 물질의 상기 하나 이상의 영역 중 각각의 하나를 연속적으로 스탬핑하는 단계를 포함하는 패터닝 프로세스.
  22. 제21항에 있어서, 상기 연속적인 스탬핑 단계 각각은 압력 어플리케이터에 의해 수행되고, 연속적인 스탬핑 단계 사이에 상기 압력을 상기 물질의 대응하는 로케이션에서 병진시키는 단계를 포함하는 패터닝 프로세스.
  23. 제1항 내지 제22항 중 어느 한 항에 있어서, 상기 압력 인가 및 제거 단계는 압력 어플리케이터를 복수의 로케이션에 연속적으로 병진시키고, 상기 물질의 하나 이상의 대응하는 영역에 압력을 연속적으로 인가하고 이로부터 압력을 연속적으로 제거하여 상기 물질의 하나 이상의 영역의 페이즈를 변환시키는 단계를 포함하는 패터닝 프로세스.
  24. 제23항에 있어서, 상기 압력 인가 및 제거의 연속적인 단계는 상기 물질의 중첩 영역을 변환시키고, 상기 중첩 영역은 확장되어 변형된 영역을 형성하는 패터닝 프로세스.
  25. 제1항 내지 제24항 중 어느 한 항에 있어서, 상기 하나 이상의 변환된 영역은 전자적, 기계적, 및/또는 광학 디바이스, 태양 전지 또는 표시 디바이스의 적어도 하나의 컴포넌트를 정의하는 패터닝 프로세스.
  26. 제25항에 있어서, 상기 적어도 하나의 소자는 상기 물질의 상기 하나 이상의 영역을 포함하는 패터닝 프로세스.
  27. 제25항에 있어서, 상기 적어도 하나의 컴포넌트는 상기 압력이 인가되지 않은 상기 물질의 하나 이상의 영역을 포함하는 패터닝 프로세스.
  28. 제25항에 있어서, 페이즈의 변환은 상기 물질의 적어도 하나의 특성을 변경시키고, 상기 변경된 적어도 하나의 특성은 디바이스의 적어도 하나의 컴포넌트의 기능을 결정하는 패터닝 프로세스.
  29. 제25항에 있어서, 상기 변경된 적어도 하나의 특성은 전기 전도도, 전자 이동성, 에치 저항, 열 속성, 영의 모듈러스, 굴절율 및 표면 음파 속도 중 적어도 하나를 포함하는 패터닝 프로세스.
  30. 제1항 내지 제29항 중 어느 한 항에 있어서, 상기 압력 인가 및 제거는 후속 감소 프로세스 동안에 상기 하나 이상의 영역의 제거 레이트를 변경시키는 패터닝 프로세스.
  31. 제30항에 있어서, 물질에 감소 프로세스를 적용하여 하나 이상의 영역이 선택적으로 제거되거나 유지되는 패터닝 프로세스.
  32. 제30항 또는 제31항에 있어서, 감소 프로세스는 습식 또는 건식 에칭 프로세스, 스퍼터링 프로세스 또는 어블레이션(ablation) 프로세스를 포함하는 패터닝 프로세스.
  33. 제1항 내지 제32항 중 어느 한 항에 있어서, 상기 물질은 상기 물질의 완화된 비결정질 페이즈를 포함하고, 상기 물질의 하나 이상의 영역은 결정성 페이즈로 변환되는 패터닝 프로세스.
  34. 제1항 내지 제32항 중 어느 한 항에 있어서, 상기 물질은 상기 물질의 적어도 하나의 결정성 페이즈를 포함하고, 상기 물질의 하나 이상의 영역은 비결정질 페이즈로 변환되는 패터닝 프로세스.
  35. 제1항 내지 제34항 중 어느 한 항에 있어서, 변환된 영역을 다른 페이즈로 추가 변환시키기 위해 물질을 가열하는 단계를 포함하는 패터닝 프로세스.
  36. 제35항에 있어서, 변환된 영역은 Si-III/Si-XII를 포함하고, 변환된 영역을 Si-I 페이즈로 추가 변환시키기 위해 물질을 가열하는 단계를 포함하는 패터닝 프로세스.
  37. 제1항 내지 제36항 중 어느 한 항에 있어서, 상기 물질은 반도체를 포함하는 패터닝 프로세스.
  38. 제37항에 있어서, 상기 반도체는 실리콘인 패터닝 프로세스.
  39. 제30항 내지 제32항 중 어느 한 항에 있어서, 감소 프로세스는 이방성 에칭 프로세스를 포함하고, 하나 이상의 변환된 영역의 선택적 제거 또는 유지는 상기 이방성 에칭 프로세스에 대한 에치 마스크를 정의하는 패터닝 프로세스.
  40. 제39항에 있어서, 태양 전지의 대응하는 표면으로부터 태양광의 반사를 감소시키기 위해 상기 이방성 에칭 프로세스에 의한 상기 물질의 마스킹된 에칭을 포함하는 패터닝 프로세스.
  41. 제1항 내지 제40항 중 어느 한 항에 있어서, 상기 표면으로부터 태양광의 반사를 감소시키도록 상기 기판의 표면의 실질적으로 영구적인 변형을 유발하는 패터닝 프로세스.
  42. 제1항 내지 제41항 중 어느 한 항에 있어서, 하나 이상의 변환된 영역은 전자 디바이스의 하나 이상의 도전 및/또는 절연 영역을 정의하는 패터닝 프로세스.
  43. 제1항 내지 제42항 중 어느 한 항에 있어서, 상기 압력 인가 및 제거 단계는 반도체의 박막의 하나 이상의 영역에 압력을 인가하고 이로부터 압력을 제거하여 상기 박막의 하나 이상의 영역의 페이즈를 변환시키는 단계를 포함하는 패터닝 프로세스.
  44. 제43항에 있어서, 상기 박막은 유연한 기판에 부착되는 패터닝 프로세스.
  45. 제1항 내지 제44항 중 어느 한 항에 있어서, 하나 이상의 변환된 영역은 하나 이상의 태양 전지의 전기적인 도전 영역을 정의하는 패터닝 프로세스.
  46. 제1항 내지 제45항 중 어느 한 항에 있어서, 하나 이상의 변환된 영역은 각 트랜지스터의 하나 이상의 채널을 정의하는 패터닝 프로세스.
  47. 제46항에 있어서, 상기 하나 이상의 트랜지스터는 표시 디바이스의 하나 이상의 박막 트랜지스터를 포함하는 패터닝 프로세스.
  48. 제1항 내지 제47항 중 어느 한 항에 있어서, 상기 물질의 하나의 표면의 실질적으로 전체가 적어도 하나의 제1 페이즈로부터 적어도 하나의 제2 페이즈로 실질적으로 변환되는 패터닝 프로세스.
  49. 제1항 내지 제48항 중 어느 한 항에 있어서, 물질은 기판에 부착된 층의 형태로 되어 있고, 변환된 하나 이상의 영역은 상기 층을 통해 실질적으로 확장되는 패터닝 프로세스.
  50. 제49항에 있어서, 상기 물질의 상기 층의 실질적으로 전체는 적어도 하나의 제1 페이즈로부터 적어도 하나의 제2 페이즈로 실질적으로 변환되는 패터닝 프로세스.
  51. 제1항 내지 제50항 중 어느 한 항에 있어서, 상기 물질의 하나 이상의 영역은 적어도 하나의 결정성 페이즈로부터 비결정질 페이즈로 실질적으로 변환되는 패터닝 프로세스.
  52. 제1항 내지 제50항 중 어느 한 항에 있어서, 상기 물질의 하나 이상의 영역 은 비결정질 페이즈로부터 적어도 하나의 결정성 페이즈로 실질적으로 변환되는 패터닝 프로세스.
  53. 제1항 내지 제50항 중 어느 한 항에 있어서, 하나 이상의 영역은 적어도 하나의 제1 결정성 페이즈로부터 적어도 하나의 제2 결정성 페이즈로 실질적으로 변환되는 패터닝 프로세스.
  54. 제1항 내지 제53항 중 어느 한 항의 단계를 실행하기 위한 컴포넌트를 구비하는 패터닝 시스템.
  55. 제1항 내지 제53항 중 어느 한 항의 단계를 실행함으로써 형성된 패터닝된 물질.
  56. 제1항 내지 제53항 중 어느 한 항의 단계를 실행함으로써 형성된 컴포넌트를 구비하는 디바이스 또는 태양전지.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010512652A (ja) * 2006-12-13 2010-04-22 リオタ・ピーティーワイ・リミテッド 半導体ドーピング方法
US8197705B2 (en) * 2007-09-06 2012-06-12 Canon Kabushiki Kaisha Method of processing silicon substrate and method of manufacturing liquid discharge head
KR101402261B1 (ko) * 2007-09-18 2014-06-03 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법
EP2323835A4 (en) * 2008-08-18 2014-06-04 Macro Engineering & Technology Inc HEAT TREATMENT FOR THIN POLYMER LAYERS
US8701211B2 (en) * 2009-08-26 2014-04-15 Advanced Diamond Technologies, Inc. Method to reduce wedge effects in molded trigonal tips
KR101740692B1 (ko) * 2009-09-30 2017-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 축전 장치용 전극의 제작 방법 및 축전 장치의 제작 방법
KR101893129B1 (ko) * 2010-03-26 2018-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 이차 전지와 이차 전지 전극의 제조 방법
CN101877369B (zh) * 2010-05-20 2012-04-04 东莞市万丰纳米材料有限公司 一种柔性太阳能电池板之绒面结构层及其制备方法和装置
CN106248510A (zh) * 2016-07-21 2016-12-21 苏州阿特斯阳光电力科技有限公司 一种粘棒胶的检测方法及用途
US10497564B1 (en) * 2017-07-17 2019-12-03 Northrop Grumman Systems Corporation Nano-imprinting using high-pressure crystal phase transformations
US10572697B2 (en) 2018-04-06 2020-02-25 Lam Research Corporation Method of etch model calibration using optical scatterometry
KR20200130870A (ko) 2018-04-10 2020-11-20 램 리써치 코포레이션 피처들을 특징화하기 위한 머신 러닝의 광학 계측
CN110983404A (zh) * 2019-12-30 2020-04-10 江苏乐彩印刷材料有限公司 一种环保节能ctp平版印刷材料
RU2743516C1 (ru) * 2020-07-27 2021-02-19 Федеральное государственное бюджетное научное учреждение "Федеральный исследовательский центр "Красноярский научный центр Сибирского отделения Российской академии наук" (ФИЦ КНЦ СО РАН, КНЦ СО РАН) Способ получения ферромагнитных наночастиц-дисков с помощью зондовой литографии и жидкого химического травления

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU348148A1 (ru) * 1971-07-23 1973-04-18 С. М. РЫБКИНирдена Ленина физико-технический институт им. А. Ф. Иоффе
JPS60180886A (ja) * 1984-02-29 1985-09-14 Fujitsu Ltd パタ−ン転写方法
US5997634A (en) * 1996-11-14 1999-12-07 Micron Technology, Inc. Method of forming a crystalline phase material
CN1890755A (zh) * 2003-12-09 2007-01-03 日欧塔控股有限公司 存储设备、信息存储方法、方法以及结构化的材料

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