KR20090003767A - 테이퍼진 패턴들을 갖는 반도체 장치의 제조방법 - Google Patents
테이퍼진 패턴들을 갖는 반도체 장치의 제조방법 Download PDFInfo
- Publication number
- KR20090003767A KR20090003767A KR1020070066700A KR20070066700A KR20090003767A KR 20090003767 A KR20090003767 A KR 20090003767A KR 1020070066700 A KR1020070066700 A KR 1020070066700A KR 20070066700 A KR20070066700 A KR 20070066700A KR 20090003767 A KR20090003767 A KR 20090003767A
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- donor wafer
- bonding
- pattern
- patterns
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 92
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims abstract description 20
- 238000005468 ion implantation Methods 0.000 claims abstract description 19
- 239000000463 material Substances 0.000 claims abstract description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 18
- 238000001039 wet etching Methods 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 4
- 235000012431 wafers Nutrition 0.000 description 116
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 32
- 229910052710 silicon Inorganic materials 0.000 description 32
- 239000010703 silicon Substances 0.000 description 32
- 239000000523 sample Substances 0.000 description 29
- 239000000758 substrate Substances 0.000 description 10
- 238000000926 separation method Methods 0.000 description 6
- 239000000126 substance Substances 0.000 description 5
- -1 Hydrogen ions Chemical class 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910002808 Si–O–Si Inorganic materials 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- VTWDKFNVVLAELH-UHFFFAOYSA-N 2-methylcyclohexa-2,5-diene-1,4-dione Chemical compound CC1=CC(=O)C=CC1=O VTWDKFNVVLAELH-UHFFFAOYSA-N 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/06—Measuring leads; Measuring probes
- G01R1/067—Measuring probes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
테이퍼진 패턴들(tapered patterns)을 갖는 반도체 장치의 제조방법을 제공한다. 어셉터 웨이퍼 및 도너 웨이퍼를 준비한다. 상기 어셉터 웨이퍼의 본딩면은 제 1 패턴 및 제 2 패턴으로 이루어진다. 상기 도너 웨이퍼의 본딩면은 수소이온주입 영역을 구비한다. 상기 어셉터 웨이퍼 및 상기 도너 웨이퍼를 본딩(bonding)하여, 상기 어셉터 웨이퍼의 상기 제 1 및 제 2 패턴들에 대응하는 상기 도너 웨이퍼의 상기 수소이온주입 영역에 제 1 및 제 2 본딩영역들을 형성한다. 상기 어셉터 웨이퍼 및 상기 도너 웨이퍼를 분리하여 상기 제 1 본딩영역을 상기 도너 웨이퍼로부터 이탈시킨다. 상기 제 2 본딩영역은 상기 도너 웨이퍼에 부착된 상태로 노출되며 상기 도너 웨이퍼로부터 돌출될 수 있다. 상기 노출된 제 2 본딩영역을 식각하여 상기 테이퍼진 패턴들로 변형시킬 수 있다.
본딩, 테이퍼진 패턴
Description
본 발명은 테이퍼진 패턴들(tapered patterns)을 갖는 반도체 장치의 제조방법들에 관한 것이다.
상기 테이퍼진 패턴들은 나노미터(nanometer) 수준의 미세 패턴이 요구되는 프루브 팁들(probe tips)로 사용될 수 있다. 현재 상기 프루브 팁들이 사용되는 분야로는, 나노미터(nanometer) 수준의 형상을 관측하는 분야 및 나노미터 수준의 물리적 접촉을 이용한 고밀도의 정보기록장치의 제조분야 등을 들 수 있다.
상기 프루브 팁들이 사용되는 장치의 핵심 부품은 프루브 유니트(probe unit)이다. 상기 프루브 유니트를 사용하는 장치로는 원자간 힘 현미경, 집적회로(IC) 검사용 프루브 카드, 그리고 미세탐침을 이용한 고밀도 정보저장장치(high density data storage apparatus using probe) 등을 들 수 있다.
상기 프루브 유니트가 사용되는 장치에서, 상기 프루브 팁들은 멤스(MEMS; micro electromechanical system) 기술에 의해 조절되는 스캐너(scanner)에 의해 물리적으로 움직일 수 있다. 상기 스캐너에 의한 상기 프루브 팁들의 물리적 이동은 상기 프루브 유니트가 사용되는 장치에서 정보를 저장하거나 기록하는데 필수적으로 요구된다.
상기 프루브 팁들의 물리적인 이동은 미디어(media)와 거의 접촉하는 수준의 거리에서 이루어진다. 이 과정에서, 상기 프루브 팁들은 쉽게 부러지거나 닳아 훼손되기 쉽다. 결과적으로, 상기 프루브 유니트를 사용하는 장치를 안정적으로 운용하기 위해서는, 교체 사용이 가능한 다량의 프루브 팁들을 구비하는 프루브 유니트를 선택하는 것이 바람직하다.
종래기술에 따른 상기 프루브 유니트의 제작은 실리콘 웨이퍼 상에 실리콘산화막을 형성하는 것을 포함한다. 상기 실리콘산화막으로 덮인 기판에 대하여 포토레지스트를 이용한 노광공정, 현상공정, 및 식각공정을 순차적으로 수행함으로써 상기 실리콘산화막을 패터닝한다. 이에 따라, 상기 실리콘 웨이퍼 상에 상기 실리콘산화막 미세패턴들이 형성된다.
상기 실리콘산화막 미세패턴들이 형성된 상기 실리콘 웨이퍼에 대하여 습식식각 공정을 수행한다. 상기 습식식각 공정 중에, 상기 실리콘산화막 미세패턴들의 하부에 위치한 벌크 실리콘에 대한 등방성식각이 진행된다. 이에 따라, 상기 실리콘산화막 미세패턴들의 하부에 테이퍼진 실리콘 패턴들이 형성된다.
이어서, 상기 실리콘산화막 미세패턴들의 제거를 위한 반응성식각을 수행하는 것을 포함하는 다단계의 후속공정이 진행된다. 그 결과, 상기 실리콘 웨이퍼 상에 나노미터(nanometer) 수준의 말단부를 갖는 테이퍼진 실리콘 패턴들을 형성할 수 있다. 상기 테이퍼진 실리콘 패턴들을 갖는 상기 실리콘 웨이퍼는 상기 프루브 유니트로서 사용될 수 있다.
상술한 바와 같이, 종래기술에 따른 상기 프루브 유니트의 제작은 포토공정을 포함하는 다단계의 제조공정을 필요로 한다. 결과적으로, 상기 프루브 유니트를 제조하기 위한 비용이 증대하여, 상기 프루브 유니트를 사용하는 장치를 운용하는 비용을 상승시키는 주 요인이 된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 고비용의 포토공정을 사용하지 않고서도 실리콘 웨이퍼 상에 나노미터 수준의 말단부를 갖는 테이퍼진 실리콘 패턴들을 형성하는 방법을 제공하는데 있다.
본 발명에 따르면, 테이퍼진 패턴들을 갖는 반도체 장치의 제조방법이 제공된다. 본 발명은, 고비용의 포토공정을 요하지 않는다는 점에서 종래기술과 뚜렷이 구별될 수 있다. 본 발명의 실시예에 따를 경우, 어셉터 웨이퍼 및 도너 웨이퍼를 대상으로 하는 본딩 및 클리빙 공정을 사용하여 상기 도너 웨이퍼의 표면에 기둥모양 패턴들을 형성할 수 있다. 상기 기둥모양 패턴들을 식각하여 상기 테이퍼진 패턴들로 변형할 수 있다. 회수된 상기 어셉터 웨이퍼는 재활용이 가능하다. 결과적으로 본 발명은, 포토공정이 생략된 단순한 제조공정을 통하여 실리콘 웨이퍼 상에 상기 테이퍼진 패턴들을 형성할 수 있는 경제적인 프루브 유니트의 제조방법을 제공할 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 웨이퍼의 본딩 및 클리빙 기술, 그리고 식각 기술을 사용하여 테이퍼진 패턴들(tapered patterns)을 갖는 반도체 장치를 제조하는 방법을 제공한다. 어셉터 웨이퍼 및 도너 웨이퍼를 준비한다. 상기 어셉터 웨이퍼는 제 1 패턴 및 상기 제 1 패턴과 다른 물질막으로 이루어진 제 2 패턴을 구비하며, 상기 도너 웨이퍼는 수소이온주입 영역을 구비한다. 상기 어셉터 웨이퍼 및 상기 도너 웨이퍼를 본딩(bonding)하여 상기 어셉터 웨이퍼의 상기 제 1 및 제 2 패턴들에 대응하는 상기 도너 웨이퍼의 상기 수소이온주입 영역에 제 1 및 제 2 본딩영역들을 형성한다. 이 경우, 상기 제 1 본딩영역의 본딩 강도는 상기 제 2 본딩영역보다 크도록 한다. 상기 어셉터 웨이퍼 및 상기 도너 웨이퍼를 분리하여 상기 제 1 본딩영역을 상기 도너 웨이퍼로부터 이탈시킨다. 상기 제 2 본딩영역은 상기 도너 웨이퍼에 부착된 상태로 노출되며 상기 도너 웨이퍼로부터 돌출될 수 있다.
다른 실시예들에서, 상기 노출된 제 2 본딩영역을 식각하여 상기 도너 웨이퍼에 테이퍼진 패턴들(tapered patterns)을 형성할 수 있다.
또 다른 실시예들에서, 건식식각의 방법, 습식식각의 방법, 또는 이들의 조합방법을 사용하여 상기 기둥모양 패턴들을 식각할 수 있다. 그 결과, 상기 도너 웨이퍼에 테이퍼진 패턴들을 형성할 수 있다.
또 다른 실시예들에서, 상기 어셉터 웨이퍼 및 상기 도너 웨이퍼를 분리하는 것은 클리빙(cleaving) 공정을 이용하여 수행할 수 있다.
또 다른 실시예들에서, 상기 도너 웨이퍼에 p형 또는 n형의 불순물 이온들을 주입할 수 있다.
또 다른 실시예들에서, 상기 어셉터 웨이퍼의 상기 제 1 패턴 및 상기 제 2 패턴은 각각 실리콘산화막 및 실리콘질화막으로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시예들에 따라 준비된 어셉터 웨이퍼를 도시한 단면도이다.
도 1을 참조하면, 상기 어셉터 웨이퍼(100)는 실리콘 기판(101)을 포함할 수 있다. 상기 실리콘 기판(101) 상에 제 1 패턴(103a) 및 제 2 패턴(103b)을 형성할 수 있다. 상기 제 1 및 제 2 패턴들(103a, 103b)는 상보적인 영역을 이룰 수 있다. 상기 제 1 패턴(103a) 및 상기 제 2 패턴(103b)은, 각각 실리콘산화막(SiO2) 및 실리콘질화막(Si3N4)으로 형성할 수 있다.
구체적으로, 상기 제 1 실리콘 기판(101) 상에 실리콘산화막(미도시)을 형성할 수 있다. 상기 실리콘산화막을 포토레지스트 패턴을 사용하여 패터닝함으로써 상기 제 1 패턴(103a)을 형성할 수 있다. 상기 제 1 패턴(103a)을 갖는 상기 실리콘 기판(101)을 덮는 실리콘질화막(미도시)을 형성할 수 있다. 이어서, 상기 제 1 패턴(103a)이 노출될 때까지 상기 실리콘질화막을 평탄화할 수 있다. 상기 평탄화공정은 에치백(etch back) 기술 또는 화학기계적 연마(CMP; chemical mechanical polishing) 기술을 이용하여 수행할 수 있다. 그 결과, 상기 제 1 실리콘 기판(101) 상에 상보적인 영역을 가지는 실리콘산화막 재질의 상기 제 1 패턴(103a) 및 실리콘질화막 재질의 상기 제 2 패턴(103b)을 형성할 수 있다. 이 경우, 상기 제 1 및 제 2 패턴들(103a, 103b)은 서로 동일한 높이로 형성될 수 있다.
다른 방법으로서, 상기 평탄화 공정에서 상기 실리콘질화막이 상기 실리콘산화막에 대하여 식각선택비를 갖도록 상기 평탄화 조건을 설정할 수 있다. 이 경우, 실리콘산화막 재질의 상기 제 1 패턴(103a)이 실리콘질화막 재질의 상기 제 2 패턴(103b)에 대하여 일정한 단차를 두고 더 높이 형성될 수 있다.
도 2는 본 발명의 실시예들에 따라 준비된 도너 웨이퍼를 도시한 단면도이다.
도 2를 참조하면, 상기 도너 웨이퍼(200)는 일반적인 실리콘 웨이퍼(201)를 가공하여 준비할 수 있다. 포토레지스트 패턴(미도시)을 사용하여, 상기 실리콘 웨이퍼(201)의 소정영역에 p형 또는 n형의 불순물 이온들을 주입하여 도전성 영역들(205)을 형성할 수 있다. 다른 방법으로, 상기 포토레지스트 패턴은 생략할 수 있다. 이 경우에는, 상기 실리콘 웨이퍼(201) 내에 소정 두께의 도전성 영역이 균일하게 형성될 수 있다.
상기 도전성 영역들(205)을 갖는 상기 실리콘 웨이퍼(201)에 소정 깊이로 수 소이온을 주입할 수 있다. 이에 따라, 상기 실리콘 웨이퍼(201)에 수소이온주입 영역(203)이 형성될 수 있다. 상기 수소이온주입 영역(203)의 표면은 상기 도너 웨이퍼(200)의 본딩면이 될 수 있다. 상기 수소이온주입 영역(203)은 상기 실리콘 웨이퍼(201) 중의 수소이온이 주입되지 아니한 부분과의 사이에 경계면(207)을 가질 수 있다.
도 3은 본 발명의 실시예들에 따라 어셉터 웨이퍼에 도너 웨이퍼를 본딩시키는 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 상기 어셉터 웨이퍼(100) 및 상기 도너 웨이퍼(200)의 본딩면들을 저온 플라즈마(미도시)로 처리할 수 있다. 다른 방법으로서, 상기 저온 플라즈마 처리공정은 생략할 수 있다.
상기 도너 웨이퍼(200)의 본딩면을 상기 어셉터 웨이퍼(100)의 본딩면에 압착할 수 있다. 그 결과, 상기 도너 웨이퍼(200)의 상기 수소이온주입 영역(203)에 본딩층(bonding layer)이 형성될 수 있다. 다른 방법으로, 상기 압착공정은 열처리를 수반할 수 있다. 상기 열처리에 따라 상기 본딩층의 형성이 촉진될 수 있다.
일반적으로, 서로 다른 두 물질막들을 마주하여 압착할 경우 상기 두 물질막들의 접촉면 가까이에 본딩층이 형성될 수 있다. 특히, 상기 두 물질막들로서 제 1 물질막을 실리콘산화막으로, 그리고 제 2 물질막을 수소이온이 주입된 실리콘막으로 할 경우 상기 두 물질막들 사이에 강한 Si-O-Si 결합이 형성될 수 있다. 따라서, 상기 두 물질막들은 매우 큰 본딩 강도를 갖는 본딩층을 형성할 수 있다.
상기 본딩공정에 의하여, 상기 어셉터 웨이퍼(100)의 상기 제 1 패턴(103a) 은 상기 도너 웨이퍼(200)의 상기 수소이온주입 영역(203)에 강하게 결합될 수 있다. 그 결과, 상기 어셉터 웨이퍼(100)의 상기 제 1 패턴(103a)에 맞대응하는 상기 도너 웨이퍼(200)의 상기 수소이온주입 영역(203)에 높은 본딩 강도를 갖는 제 1 본딩영역(203a)이 형성될 수 있다.
그 반면, 실리콘질화막은 일반적으로 수소이온이 주입된 실리콘막과의 본딩 특성이 좋지 않다. 따라서, 상기 어셉터 웨이퍼(100)의 상기 제 2 패턴(103b)은 상기 도너 웨이퍼(200)의 상기 수소이온주입 영역(203)과 함께 압착되며 가열될 경우에도 매우 약한 본딩층만이 형성되거나, 아예 본딩층이 형성되지 아니할 수 있다. 그 결과, 상기 어셉터 웨이퍼(100)의 상기 제 2 패턴(103b)에 맞대응하는 상기 도너 웨이퍼(200)의 상기 수소이온주입 영역(203)에는 상기 제 1 본딩영역(203a)에 비하여 현저히 낮은 본딩 강도를 갖는 제 2 본딩영역(203b)이 형성될 수 있다.
상기 제 1 본딩영역(203a)은 상기 도너 웨이퍼(200)의 상기 수소이온주입 영역(203)과 거의 동일한 두께로 형성될 수 있다. 또한, 이미 상술한 바와 같이, 상기 제 1 및 제 2 본딩영역들(203a, 203b)은 상기 수소이온주입 영역(203)에 상기 두 웨이퍼들의 본딩 과정에 관여하는 상기 Si-O-Si 결합이 형성될 수 있는지 여부에 따라 구분될 수 있다. 이러한 점들을 고려할 때, 상기 제 1 및 제 2 본딩영역들(203a, 203b)은 상기 도너 웨이퍼(200)의 상기 수소이온주입 영역(203) 내에서 소정의 경계면을 형성하며 서로 구분될 수 있는 상태로 형성될 수 있다.
다른 방법으로, 상기 본딩 공정에 쓰이는 상기 어셉터 웨이퍼(100)로서, 상기 제 1 및 제 2 패턴들(103a, 103b)이 단차를 가지며 형성된 실리콘 기판을 사용 할 수 있다. 상기 단차를 둘 경우, 상기 어셉터 웨이퍼(100) 및 상기 도너 웨이퍼(200)의 본딩 공정에서 상기 제 1 패턴(103a) 및 상기 제 2 패턴(103b)이 가지는 본딩 강도의 차이가 더욱 커질 수 있다.
도 4는 본 발명의 실시예들에 따라 본딩된 도너 웨이퍼를 어셉터 웨이퍼로부터 클리빙하는 방법을 설명하기 위한 단면도이다.
도 4를 참조하면, 클리빙 공정(cleaving process)에 의해 상기 도너 웨이퍼(도3의 200)를 상기 어셉터 웨이퍼(도3의 100)로부터 분리시킴으로써, 분리된 도너 웨이퍼(200′) 및 회수된 어셉터 웨이퍼(100′)를 얻을 수 있다. 그 과정에서, 상기 분리된 도너 웨이퍼(200′)의 클리빙면(cleaving plane)에 실리콘 패턴이 형성될 수 있다. 상기 실리콘 패턴은 기둥모양 패턴들(211)로 이루어질 수 있다.
상기 클리빙 공정에서, 상기 도너 웨이퍼(도3의 200) 내의 상기 수소이온주입 영역(도3의 203) 및 수소이온이 주입되지 아니한 영역과의 사이에 존재하는 상기 경계면(도3의 207)은 상기 클리빙면으로 기능할 수 있다. 그 결과, 상기 분리된 도너 웨이퍼(200′)에 형성되는 상기 기둥모양 패턴들(211)의 단차가 상기 수소이온주입 영역(도3의 203)의 두께에 따라 결정될 수 있다.
상기 본딩 및 클리빙 공정에 따라 상기 기둥모양 패턴들(211)이 형성되는 과정은 다음과 같다. 상기 도너 웨이퍼(도3의 200) 내에 형성된 상기 제 1 본딩영역(203a)은 상기 어셉터 웨이퍼(도3의 100)의 상기 제 1 패턴(103a)에 Si-O-Si 결합과 같은 강한 화학결합을 형성하며 일체화된 상태이므로, 상기 클리빙 공정 시에 가해지는 물리적인 힘에도 불구하고 상기 화학결합 상태를 유지할 수 있 다. 그 직접적 효과로서, 상기 제 1 본딩영역(203a)은 상기 클리빙 공정 중에 상기 도너 웨이퍼(200)로부터 물리적으로 분리될 수 있다. 그 결과, 상기 분리된 도너 웨이퍼(200′)는 상기 제 1 본딩영역(203a)이 제거된 상태로서의 요철 형상을 가질 수 있다.
상기 분리된 도너 웨이퍼(200′)는 상기 클리빙면에 상기 기둥모양 패턴들(211)을 가질 수 있다. 평면도상에서 볼 때, 상기 기둥모양 패턴들(211)은 상기 어셉터 웨이퍼(도3의 100)의 상기 제 1 및 제 2 패턴들(103a, 103b)에 대응하는 형상으로 형성될 수 있다.
상기 클리빙 공정에 의해 부산물로서 얻어지는 상기 회수된 어셉터 웨이퍼(100′)는 별도의 도너 웨이퍼의 패터닝을 위해 재활용될 수 있다. 다만, 상기 회수된 어셉터 웨이퍼(100′)의 상기 제 1 패턴(103a) 상에는 상기 도너 웨이퍼(도3의 200)의 일부가 떨어져 나와 부착된 분리패턴(203a′)이 상기 제 1 패턴(103a)과 화학결합 상태를 유지한 채 남아있을 수 있다. 상기 분리패턴(203a′)은 상기 어셉터 웨이퍼(도3의 100)와의 본딩 및 클리빙 공정에 사용된 상기 도너 웨이퍼(도3의 200)의 상기 제 1 본딩영역(203a)이 원래의 형상에 가까운 형태를 유지하며 떨어져 나온 것일 수 있다. 상기 회수된 어셉터 웨이퍼(100′)를 별도의 도너 웨이퍼를 패터닝하는데 재활용하기 위해서는 상기 분리패턴(203a′)을 제거하여야 한다.
상기 회수된 어셉터 웨이퍼(100′)의 클리빙면에 부착된 상기 분리패턴(203a′)을 제거하기 위한 방법들에는 두 가지를 들 수 있다. 첫째 방법은, 상기 분리패 턴(203a′)이 부착된 상기 클리빙면에 대한 직접적인 평탄화를 수행하여 상기 제 1 및 제 2 패턴들(103a, 103b)을 노출시키는 방법이다. 둘째 방법은, 상기 분리패턴(203a′)을 갖는 상기 클리빙면을 폴리실리콘층(미도시)으로 덮은 뒤 상기 폴리실리콘층을 평탄화하여 상기 제 1 및 제 2 패턴들(103a, 103b)을 노출시키는 방법이다. 상기 두 방법들 중 어느 방법을 택하든지 상기 평탄화 공정은 에치백(etch back) 기술 또는 화학기계적 연마(CMP) 기술을 이용하여 수행할 수 있다.
평탄화공정이 완료된 상기 회수된 어셉터 웨이퍼(100′)의 상기 클리빙면에는 상기 제 1 및 제 2 패턴들(103a, 103b)이 서로 동일한 높이를 가지고 드러날 수 있다. 다른 방법으로, 실리콘질화막 소재의 상기 제 2 패턴(103b)이 실리콘산화막 소재의 상기 제 1 패턴(103a)에 대하여 식각선택비를 갖도록 상기 평탄화 공정의 조건을 설정함으로써 상기 제 1 패턴(103a)이 상기 제 2 패턴(103b)보다 다소 높게 형성되도록 상기 평탄화 공정을 진행할 수 있다.
상기 화학기계적 연마 공정이 완료된 상기 회수된 어셉터 웨이퍼(100′)는 본래의 본딩 특성을 회복할 수 있다. 그 결과, 본래의 본딩 특성을 회복한 상기 회수된 어셉터 웨이퍼(100′)는 재생 어셉터 웨이퍼로서 별도의 도너 웨이퍼를 패터닝하기 위한 별도의 본딩 및 클리빙 공정에 재활용될 수 있다. 이 경우, 상기 회수된 어셉터 웨이퍼(100′)의 상기 클리빙면은 상기 별도의 도너 웨이퍼에 대한 본딩 공정에서 본딩면으로 활용될 수 있다.
다른 한편으로, 상기 분리된 도너 웨이퍼(200′) 상에는 상기 본딩 공정에서 상기 도너 웨이퍼(도3의 200)에 형성되었던 상기 제 2 본딩영역(도3의 203b)이 제거되지 아니한 상태로 잔류할 수 있다. 상기 분리된 도너 웨이퍼(도 4의 200′) 상에 잔류하는 상기 제 2 본딩영역(도3의 203b)은 기둥모양 패턴들(211)을 형성할 수 있다. 상기 기둥모양 패턴들(211)은 상기 어셉터 웨이퍼(도3의 100) 상의 상기 제 2 패턴(도3의 103b)의 평면형상에 따라 4각 기둥, 6각 기둥, 8각 기둥과 같은 다각형의 기둥 또는 원기둥일 수 있다. 상기 기둥모양 패턴들(211)은 상기 분리된 도너 웨이퍼(200′)를 대상으로 하는 일반적인 반도체 장치의 제조공정에서 유용한 실리콘 패턴으로 기능할 수 있다.
도 5a 내지 도 5c는 본 발명의 실시예들에 따라 분리된 도너 웨이퍼 상의 기둥모양 패턴들을 테이퍼진 패턴들로 변형하는 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 상기 분리된 도너 웨이퍼(200′)에 상기 기둥모양 패턴들(211)이 형성되어 있다. 상기 분리된 도너 웨이퍼(200′)의 소정영역(205)은 상기 실리콘 웨이퍼(201)에 도전성 불순물이 주입되어 형성된 도전성 영역일 수 있다. 상기 도전성 불순물은 p형 또는 n형의 불순물 이온들일 수 있다. 상기 도전성 불순물의 주입은 상기 도너 웨이퍼(도3의 200)에 대한 본딩 및 클리빙 공정의 수행 이전에 이루어질 수 있다.
도 5b를 참조하면, 상기 기둥모양 패턴들(211)을 건식식각의 방법으로 식각할 수 있다. 상기 건식식각 공정은 상기 분리된 도너 웨이퍼(200′)의 표면에 대하여 등방성으로 작용하는 식각가스(213)를 사용하여 수행될 수 있다. 상기 식각가스(213)는 SF4와 Cl2의 혼합가스일 수 있다. 상기 건식식각 공정 중에, 상기 기둥모양 패턴들(도 5a의 211)의 외곽 모서리 부분이 기타 부분들에 비하여 상대적으로 더 많이 제거될 수 있다. 그 결과, 상기 기둥모양 패턴들(도 5a의 211)이 부분적으로 테이퍼진 패턴들(도 5b의 211′)로 변형될 수 있다.
도 5c를 참조하면, 상기 건식식각 공정을 거친 상기 분리된 도너 웨이퍼(200′)에 대하여 습식식각 공정을 수행할 수 있다. 상기 습식식각 공정은 액상 식각액(미도시)을 사용하여 실시될 수 있다. 상기 액상 식각액으로는, NH4OH: H2O2: H2O가 부피비로 1: 4: 20으로 혼합된 용액(C1 식각액)을 사용할 수 있다. 다른 방법으로, NH4OH: H2O2: H2O가 부피비로 4: 1: 95로 혼합된 용액(NSC1 식각액)을 상기 액상 식각액으로서 사용할 수 있다.
상기 습식식각 공정에서는, 상기 액상 식각액이 상기 부분적으로 테이퍼진 패턴들(211′)의 표면에 등방성의 방향으로 작용할 수 있다. 상기 습식식각 공정에 의하여 상기 부분적으로 테이퍼진 패턴들(211′)의 말단부가 더욱 뾰족한 형태로 변형될 수 있다. 그 결과, 상기 부분적으로 테이퍼진 패턴들(211′)이 테이퍼진 패턴들(211″)로 변형될 수 있다. 바람직하게는, 상기 습식식각 공정을 통하여 상기 테이퍼진 패턴들(211′)의 말단부를 나노미터(nanometer) 수준까지 좁게 형성할 수 있다.
다른 방법으로, 상기 건식식각의 방법 및 상기 습식식각의 방법을 조합한 방법을 사용하여 상기 기둥모양 패턴들(도5a의 211)을 상기 테이퍼진 패턴들(도5c의 211″)로 변형시킬 수 있다. 상기 조합방법은 상기 건식식각의 방법 및 상기 습식식각의 방법을 교대로 하여 복수의 횟수로 반복하여 실시하는 방법을 포함할 수 있 다.
미세한 형상의 말단부를 갖는 상기 테이퍼진 패턴들(211″)은 미세탐침을 사용하여 작동하는 일반적인 장치(general apparatus using probe)에서의 프루브 팁들(probe tips)로 사용될 수 있다. 특히, 본 발명의 실시예에 따라 형성되는 상기 분리된 도너 웨이퍼(200′)는 수많은 프루브 팁들을 단일 웨이퍼 상에 가질 수 있는 장점이 있다. 따라서, 상기 테이퍼진 패턴들(211″)을 갖는 상기 분리된 도너 웨이퍼(201′)는 특히 수많은 프루브 팁들이 요구되는, 미세탐침을 이용한 정보저장장치(data storage apparatus using probe)의 프루브 유니트(probe unit)로서 효과적으로 사용될 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 특히, 본 발명의 실시예들을 구성하는 여러 공정들 중에서, 본딩 및 클리빙 공정에 의한 상기 실리콘 패턴의 형성방법은 미세탐침을 사용하는 장치의 프루브 유니트를 제작하는데 적용되는 상기 실시 예들에 한정되지 아니한다. 즉, 상기 실리콘 패턴의 형성방법은 다양한 반도체 장치들의 제작에 있어서 반도체 기판 상에 미세 패턴을 형성하는 일반적인 방법으로서 광범위하게 적용될 수 있다.
도 1은 본 발명의 실시예들에 따라 준비된 어셉터 웨이퍼를 도시한 단면도이다.
도 2는 본 발명의 실시예들을 따라 준비된 도너 웨이퍼를 도시한 단면도이다.
도 3은 본 발명의 실시예들에 따라 도너 웨이퍼를 어셉터 웨이퍼에 본딩시키는 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 실시예들에 따라 본딩된 도너 웨이퍼를 어셉터 웨이퍼로부터 클리빙하는 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5c는 본 발명의 실시예들에 따라 클리빙된 도너 웨이퍼 상의 기둥모양 패턴들을 테이퍼진 패턴들로 변형하는 방법을 설명하기 위한 단면도들이다.
Claims (6)
- 어셉터 웨이퍼 및 도너 웨이퍼를 준비하되, 상기 어셉터 웨이퍼는 제 1 패턴 및 상기 제 1 패턴과 다른 물질막으로 이루어진 제 2 패턴을 구비하며, 상기 도너 웨이퍼는 수소이온주입 영역을 구비하고,상기 어셉터 웨이퍼 및 상기 도너 웨이퍼를 본딩(bonding)하여 상기 어셉터 웨이퍼의 제 1 및 제 2 패턴들에 대응하는 상기 도너 웨이퍼의 상기 수소이온주입영역에 각각 제 1 및 제 2 본딩영역을 형성하되, 상기 제 1 본딩 영역의 본딩 강도는 상기 제 2 본딩영역보다 크고,상기 어셉터 웨이퍼 및 상기 도너 웨이퍼를 분리하여 상기 제 1 본딩영역을 상기 도너 웨이퍼로부터 이탈시키는 것을 포함하되,상기 제 2 본딩영역을 상기 도너 웨이퍼에 부착된 상태로 노출되며 상기 도너 웨이퍼로부터 돌출되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 노출된 제 2 본딩영역을 식각하여 상기 도너 웨이퍼에 테이퍼진 패턴들(tapered patterns)을 형성하는 것을 더 포함하는 반도체 장치의 제조방법.
- 제 2 항에 있어서,상기 테이퍼진 패턴들을 형성하는 것은건식식각의 방법, 습식식각의 방법, 또는 이들의 조합방법을 사용하여 상기 기둥모양 패턴들을 식가하는 것을 포함하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 어셉터 웨이퍼 및 상기 도너 웨이퍼를 분리하는 것은 클리빙(cleaving)공정을 이용하여 수행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 도너 웨이퍼에 p형 또는 n형의 불순물 이온들을 주입하는 것을 더 포함하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 제 1 패턴 및 상기 제 2 패턴은 각각 실리콘산화막 및 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070066700A KR20090003767A (ko) | 2007-07-03 | 2007-07-03 | 테이퍼진 패턴들을 갖는 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070066700A KR20090003767A (ko) | 2007-07-03 | 2007-07-03 | 테이퍼진 패턴들을 갖는 반도체 장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090003767A true KR20090003767A (ko) | 2009-01-12 |
Family
ID=40486345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070066700A KR20090003767A (ko) | 2007-07-03 | 2007-07-03 | 테이퍼진 패턴들을 갖는 반도체 장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090003767A (ko) |
-
2007
- 2007-07-03 KR KR1020070066700A patent/KR20090003767A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7919006B2 (en) | Method of anti-stiction dimple formation under MEMS | |
| TWI495049B (zh) | 微電子裝置及其積體電路之製造方法 | |
| US7288458B2 (en) | SOI active layer with different surface orientation | |
| EP1576662B1 (en) | Stress-free composite substrate and method of manufacturing such a composite substrate | |
| US20160308027A1 (en) | Process of manufacturing fin-fet device | |
| EP2235743B1 (en) | Two-dimensional patterning employing self-assembled material | |
| JP2007521667A (ja) | トライゲートトランジスタ及びその製造方法 | |
| US7713882B2 (en) | Patterning method for a semiconductor substrate | |
| CN105489512A (zh) | 临时半导体结构键合方法和相关的键合半导体结构 | |
| US20180233479A1 (en) | Semiconductor apparatus and method for preparing the same | |
| EP1560263A2 (en) | Method for forming macropores in a layer and products obtained thereof | |
| TWI246714B (en) | Resistless lithography method for fabricating fine structures | |
| TWI775763B (zh) | 用於製作半導體結構之方法 | |
| KR20090003767A (ko) | 테이퍼진 패턴들을 갖는 반도체 장치의 제조방법 | |
| US8936996B2 (en) | Structure and method for topography free SOI integration | |
| CN106082109B (zh) | 具有圆边制动器的mems结构及其制造方法 | |
| JP2021507540A (ja) | シャロートレンチアイソレーションにおけるコーン形成を低減するための選択的エッチング | |
| US20230260789A1 (en) | Method for preparing semiconductor device structure with lining layer | |
| US20230223260A1 (en) | Method for preparing semiconductor device structure having features of different depths | |
| TWI220058B (en) | Method of removing HDP oxide deposition | |
| US11875994B2 (en) | Method for preparing semiconductor device structure with features at different levels | |
| US20230223261A1 (en) | Method for preparing semiconductor device structure with features at different levels | |
| US20230223259A1 (en) | Method for preparing semiconductor device structure having features of different depths | |
| US20230260799A1 (en) | Method for preparing semiconductor device structure with energy removable spacers | |
| JP2002208630A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |