TWI495049B - 微電子裝置及其積體電路之製造方法 - Google Patents

微電子裝置及其積體電路之製造方法 Download PDF

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Mingtung Wu
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Yaote Huang
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Taiwan Semiconductor Mfg Co Ltd
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Description

微電子裝置及其積體電路之製造方法
本發明是有關於一種微電子裝置之製造方法，且特別是有關於一種晶圓級封裝中防止金屬墊損害之方法。
在微機電系統(MEMS)裝置的晶圓級封裝中，使用了共晶接合方法。然而，在切割研磨製程中，會產生破碎的矽碎片，可能會刮傷金屬墊以及造成嚴重的腐蝕問題。有鑑於此，需要一種晶圓級封裝方法來解決上述之問題。
發明內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此發明內容並非本揭示內容的完整概述，且其用意並非在指出本發明實施例的重要/關鍵元件或界定本發明的範圍。
依據本發明一實施方式之一種微電子裝置的製造方法，包含在第一基板上形成接合墊；在第一基板上形成複數個接線墊；在第一基板上形成保護層，且接線墊的側壁與頂面上以及該接合墊的側壁上，以至少部分地暴露接合墊的頂面；藉由接合墊接合第一基板至第二基板；打開第二基板，以暴露該些接線墊；以及移除保護層。
根據本發明之另一種其中形成該保護層在該第一基板上包含在第一基板上沉積保護層，以及圖案化保護層，以暴露接合墊的頂面。
依據本發明的其中一實施例，保護層包含製造材料層係選自於由氧化矽、氮化矽、氮氧化矽、非晶矽、非晶碳以及鑽石狀碳(diamond-like carbon；DLC)所組成之族群。
依據本發明的另一可選擇的實施方式，上述製造方法更包含在接合第一基板至第二基板之前，形成深溝槽在第二基板中，且在接合第一基板至第二基板之後，深溝槽面對第一基板且與接線墊對齊。
依據本發明的又一可選擇的實施方式，上述製造方法更包含切割第一和第二基板，以形成複數個元件晶片，且分別固定元件晶片至複數個封裝基板；以及形成複數個電線分別從接線墊至封裝基板。
依據本發明之一實施方式，執行研磨製程、局部切割或結合上述兩者的製程以打開第二基板。
依據本發明的另一實例，其中形成該接合墊步驟，該接合墊系選自由金(Au)、銅(Cu)、銦(In)、鋁(Al)、錫(Sn)、鍺(Ge)、鈦(Ti)、鈀(Pd)、鎳(Ni)以及矽(Si)所組成的材料，包含執行共晶接合來接合該第一基板至該第二基板步驟。
依據本發明之可選擇的實施方式，其中該微電子裝置包含一微機電系統(MEMS)裝置。
依據本發明一實施方式之一種積體電路的製造方法，包含在第一基板上形成微電子裝置；在第一基板上形成第一接合墊，且第一接合墊圍繞微電子裝置；在第一基板上形成複數個接線墊，且接近與該微電子裝置；形成一保護層在上第一基板上，實質上覆蓋接線墊，以至少部分地暴露接合墊的頂面；在第二基板上形成一第二接合墊；藉由該第一與該第二接合墊接合該第一基板至第二基板；採用切割和研磨之其中一者對該第二基板進行處理，以暴露接線墊：以及移除該保護層。
依據上述本發明的一實施例，其中該第一接合墊與該第二接合墊對齊，且分別包含第一材料以及第二材料，且一組第一和第二材料係選自由金(Au)和錫(Sn)、金(Au)和銦(In)、銅(Cu)和銅(Cu)、鋁(Al)和鍺(Ge)、鋁(Al)和錫(Sn)、鈦(Ti)和鋁(Al)、鋁(Al)和鎳(Ni)以及鋁(Al)和矽(Si)。
依據上述本發明的一實施例，其中移除該保護層之步驟中，包含利用氫氟酸蒸氣和含氧電漿其中之一者來執行蝕刻製程。
依據本發明的另一實施方式，上述製造方法更包含形成一深溝槽在與該些接線墊對應之區域的該第二基板中，且包含利用共晶接合接合該第一基板至該第二基板。
依據本發明一實施方式之一種積體電路的製造方法，包含在第一基板上形成微電子裝置；墊在第一基板上形成第一接合，且第一接合墊圍繞微電子裝置；在第一基板上形成保護層；圖案化保護層，使保護層至少部份地暴露第一接合墊之頂面，且保護層有一部份覆蓋該第一接合墊之側壁，部份的保護層有一頂面高於第一接合墊之頂面；以及藉由第一接合墊接合第一基板至第二基板。
依據上述本發明的另一實方式，其中部份的保護層有局部延伸至第一接合墊的頂面。
依據上述本發明的一實施方式，上述製造方法更包含在接合前，形成一第二接合墊在該第二基板之上，且在第一和第二接合墊之間，係利用一共晶接合來接合該第一基板至第二基板。
下面將更詳細地討論本發明之實施方式。然而，此實施方式可為各種發明概念的應用，可具體實行在各種不同特定的範圍內。特定的實施方式是僅以說明為目的，且不受限於揭露的範圍。在不同的例子中，說明書可中重複引用的數字和/或字母，此目的是為簡單和清晰，本身並不決定的各種實施方式和/或結構之間的關係。此外，在之後的描述中，形成第一個功能元件在第二個功能元件之上或上，表示可能包含一實施方式，第一個直接接觸第二個功能元件，且可包含實施方式中，插入附加功能元件於第一與第二功能元件，使第一個和第二個功能元件可能沒有直接接觸。
第1圖表示依據本發明一實施方式之一種積體電路之製造方法100的流程圖。第2至9圖繪示利用製造方法100製造積體電路200過程中，在不同階段之積體電路200的剖面結構示意圖。下述的內容為共同參考第1至9圖、方法100以及積體電路200而得。附加步驟可提供在方法100之前、之中以及之後，且下述之一些步驟可被取代或移除。
參考第1圖以及第2圖，實施方法由步驟102開始，在第一晶圓205上形成接合墊和接線墊。第一晶圓205包含第一基板210。基板210的材料包含矽。另一方面，基板210的材料可包含另一半導體元素，如鍺。基板210也可為化合物半導體，如碳化矽、砷化鎵、砷化銦以及磷化銦。基板210包含合金半導體，如矽鍺、矽鎵碳化物、磷化鎵砷以及磷化鎵銦。基板210可包含磊晶層。舉例來說，基板可有磊晶層覆蓋在半導體上。除此之外，基板210可包含絕緣底半導體(semiconductor-on-insulator;SOI)的結構。舉例來說，基板包含由植氧隔離法(separation by implanted oxygen;SIMOX)所形成之埋入氧化物(buried oxide;BOX)層。基板210包含不同的p型摻雜區和/或n型摻雜區，實施方法可為離子植入且/或擴散法。這些摻雜區在基板210中可提供不同功能裝置或功能元件，如電晶體或成像感測器。基板210包含側邊隔離功能元件(lateral isolation features)，以隔離基板210上不同的裝置。舉例來說，基板210有淺溝槽隔絕(STI)，且可由微影圖案化(lithography patterning)、蝕刻以及介電材料沉積法來形成淺溝槽隔絕(STI)。基板210包含至少複數個部分已圖案化的介電層和構成內連線的圖案化導電層，內連線用來連結各種p型與n型摻雜區以及其他功能元件。舉例來說，基板210可包含部份多層內連線(multi-layer interconnect;MLI)結構以及層間介電層(inter-level dielectric;ILD)配置在MLI結構中。
根據一實施方式，基板210包含積體電路(integrated circuit;IC)裝置215，如微機電系統(micro-electro mechanical system;MEMS)裝置。依據一實施例，依照所需功能，MEMS裝置可包含一或多個可移動之功能元件，因此需要適當的封裝使MEMS裝置可發揮功用。IC裝置215可附加包含一或多個場效電晶體(FET)，例如互補式金屬-氧化層-半導體(complementary metal-oxide semiductor;CMOS)電晶體。
第一晶圓205包含配置在基板210上之一或多個接合墊220，如接合墊220a和220b。接合墊220是用來接合晶圓，以提供IC裝置215適當的封裝。在一實施方式中，接合墊220包含有適當的材料，使其可在晶圓之間進行共晶接合。舉例來說，接合墊220包含金。在另一實施方式中，接合墊220包含一個材料係選自由金(Au)、銅(Cu)、銦(In)、鋁(Al)、錫(Sn)、鎵(Ge)、鈦(Ti)、鈀(Pd)，鎳(Ni)、矽(Si)及其適當組合所組成的族群。在另一實施方式中，由俯視觀察，接合墊220的尺寸範圍在約10至約100微米之間。舉例來說，從俯視角觀察，接合墊220可為圓形，且其直徑在範圍約10微米至約100微米之間。在另一實施方式中，接合墊220包含拉長的形狀，例如接合圈，其寬度在約10至約100微米之間。接合墊20可由適當的技術來形成，如包含沉積和蝕刻法。
第一晶圓205也包含配置在基板210上之一或多個接線墊222。接線墊222是用來電性連結IC裝置215至封裝基板或印刷電路板(printed circuit board;PCB)。在一實施方式中，接線墊222電性連結至IC裝置215。在另一實施方式中，接線墊222包含適當的導電材料。舉例來說，接線墊222的材料包含鋁或金。在一實施方式中，由俯視角觀察，接線墊222的尺寸範圍在約20至約100微米之間。舉例來說，從俯視角觀察，接線墊222為圓形，且其半徑範圍在約20至約100微米之間。依據不同的實施例，接線墊222可包含半徑約40、60、80或100微米。接線墊222可由適當技術所形成，如包含沉積和蝕刻法。接合墊220以及接線墊222可在一步驟中同時形成，或可分別形成而具有不同材料且/或厚度(或高度)。
參考第1和3圖，方法100中之步驟104為在第一晶圓205上形成保護層224。在一實施方式中，保護層224包含氧化矽、氮化矽、氮氧化矽、非晶矽、非晶碳、類鑽石碳(diamond-like carbon；DLC)或其他製程相容(process compatible)的材料，如可與CMOS製程相容材料。在另一實施方式中，保護層224包含光阻材料。可用適當的技術方法來形成保護層224，如化學氣相沉積法(CVD)、旋轉塗佈法(spin-on coating)或物理氣相沉積法(PVD)。
保護層224需具有足夠的厚度可保護不同的功能元件(如接線墊)，以防止在隨後研磨與切割製程中損害元件。保護層224厚度主要取決於保護層224材料之特性。在一實施方式中，保護層224的厚度大於約0.1微米。在另一實施方式中，當保護層224使用阻隔材料時，可利用旋轉塗佈法在在第一晶圓205之上形成阻隔材料，使阻隔材料可實質上填滿接合墊220以及接線墊222之間的縫隙。在此例子中，保護層224的厚度實質上等於或高於接合墊與接線墊的厚度。
參考第1圖以及第4圖，在方法100中之步驟106，圖案化保護層224之方法可為任何適當的技術。在一實施方式中，圖案化方法包含微影製程(lithography process)以及蝕刻製程。在微影製程中，可在保護層224上形成和圖案化光阻層，讓圖案化光阻層之開口(openings)實質暴露接合墊220的頂面。在一實施例中，可用旋轉塗佈法(spin-on coating)來在基板210上形成光阻層以及使用微影法來圖案化光阻層，其中微影製程包含暴露光阻層在輻射光束下。輻射光束可為光束。舉例來說，光阻層係透過具有圖案的光罩，在UV光下進行曝光。曝光過程可使用步進器來進行步進重複法(step-and-repeat method)，或使用掃描器進行步進掃描法(step-and-scan method)。在一實施例中，使用微影製程來形成已圖案化的光阻層，其步驟包含軟烘(soft baking)、對準光罩、曝光圖案化、曝光後烘烤(post-exposure baking)、顯影(developing)以及硬烤(hard baking)。微影製程可用其他方法取代之，如無光罩圖案化、電子束曝光(electron-beam writing)或離子束曝光(ion-beam writing)。
蝕刻被圖案化光阻層中之開口(openings)所暴露之保護層224，以暴露接合墊220之部分頂面。蝕刻製程可包含濕式蝕刻且/或乾式蝕刻。在一實施例中，利用氫氟酸(HF)蒸氣來蝕刻由氧化矽所組成的保護層224。在另一實施例中，利用稀釋氫氟酸來蝕刻氧化矽所組成的保護層224。此外，甚至可選擇性的使用具有化學蝕刻效果、物理離子銑切(a physical ion milling)且/或以上所述之組合之氣相乾式蝕刻。在不同的實施方式中，電漿乾式蝕刻可利用部分離子化的氣體，其包含氟、氯、氧以及/或氫之自由基。之後，再以濕式剝除法(wet striped)或灰化法去除上述圖案化光阻層。
已圖案化的保護層224會覆蓋接合墊220的側壁。在此實施方式中，覆蓋在接合墊220側壁之已圖案化的保護層224具有一高度高於接合墊220的高度，成為類似插座的結構，且在隨後的接合步驟中，可當作阻擋牆用來保留被擠壓出的共晶化合物。因此，可消除或減輕共晶化合物的擠出問題。可適當的選擇使用蝕刻製程，以用來達到預設之圖案化保護層22的結構。在另一實施方式中，在接合墊220側壁上之圖案化保護層224更可延伸至接合墊220的頂面，其厚度T可為約1微米或更大，如第4圖所繪示。
參考第1、5及6圖，方法100中之步驟108，利用接合墊220接合第二晶圓230至第一晶圓205。第二晶圓230包含第二基板(或帽基板)240。在一實施例中，帽基板240為矽基板。在另一實施例中，帽基板240可包含另一適合材料。在一實施方式中，帽基板240可有一或多個凹處242對應於第一晶圓205之IC裝置215。凹處242可被設計成適當的幾何圖形及尺寸，以提供空間給IC裝置215之可移動功能元件。可利用微影以及蝕刻製程來形成凹處242。第二晶圓230之凹處242可更包含一或多個柱狀結構特徵244，用來防止功能元件在IC裝置215中沾黏的問題。柱狀結構特徵244可附加或可選擇性的用來限制IC裝置215之可移動功能元件的移動範圍，且因此柱狀結構特徵244可以視為止動器。在另一實施方式中，第二晶圓230更包含一抗黏附層246，其具有適當材料可減少表面黏附力，使IC裝置215之可移動功能元件(如MEMS裝置)的機械恢復力大於表面黏附力。因此，IC裝置215之可移動功能元件黏附/固定至第二晶圓230的問題可被消除或減少。在另一實施方式中，使用以氯矽烷為基礎之塗料是用來形成抗黏附層246。在另一實施方式中，使用二甲基二氯矽烷(dichlorodimethylsilane)來形成抗黏附層246。在另一實施方式中，蒸氣相法(vapor phase process)可用來形成抗黏附層246。
第二晶圓230更包含深溝槽247，且其配置鄰近於在第一晶圓205的一面上。在相對應於接線墊222之範圍內形成深溝槽247，因此在接合第一晶圓205與第二晶圓230之後，深溝槽247會對齊接線墊222。在一實施方式中，用來形成深溝槽247之蝕刻法，包含深反應離子蝕刻(deep reactive-ion etching；DRIE)，且其為一種高度非均向的蝕刻製程(highly anisotropic etch process)，可用來在晶圓中製造深和陡峭的孔和槽。DRIE技術包含低溫型以及波希(Bosch)法。深溝槽247主要用以減少與接線墊222對齊部分之第二晶圓厚度，此區域也將在隨後的步驟被打開且暴露接線墊222。藉由減少與接線墊222對齊之第二晶圓230厚度，可利用額外的切割和/或研磨來打開在上述對應區域中之第二基板240。
第二晶圓230更包含在帽基板240上之接合墊248(接合墊248a和248b)，且接合墊248分別與第一晶圓205接合墊220對齊。接合墊248有適當幾何圖形且相似於接合墊220，其尺寸可等於或小於相對於接合墊220的尺寸。舉例來說，在俯視角觀察時，接合墊248的尺寸範圍在約10至100微米之間。在一實施方式中，接合墊248可使用適當的材料與接合墊220進行共晶接合。在中不同的實施方式中，接合墊248的材料包含金(Au)、銅(Cu)、銦(In)、鋁(Al)、錫(Sn)，鎵(Ge)、鈦(Ti)、鈀(Pd)、鎳(Ni)以及矽(Si)。在一較特別的實施例中，接合墊220與接合墊248分別使用一對材料(如金以及錫)。而其他配對材料包含金(Au)以及銦(In)、銅(Cu)以及銅(Cu)、鋁(Al)以及鎵(Ge)、鋁(Al)以及tin(Sn)、鈦(Ti)以及鋁(Al)、鋁(Al)以及鎳(Ni)及鋁(Al)以及矽(Si)。
第6圖繪示使用接合墊220與248來接合第一晶圓205與第二晶圓230。在一實施方式中，使用共晶接合技術來進行接合製程。在另一實施方式中，接合製程包含施加熱能與機械壓力至接合墊220與248。於相對較低的溫度下進行共晶接合，其溫度等於或高於共晶化合物之熔點時，可產生較低熔點的共晶化合物以促使接合反應。當在執行接合步驟時，部分的共晶化合物會從接合區域被擠壓出來。接合墊220側壁上之已圖案化之保護層224包含垂直部分。保護層224之垂直部分可有效地防止共晶化合物被擠壓出，以及可減少裝置短路的問題。在另一可選擇的實施方式中，可使用另一接合程序來進行接合製程，如使用擴散法。
參考第1和7圖在方法100中的步驟110為研磨第二晶圓230的背面，使帽基板240實質上地變薄。在一實施例中，帽基板240變薄之厚度在大約700至30微米或更薄。在研磨製程中，為了減少帽基板240的厚度，可使用磨輪來使帽基板240的背面變薄。在一實施方式中，可利用研磨製程來完全磨耗掉對應於接線墊222區域之第二晶圓230的基板240。在此實施例中，在研磨結束後，可打開對應於接線墊222之第二晶圓230範圍，以暴露接線墊222。
參考第1與8圖，在方法100的步驟112中包含在帽基板240上執行切割製程，以移除一或多個部分第二晶圓230，且暴露接線墊222。因為僅在第二晶圓230上進行切割製程，而暴露接線墊222，所以在此稱為部分切割。因為在第二晶圓230有深溝槽247，所以可簡單地打開在第二晶圓230之深溝槽247範圍。可選擇性地進行研磨製程110與切割製程112在第二晶圓230上，以打開第二晶圓。在另一實施方式中，可共同地進行研磨製程與切割製程至第二晶圓。在此實施例中，可先進行研磨製程，來減少基板240的厚度，再進行切割製程，以打開第二晶圓230。
執行切割製程以及/或研磨製程時，會產生破碎的顆粒或碎片。在習知方法中，上述步驟所產生的顆粒和碎片可能劃傷、損壞或甚至造成接線墊222短路。相反的，在本發明中所揭露的方法，保護層224可有效地保護接線墊222，以防止劃傷、損壞或造成接線墊222短路。
參考第1圖與第9圖，在方法100之步驟114為移除至少部分地保護層224，例如利用蝕刻製程來移除。可共同地移除保護層224與在先前的研磨和切割製程中所產生的顆粒及碎片。蝕刻製程包含濕式蝕刻製程、電漿蝕刻製程或以上所述的組合。在蝕刻製程中，可適當地選擇和調整腐蝕劑，使其可以與其他材料相容，如抗黏附層246的材料。也就是說，在蝕刻製程中所使用的腐蝕劑，可選擇性的移除保護層224，而不會造成抗黏附層246的表面損害。在一實施例中，當保護層224包含非晶碳時，可實施含氧電漿(O2 電漿)製程，以移除保護層224。在另一實施例中，當保護層224包含氧化矽時，可實施氫氟酸(HF)蒸氣或DHF，以移除保護層224。
在方法100中，在步驟102-114之前、之中以及之後更可包含其他步驟。在一實施例中，於移除保護層224之後，因接線墊222已被打開且沒有保護層224，是故可在晶圓級接線墊222中進行探針測試116，以用做品管、排序或其他用途。在另一實施例中，在已黏合的第一晶圓205與第二晶圓230上來執行第二切割製程，以分開元件晶片(或晶粒)。第二切割程製的切割技術可如同步驟112中的切割程製。在另一實施例中，方法100更包含一步驟120，使用習知或待開發的技術來分別附著已切割之晶粒至個別封裝基板上。在另一實施例中，方法100更包含一步驟122，進行接線製程來連結接線墊222至分別的封裝基板。在一實施方式中，在進行接線製程時，可使用金線之一端附著接線墊，而使用金線之另一端分別附著封裝基板。在一可選擇的實施方式中，可使用另一技術將接線墊電性連結至封裝基板，如使用凸塊。
雖然方法100已詳細陳述過，方法100也可包含其他選擇性的步驟。舉例來說，為了要增加IC裝置215在顯示器、光開關和無光罩曝光之應用性，IC裝置215可包含一或多個微反射鏡(micro-mirrors)。在另一實施例中，為了要增加IC裝置215在微傳感器(micro-sensor)和加速度器(accelerometer)的應用範圍，IC裝置215可包含一或多個微懸臂梁(micro-cantilever beams)。第一晶圓205可包含不同的MOS電晶體以及積體電路，故可用來驅動和控制微反射鏡。在另一實施方式中，第一晶圓205包含MOS電晶體和驅動電路，以用來控制IC裝置215。依使用的目的不同，不同的接合墊可以設計成不同的型態、幾何圖形以及尺寸。在另一實施方式中，接合墊220可被建構成不連續地圍繞在IC裝置215上。接合墊248可具有相同的結構。在另一實施方式中，可製造接合墊220成連續的圓環圍繞在IC裝置215上。接合墊248可具有相同的結構。
第10圖繪示根據本發明一實施方式之一種積體電路(IC)結構300的俯視圖。IC結構裝置300包括在第4圖中IC裝置200之部分結構，前述部分結構是根據本發明之各種不同實施方式所製備之不同的接合墊與接線墊。IC結構300包含在第一基板210上形成的IC裝置215。IC結構300包含接合墊220，接合墊220被建構位在第一基板210上且環繞IC裝置215的連續接合環(bonding ring)。
IC結構300也包含形成陣列狀(array)的複數個接線墊222，接近且連結於IC裝置215。接線墊222也是在第一基板210上所形成。配置和圖案化保護層224在相鄰的接線墊222和接合墊220。保護層224實質上密封接線墊，保護層224覆蓋接線墊222的側壁至頂面。保護層224覆蓋在接合墊220之側壁，但暴露對應接合墊的頂面，以作接合之用。在一實施方式中，接合墊220包含一寬度範圍在約10至100微米之間。在另一實施方式中，接線墊222包含一尺寸範圍在約20至100微米之間。在另一實施方式中，可使用相同的處理步驟，如沉積和蝕刻製程，同時地形成接合墊220與接線墊222。
第11圖繪示本發明揭露之另一實施方式之一種積體電路結構200的橫截面視圖。在第11圖中，第二基板240之接合墊248具有寬度小於第一基板210之接合墊220的寬度，以可得部分保護層224之間之接合墊248與接合墊220側壁有縫隙。而擠出之共晶化合物可被保留在縫隙中，以避免造成短路或其他損害。
根據不同的實施方式，可使用不同材料、不同步驟以及/或有不同結構來形成保護層。舉例來說，保護層可包含多層膜結構。在另一實施方式中，製備積體電路之方法100中包含使用不同步驟來形成保護層。在又一實施方式中，在第一基板210上形成金屬層；在金屬層上形成非晶碳層；以及在非晶碳層上形成氧化矽層(如電漿CVD氧化層或聚氧化乙烯)。圖案化金屬層、非晶碳層和氧化矽層，以形成接合墊220和接線墊222。藉由沉積、微影和蝕刻製程形成保護層224，且覆蓋在接合墊(或接合圈)220的側壁上，使其有插座結構。接下來，利用含氧電漿灰化移除光阻層，留下氧化矽來保護非晶碳，以避免損壞。可實施其他製程至IC裝置215，如塗佈抗黏附層。藉由腐蝕劑來移除氧化矽層，如使用稀釋的氫氟酸或蒸氣氫氟酸。利用接合墊220和248來接合晶圓。
因此，本發明揭露提供一形成微電子裝置之方法。方法包含在一基板上形成接合墊；在第一基板上形成接線墊；在第一基板上形成保護層，在接線墊之側壁和頂面以及在接合墊之側壁，至少部分地暴露接合墊之頂面；由接合墊接合第一基板至第二基板；打開第二基板，暴露接線墊；以及移除保護層。
在一實施方式中，在第一基板上形成保護層，包含在第一基板上沉積護材料層；以及圖案化保護層，暴露接合墊頂面。在另一實施方式中，形成保護層，且其材料係選自由氧化矽、氮化矽、氮氧化矽、非晶矽、非晶碳以及鑽石狀碳(diamond-like carbon；DLC)所組成。在另一實施方式中，圖案化材料層包含使用蒸氣氫氟酸蝕刻保護層。在另一實施方式中，利用至少一個以上切割和研磨製程來打開第二基板。在另一實施方式中，方法更包含切割第一和第二基板，以形成多數個元件晶片；固定多數個元件晶片至分別的封裝基板上；以及從接線墊至分別的封裝基板之間形成電線。在又另一實施方式中，打開第二基板步驟，更包含執行研磨製程至第二基板。在再另一實施方式中，打開第二基板包含實施局部切割製程至第二基板。在另一實施方式中，由接合墊接合第一基板至第二基板的步驟，包含實施共晶接合。在另一實施方式中，接合墊之材料係選自由金(Au)、銅(Cu)、銦(In)、鋁(Al)、錫(Sn)、鎵(Ge)、鈦(Ti)，鈀(Pd)、鎳(Ni)以及矽(Si)所組成的族群。微電子裝置包含微機電系統(MEMS)裝置。
本發明揭露積體電路方法之另一實施方式。此方法包含在第一基板上形成微電子裝置；在第一基板上形成第一接合墊，且其圍繞微電子裝置；在第一基板上形成接線墊，且其接近微電子裝置；在第一基板上形成保護層，且實質上覆蓋接線墊，至少部份地暴露接合墊之頂面；在第二基板上形成第二接合墊；由第一和第二接合墊來接合第一基板至第二基板；在第二基板上執行至少一個以上的切割以及研磨製程，以暴露接線墊；以及移除保護層。
在一實施方式中，第一接合墊與第二接合墊對齊，且分別包含第一材料以及第二材料。第一和第二材料的配對係選自由金(Au)以及錫(Sn)、金(Au)以及銦(In)、銅(Cu)以及銅(Cu)、鋁(Al)以及鎵(Ge)、鋁(Al)以及錫(Sn)、鈦(Ti)以及鋁(Al)、鋁(Al)以及鎳(Ni)和鋁(Al)以及矽(Si)之配對所組成的材料。在另一實施方式中，移除保護層包含使用氫氟酸(HF)蒸氣以及含氧電漿進行蝕刻製程。再另一實施方式中，利用共晶接合法接合第一基板至第二基板。在切割第二基板前，更包含研磨第二基板的背面。
本發明揭露也提供另一實施方式。方法包含在第一基板上形成微電子裝置；在第一基板上形成第一接合墊，且其圍繞微電子裝置；在第一基板上形成保護層；圖案化保護層，至少部份地暴露第一接合墊之頂面，且有一部分覆蓋在第一接合墊之側壁上，有一部份之保護層的頂面高於第一接合墊的頂面；以及由第一接合墊接合第一基板至第二基板。
在一實施方式中，有部分的保護層延伸至第一接合墊的頂面。在另一實施方式中，方法更包含在接合前，在第一基板上形成接線墊，且鄰近微電子裝置；研磨或部分切割第二基板，以暴露接線墊；以及移除保護層。在另一實施方式中，方法更包含在接合前，在第二基板上更包含形成第二接合墊，在第一和第二接合墊之間利用共晶接合接合第一基板至第二基板。
為了使任何熟習此技藝者技術能充分理解，在上述實施方法中概述的幾個實施方式之特點。在這些此技藝者應該明白本文介紹實施方式，且可隨時使用本發明為基礎設計或修改其他結構，以使實施達到目的和/或同樣的優勢。任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧製造方法
242‧‧‧凹處
102-122‧‧‧步驟
244‧‧‧柱狀間結構特徵
200‧‧‧積體電路
246‧‧‧抗黏附層
205‧‧‧第一晶圓
247‧‧‧深溝槽
230‧‧‧第二晶圓
210、240‧‧‧基板
222‧‧‧接線墊
215‧‧‧IC
224‧‧‧保護層
220a、220b、248a、248b‧‧‧接合墊
300‧‧‧積體電路(IC)結構300
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下。需強調的是在圖中是按照工業上標準做法，但各種功能元件並沒有按比例繪製。事實上，為了可清晰地討論，圖中各種功能元件的尺寸可被任意地增加或減少。
第1圖是根據本發明之一實施方式之一種積體電路(IC)的製造方法流程圖。
第2至9圖係繪示利用第1圖製造方法來製造積體電路過程中，在不同階段之積體電路的剖面結構示意圖。
第10圖繪示根據本發明一實施方式之一種積體電路結構的俯視圖。
第11圖繪示根據本發明另一實施方式之一種積體電路結構的剖面結構示意圖。
200‧‧‧積體電路
205‧‧‧第一晶圓
242‧‧‧凹處
230‧‧‧第二晶圓
244‧‧‧柱狀間結構特徵
210、240‧‧‧基板
246‧‧‧抗黏附層
222‧‧‧接線墊
215‧‧‧IC
224‧‧‧保護層
220a、220b、248a、248b‧‧‧接合墊

Claims (10)

  1. 一種微電子裝置的製造方法，包含：形成一接合墊在一第一基板上；形成複數個接線墊在該第一基板上；形成一保護層在該第一基板上、該些接線墊的側壁與頂面上以及該接合墊的側壁上，以至少部分地暴露該接合墊的頂面；藉由該接合墊接合該第一基板至一第二基板；打開該第二基板，以暴露該些接線墊；以及移除該保護層。
  2. 如請求項1所述之製造方法，其中形成該保護層包含製造一材料層係選自於由氧化矽、氮化矽、氮氧化矽、非晶矽、非晶碳以及鑽石狀碳(diamond-like carbon；DLC)所組成之族群。
  3. 如請求項2所述之製造方法，更包含：在接合該第一基板至該第二基板之前，形成一深溝槽在第二基板中，其中在接合該第一基板至該第二基板之後，該深溝槽面對該第一基板且與該些接線墊對齊。
  4. 如請求項1所述之製造方法，更包含：切割該第一和該第二基板，以形成複數個元件晶片；分別固定該些元件晶片至複數個封裝基板；以及形成複數個電線分別從該些接線墊至該些封裝基板。
  5. 如請求項1所述之製造方法，其中打開該第二基板之步驟，包含對於該第二基板執行一研磨製程、一局部切割製程或上述兩者之結合。
  6. 如請求項1所述之製造方法，其中形成該接合墊步驟，該接合墊系選自由金(Au)、銅(Cu)、銦(In)、鋁(Al)、錫(Sn)、鍺(Ge)、鈦(Ti)、鈀(Pd)、鎳(Ni)以及矽(Si)所組成的材料且其中接合該第一基板至該第二基板步驟，包含執行一共晶接合。
  7. 如請求項1所述之製造方法，其中該微電子裝置包含一微機電系統(MEMS)裝置。
  8. 一種積體電路的製造方法，包含：形成一微電子裝置在一第一基板上；形成一第一接合墊在該第一基板上，且該第一接合墊圍繞該微電子裝置；形成複數個接線墊在該第一基板上且與該微電子裝置接近；形成一保護層在該上第一基板上，實質上覆蓋該些接線墊，以至少部分地暴露該接合墊的該頂面；形成一第二接合墊在該第二基板上；藉由該第一與該第二接合墊接合該第一基板至第二基板；採用切割和研磨之其中一者對該第二基板進行處理，以暴露該些接線墊：以及移除該保護層。
  9. 如請求項8所述之積體電路的製造方法，其中該第一接合墊與該第二接合墊對齊，且分別包含一第一材料以及一第二材料，其中一組該第一和該第二材料係選自由金(Au)和錫(Sn)、金(Au)和銦(In)、銅(Cu)和銅(Cu)、鋁(Al)和鍺(Ge)、鋁(Al)和錫(Sn)、鈦(Ti)和鋁(Al)、鋁(Al)和鎳(Ni)以及鋁(Al)和矽(Si)。
  10. 如請求項9所述之積體電路的製造方法，更包含形成一深溝槽在與該些接線墊對應之區域的該第二基板中，且係利用共晶接合接合該第一基板至該第二基板。
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