CN105990165B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供第一基底，在所述第一基底表面形成第一焊垫；在所述第一焊垫侧壁表面形成第一侧墙；提供第二基底，在所述第二基底表面形成第二焊垫；在所述第二焊垫侧壁表面形成第二侧墙；在第二焊垫表面形成第三焊垫；将第二基底与第一基底进行键合，使第一焊垫、第三焊垫和第二焊垫形成共晶键合。上述方法可以提高形成的半导体结构的性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构及其形成方法。
背景技术
微机电系统(micro-electron-mechanical system，MEMS)作为起源于上世纪90年代的跨学科的先进制造技术，广泛应用于改善人们生活质量、提高人们生活水平和增强国力。微机电系统是利用半导体集成电路的微细加工技术，将传感器、制动器、控制电路等集成在微小芯片上的技术，也被称为微纳米技术。目前，在通信、汽车、光学、生物等领域获得了广泛的应用。
许多MEMS器件需要在真空环境下工作，以减少空气阻力，因此引入了键合工艺，在MEMS器件上形成盖板，将MEMS器件置于盖板与衬底形成的密闭空腔内。现有技术中，对MEMS器件进行封装通常采用温度较低的共晶键合(Eutectic bonding)工艺，例如Al-Ge-Al工艺。但是由于金属具有较高的延展的性，在进行键合的过程中，Al容易向两侧发生延展。
请参考图1，为了避免Al在金属键合过程中的延展现象，可以在基底10上形成具有凹槽的钝化层11，然后在凹槽内形成Al焊垫12，将盖板20上的Ge焊垫21做成凸起形状，然后进行Al-Ge键合。由于凹槽两侧的钝化层11对Al焊垫12有限制作用，从而能够控制Al焊垫12在键合过程中的延展现象。
但是，现有技术为了降低工艺成本，往往直接在基底表面形成Al焊垫，从而使得在Al-Ge键合过程中，Al发生延展，导致键合面的连接性能下降，从而影响键合的性能。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高所述半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供第一基底，在所述第一基底表面形成第一焊垫；在所述第一焊垫侧壁表面形成第一侧墙；提供第二基底，在所述第二基底表面形成第二焊垫；在所述第二焊垫侧壁表面形成第二侧墙；在第二焊垫表面形成第三焊垫；将第二基底与第一基底进行键合，使第一焊垫、第三焊垫和第二焊垫形成共晶键合。
可选的，所述第三焊垫的面积小于第一焊垫、第二焊垫的面积。
可选的，所述第三焊垫的面积为第一焊垫面积的60％～70％；所述第三焊垫的面积为第二焊垫面积的60％～70％。
可选的，所述第三焊垫的体积与第一焊垫、第二焊垫总体积的比小于40％。
可选的，所述第一侧墙的形成方法包括：在所述第一基底和第一焊垫表面形成第一侧墙材料层之后，采用无掩膜刻蚀工艺去除位于第一基底表面和第一焊垫顶部表面的第一侧墙材料层，形成覆盖第一焊垫侧壁表面的第一侧墙。
可选的，所述第一侧墙的材料为锗、硅、锡、铟、氧化硅、氮化硅、氮氧化硅或无定形碳。
可选的，所述第一侧墙的厚度为
可选的，同时形成所述第二侧墙和第三焊垫。
可选的，形成所述第二侧墙和第三焊垫的方法包括：在所述第二基底和第二焊垫表面形成第二侧墙材料层；在位于第二焊垫顶部的第二侧墙材料层表面形成掩膜层；以所述掩膜层为掩膜，刻蚀第二侧墙材料层，形成位于第二焊垫侧壁表面的第二侧墙以及位于第二焊垫表面的第三焊垫，然后去除所述掩膜层。
可选的，所述第二侧墙材料层的材料为锗、硅、锡或铟。
可选的，所述第二侧墙的厚度为第三焊垫的厚度为
可选的，所述第一焊垫的材料为铝、金、铜或银，第二焊垫的材料为铝、金、铜或银。
可选的，第一焊垫的厚度为第二焊垫的厚度为
可选的，采用干法刻蚀工艺刻蚀所述第一侧墙材料层。
可选的，采用干法刻蚀工艺刻蚀所述第二侧墙材料层。
可选的，所述干法刻蚀工艺采用的刻蚀气体包括：SF6、O2和C4F8，其中，SF6的流量为60sccm～100sccm，O2的流量为200sccm～400sccm，C4F8的流量为700sccm～1100sccm，源功率为1000W～1500W，偏置功率为60W～100W，温度为5℃～15℃，压强为60mtorr～100mtorr。
可选的，所述第一焊垫的形成方法包括：在所述第一基底表面形成第一焊垫材料层；在所述第一焊垫材料层表面形成第一图形化掩膜层，所述第一图形化掩膜层覆盖部分第一焊垫材料层表面；以所述第一图形化掩膜层为掩膜，刻蚀所述第一焊垫材料层，形成第一焊垫。
可选的，所述第二焊垫的形成方法包括：在所述第二基底表面形成第二焊垫材料层；在所述第二焊垫材料层表面形成第二图形化掩膜层，所述图形化掩膜层覆盖部分第二焊垫材料层表面；以所述第二图形化掩膜层为掩膜，刻蚀所述第二焊垫材料层，形成第二焊垫。
可选的，键合过程的温度为420℃～440℃，压强为20千牛顿～30千牛顿。
为解决上述问题，本发明的技术方案还提供一种采用上述方法形成的半导体结构，包括：第一基底，所述第一基底表面具有第一焊垫；位于所述第一焊垫侧壁表面的第一侧墙；第二基底，所述第二基底表面具有第二焊垫；位于所述第二焊垫侧壁表面的第二侧墙；位于所述第二焊垫表面的第三焊垫；所述第一焊垫、第三焊垫和第二焊垫之间构成共晶键合。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构的形成方法中，在第一基底上形成第一焊垫、位于第一焊垫侧壁表面的第一侧墙；在第二基底形成第二焊垫、位于第二焊垫侧壁表面的第二侧墙以及位于第二焊垫表面的第三焊垫；然后将第二基底与第一基底进行键合，使第一焊垫、第三焊垫和第二焊垫形成共晶键合。所述第一侧墙和第二侧墙可以在键合过程中，避免所述第一焊垫和第二焊垫向外侧发生横向延展，使得所述第一焊垫和第二焊垫的形貌不发生变化，从而使形成的键合面的电阻得到控制。
进一步的，第一侧墙和第二侧墙厚度为所述第一侧墙和第二侧墙具有足够的厚度和强度，在进行键合的过程中，能够对第一焊垫和第二焊垫侧壁进行保护，并阻挡所述第一焊垫和第二焊垫在水平方向发生延展。
进一步的，在对第一侧墙材料层、第二侧墙材料层进行刻蚀形成第一侧墙和第二侧墙的过程中，采用的干法刻蚀工艺的刻蚀气体不含有Cl2，所以在刻蚀过程中不会对第一焊垫、第二焊垫造成腐蚀，从而避免影响后续键合的质量。
进一步的，所述第三焊垫的面积小于第二焊垫、第一焊垫的面积，使得在键合过程中，未被第三焊垫覆盖的部分第二焊垫可以与第一焊垫直接接触，形成低电阻的金属连接，即便所述第三焊垫未被完全消耗，也能保证形成的键合面具有较低的电阻。具体的，所述第三焊垫的面积可以为第二焊垫、第一焊垫面积的60％～70％。
进一步的，若要求后续键合过程形成低阻的电性连接，所述第三焊垫的面积和厚度不能过小，如果所述第三焊垫的面积和厚度过小，在焊接过程中，不能形成有效的共晶键合，会导致键合的连接不可靠；所述第三焊垫的面积和厚度也不能过大，如果所述第三焊垫的面积和厚度过大，容易导致第三焊垫204在键合过程中没有完全消耗，而第三焊垫本身的电阻较大，会影响形成的键合面的电阻。在本发明的一个实施例中，所述第三焊垫的体积与第一焊垫、第二焊垫总体积的比小于40％，可以确保所述第三焊垫在后续的键合过程中能够被完全消耗，从而形成低阻连接。
本发明的技术方案的半导体结构包括：第一基底，位于第一基底表面的第一焊垫，第一焊垫侧壁表面的第一侧墙；第二基底，位于第二基底表面的第二焊垫，第二焊垫侧壁表面的第二侧墙，第二焊垫表面的第三焊垫；所述第一焊垫、第三焊垫和第二焊垫之间构成共晶键合。所述第一侧墙、第二侧墙分别保护所述第一焊垫、第二焊垫的侧壁，并且，限制所述第一焊垫、第二焊垫向水平方向发生横向延展，从而能够较好的控制形成的键合面的形貌，对键合面的电阻进行较为准确的控制。
进一步的，所述第三焊垫的面积小于第二焊垫、第一焊垫的面积，具体的，可以为第二焊垫、第一焊垫面积的60％～70％，使得键合后第一焊垫和第二焊垫可以直接接触，形成电性连接。
附图说明
图1为本发明的现有技术键合过程的结构示意图；
图2为MEMS加速度传感器的封装结构示意图；
图3至图10为本发明的实施例的半导体结构的形成过程的结构示意图；
图11为铝锗共晶键合过程中的晶相成分变化示意图。
具体实施方式
如现有技术中所述，现有的键合工艺的键合性能较差。
请参考图2，为一个MEMS加速度传感器的封装结构示意图，其中所述封装工艺采用的是Al-Ge-Al的共晶键合工艺，所述键合面为图2中虚线圈出部分，包括第一铝焊垫31、锗焊垫32和第二铝焊垫33。
请参考图3，为图2中虚线圈出部分的放大示意图。形成所述封装键合面的方法包括：在第一基底30a表面形成第一铝焊垫31；在第二基底30b表面形成第二铝焊垫33和位于所述第二铝焊垫33表面的锗焊垫32，然后进行键合。在压力和高温作用下，锗焊垫32与两侧的第一铝焊垫31、第二铝焊垫33形成AlGe共晶合金。为了形成低电阻的电性连接，通常需要在键合过程中，将Ge完全消耗形成AlGe合金。但是由于在图3的键合过程中，所述第一铝焊垫31、和第二铝焊垫33容易向两侧延展，使得锗焊垫32两侧的第一铝焊垫31、和第二铝焊垫33的厚度下降，导致无法将锗焊垫32完全消耗，从而使得最终形成的键合面的电阻较高。
本发明的实施例中，提供一种半导体结构的形成方法，在所述第一基底表面形成第一焊垫；在所述第一焊垫侧壁表面形成第一侧墙；提供第二基底，在所述第二基底表面形成第二焊垫；在所述第二焊垫侧壁表面形成第二侧墙；在第二焊垫表面形成第三焊垫；将第二基底与第一基底进行键合，使第一焊垫、第三焊垫和第二焊垫形成共晶键合。所述第一侧墙和第二侧墙可以在键合过程中，避免所述第一焊垫和第二焊垫向外侧发生横向延展，使形成的键合面的电阻得到控制。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图4，提供第一基底100，在所述第一基底100表面形成第一焊垫101。
所述第一基底100为半导体衬底，所述第一基底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述基底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据第一基底100上形成的半导体器件选择所述第一基底100的类型，因此所述第一基底100的类型不应限制本发明的保护范围。
在本发明的其他实施例中，所述第一基底100包括半导体衬底和位于半导体衬底上的器件层。所述半导体衬底和器件层内可以形成有半导体器件，金属互连结构等，所述半导体器件可以是晶体管、MEMS传感器、电容等。
在所述第一基底100的待键合面形成第一焊垫101。具体的，所述第一焊垫101的形成方法包括：在所述第一基底100表面形成第一焊垫材料层；在所述第一焊垫材料层表面形成第一图形化掩膜层，所述第一图形化掩膜层覆盖部分第一焊垫材料层表面；以所述第一图形化掩膜层为掩膜，刻蚀所述第一焊垫材料层，形成第一焊垫101。本实施例中，以形成两个第一焊垫101作为示例。在本发明的其他实施例中，可以根据实际封装需要，在所述第一基底100表面形成若干第一焊垫101。
所述第一焊垫101的材料为铝、金、铜或银。所述第一焊垫101的材料为金属，具有较好的延展性。可以采用物理沉积工艺形成所述第一焊垫材料层，所述物理沉积工艺可以是溅射工艺、蒸镀工艺或电镀工艺。本实施例中，所述第一焊垫101的材料为铝，采用溅射工艺形成导电第一焊垫材料层，具体的，在溅射过程中，采用的溅射靶材为纯Al，Ar作为溅射气体，沉积室压强为8E-3Pa～10E-3Pa，Ar流量为1.5E-2L/min～3E-2L/min，溅射功率为200W～300W。可以通过溅射时间调整形成的第一焊垫材料层的厚度。
本实施例中，形成的第一焊垫材料层的厚度为从而刻蚀所述第一焊垫材料层形成的第一焊垫101的厚度为
请参考图5，在所述第一基底100和第一焊垫101表面形成第一侧墙材料层102。
所述第一侧墙材料层102的材料为锗、硅、锡、铟、氧化硅、氮化硅、氮氧化硅或无定形碳等材料，所述第一侧墙材料层102的材料与第一焊垫101的材料不同。
本实施例中，所述第一侧墙材料层102的材料为锗，采用化学气相沉积工艺形成所述第一侧墙材料层102，所述化学气相沉积工艺采用的沉积气体包括GeH4和H2，GeH4的流量为200sccm～1000sccm，H2的流量为200sccm～1000sccm，沉积温度为600℃～900℃。
所述第一侧墙材料层102的厚度为使得后续在第一焊垫101侧壁表面形成的第一侧墙具有足够的厚度和强度，在进行键合的过程中，能够对第一焊垫101侧壁进行保护，并阻挡所述第一焊垫101在水平方向发生延展。
请参考图6，在所述第一焊垫101侧壁表面形成第一侧墙103。
所述第一侧墙103的形成方法包括：在形成所述第一侧墙材料层102(请参考图5)之后，采用无掩膜刻蚀工艺去除位于第一基底100表面和第一焊垫101顶部表面的第一侧墙材料层102，形成覆盖第一焊垫101侧壁表面的第一侧墙103。所述无掩膜刻蚀工艺为干法刻蚀工艺，沿垂直于第一基底100表面的方向对所述第一侧墙材料层102进行刻蚀至第一基底100表面以及第一焊垫101的表面。
本实施例中，采用干法刻蚀工艺进行上述无掩膜刻蚀，所述干法刻蚀工艺采用的刻蚀气体包括：SF6、O2和C4F8，其中，SF6的流量为60sccm～100sccm，O2的流量为200sccm～400sccm，C4F8的流量为700sccm～1100sccm，源功率为1000W～1500W，偏置功率为60W～100W，温度为5℃～15℃，压强为60mtorr～100mtorr。所述刻蚀气体对于第一侧墙材料层102具有较高的刻蚀选择性。本实施例中，所述第一侧墙材料层102的材料为锗，而现有的刻蚀工艺中，经常采用含有Cl2的刻蚀气体对锗进行干法刻蚀，但是Cl2对于金属材料也具有较高的腐蚀性。而本实施例中，所述干法刻蚀工艺采用的刻蚀气体不含有Cl2，所以在刻蚀过程中不会对第一焊垫101造成腐蚀，从而避免影响后续键合的质量。
在本发明的其他实施例中，还可以根据所述第一侧墙材料层102的材料，选择其他不含Cl2的刻蚀气体。
所述第一侧墙103的厚度由最初的第一侧墙材料层102的厚度决定，本实施例中，所述第一侧墙103的厚度为使得所述第一侧墙103具有足够的厚度和强度，在进行键合的过程中，能够对第一焊垫101侧壁进行保护，并阻挡所述第一焊垫101在水平方向发生延展。
请参考图7，提供第二基底200，在所述第二基底200表面形成第二焊垫201。
所述第二基底200为半导体衬底，所述第二基底200的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述第二基底200可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据第二基底200上形成的半导体器件选择所述第二基底200的类型，因此所述第二基底200的类型不应限制本发明的保护范围。
在本发明的其他实施例中，所述第二基底200包括半导体衬底和位于半导体衬底上的器件层。所述半导体衬底和器件层内可以形成有半导体器件，金属互连结构等，所述半导体器件可以是晶体管、MEMS传感器、电容等。
本实施例中，所述第二焊垫201的形成方法包括：在所述第二基底200表面形成第二焊垫材料层；在所述第二焊垫材料层表面形成第二图形化掩膜层，所述图形化掩膜层覆盖部分第二焊垫材料层表面；以所述第二图形化掩膜层为掩膜，刻蚀所述第二焊垫材料层，形成第二焊垫201。所述第二焊垫201的数量与位置与第一焊垫101(请参考图6)的数量和位置对应，便于后续进行键合。
第二焊垫201的材料为铝、金、铜或银。本实施例中，所述第二焊垫201的材料与第一焊垫101的材料相同，为铝。可以采用与形成第一焊垫材料层相同的方法形成所述第二焊垫材料层，在此不作赘述。
本实施例中，形成的第二焊垫材料层的厚度为从而刻蚀所述第二焊垫材料层形成的第二焊垫201的厚度为
请参考图8，在所述第二基底200和第二焊垫201表面形成第二侧墙材料层202。
后续所述第二侧墙材料层202部分形成第二侧墙，部分形成第三焊垫，用于进行共晶键合。所述第二侧墙材料层202的材料需要能够与第一焊垫101(请参考图6)、第二焊垫201的材料形成共晶合金。所述第二侧墙材料层202的材料为锗、硅、锡或铟。本实施例中，所述第二材料层202的材料为锗，后续在键合过程中，与第一焊垫101、第二焊垫201的材料形成铝锗合金。
本实施例中，所述第二侧墙材料层202的材料为锗，采用化学气相沉积工艺形成所述第二侧墙材料层202，所述化学气相沉积工艺采用的沉积气体包括GeH4和H2，GeH4的流量为200sccm～1000sccm，H2的流量为200sccm～1000sccm，沉积温度为600℃～900℃。
所述第二侧墙材料层202的厚度为使得后续在第二焊垫201侧壁表面形成的第二侧墙具有足够的厚度和强度，在进行键合的过程中，能够对第二焊垫201侧壁进行保护，并阻挡所述第二焊垫201在水平方向发生延展。
并且所述第二侧墙材料层202后续还用于形成第三焊垫，所述第三焊垫的厚度与所述第二侧墙材料层202的厚度一致。
请参考图9，.在所述第二焊垫201侧壁表面形成第二侧墙203，在第二焊垫201表面形成第三焊垫204。
本实施例中，同时形成所述第二侧墙203和第三焊垫204。具体的，同时形成所述第二侧墙203和第三焊垫204的方法包括：在位于第二焊垫201顶部的第二侧墙材料层202(请参考图8)表面形成掩膜层；以所述掩膜层为掩膜，刻蚀第二侧墙材料层202，形成位于第二焊垫201侧壁表面的第二侧墙203以及位于第二焊垫201表面的第三焊垫204，然后去除所述掩膜层。
采用干法刻蚀工艺刻蚀所述第二侧墙材料层202，所述干法刻蚀工艺采用的刻蚀气体包括：SF6、O2和C4F8，其中，SF6的流量为60sccm～100sccm，O2的流量为200sccm～400sccm，C4F8的流量为700sccm～1100sccm，源功率为1000W～1500W，偏置功率为60W～100W，温度为5℃～15℃，压强为60mtorr～100mtorr。所述刻蚀气体对于第二侧墙材料层202具有较高的刻蚀选择性。所述干法刻蚀工艺采用的刻蚀气体不含有Cl2，所以在刻蚀过程中不会对第二焊垫201造成腐蚀，从而避免影响后续键合的质量。
所述第二侧墙203以及第三焊垫204的厚度由最初形成的第二侧墙材料层202的厚度决定，本实施例中，所述第二侧墙203的厚度为第三焊垫204的厚度为所述第二侧墙203具有足够的厚度和强度，在进行键合的过程中，能够对第二焊垫201侧壁进行保护，并阻挡所述第二焊垫201在水平方向发生延展。
在本发明的其他实施例中，也可以分别形成所述第二侧墙203和第三焊垫204。此时，所述第二侧墙203可以采用与第一侧墙103相同的方法形成，所述第二侧墙203的材料可以是锗、硅、锡、铟、氧化硅、氮化硅、氮氧化硅或无定形碳等材料。而所述第三焊垫204的材料为锗、硅、锡或铟等。
为了避免所述第三焊垫204在键合过程中不能完全被消耗掉，而导致键合面电阻较大，本实施例中，所述第三焊垫204的面积小于第二焊垫201、第一焊垫101的面积，使得在键合过程中，未被第三焊垫204覆盖的部分第二焊垫201可以与第一焊垫101直接接触，形成低电阻的金属连接，即便所述第三焊垫204未被完全消耗，也能保证形成的键合面具有较低的电阻。具体的，本实施例中，所述第三焊垫204的面积为第二焊垫201、第一焊垫101面积的60％～70％。
在本发明的实施例中，若要求后续键合过程形成低阻的电性连接，所述第三焊垫204的面积和厚度不能过小，如果所述第三焊垫204的面积和厚度过小，在焊接过程中，不能形成有效的共晶键合，会导致键合的连接不可靠；所述第三焊垫204的面积和厚度也不能过大，如果所述第三焊垫204的面积和厚度过大，容易导致第三焊垫204在键合过程中没有完全消耗，而第三焊垫本身的电阻较大，会影响形成的键合面的电阻。在本发明的一个实施例中，所述第三焊垫204的体积与第一焊垫101、第二焊垫201总体积的比小于40％，可以确保所述第三焊垫204在后续的键合过程中能够被完全消耗，从而形成低阻连接。
请参考图10，将第二基底200与第一基底100进行键合，使第一焊垫101、第三焊垫204(请参考图9)和第二焊垫201形成共晶键合。
本实施例中，所述第一焊垫101、第二焊垫201的参考为Al，第三焊垫204的材料为Ge，所述共晶键合过程中，采用的键合温度为420℃～440℃，压力为20千牛顿～30千牛顿。本实施例中，所述第三焊垫203被完全消耗，与第一焊垫101、第二焊垫201形成铝锗共晶合金204a。请参考图11，为铝锗共晶键合过程中的晶相成分变化示意图。
在本发明的其他实施例中，第一焊垫101、第二焊垫201以及第三焊垫204可以选择其他的材料，形成不同的共晶合金。例如，还可以形成Au-In、Cu-Sn、Au-Sn、Au-Ge、Au-Si或Al-Si等其他共晶合金。
在本发明的其他实施例中，在键合过程中，所述第三焊垫204也可以未被完全消耗，使得所述第一焊垫101和第二焊垫201之间仍具有部分厚度的第三焊垫材料，虽然所述第三焊垫材料的电阻较高，但是由于所述第三焊垫204的面积小于第一焊垫101和第二焊垫201的面积，使得键合后第一焊垫101和第二焊垫201可以直接接触，形成电性连接。所以，即便所述第三焊垫204在键合过程中没有被完全消耗，所述也能够确保所述第一焊垫101与第二焊垫201之间形成电性连接。
在键合过程中，所述第一侧墙103、第二侧墙203分别保护所述第一焊垫101、第二焊垫201的侧壁，并且，限制所述第一焊垫101、第二焊垫201向水平方向发生横向延展，从而使得与第三焊垫204(请参考图9)两侧接触的第一焊垫101和第二焊垫201的厚度和面积不会发生变化，从而能够较好的控制形成的共晶合金204a的组分比例，从而能够对键合后的电阻进行较为准确的控制。
本发明的实施例中，还提供一种采用上述方法形成的半导体结构。
请参考图10，所述半导体结构包括：第一基底100，所述第一基底100表面具有第一焊垫101；位于所述第一焊垫101侧壁表面的第一侧墙103；第二基底200，所述第二基底200表面具有第二焊垫201；位于所述第二焊垫201侧壁表面的第二侧墙203；位于所述第二焊垫201表面的第三焊垫204a；所述第一焊垫101、第三焊垫204a和第二焊垫201之间构成共晶键合。
所述第一基底100为半导体衬底，所述第一基底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述基底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据第一基底100上形成的半导体器件选择所述第一基底100的类型，因此所述第一基底100的类型不应限制本发明的保护范围。
在本发明的其他实施例中，所述第一基底100包括半导体衬底和位于半导体衬底上的器件层。所述半导体衬底和器件层内可以形成有半导体器件，金属互连结构等，所述半导体器件可以是晶体管、MEMS传感器、电容等。
所述第一焊垫101的材料为铝、金、铜或银。所述第一焊垫101的材料为金属，具有较好的延展性。本实施例中，所述第一焊垫101的材料为铝，第一焊垫101的厚度为
所述第一侧墙103的材料为锗、硅、锡、铟、氧化硅、氮化硅、氮氧化硅或无定形碳等材料，所述第一侧墙103的材料与第一焊垫101的材料不同。本实施例中，所述第一侧墙103的材料为锗，厚度为使得所述第一侧墙103具有足够的厚度和强度，能够对第一焊垫101侧壁进行保护，并阻挡所述第一焊垫101在水平方向发生延展。
第二焊垫201的材料为铝、金、铜或银。本实施例中，所述第二焊垫201的材料与第一焊垫101的材料相同，为铝，第二焊垫201的厚度为
所述第二侧墙203的材料为锗、硅、锡或铟。本实施例中，所述第二侧墙203的材料为锗。所述第二侧墙203的厚度为使得第二侧墙203具有足够的厚度和强度，在阻挡所述第二焊垫201在水平方向发生延展。
本实施例中，所述第三焊垫204a的材料为共晶合金，为铝锗共晶合金204a。在本发明的其他实施例中，所述第三焊垫204a的材料还可以是Au-In、Cu-Sn、Au-Sn、Au-Ge、Au-Si或Al-Si等其他共晶合金。
在本发明的其他实施例中，所述第三焊垫204a可以包括单质层以及位于所述单质层两侧的共晶层。所述单质层的材料为共晶层中的一种元素，可以是锗、硅、锡或铟。
所述第三焊垫204a的面积小于第二焊垫201、第一焊垫101的面积，具体的，可以为第二焊垫201、第一焊垫101面积的60％～70％，使得键合后第一焊垫101和第二焊垫201可以直接接触，形成电性连接。
所述第一侧墙103、第二侧墙203分别保护所述第一焊垫101、第二焊垫201的侧壁，并且，限制所述第一焊垫101、第二焊垫201向水平方向发生横向延展，从而能够较好的控制形成的键合面的形貌，对键合面的电阻进行较为准确的控制。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体结构的形成方法，其特征在于，包括：
提供第一基底，在所述第一基底表面形成第一焊垫；
在所述第一焊垫侧壁表面形成第一侧墙；
提供第二基底，在所述第二基底表面形成第二焊垫；
在所述第二焊垫侧壁表面形成第二侧墙；在第二焊垫表面形成第三焊垫，所述第二侧墙和第三焊垫同时形成，同时形成所述第二侧墙和第三焊垫的方法包括：在所述第二基底和第二焊垫表面形成第二侧墙材料层，所述第二侧墙材料层的材料能与第一焊垫、第二焊垫的材料形成共晶合金；在位于第二焊垫顶部的第二侧墙材料层表面形成掩膜层；以所述掩膜层为掩膜，刻蚀第二侧墙材料层，形成位于第二焊垫侧壁表面的第二侧墙以及位于第二焊垫表面的第三焊垫，然后去除所述掩膜层；
将第二基底与第一基底进行键合，使第一焊垫、第三焊垫和第二焊垫形成共晶键合。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第三焊垫的面积小于第一焊垫、第二焊垫的面积。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第三焊垫的面积为第一焊垫面积的60％～70％；所述第三焊垫的面积为第二焊垫面积的60％～70％。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第三焊垫的体积与第一焊垫、第二焊垫总体积的比小于40％。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙的形成方法包括：在所述第一基底和第一焊垫表面形成第一侧墙材料层之后，采用无掩膜刻蚀工艺去除位于第一基底表面和第一焊垫顶部表面的第一侧墙材料层，形成覆盖第一焊垫侧壁表面的第一侧墙。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙的材料为锗、硅、锡、铟、氧化硅、氮化硅、氮氧化硅或无定形碳。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙的厚度为
8.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二侧墙材料层的材料为锗、硅、锡或铟。
9.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二侧墙的厚度为第三焊垫的厚度为
10.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一焊垫的材料为铝、金、铜或银，第二焊垫的材料为铝、金、铜或银。
11.根据权利要求1所述的半导体结构的形成方法，其特征在于，第一焊垫的厚度为第二焊垫的厚度为
12.根据权利要求5所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述第一侧墙材料层。
13.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述第二侧墙材料层。
14.根据权利要求12或13所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺采用的刻蚀气体包括：SF6、O2和C4F8，其中，SF6的流量为60sccm～100sccm，O2的流量为200sccm～400sccm，C4F8的流量为700sccm～1100sccm，源功率为1000W～1500W，偏置功率为60W～100W，温度为5℃～15℃，压强为60mtorr～100mtorr。
15.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一焊垫的形成方法包括：在所述第一基底表面形成第一焊垫材料层；在所述第一焊垫材料层表面形成第一图形化掩膜层，所述第一图形化掩膜层覆盖部分第一焊垫材料层表面；以所述第一图形化掩膜层为掩膜，刻蚀所述第一焊垫材料层，形成第一焊垫。
16.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二焊垫的形成方法包括：在所述第二基底表面形成第二焊垫材料层；在所述第二焊垫材料层表面形成第二图形化掩膜层，所述图形化掩膜层覆盖部分第二焊垫材料层表面；以所述第二图形化掩膜层为掩膜，刻蚀所述第二焊垫材料层，形成第二焊垫。
17.根据权利要求1所述的半导体结构的形成方法，其特征在于，键合过程的温度为420℃～440℃，压力为20千牛顿～30千牛顿。
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