CN102556945A - 微电子装置及其集成电路的制造方法 - Google Patents

Abstract

本发明是有关于一种微电子装置的形成方法。此方法包含在第一基板上形成接合垫；在第一基板上形成接线垫；在第一基板上、接线垫的侧壁与顶面上以及在接合垫的侧壁形成保护层，以至少部分地暴露接合垫的顶面；借由接合垫接合第一基板与第二基板；打开第二基板，以暴露接线垫；以及移除保护层。

Description

微电子装置及其集成电路的制造方法

技术领域

本发明是有关于一种微电子装置的制造方法，特别是有关于一种晶圆级封装中防止金属垫损害的方法。

背景技术

在微机电系统(MEMS)装置的晶圆级封装中，使用了共晶接合方法。然而，在切割研磨工艺中，会产生破碎的硅碎片，可能会刮伤金属垫以及造成严重的腐蚀问题。有鉴于此，需要一种晶圆级封装方法来解决上述的问题。

由此可见，上述现有的晶圆级封装在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。因此如何能创设一种新的微电子装置及其集成电路的制造方法，亦成为当前业界极需改进的目标。

有鉴于上述现有的晶圆级封装存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的微电子装置及其集成电路的制造方法，能够改进一般现有的晶圆级封装，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的主要目的在于，克服现有的晶圆级封装存在的缺陷，而提供一种新的微电子装置及其集成电路的制造方法，所要解决的技术问题是使其借由接合垫接合第一基板至第二基板；打开第二基板，以暴露上述接线垫；以及移除保护层，非常适于实用。

本发明的另一目的在于，克服现有的晶圆级封装存在的缺陷，而提供一种新的微电子装置及其集成电路的制造方法，所要解决的技术问题是使其借由该第一与该第二接合垫接合该第一基板至第二基板；采用切割和研磨的其中之一对该第二基板进行处理，以暴露接线垫：以及移除该保护层，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种微电子装置的制造方法，其中包含：形成一接合垫在一第一基板上；形成多个接线垫在该第一基板上；形成一保护层在该第一基板上、上述接线垫的侧壁与顶面上以及该接合垫的侧壁上，以至少部分地暴露该接合垫的顶面；借由该接合垫接合该第一基板至一第二基板；打开该第二基板，以暴露上述接线垫；以及移除该保护层。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的制造方法，其中所述的形成该保护层包含制造一材料层选自于由氧化硅、氮化硅、氮氧化硅、非晶硅、非晶碳以及钻石状碳(diamond-likecarbon；DLC)所组成的族群。

前述的制造方法，其中所述的更包含：在接合该第一基板至该第二基板之前，形成一深沟槽在第二基板中，其中在接合该第一基板至该第二基板之后，该深沟槽面对该第一基板且与上述接线垫对齐。

前述的制造方法，其中所述的更包含：切割该第一和该第二基板，以形成多个组件芯片；分别固定上述组件芯片至多个封装基板；以及形成多个电线分别从上述接线垫至上述封装基板。

前述的制造方法，其中所述的打开该第二基板的步骤，包含对于该第二基板执行一研磨工艺、一局部切割工艺或上述两者的结合。

前述的制造方法，其中所述的形成该接合垫步骤，该接合垫系选自由金(Au)、铜(Cu)、铟(In)、铝(Al)、锡(Sn)、锗(Ge)、钛(Ti)、钯(Pd)、镍(Ni)以及硅(Si)所组成的材料且其中接合该第一基板至该第二基板步骤，包含执行一共晶接合。

前述的制造方法，其中所述的该微电子装置包含一微机电系统(MEMS)装置。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种集成电路的制造方法，其中包含：形成一微电子装置在一第一基板上；形成一第一接合垫在该第一基板上，且该第一接合垫围绕该微电子装置；形成多个接线垫在该第一基板上且与该微电子装置接近；形成一保护层在该上第一基板上，实质上覆盖上述接线垫，以至少部分地暴露该接合垫的该顶面；形成一第二接合垫在该第二基板上；借由该第一与该第二接合垫接合该第一基板至第二基板；采用切割和研磨的其中之一对该第二基板进行处理，以暴露上述接线垫：以及移除该保护层。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的集成电路的制造方法，其中所述的该第一接合垫与该第二接合垫对齐，且分别包含一第一材料以及一第二材料，其中一组该第一和该第二材料选自由金(Au)和锡(Sn)、金(Au)和铟(In)、铜(Cu)和铜(Cu)、铝(Al)和锗(Ge)、铝(Al)和锡(Sn)、钛(Ti)和铝(Al)、铝(Al)和镍(Ni)以及铝(Al)和硅(Si)。

前述的集成电路的制造方法，其中所述的更包含形成一深沟槽在与上述接线垫对应的区域的该第二基板中，且利用共晶接合接合该第一基板至该第二基板。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：一种微电子装置的制造方法，包含在第一基板上形成接合垫；在第一基板上形成多个接线垫；在第一基板上形成保护层，且接线垫的侧壁与顶面上以及该接合垫的侧壁上，以至少部分地暴露接合垫的顶面；借由接合垫接合第一基板至第二基板；打开第二基板，以暴露上述接线垫；以及移除保护层。依据本发明一实施方式的一种集成电路的制造方法，包含在第一基板上形成微电子装置；在第一基板上形成第一接合垫，且第一接合垫围绕微电子装置；在第一基板上形成多个接线垫，且接近与该微电子装置；形成一保护层在上第一基板上，实质上覆盖接线垫，以至少部分地暴露接合垫的顶面；在第二基板上形成一第二接合垫；借由该第一与该第二接合垫接合该第一基板至第二基板；采用切割和研磨的其中之一对该第二基板进行处理，以暴露接线垫：以及移除该保护层。

借由上述技术方案，本发明微电子装置及其集成电路的制造方法至少具有下列优点及有益效果：

在一实施方式中，在第一基板上形成保护层，包含在第一基板上沉积保护材料层；以及图案化保护层，暴露接合垫顶面。在另一实施方式中，形成保护层，且其材料选自由氧化硅、氮化硅、氮氧化硅、非晶硅、非晶碳以及钻石状碳(diamond-like carbon；DLC)所组成。在另一实施方式中，图案化材料层包含使用蒸气氢氟酸刻蚀保护层。在另一实施方式中，利用至少一个以上切割和研磨工艺来打开第二基板。

在另一实施方式中，更包含切割第一和第二基板，以形成多个组件芯片；固定多个组件芯片至分别的封装基板上；以及从接线垫至分别的封装基板之间形成电线。在又另一实施方式中，打开第二基板步骤，更包含执行研磨工艺至第二基板。在再另一实施方式中，打开第二基板包含实施局部切割工艺至第二基板。在另一实施方式中，由接合垫接合第一基板至第二基板的步骤，包含实施共晶接合。在另一实施方式中，接合垫的材料选自由金(Au)、铜(Cu)、铟(In)、铝(Al)、锡(Sn)、镓(Ge)、钛(Ti)，钯(Pd)、镍(Ni)以及硅(Si)所组成的族群。微电子装置包含微机电系统(MEMS)装置。

在一实施方式中，第一接合垫与第二接合垫对齐，且分别包含第一材料以及第二材料。第一和第二材料的配对选自由金(Au)以及锡(Sn)、金(Au)以及铟(In)、铜(Cu)以及铜(Cu)、铝(Al)以及镓(Ge)、铝(Al)以及锡(Sn)、钛(Ti)以及铝(Al)、铝(Al)以及镍(Ni)和铝(Al)以及硅(Si)的配对所组成的材料。在另一实施方式中，移除保护层包含使用氢氟酸(HF)蒸气以及含氧等离子体进行刻蚀工艺。再另一实施方式中，利用共晶接合法接合第一基板至第二基板。在切割第二基板前，更包含研磨第二基板的背面。

本发明揭露也提供另一实施方式。方法包含在第一基板上形成微电子装置；在第一基板上形成第一接合垫，且其围绕微电子装置；在第一基板上形成保护层；图案化保护层，至少部分地暴露第一接合垫的顶面，且有一部分覆盖在第一接合垫的侧壁上，有一部分的保护层的顶面高于第一接合垫的顶面；以及由第一接合垫接合第一基板至第二基板。

在一实施方式中，有部分的保护层延伸至第一接合垫的顶面。在另一实施方式中，方法更包含在接合前，在第一基板上形成接线垫，且邻近微电子装置；研磨或部分切割第二基板，以暴露接线垫；以及移除保护层。在另一实施方式中，方法更包含在接合前，在第二基板上更包含形成第二接合垫，在第一和第二接合垫之间利用共晶接合接合第一基板至第二基板。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是根据本发明的一实施方式的一种集成电路(IC)的制造方法流程图。

图2至图9是绘示利用图1制造方法来制造集成电路过程中，在不同阶段的集成电路的剖面结构示意图。

图10绘示根据本发明一实施方式的一种集成电路结构的俯视图。

图11绘示根据本发明另一实施方式的一种集成电路结构的剖面结构示意图。

100：制造方法        242：凹处

102-122：步骤        244：柱状间结构特征

200：集成电路        246：抗粘附层

205：第一晶圆        247：深沟槽

230：第二晶圆

210、240：基版

222：接线垫

215：IC

224：保护层

220a、220b、248a、248b：接合垫

300：集成电路(IC)结构300

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的微电子装置及其集成电路的制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

下面将更详细地讨论本发明的实施方式。然而，此实施方式可为各种发明概念的应用，可具体实行在各种不同特定的范围内。特定的实施方式是仅以说明为目的，且不受限于揭露的范围。在不同的例子中，说明书可中重复引用的数字和/或字母，此目的是为简单和清晰，本身并不决定的各种实施方式和/或结构之间的关系。此外，在之后的描述中，形成第一个功能组件在第二个功能组件之上或上，表示可能包含一实施方式，第一个直接接触第二个功能组件，且可包含实施方式中，插入附加功能组件于第一与第二功能组件，使第一个和第二个功能组件可能没有直接接触。

图1表示依据本发明一实施方式的一种集成电路的制造方法100的流程图。图2至图9绘示利用制造方法100制造集成电路200过程中，在不同阶段的集成电路200的剖面结构示意图。下述的内容为共同参考图1至图9、方法100以及集成电路200而得。附加步骤可提供在方法100之前、之中以及之后，且下述的一些步骤可被取代或移除。

参考图1以及图2，实施方法由步骤102开始，在第一晶圆205上形成接合垫和接线垫。第一晶圆205包含第一基板210。基板210的材料包含硅。另一方面，基板210的材料可包含另一半导体元素，如锗。基板210也可为化合物半导体，如碳化硅、砷化镓、砷化铟以及磷化铟。基板210包含合金半导体，如硅锗、硅镓碳化物、磷化镓砷以及磷化镓铟。基板210可包含多晶层。举例来说，基板可有多晶层覆盖在半导体上。除此之外，基板210可包含绝缘底半导体(semiconductor-on-insulator；SOI)的结构。举例来说，基板包含由植氧隔离法(separation by implanted oxygen；SIMOX)所形成的埋入氧化物(buried oxide；BOX)层。基板210包含不同的p型掺杂区和/或n型掺杂区，实施方法可为离子植入且/或扩散法。这些掺杂区在基板210中可提供不同功能装置或功能组件，如晶体管或成像传感器。基板210包含侧边隔离功能组件(lateral isolation features)，以隔离基板210上不同的装置。举例来说，基板210有浅沟槽隔绝(STI)，且可由光刻图案化(lithography patterning)、刻蚀以及介电材料沉积法来形成浅沟槽隔绝(STI)。基板210包含至少多个部分已图案化的介电层和构成内联机的图案化导电层，内联机用来连结各种p型与n型掺杂区以及其它功能组件。举例来说，基板210可包含部分多层内联机(multi-layerinterconnect；MLI)结构以及层间介电层(inter-level dielectric；ILD)配置在MLI结构中。

根据一实施方式，基板210包含集成电路(integrated circuit；IC)装置215，如微机电系统(micro-electro mechanical system；MEMS)装置。依据一实施例，依照所需功能，MEMS装置可包含一或多个可移动的功能组件，因此需要适当的封装使MEMS装置可发挥功用。IC装置215可附加包含一或多个场效晶体管(FET)，例如互补式金属-氧化层-半导体(complementary metal-oxide semiductor；CMOS)晶体管。

第一晶圆205包含配置在基板210上的一或多个接合垫220，如接合垫220a和220b。接合垫220是用来接合晶圆，以提供IC装置215适当的封装。在一实施方式中，接合垫220包含有适当的材料，使其可在晶圆之间进行共晶接合。举例来说，接合垫220包含金。在另一实施方式中，接合垫220包含一个材料选自由金(Au)、铜(Cu)、铟(In)、铝(Al)、锡(Sn)、镓(Ge)、钛(Ti)、钯(Pd)，镍(Ni)、硅(Si)及其适当组合所组成的族群。在另一实施方式中，由俯视观察，接合垫220的尺寸范围在约10微米至约100微米之间。举例来说，从俯视角观察，接合垫220可为圆形，且其直径在范围约10微米至约100微米之间。在另一实施方式中，接合垫220包含拉长的形状，例如接合圈，其宽度在约10微米至约100微米之间。接合垫20可由适当的技术来形成，如包含沉积和刻蚀法。

第一晶圆205也包含配置在基板210上的一或多个接线垫222。接线垫222是用来电性连结IC装置215至封装基板或印刷电路板(printed circuitboard；PCB)。在一实施方式中，接线垫222电性连结至IC装置215。在另一实施方式中，接线垫222包含适当的导电材料。举例来说，接线垫222的材料包含铝或金。在一实施方式中，由俯视角观察，接线垫222的尺寸范围在约20微米至约100微米之间。举例来说，从俯视角观察，接线垫222为圆形，且其半径范围在约20微米至约100微米之间。依据不同的实施例，接线垫222可包含半径约40微米、60微米、80微米或100微米。接线垫222可由适当技术所形成，如包含沉积和刻蚀法。接合垫220以及接线垫222可在一步骤中同时形成，或可分别形成而具有不同材料且/或厚度(或高度)。

参考图1和图3，方法100中的步骤104为在第一晶圆205上形成保护层224。在一实施方式中，保护层224包含氧化硅、氮化硅、氮氧化硅、非晶硅、非晶碳、类钻石碳(diamond-like carbon；DLC)或其它工艺兼容(process compatible)的材料，如可与CMOS工艺相容材料。在另一实施方式中，保护层224包含光阻材料。可用适当的技术方法来形成保护层224，如化学气相沉积法(CVD)、旋转涂布法(spin-on coating)或物理气相沉积法(PVD)。

保护层224需具有足够的厚度可保护不同的功能组件(如接线垫)，以防止在随后研磨与切割工艺中损害组件。保护层224厚度主要取决于保护层224材料的特性。在一实施方式中，保护层224的厚度大于约0.1微米。在另一实施方式中，当保护层224使用阻隔材料时，可利用旋转涂布法在第一晶圆205之上形成阻隔材料，使阻隔材料可实质上填满接合垫220以及接线垫222之间的缝隙。在此例子中，保护层224的厚度实质上等于或高于接合垫与接线垫的厚度。

参考图1以及图4，在方法100中的步骤106，图案化保护层224的方法可为任何适当的技术。在一实施方式中，图案化方法包含光刻工艺(lithography process)以及刻蚀工艺。在光刻工艺中，可在保护层224上形成和图案化光阻层，让图案化光阻层的开口(openings)实质暴露接合垫220的顶面。在一实施例中，可用旋转涂布法(spin-on coating)来在基板210上形成光阻层以及使用光刻法来图案化光阻层，其中光刻工艺包含暴露光阻层在辐射光束下。辐射光束可为光束。举例来说，光阻层透过具有图案的光罩，在UV光下进行曝光。曝光过程可使用步进器来进行步进重复法(step-and-repeat method)，或使用扫描仪进行步进扫描法(step-and-scanmethod)。在一实施例中，使用光刻工艺来形成已图案化的光阻层，其步骤包含软烘(soft baking)、对准光罩、曝光图案化、曝光后烘烤(post-exposure baking)、显影(developing)以及硬烤(hard baking)。光刻工艺可用其它方法取代的，如无光罩图案化、电子束曝光(electron-beamwriting)或离子束曝光(ion-beam writing)。

刻蚀被图案化光阻层中的开口(openings)所暴露的保护层224，以暴露接合垫220的部分顶面。刻蚀工艺可包含湿式刻蚀且/或干式刻蚀。在一实施例中，利用氢氟酸(HF)蒸气来刻蚀由氧化硅所组成的保护层224。在另一实施例中，利用稀释氢氟酸来刻蚀氧化硅所组成的保护层224。此外，甚至可选择性的使用具有化学刻蚀效果、物理离子铣切(a physical ionmilling)且/或以上所述的组合的气相干式刻蚀。在不同的实施方式中，等离子体干式刻蚀可利用部分离子化的气体，其包含氟、氯、氧以及/或氢的自由基。之后，再以湿式剥除法(wet striped)或灰化法去除上述图案化光阻层。

已图案化的保护层224会覆盖接合垫220的侧壁。在此实施方式中，覆盖在接合垫220侧壁的已图案化的保护层224具有一高度高于接合垫220的高度，成为类似插座的结构，且在随后的接合步骤中，可当作阻挡墙用来保留被挤压出的共晶化合物。因此，可消除或减轻共晶化合物的挤出问题。可适当的选择使用刻蚀工艺，以用来达到预设的图案化保护层22的结构。在另一实施方式中，在接合垫220侧壁上的图案化保护层224更可延伸至接合垫220的顶面，其厚度T可为约1微米或更大，如图4所绘示。

参考图1、图5及图6，方法100中的步骤108，利用接合垫220接合第二晶圆230至第一晶圆205。第二晶圆230包含第二基板(或帽基板)240。在一实施例中，帽基板240为硅基板。在另一实施例中，帽基板240可包含另一适合材料。在一实施方式中，帽基板240可有一或多个凹处242对应于第一晶圆205的IC装置215。凹处242可被设计成适当的几何图形及尺寸，以提供空间给IC装置215的可移动功能组件。可利用光刻以及刻蚀工艺来形成凹处242。第二晶圆230的凹处242可更包含一或多个柱状结构特征244，用来防止功能组件在IC装置215中沾粘的问题。柱状结构特征244可附加或可选择性的用来限制IC装置215的可移动功能组件的移动范围，且因此柱状结构特征244可以视为止动器。在另一实施方式中，第二晶圆230更包含一抗粘附层246，其具有适当材料可减少表面粘附力，使IC装置215的可移动功能组件(如MEMS装置)的机械恢复力大于表面粘附力。因此，IC装置215的可移动功能组件粘附/固定至第二晶圆230的问题可被消除或减少。在另一实施方式中，使用以氯硅烷为基础的涂料是用来形成抗粘附层246。在另一实施方式中，使用二甲基二氯硅烷(dichlorodimethylsilane)来形成抗粘附层246。在另一实施方式中，蒸气相法(vapor phase process)可用来形成抗粘附层246。

第二晶圆130更包含深沟槽247，且其配置邻近于在第一晶圆205的一面上。在相对应于接线垫222的范围内形成深沟槽247，因此在接合第一晶圆130与第二晶圆230之后，深沟槽247会对齐接线垫222。在一实施方式中，用来形成深沟槽247的刻蚀法，包含深反应离子刻蚀(deepreactive-ion etching；DRIE)，且其为一种高度非均向的刻蚀工艺(highlyanisotropic etch process)，可用来在晶圆中制造深和陡峭的孔和槽。DRIE技术包含低温型以及波希(Bosch)法。深沟槽247主要用以减少与接线垫222对齐部分的第二晶圆厚度，此区域也将在随后的步骤被打开且暴露接线垫222。借由减少与接线垫222对齐的第二晶圆230厚度，可利用额外的切割和/或研磨来打开在上述对应区域中的第二基板230。

第二晶圆230更包含在帽基板240上的接合垫248(接合垫248a和248b)，且接合垫248分别与第一晶圆205接合垫220对齐。接合垫248有适当几何图形且相似于接合垫220，其尺寸可等于或小于相对于接合垫220的尺寸。举例来说，在俯视角观察时，接合垫248的尺寸范围在约10微米至100微米之间。在一实施方式中，接合垫248可使用适当的材料与接合垫220进行共晶接合。不同的实施方式中，接合垫248的材料包含金(Au)、铜(Cu)、铟(In)、铝(Al)、锡(Sn)，镓(Ge)、钛(Ti)、钯(Pd)、镍(Ni)以及硅(Si)。在一较特别的实施例中，接合垫220与接合垫248分别使用一对材料(如金以及锡)。而其它配对材料包含金(Au)以及铟(In)、铜(Cu)以及铜(Cu)、铝(Al)以及镓(Ge)、铝(Al)以及tin(Sn)、钛(Ti)以及铝(Al)、铝(Al)以及镍(Ni)及铝(Al)以及硅(Si)。

图6绘示使用接合垫220与248来接合第一晶圆205与第二晶圆230。在一实施方式中，使用共晶接合技术来进行接合工艺。在另一实施方式中，接合工艺包含施加热能与机械压力至接合垫220与248。在相对较低的温度下进行共晶接合，其温度等于或高于共晶化合物的熔点时，可产生较低熔点的共晶化合物以促使接合反应。当在执行接合步骤时，部分的共晶化合物会从接合区域被挤压出来。接合垫220侧壁上的已图案化的保护层224包含垂直部分。保护层224的垂直部分可有效地防止共晶化合物被挤压出，以及可减少装置短路的问题。在另一可选择的实施方式中，可使用另一接合程序来进行接合工艺，如使用扩散法。

参考图1和图7在方法100中的步骤110为研磨第二晶圆230的背面，使帽基板240实质上变薄。在一实施例中，帽基板240变薄的厚度在大约700微米至30微米或更薄。在研磨工艺中，为了减少帽基板240的厚度，可使用磨轮来使帽基板240的背面变薄。在一实施方式中，可利用研磨工艺来完全磨耗掉对应于接线垫222区域的第二晶圆230的基板240。在此实施例中，在研磨结束后，可打开对应于接线垫222的第二晶圆230范围，以暴露接线垫222。

参考图1与图8，在方法100的步骤112中包含在帽基板240上执行切割工艺，以移除一或多个部分第二晶圆230，且暴露接线垫222。因为仅在第二晶圆230上进行切割工艺，而暴露接线垫222，所以在此称为部分切割。因为在第二晶圆230有深沟槽247，所以可简单地打开在第二晶圆230的深沟槽247范围。可选择性地进行研磨工艺110与切割工艺112在第二晶圆230上，以打开第二晶圆。在另一实施方式中，可共同地进行研磨工艺与切割工艺至第二晶圆。在此实施例中，可先进行研磨工艺，来减少基板240的厚度，再进行切割工艺，以打开第二晶圆230。

执行切割工艺以及/或研磨工艺时，会产生破碎的颗粒或碎片。在现有习知方法中，上述步骤所产生的颗粒和碎片可能划伤、损坏或甚至造成接线垫222短路。相反的，在本发明中所揭露的方法，保护层224可有效地保护接线垫222，以防止划伤、损坏或造成接线垫222短路。

参考图1与图9，在方法100的步骤114为移除至少部分地保护层224，例如利用刻蚀工艺来移除。可共同地移除保护层224与在先前的研磨和切割工艺中所产生的颗粒及碎片。刻蚀工艺包含湿式刻蚀工艺、等离子体刻蚀工艺或以上所述的组合。在刻蚀工艺中，可适当地选择和调整腐蚀剂，使其可以与其它材料兼容，如抗粘附层246的材料。也就是说，在刻蚀工艺中所使用的腐蚀剂，可选择性的移除保护层224，而不会造成抗粘附层246的表面损害。在一实施例中，当保护层224包含非晶碳时，可实施含氧等离子体(O2等离子体)工艺，以移除保护层224。在另一实施例中，当保护层224包含氧化硅时，可实施氢氟酸(HF)蒸气或DHF，以移除保护层224。

在方法100中，在步骤102-114之前、之中以及之后更可包含其它步骤。在一实施例中，在移除保护层224之后，因接线垫222已被打开且没有保护层224，是可在晶圆级接线垫222中进行探针测试116，以用做品管、排序或其它用途。在另一实施例中，在已粘合的第一晶圆205与第二晶圆230上来执行第二切割工艺，以分开组件芯片(或晶粒)。第二切割工艺的切割技术可如同步骤112中的切割工艺。在另一实施例中，方法100更包含一步骤120，使用现有习知或待开发的技术来分别附着已切割的晶粒至个别封装基板上。在另一实施例中，方法100更包含一步骤122，进行接线工艺来连结接线垫222至分别的封装基板。在一实施方式中，在进行接线工艺时，可使用金线的一端附着接线垫，而使用金线的另一端分别附着封装基板。在一可选择的实施方式中，可使用另一技术将接线垫电性连结至封装基板，如使用凸块。

虽然方法100已详细陈述过，方法100也可包含其它选择性的步骤。举例来说，为了要增加IC装置215在显示器、光开关和无光罩曝光的应用性，IC装置215可包含一或多个微反射镜(micro-mirrors)。在另一实施例中，为了要增加IC装置215在微传感器(micro-sensor)和加速度器(accelerometer)的应用范围，IC装置215可包含一或多个微悬臂梁(micro-cantilever beams)。第一晶圆205可包含不同的MOS晶体管以及集成电路，可用来驱动和控制微反射镜。在另一实施方式中，第一晶圆205包含MOS晶体管和驱动电路，以用来控制IC装置215。依使用的目的不同，不同的接合垫可以设计成不同的型态、几何图形以及尺寸。在另一实施方式中，接合垫220可被建构成不连续地围绕在IC装置215上。接合垫248可具有相同的结构。在另一实施方式中，可制造接合垫220成连续的圆环围绕在IC装置215上。接合垫248可具有相同的结构。

图10绘示根据本发明一实施方式的一种集成电路(IC)结构300的俯视图。IC结构装置300包括在图4中IC装置200的部分结构，前述部分结构是根据本发明的各种不同实施方式所制备的不同的接合垫与接线垫。IC结构300包含在第一基板210上形成的IC装置215。IC结构300包含接合垫220，接合垫220被建构位于第一基板210上且环绕IC装置215的连续接合环(bonding ring)。

IC结构300也包含形成多个组状(array)的多个接线垫222，接近且连结于IC装置215。接线垫222也是在第一基板210上所形成。配置和图案化保护层224在相邻的接线垫222和接合垫220。保护层224实质上密封接线垫，保护层224覆盖接线垫222的侧壁至顶面。保护层224覆盖在接合垫220的侧壁，但暴露对应接合垫的顶面，以作接合之用。在一实施方式中，接合垫220包含一宽度范围在约10微米至100微米之间。在另一实施方式中，接线垫222包含一尺寸范围在约20微米至100微米之间。在另一实施方式中，可使用相同的处理步骤，如沉积和刻蚀工艺，同时形成接合垫220与接线垫222。

图11绘示本发明揭露的另一实施方式的一种集成电路结构200的横截面视图。在图11中，第二基板240的接合垫248具有宽度小于第一基板210的接合垫220的宽度，以可得部分保护层224之间的接合垫248与接合垫220侧壁有缝隙。而挤出的共晶化合物可被保留在缝隙中，以避免造成短路或其它损害。

根据不同的实施方式，可使用不同材料、不同步骤以及/或有不同结构来形成保护层。举例来说，保护层可包含多层膜结构。在另一实施方式中，制备集成电路的方法100中包含使用不同步骤来形成保护层。在又一实施方式中，在第一基板210上形成金属层；在金属层上形成非晶碳层；以及在非晶碳层上形成氧化硅层(如等离子体CVD氧化层或聚氧化乙烯)。图案化金属层、非晶碳层和氧化硅层，以形成接合垫220和接线垫222。借由沉积、光刻和刻蚀工艺形成保护层224，且覆盖在接合垫(或接合圈)220的侧壁上，使其有插座结构。接下来，利用含氧等离子体灰化移除光阻层，留下氧化硅来保护非晶碳，以避免损坏。可实施其它工艺至IC装置215，如涂布抗粘附层。借由腐蚀剂来移除氧化硅层，如使用稀释的氢氟酸或蒸气氢氟酸。利用接合垫220和248来接合晶圆。

因此，本发明揭露提供一形成微电子装置的方法。方法包含在一基板上形成接合垫；在第一基板上形成接线垫；在第一基板上形成保护层，在接线垫的侧壁和顶面以及在接合垫的侧壁，至少部分地暴露接合垫的顶面；由接合垫接合第一基板至第二基板；打开第二基板，暴露接线垫；以及移除保护层。

在一实施方式中，在第一基板上形成保护层，包含在第一基板上沉积护材料层；以及图案化保护层，暴露接合垫顶面。在另一实施方式中，形成保护层，且其材料选自由氧化硅、氮化硅、氮氧化硅、非晶硅、非晶碳以及钻石状碳(diamond-like carbon；DLC)所组成。在另一实施方式中，图案化材料层包含使用蒸气氢氟酸刻蚀保护层。在另一实施方式中，利用至少一个以上切割和研磨工艺来打开第二基板。在另一实施方式中，方法更包含切割第一和第二基板，以形成多个组件芯片；固定多个组件芯片至分别的封装基板上；以及从接线垫至分别的封装基板之间形成电线。在又另一实施方式中，打开第二基板步骤，更包含执行研磨工艺至第二基板。在再另一实施方式中，打开第二基板包含实施局部切割工艺至第二基板。在另一实施方式中，由接合垫接合第一基板至第二基板的步骤，包含实施共晶接合。在另一实施方式中，接合垫的材料选自由金(Au)、铜(Cu)、铟(In)、铝(Al)、锡(Sn)、镓(Ge)、钛(Ti)，钯(Pd)、镍(Ni)以及硅(Si)所组成的族群。微电子装置包含微机电系统(MEMS)装置。

本发明揭露集成电路方法的另一实施方式。此方法包含在第一基板上形成微电子装置；在第一基板上形成第一接合垫，且其围绕微电子装置；在第一基板上形成接线垫，且其接近微电子装置；在第一基板上形成保护层，且实质上覆盖接线垫，至少部分地暴露接合垫的顶面；在第二基板上形成第二接合垫；由第一和第二接合垫来接合第一基板至第二基板；在第二基板上执行至少一个以上的切割以及研磨工艺，以暴露接线垫；以及移除保护层。

在一实施方式中，第一接合垫与第二接合垫对齐，且分别包含第一材料以及第二材料。第一和第二材料的配对选自由金(Au)以及锡(Sn)、金(Au)以及铟(In)、铜(Cu)以及铜(Cu)、铝(Al)以及镓(Ge)、铝(Al)以及锡(Sn)、钛(Ti)以及铝(Al)、铝(Al)以及镍(Ni)和铝(Al)以及硅(Si)的配对所组成的材料。在另一实施方式中，移除保护层包含使用氢氟酸(HF)蒸气以及含氧等离子体进行刻蚀工艺。再另一实施方式中，利用共晶接合法接合第一基板至第二基板。在切割第二基板前，更包含研磨第二基板的背面。

本发明揭露也提供另一实施方式。方法包含在第一基板上形成微电子装置；在第一基板上形成第一接合垫，且其围绕微电子装置；在第一基板上形成保护层；图案化保护层，至少部分地暴露第一接合垫的顶面，且有一部分覆盖在第一接合垫的侧壁上，有一部分的保护层的顶面高于第一接合垫的顶面；以及由第一接合垫接合第一基板至第二基板。

在一实施方式中，有部分的保护层延伸至第一接合垫的顶面。在另一实施方式中，方法更包含在接合前，在第一基板上形成接线垫，且邻近微电子装置；研磨或部分切割第二基板，以暴露接线垫；以及移除保护层。在另一实施方式中，方法更包含在接合前，在第二基板上更包含形成第二接合垫，在第一和第二接合垫之间利用共晶接合接合第一基板至第二基板。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种微电子装置的制造方法，其特征在于包含：

形成一接合垫在一第一基板上；

形成多个接线垫在该第一基板上；

形成一保护层在该第一基板上、上述接线垫的侧壁与顶面上以及该接合垫的侧壁上，以至少部分地暴露该接合垫的顶面；

借由该接合垫接合该第一基板至一第二基板；

打开该第二基板，以暴露上述接线垫；以及

移除该保护层。

2.如权利要求1所述的制造方法，其特征在于形成该保护层包含制造一材料层选自于由氧化硅、氮化硅、氮氧化硅、非晶硅、非晶碳以及钻石状碳所组成的族群。

3.如权利要求2所述的制造方法，其特征在于更包含：

在接合该第一基板至该第二基板之前，形成一深沟槽在第二基板中，其中在接合该第一基板至该第二基板之后，该深沟槽面对该第一基板且与上述接线垫对齐。

4.如权利要求1所述的制造方法，其特征在于更包含：

切割该第一和该第二基板，以形成多个组件芯片；

分别固定上述组件芯片至多个封装基板；以及

形成多个电线分别从上述接线垫至上述封装基板。

5.如权利要求1所述的制造方法，其特征在于打开该第二基板的步骤，包含对于该第二基板执行一研磨工艺、一局部切割工艺或上述两者的结合。

6.如权利要求1所述的制造方法，其特征在于形成该接合垫步骤，该接合垫选自由金、铜、铟、铝、锡、锗、钛、钯、镍以及硅所组成的材料且其中接合该第一基板至该第二基板步骤，包含执行一共晶接合。

7.如权利要求1所述的制造方法，其特征在于该微电子装置包含一微机电系统装置。

8.一种集成电路的制造方法，其特征在于包含：

形成一微电子装置在一第一基板上；

形成一第一接合垫在该第一基板上，且该第一接合垫围绕该微电子装置；

形成多个接线垫在该第一基板上且与该微电子装置接近；

形成一保护层在该上第一基板上，实质上覆盖上述接线垫，以至少部分地暴露该接合垫的该顶面；

形成一第二接合垫在该第二基板上；

借由该第一与该第二接合垫接合该第一基板至第二基板；

采用切割和研磨的其中之一对该第二基板进行处理，以暴露上述接线垫：以及

移除该保护层。

9.如权利要求8所述的集成电路的制造方法，其特征在于该第一接合垫与该第二接合垫对齐，且分别包含一第一材料以及一第二材料，其中一组该第一和该第二材料选自由金和锡、金和铟、铜和铜、铝和锗、铝和锡、钛和铝、铝和镍以及铝和硅。

10.如权利要求9所述的集成电路的制造方法，其特征在于更包含形成一深沟槽在与上述接线垫对应的区域的该第二基板中，且利用共晶接合接合该第一基板至该第二基板。

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