CN103107157A - 晶片封装体及其形成方法 - Google Patents

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Abstract

本发明提供一种晶片封装体及其形成方法，该晶片封装体包括：一基底，具有一第一表面及一第二表面；一元件区，设置于该基底之中或之上；一第一导电垫及堆叠于其上的一第二导电垫，设置于该基底之中或该第一表面上，其中该第一导电垫及该第二导电垫电性连接该元件区，且该第一导电垫设置于该第二导电垫与该基底之间；一孔洞，自该基底的该第二表面朝该第一表面延伸；一导线层，设置于该基底的该第二表面上，且沿着该孔洞的一侧壁朝该基底的该第一表面延伸而电性接触该第二导电垫；以及一绝缘层，设置于该基底与该导线层之间。本发明可提升晶片封装体的品质。

Description

晶片封装体及其形成方法
技术领域
本发明有关于晶片封装体，且特别是有关于以晶圆级封装制程所制得的晶片封装体。
背景技术
晶片封装制程是形成电子产品过程中的一重要步骤。晶片封装体除了将晶片保护于其中，使免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。
由于晶片尺寸的缩小与接垫数目的提升，在晶片封装体中形成电性连接至接垫的线路更为困难。因此，业界亟需改良的晶片封装技术。
发明内容
本发明提供一种晶片封装体，包括：一基底，具有一第一表面及一第二表面；一元件区，设置于该基底之中或之上；一导电垫，设置于该基底之中或该第一表面上，其中该导电垫电性连接该元件区；一孔洞，自该基底的该第二表面朝该第一表面延伸；一导线层，设置于该基底的该第二表面上，且沿着该孔洞的一侧壁朝该基底的该第一表面延伸而电性接触该导电垫，其中该导线层的位于该导电垫的正上方的一第一部分的厚度小于该导线层的位于该孔洞的该侧壁正上方的一第二部分的厚度；以及一绝缘层，设置于该基底与该导线层之间。
本发明还提供一种晶片封装体的形成方法，包括：提供一基底，该基底具有一第一表面及一第二表面，其中一元件区及一导电垫分别形成于该基底之中或设置于该基底之上，且该导电垫电性连接该元件区；自该基底的该第二表面移除部分的该基底以形成朝该第一表面延伸的至少一孔洞，该孔洞重叠部分的该导电垫；于该基底的该第二表面上顺应性形成一绝缘层，其中该绝缘层延伸至该孔洞的一底部而覆盖该导电垫；于该绝缘层上形成一第一导电层；移除部分的该第一导电层而露出该孔洞的该底部上的该绝缘层；以该第一导电层为遮罩，蚀刻露出的该绝缘层以露出该导电垫；于该基底的该第二表面上形成一第二导电层，其中该第二导电层延伸至该孔洞中而电性接触该导电垫；将该第一导电层及该第二导电层图案化；以及于图案化后的该第二导电层上形成一第三导电层。
本发明还提供一种晶片封装体，包括：一基底，具有一第一表面及一第二表面；一元件区，设置于该基底之中或之上；一第一导电垫及堆叠于其上的一第二导电垫，设置于该基底之中或该第一表面上，其中该第一导电垫及该第二导电垫电性连接该元件区，且该第一导电垫设置于该第二导电垫与该基底之间；一孔洞，自该基底的该第二表面朝该第一表面延伸；一导线层，设置于该基底的该第二表面上，且沿着该孔洞的一侧壁朝该基底的该第一表面延伸而电性接触该第二导电垫；以及一绝缘层，设置于该基底与该导线层之间。
本发明还提供一种晶片封装体，包括：一基底，具有一第一表面及一第二表面；一元件区，设置于该基底之中或之上；一导电垫，设置于该基底之中或该第一表面上，其中该导电垫电性连接该元件区；一孔洞，自该基底的该第二表面朝该第一表面延伸；一导线层，设置于该基底的该第二表面上，且沿着该孔洞的一侧壁朝该基底的该第一表面延伸而电性接触该导电垫，其中该导线层直接接触该导电垫的一顶表面及一侧表面；以及一绝缘层，设置于该基底与该导线层之间。
本发明还提供一种晶片封装体，包括：一基底，具有一第一表面及一第二表面；一元件区，设置于该基底之中或之上；多个导电垫，设置于该基底之中或该第一表面上，其中该导电垫电性连接该元件区；一孔洞，自该基底的该第二表面朝该第一表面延伸，且该孔洞覆盖至少两个所述导电垫；多个导线层，设置于该基底的该第二表面上，且沿着该孔洞的一侧壁朝该基底的该第一表面延伸而分别电性接触该至少两个所述导电垫；以及一绝缘层，设置于该基底与所述导线层之间。
本发明所述的晶片封装体及其形成方法可提升晶片封装体的品质。
附图说明
图1A-1H显示根据本发明一实施例的晶片封装体的制程剖面图。
图2A-2G显示根据本发明一实施例的晶片封装体的制程立体图。
图3A-3H显示根据本发明一实施例的晶片封装体的制程剖面图。
图4A及4B分别显示本发明实施例的晶片封装体的半成品的立体图。
附图中符号的简单说明如下：
100、200：基底；100a、100b、200a、200b：表面；102、202：元件区；104、204、204a：介电层；106、106a、106b、206：导电垫；108、208、208a：孔洞；110、210：绝缘层；112a、112b、112c、212a、212b、212c：导电层；114、214：保护层；115、115a、215、215a：光阻层；116、216：导电凸块；117a、217a：光阻层；118：间隔层；120：盖板；122：空腔；208’：沟槽；300：基板；SC：切割道。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定形式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间必然具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
本发明一实施例的晶片封装体可用以封装各种晶片。例如，在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(opto electronicdevices)、微机电系统(Micro Electro Mechanical System;MEMS)、微流体系统(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package;WSP)制程对影像感测元件、发光二极管(light-emitting diodes;LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件(surface acoustic wave devices)、压力感测器(process sensors)喷墨头(ink printer heads)、或功率金属氧化物半导体场效电晶体模组(power MOSFET modules)等半导体晶片进行封装。
其中上述晶圆级封装制程主要是指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layer integrated circuit devices)的晶片封装体。在一实施中，上述切割后的封装体为一晶片尺寸封装体(CSP;chip scale package)。晶片尺寸封装体(CSP)的尺寸可仅略大于所封装的晶片。例如，晶片尺寸封装体的尺寸不大于所封装晶片的尺寸的120%。
图1A-1H显示根据本发明一实施例的晶片封装体的制程剖面图。在一实施例中，晶片封装体的制程包括了前段晶片(晶圆)制程及后段封装制程。通过例如是沉积、蚀刻、显影等前段(frontend)半导体制程，可以在晶圆上完成各种形式的集成电路的制作。之后，可对此完成集成电路制作的晶圆进行后段晶圆级封装制程，再进行后续切割步骤以完成晶片尺寸的封装体。
如图1A所示，首先在前段晶片制程中，提供基底100，其具有表面100a及表面100b。基底100例如为半导体基底。在一实施例中，基底100可为半导体晶圆，例如是硅晶圆。基底100可由多个预定切割道SC划分成多个晶粒区域(die regions)。
基底100中及/或上可形成及/或设置有多个元件区102。在一实施例中，基底100的由预定切割道SC所划分的多个晶粒区域可皆分别具有至少一元件区102及围绕每一元件区102的多个周边区。元件区102可包括各种包含主动元件或被动元件、数位电路或类比电路等集成电路的电子元件，例如是光电元件、微机电系统、微流体系统、利用热、光线及压力等物理量变化来测量的物理感测器、或功率金属氧化物半导体场效电晶体模组等。在图1实施例中，元件区102可包括光电元件，例如是影像感测元件或发光元件。
如图1A所示，基底100的表面100a上可形成有至少一介电层104以作为绝缘披覆用途。介电层104与基底100之间可形成有多个导电垫106。这些导电垫106可例如设置于基底100的周边区上，并于周边区上沿着邻近预定切割道SC的位置排列。导电垫106可通过内连线结构(未显示)而电性连接元件区102中的元件。在一实施例中，每一导电垫106可包括形成于介电层104中的多个导电层的堆叠。这些堆叠的导电层可例如通过金属内连线结构(未显示)而彼此电性连接。
在完成前段晶片制程后，接续可对已形成有集成电路的晶圆进行后段封装制程。如图1A所示，可选择性于基底100的表面100a上设置盖板120。盖板120可为一基底，如玻璃基底、石英基底、透明高分子基底、或前述的组合。在一实施例中，可于盖板120与基底200之间设置间隔层118。间隔层118可选择性设置为部分或完全覆盖导电垫106，进而可横跨预定切割道S C。间隔层118的材质例如为可感光的高分子材料，并可通过曝光显影步骤定义形成。间隔层118、盖板120及基底100可于元件区102上定义出大抵密闭的空腔122。空腔122可例如用以容纳微透镜、滤光片结构、或其他光学结构。
在一实施例中，可先将间隔层118形成于盖板120之上，接着接合于基底100上的介电层104之上。在一实施例中，间隔层118于曝光显影后仍具有粘性而可直接接合于基底100之上。在一实施例中，在将间隔层118接合至基底100之后，可对间隔层118进行固化制程，例如可对间隔层118加热。或者，可通过粘着胶(未显示)将间隔层118接合于基底100之上。在另一实施例中，亦可先将间隔层118形成于基底100之上，接着接合间隔层118与盖板120。
接着，可选择性薄化基底100。例如，可以盖板120为支撑基底，并自基底100的表面100b进行薄化制程(例如，机械研磨或化学机械研磨)以将基底100薄化至适当厚度。
接着，如图1B所示，可例如通过微影及蚀刻制程，自基底100的表面100b移除部分的基底100以形成朝表面100a延伸的多个孔洞108。在一实施例中，孔洞108可包括沟槽，且可大抵平行于预定切割道。
如图1C所示，可接着于基底100的表面100b上形成绝缘层110。在一实施例中，绝缘层110可顺应性形成于表面100b上，并沿着孔洞108的侧壁而延伸至孔洞108的底部而覆盖介电层104及下方的导电垫106。在一实施例中，绝缘层110可包括氧化硅、氮化硅、氮氧化硅、或前述的组合。例如，可通过化学气相沉积制程或其他适合制程而形成绝缘层110。由于晶片封装体的尺寸持续缩小化，孔洞108的深宽比也随之提高，采用化学气相沉积法形成绝缘层110可利于后续制程的进行。
接着，可于绝缘层110上形成导电层112a。导电层112a可包括铝、铜、铝铜合金、或前述的组合。导电层112a的形成方式可包括物理气相沉积、化学气相沉积、涂布、或前述的组合。在一实施例中，导电层112a通过溅镀制程而形成于绝缘层110之上。在一实施例中，导电层112a大抵及/或完全覆盖绝缘层110。
接着，将导电层112a图案化而使孔洞108底部的正上方的绝缘层110露出。在一实施例中，可先于导电层112a上形成光阻层115，如图1C所示。光阻层115可大抵及/或完全覆盖导电层112a。在一实施例中，光阻层115可为电镀光阻(electroplatedphotoresist)，其可通过电镀制程而沉积于导电层112a的表面上而顺应性且大抵及/或完全覆盖导电层112a。
接着，如图1D所示，可通过曝光制程及显影制程而将光阻层115图案化而形成图案化光阻层115a。图案化光阻层115a具有露出导电层112a的开口。此外，图案化光阻层115a的开口还可对齐下方的导电垫106。接着，可以图案化光阻层115a为遮罩，蚀刻露出的导电层112a以露出孔洞108底部上的绝缘层110。
接着，如图1E所示，移除图案化光阻层115a，并可以导电层112a为罩幕，蚀刻露出的绝缘层110及下方的介电层104而露出导电垫106。在一实施例中，用以蚀刻绝缘层110的蚀刻剂可大抵及/或完全不会蚀刻导电层112a。
接着，如图1F所示，可于基底100的表面100b上顺应性形成导电层112b。导电层112b可延伸进入孔洞108之中而电性接触露出的导电垫106。导电层112b的材质与形成方法可类似于导电层112a。接着，可将导电层112b及导电层112a图案化以依需求定义所需的导电图案。
在一实施例中，可于导电层112b上形成图案化光阻层117a，其具有露出导电层112b的开口。接着，可以图案化光阻层117a为罩幕，蚀刻露出的导电层112b及其下的部分的导电层112a以将导电层112b及导电层112a依需求而图案化为所需的导电图案，如图1F所示。
接着，如图1G所示，可移除图案化光阻层117a。在一实施例中，可选择性于导电层112b及导电层112a上形成导电层112c。在一实施例中，可通过电镀制程或无电镀制程而于图案化后的导电层112b及导电层112a上沉积导电材料以形成导电层112c。导电层112c将具有与导电层112b大抵相同的导电图案。导电层112a、导电层112b及导电层112c可共同作为电性连接至元件区102的导线层。在一实施例中，导电层112c包覆导电层112a的侧端及导电层112b的侧端。在一实施例中，导电层112a的侧端与导电层112b的侧端大抵共平面。在一实施例中，导电层112c的材质不同于导电层112a或导电层112b的材质。导电层112c的厚度可例如大于导电层112a或导电层112b的厚度。
接着，可选择性于基底100的表面100b及导线层上形成图案化保护层114，其具有露出导线层的开口。接着，可于保护层114的开口中形成导电凸块116。导电凸块116通过导线层与导电垫106而电性连接元件区102。在一实施例中，保护层114可不覆盖预定切割道SC，可避免后续切割制程对封装体造成伤害。
接着，如图1H所示，沿着基底100的预定切割道SC进行切割制程以形成至少一晶片封装体。在一实施例中，导线层的位于导电垫106正上方的部分的厚度小于导线层的位于孔洞108的侧壁的正上方的部分的厚度。导线层的位于基底100的表面100b上的部分的厚度大于导线层的位于导电垫106正上方的部分的厚度。在一实施例中，导线层为多层导电层的堆叠结构。例如，导线层的位于导电垫106正上方的部分为第一数量的导电层的堆叠结构，而导线层的位于孔洞108的侧壁的正上方的部分为第二数量的导电层的堆叠结构，其中第二数量大于第一数量。如图1H所示，导线层的位于导电垫106正上方的部分为两层的导电层的堆叠结构(导电层112c及112b)，而导线层的位于孔洞108的侧壁的正上方的部分为三层的导电层的堆叠结构(导电层112c、112b及112a)。
本发明实施例可有许多变化。图2A-2G显示根据本发明一实施例的晶片封装体的制程立体图，其中相同或相似的标号用以标示相同或相似的元件。
如图2A所示，提供基底200，其具有表面200a及表面200b。基底200例如为半导体基底。在一实施例中，基底200可为半导体晶圆，例如是硅晶圆。基底200可由多个预定切割道SC划分成多个晶粒区域(die regions)。
基底200中及/或上可形成及/或设置有多个元件区202。在一实施例中，基底200的由预定切割道SC所划分的多个晶粒区域可皆分别具有至少一元件区202及围绕每一元件区202的多个周边区。
如图2A所示，基底200的表面200a上可形成有作为绝缘披覆用途的介电层204a及204。介电层204a与基底200之间可形成有多个导电垫206。这些导电垫206可例如设置于基底200的周边区上，并于周边区上沿着邻近预定切割道SC的位置排列。导电垫206可通过内连线结构(未显示)而电性连接元件区202中的元件。在一实施例中，每一导电垫206可包括形成于介电层204中的多个导电层的堆叠。这些堆叠的导电层可例如通过金属内连线结构(未显示)而彼此电性连接。
如图2A所示，可选择性于基底200的表面200a上设置基板300。基板300可例如为玻璃基底、石英基底、透明高分子基底、硅基底、陶瓷基底、高分子基底、或前述的组合。接着，可选择性薄化基底200。例如，可以基板300为支撑基底，并自基底200的表面200b进行薄化制程(例如，机械研磨或化学机械研磨)以将基底200薄化至适当厚度。
接着，如图2B所示，可例如通过微影及蚀刻制程，自基底200的表面200b移除部分的基底200以形成朝表面200a延伸的多个孔洞208。在一实施例中，每一孔洞208的底部下方可具有对应的导电垫206。在一实施例中，可于同一道图案化制程中于基底200中形成多个沟槽208’，其中每一沟槽208’可大抵覆盖并平行于对应的预定切割道SC，且与对应的孔洞208连通。随着晶片尺寸缩小化，晶片中的导电垫的尺寸将缩小，且分布密度将增加。因此，对应于下方的导电垫206的孔洞208的口径亦随之缩小。如此，孔洞208的深宽比将提高而导致后续材料层的沉积不易。在一实施例中，由于沟槽208’与多个孔洞208连通，可大幅降低整体孔洞的深宽比，可使后续的材料层沉积制程得以顺利进行。
接着，如图2B所示，可接着于基底200的表面200b上形成绝缘层210。在一实施例中，绝缘层210可顺应性形成于表面200b上，并沿着孔洞208的侧壁而延伸至孔洞208的底部而覆盖介电层204a及下方的导电垫206。在一实施例中，绝缘层210的材质与形成方法可相似于(但不限于)显示于图1实施例的绝缘层110。
接着，可于绝缘层210上形成导电层212a。导电层212a的材质与形成方法可相似于(但不限于)显示于图1实施例的导电层112a。在一实施例中，导电层212a大抵及/或完全覆盖绝缘层210。
接着，可将导电层212a图案化而使孔洞208底部的正上方的绝缘层210露出。在一实施例中，可先于导电层212a上形成光阻层215，如图2B所示。光阻层215可大抵及/或完全覆盖导电层212a。在一实施例中，光阻层215的材质与形成方法可相似于(但不限于)显示于图1实施例的光阻层115。
接着，如图2C所示，可通过曝光制程及显影制程而将光阻层215图案化而形成图案化光阻层215a。图案化光阻层215a具有露出导电层212a的开口。此外，图案化光阻层215a的开口还可对齐下方的导电垫206。接着，可以图案化光阻层215a为遮罩，蚀刻露出的导电层212a以露出孔洞208底部上的绝缘层210。
接着，如图2D所示，移除图案化光阻层215a，并可以导电层212a为罩幕，蚀刻露出的绝缘层210及下方的介电层204a而露出导电垫206。在一实施例中，用以蚀刻绝缘层210的蚀刻剂可大抵及/或完全不会蚀刻导电层212a。
接着，如图2E所示，可于基底200的表面200b上顺应性形成导电层212b。导电层212b可延伸进入孔洞208及沟槽208’之中而电性接触露出的导电垫206。导电层212b的材质与形成方法可类似于(但不限于)导电层212a。接着，可将导电层212b及导电层212a图案化以依需求定义所需的导电图案。
在一实施例中，可于导电层212b上形成图案化光阻层217a，其具有露出导电层212b的开口。接着，可以图案化光阻层217a为罩幕，蚀刻露出的导电层212b及其下的部分的导电层212a以将导电层212b及导电层212a依需求而图案化为所需的导电图案，如图2E所示。
接着，如图2F所示，可移除图案化光阻层217a。在一实施例中，可选择性于导电层212b及导电层212a上形成导电层212c。在一实施例中，可通过电镀制程或无电镀制程而于图案化后的导电层212b及导电层212a上沉积导电材料以形成导电层212c。导电层212c将具有与导电层212b大抵相同的导电图案。导电层212a、导电层212b及导电层212c可共同作为电性连接至元件区202的导线层。在一实施例中，导电层212c包覆导电层212a的侧端及导电层212b的侧端。在一实施例中，导电层212a的侧端与导电层212b的侧端大抵共平面。在一实施例中，导电层212c的材质不同于导电层212a或导电层212b的材质。导电层212c的厚度可例如大于导电层212a或导电层212b的厚度。
接着，可选择性于基底200的表面200b及导线层上形成图案化保护层214，其具有露出导线层的开口。接着，可于保护层214的开口中形成导电凸块216。导电凸块216通过导线层与导电垫216而电性连接元件区202。在一实施例中，保护层214可覆盖预定切割道SC。在另一实施例中，保护层214可不覆盖预定切割道SC。
接着，如图2G所示，沿着基底200的预定切割道SC进行切割制程以形成至少一晶片封装体。在一实施例中，导线层的位于导电垫206正上方的部分的厚度小于导线层的位于孔洞208的侧壁的正上方的部分的厚度。导线层的位于基底200的表面200b上的部分的厚度大于导线层的位于导电垫206正上方的部分的厚度。在一实施例中，导线层为多层导电层的堆叠结构。例如，导线层的位于导电垫206正上方的部分为第一数量的导电层的堆叠结构，而导线层的位于孔洞108的侧壁的正上方的部分为第二数量的导电层的堆叠结构，其中第二数量大于第一数量。如图2G所示，导线层的位于导电垫206正上方的部分为两层的导电层的堆叠结构(导电层212c及212b)，而导线层的位于孔洞208的侧壁的正上方的部分为三层的导电层的堆叠结构(导电层212c、212b及212a)。
本发明实施例可有许多变化。图3A-3H显示根据本发明另一实施例的晶片封装体的制程剖面图，其中相同或相似的标号用以标示相同或相似的元件。
如图3A所示，首先在前段晶片制程中，提供基底100，其具有表面100a及表面100b。基底100例如为半导体基底。在一实施例中，基底100可为半导体晶圆，例如是硅晶圆。基底100可由多个预定切割道SC划分成多个晶粒区域(die regions)。基底100中及/或上可形成及/或设置有多个元件区102。
如图3A所示，基底100的表面100a上可形成有至少一介电层104以作为绝缘披覆用途。介电层104与基底100之间可形成有多个导电垫106。这些导电垫106可例如设置于基底100的周边区上，并于周边区上沿着邻近预定切割道SC的位置排列。导电垫106可通过内连线结构(未显示)而电性连接元件区102中的元件。在一实施例中，每一导电垫106可包括形成于介电层104中的多个导电层的堆叠。这些堆叠的导电层可例如通过金属内连线结构(未显示)而彼此电性连接。
在图3A所示的实施例中，导电垫106可包括多层导电垫，其可包括导电垫106a及导电垫106b。在一实施例中，导电垫106b的厚度可大于导电垫106a的厚度。在此情形下，可选择厚度较厚的导电垫106b与后续将形成的导线层电性接触。在一实施例中，导电垫106b相对于导电垫106a更接近预定切割道SC。
在完成前段晶片制程后，接续可对已形成有集成电路的晶圆进行后段封装制程。如图3A所示，可选择性于基底100的表面100a上设置间隔层118及盖板120。间隔层118、盖板120及基底100可于元件区102上定义出大抵密闭的空腔122。空腔122可例如用以容纳微透镜、滤光片结构、或其他光学结构。
接着，可选择性薄化基底100。例如，可以盖板120为支撑基底，并自基底100的表面100b进行薄化制程(例如，机械研磨或化学机械研磨)以将基底100薄化至适当厚度。
接着，如图3B所示，可例如通过微影及蚀刻制程，自基底100的表面100b移除部分的基底100以形成朝表面100a延伸的多个孔洞108。在一实施例中，孔洞108可包括沟槽，且可大抵平行于预定切割道，其例如可类似于图2A所示的孔洞208与沟槽208’所共同组成的孔洞。
然应注意的是，本发明实施例不限于此。图4A及4B分别显示本发明实施例的晶片封装体的半成品的立体图，其类似于图2B所示结构。如图4A所示，在一实施例中，图3B所示的孔洞108的形状与分布可类似于图4A所示的孔洞208，其可位于对应的导电垫之上，并朝预定切割道SC延伸，并可例如延伸进入预定切割道SC之中。如图4B所示，在另一实施例中，图3B所示的孔洞108的形状与分布可类似于图4B所示的孔洞208及孔洞208a，其中孔洞208a可具有较大的口径而可覆盖多个导电垫。在此情形下，后续所形成的多个导线层可能延伸进入同一孔洞208a之中而分别与孔洞208a下方所露出的不同的导电垫电性接触。
接着，如图3C所示，可于基底100的表面100b上形成绝缘层110。在一实施例中，绝缘层110可顺应性形成于表面100b上，并沿着孔洞108的侧壁而延伸至孔洞108的底部而覆盖介电层104及下方的导电垫106。在一实施例中，绝缘层110可包括氧化硅、氮化硅、氮氧化硅、或前述的组合。例如，可通过化学气相沉积制程或其他适合制程而形成绝缘层110。在另一实施例中，可以涂布法、旋转涂布、或喷涂法形成材质为高分子的绝缘层110。
接着，可于绝缘层110之上形成导线层。例如，在一实施例中，可于绝缘层110上形成导电层112a。导电层112a可包括铝、铜、铝铜合金、或前述的组合。导电层112a的形成方式可包括物理气相沉积、化学气相沉积、涂布、或前述的组合。在一实施例中，导电层112a通过溅镀制程而形成于绝缘层110之上。在一实施例中，导电层112a大抵及/或完全覆盖绝缘层110。
接着，将导电层112a图案化而使孔洞108底部的正上方的绝缘层110露出。在一实施例中，可先于导电层112a上形成光阻层115，如图3C所示。光阻层115可大抵及/或完全覆盖导电层112a。在一实施例中，光阻层115可为电镀光阻(electroplatedphotoresist)，其可通过电镀制程而沉积于导电层112a的表面上而顺应性且大抵及/或完全覆盖导电层112a。
接着，如图3D所示，可通过曝光制程及显影制程而将光阻层115图案化而形成图案化光阻层115a。图案化光阻层115a具有露出导电层112a的开口，其中导电垫106b的最靠近预定切割道SC的侧端可位于图案化光阻层115a的开口的下方。接着，可以图案化光阻层115a为遮罩，蚀刻露出的导电层112a而使孔洞108底部上的绝缘层110露出。
接着，如图3E所示，移除图案化光阻层115a，并可以导电层112a为罩幕，蚀刻露出的绝缘层110及下方的介电层104而露出导电垫106b。在一实施例中，用以蚀刻绝缘层110的蚀刻剂可大抵及/或完全不会蚀刻导电层112a。在一实施例中，导电垫106a由介电层104所包覆而未露出。在一实施例中，导电垫106b的部分的顶表面及侧表面露出。
接着，如图3F所示，可于基底100的表面100b上顺应性形成导电层112b。导电层112b可延伸进入孔洞108之中而电性接触露出的导电垫106b。在一实施例中，导电层112b可直接接触导电垫106b的部分的底表面与侧表面。导电层112b的材质与形成方法可类似于导电层112a。接着，可将导电层112b及导电层112a图案化以依需求定义所需的导电图案。
在一实施例中，可于导电层112b上形成图案化光阻层117a，其具有露出部分的导电层112b的开口。接着，可以图案化光阻层117a为罩幕，蚀刻露出的导电层112b及其下的部分的导电层112a以将导电层112b及导电层112a依需求而图案化为所需的导电图案，如图3F所示。
接着，如图3G所示，可移除图案化光阻层117a。在一实施例中，可选择性于导电层112b及导电层112a上形成导电层112c。在一实施例中，可通过电镀制程或无电镀制程而于图案化后的导电层112b及导电层112a上沉积导电材料以形成导电层112c。导电层112c将具有与导电层112b大抵相同的导电图案。导电层112a、导电层112b及导电层112c可共同作为电性连接至元件区102的导线层。在一实施例中，导电层112c包覆导电层112a的侧端(或称侧表面)及导电层112b的侧端(或称侧表面)。在一实施例中，导电层112a的侧端与导电层112b的侧端大抵共平面。在一实施例中，导电层112c的材质可不同于导电层112a或导电层112b的材质。导电层112c的厚度可例如大于导电层112a或导电层112b的厚度。
接着，可选择性于基底100的表面100b及导线层上形成图案化保护层114，其具有露出导线层的开口。接着，可于保护层114的开口中形成导电凸块116。导电凸块116通过导线层及导电垫106b而电性连接元件区102。在一实施例中，保护层114可不覆盖预定切割道SC，可避免后续切割制程对封装体造成伤害。
接着，如图3H所示，沿着基底100的预定切割道SC进行切割制程以形成至少一晶片封装体。在一实施例中，导线层的位于导电垫106b正上方的部分的厚度小于导线层的位于孔洞108的侧壁的正上方的部分的厚度。导线层的位于基底100的表面100b上的部分的厚度大于导线层的位于导电垫106b正上方的部分的厚度。在一实施例中，导线层为多层导电层的堆叠结构。例如，导线层的位于导电垫106b正上方的部分为第一数量的导电层的堆叠结构，而导线层的位于孔洞108的侧壁的正上方的部分为第二数量的导电层的堆叠结构，其中第二数量大于第一数量。如图1H所示，导线层的位于导电垫106b正上方的部分为两层的导电层的堆叠结构(导电层112c及112b)，而导线层的位于孔洞108的侧壁的正上方的部分为三层的导电层的堆叠结构(导电层112c、112b及112a)。在一实施例中，由于导线层直接接触厚度较厚的导电垫106b(或称中间导电垫)的底表面与侧端(或称侧表面)，因此导线层与导电垫之间的接合将更为可靠，可提升晶片封装体的品质。
本发明实施例可于高深宽比的孔洞中顺利填充所需的图案化材料层，可提升晶片封装体的品质。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (24)

1.一种晶片封装体，其特征在于，包括：
一基底，具有一第一表面及一第二表面；
一元件区，设置于该基底之中或之上；
一导电垫，设置于该基底之中或该第一表面上，其中该导电垫电性连接该元件区；
一孔洞，自该基底的该第二表面朝该第一表面延伸；
一导线层，设置于该基底的该第二表面上，且沿着该孔洞的一侧壁朝该基底的该第一表面延伸而电性接触该导电垫，其中该导线层的位于该导电垫的正上方的一第一部分的厚度小于该导线层的位于该孔洞的该侧壁正上方的一第二部分的厚度；以及
一绝缘层，设置于该基底与该导线层之间。
2.根据权利要求1所述的晶片封装体，其特征在于，该导线层的位于该基底的该第二表面的正上方的一第三部分的厚度大于该导线层的该第一部分的厚度。
3.根据权利要求1所述的晶片封装体，其特征在于，该导线层为一多层导电层的堆叠结构。
4.根据权利要求3所述的晶片封装体，其特征在于，该导线层的该第一部分为一第一数量的导电层的堆叠结构，而该导线层的该第二部分为一第二数量的导电层的堆叠结构，且该第二数量大于该第一数量。
5.根据权利要求3所述的晶片封装体，其特征在于，该导线层的该第二部分包括一第一导电层、一第二导电层及一第三导电层，而该导线层的该第一部分包括该第二导电层及该第三导电层。
6.根据权利要求5所述的晶片封装体，其特征在于，该第三导电层包覆该第一导电层的一侧端及该第二导电层的一侧端。
7.根据权利要求6所述的晶片封装体，其特征在于，该第一导电层的该侧端与该第二导电层的该侧端共平面。
8.根据权利要求5所述的晶片封装体，其特征在于，该第一导电层的材质不同于该第三导电层的材质。
9.根据权利要求5所述的晶片封装体，其特征在于，该第三导电层的厚度大于该第一导电层的厚度或该第二导电层的厚度。
10.根据权利要求1所述的晶片封装体，其特征在于，还包括：
一保护层，设置于该基底的该第二表面上，其中该保护层具有露出该导线层的一开口；以及
一导电凸块，填充于该保护层的该开口之中以电性连接该导线层。
11.根据权利要求1所述的晶片封装体，其特征在于，该孔洞由该基底的一第三表面朝该基底的一内部延伸。
12.根据权利要求1所述的晶片封装体，其特征在于，还包括一第二导电垫，堆叠于该导电垫之上，其中该导电垫及该第二导电垫电性连接该元件区，且该导电垫设置于该第二导电垫与该基底之间。
13.根据权利要求12所述的晶片封装体，其特征在于，该第二导电垫的一厚度大于该导电垫的一厚度。
14.根据权利要求12所述的晶片封装体，其特征在于，该导线层直接接触该第二导电垫。
15.根据权利要求12所述的晶片封装体，其特征在于，该导线层不直接接触该导电垫。
16.根据权利要求1所述的晶片封装体，其特征在于，该导线层直接接触该导电垫的一顶表面及一侧表面。
17.根据权利要求1所述的晶片封装体，其特征在于，还包括：
多个第二导电垫，设置于该基底之中或该第一表面之上，其中所述第二导电垫电性连接该元件区，且该孔洞覆盖至少两个的该导电垫及所述第二导电垫；以及
多个第二导线层，设置于该基底的该第二表面上，且沿着该孔洞的该侧壁朝该基底的该第一表面延伸而分别电性接触至少两个所述第二导电垫，其中该绝缘层设置于该基底与所述第二导线层之间。
18.一种晶片封装体的形成方法，其特征在于，包括：
提供一基底，该基底具有一第一表面及一第二表面，其中一元件区及一导电垫分别形成于该基底之中或设置于该基底之上，且该导电垫电性连接该元件区；
自该基底的该第二表面移除部分的该基底以形成朝该第一表面延伸的至少一孔洞，该孔洞重叠部分的该导电垫；
于该基底的该第二表面上顺应性形成一绝缘层，其中该绝缘层延伸至该孔洞的一底部而覆盖该导电垫；
于该绝缘层上形成一第一导电层；
移除部分的该第一导电层而露出该孔洞的该底部上的该绝缘层；
以该第一导电层为遮罩，蚀刻露出的该绝缘层以露出该导电垫；
于该基底的该第二表面上形成一第二导电层，其中该第二导电层延伸至该孔洞中而电性接触该导电垫；
将该第一导电层及该第二导电层图案化；以及
于图案化后的该第二导电层上形成一第三导电层。
19.根据权利要求18所述的晶片封装体的形成方法，其特征在于，移除部分的该第一导电层而露出该孔洞的该底部上的该绝缘层的步骤包括：
于该第一导电层的上形成一图案化电镀光阻层，具有露出该第一导电层的一开口；
以该图案化电镀光阻层为遮罩，蚀刻露出的该第一导电层以露出该孔洞的该底部上的该绝缘层；以及
移除该图案化电镀光阻层。
20.根据权利要求18所述的晶片封装体的形成方法，其特征在于，将该第一导电层及该第二导电层图案化的步骤包括：
于该第二导电层之上形成一第二图案化电镀光阻层，具有露出该第二导电层的至少一开口；
以该第二图案化电镀光阻层为遮罩，蚀刻露出的该第二导电层及部分的该第一导电层以将该第一导电层及该第二导电层图案化；以及
移除该第二图案化电镀光阻层。
21.根据权利要求18所述的晶片封装体的形成方法，其特征在于，该第三导电层的形成步骤包括以一电镀制程于图案化后的该第二导电层之上沉积一导电材料以形成该第三导电层。
22.根据权利要求18所述的晶片封装体的形成方法，其特征在于，还包括沿着该基底的至少一预定切割道进行一切割制程以形成至少一晶片封装体。
23.根据权利要求22所述的晶片封装体的形成方法，其特征在于，该孔洞包括一沟槽，且平行于该预定切割道。
24.根据权利要求18所述的晶片封装体的形成方法，其特征在于，该绝缘层通过一化学气相沉积制程而形成。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103633038A (zh) * 2013-11-29 2014-03-12 苏州晶方半导体科技股份有限公司 封装结构及其形成方法
CN108010890A (zh) * 2017-12-29 2018-05-08 苏州晶方半导体科技股份有限公司 芯片封装结构和方法
US10121811B1 (en) 2017-08-25 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of high-aspect ratio pattern formation with submicron pixel pitch
CN113823592A (zh) * 2021-08-05 2021-12-21 苏州晶方半导体科技股份有限公司 芯片封装方法
CN116721993A (zh) * 2023-06-19 2023-09-08 海光云芯集成电路设计(上海)有限公司 封装基板及其形成方法、封装结构
CN116721993B (zh) * 2023-06-19 2024-04-19 海光云芯集成电路设计(上海)有限公司 封装基板及其形成方法、封装结构

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975739B2 (en) * 2013-01-11 2015-03-10 Xintec Inc. Package structure and method for manufacturing thereof
TWI553841B (zh) * 2013-01-31 2016-10-11 原相科技股份有限公司 晶片封裝及其製造方法
TWI600125B (zh) * 2015-05-01 2017-09-21 精材科技股份有限公司 晶片封裝體及其製造方法
US11152326B2 (en) * 2018-10-30 2021-10-19 Stmicroelectronics, Inc. Semiconductor die with multiple contact pads electrically coupled to a lead of a lead frame
CN112447534B (zh) * 2019-08-30 2023-12-15 天芯互联科技有限公司 封装体及其制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6627824B1 (en) * 2000-09-20 2003-09-30 Charles W. C. Lin Support circuit with a tapered through-hole for a semiconductor chip assembly
US20050263867A1 (en) * 2004-05-28 2005-12-01 Rokuro Kambe Intermediate substrate
US20060091536A1 (en) * 2004-11-02 2006-05-04 Tai-Chun Huang Bond pad structure with stress-buffering layer capping interconnection metal layer
CN101221939A (zh) * 2007-01-11 2008-07-16 采钰科技股份有限公司 光电装置封装结构及其制造方法
CN102148202A (zh) * 2010-02-09 2011-08-10 精材科技股份有限公司 晶片封装体及其形成方法
CN102157483A (zh) * 2010-01-20 2011-08-17 精材科技股份有限公司 晶片封装体及其形成方法
CN102194777A (zh) * 2010-03-11 2011-09-21 精材科技股份有限公司 晶片封装体及其形成方法
CN102201383A (zh) * 2010-03-26 2011-09-28 精材科技股份有限公司 电子元件封装体及其制造方法
US20110248310A1 (en) * 2010-04-07 2011-10-13 Chia-Ming Cheng Chip package and method for forming the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003264253A (ja) * 2002-03-12 2003-09-19 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005327932A (ja) * 2004-05-14 2005-11-24 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
US7064427B2 (en) * 2004-06-07 2006-06-20 Industrial Technology Research Institute Buried array capacitor and microelectronic structure incorporating the same
JP4674850B2 (ja) * 2005-02-25 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置
US8330256B2 (en) * 2008-11-18 2012-12-11 Seiko Epson Corporation Semiconductor device having through electrodes, a manufacturing method thereof, and an electronic apparatus
JP5553504B2 (ja) * 2008-12-26 2014-07-16 キヤノン株式会社 半導体装置の製造方法及び半導体装置
CN102473639B (zh) * 2010-03-09 2017-09-15 伊文萨思公司 半导体装置的制造方法及半导体装置
US8466062B2 (en) * 2011-11-02 2013-06-18 Globalfoundries Singapore Pte Ltd TSV backside processing using copper damascene interconnect technology

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6627824B1 (en) * 2000-09-20 2003-09-30 Charles W. C. Lin Support circuit with a tapered through-hole for a semiconductor chip assembly
US20050263867A1 (en) * 2004-05-28 2005-12-01 Rokuro Kambe Intermediate substrate
US20060091536A1 (en) * 2004-11-02 2006-05-04 Tai-Chun Huang Bond pad structure with stress-buffering layer capping interconnection metal layer
CN101221939A (zh) * 2007-01-11 2008-07-16 采钰科技股份有限公司 光电装置封装结构及其制造方法
CN102157483A (zh) * 2010-01-20 2011-08-17 精材科技股份有限公司 晶片封装体及其形成方法
CN102148202A (zh) * 2010-02-09 2011-08-10 精材科技股份有限公司 晶片封装体及其形成方法
CN102194777A (zh) * 2010-03-11 2011-09-21 精材科技股份有限公司 晶片封装体及其形成方法
CN102201383A (zh) * 2010-03-26 2011-09-28 精材科技股份有限公司 电子元件封装体及其制造方法
US20110248310A1 (en) * 2010-04-07 2011-10-13 Chia-Ming Cheng Chip package and method for forming the same

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103633038A (zh) * 2013-11-29 2014-03-12 苏州晶方半导体科技股份有限公司 封装结构及其形成方法
CN103633038B (zh) * 2013-11-29 2016-08-17 苏州晶方半导体科技股份有限公司 封装结构及其形成方法
US10121811B1 (en) 2017-08-25 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of high-aspect ratio pattern formation with submicron pixel pitch
TWI644419B (zh) * 2017-08-25 2018-12-11 台灣積體電路製造股份有限公司 半導體元件的製造方法
US10546889B2 (en) 2017-08-25 2020-01-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of high-aspect ratio pattern formation with submicron pixel pitch
CN108010890A (zh) * 2017-12-29 2018-05-08 苏州晶方半导体科技股份有限公司 芯片封装结构和方法
CN113823592A (zh) * 2021-08-05 2021-12-21 苏州晶方半导体科技股份有限公司 芯片封装方法
CN116721993A (zh) * 2023-06-19 2023-09-08 海光云芯集成电路设计(上海)有限公司 封装基板及其形成方法、封装结构
CN116721993B (zh) * 2023-06-19 2024-04-19 海光云芯集成电路设计(上海)有限公司 封装基板及其形成方法、封装结构

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