CN108217580B - 封装的形成方法 - Google Patents

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Abstract

一种封装的形成方法包括：提供上面形成有多个第一半导体装置的第一衬底；提供上面形成有多个第二半导体装置的第二衬底；以及通过使所述第一衬底及所述第二衬底各自的虚拟垫接触来将所述第一衬底与所述第二衬底耦合，其中所述第一衬底的所述虚拟垫及所述第二衬底的所述虚拟垫中的至少一者包括多个峰与谷。

Description

封装的形成方法
技术领域
本发明实施例涉及一种封装的形成方法。
背景技术
微机电系统(micro-electro-mechanical system，MEMS)装置(例如加速计、压力传感器及陀螺仪)在现代的许多电子装置中已得到广泛使用。举例来说，微机电系统加速计常见于汽车中(例如，安全气囊展开系统中)、平板计算机中、或智能电话中。对于许多应用，微机电系统装置被电连接到专用集成电路(application-specific integrated circuit，ASIC)，以形成完整的微机电系统。
发明内容
本发明实施例的一种封装的形成方法包括：提供上面形成有多个第一半导体装置的第一衬底；提供上面形成有多个第二半导体装置的第二衬底；以及通过使所述第一衬底及所述第二衬底各自的虚拟垫接触来将所述第一衬底与所述第二衬底耦合，其中所述第一衬底的所述虚拟垫及所述第二衬底的所述虚拟垫中的至少一者包括多个峰与谷。
附图说明
结合附图阅读以下详细说明，会最佳地理解本发明的各方面。应注意，各种特征未必按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A说明根据一些实施例，待形成微机电系统(MEMS)封装的俯视图。
图1B说明根据一些实施例，图1A所示待形成微机电系统封装的剖视图。
图1C说明根据一些实施例，图1A所示微机电系统封装的两个粗糙化顶表面的部分的放大视图。
图1D说明根据一些实施例，当图1C所示两个粗糙化顶表面接触时所形成的界面的一部分的放大视图。
图2说明根据一些实施例，形成图1A所示微机电系统封装的方法的流程图。
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H及图3I是根据一些实施例，通过图2所示方法制作的示例性微机电系统封装的剖视图。
图4说明根据一些实施例，图1A所示微机电系统封装的虚拟微机电系统垫的及虚拟互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)垫的多个替代构形。
具体实施方式
本发明提供用于实作本发明的不同特征的许多不同的实施例或实例。以下阐述组件及构造的具体实例以简化本发明。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有额外特征、从而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本发明可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...下方(beneath)”、“在...下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(些)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。
传统上，混合式集成技术(hybrid integration technique)使用多个板外(off-board)导线来将微机电系统(MEMS)装置耦合到互补金属氧化物半导体(CMOS)电路。本文中所使用的“板外”导线是指原先在制作微机电系统装置或互补金属氧化物半导体电路时未形成的导线。多年来，已积极地探索出一种使用板上结合垫的单片式集成技术(monolithicintegration technique)，以解决传统混合式集成技术的各种问题，例如高组装与封装成本。一般来说，单片式耦合通常使用在衬底/晶片的顶表面上形成的结合垫，所述顶表面上分别形成有微机电系统装置及互补金属氧化物半导体电路。在微机电系统装置被结合到互补金属氧化物半导体电路(即，各自的晶片彼此耦合)之后，各自的结合垫可被密封。更具体来说，这些被密封的结合垫也充当环绕微机电系统装置的及/或互补金属氧化物半导体电路的有源装置的保护环，以将有源装置与周围环境气密性地隔离并保护有源装置免受不良污染(例如，微粒、空气、电磁场等)。一般来说，结合工艺是在腔室中在高温下执行，以将相应的结合垫退火，从而形成环绕并保护有源装置的“密封式”保护环。举例来说，通常使用共熔结合技术来执行结合工艺，以下将更详细地对此进行论述。然而，由于各种工艺变动(例如，上面分别形成有微机电系统装置及互补金属氧化物半导体电路的晶片的不同热膨胀性)，微机电系统装置或互补金属氧化物半导体电路可出现一种或多种问题，例如，晶片的横向移位。晶片的此种横向移位可不利地影响微机电系统装置的及/或互补金属氧化物半导体电路的本应受到密封式保护环保护的有源装置的良率及/或性能。
本发明实施例提供一种微机电系统封装及一种形成此种微机电系统封装的相关联方法，所述微机电系统封装包括上面形成有微机电系统装置的第一晶片及上面形成有互补金属氧化物半导体电路的第二晶片，其中所述第一晶片及所述第二晶片中的每一者至少包括各自的结合垫及各自的虚拟垫，所述虚拟垫具有粗糙化顶表面。在一些实施例中，每一粗糙化顶表面包括由峰与谷形成的群组，其中所述由峰与谷形成的群组彼此耦合且包括不规则的高度分布。在一些实施例中，所述虚拟垫被形成为环绕各自晶片的边缘的环状结构。在一些实施例中，所述虚拟垫可被形成为连续或不连续环状结构，以下将参照图4详细地对此进行论述。通过利用此种环绕各自晶片的具有粗糙化顶表面的环状结构，可实质上增加第一晶片与第二晶片之间的横向摩擦力。因此，当在高温下将第一晶片的结合垫与第二晶片的结合垫耦合以形成所公开的微机电系统封装时，各虚拟垫之间的横向摩擦力的增加可有利地消除关于横向移位的问题或可实质上减轻所述问题。在一些实施例中，可在各结合垫被密封之前在虚拟垫上选择性地形成粗糙化顶表面。因此，微机电系统装置的及互补金属氧化物半导体电路的有源装置可保持完整无损。除有利地限制横向移位外，所公开的方法也能简单地并入到现有半导体制造工艺中，且与其他微机电系统材料(例如，块状硅)兼容。
图1A及图1B分别说明根据各种实施例，在用以形成微机电系统封装的结合工艺的特定阶段处第一晶片102及第二晶片104的俯视图及剖视图。如图所示，第一晶片102上形成有至少一个微机电系统装置142，且第二晶片104上形成有至少一个互补金属氧化物半导体电路144。如以上所提及，在第一晶片102与第二晶片104被耦合之后，便形成至少一个微机电系统封装。
首先参照图1A所说明的实施例，在此种特定阶段期间，将第二晶片104牢固地放置在结合卡盘120上，以便可将第一晶片102调整(移动)成与第二晶片104对准。在一些实施例中，可通过使用耦合到结合卡盘120的真空装置(图中未示出)将第二晶片104固定到结合卡盘120，所述真空装置在第二晶片104的背侧(图1B中的背侧104B)上提供抽吸力。此外，在一些实施例中，在执行将第一晶片102与第二晶片104对准之前，可在第二晶片104的顶表面(图1B中的顶表面104T)的边缘周围设置一个或多个金属板124。在非限制性实例中，此种金属板124用于防止在第一晶片102与第二晶片104之间出现可能由机械及/或环境因素(例如，振动、压力变化等)引起的横向移位。因此，第一晶片102被调整成与第二晶片104对准并被放置在第二晶片104上方，第一晶片102与第二晶片104之间设置有金属板124，如图1B的剖视图中所示。在一些实施例中，在将第一晶片102与第二晶片104对准并放置在第二晶片104上方(通过金属板124)之后，将耦合到结合卡盘120的一个或多个夹具122放置在晶片102的背侧(图1B中的背侧102B)上，以进一步将第一晶片102、第二晶片104及金属板124彼此稳固地耦合在一起。在一些实施例中，夹具122被配置成提供垂直向下力，以通过金属板124将第一晶片102与第二晶片104夹持(挤压)在一起。
根据本发明的一些实施例，虽然第一晶片102包括微机电系统装置(例如，微机电系统装置142)且第二晶片104包括互补金属氧化物半导体电路(例如，互补金属氧化物半导体电路144)，但在其他实施例中，在仍处于本发明的范围内的同时，第一晶片102及第二晶片104可各自包括各种装置/电路中的任一者。在以下对本发明实施例的论述中，在晶片102的顶表面(即，图1B中的顶表面102T)上形成有至少一个微机电系统装置(例如，微机电系统装置142)，且在晶片104的顶表面(即，图1B中的顶表面104T)上形成有至少一个互补金属氧化物半导体电路(例如，互补金属氧化物半导体电路144)。并且，顶表面102T向下面朝顶表面104T，如图1B中所示。
更具体来说，在一些实施例中，晶片102包括有源微机电系统装置区142A及虚拟图案区142D，且晶片104包括有源互补金属氧化物半导体装置区144A及虚拟图案区144D。应注意，微机电系统装置142可包括设置在有源微机电系统装置区142A中的一个或多个有源微机电系统组件(例如，质量弹簧、机械振动器、机械继电器等)。类似地，互补金属氧化物半导体电路144可包括位于有源互补金属氧化物半导体装置区144A中的一个或多个有源互补金属氧化物半导体组件(例如，沟道、鳍式沟道、凹陷式漏极/源极区、栅极、栅极氧化物等)，且所述有源互补金属氧化物半导体组件中的每一者可包括一个或多个电触点148或者可与一个或多个电触点148耦合。因此，在一些实施例中，晶片102的虚拟图案区142D与有源微机电系统装置区142A可彼此分隔开。更具体来说，在一些实施例中，虚拟图案区142D设置在晶片102的相应边缘周围，且虚拟图案区144D设置在晶片104的相应边缘周围。换种说法，虚拟图案区142D及144D分别形成于在晶片102及104的边缘周围的管芯中，所述管芯通常被称为“丑陋管芯(ugly die)”，且有源微机电系统装置区142A/有源互补金属氧化物半导体装置区144A分别形成在距晶片102及104的边缘相对更远的管芯中。在一些实施例中，此种丑陋管芯可不包括任何有源微机电系统组件/有源互补金属氧化物半导体组件，且可在对晶片102与104进行结合工艺之后被单体化及设置。
因此，为便于说明，通过分离线103-1及103-2将虚拟图案区142D与有源微机电系统装置区142A彼此分隔开，如图所示。类似地，将虚拟图案区144D与有源互补金属氧化物半导体装置区144A彼此分隔开，这相应地由分离线103-3及103-4示出。在一些实施例中，晶片102的虚拟图案区142D与有源微机电系统装置区142A可彼此相邻；且晶片104的虚拟图案区144D与有源互补金属氧化物半导体装置区144A可彼此相邻。
如上所述，在一些实施例中，第一晶片102及第二晶片104中的每一者包括被配置成将微机电系统装置142及互补金属氧化物半导体电路144中的每一者结合在一起的结合垫。如图1B中所示，在第一晶片102上形成的微机电系统装置142包括设置在微机电系统装置142的顶表面142T上的一个或多个结合垫143，顶表面142T面对互补金属氧化物半导体电路144的顶表面。在一些实施例中，此种结合垫143可被配置成突出超过微机电系统装置142的顶表面142T。在一些实施例中，可在结合垫143中的每一者的顶表面上形成便于进行共熔结合的共熔层143’，以下将更详细地对此进行论述。
除可在有源微机电系统装置区142A或虚拟图案区142D中形成的结合垫143以外，晶片102还包括在虚拟图案区142D中形成的一个或多个虚拟微机电系统垫143D。在一些实施例中，虚拟微机电系统垫143D中的每一者也被配置成突出超过微机电系统装置142的顶表面142T，且具有与结合垫143实质上类似的高度。如图1B中所示，虚拟微机电系统垫143D中的每一者具有粗糙化顶表面143D’。当与晶片104的对应粗糙化顶表面接触时(例如，在接合工艺期间)，此种粗糙化顶表面143D’提供实质上增加的横向摩擦力，以下将进一步对此进行论述。此外，在一些实施例中，如图1A及图1B两者中所示，此种虚拟微机电系统垫143D位于在第一晶片102的边缘周围的管芯(例如，以上所提及的边缘管芯)上且位于其中受到夹具122挤压的位置下方。因此，例如，在接合工艺期间，当夹具122将第一晶片102与第二晶片104挤压在一起时，虚拟微机电系统垫143D及其粗糙化顶表面143D’可从夹具122直接接收垂直向下力，以确保粗糙化顶表面143D’接触晶片104的对应粗糙化顶表面(以下将对其进行论述)。
在一些实施例中，在第二晶片104上形成的互补金属氧化物半导体电路144包括设置在有源互补金属氧化物半导体装置区144A中的一个或多个结合垫147。在一些实施例中，结合垫147与电触点148实质上类似，只不过结合垫147可不电连接到有源互补金属氧化物半导体组件。如图1B所说明的实施例中所示，电触点148及结合垫147两者各自被形成为钝化层145(例如，氮化硅(Si3N4)层)内的凹陷区，以下将更详细地对此进行说明。此外，钝化层145的一部分(例如，于下文中被称为“虚拟互补金属氧化物半导体垫145D”的部分)具有粗糙化顶表面145D’。在一些实施例中，此种虚拟互补金属氧化物半导体垫145D位于在晶片104的边缘周围的管芯中，从而形成环形状，如图1A中所示，且粗糙化顶表面145D’被配置成在第一晶片102与第二晶片104彼此接触时(例如，在结合工艺中)与粗糙化顶表面143D’接触以形成界面。在一些实施例中，相接触的粗糙化顶表面143D’及145D’可有利地限制第一晶片102与第二晶片104之间的横向移位，尤其在通常是在高温下执行的结合工艺期间。如以下将参照图1D更详细地论述，此种界面可包括由各粗糙化顶表面143D’及145D’的峰与谷组成的群组的至少一部分。
虽然在图1A及图1B所说明的实施例中，晶片102的虚拟微机电系统垫143D及晶片104的虚拟互补金属氧化物半导体垫145D各自被示出为连续环，但虚拟微机电系统垫143D及虚拟互补金属氧化物半导体垫145D可分别各自被形成为各种形状/图案中的任一者及/或被形成在晶片102及104上的各种位置中的任一者中。以下将参照图4更详细地论述虚拟微机电系统垫143D的及虚拟互补金属氧化物半导体垫145D的一些替代实施例。
图1C说明根据各种实施例，图1B所示粗糙化顶表面143D’及145D’的被放大部分的剖视图。在一些实施例中，粗糙化顶表面143D’及145D’具有实质上类似的形态。因此，为简洁起见，只有晶片104的粗糙化顶表面145D’被用参考编号标示出，以便于进行论述。如图所示，粗糙化顶表面145D’包括由峰(例如，峰160)与谷(例如，谷170)组成的群组，其中峰及谷中的每一者彼此耦合。在一些实施例中，当第一晶片102与第二晶片104彼此实质上相邻、从而使两个粗糙化顶表面143D’与145D’接触时，各自的一系列峰与谷可增加两个粗糙化顶表面143D’与145D’之间的横向摩擦力。图1D说明当两个粗糙化顶表面143D’与145D’彼此接触时的示例性实施例。更具体来说，当接触时，会形成界面180。界面180包括相接触的以下两者：由表面143D’的峰与谷形成的群组的至少一部分、以及由表面145D’的峰与谷形成的群组的至少一部分。表面143D’及145D’的相接触的峰与谷或相接触的谷与峰分别有利地增加第一晶片102与第二晶片104之间的横向摩擦力。因此，甚至在高温下执行的结合工艺期间，也可避免横向移位问题，这又提高形成微机电系统封装(例如，由微机电系统装置142及互补金属氧化物半导体电路144构成的微机电系统封装)的良率。
再次参照图1C，在一些实施例中，粗糙化顶表面145D’具有范围为约10纳米(nanometer，nm)至约80nm、优选地大于约40nm的均方根(root mean square，RMS)表面粗糙度。均方根表面粗糙度是作为所测得的表面微观峰与谷的均方根来加以计算，如由以下公式所提供：
Figure BDA0001506310700000071
其中Rq是粗糙化顶表面145D’的均方根表面粗糙度，yi是从平均表面165至n个数据点中的每一者的垂直距离，所述n个数据点可在平均表面165上以规则间隔而隔开。
图2说明根据各种实施例，形成微机电系统封装300的方法200的示例性流程图。方法200仅为实例，而并非旨在限制本发明。根据额外实施例，可在方法200之前、期间及之后提供额外操作，且可替换、消除或挪动某些操作。以下结合图3A至图3I来阐述方法200，图3A至图3I以剖视图说明在各种制作阶段处微机电系统封装300的一部分。由于微机电系统封装300包括图1A至图1D所示组件的一部分，因而所述参考编号中的某些参考编号也在以下对图2及图3A至图3I的论述中使用。如以上所提及，在一些实施例中，晶片102的虚拟图案区142D与有源微机电系统装置区142A可彼此分隔开；且晶片104的虚拟图案区144D与有源互补金属氧化物半导体装置区144A可彼此分隔开。因此，以下对图3A至图3I的论述将视情况使用以上所提及的分离线103-1至103-4中的至少某些分离线。
方法200以操作202开始，根据各种实施例，在操作202中，提供第一晶片(例如，第一晶片102)，所述第一晶片包括形成在其上的微机电系统装置(例如，微机电系统装置142)(图3A)。在一些实施例中，第一晶片102可包括块状半导体衬底，所述块状半导体衬底包含例如硅、锗、碳化硅、III族元素及V族元素中的一者或多者。在其他实施例中，例如，第一晶片102包括绝缘体上半导体(semiconductor-on-insulator，SOI)衬底，例如绝缘体上硅(silicon-on-insulator)衬底或绝缘体上多晶硅(polysilicon-on-insulator，POI)衬底。
如以上参照图1B所述，微机电系统装置142包括设置在有源微机电系统装置区142A中的一个或多个有源微机电系统组件(例如，质量弹簧、机械振动器、机械继电器等)及一个或多个结合垫143。并且，在虚拟图案区142D中设置有环绕所述有源微机电系统组件的虚拟微机电系统垫143D。虽然在图3A(及以下各图)所说明的实施例中未示出，但应注意，在仍处于本发明的范围内的同时，在虚拟图案区142D中也可形成有结合垫143。更具体来说，在一些实施例中，结合垫143及虚拟微机电系统垫143D各自被配置成从微机电系统装置142的顶表面142T突出。在一些实施例中，结合垫143具有约10微米(micron，μm)至约50μm的高度143h及约30μm至约120μm的宽度143w，其中虚拟微机电系统垫143D具有与结合垫143实质上类似的高度143h及宽度143w尺寸。在一些实施例中，微机电系统装置142(包括有源微机电系统组件、结合垫143及虚拟微机电系统垫143D在内)是由硅形成，然而，在仍处于本发明的范围内的同时，可使用各种材料中的任一者(例如，金属材料、其他半导体材料等)。
方法200继续进行到操作204，根据各种实施例，在操作204中，辨识晶片102的虚拟微机电系统垫143D(图3B)。如图3B中所示，边界142M界定其中形成虚拟微机电系统垫143D的位置。在一些实施例中，在操作204期间，在顶表面142T的由边界142M界定的一部分之上设置光刻胶层302。此外，此种光刻胶层302用于覆盖有源微机电系统装置区142A中的有源微机电系统组件及有源微机电系统装置区142A中的结合垫143。因此，光刻胶层302可使顶表面142T的其中未设置有源微机电系统组件的剩余部分(即，虚拟图案区142D)被暴露在进一步的工艺中。在一些实施例中，可通过以下工艺步骤中的一者或多者来形成光刻胶层302：在顶表面142T之上形成光刻胶层；基于边界142M，对光刻胶层执行一种或多种图案化工艺(例如，光刻工艺)；执行一种或多种图案化工艺以界定光刻胶层302，如图所示。
方法200继续进行到操作206，根据各种实施例，在操作206中，通过工艺305来蚀刻顶表面142T的所述剩余部分(图3C)。因此，形成虚拟微机电系统垫143D上具有一系列峰与谷(图1C)的粗糙化顶表面143D’。在一些实施例中，在执行蚀刻工艺305之后，移除光刻胶层302。在一些实施例中，工艺305可包括干蚀刻工艺及/或湿蚀刻工艺。干蚀刻工艺可包括使用等离子体辅助蚀刻(例如，反应性离子蚀刻)。更具体来说，在一些实施例中，此种等离子体辅助蚀刻可使用以下气态源中的一者或多者：氯气(chlorine，Cl2)、二氯二氟甲烷(dichlorodifluoromethane，CCl2F2)、四氟化碳(tetrafluoromethane，CF4)、六氟化硫(sulfur hexafluoride，SF6)及三氟化氮(nitrogen trifluoride，NF3)。湿蚀刻工艺可包括使用以下湿蚀刻剂中的一者或多者：(HNO3+H2O+HF)及(KOH+H2O+IPA)，其中HNO3是指硝酸，H2O是指水，HF是指氟化氢，KOH是指氢氧化钾，且IPA是指异丙醇。
接下来，方法200继续进行到操作208，在操作208中，在结合垫143的顶表面上形成共熔层304，如在图3D的示例性实施例中所示。共熔层304可包含半导体材料，例如锗(Ge)、硅(Si)、硅锗(SiGe)等。在一些实施例中，此种共熔层304是在被配置成将第一晶片102结合到另一晶片(例如，晶片104)的共熔结合工艺中使用，以下将更详细地对此进行论述。此外，对于此实施例，共熔层304具有约400nm的厚度。在一些实施例中，可通过以下工艺步骤中的至少一者来形成共熔层304：通过各种沉积方法(例如，化学气相沉积(chemical vapordeposition，CVD)、原子层沉积(atomic layer deposition，ALD)、低压化学气相沉积(lowpressure chemical vapor deposition，LPCVD)、金属有机化学气相沉积(metal organicchemical vapor deposition，MOCVD)等)中的任一者在顶表面142T之上形成虚拟共熔层，以叠盖结合垫143的顶表面及粗糙化顶表面143D’；执行一种或多种图案化工艺，以仅留下形成在结合垫143的顶表面上的共熔层304。
方法200继续进行到操作210，根据各种实施例，在操作210中，提供第二晶片(例如，晶片104)，所述第二晶片包括形成在其上的互补金属氧化物半导体电路(例如，互补金属氧化物半导体电路144)(图3E)。在一些实施例中，第二晶片104可包括块状半导体衬底，所述块状半导体衬底包含例如硅、锗、碳化硅、III族元素及V族元素中的一者或多者。在其他实施例中，例如，第二晶片104包括绝缘体上半导体(SOI)衬底，例如绝缘体上硅衬底或绝缘体上多晶硅(POI)衬底。
如以上参照图1B所述，互补金属氧化物半导体电路144包括设置在有源互补金属氧化物半导体装置区144A中的一个或多个有源互补金属氧化物半导体组件(例如，沟道、鳍式沟道、凹陷式漏极/源极区、栅极、栅极氧化物等)。此外，互补金属氧化物半导体电路144包括形成在其上的钝化层145，其中在有源互补金属氧化物半导体装置区144A及虚拟图案区144D中分别暴露出一个或多个电触点148及结合垫147。在一些实施例中，所述一个或多个电触点148可各自耦合到有源互补金属氧化物半导体装置区144A中的一个或多个有源互补金属氧化物半导体组件。
虽然在图3E及其他各图(例如，图1B等)所说明的实施例中，互补金属氧化物半导体电路144被示出为由钝化层145叠盖但暴露出电触点148及结合垫147的单个层，但所属领域中的普通技术人员应理解，互补金属氧化物半导体电路144可包括彼此垂直叠盖的多个层。举例来说，互补金属氧化物半导体电路144可包括其中形成有至少一个晶体管(即，沟道、源极区、漏极区、栅极氧化物、栅极电极)的多个第一层。更具体来说，根据一些实施例，此种晶体管形成在有源互补金属氧化物半导体装置区144A中。在所述多个第一层上方，互补金属氧化物半导体电路144可包括多个第二层，其中所述多个第二层中的某些层可形成为被配置成通过多个层重分配电信号的重布线层(redistribution layer，RDL)，且所述多个第二层中的某些层可形成为被配置成在两个相邻层之间提供隔离的层间介电(inter-layer dielectric，ILD)层。为清晰起见，未在本发明的图中示出此种额外层。
在一些实施例中，在操作210之前，电触点148及结合垫147被形成为互补金属氧化物半导体电路144的顶部金属层的一部分，且钝化层145被形成以叠盖所述顶部金属层。也就是说，电触点148及结合垫147被钝化层145覆盖。因此，在操作210期间，可通过以下工艺步骤中的一者或多者来提供互补金属氧化物半导体电路144：在钝化层145之上形成光刻胶层，以对电触点148及结合垫147进行定位；执行一种或多种图案化工艺(例如，光刻工艺)，以将光刻胶层图案化；执行一种或多种蚀刻工艺，以在光刻胶层中形成多个开口，从而暴露出钝化层145的各自与电触点或结合垫各自的位置对应的某些部分；执行至少一种蚀刻工艺以蚀刻钝化层145的被暴露出的部分，从而暴露出下方的电触点或结合垫；从钝化层145移除被图案化的光刻胶层。
此外，对于操作210的此种实施例，电触点148及结合垫147可由以下材料中的至少一者形成：铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、金(Au)、镍(Ni)、锡(Sn)、或另一金属。并且，钝化层145可由以下材料中的至少一者形成：氮化硅(Si3N4)、氧化硅(SiO2)或另一硅系材料。
方法200继续进行到操作212，根据各种实施例，在操作212中，辨识虚拟互补金属氧化物半导体垫145D(图3F)。一般来说，操作212与其中辨识虚拟微机电系统垫143D的操作204实质上类似。现在参照图3F，边界145M界定有源互补金属氧化物半导体装置区144A的衬底面(real estate)，即，具有及/或可形成虚拟互补金属氧化物半导体垫145D的位置处。此外，对于操作212的实施例，在顶表面145T的由边界145M界定的一部分之上设置光刻胶层306。此种光刻胶层306用于叠盖并保护有源互补金属氧化物半导体组件的电触点148及形成在有源互补金属氧化物半导体装置区144A中的结合垫147。因此，光刻胶层306可使顶表面145T的剩余部分(即，虚拟互补金属氧化物半导体垫145D)被暴露在进一步的工艺中。在一些实施例中，可通过以下工艺步骤中的一者或多者来形成光刻胶层306：在顶表面145T之上形成光刻胶层；根据边界145M，对光刻胶层执行一种或多种图案化工艺(例如，光刻工艺)；执行一种或多种光刻显影工艺，以将光刻胶层306图案化，如图所示。
方法200继续进行到操作214，根据各种实施例，在操作214中，通过工艺307来蚀刻顶表面145T的所述剩余部分，以形成粗糙化顶表面145D’(图3G)。因此，形成具有一系列峰与谷(也在图1C中示出)的粗糙化顶表面147’。随后，移除光刻胶层306。在一些实施例中，工艺307可包括干蚀刻工艺及/或湿蚀刻工艺。干蚀刻工艺可包括使用等离子体辅助蚀刻(例如，反应性离子蚀刻)。更具体来说，在其中钝化层145包含SiO2的实施例中，此种等离子体辅助蚀刻可使用以下气态源中的一者或多者：CF4、SF6及NF3。并且，湿蚀刻工艺可包括使用以下湿蚀刻剂中的一者或多者：HF(49％)及缓冲氧化物蚀刻剂(buffered oxide etch，BOE)。在其中钝化层145包含Si3N4的实施例中，此种等离子体辅助蚀刻可使用以下气态源中的一者或多者：CF4、SF6及NF3。并且，湿蚀刻工艺可包括使用以下湿蚀刻剂中的一者或多者：HF(49％)及(H3PO4+H2O)，其中H3PO4是指磷酸。
方法200继续进行到操作216，根据各种实施例，在操作216中，翻转第一晶片102，且接着将微机电系统装置142与互补金属氧化物半导体电路144对准(图3H)。作为另一选择，可翻转第二晶片104以与微机电系统装置142对准。在操作216之前或与操作216同时地，在一些实施例中，如上所述，可将第二晶片104放置并使用真空装置固定在结合卡盘120上。此外，可在第二晶片104的边缘周围与第二晶片104的顶表面104T上放置一个或多个金属板124。在第二晶片104被固定到结合卡盘120之后，翻转第一晶片102以使结合垫143及粗糙化顶表面143D’向下面朝顶表面145T。随后，在一些实施例中，可执行一种或多种对准工艺，以将微机电系统装置142与互补金属氧化物半导体电路144对准。更具体来说，根据本发明的各种实施例，对准工艺使微机电系统装置142的结合垫143与互补金属氧化物半导体电路144的结合垫147对准及/或使晶片102的虚拟微机电系统垫143D与晶片104的虚拟互补金属氧化物半导体垫145D对准。因此，当第一晶片102与第二晶片104被设置成彼此实质上相邻时，粗糙化顶表面143D’与145D’接触。在一些实施例中，可在其中将执行结合工艺的腔室内或外执行操作216，以下将更详细地对此结合工艺进行论述。
方法200继续进行到操作218，根据各种实施例，在操作218中，将微机电系统装置142结合到互补金属氧化物半导体电路144(图3I)。在操作216之后(即，在微机电系统装置142与互补金属氧化物半导体电路144对准之后)，在一些实施例中，夹具122被配置成挤压第一晶片102的背侧102B，从而提供向下力308以通过金属板124将第一晶片102与第二晶片104挤压在一起，以便确保第一晶片102与第二晶片104不相对于彼此滑离。在一些实施例中，可移除金属板124。随后，将第一晶片102及第二晶片104放置在腔室309中，以便能够执行结合工艺。在一些实施例中，使用共熔结合技术来执行结合工艺。举例来说，在其中共熔层304包含Ge且结合垫147包含Al的实施例中，在范围为从约400℃至约450℃的退火温度下形成Ge与Al之间的共熔结合，以在结合垫143与147之间形成密封式结合(结合垫143与147之间设置有共熔层304)。在通过形成密封式结合将微机电系统装置142结合到互补金属氧化物半导体电路144之后，便形成微机电系统封装300，且接着，在一些实施例中，卸除夹具122，移除金属板124，并从腔室309取出包括被结合的第一晶片102及第二晶片104的所形成微机电系统封装300。在一些实施例中，可对可包括多个被结合的形成在各自管芯上的微机电系统装置142及互补金属氧化物半导体电路144的微机电系统封装300进行切割，以将这些管芯彼此单体化。此外，这些管芯中的每一者与包括虚拟微机电系统垫143D及虚拟互补金属氧化物半导体垫145D的丑陋管芯隔开且不同，这使每一被单体化的管芯包括至少一个各自的微机电系统装置(例如，微机电系统装置142)及互补金属氧化物半导体电路(例如，互补金属氧化物半导体电路144)，所述微机电系统装置(例如，微机电系统装置142)及互补金属氧化物半导体电路(例如，互补金属氧化物半导体电路144)是通过各自的结合垫(例如，结合垫143及147)而被结合。
综上所述，在第一晶片102与第二晶片104被结合时，本发明的实施例使用分别形成在虚拟微机电系统垫143D及虚拟互补金属氧化物半导体垫145D上的粗糙化顶表面143D’及145D’来增加第一晶片102与第二晶片104之间的横向摩擦力。因此，即使在高温下形成微机电系统封装300(即，将各晶片结合)，晶片102及104也不会出现横向移位问题，如上所述。
图4说明根据各种实施例，虚拟微机电系统垫143D及虚拟互补金属氧化物半导体垫145D各自的多个替代构形。在以上对虚拟微机电系统垫143D及虚拟互补金属氧化物半导体垫145D的论述中，虚拟微机电系统垫143D及虚拟互补金属氧化物半导体垫145D中的每一者被形成为连续环状结构(图1A)。在本发明的一些其他实施例中，虚拟微机电系统垫143D/虚拟互补金属氧化物半导体垫145D可被形成为由离散段形成的群组，所述离散段各自被定位成与各自晶片的边缘实质上相邻。举例来说，在所说明的实施例400中，虚拟微机电系统垫143D可包括由段402形成的群组，段402环绕晶片102的边缘，且虚拟互补金属氧化物半导体垫145D仍被形成为连续环状结构404。更具体来说，根据本发明的一些实施例，段402中的每一者的顶表面及连续环状结构404的顶表面分别通过上述蚀刻方法被粗糙化，以在结合工艺期间使第一晶片102与第二晶片104彼此相邻时提供增加的横向摩擦力。类似地，如另一所说明的实施例420中所示，虚拟微机电系统垫143D可被形成为连续环状结构422，且虚拟互补金属氧化物半导体垫145D可包括多个离散段424。如又一实施例440中所示，虚拟微机电系统垫及虚拟互补金属氧化物半导体垫145D各自包括各自的由离散段442及444形成的群组，其中段442中的每一者的顶表面被粗糙化，且段442的此种粗糙化顶表面与对应段444的粗糙化顶表面接触。
在实施例中，一种方法包括：提供上面形成有第一半导体装置的第一衬底；提供上面形成有第二半导体装置的第二衬底；以及通过使所述第一衬底及所述第二衬底各自的虚拟垫接触来将所述第一衬底与所述第二衬底耦合，其中所述第一衬底的所述虚拟垫及所述第二衬底的所述虚拟垫中的至少一者包括多个峰与谷。
根据本发明的一些实施例，所述第一半导体装置包括微机电系统(MEMS)装置。
根据本发明的一些实施例，所述第二半导体装置包括互补金属氧化物半导体(CMOS)电路。
根据本发明的一些实施例，在将所述第一衬底与所述第二衬底耦合之前，所述方法进一步包括：在所述第一衬底的所述虚拟垫的顶表面上形成多个第一峰与多个第一谷；在所述第二衬底的所述虚拟垫的顶表面上形成多个第二峰与多个第二谷；以及翻转所述第二衬底，并将所述第一半导体装置与所述第二半导体装置对准。
根据本发明的一些实施例，所述第一衬底的所述虚拟垫设置在所述第一衬底上其中不存在所述第一半导体装置的非有源区中。
根据本发明的一些实施例，所述第二衬底的所述虚拟垫设置在所述第二衬底上其中不存在所述第二半导体装置的非有源区中。
根据本发明的一些实施例，所述第一衬底的所述虚拟垫被形成为环形构形，以环绕所述第一半导体装置的至少一部分。
根据本发明的一些实施例，所述第二衬底的所述虚拟垫被形成为环形构形，以环绕所述第二半导体装置的至少一部分。
根据本发明的一些实施例，所述将所述第一衬底与所述第二衬底耦合进一步包括：在高温下将所述第一衬底及所述第二衬底各自的结合垫结合。
根据本发明的一些实施例，进一步包括：在将所述第一衬底及所述第二衬底各自的结合垫结合之前，在所述第一衬底的所述结合垫的顶表面上形成共熔层。
在另一实施例中，一种方法包括：提供上面形成有第一半导体装置的第一衬底，其中所述第一半导体装置由第一虚拟垫环绕；提供上面形成有第二半导体装置的第二衬底，其中所述第二半导体装置由第二虚拟垫环绕；以及通过使所述第一虚拟垫与所述第二虚拟垫接触来将所述第一衬底与所述第二衬底耦合，其中所述第一虚拟垫及所述第二虚拟垫中的至少一者包括多个峰与谷。
根据本发明的一些实施例，在将所述第一衬底与所述第二衬底耦合之前，所述方法进一步包括：在所述第一虚拟垫的顶表面上形成多个第一峰与多个第一谷；在所述第二虚拟垫的顶表面上形成多个第二峰与多个第二谷；以及翻转所述第二衬底，并将所述第一半导体装置与所述第二半导体装置对准。
根据本发明的一些实施例，所述第一半导体装置包括微机电系统(MEMS)装置。
根据本发明的一些实施例，所述第二半导体装置包括互补金属氧化物半导体(CMOS)电路。
根据本发明的一些实施例，所述第一虚拟垫设置在所述第一衬底上其中不存在所述第一半导体装置的非有源区中，且所述第二虚拟垫设置在所述第二衬底上其中不存在所述第二半导体装置的非有源区中。
根据本发明的一些实施例，所述将所述第一衬底与所述第二衬底耦合进一步包括：在高温下将所述第一衬底及所述第二衬底各自的结合垫结合。
根据本发明的一些实施例，进一步包括：在将所述第一衬底及所述第二衬底各自的结合垫结合之前，在所述第一衬底的所述结合垫的顶表面上形成共熔层。
在又一实施例中，一种方法包括：提供上面形成有第一半导体装置的第一衬底，其中所述第一半导体装置至少局部地由多个第一虚拟垫环绕；提供上面形成有第二半导体装置的第二衬底，其中所述第二半导体装置至少局部地由多个第二虚拟垫环绕；将所述第一虚拟垫各自的顶表面粗糙化；将所述第二虚拟垫各自的顶表面粗糙化；翻转所述第二衬底，并将所述第一半导体装置与所述第二半导体装置对准；以及通过使所述第一虚拟垫与所述第二虚拟垫接触来将所述第一衬底与所述第二衬底耦合。
根据本发明的一些实施例，所述第一半导体装置包括微机电系统(MEMS)装置。
根据本发明的一些实施例，所述第二半导体装置包括互补金属氧化物半导体(CMOS)电路。
以上内容概述了若干实施例的特征以使所属领域中的普通技术人员可更好地理解本发明的各方面。所属领域中的技术人员应了解，他们可易于使用本发明作为基础来设计或修改其他工艺及结构以施行本文所介绍实施例的相同目的及/或实现本文所介绍实施例的相同优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本发明的精神及范围，且在不背离本发明的精神及范围的条件下，他们可对本文作出各种改变、替代及变更。

Claims (20)

1.一种封装的形成方法，其特征在于，包括：
提供上面形成有多个第一半导体装置的第一衬底；
提供上面形成有多个第二半导体装置的第二衬底；
将由所述第一衬底向外延伸的第一虚拟垫的顶表面粗糙化，其中所述第一虚拟垫被形成为在所述多个第一半导体装置周围的环形构形；
将由所述第二衬底向外延伸的第二虚拟垫的顶表面粗糙化，其中所述第二虚拟垫被形成为在所述多个第二半导体装置周围的环形构形；
提供由所述第一衬底向外延伸的第一结合垫，所述第一结合垫被所述第一虚拟垫环绕；
提供由所述第二衬底向外延伸的第二结合垫，所述第二结合垫被所述第二虚拟垫环绕，其中所述第一结合垫及所述第二结合垫被定位成当所述第一衬底与所述第二衬底彼此耦合时能彼此结合；
通过使所述第一虚拟垫与所述第二虚拟垫的粗糙的所述顶表面彼此接触以限制所述第一衬底与所述第二衬底之间的横向移位来将所述第一衬底与所述第二衬底耦合，
其中所述第一衬底及所述第二衬底的所述第一虚拟垫与所述第二虚拟垫的所述顶表面中的每一者包括多个峰与谷；以及
在所述第二衬底的顶表面的边缘周围设置金属板，用于防止在所述第一衬底及所述第二衬底耦合之后产生于所述第一衬底及所述第二衬底之间的横向移位。
2.根据权利要求1所述的形成方法，其特征在于，所述第一半导体装置包括微机电系统装置。
3.根据权利要求1所述的形成方法，其特征在于，所述第二半导体装置包括互补金属氧化物半导体电路。
4.根据权利要求1所述的形成方法，其特征在于，在将所述第一衬底与所述第二衬底耦合之前，所述方法进一步包括：翻转所述第二衬底，并将所述第一半导体装置与所述第二半导体装置对准。
5.根据权利要求1所述的形成方法，其特征在于，所述第一衬底的所述第一虚拟垫设置在所述第一衬底上其中不存在所述多个第一半导体装置的非有源区中。
6.根据权利要求1所述的形成方法，其特征在于，所述第二衬底的所述第二虚拟垫设置在所述第二衬底上其中不存在所述多个第二半导体装置的非有源区中。
7.根据权利要求1所述的形成方法，其特征在于，所述将所述第一衬底与所述第二衬底耦合进一步包括：在高温下将所述第一结合垫及所述第二结合垫彼此结合。
8.根据权利要求7所述的形成方法，其特征在于，进一步包括：在将所述第一结合垫及所述第二结合垫结合之前，在所述第一衬底的所述第一结合垫的顶表面上形成共熔层。
9.一种封装的形成方法，其特征在于，包括：
提供上面形成有多个第一半导体装置的第一衬底，其中所述多个第一半导体装置至少部分地被多个第一虚拟垫环绕，所述多个第一虚拟垫被排列为在所述多个第一半导体装置周围的环形构形；
提供上面形成有多个第二半导体装置的第二衬底，其中所述多个第二半导体装置至少部分地被多个第二虚拟垫环绕，所述多个第二虚拟垫被排列为在所述多个第二半导体装置周围的环形构形；
将所述多个第一虚拟垫中的每一者的顶表面粗糙化；
将所述多个第二虚拟垫中的每一者的顶表面粗糙化；
提供由所述第一衬底向外延伸的第一结合垫，所述第一结合垫至少部分地被所述多个第一虚拟垫环绕；
提供由所述第二衬底向外延伸的第二结合垫，所述第二结合垫至少部分地被所述多个第二虚拟垫环绕，其中所述第一结合垫及所述第二结合垫被定位成当所述第一衬底与所述第二衬底彼此耦合时能彼此结合；
通过使所述多个第一虚拟垫与所述多个第二虚拟垫各自的顶表面彼此接触以限制所述第一衬底与所述第二衬底之间的横向移位来将所述第一衬底与所述第二衬底耦合，其中所述多个第一虚拟垫及所述多个第二虚拟垫的所述顶表面中的每一个包括多个峰与谷；以及
在所述第二衬底的顶表面的边缘周围设置金属板，用于防止在所述第一衬底及所述第二衬底耦合之后产生于所述第一衬底及所述第二衬底之间的横向移位。
10.根据权利要求9所述的形成方法，其特征在于，在将所述第一衬底与所述第二衬底耦合之前，所述方法进一步包括：翻转所述第二衬底，并将所述第一半导体装置与所述第二半导体装置对准。
11.根据权利要求9所述的形成方法，其特征在于，所述第一半导体装置包括微机电系统装置。
12.根据权利要求9所述的形成方法，其特征在于，所述第二半导体装置包括互补金属氧化物半导体电路。
13.根据权利要求9所述的形成方法，其特征在于，所述第一虚拟垫设置在所述第一衬底上其中不存在所述第一半导体装置的非有源区中，且所述第二虚拟垫设置在所述第二衬底上其中不存在所述第二半导体装置的非有源区中。
14.根据权利要求9所述的形成方法，其特征在于，所述将所述第一衬底与所述第二衬底耦合进一步包括：在高温下将所述第一结合垫及所述第二结合垫彼此结合。
15.根据权利要求14所述的形成方法，其特征在于，进一步包括：在将所述第一结合垫及所述第二结合垫结合之前，在所述第一衬底的所述第一结合垫的顶表面上形成共熔层。
16.一种封装的形成方法，其特征在于，包括：
提供上面形成有第一半导体装置的第一衬底，其中所述第一半导体装置至少部分地被多个第一虚拟垫环绕；
提供上面形成有第二半导体装置的第二衬底，其中所述第二半导体装置至少部分地被多个第二虚拟垫环绕；
将所述第一虚拟垫各自的顶表面粗糙化；
将所述第二虚拟垫各自的顶表面粗糙化；
翻转所述第二衬底，并将所述第一半导体装置与所述第二半导体装置对准；
提供由所述第一衬底向外延伸的第一结合垫，所述第一结合垫至少部分地被所述多个第一虚拟垫环绕；
提供由所述第二衬底向外延伸的第二结合垫，所述第二结合垫至少部分地被所述多个第二虚拟垫环绕，其中所述第一结合垫及所述第二结合垫被定位成当所述第一衬底与所述第二衬底彼此耦合时能彼此结合；
通过使所述第一虚拟垫与所述第二虚拟垫各自的粗糙的顶表面彼此接触以限制所述第一衬底与所述第二衬底之间的横向移位来将所述第一衬底与所述第二衬底耦合；以及
在所述第二衬底的顶表面的边缘周围设置金属板，用于防止在所述第一衬底及所述第二衬底耦合之后产生于所述第一衬底及所述第二衬底之间的横向移位。
17.根据权利要求16所述的形成方法，其特征在于，所述第一半导体装置包括微机电系统装置。
18.根据权利要求16所述的形成方法，其特征在于，所述第二半导体装置包括互补金属氧化物半导体电路。
19.根据权利要求16所述的形成方法，其特征在于，所述将所述第一衬底与所述第二衬底耦合进一步包括：在高温下将所述第一结合垫及所述第二结合垫彼此结合。
20.根据权利要求19所述的形成方法，其特征在于，进一步包括：在将所述第一结合垫及所述第二结合垫结合之前，在所述第一衬底的所述第一结合垫的顶表面上形成共熔层。
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