TWI708735B - 封裝的形成方法 - Google Patents

封裝的形成方法 Download PDF

Info

Publication number
TWI708735B
TWI708735B TW106143648A TW106143648A TWI708735B TW I708735 B TWI708735 B TW I708735B TW 106143648 A TW106143648 A TW 106143648A TW 106143648 A TW106143648 A TW 106143648A TW I708735 B TWI708735 B TW I708735B
Authority
TW
Taiwan
Prior art keywords
substrate
pad
virtual
dummy
bonding pad
Prior art date
Application number
TW106143648A
Other languages
English (en)
Other versions
TW201825383A (zh
Inventor
陳禹睿
王乙翕
李仁鐸
劉人豪
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201825383A publication Critical patent/TW201825383A/zh
Application granted granted Critical
Publication of TWI708735B publication Critical patent/TWI708735B/zh

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/007—Interconnections between the MEMS and external electrical signals
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C3/00—Assembling of devices or systems from individually processed components
    • B81C3/001—Bonding of two components
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
    • B81C1/00238—Joining a substrate with an electronic processing unit and a substrate with a micromechanical structure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0006—Interconnects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/0077—Other packages not provided for in groups B81B7/0035 - B81B7/0074
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/02—Microstructural systems; Auxiliary parts of microstructural devices or systems containing distinct electrical or optical devices of particular relevance for their function, e.g. microelectro-mechanical systems [MEMS]
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00269—Bonding of solid lids or wafers to the substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C3/00—Assembling of devices or systems from individually processed components
    • B81C3/002—Aligning microparts
    • B81C3/005—Passive alignment, i.e. without a detection of the position of the elements or using only structural arrangements or thermodynamic forces
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C3/00—Assembling of devices or systems from individually processed components
    • B81C3/008—Aspects related to assembling from individually processed components, not covered by groups B81C3/001 - B81C3/002
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/01—Packaging MEMS
    • B81C2203/0172—Seals
    • B81C2203/019—Seals characterised by the material or arrangement of seals between parts
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/05—Aligning components to be assembled
    • B81C2203/052—Passive alignment, i.e. using only structural arrangements or thermodynamic forces without an internal or external apparatus
    • B81C2203/054—Passive alignment, i.e. using only structural arrangements or thermodynamic forces without an internal or external apparatus using structural alignment aids, e.g. spacers, interposers, male/female parts, rods or balls
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
    • B81C2203/0707—Monolithic integration, i.e. the electronic processing unit is formed on or in the same substrate as the micromechanical structure
    • B81C2203/0735—Post-CMOS, i.e. forming the micromechanical structure after the CMOS circuit
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
    • B81C2203/0707—Monolithic integration, i.e. the electronic processing unit is formed on or in the same substrate as the micromechanical structure
    • B81C2203/075—Monolithic integration, i.e. the electronic processing unit is formed on or in the same substrate as the micromechanical structure the electronic processing unit being integrated into an element of the micromechanical structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Micromachines (AREA)

Abstract

一種封裝的形成方法包括：提供上面形成有多個第一半導體裝置的第一基底；提供上面形成有多個第二半導體裝置的第二基底；以及經由使所述第一基底及所述第二基底各自的虛擬墊接觸來將所述第一基底與所述第二基底耦合，其中所述第一基底的所述虛擬墊及所述第二基底的所述虛擬墊中的至少一者包括多個峰與谷。

Description

封裝的形成方法
本發明實施例是有關於一種封裝的形成方法。
微機電系統（micro-electro-mechanical system，MEMS）裝置（例如加速計、壓力感測器及陀螺儀）在現代的許多電子裝置中已得到廣泛使用。舉例來說，微機電系統加速計常見於汽車中（例如，安全氣囊展開系統中）、平板電腦中、或智慧型手機中。對於許多應用，微機電系統裝置被電連接到專用積體電路（application-specific integrated circuit，ASIC），以形成完整的微機電系統。
本發明實施例的一種封裝的形成方法包括：提供上面形成有多個第一半導體裝置的第一基底；提供上面形成有多個第二半導體裝置的第二基底；以及經由使所述第一基底及所述第二基底各自的虛擬墊接觸來將所述第一基底與所述第二基底耦合，其中所述第一基底的所述虛擬墊及所述第二基底的所述虛擬墊中的至少一者包括多個峰與谷。
本發明提供用於實作本發明的不同特徵的許多不同的實施例或實例。以下闡述元件及構造的具體實例以簡化本發明。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有額外特徵、從而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用符號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...下方（beneath）”、“在...下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所說明的一個元件或特徵與另一（些）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或其他取向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
傳統上，混合式集成技術（hybrid integration technique）使用多個板外（off-board）導線來將微機電系統（MEMS）裝置耦合到互補金屬氧化物半導體（CMOS）電路。本文中所使用的“板外”導線是指原先在製作微機電系統裝置或互補金屬氧化物半導體電路時未形成的導線。多年來，已積極地探索出一種使用板上結合墊的單片式集成技術（monolithic integration technique），以解決傳統混合式集成技術的各種問題，例如高組裝與封裝成本。一般來說，單片式耦合通常使用在基底/晶圓的頂表面上形成的結合墊，所述頂表面上分別形成有微機電系統裝置及互補金屬氧化物半導體電路。在微機電系統裝置被結合到互補金屬氧化物半導體電路（即，各自的晶圓彼此耦合）之後，各自的結合墊可被密封。更具體來說，這些被密封的結合墊也作為環繞微機電系統裝置的及/或互補金屬氧化物半導體電路的主動裝置的保護環，以將主動裝置與周圍環境氣密性地隔離並保護主動裝置免受不良污染（例如，微粒、空氣、電磁場等）。一般來說，結合製程是在腔室中在高溫下執行，以將相應的結合墊退火，從而形成環繞並保護主動裝置的“密封式”保護環。舉例來說，通常使用共熔結合技術來執行結合製程，以下將更詳細地對此進行論述。然而，由於各種製程變動（例如，上面分別形成有微機電系統裝置及互補金屬氧化物半導體電路的晶圓的不同熱膨脹性），微機電系統裝置或互補金屬氧化物半導體電路可出現一種或多種問題，例如，晶圓的橫向移位。晶圓的此種橫向移位可不利地影響微機電系統裝置的及/或互補金屬氧化物半導體電路的本應受到密封式保護環保護的主動裝置的良率及/或性能。
本發明實施例提供一種微機電系統封裝及一種形成此種微機電系統封裝的相關聯方法，所述微機電系統封裝包括上面形成有微機電系統裝置的第一晶圓及上面形成有互補金屬氧化物半導體電路的第二晶圓，其中所述第一晶圓及所述第二晶圓中的每一者至少包括各自的結合墊及各自的虛擬墊，所述虛擬墊具有粗糙化頂表面。在一些實施例中，每一粗糙化頂表面包括由峰與谷形成的群組，其中所述由峰與谷形成的群組彼此耦合且包括不規則的高度分佈。在一些實施例中，所述虛擬墊被形成為環繞各自晶圓的邊緣的環狀結構。在一些實施例中，所述虛擬墊可被形成為連續或不連續環狀結構，以下將參照圖4詳細地對此進行論述。經由利用此種環繞各自晶圓的具有粗糙化頂表面的環狀結構，可實質上增加第一晶圓與第二晶圓之間的橫向摩擦力。因此，當在高溫下將第一晶圓的結合墊與第二晶圓的結合墊耦合以形成所公開的微機電系統封裝時，各虛擬墊之間的橫向摩擦力的增加可有利地消除關於橫向移位的問題或可實質上減輕所述問題。在一些實施例中，可在各結合墊被密封之前在虛擬墊上選擇性地形成粗糙化頂表面。因此，微機電系統裝置的及互補金屬氧化物半導體電路的主動裝置可保持完整無損。除有利地限制橫向移位外，所公開的方法也能簡單地併入到現有半導體製造製程中，且與其他微機電系統材料（例如，塊狀矽）相容。
圖1A及圖1B分別說明根據各種實施例，在用以形成微機電系統封裝的結合製程的特定階段處第一晶圓102及第二晶圓104的俯視圖及剖視圖。如圖所示，第一晶圓102上形成有至少一個微機電系統裝置142，且第二晶圓104上形成有至少一個互補金屬氧化物半導體電路144。如以上所提及，在第一晶圓102與第二晶圓104被耦合之後，便形成至少一個微機電系統封裝。
首先參照圖1A所說明的實施例，在此種特定階段期間，將第二晶圓104牢固地放置在結合卡盤120上，以便可將第一晶圓102調整（移動）成與第二晶圓104對準。在一些實施例中，可經由使用耦合到結合卡盤120的真空裝置（圖中未示出）將第二晶圓104固定到結合卡盤120，所述真空裝置在第二晶圓104的背側（圖1B中的背側104B）上提供抽吸力。此外，在一些實施例中，在執行將第一晶圓102與第二晶圓104對準之前，可在第二晶圓104的頂表面（圖1B中的頂表面104T）的邊緣周圍設置一個或多個金屬板124。在非限制性實例中，此種金屬板124用於防止在第一晶圓102與第二晶圓104之間出現可能由機械及/或環境因素（例如，振動、壓力變化等）引起的橫向移位。因此，第一晶圓102被調整成與第二晶圓104對準並被放置在第二晶圓104上方，第一晶圓102與第二晶圓104之間設置有金屬板124，如圖1B的剖視圖中所示。在一些實施例中，在將第一晶圓102與第二晶圓104對準並放置在第二晶圓104上方（經由金屬板124）之後，將耦合到結合卡盤120的一個或多個夾具122放置在晶圓102的背側（圖1B中的背側102B）上，以進一步將第一晶圓102、第二晶圓104及金屬板124彼此穩固地耦合在一起。在一些實施例中，夾具122被配置成提供垂直向下力，以經由金屬板124將第一晶圓102與第二晶圓104夾持（擠壓）在一起。
根據本發明的一些實施例，雖然第一晶圓102包括微機電系統裝置（例如，微機電系統裝置142）且第二晶圓104包括互補金屬氧化物半導體電路（例如，互補金屬氧化物半導體電路144），但在其他實施例中，在仍處於本發明的範圍內的同時，第一晶圓102及第二晶圓104可各自包括各種裝置/電路中的任一者。在以下對本發明實施例的論述中，在晶圓102的頂表面（即，圖1B中的頂表面102T）上形成有至少一個微機電系統裝置（例如，微機電系統裝置142），且在晶圓104的頂表面（即，圖1B中的頂表面104T）上形成有至少一個互補金屬氧化物半導體電路（例如，互補金屬氧化物半導體電路144）。並且，頂表面102T向下面朝頂表面104T，如圖1B中所示。
更具體來說，在一些實施例中，晶圓102包括主動微機電系統裝置區142A及虛擬圖案區142D，且晶圓104包括主動互補金屬氧化物半導體裝置區144A及虛擬圖案區144D。應注意，微機電系統裝置142可包括設置在主動微機電系統裝置區142A中的一個或多個主動微機電系統元件（例如，質量彈簧、機械振動器、機械繼電器等）。類似地，互補金屬氧化物半導體電路144可包括位於主動互補金屬氧化物半導體裝置區144A中的一個或多個主動互補金屬氧化物半導體元件（例如，通道、鰭式通道、凹陷式汲極/源極區、閘極、閘極氧化物等），且所述主動互補金屬氧化物半導體元件中的每一者可包括一個或多個電觸點148或者可與一個或多個電觸點148耦合。因此，在一些實施例中，晶圓102的虛擬圖案區142D與主動微機電系統裝置區142A可彼此分隔開。更具體來說，在一些實施例中，虛擬圖案區142D設置在晶圓102的相應邊緣周圍，且虛擬圖案區144D設置在晶圓104的相應邊緣周圍。換種說法，虛擬圖案區142D及144D分別形成於在晶圓102及104的邊緣周圍的晶粒中，所述晶粒通常被稱為“醜陋晶粒（ugly die）”，且主動微機電系統裝置區142A/主動互補金屬氧化物半導體裝置區144A分別形成在距晶圓102及104的邊緣相對更遠的晶粒中。在一些實施例中，此種醜陋晶粒可不包括任何主動微機電系統元件/主動互補金屬氧化物半導體元件，且可在對晶圓102與104進行結合製程之後被單體化及設置。
因此，為便於說明，經由分離線103-1及103-2將虛擬圖案區142D與主動微機電系統裝置區142A彼此分隔開，如圖所示。類似地，將虛擬圖案區144D與主動互補金屬氧化物半導體裝置區144A彼此分隔開，這相應地由分離線103-3及103-4示出。在一些實施例中，晶圓102的虛擬圖案區142D與主動微機電系統裝置區142A可彼此相鄰；且晶圓104的虛擬圖案區144D與主動互補金屬氧化物半導體裝置區144A可彼此相鄰。
如上所述，在一些實施例中，第一晶圓102及第二晶圓104中的每一者包括被配置成將微機電系統裝置142及互補金屬氧化物半導體電路144中的每一者結合在一起的結合墊。如圖1B中所示，在第一晶圓102上形成的微機電系統裝置142包括設置在微機電系統裝置142的頂表面142T上的一個或多個結合墊143，頂表面142T面對互補金屬氧化物半導體電路144的頂表面。在一些實施例中，此種結合墊143可被配置成突出超過微機電系統裝置142的頂表面142T。在一些實施例中，可在結合墊143中的每一者的頂表面上形成便於進行共熔結合的共熔層143’，以下將更詳細地對此進行論述。
除可在主動微機電系統裝置區142A或虛擬圖案區142D中形成的結合墊143以外，晶圓102還包括在虛擬圖案區142D中形成的一個或多個虛擬微機電系統墊143D。在一些實施例中，虛擬微機電系統墊143D中的每一者也被配置成突出超過微機電系統裝置142的頂表面142T，且具有與結合墊143實質上類似的高度。如圖1B中所示，虛擬微機電系統墊143D中的每一者具有粗糙化頂表面143D’。當與晶圓104的對應粗糙化頂表面接觸時（例如，在接合製程期間），此種粗糙化頂表面143D’提供實質上增加的橫向摩擦力，以下將進一步對此進行論述。此外，在一些實施例中，如圖1A及圖1B兩者中所示，此種虛擬微機電系統墊143D位於在第一晶圓102的邊緣周圍的晶粒（例如，以上所提及的邊緣晶粒）上且位於其中受到夾具122擠壓的位置下方。因此，例如，在接合製程期間，當夾具122將第一晶圓102與第二晶圓104擠壓在一起時，虛擬微機電系統墊143D及其粗糙化頂表面143D’可從夾具122直接接收垂直向下力，以確保粗糙化頂表面143D’接觸晶圓104的對應粗糙化頂表面（以下將對其進行論述）。
在一些實施例中，在第二晶圓104上形成的互補金屬氧化物半導體電路144包括設置在主動互補金屬氧化物半導體裝置區144A中的一個或多個結合墊147。在一些實施例中，結合墊147與電觸點148實質上類似，只不過結合墊147可不電連接到主動互補金屬氧化物半導體元件。如圖1B所說明的實施例中所示，電觸點148及結合墊147兩者各自被形成為鈍化層145（例如，氮化矽（Si3 N4 ）層）內的凹陷區，以下將更詳細地對此進行說明。此外，鈍化層145的一部分（例如，於下文中被稱為“虛擬互補金屬氧化物半導體墊145D”的部分）具有粗糙化頂表面145D’。在一些實施例中，此種虛擬互補金屬氧化物半導體墊145D位於在晶圓104的邊緣周圍的晶粒中，從而形成環形狀，如圖1A中所示，且粗糙化頂表面145D’被配置成在第一晶圓102與第二晶圓104彼此接觸時（例如，在結合製程中）與粗糙化頂表面143D’接觸以形成介面。在一些實施例中，相接觸的粗糙化頂表面143D’及145D’可有利地限制第一晶圓102與第二晶圓104之間的橫向移位，尤其在通常是在高溫下執行的結合製程期間。如以下將參照圖1D更詳細地論述，此種介面可包括由各粗糙化頂表面143D’及145D’的峰與谷組成的群組的至少一部分。
雖然在圖1A及圖1B所說明的實施例中，晶圓102的虛擬微機電系統墊143D及晶圓104的虛擬互補金屬氧化物半導體墊145D各自被示出為連續環，但虛擬微機電系統墊143D及虛擬互補金屬氧化物半導體墊145D可分別各自被形成為各種形狀/圖案中的任一者及/或被形成在晶圓102及104上的各種位置中的任一者中。以下將參照圖4更詳細地論述虛擬微機電系統墊143D的及虛擬互補金屬氧化物半導體墊145D的一些替代實施例。
圖1C說明根據各種實施例，圖1B所示粗糙化頂表面143D’及145D’的被放大部分的剖視圖。在一些實施例中，粗糙化頂表面143D’及145D’具有實質上類似的形態。因此，為簡潔起見，只有晶圓104的粗糙化頂表面145D’被用符號標示出，以便於進行論述。如圖所示，粗糙化頂表面145D’包括由峰（例如，峰160）與谷（例如，谷170）組成的群組，其中峰及谷中的每一者彼此耦合。在一些實施例中，當第一晶圓102與第二晶圓104彼此實質上相鄰、從而使兩個粗糙化頂表面143D’與145D’接觸時，各自的一系列峰與谷可增加兩個粗糙化頂表面143D’與145D’之間的橫向摩擦力。圖1D說明當兩個粗糙化頂表面143D’與145D’彼此接觸時的示例性實施例。更具體來說，當接觸時，會形成介面180。介面180包括相接觸的以下兩者：由表面143D’的峰與谷形成的群組的至少一部分、以及由表面145D’的峰與谷形成的群組的至少一部分。表面143D’及145D’的相接觸的峰與谷或相接觸的谷與峰分別有利地增加第一晶圓102與第二晶圓104之間的橫向摩擦力。因此，甚至在高溫下執行的結合製程期間，也可避免橫向移位問題，這又提高形成微機電系統封裝（例如，由微機電系統裝置142及互補金屬氧化物半導體電路144構成的微機電系統封裝）的良率。
再次參照圖1C，在一些實施例中，粗糙化頂表面145D’具有範圍為約10奈米（nanometer，nm）至約80 nm、優選地大於約40 nm的均方根（root mean square，RMS）表面粗糙度。均方根表面粗糙度是作為所測得的表面微觀峰與谷的均方根來加以計算，如由以下公式所提供：
Figure 02_image001
； 其中Rq 是粗糙化頂表面145D’的均方根表面粗糙度，yi 是從平均表面165至n 個資料點中的每一者的垂直距離，所述n 個資料點可在平均表面165上以規則間隔而隔開。
圖2說明根據各種實施例，形成微機電系統封裝300的方法200的示例性流程圖。方法200僅為實例，而並非旨在限制本發明。根據額外實施例，可在方法200之前、期間及之後提供額外操作，且可替換、消除或挪動某些操作。以下結合圖3A至圖3I來闡述方法200，圖3A至圖3I以剖視圖說明在各種製作階段處微機電系統封裝300的一部分。由於微機電系統封裝300包括圖1A至圖1D所示元件的一部分，因而所述符號中的某些符號也在以下對圖2及圖3A至圖3I的論述中使用。如以上所提及，在一些實施例中，晶圓102的虛擬圖案區142D與主動微機電系統裝置區142A可彼此分隔開；且晶圓104的虛擬圖案區144D與主動互補金屬氧化物半導體裝置區144A可彼此分隔開。因此，以下對圖3A至圖3I的論述將視情況使用以上所提及的分離線103-1至103-4中的至少某些分離線。
方法200以操作202開始，根據各種實施例，在操作202中，提供第一晶圓（例如，第一晶圓102），所述第一晶圓包括形成在其上的微機電系統裝置（例如，微機電系統裝置142）（圖3A）。在一些實施例中，第一晶圓102可包括塊狀半導體基底，所述塊狀半導體基底包含例如矽、鍺、碳化矽、III族元素及V族元素中的一者或多者。在其他實施例中，例如，第一晶圓102包括絕緣體上半導體（semiconductor-on-insulator，SOI）基底，例如絕緣體上矽（silicon-on-insulator）基底或絕緣體上多晶矽（polysilicon-on-insulator，POI）基底。
如以上參照圖1B所述，微機電系統裝置142包括設置在主動微機電系統裝置區142A中的一個或多個主動微機電系統元件（例如，質量彈簧、機械振動器、機械繼電器等）及一個或多個結合墊143。並且，在虛擬圖案區142D中設置有環繞所述主動微機電系統元件的虛擬微機電系統墊143D。雖然在圖3A（及以下各圖）所說明的實施例中未示出，但應注意，在仍處於本發明的範圍內的同時，在虛擬圖案區142D中也可形成有結合墊143。更具體來說，在一些實施例中，結合墊143及虛擬微機電系統墊143D各自被配置成從微機電系統裝置142的頂表面142T突出。在一些實施例中，結合墊143具有約10微米（micron，µm）至約50 µm的高度143h及約30 µm至約120 µm的寬度143w，其中虛擬微機電系統墊143D具有與結合墊143實質上類似的高度143h及寬度143w尺寸。在一些實施例中，微機電系統裝置142（包括主動微機電系統元件、結合墊143及虛擬微機電系統墊143D在內）是由矽形成，然而，在仍處於本發明的範圍內的同時，可使用各種材料中的任一者（例如，金屬材料、其他半導體材料等）。
方法200繼續進行到操作204，根據各種實施例，在操作204中，辨識晶圓102的虛擬微機電系統墊143D（圖3B）。如圖3B中所示，邊界142M界定其中形成虛擬微機電系統墊143D的位置。在一些實施例中，在操作204期間，在頂表面142T的由邊界142M界定的一部分之上設置光阻層302。此外，此種光阻層302用於覆蓋主動微機電系統裝置區142A中的主動微機電系統元件及主動微機電系統裝置區142A中的結合墊143。因此，光阻層302可使頂表面142T的其中未設置主動微機電系統元件的剩餘部分（即，虛擬圖案區142D）被暴露在進一步的製程中。在一些實施例中，可經由以下製程步驟中的一者或多者來形成光阻層302：在頂表面142T之上形成光阻層；基於邊界142M，對光阻層執行一種或多種圖案化製程（例如，微影製程）；執行一種或多種圖案化製程以界定光阻層302，如圖所示。
方法200繼續進行到操作206，根據各種實施例，在操作206中，經由製程305來蝕刻頂表面142T的所述剩餘部分（圖3C）。因此，形成虛擬微機電系統墊143D上具有一系列峰與谷（圖1C）的粗糙化頂表面143D’。在一些實施例中，在執行蝕刻製程305之後，移除光阻層302。在一些實施例中，製程305可包括乾蝕刻製程及/或濕蝕刻製程。乾蝕刻製程可包括使用電漿輔助蝕刻（例如，反應性離子蝕刻）。更具體來說，在一些實施例中，此種電漿輔助蝕刻可使用以下氣態源中的一者或多者：氯氣（chlorine，Cl2 ）、二氯二氟甲烷（dichlorodifluoromethane，CCl2 F2 ）、四氟化碳（tetrafluoromethane，CF4 ）、六氟化硫（sulfur hexafluoride，SF6 ）及三氟化氮（nitrogen trifluoride，NF3 ）。濕蝕刻製程可包括使用以下濕蝕刻劑中的一者或多者：（HNO3 + H2 O + HF）及（KOH + H2 O + IPA），其中HNO3 是指硝酸，H2 O是指水，HF是指氟化氫，KOH是指氫氧化鉀，且IPA是指異丙醇。
接下來，方法200繼續進行到操作208，在操作208中，在結合墊143的頂表面上形成共熔層304，如在圖3D的示例性實施例中所示。共熔層304可包含半導體材料，例如鍺（Ge）、矽（Si）、矽鍺（SiGe）等。在一些實施例中，此種共熔層304是在被配置成將第一晶圓102結合到另一晶圓（例如，晶圓104）的共熔結合製程中使用，以下將更詳細地對此進行論述。此外，對於此實施例，共熔層304具有約400 nm的厚度。在一些實施例中，可經由以下製程步驟中的至少一者來形成共熔層304：經由各種沉積方法（例如，化學氣相沉積（chemical vapor deposition，CVD）、原子層沉積（atomic layer deposition，ALD）、低壓化學氣相沉積（low pressure chemical vapor deposition，LPCVD）、金屬有機化學氣相沉積（metal organic chemical vapor deposition，MOCVD）等）中的任一者在頂表面142T之上形成虛擬共熔層，以疊蓋結合墊143的頂表面及粗糙化頂表面143D’；執行一種或多種圖案化製程，以僅留下形成在結合墊143的頂表面上的共熔層304。
方法200繼續進行到操作210，根據各種實施例，在操作210中，提供第二晶圓（例如，晶圓104），所述第二晶圓包括形成在其上的互補金屬氧化物半導體電路（例如，互補金屬氧化物半導體電路144）（圖3E）。在一些實施例中，第二晶圓104可包括塊狀半導體基底，所述塊狀半導體基底包含例如矽、鍺、碳化矽、III族元素及V族元素中的一者或多者。在其他實施例中，例如，第二晶圓104包括絕緣體上半導體（SOI）基底，例如絕緣體上矽基底或絕緣體上多晶矽（POI）基底。
如以上參照圖1B所述，互補金屬氧化物半導體電路144包括設置在主動互補金屬氧化物半導體裝置區144A中的一個或多個主動互補金屬氧化物半導體元件（例如，通道、鰭式通道、凹陷式汲極/源極區、閘極、閘極氧化物等）。此外，互補金屬氧化物半導體電路144包括形成在其上的鈍化層145，其中在主動互補金屬氧化物半導體裝置區144A及虛擬圖案區144D中分別暴露出一個或多個電觸點148及結合墊147。在一些實施例中，所述一個或多個電觸點148可各自耦合到主動互補金屬氧化物半導體裝置區144A中的一個或多個主動互補金屬氧化物半導體元件。
雖然在圖3E及其他各圖（例如，圖1B等）所說明的實施例中，互補金屬氧化物半導體電路144被示出為由鈍化層145疊蓋但暴露出電觸點148及結合墊147的單個層，但所屬領域中的普通技術人員應理解，互補金屬氧化物半導體電路144可包括彼此垂直疊蓋的多個層。舉例來說，互補金屬氧化物半導體電路144可包括其中形成有至少一個電晶體（即，通道、源極區、汲極區、閘極氧化物、閘極電極）的多個第一層。更具體來說，根據一些實施例，此種電晶體形成在主動互補金屬氧化物半導體裝置區144A中。在所述多個第一層上方，互補金屬氧化物半導體電路144可包括多個第二層，其中所述多個第二層中的某些層可形成為被配置成經由多個層重分配電訊號的重佈線層（redistribution layer，RDL），且所述多個第二層中的某些層可形成為被配置成在兩個相鄰層之間提供隔離的層間介電（inter-layer dielectric，ILD）層。為清晰起見，未在本發明的圖中示出此種額外層。
在一些實施例中，在操作210之前，電觸點148及結合墊147被形成為互補金屬氧化物半導體電路144的頂部金屬層的一部分，且鈍化層145被形成以疊蓋所述頂部金屬層。也就是說，電觸點148及結合墊147被鈍化層145覆蓋。因此，在操作210期間，可經由以下製程步驟中的一者或多者來提供互補金屬氧化物半導體電路144：在鈍化層145之上形成光阻層，以對電觸點148及結合墊147進行定位；執行一種或多種圖案化製程（例如，微影製程），以將光阻層圖案化；執行一種或多種蝕刻製程，以在光阻層中形成多個開口，從而暴露出鈍化層145的各自與電觸點或結合墊各自的位置對應的某些部分；執行至少一種蝕刻製程以蝕刻鈍化層145的被暴露出的部分，從而暴露出下方的電觸點或結合墊；從鈍化層145移除被圖案化的光阻層。
此外，對於操作210的此種實施例，電觸點148及結合墊147可由以下材料中的至少一者形成：鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、金（Au）、鎳（Ni）、錫（Sn）、或另一金屬。並且，鈍化層145可由以下材料中的至少一者形成：氮化矽（Si3 N4 ）、氧化矽（SiO2 ）或另一矽系材料。
方法200繼續進行到操作212，根據各種實施例，在操作212中，辨識虛擬互補金屬氧化物半導體墊145D（圖3F）。一般來說，操作212與其中辨識虛擬微機電系統墊143D的操作204實質上類似。現在參照圖3F，邊界145M界定主動互補金屬氧化物半導體裝置區144A的基底面（real estate），即，具有及/或可形成虛擬互補金屬氧化物半導體墊145D的位置處。此外，對於操作212的實施例，在頂表面145T的由邊界145M界定的一部分之上設置光阻層306。此種光阻層306用於疊蓋並保護主動互補金屬氧化物半導體元件的電觸點148及形成在主動互補金屬氧化物半導體裝置區144A中的結合墊147。因此，光阻層306可使頂表面145T的剩餘部分（即，虛擬互補金屬氧化物半導體墊145D）被暴露在進一步的製程中。在一些實施例中，可經由以下製程步驟中的一者或多者來形成光阻層306：在頂表面145T之上形成光阻層；根據邊界145M，對光阻層執行一種或多種圖案化製程（例如，微影製程）；執行一種或多種微影顯影製程，以將光阻層306圖案化，如圖所示。
方法200繼續進行到操作214，根據各種實施例，在操作214中，經由製程307來蝕刻頂表面145T的所述剩餘部分，以形成粗糙化頂表面145D’（圖3G）。因此，形成具有一系列峰與谷（也在圖1C中示出）的粗糙化頂表面147’。隨後，移除光阻層306。在一些實施例中，製程307可包括乾蝕刻製程及/或濕蝕刻製程。乾蝕刻製程可包括使用電漿輔助蝕刻（例如，反應性離子蝕刻）。更具體來說，在其中鈍化層145包含SiO2 的實施例中，此種電漿輔助蝕刻可使用以下氣態源中的一者或多者：CF4 、SF6 及NF3 。並且，濕蝕刻製程可包括使用以下濕蝕刻劑中的一者或多者：HF（49%）及緩衝氧化物蝕刻劑（buffered oxide etch，BOE）。在其中鈍化層145包含Si3 N4 的實施例中，此種電漿輔助蝕刻可使用以下氣態源中的一者或多者：CF4 、SF6 及NF3 。並且，濕蝕刻製程可包括使用以下濕蝕刻劑中的一者或多者：HF（49%）及（H3 PO4 + H2 O），其中H3 PO4 是指磷酸。
方法200繼續進行到操作216，根據各種實施例，在操作216中，翻轉第一晶圓102，且接著將微機電系統裝置142與互補金屬氧化物半導體電路144對準（圖3H）。作為另一選擇，可翻轉第二晶圓104以與微機電系統裝置142對準。在操作216之前或與操作216同時地，在一些實施例中，如上所述，可將第二晶圓104放置並使用真空裝置固定在結合卡盤120上。此外，可在第二晶圓104的邊緣周圍與第二晶圓104的頂表面104T上放置一個或多個金屬板124。在第二晶圓104被固定到結合卡盤120之後，翻轉第一晶圓102以使結合墊143及粗糙化頂表面143D’向下面朝頂表面145T。隨後，在一些實施例中，可執行一種或多種對準製程，以將微機電系統裝置142與互補金屬氧化物半導體電路144對準。更具體來說，根據本發明的各種實施例，對準製程使微機電系統裝置142的結合墊143與互補金屬氧化物半導體電路144的結合墊147對準及/或使晶圓102的虛擬微機電系統墊143D與晶圓104的虛擬互補金屬氧化物半導體墊145D對準。因此，當第一晶圓102與第二晶圓104被設置成彼此實質上相鄰時，粗糙化頂表面143D’與145D’接觸。在一些實施例中，可在其中將執行結合製程的腔室內或外執行操作216，以下將更詳細地對此結合製程進行論述。
方法200繼續進行到操作218，根據各種實施例，在操作218中，將微機電系統裝置142結合到互補金屬氧化物半導體電路144（圖3I）。在操作216之後（即，在微機電系統裝置142與互補金屬氧化物半導體電路144對準之後），在一些實施例中，夾具122被配置成擠壓第一晶圓102的背側102B，從而提供向下力308以經由金屬板124將第一晶圓102與第二晶圓104擠壓在一起，以便確保第一晶圓102與第二晶圓104不相對於彼此滑離。在一些實施例中，可移除金屬板124。隨後，將第一晶圓102及第二晶圓104放置在腔室309中，以便能夠執行結合製程。在一些實施例中，使用共熔結合技術來執行結合製程。舉例來說，在其中共熔層304包含Ge且結合墊147包含Al的實施例中，在範圍為從約400℃至約450℃的退火溫度下形成Ge與Al之間的共熔結合，以在結合墊143與147之間形成密封式結合（結合墊143與147之間設置有共熔層304）。在經由形成密封式結合將微機電系統裝置142結合到互補金屬氧化物半導體電路144之後，便形成微機電系統封裝300，且接著，在一些實施例中，卸載夾具122，移除金屬板124，並從腔室309取出包括被結合的第一晶圓102及第二晶圓104的所形成微機電系統封裝300。在一些實施例中，可對可包括多個被結合的形成在各自晶粒上的微機電系統裝置142及互補金屬氧化物半導體電路144的微機電系統封裝300進行切割，以將這些晶粒彼此單體化。此外，這些晶粒中的每一者與包括虛擬微機電系統墊143D及虛擬互補金屬氧化物半導體墊145D的醜陋晶粒隔開且不同，這使每一被單體化的晶粒包括至少一個各自的微機電系統裝置（例如，微機電系統裝置142）及互補金屬氧化物半導體電路（例如，互補金屬氧化物半導體電路144），所述微機電系統裝置（例如，微機電系統裝置142）及互補金屬氧化物半導體電路（例如，互補金屬氧化物半導體電路144）是經由各自的結合墊（例如，結合墊143及147）而被結合。
綜上所述，在第一晶圓102與第二晶圓104被結合時，本發明的實施例使用分別形成在虛擬微機電系統墊143D及虛擬互補金屬氧化物半導體墊145D上的粗糙化頂表面143D’及145D’來增加第一晶圓102與第二晶圓104之間的橫向摩擦力。因此，即使在高溫下形成微機電系統封裝300（即，將各晶圓結合），晶圓102及104也不會出現橫向移位問題，如上所述。
圖4說明根據各種實施例，虛擬微機電系統墊143D及虛擬互補金屬氧化物半導體墊145D各自的多個替代構形。在以上對虛擬微機電系統墊143D及虛擬互補金屬氧化物半導體墊145D的論述中，虛擬微機電系統墊143D及虛擬互補金屬氧化物半導體墊145D中的每一者被形成為連續環狀結構（圖1A）。在本發明的一些其他實施例中，虛擬微機電系統墊143D/虛擬互補金屬氧化物半導體墊145D可被形成為由離散段形成的群組，所述離散段各自被定位成與各自晶圓的邊緣實質上相鄰。舉例來說，在所說明的實施例400中，虛擬微機電系統墊143D可包括由段402形成的群組，段402環繞晶圓102的邊緣，且虛擬互補金屬氧化物半導體墊145D仍被形成為連續環狀結構404。更具體來說，根據本發明的一些實施例，段402中的每一者的頂表面及連續環狀結構404的頂表面分別經由上述蝕刻方法被粗糙化，以在結合製程期間使第一晶圓102與第二晶圓104彼此相鄰時提供增加的橫向摩擦力。類似地，如另一所說明的實施例420中所示，虛擬微機電系統墊143D可被形成為連續環狀結構422，且虛擬互補金屬氧化物半導體墊145D可包括多個離散段424。如又一實施例440中所示，虛擬微機電系統墊及虛擬互補金屬氧化物半導體墊145D各自包括各自的由離散段442及444形成的群組，其中段442中的每一者的頂表面被粗糙化，且段442的此種粗糙化頂表面與對應段444的粗糙化頂表面接觸。
在實施例中，一種方法包括：提供上面形成有第一半導體裝置的第一基底；提供上面形成有第二半導體裝置的第二基底；以及經由使所述第一基底及所述第二基底各自的虛擬墊接觸來將所述第一基底與所述第二基底耦合，其中所述第一基底的所述虛擬墊及所述第二基底的所述虛擬墊中的至少一者包括多個峰與谷。
根據本發明的一些實施例，所述第一半導體裝置包括微機電系統（MEMS）裝置。
根據本發明的一些實施例，所述第二半導體裝置包括互補金屬氧化物半導體（CMOS）電路。
根據本發明的一些實施例，在將所述第一基底與所述第二基底耦合之前，所述方法進一步包括：在所述第一基底的所述虛擬墊的頂表面上形成多個第一峰與多個第一谷；在所述第二基底的所述虛擬墊的頂表面上形成多個第二峰與多個第二谷；以及翻轉所述第二基底，並將所述第一半導體裝置與所述第二半導體裝置對準。
根據本發明的一些實施例，所述第一基底的所述虛擬墊設置在所述第一基底上其中不存在所述第一半導體裝置的非主動區中。
根據本發明的一些實施例，所述第二基底的所述虛擬墊設置在所述第二基底上其中不存在所述第二半導體裝置的非主動區中。
根據本發明的一些實施例，所述第一基底的所述虛擬墊被形成為環形構形，以環繞所述第一半導體裝置的至少一部分。
根據本發明的一些實施例，所述第二基底的所述虛擬墊被形成為環形構形，以環繞所述第二半導體裝置的至少一部分。
根據本發明的一些實施例，所述將所述第一基底與所述第二基底耦合進一步包括：在高溫下將所述第一基底及所述第二基底各自的結合墊結合。
根據本發明的一些實施例，進一步包括：在將所述第一基底及所述第二基底各自的結合墊結合之前，在所述第一基底的所述結合墊的頂表面上形成共熔層。
在另一實施例中，一種方法包括：提供上面形成有第一半導體裝置的第一基底，其中所述第一半導體裝置由第一虛擬墊環繞；提供上面形成有第二半導體裝置的第二基底，其中所述第二半導體裝置由第二虛擬墊環繞；以及經由使所述第一虛擬墊與所述第二虛擬墊接觸來將所述第一基底與所述第二基底耦合，其中所述第一虛擬墊及所述第二虛擬墊中的至少一者包括多個峰與谷。
根據本發明的一些實施例，在將所述第一基底與所述第二基底耦合之前，所述方法進一步包括：在所述第一虛擬墊的頂表面上形成多個第一峰與多個第一谷；在所述第二虛擬墊的頂表面上形成多個第二峰與多個第二谷；以及翻轉所述第二基底，並將所述第一半導體裝置與所述第二半導體裝置對準。
根據本發明的一些實施例，所述第一半導體裝置包括微機電系統（MEMS）裝置。
根據本發明的一些實施例，所述第二半導體裝置包括互補金屬氧化物半導體（CMOS）電路。
根據本發明的一些實施例，所述第一虛擬墊設置在所述第一基底上其中不存在所述第一半導體裝置的非主動區中，且所述第二虛擬墊設置在所述第二基底上其中不存在所述第二半導體裝置的非主動區中。
根據本發明的一些實施例，所述將所述第一基底與所述第二基底耦合進一步包括：在高溫下將所述第一基底及所述第二基底各自的結合墊結合。
根據本發明的一些實施例，進一步包括：在將所述第一基底及所述第二基底各自的結合墊結合之前，在所述第一基底的所述結合墊的頂表面上形成共熔層。
在又一實施例中，一種方法包括：提供上面形成有第一半導體裝置的第一基底，其中所述第一半導體裝置至少局部地由多個第一虛擬墊環繞；提供上面形成有第二半導體裝置的第二基底，其中所述第二半導體裝置至少局部地由多個第二虛擬墊環繞；將所述第一虛擬墊各自的頂表面粗糙化；將所述第二虛擬墊各自的頂表面粗糙化；翻轉所述第二基底，並將所述第一半導體裝置與所述第二半導體裝置對準；以及經由使所述第一虛擬墊與所述第二虛擬墊接觸來將所述第一基底與所述第二基底耦合。
根據本發明的一些實施例，所述第一半導體裝置包括微機電系統（MEMS）裝置。
根據本發明的一些實施例，所述第二半導體裝置包括互補金屬氧化物半導體（CMOS）電路。
以上內容概述了若干實施例的特徵以使所屬領域中的普通技術人員可更好地理解本發明的各方面。所屬領域中的技術人員應瞭解，他們可易於使用本發明作為基礎來設計或修改其他製程及結構以施行本文所介紹實施例的相同目的及/或實現本文所介紹實施例的相同優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本發明的精神及範圍，且在不背離本發明的精神及範圍的條件下，他們可對本文作出各種改變、替代及變更。
102‧‧‧晶圓102B‧‧‧背側102T‧‧‧頂表面103-1、103-2、103-3、103-4‧‧‧分離線104‧‧‧晶圓104B‧‧‧背側104T‧‧‧頂表面120‧‧‧結合卡盤122‧‧‧夾具124‧‧‧金屬板142‧‧‧微機電系統裝置142A‧‧‧主動微機電系統裝置區142D、144D‧‧‧虛擬圖案區142M、145M‧‧‧邊界142T‧‧‧頂表面143、147‧‧‧結合墊143’、304‧‧‧共熔層143D‧‧‧虛擬微機電系統墊143D’、145D’‧‧‧表面143h‧‧‧高度143w‧‧‧寬度144‧‧‧互補金屬氧化物半導體電路144A‧‧‧主動互補金屬氧化物半導體裝置區145‧‧‧鈍化層145D‧‧‧虛擬互補金屬氧化物半導體墊145T‧‧‧頂表面148‧‧‧電觸點160‧‧‧峰165‧‧‧平均表面170‧‧‧谷180‧‧‧介面200‧‧‧方法202、204、206、208、210、212、214、216、218‧‧‧操作300‧‧‧微機電系統封裝302、306‧‧‧光阻層305‧‧‧製程307‧‧‧製程308‧‧‧向下力309‧‧‧腔室400、420、440‧‧‧實施例402‧‧‧段404、422‧‧‧連續環狀結構424‧‧‧段442、444‧‧‧段yi ‧‧‧垂直距離
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各方面。應注意，各種特徵未必按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A說明根據一些實施例，待形成微機電系統（MEMS）封裝的俯視圖。 圖1B說明根據一些實施例，圖1A所示待形成微機電系統封裝的剖視圖。 圖1C說明根據一些實施例，圖1A所示微機電系統封裝的兩個粗糙化頂表面的部分的放大視圖。 圖1D說明根據一些實施例，當圖1C所示兩個粗糙化頂表面接觸時所形成的介面的一部分的放大視圖。 圖2說明根據一些實施例，形成圖1A所示微機電系統封裝的方法的流程圖。 圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、圖3H及圖3I是根據一些實施例，經由圖2所示方法製作的示例性微機電系統封裝的剖視圖。 圖4說明根據一些實施例，圖1A所示微機電系統封裝的虛擬微機電系統墊的及虛擬互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）墊的多個替代構形。
102‧‧‧晶圓
102B‧‧‧背側
102T‧‧‧頂表面
103-1、103-2、103-3、103-4‧‧‧分離線
104‧‧‧晶圓
104B‧‧‧背側
104T‧‧‧頂表面
120‧‧‧結合卡盤
122‧‧‧夾具
124‧‧‧金屬板
142‧‧‧微機電系統裝置
142A‧‧‧主動微機電系統裝置區
142D、144D‧‧‧虛擬圖案區
142T‧‧‧頂表面
143、147‧‧‧結合墊
143’‧‧‧共熔層
143D‧‧‧虛擬微機電系統墊
143D’、145D’‧‧‧表面
144‧‧‧互補金屬氧化物半導體電路
144A‧‧‧主動互補金屬氧化物半導體裝置區
145‧‧‧鈍化層
145D‧‧‧虛擬互補金屬氧化物半導體墊
148‧‧‧電觸點

Claims (10)

  1. 一種封裝的形成方法，包括：提供上面形成有多個第一半導體裝置的第一基底；提供上面形成有多個第二半導體裝置的第二基底；將由所述第一基底向外延伸的第一虛擬墊的頂表面粗糙化，其中所述第一虛擬墊被形成為在所述多個第一半導體裝置周圍的環形構形；將由所述第二基底向外延伸的第二虛擬墊的頂表面粗糙化，其中所述第二虛擬墊被形成為在所述多個第二半導體裝置周圍的環形構形；提供由所述第一基底向外延伸的第一結合墊，所述第一結合墊被所述第一虛擬墊環繞；提供由所述第二基底向外延伸的第二結合墊，所述第二結合墊被所述第二虛擬墊環繞，其中所述第一結合墊及所述第二結合墊被定位成當所述第一基底與所述第二基底彼此耦合時能彼此結合；經由使所述第一虛擬墊與所述第二虛擬墊的粗糙的所述頂表面彼此接觸以限制所述第一基底與所述第二基底之間的橫向移位來將所述第一基底與所述第二基底耦合，其中所述第一基底及所述第二基底的所述第一虛擬墊與所述第二虛擬墊的所述頂表面中的每一者包括多個峰與谷；以及 在所述第二基底的頂表面的邊緣周圍設置金屬板，以防止在所述第一基底及所述第二基底彼此耦合之後產生於所述第一基底及所述第二基底之間的橫向移位。
  2. 如申請專利範圍第1項所述的方法，其中所述第一半導體裝置包括微機電系統裝置。
  3. 如申請專利範圍第1項所述的方法，其中所述第二半導體裝置包括互補金屬氧化物半導體電路。
  4. 如申請專利範圍第1項所述的方法，其中在將所述第一基底與所述第二基底耦合之前，所述方法進一步包括：翻轉所述第二基底，並將所述第一半導體裝置與所述第二半導體裝置對準。
  5. 如申請專利範圍第1項所述的方法，其中所述第一基底的所述第一虛擬墊設置在所述第一基底上其中不存在所述多個第一半導體裝置的非主動區中。
  6. 如申請專利範圍第1項所述的方法，其中所述第二基底的所述第二虛擬墊設置在所述第二基底上其中不存在所述多個第二半導體裝置的非主動區中。
  7. 如申請專利範圍第1項所述的方法，其中所述將所述第一基底與所述第二基底耦合進一步包括：在高溫下將所述第一結合墊及所述第二結合墊彼此結合。
  8. 如申請專利範圍第7項所述的方法，其中進一步包括：在將所述第一結合墊及所述第二結合墊結合之前，在所述第一基底的所述第一結合墊的頂表面上形成共熔層。
  9. 一種封裝的形成方法，包括：提供上面形成有多個第一半導體裝置的第一基底，其中所述多個第一半導體裝置至少部分地被多個第一虛擬墊環繞，所述多個第一虛擬墊被排列為在所述多個第一半導體裝置周圍的環形構形；提供上面形成有多個第二半導體裝置的第二基底，其中所述多個第二半導體裝置至少部分地被多個第二虛擬墊環繞，所述多個第二虛擬墊被排列為在所述多個第二半導體裝置周圍的環形構形；將所述多個第一虛擬墊中的每一者的頂表面粗糙化；將所述多個第二虛擬墊中的每一者的頂表面粗糙化；提供由所述第一基底向外延伸的第一結合墊，所述第一結合墊至少部分地被所述多個第一虛擬墊環繞；提供由所述第二基底向外延伸的第二結合墊，所述第二結合墊至少部分地被所述多個第二虛擬墊環繞，其中所述第一結合墊及所述第二結合墊被定位成當所述第一基底與所述第二基底彼此耦合時能彼此結合；通過使所述多個第一虛擬墊與所述多個第二虛擬墊各自的頂表面彼此接觸以限制所述第一基底與所述第二基底之間的橫向移位來將所述第一基底與所述第二基底耦合，其中所述多個第一虛擬墊及所述多個第二虛擬墊的所述頂表面中的每一個包括多個峰與谷；以及 在所述第二基底的頂表面的邊緣周圍設置金屬板，以防止在所述第一基底及所述第二基底彼此耦合之後產生於所述第一基底及所述第二基底之間的橫向移位。
  10. 一種封裝的形成方法，包括：提供上面形成有第一半導體裝置的第一基底，其中所述第一半導體裝置至少部分地被多個第一虛擬墊環繞；提供上面形成有第二半導體裝置的第二基底，其中所述第二半導體裝置至少部分地被多個第二虛擬墊環繞；將所述第一虛擬墊各自的頂表面粗糙化；將所述第二虛擬墊各自的頂表面粗糙化；翻轉所述第二基底，並將所述第一半導體裝置與所述第二半導體裝置對準；提供由所述第一基底向外延伸的第一結合墊，所述第一結合墊至少部分地被所述多個第一虛擬墊環繞；提供由所述第二基底向外延伸的第二結合墊，所述第二結合墊至少部分地被所述多個第二虛擬墊環繞，其中所述第一結合墊及所述第二結合墊被定位成當所述第一基底與所述第二基底彼此耦合時能彼此結合；通過使所述第一虛擬墊與所述第二虛擬墊各自的粗糙的頂表面彼此接觸以限制所述第一基底與所述第二基底之間的橫向移位來將所述第一基底與所述第二基底耦合；以及 在所述第二基底的頂表面的邊緣周圍設置金屬板，以防止在所述第一基底及所述第二基底彼此耦合之後產生於所述第一基底及所述第二基底之間的橫向移位。
TW106143648A 2016-12-13 2017-12-13 封裝的形成方法 TWI708735B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662433645P 2016-12-13 2016-12-13
US62/433,645 2016-12-13
US15/833,072 2017-12-06
US15/833,072 US10710872B2 (en) 2016-12-13 2017-12-06 MEMS package with roughend interface

Publications (2)

Publication Number Publication Date
TW201825383A TW201825383A (zh) 2018-07-16
TWI708735B true TWI708735B (zh) 2020-11-01

Family

ID=62488372

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106143648A TWI708735B (zh) 2016-12-13 2017-12-13 封裝的形成方法

Country Status (3)

Country Link
US (2) US10710872B2 (zh)
CN (1) CN108217580B (zh)
TW (1) TWI708735B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190202684A1 (en) * 2017-12-29 2019-07-04 Texas Instruments Incorporated Protective bondline control structure
CN109216378A (zh) * 2018-09-03 2019-01-15 深圳市华星光电技术有限公司 阵列基板及其制作方法
CN110155934A (zh) * 2019-04-22 2019-08-23 武汉衍熙微器件有限公司 一种mems器件及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5578526A (en) * 1992-03-06 1996-11-26 Micron Technology, Inc. Method for forming a multi chip module (MCM)
US20080070376A1 (en) * 2006-05-23 2008-03-20 Vladimir Vaganov Method of wafer-to-wafer bonding
US20080124845A1 (en) * 2006-11-28 2008-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked structures and methods of fabricating stacked structures
US8377798B2 (en) * 2010-11-10 2013-02-19 Taiwan Semiconductor Manufacturing Co., Ltd Method and structure for wafer to wafer bonding in semiconductor packaging

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072240A (en) * 1998-10-16 2000-06-06 Denso Corporation Semiconductor chip package
US6673697B2 (en) * 2002-04-03 2004-01-06 Intel Corporation Packaging microelectromechanical structures
US8802554B2 (en) * 2011-02-15 2014-08-12 Marvell World Trade Ltd. Patterns of passivation material on bond pads and methods of manufacture thereof
US8312956B2 (en) 2011-02-15 2012-11-20 Deere & Company Auto inter-axle differential lock engagement for improved braking capacity
US20130140592A1 (en) * 2011-12-01 2013-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Light emitting diode with improved light extraction efficiency and methods of manufacturing same
US20130288070A1 (en) * 2012-04-27 2013-10-31 Analog Devices, Inc. Method for Creating Asperities in Metal for Metal-to-Metal Bonding
US9640531B1 (en) * 2014-01-28 2017-05-02 Monolithic 3D Inc. Semiconductor device, structure and methods
US9508663B2 (en) * 2013-07-24 2016-11-29 Invensense, Inc. Assembly and packaging of MEMS device
US9496297B2 (en) * 2013-12-05 2016-11-15 Optiz, Inc. Sensor package with cooling feature and method of making same
US9379081B2 (en) * 2014-03-24 2016-06-28 King Dragon Nternational Inc. Semiconductor device package and method of the same
US9892952B2 (en) * 2014-07-25 2018-02-13 Semiconductor Components Industries, Llc Wafer level flat no-lead semiconductor packages and methods of manufacture

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5578526A (en) * 1992-03-06 1996-11-26 Micron Technology, Inc. Method for forming a multi chip module (MCM)
US20080070376A1 (en) * 2006-05-23 2008-03-20 Vladimir Vaganov Method of wafer-to-wafer bonding
US20080124845A1 (en) * 2006-11-28 2008-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked structures and methods of fabricating stacked structures
US8377798B2 (en) * 2010-11-10 2013-02-19 Taiwan Semiconductor Manufacturing Co., Ltd Method and structure for wafer to wafer bonding in semiconductor packaging

Also Published As

Publication number Publication date
CN108217580A (zh) 2018-06-29
US20180162720A1 (en) 2018-06-14
TW201825383A (zh) 2018-07-16
CN108217580B (zh) 2022-11-22
US11192778B2 (en) 2021-12-07
US20200339413A1 (en) 2020-10-29
US10710872B2 (en) 2020-07-14

Similar Documents

Publication Publication Date Title
US10087069B2 (en) Semiconductor devices with moving members and methods for making the same
US9422155B2 (en) Capacitive sensors and methods for forming the same
US8633554B2 (en) MEMS device etch stop
US11167979B2 (en) Microelectromechanical systems (MEMS) structure to prevent stiction after a wet cleaning process
US9738516B2 (en) Structure to reduce backside silicon damage
US10779100B2 (en) Method for manufacturing a microphone
US8709849B2 (en) Wafer level packaging
US8729646B2 (en) MEMS devices and methods for forming the same
CN109553065B (zh) 微机电系统装置与微机电系统的封装方法
US9090452B2 (en) Mechanism for forming MEMS device
US9272899B2 (en) Bonding method using porosified surfaces for making stacked structures
US10131536B2 (en) Heater design for MEMS chamber pressure control
US11192778B2 (en) MEMS package with roughend interface
US9975757B2 (en) Wafer Level Hermetic Seal Process for microelectromechanical systems (MEMS) devices
US20170203962A1 (en) Selective nitride outgassing process for mems cavity pressure control
US12043537B2 (en) Method of manufacturing a microelectromechanical systems (MEMS) device