CN103258791A - 通过制备超细间距微凸点实现金属互连的方法及相应器件 - Google Patents

通过制备超细间距微凸点实现金属互连的方法及相应器件 Download PDF

Info

Publication number
CN103258791A
CN103258791A CN2013101866026A CN201310186602A CN103258791A CN 103258791 A CN103258791 A CN 103258791A CN 2013101866026 A CN2013101866026 A CN 2013101866026A CN 201310186602 A CN201310186602 A CN 201310186602A CN 103258791 A CN103258791 A CN 103258791A
Authority
CN
China
Prior art keywords
metal
hole
wafer
layer
filling
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2013101866026A
Other languages
English (en)
Other versions
CN103258791B (zh
Inventor
张文奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201310186602.6A priority Critical patent/CN103258791B/zh
Publication of CN103258791A publication Critical patent/CN103258791A/zh
Priority to US14/276,481 priority patent/US9177929B2/en
Application granted granted Critical
Publication of CN103258791B publication Critical patent/CN103258791B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种通过制备超细间距微凸点来实现半导体或固体器件金属互连的方法及相应器件，首先沉积碳化硅刻蚀停止层和电解质层，涂胶，干法在电解质层中刻蚀出孔，沉积金属种子层，填充金属，用CMP清除面上的金属，对电解质层进行刻蚀，形成金属露头结构并镀上抗氧化或低熔点的金属，再进行键合，该方法避免了凸点钻蚀，可以将凸点的间距缩小到几个微米级，甚至纳米级，远远小于目前的凸点间距尺寸；金属端面比电解质层高，可以克服由于CMP造成的金属表面的凹穴现象，保证在键合时上下金属通过塑性变形能完全接触，对晶圆CMP后的平整度要求降低；可以通过常规的热压法在较低的温度下完成键合，具有成本低的优势。

Description

通过制备超细间距微凸点实现金属互连的方法及相应器件
技术领域
本发明属于微电子技术领域，涉及一种半导体或固体器件的金属互连工艺，尤其涉及一种通过制备超细间距微凸点来实现半导体或固体器件金属互连的方法以及通过该方法所制得的相应器件。
背景技术
随着微电子技术的不断进步，集成电路的特征尺寸不断缩小，互连密度不断提高。同时用户对高性能低耗电的要求不断提高。在这种情况下，靠进一步缩小互连线的线宽来提高性能的方式受到材料物理特性和设备工艺的限制，二维互连线的电阻电容（RC）延迟逐渐成为限制半导体芯片性能提高的瓶颈。硅穿孔（Through Silicon Via，简称TSV）工艺通过在晶圆中形成金属立柱，并配以金属凸点，可以实现晶圆（芯片）之间或芯片与基板间直接的三维互连，这样可以弥补传统半导体芯片二维布线的局限性。这种互连方式与传统的堆叠技术（如键合技术）相比具有三维方向堆叠密度大、封装后外形尺寸小等优点，从而大大提高芯片的速度并降低功耗。因此，TSV技术已经被广泛认为是继键合、载带焊和倒装芯片之后的第四代封装技术，将逐渐成为高密度封装领域的主流技术。
TSV是通过在芯片和芯片、晶圆和晶圆之间制作垂直导通孔，然后在导通孔内通过电镀等方式沉积导电物质而实现互连的技术。具体来讲，通过晶圆的背面减薄工艺，TSV从基板露头，然后在TSV露出的金属上形成凸点，此凸点与预先制备好的相邻基板或芯片上对应的凸点（即焊球）进行电气兼机械方式的连接。高密度封装要求通过细间距微凸点来实现，特别是未来的图像传感器和2.5D/3D芯片集成，细间距微凸点必不可少。例如高端的图像传感器，要求大像素、高清和小尺寸，由于像素之间的间距很小，所以微凸点也要非常致密。现有的微凸点制备技术包括沉积金属种子层，涂胶和曝光，电镀和金属种子层刻蚀，其中涂胶和曝光，电镀和金属种子层刻蚀都影响凸点间距的缩小。特别是种子层刻蚀，当凸点间距变小后钻蚀（undercut）很严重，造成凸点脱落，进一步缩小凸点之间的距离受到制约。
公开号为US6962835B2和US7602070B2的美国发明专利申请采用SiO2/Cu混合键合工艺，这要求晶圆表面化学机械平坦化（Chemical MechanicalPlanarization，全文简称CMP）后非常平，否则会出现有的地方接触而有的没接触。但CMP后Cu表面会有凹坑（dishing），键合时即使施加非常大的力，由于SiO2之间先接触，难以让Cu产生大的塑性变形进而产生良好接触。
发明内容
有鉴于此，本发明的目的在于提出了一种新的通过制备超细间距微凸点来实现半导体或固体器件金属互连的方法，能够克服现有的细间距微凸点制备工艺过程中出现的钻蚀、间距进一步缩小受限制等问题。
为了实现上述目的，本发明提供了下述的技术方案：
本发明是基于传统的大马士革工艺流程而提出的改进，通过制备超细间距微凸点来实现半导体或固体器件金属互连的方法，具体包括下述步骤：
1、先在第一晶圆上沉积一层厚1～3μm的电解质层，涂胶，然后进行掩膜光刻，刻蚀出贯穿所述电解质层的孔；
2、在第一晶圆表面和所述孔内沉积一层金属种子层；
3、在第一晶圆表面和所述孔内填充金属；
4、对第一晶圆表面的金属进行CMP，将孔之外的金属去除，直至相邻孔内填充的金属之间被电解质材料隔离；
5、对孔内金属的头部周围的电解质材料进行刻蚀，使得金属的头部端面高于周围的电解质面，形成金属露头结构；
6、在第二晶圆上对与第一晶圆上的上述孔内填充的金属相对应的互连区域重复上述步骤1至步骤4形成金属镶嵌在电解质材料内的平面结构或重复上述步骤1至步骤5形成金属露头结构；
7、在第一晶圆或第二晶圆的金属露头结构端面镀上一层兼有防止金属氧化的金属层或Tm<250℃的低熔点金属；
8、对第一晶圆和第二晶圆进行面对面的键合。
优选的，所述的电解质层为氧化硅（SiO2）、碳化硅（SiC）、氮化硅（Si3N4）或氮氧化硅（Si2N2O）。
进一步的，所述的电解质层为氧化硅，且所述的阻挡层为Ta、TaN时，在步骤5中，用HF对孔内金属头部周围的氧化硅进行刻蚀。
优选的，在步骤1中，所述的孔通过干法刻蚀而成。
优选的，所述的金属种子层和孔内填充金属一致，为铜或钨，当填充的金属为钨时，无需在第一晶圆表面和所述孔内沉积一层金属种子层。
优选的，在步骤3中，通过电镀填充金属铜或化学气相沉积（ChemicalVapor Deposition，全文简称CVD）填充金属钨。
进一步的，在步骤2中，在沉积的金属种子层为铜时，先在晶圆表面和孔的底部和侧壁沉积阻挡层，所述的阻挡层为Ti、TiN、Ta或TaN。
优选的，在步骤7中，所述的金属层为化学镍金（Electroless NickeImmersion Gold，全文简称ENIG）或化学镍钯金（Electroless Nicke ElectrolessPalladium Immersion Gold，全文简称ENEPIG）。
优选的，在步骤7中，所述的低熔点金属为锡、铟、锡银合金或锡银铜合金。
优选的，在步骤8中，所述的第一晶圆和第二晶圆通过热压进行键合。
进一步的，所述的第一晶圆和第二晶圆热压键合的温度为150℃～400℃。
本发明还提供了一种基于上述方法所制得的器件，所述的器件包括上下两个芯片，二者面对面键合，第一个芯片具有刻蚀孔内填充的金属高于周围电解质层的金属露头结构，所述的金属露头结构端面上覆有一层兼有防氧化功能的金属物质层或Tm<250℃的低熔点金属，并与第二个芯片上所对应的互连区域中的导电层接触，所述的第二个芯片具有金属镶嵌在电解质材料内的平面结构且所述金属的区域大于第一晶圆的金属露头结构，或所述的第二个芯片具有刻蚀孔内填充的金属高于周围电解质层的金属露头结构。
优选的，所述的刻蚀孔内填充的金属为铜或钨。
优选的，所述的电解质层为氧化硅、碳化硅、氮化硅或氮氧化硅。
优选的，所述的金属物质层为化学镍金或化学镍钯金，所述的低熔点金属为为锡、铟、锡银合金或锡银铜合金。
本发明先在电解质层上的孔内填充金属，然后用CMP将孔外的金属磨掉，再刻蚀掉一些金属周围的电解质，使金属端面高于电解质层并被抗氧化的金属层覆盖，与现有技术相比，其优势在于：
1、由于凸点避免了钻蚀，可以将凸点的间距缩小到几个微米级，甚至纳米级，远远小于目前的凸点间距尺寸。
2、由于金属端面高于电解质层，可以克服由于CMP造成的金属表面的凹穴（dishing）现象，保证在键合时上下金属通过塑性变形能完全接触，对晶圆CMP后的平整度要求降低。
3、两片晶圆键合可以通过常规的热压法，相比公开号为US6962835B2和US7602070B2的美国发明专利申请采用的融合键合方式具有成本低的优势，同时，键合可以在较低的温度下完成。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1～图7是本发明的工艺流程示意图。
具体实施方式
现有的微凸点制备技术包括沉积金属种子层、涂胶和曝光、电镀和金属种子层刻蚀，其中涂胶和曝光，电镀和金属种子层刻蚀都影响凸点间距的缩小。特别是种子层刻蚀，当凸点间距变小后钻蚀很严重，造成凸点脱落，进一步缩小凸点之间的距离受到制约。
要想进一步缩小微凸点之间的距离，克服种子层刻蚀后微凸点周围的钻蚀显得异常重要。本发明采用改进的大马士革工艺流程制备微凸点，避免了湿法刻蚀工序进而没有凸点钻蚀现象。新工艺首先沉积碳化硅刻蚀停止层和电解质层，涂胶，干法在电解质层中刻蚀出孔，溅射阻挡层金属，沉积金属种子层，填充金属，用CMP清除面上的金属，对电解质层进行刻蚀，形成金属露头结构并镀上抗氧化或低熔点的金属，再进行键合。
在大马士革流程工艺的后段对绝缘介质层表面进行刻蚀，使得金属端面略高于绝缘介质层表面，形成微凸点，由于没有了刻蚀种子层的钻蚀引起的脱落，微凸点的连接强度得到了保证，也就可以将微凸点做的更精细，微凸点间距也可以得到进一步的缩小。
下面，将通过具体实施方式对本发明的技术方案做详细说明。
请参见图1～图7，是本发明的一个实施方式下的流程示意图。
第1步：如图1～图2所示，首先在第一块晶圆1表面上沉积一层厚度为10～25nm的碳化硅刻蚀停止层（图中未示出），碳化硅需要致密，没有针孔，进一步在碳化硅刻蚀停止层的表面上沉积一层电解质材料层2，电解质材料可以为氧化硅、碳化硅、氮化硅或氮氧化硅，此处以沉积氧化硅为例加以说明，然后对氧化硅电解质层2进行光刻工艺，在氧化硅电解质层2上表面涂覆一层光刻胶3，并对光刻胶3进行曝光显影形成一所需图案，确定互连图形，再以上述光刻胶层3为掩膜，通过干法刻蚀在氧化硅电解质层2上制作出孔，所述的孔贯穿氧化硅电解质层2。此处的氧化硅电解质层2厚度为1～3μm，相对于标准的大马士革工艺流程，所述的电解质层2厚度要更厚一些。
第2步：如图3所示，在第一晶圆1表面和刻蚀出的孔内沉积一层金属种子层。
此处可以作为种子层的金属优选自铜，在沉积金属种子层时，要根据所沉积的金属不同选择不同的工艺。具体的，当沉积金属铜作为种子层时，考虑到铜的扩散性，要先在第一晶圆1表面和孔的底部和侧壁溅射一层阻挡层金属，阻挡层金属可以为Ti、TiN、Ta或TaN；当孔内填充金属钨时，则不需要事先在第一晶圆1表面和孔的底部和侧壁溅射阻挡层金属，也无需在第一晶圆表面和所述孔内沉积一层金属种子层。具体的，此处用离子化的物理气相沉积（Physical Vapor Deposition，全文简称PVD）沉积Ta扩散层，接着用PVD沉积连续的铜种子层，铜种子层必须是均匀的并且没有针孔。
第3步：在第一晶圆1表面和孔内填充金属，由于电镀成本低于CVD，孔内填充金属一般采用电镀的方法实现。
在第2步中，作为种子层的金属可以优选自铜，而种子层金属和将要填充的金属是一致的。在第2步中，若沉积金属铜作为种子层，则以电镀的方式在第一晶圆1表面和孔内填充满金属铜；若在孔内填充满金属钨，则以CVD的方式在第一晶圆1表面和孔内填充金属钨。
此处对金属物质的选择既要考虑易填充性，又要考虑后续的抛光工艺，最好选择容易作抛光处理的金属，综合考虑铜为最佳选择。如图3所示，最终在孔内及氧化硅电解质层2表面填充满了金属铜，形成一体的全面覆盖第一晶圆1表面的铜层4。
第4步：如图4所示，对氧化硅电解质层2表面的金属铜层4实施CMP，使得相邻孔内填充的铜之间被氧化硅隔离，铜之间的氧化硅的厚度可以很薄，因此可以将凸点的间距缩小到几个微米级，甚至纳米级。
最后所得的表面是一个金属铜镶嵌在氧化硅介质内，并形成电路的平面结构。上述各步骤与传统的大马士革工艺流程基本保持一致。
第5步：如图5所示，用HF对上述孔内铜的头部周围的电解质材料氧化硅层2进行轻微刻蚀，使得铜的头部的端面比周围的电解质氧化硅层2的表面稍高，以100～3000nm范围内为宜，尤以铜的头部的端面比周围的电解质氧化硅层2的表面高出1000nm最适宜。
此处对氧化硅电解质层2的刻蚀可以是轻微的，也可以将沉积的氧化硅层2全部刻蚀。
由于电解质材料可以是氧化硅、碳化硅、氮化硅或氮氧化硅，需要根据具体的电解质材料确定刻蚀工艺，同时要考虑和阻挡层材料的兼容性，此处不作赘述。
第6步：如图6所示，在铜的头部端面用化学镀的方法镀上一层很薄的金属5，此金属层还兼有防止铜氧化的功能，如ENEPIG或ENIG都可以用来作为化学镀的薄层，ENEPIG的镍钯金三层结构要比ENIG的镍金两层结构效果更好，此处以ENEPIG的镍钯金三层结构为例，三层金属叠加起来的厚度在0.5～3μm，尤以三层金属叠加起来的厚度在0.5μm为最适宜。
也可以在铜的头部端面用化学镀的方法镀上一层很薄的低熔点金属（Tm<250℃），所述的低熔点金属为为锡、铟、锡银合金或锡银铜合金。低熔点金属不仅可以防止铜氧化，也降低了后续晶圆键合时的热压温度，低熔点金属的厚度在1～3μm为最适宜。由于铜的侧壁被导电性差的阻挡层包裹，化镀形成的锡等低熔点金属主要集中在铜的头部端面而非侧壁。
第7步：在第二晶圆上对与第一晶圆上的上述孔内填充的金属铜相对应的互连区域重复上述第1步至第4步形成金属铜镶嵌在电解质材料氧化硅内的平面结构（参见图7a）或重复上述第1步至第5步形成金属铜露头结构（参见图7b）。
此处根据需要对第二晶圆有两种不同的处理方向，从成本和效率的角度考虑，宜采用第1步至第4步形成金属铜镶嵌在电解质材料氧化硅内的平面结构，且对应的互连区域金属铜的各向要稍大于第一晶圆表面的金属铜微凸点（>1.5μm），便于后期的第一晶圆与第二晶圆面对面键合时的定位。也可以采用上述的第1步至第5步形成金属铜露头结构。
第8步：如图7a～7b所示，将第一块晶圆和第二块晶圆面对面进行键合，此处对键合的方法不做具体的限定，如通过热压法，将第一块晶圆的金属铜微凸点和第二块晶圆金属铜互连区域或金属铜微凸点直接键合，因为铜的塑性变形可以实现高质量的电互连，热压的温度为150℃～400℃。
图7所示的即为通过上述方法所得的器件的部分结构示意图，所述的器件包括上下两个芯片，二者面对面键合，第一个芯片具有刻蚀孔内填充的金属高于周围电解质层的金属露头结构，所述的金属露头结构端面上覆有一层兼有防氧化功能的金属物质层或Tm<250℃的低熔点金属，并与第二个芯片上所对应的互连区域中的导电层接触，所述的第二个芯片具有金属镶嵌在电解质材料内的平面结构且所述金属的区域大于第一晶圆的金属露头结构，或所述的第二个芯片具有刻蚀孔内填充的金属高于周围电解质层的金属露头结构。
其中，所述的刻蚀孔内填充的金属为铜或钨；所述的电解质层为氧化硅、碳化硅、氮化硅或氮氧化硅；所述的金属物质层为化学镍金或化学镍钯金，所述的低熔点金属为为锡、铟、锡银合金或锡银铜合金。
该器件包括以半导体工艺制成在芯片上的有源器件、无源器件或其结合，或者以焊接工艺连接到半导体芯片上的单个晶体管、单个半导体管芯及其结合。
在上述的实施方式中，由于先在电解质层上的通孔内填充金属，然后用CMP将通孔外的金属磨掉，再轻微刻蚀掉一些金属周围的电解质，使金属端面比电解质稍高并被抗氧化的金属层覆盖，避免了凸点钻蚀，可以将凸点的间距缩小到几个微米级，甚至纳米级，远远小于目前的凸点间距尺寸；金属端面比电解质层稍高，可以克服由于CMP造成的金属表面的凹穴现象，保证在键合时上下金属通过塑性变形能完全接触，对晶圆CMP后的平整度要求降低；两片晶圆键合可以通过常规的热压法，相比公开号为US6962835B2和US7602070B2的美国发明专利申请采用的融合键合方式具有成本低的优势，同时，键合可以在较低的温度下完成。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种通过制备超细间距微凸点来实现半导体或固体器件金属互连的方法，其特征在于，包括下述步骤：
（1）先在第一晶圆上沉积一层厚1～3μm的电解质层，涂胶，然后进行掩膜光刻，刻蚀出贯穿所述电解质层的孔；
（2）在第一晶圆表面和所述孔内沉积一层金属种子层；
（3）在第一晶圆表面和所述孔内填充金属；
（4）对第一晶圆表面的金属进行CMP，将孔之外的金属去除，直至相邻孔内填充的金属之间被电解质材料隔离；
（5）对孔内金属的头部周围的电解质材料进行刻蚀，使得金属的头部端面高于周围的电解质面，形成金属露头结构；
（6）在第二晶圆上对与第一晶圆上的上述孔内填充的金属相对应的互连区域重复上述步骤（1）至步骤（4）形成金属镶嵌在电解质材料内的平面结构或重复上述步骤（1）至步骤（5）形成金属露头结构；
（7）在第一晶圆或第二晶圆的金属露头结构端面镀上一层兼有防止金属氧化的金属层或Tm<250℃的低熔点金属；
（8）对第一晶圆和第二晶圆进行面对面的键合。
2.根据权利要求1所述的方法，其特征在于：所述的电解质层为氧化硅、碳化硅、氮化硅或氮氧化硅。
3.根据权利要求2所述的方法，其特征在于：所述的电解质层为氧化硅，且所述的阻挡层为Ta、TaN时，在步骤（5）中，用HF对孔内金属头部周围的氧化硅进行刻蚀。
4.根据权利要求1所述的方法，其特征在于：所述的金属种子层和孔内填充金属一致，为铜或钨，当填充的金属为钨时，无需在第一晶圆表面和所述孔内沉积一层金属种子层，在步骤（3）中，通过电镀填充金属铜或化学气相沉积填充金属钨。
5.根据权利要求4所述的方法，其特征在于：在步骤（2）中，在沉积的金属种子层为铜时，先在晶圆表面和孔的底部和侧壁沉积阻挡层，所述的阻挡层为Ti、TiN、Ta或TaN。
6.根据权利要求1所述的方法，其特征在于：在步骤（7）中，所述的金属层为化学镍金或化学镍钯金。
7.根据权利要求1所述的方法，其特征在于：在步骤（7）中，所述的低熔点金属为锡、铟、锡银合金或锡银铜合金。
8.根据权利要求1所述的方法，其特征在于：在步骤（8）中，所述的第一晶圆和第二晶圆通过热压进行键合，热压温度为150℃～400℃。
9.一种基于权利要求1所述的方法制得的半导体或固体器件金属互连的器件，其特征在于：所述的器件包括上下两个芯片，二者面对面键合，第一个芯片具有刻蚀孔内填充的金属高于周围电解质层的金属露头结构，所述的金属露头结构端面上覆有一层兼有防氧化功能的金属物质层或Tm<250℃的低熔点金属，并与第二个芯片上所对应的互连区域中的导电层接触，所述的第二个芯片具有金属镶嵌在电解质材料内的平面结构且所述金属的区域大于第一晶圆的金属露头结构，或所述的第二个芯片具有刻蚀孔内填充的金属高于周围电解质层的金属露头结构。
10.根据权利要求9所述的器件，其特征在于：所述的刻蚀孔内填充的金属为铜或钨；所述的电解质层为氧化硅、碳化硅、氮化硅或氮氧化硅；所述的金属物质层为化学镍金或化学镍钯金；所述的低熔点金属为为锡、铟、锡银合金或锡银铜合金。
CN201310186602.6A 2013-05-16 2013-05-16 通过制备超细间距微凸点实现金属互连的方法及相应器件 Active CN103258791B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201310186602.6A CN103258791B (zh) 2013-05-16 2013-05-16 通过制备超细间距微凸点实现金属互连的方法及相应器件
US14/276,481 US9177929B2 (en) 2013-05-16 2014-05-13 Techniques for fabricating fine-pitch micro-bumps

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310186602.6A CN103258791B (zh) 2013-05-16 2013-05-16 通过制备超细间距微凸点实现金属互连的方法及相应器件

Publications (2)

Publication Number Publication Date
CN103258791A true CN103258791A (zh) 2013-08-21
CN103258791B CN103258791B (zh) 2016-06-01

Family

ID=48962615

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310186602.6A Active CN103258791B (zh) 2013-05-16 2013-05-16 通过制备超细间距微凸点实现金属互连的方法及相应器件

Country Status (1)

Country Link
CN (1) CN103258791B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105280509A (zh) * 2015-09-10 2016-01-27 武汉新芯集成电路制造有限公司 一种基于低熔点铜共晶金属的晶圆混合键合方法
CN105990165A (zh) * 2015-02-02 2016-10-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN106252318A (zh) * 2016-09-29 2016-12-21 华进半导体封装先导技术研发中心有限公司 植球工艺和结构
CN107994043A (zh) * 2017-12-11 2018-05-04 德淮半导体有限公司 晶圆、堆叠式半导体装置及其制造方法
CN108122933A (zh) * 2016-11-28 2018-06-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
CN109979828A (zh) * 2019-04-10 2019-07-05 重庆三峡学院 一种碳化硅功率器件芯片键合方法
CN113471163A (zh) * 2021-07-23 2021-10-01 重庆平创半导体研究院有限责任公司 一种晶圆互连结构及工艺

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080102599A1 (en) * 2006-10-31 2008-05-01 International Business Machines Corporation Reduced leakage interconnect structure
CN101656249A (zh) * 2009-07-10 2010-02-24 中国科学院上海微系统与信息技术研究所 一种圆片级封装多层互连结构、制作方法及应用
CN101894766A (zh) * 2009-05-22 2010-11-24 中芯国际集成电路制造(上海)有限公司 焊料凸块制作方法
CN102157442A (zh) * 2011-03-08 2011-08-17 中国科学院微电子研究所 一种形成微电子芯片间互连的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080102599A1 (en) * 2006-10-31 2008-05-01 International Business Machines Corporation Reduced leakage interconnect structure
CN101894766A (zh) * 2009-05-22 2010-11-24 中芯国际集成电路制造(上海)有限公司 焊料凸块制作方法
CN101656249A (zh) * 2009-07-10 2010-02-24 中国科学院上海微系统与信息技术研究所 一种圆片级封装多层互连结构、制作方法及应用
CN102157442A (zh) * 2011-03-08 2011-08-17 中国科学院微电子研究所 一种形成微电子芯片间互连的方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990165A (zh) * 2015-02-02 2016-10-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN105990165B (zh) * 2015-02-02 2019-01-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN105280509A (zh) * 2015-09-10 2016-01-27 武汉新芯集成电路制造有限公司 一种基于低熔点铜共晶金属的晶圆混合键合方法
CN106252318A (zh) * 2016-09-29 2016-12-21 华进半导体封装先导技术研发中心有限公司 植球工艺和结构
CN106252318B (zh) * 2016-09-29 2019-01-04 华进半导体封装先导技术研发中心有限公司 植球工艺和结构
CN108122933A (zh) * 2016-11-28 2018-06-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
CN108122933B (zh) * 2016-11-28 2021-04-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
CN107994043A (zh) * 2017-12-11 2018-05-04 德淮半导体有限公司 晶圆、堆叠式半导体装置及其制造方法
CN109979828A (zh) * 2019-04-10 2019-07-05 重庆三峡学院 一种碳化硅功率器件芯片键合方法
CN113471163A (zh) * 2021-07-23 2021-10-01 重庆平创半导体研究院有限责任公司 一种晶圆互连结构及工艺
CN113471163B (zh) * 2021-07-23 2023-06-20 重庆平创半导体研究院有限责任公司 一种晶圆互连结构及工艺

Also Published As

Publication number Publication date
CN103258791B (zh) 2016-06-01

Similar Documents

Publication Publication Date Title
US11830838B2 (en) Conductive barrier direct hybrid bonding
CN111312697B (zh) 一种三维堆叠集成结构及其多芯片集成结构和制备方法
CN103258791A (zh) 通过制备超细间距微凸点实现金属互连的方法及相应器件
US20210175194A1 (en) Bond pad with micro-protrusions for direct metallic bonding
US9093313B2 (en) Device packaging with substrates having embedded lines and metal defined pads
US8405201B2 (en) Through-silicon via structure
TWI466258B (zh) 電性通透連接及其形成方法
CN106469701B (zh) 半导体器件结构及其形成方法
JP5663607B2 (ja) 半導体装置
JP2004152812A (ja) 半導体装置及び積層型半導体装置
US10522487B2 (en) Semiconductor structure and manufacturing method thereof
JP2013021001A (ja) 半導体装置及び半導体装置の製造方法
CN111952244A (zh) 一种柔性电路板侧壁互联工艺
CN103219282B (zh) 一种tsv露头工艺
CN102683309B (zh) 晶圆级植球印刷填充通孔的转接板结构及其制作方法
JP3923440B2 (ja) ボンディングパッド下部に補強構造を有する半導体素子及びその製造方法
US9177929B2 (en) Techniques for fabricating fine-pitch micro-bumps
CN203312288U (zh) 一种tsv露头结构
CN202332839U (zh) 一种硅通孔结构
CN103311199B (zh) 一种tsv露头结构
CN211743144U (zh) 具有硅穿孔结构的半导体组件
CN107293484A (zh) 一种转接板制造方法
CN111081676A (zh) 一种防漏电tsv背面露头结构及其制造方法
WO2011129763A1 (en) An interconnect structure and a method of forming the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant