CN113471163A - 一种晶圆互连结构及工艺 - Google Patents

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Abstract

本发明涉及半导体封装领域，公开了一种晶圆互连结构及工艺，该晶圆互连工艺包括：步骤一：在第一晶圆上生长若干层纳米尺度的金属生长层，所述金属生长层沿生长方向依次包括铜基体层、合金添加层，所述合金添加层生长在铜基体层上，两者形成铜合金；步骤二：在待连接器件上生长若干层纳米尺度的金属生长层；步骤三：将晶圆的金属生长层和待连接器件的金属生长层焊接。本发明提供的晶圆互连结构及工艺一方面解决了传统堆叠式封装需使用焊膏等化学药剂，存在污染，不耐高温，互连性能不高的问题；另一方面，避免了纳米铜抗氧化性弱，纳米金属生产环境严苛和成本高的问题。

Description

一种晶圆互连结构及工艺
技术领域
本发明涉及半导体封装领域，特别是涉及一种晶圆互连结构及工艺。
背景技术
随着人们对电子产品的要求向小型化、多功能、环保型等方向的发展，人们努力寻求将电子芯片越做越小，集成度越来越高。芯片设计和加工工艺技术的提升，使得芯片的布局呈现小型化和密集化发展趋势。由此产生了许多新技术、新材料和新设计，例如三维堆叠封装等技术就是这些技术的典型代表。在超大规模集成电路发展日益接近物理极限的情况下，于物理尺寸和成本方面都具有优势的三维集成电路是延长摩尔定律并解决先进封装问题的有效途径。三维堆叠封装结构可直接将多个裸芯片或者衬底通过键合的方式堆叠起来，实现在三维方向上的金属互连结构，大大减小互连距离，提高传输速度，从而实现一个系统或者某个功能在三维结构上的集成。
现有堆叠式封装，都需要使用焊膏等材料将芯片互连。在芯片焊接过程中，需要针对不同型号的焊膏进行针对性的工艺探究，以此保证焊接后芯片互连的效果。焊膏材料的参与，不仅增加了封装工序，而且针对各款焊膏的差异性，无法有效得出通用的焊接工艺。此外，互连效果还取决于焊膏的质量，现有焊膏通常是锡基合金或铅基合金，这些焊膏熔点一般不高于250℃，而三代半导体材料的芯片以后的工作温度可以提高到300℃左右，现有焊膏无法适用日后更高功率密度的焊接工艺，采用纳米银焊膏进行焊接，价格成本太高，甚至高于芯片本身。这无疑给封装带来了诸多不便。
日本大阪大学提出在晶圆上交替生长纳米尺度的银、铜金属层，以银为基体，在高温高压的情况下可以完成堆叠式键合。通过在晶圆表面交叉生长纳米尺度的金属层，在热压的方式下对晶圆进行堆叠式键合。一方面无需考虑其他化学药剂的参与，在实际生产中，减少了焊膏挥发气体排放造成的污染。另一方面，通过金属层将芯片直连，极大的减少了芯片间的热阻和电阻，明显改善了互连性能。此外，纯金属层的键合，可以通过明确金属的厚度、纯度和速率等生长参数，有效调控各厂家间的参数区别，从而实现一套通用的焊接工艺。然而该工艺存在以下缺点：1、纳米尺度的银铜金属层由于银、铜互相扩散的速率存在差异，等厚度的银铜交叠下，在长期使用过程中会造成银层的孔隙，影响焊接层的长期可靠性，同时降低了焊接层的性能。2、纳米铜金属层抗氧化性弱，只能在高温无氧的环境下热压键合，生产环境要求高。3、纳米银成本高。因此该方案仅停留在实验室阶段，不适用于工业生产。
实用新型内容
本发明意在提供一种晶圆互连工艺，一方面解决了传统堆叠式封装需使用焊膏等化学药剂，存在污染，不耐高温，互连性能不高的问题；另一方面，避免了纳米银铜可靠性不高，抗氧化性弱，生产环境严苛，成本高的问题。相应的，本发明还提供了一种晶圆互连结构，用以保证上述方法的实现及应用。
本发明提供的技术方案为：一种晶圆互连工艺，包括以下步骤：
步骤一：在第一晶圆上生长若干层纳米尺度的金属生长层，所述金属生长层沿生长方向依次包括铜基体层、合金添加层，所述合金添加层生长在铜基体层上，两者形成铜合金；
步骤二：在待连接器件上生长若干层纳米尺度的金属生长层；
步骤三：将晶圆的金属生长层和待连接器件的金属生长层焊接。
本发明的工作原理及优点在于：第一晶圆和待连接器件之间通过多层金属生长层焊接，实现了堆叠式封装。本发明利用纳米材料的高反应活性，金属生长层由纳米尺度的铜基体层和合金添加层交替生长，形成稳定的铜合金结构。相较于现有堆叠式封装，无需使用焊膏等化学药剂，减少了污染，无需考虑焊膏熔点，适应更高的工作温度，提高了互连性能。相较于纳米银铜式结构，铜基体跟其余金属材料交叠更稳固，长期可靠性高，纳米铜合金抗氧化性更高使得生产环境要求宽松，成本更低。
进一步，所述步骤一中第一晶圆和金属生长层之间生长有阻挡层和缓冲层，阻挡层生长在第一晶圆上，缓冲层生长在阻挡层上；步骤二中待连接器件和金属生长层之间生长有阻挡层和缓冲层，阻挡层生长在待连接器件上，缓冲层生长在阻挡层上。
阻挡层和缓冲层的设置使得电极互连效果更优。
进一步，所述步骤三中在第一晶圆的金属生长层和待连接器件的金属生长层上分别生长金属过渡层，将晶圆的金属过渡层和待连接器件的金属过渡层焊接。
在第一晶圆和待连接器件的最外层金属生长层上再生长一层金属作为过渡层，通过金属过渡层之间焊接，键合效果更好。
进一步，所述合金添加层为能够提升铜合金力学、热学、电学或化学性能的金属材料。
以镍、银、锰、锡、铟、钼等金属材料的一种或多种作为合金添加层，与铜基体层形成的铜合金，能显著提高其力学、热学、电学或化学性能。
进一步，所述步骤一中生长方式为PVD物理气相沉积工艺或CVD化学气相沉积工艺。
PVD物理气相沉积和CVD化学气相沉积为半导体工业中主流的两种金属生长工艺。
进一步，所述步骤三中焊接方式为热压，热压温度为200-600℃，压强范围为0.1-20MPa，所述热压环境为空气环境或无氧环境。
芯片焊接工艺主要采用热压焊接，热压温度适宜在200-600℃，压强在0.1-20MPa。本发明的纳米铜合金抗氧化性较强，除了常规的无氧真空，在空气环境下也可以热压焊接。
进一步，所述金属过渡层为能够在200-400℃和0.1-20MPa之间形成同种金属互连的金属材料。
铜、锡、铟、镍等金属材料能够在200-400℃和0.1-20MPa之间形成同种金属互连，达到优异的互连效果，适合作为金属过渡层。
进一步，所述步骤一中铜合金为青铜。
青铜合金相对于其他铜合金，如黄铜、白铜，结构稳固，抗氧化性最强。
进一步，所述步骤一中金属生长层中铜基体层质量占比为60％-90％，金属生长层单层厚度为10-500nm，步骤二中金属生长层重复次数为5-1000次。
铜作为基体的金属层，其余金属材料为少量添加部分，铜基体质量占比为60％-90％为宜，工业生产中，单层合金通常为10-500nm，单层循环次数为5-1000次。
进一步，所述待连接器件为晶圆或PCB板。
本发明的工艺适用于晶圆和晶圆之间，或晶圆和PCB板之间，或晶圆和基板之间的堆叠式键合。
本方面还提供一种晶圆互连结构，包括晶圆、待连接器件，其特征在于：所述晶圆上生长有金属生长层，所述金属生长层为纳米尺度，包括铜基体层、合金添加层，所述铜基体层生长在晶圆上，合金添加层生长在铜基体层上，与铜基体层键合形成铜合金；所述待连接器件与晶圆结构相同，晶圆的金属生长层和待连接器件的金属生长层焊接。
进一步，所述晶圆与金属生长层之间设有阻挡层和缓冲层，阻挡层在晶圆上，缓冲层生长在阻挡层上，待连接器件和金属生长层之间生长有阻挡层和缓冲层，阻挡层生长在待连接器件上，缓冲层生长在阻挡层上；所述晶圆的金属生长层和待连接器件的金属生长层上分别生长有金属过渡层，晶圆的金属过渡层和待连接器件的金属过渡层通过堆叠热压焊接；所述铜合金为青铜。
附图说明
图1为本发明实施例晶圆互连结构的示意图。
图2为本发明实施例晶圆互连结构中金属生长层的示意图。
具体实施方式
下面通过具体实施方式进一步详细的说明：
说明书附图中的标记包括：第一晶圆11、待连接器件12、金属生长层2、铜基体层21、合金添加层22、阻挡层3、缓冲层4、金属过渡层5。
实施例一：
如图1所示，本实施例中公开了一种晶圆互连结构，该结构包括第一晶圆11、待连接器件12、金属生长层2、阻挡层3、缓冲层4、金属过渡层5。
第一晶圆11为八寸，待连接器件12为第二晶圆，也为八寸。第一晶圆11上沿生长方向依次生长有阻挡层3、缓冲层4、金属生长层2、金属过渡层5，阻挡层3为50nm的钛；缓冲层4为300nm的镍；金属生长层2结构如图2所示，沿生长方向依次为铜基体层21、合金添加层22，铜基体层21为30nm的铜；合金添加层22可以采用镍、银、锰、锡、铟、钼等金属材料的一种或多种，能够显著提高铜合金的力学、热血、电学、化学性能，本实施例为12nm的镍和8nm的锡；铜基体层21和合金添加层22形成的金属生长层2主体为青铜，金属生长层2单层厚度控制在10-500nm，本实施例为50nm，铜基体层21质量占比控制在60％-90％，本实施例为70％，金属生长层2生长次数为5-1000次，本实施例为5次；金属过渡层5可以采用铜、锡、铟、镍等能够在200-400℃和0.1-20MPa之间形成同种金属互连的金属材料，本实施为17.5nm的铜。
待连接器件12第二晶圆上各部分结构与第一晶圆11相同，第一晶圆11的金属过渡层5和待连接器件12的金属过渡层5焊接，形成晶圆互连结构。
本实施例中还公开了一种与上述晶圆互连结构配套的晶圆互连工艺，该方法包括以下步骤：
金属生长工艺通常采用PVD物理气相沉积的磁控溅射生长工艺或CVD化学气相沉积的等离子体化学气相沉积工艺，本实施例为PVD物理气相沉积的磁控溅射生长工艺。首先在八寸第一晶圆11上生长50nm的钛阻挡层3和300nm的镍缓冲层4。再生长30nm的铜作为铜基体层21，在铜基体层21上生长一层12nm的镍和一层8nm的锡作为合金添加层22。铜基体层21和合金添加层22组成的金属生长层2主体为青铜，金属生长层2单层厚度为50nm；铜基体层21质量占比为70％。
重复生长五次金属生长层2后，在最外层的金属生长层2上溅射生长17.5nm的铜作为金属过渡层5。
在八寸第二晶圆上实施以上相同的步骤，将第一晶圆11的金属过渡层5和待连接器件12第二晶圆的金属过渡层5对齐进行热压焊接，热压温度控制住200-600℃，本实施例为300℃，压强范围为0.1-20MPa，本实施例为10MPa，热压时间为5分钟，环境条件为空气氛围或无氧真空，本实施例为空气环境。最终焊接的晶圆，剪切强度达到75MPa左右。
实施例二：
本实施例公开了一种晶圆互连结构，与实施例一不同之处在于，铜基体层21质量占比为60％，金属生长层2单层厚底为10nm，金属生长层2生长次数为1000次，其余结构与实施例一相同。
本实施例中还公开了一种与上述晶圆互连结构配套的晶圆互连工艺，与实施例一不同之处在于，本实施例金属生长工艺采用CVD化学气相沉积的等离子体化学气相沉积工艺，热压温度为200℃，压强为0.1MPa，环境条件为无氧真空，其余步骤与实施例一相同。
实施例三：
本实施例公开了一种晶圆互连结构，与实施例一不同之处在于，铜基体层21质量占比为90％，金属生长层2单层厚底为500nm，金属生长层2生长次数为500次，其余结构与实施例一相同。
本实施例中还公开了一种与上述晶圆互连结构配套的晶圆互连工艺，与实施例一不同之处在于，热压温度为600℃，压强为20MPa，其余步骤与实施例一相同。
实施例三：
本实施例公开了一种晶圆互连结构，与实施例一不同之处在于，本实施例待连接器件12为刚性单层PCB板，所述铜基体层21质量占比为75％，金属生长层2单层厚底为250nm，金属生长层2生长次数为750次，其余结构与实施例一相同。
以上的仅是本发明的实施例，方案中公知的具体结构及特性等常识在此未作过多描述，所属领域普通技术人员知晓申请日或者优先权日之前发明所属技术领域所有的普通技术知识，能够获知该领域中所有的现有技术，并且具有应用该日期之前常规实验手段的能力，所属领域普通技术人员可以在本申请给出的启示下，结合自身能力完善并实施本方案，一些典型的公知结构或者公知方法不应当成为所属领域普通技术人员实施本申请的障碍。应当指出，对于本领域的技术人员来说，在不脱离本发明结构的前提下，还可以作出若干变形和改进，这些也应该视为本发明的保护范围，这些都不会影响本发明实施的效果和专利的实用性。本申请要求的保护范围应当以其权利要求的内容为准，说明书中的具体实施方式等记载可以用于解释权利要求的内容。

Claims (12)

1.一种晶圆互连工艺，其特征在于：包括以下步骤：
步骤一：在第一晶圆上生长若干层纳米尺度的金属生长层，所述金属生长层沿生长方向依次包括铜基体层、合金添加层，所述合金添加层生长在铜基体层上，两者形成铜合金；
步骤二：在待连接器件上生长若干层纳米尺度的金属生长层；
步骤三：将晶圆的金属生长层和待连接器件的金属生长层焊接。
2.根据权利要求1所述的一种晶圆互连工艺，其特征在于：所述步骤一中第一晶圆和金属生长层之间生长有阻挡层和缓冲层，阻挡层生长在第一晶圆上，缓冲层生长在阻挡层上；步骤二中待连接器件和金属生长层之间生长有阻挡层和缓冲层，阻挡层生长在待连接器件上，缓冲层生长在阻挡层上。
3.根据权利要求1所述的一种晶圆互连工艺，其特征在于：所述步骤三中在第一晶圆的金属生长层和待连接器件的金属生长层上分别生长金属过渡层，将晶圆的金属过渡层和待连接器件的金属过渡层焊接。
4.根据权利要求1所述的一种晶圆互连工艺，其特征在于，所述合金添加层为能够提升铜合金力学、热学、电学或化学性能的金属材料。
5.根据权利要求2或3所述的一种晶圆互连工艺，其特征在于：所述步骤一中生长方式为PVD物理气相沉积工艺或CVD化学气相沉积工艺。
6.根据权利要求5所述的一种晶圆互连工艺，其特征在于：所述步骤三中焊接方式为热压，热压温度为200-600℃，压强范围为0.1-20MPa，所述热压环境为空气环境或无氧环境。
7.根据权利要求6所述的一种晶圆互连工艺，其特征在于：所述金属过渡层为能够在200-400℃和0.1-20MPa之间形成同种金属互连的金属材料。
8.根据权利要求1所述的一种晶圆互连工艺，其特征在于：所述步骤一中铜合金为青铜。
9.根据权利要求1所述的一种晶圆互连工艺，其特征在于：所述步骤一中金属生长层中铜基体层质量占比为60％-90％，金属生长层单层厚度为10-500nm，步骤二中金属生长层重复次数为5-1000次。
10.根据权利要求1所述的一种晶圆互连工艺，其特征在于：所述待连接器件为晶圆或PCB板。
11.一种晶圆互连结构，包括晶圆、待连接器件，其特征在于：所述晶圆上生长有金属生长层，所述金属生长层为纳米尺度，包括铜基体层、合金添加层，所述铜基体层生长在晶圆上，合金添加层生长在铜基体层上，与铜基体层键合形成铜合金；所述待连接器件与晶圆结构相同，晶圆的金属生长层和待连接器件的金属生长层焊接。
12.根据权利要求11所述的一种晶圆互连结构，其特征在于：所述晶圆与金属生长层之间设有阻挡层和缓冲层，阻挡层在晶圆上，缓冲层生长在阻挡层上，待连接器件和金属生长层之间生长有阻挡层和缓冲层，阻挡层生长在待连接器件上，缓冲层生长在阻挡层上；所述晶圆的金属生长层和待连接器件的金属生长层上分别生长有金属过渡层，晶圆的金属过渡层和待连接器件的金属过渡层通过堆叠热压焊接；所述铜合金为青铜。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1191392A (zh) * 1997-02-20 1998-08-26 三星航空产业株式会社 多层镀层引线架
US20020074663A1 (en) * 2000-12-20 2002-06-20 Wong Lawrence D. Structural reinforcement of highly porous low k dielectric films by cu diffusion barrier structures
US20050064702A1 (en) * 2003-07-24 2005-03-24 Xinming Wang Interconnects forming method and interconnects forming apparatus
US20050073048A1 (en) * 2003-10-03 2005-04-07 Bojkov Christo P. Sealing and protecting integrated circuit bonding pads
CN103258791A (zh) * 2013-05-16 2013-08-21 华进半导体封装先导技术研发中心有限公司 通过制备超细间距微凸点实现金属互连的方法及相应器件
US20140008801A1 (en) * 2012-07-06 2014-01-09 Kuan-Neng Chen Submicron connection layer and method for using the same to connect wafers
CN105575929A (zh) * 2014-11-03 2016-05-11 成功大学 电性连接结构及其制备方法
CN111900131A (zh) * 2020-07-03 2020-11-06 沈佳慧 一种半导体晶圆的密封环结构及其制备方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1191392A (zh) * 1997-02-20 1998-08-26 三星航空产业株式会社 多层镀层引线架
US20020074663A1 (en) * 2000-12-20 2002-06-20 Wong Lawrence D. Structural reinforcement of highly porous low k dielectric films by cu diffusion barrier structures
US20050064702A1 (en) * 2003-07-24 2005-03-24 Xinming Wang Interconnects forming method and interconnects forming apparatus
US20050073048A1 (en) * 2003-10-03 2005-04-07 Bojkov Christo P. Sealing and protecting integrated circuit bonding pads
US20140008801A1 (en) * 2012-07-06 2014-01-09 Kuan-Neng Chen Submicron connection layer and method for using the same to connect wafers
CN103258791A (zh) * 2013-05-16 2013-08-21 华进半导体封装先导技术研发中心有限公司 通过制备超细间距微凸点实现金属互连的方法及相应器件
CN105575929A (zh) * 2014-11-03 2016-05-11 成功大学 电性连接结构及其制备方法
CN111900131A (zh) * 2020-07-03 2020-11-06 沈佳慧 一种半导体晶圆的密封环结构及其制备方法

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