KR101321836B1

KR101321836B1 - 적층 세라믹 전자부품

Info

Publication number: KR101321836B1
Application number: KR1020120002392A
Authority: KR
Inventors: 타카시 사와다; 시게카츠 야마모토
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2011-01-21
Filing date: 2012-01-09
Publication date: 2013-10-28
Also published as: JP5267583B2; CN102610387A; US20130020905A1; US9111682B2; JP2012151397A; CN102610387B; KR20120085192A

Abstract

내습성을 향상시킬 수 있는 동시에, 세라믹 소체에 대한 고착력을 향상시킬 수 있는 외부전극을 포함하는 적층 세라믹 콘덴서와 같은 적층 세라믹 전자부품을 제공한다.
세라믹 소체(2)의 내부에 배치되는 내부전극(3,4)은 단면(11,12)에 노출되는 노출단(16,19)을 가진다. 내부전극과 전기적으로 접속되도록 하고, 단면상에 배치된 외부전극(5,6)은 노출단(16,19)을 덮는데, 측면(9,10)에는 랩 어라운드 하지 않도록 하고, 단면상에 배치된 제1의 도전부(20,21)와, 제1의 도전부를 덮으면서, 주면(7,8) 및 측면에 랩 어라운드 하도록 하고, 단면상에 배치된 제2의 도전부(26,27)를 포함한다. 외부전극에 있어서, 제1의 도전부에 인접하여 돌기부(22~25)가 단면상에 배치되는 것이 제2의 도전부의 형성시의 세라믹 소체의 자세 안정을 위해 바람직하다.

Description

적층 세라믹 전자부품{MULTILAYER CERAMIC ELECTRONIC COMPONENT}

이 발명은 적층 세라믹 전자부품에 관한 것으로서, 특히 적층 세라믹 전자부품에 포함하는 외부전극의 구조에 관한 것이다.

고성능 LSI가 탑재된 회로 기판의 전원 회로에 있어서는, 전원 라인이나 그라운드에 존재하는 임피던스에 의해, 전원 라인에서의 전압 변동이 커지면, 구동하는 회로의 동작이 불안정해지거나, 전원 회로를 경유하여 회로간의 간섭이 일어나거나, 발진(發振)을 일으킨다.

그리하여, 상기의 문제를 해결하기 위해, 통상 전원 라인과 그라운드 사이에는 디커플링 콘덴서(decoupling capacitor)가 병렬 접속되어 있다. 디커플링 콘덴서는 전원 라인에 기생하는 노이즈를 제거하는 동시에, 전원 전압 변동시에 부하에 재빠르게 전하를 공급하여(퀵 파워 서플라이), 회로의 동작을 안정화시키는 역할을 한다. 후자의 퀵 파워 서플라이를 위해서는, LSI의 가까이에 ESL(등가 직렬 인덕턴스)이 낮은 콘덴서를 배치할 필요가 있고, 예를 들면 LSI 패키지상에 ESL이 낮은 적층 세라믹 콘덴서가 배치되는 경우가 많다.

그런데, 최근의 적층 세라믹 콘덴서의 소형화, 대용량화에 수반하여, 적층 세라믹 콘덴서의 내부전극은 얇아지고, 내부전극의 적층 매수는 증가하는 경향이 있으며, 적층 세라믹 콘덴서의 ESL 및 ESR(등가 직렬 저항)은 저하하는 경향이 있다. 이 때문에, 예를 들면 LSI 패키지상의 콘덴서의 ESR이 지나치게 낮아진 결과, LSI 칩 자체가 가지는 미소 용량과의 사이에 생기는 병렬 공진(반공진)의 공진점에서의 임피던스가 높아져 버린다는 문제가 있었다.

즉, 정전 용량(자기 공진 주파수)이 다른 복수의 디커플링 콘덴서가 병렬 접속된 전원 회로에 있어서는, 특정 콘덴서의 ESR이 지나치게 저하하면, 반공진의 영향에 의해 특정 주파수 대역에서 디커플링 기능이 저하한다는 문제가 있었다.

이것을 받아서, 예를 들면 특허문헌 1 및 특허문헌 2에서는, 콘덴서의 단자가 되는 외부전극에 있어서, 내부전극과 전기적으로 접속되는 저항 전극층을 형성함으로써 ESR을 증가시키는 것이 제안되어 있다.

특허문헌 1 및 특허문헌 2에 기재된 방법에서는, 저항 성분을 포함하는 페이스트를 세라믹 소체에 도포함으로써 저항 전극층이 형성되고, 저항 전극층을 피복하도록 외측 전극층이 형성되어 있다. 또한 저항 전극층은 세라믹 소체의 단면으로부터, 코너부를 거쳐 인접하는 측면에까지 랩 어라운드(wrapped around) 하도록 하여 형성되어 있다.

그러나 저항 전극층이 측면에 랩 어라운드 할 경우, 저항 전극층을 피복하기 위해, 외측 전극층을 더욱 깊게 측면에 랩 어라운드 시킬 필요가 있다. 이 경우, 외측 전극층의 랩 어라운드부 선단으로부터 저항 전극층의 랩 어라운드부 선단까지의 거리가 짧아져 버려, 외측전극층의 랩 어라운드부 선단과 세라믹 소체 사이로부터 들어간 수분이 저항 전극층에 침입하기 쉬워진다는 문제가 있었다.

또한 동일한 문제에 조우하는 것은, 상기와 같은 ESR 증가 대책이 실시된 저항 전극층을 포함하는 콘덴서에 한정되지 않는다. 즉, 외부전극이 적어도 2층 구조로 된 적층 세라믹 전자부품이면 상기와 같은 문제에 조우할 수 있다.

WO 2006/022258 재공표 특허공보 WO 2008/035727 재공표 특허공보

그리하여, 이 발명의 목적은 상술한 바와 같은 문제를 해결할 수 있는 적층 세라믹 전자부품을 제공하고자 하는 것이다.

이 발명은 서로 대향하는 1쌍의 주면, 서로 대향하는 1쌍의 측면, 및 서로 대향하는 1쌍의 단면을 가지고, 주면이 연장되는 방향으로 연장되면서 1쌍의 주면을 연결하는 방향으로 적층된 복수의 세라믹층으로 이루어지는 세라믹 소체와, 세라믹 소체의 내부에 배치되며, 단면에 노출되는 노출단을 부여하는 인출부를 가지는 내부전극과, 내부전극과 전기적으로 접속되도록 하여, 단면상에 배치된 외부전극을 포함하는 적층 세라믹 전자부품에 적합한 것으로서, 상술한 기술적 과제를 해결하기 위해 다음과 같은 구성을 포함하는 것을 특징으로 하고 있다.

외부전극은 제1의 도전부와 그것을 덮는 제2의 도전부를 포함한다. 제1의 도전부는 내부전극의 인출부의 노출단을 덮도록 하면서, 세라믹 소체의 측면에는 랩 어라운드 하지 않도록 하여 세라믹 소체의 단면상에 배치된다. 제2의 도전부는 제1의 도전부를 덮으면서, 세라믹 소체의 주면 및 측면에 랩 어라운드 하도록 하여 세라믹 소체의 단면상에 배치된다.

이 발명에 있어서, 외부전극은 제1의 도전부에 대하여 소정의 거리를 두고 인접하도록 하여, 세라믹 소체의 단면상에 배치된 돌기부를 더 포함하고, 제2의 도전부는 제1의 도전부 및 돌기부를 덮도록 형성되는 것이 바람직하다.

상기 바람직한 실시 양태의 경우, 하나의 단면상에 있어서, 하나의 제1의 도전부와, 복수의 돌기부를 가지고, 복수의 돌기부는 제1의 도전부를 중심으로 하여 대칭이 되는 위치에 배치되어 있는 것이 보다 바람직하다.

또한 상기 바람직한 실시 양태에 있어서, 1쌍의 단면을 연결하는 방향에서 보아, 돌기부의 두께는 제1의 도전부의 두께와 같거나 또는 그 이상인 것이 보다 바람직하다.

또한 상기 바람직한 실시 양태에 있어서, 돌기부는 제1의 도전부와 같은 재료로 구성되는 것이 보다 바람직하다. 이 경우, 세라믹 소체의 내부에 배치되고, 단면에 노출하면서 돌기부에 의해 덮이는 노출단을 가지고, 내부전극과 같은 재료로 구성되는 더미 전극을 더 포함하는 것이 보다 바람직하다.

이 발명에 있어서, 전형적인 실시 양태에서는 제1의 도전부를 구성하는 재료는 저항 성분을 가진다.

또한 이 발명은 1쌍의 측면을 연결하는 방향을 따른 단면의 치수가, 1쌍의 단면을 연결하는 방향을 따른 측면의 치수보다도 긴 적층 세라믹 전자부품에 대하여 유리하게 적용된다.

또한 이 발명은 세라믹 소체의 적층방향으로 배열되는 복수의 내부전극을 포함하고, 각 내부전극은 인출부와 접속되면서 서로 대향하는 대향부를 가지며, 인출부의 폭 치수는 대향부의 폭 치수보다도 짧은 적층 세라믹 전자부품에 대하여 유리하게 적용된다.

이 발명에 의하면, 외부전극의 제1의 도전부가 세라믹 소체의 측면에 랩 어라운드 하지 않기 때문에 제1의 도전부의 형성 면적을 작게 할 수 있다. 또한 외부전극의 제2의 도전부는 세라믹 소체의 단면 뿐 아니라 주면 및 측면에도 랩 어라운드 한다. 이 때문에, 제2의 도전부의 랩 어라운드부 선단으로부터 제1의 도전부의 끝 가장자리에 이르는 거리를 비교적 길게 잡을 수 있고, 따라서 제2의 도전부의 랩 어라운드부 선단과 세라믹 소체 사이로부터 들어간 수분의 제1의 도전부에의 침입을 억제할 수 있다.

또한 외부전극의 제2의 도전부는 상술과 같이 세라믹 소체의 단면 뿐 아니라 주면 및 측면에도 랩 어라운드 하여 형성되기 때문에, 세라믹 소체에 대한 외부전극의 고착력이 향상한다.

이 발명에 있어서, 세라믹 소체의 단면상에 돌기부가 제1의 도전부에 인접하여 배치되면, 상기 단면을 플레이트나 정반(定盤)을 향해 압박했을 때의 세라믹 소체의 자세를 안정시킬 수 있다. 즉, 돌기부가 배치되지 않는 경우이며, 제1의 도전부가 단면상에 부분적으로 형성되는 경우, 다음과 같은 문제를 초래할 가능성이 있다.

(1)제1의 도전부 형성 후, 세라믹 소체의 단면을 점착 플레이트 등에 접착시켜 이동을 행하고자 하는 경우, 부분적으로 형성된 제1의 도전부가 점착 플레이트에 접촉하면 세라믹 소체가 기울어져 버린다.

(2)제2의 도전부를 딥법(dip method)에 의해 형성할 경우, 부분적으로 형성된 제1의 도전부가 정반에 압박되면 세라믹 소체가 기울어져 버린다.

(3)상기 (1) 및 (2)의 경우, 제2의 도전부의 도포 형상이 악화할 우려가 있다.

이에 대하여, 세라믹 소체의 단면상에 돌기부가 제1의 도전부에 인접하여 배치되어 있으면, 돌기부에 의해 세라믹 소체의 자세가 안정되기 때문에 상기와 같은 문제를 초래하지 않는다.

특히, 하나의 단면상에 있어서, 복수의 돌기부가 제1의 도전부를 중심으로 하여 대칭이 되는 위치에 배치되어 있거나, 1쌍의 단면을 연결하는 방향에서 보아, 돌기부의 두께가 제1의 도전부의 두께와 같거나 또는 그 이상이면, 돌기부에 의한 상기의 효과가 보다 현저하게 발휘될 수 있다.

도 1은 이 발명의 제1의 실시형태에 의한 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서의 외관을 나타내는 사시도이다.
도 2는 도 1에 나타낸 적층 세라믹 콘덴서의 세라믹 소체의 측면에 평행한 면을 따르는 단면도이다.
도 3은 도 1에 나타낸 적층 세라믹 콘덴서의 세라믹 소체의 주면에 평행한 면을 따르는 단면도이며, (A)는 제1의 내부전극이 통과하는 단면을 나타내고, (B)는 제2의 내부전극이 통과하는 단면을 나타낸다.
도 4는 도 1에 나타낸 적층 세라믹 콘덴서에 포함하는 세라믹 소체에 제1의 도전부가 형성된 상태를 나타내는 단면도이다.
도 5는 도 1에 나타낸 적층 세라믹 콘덴서에 포함하는 세라믹 소체에 제1의 도전부가 형성된 상태를 나타내는 평면도이다.
도 6은 도 4 및 도 5에 나타낸 돌기부가 없을 경우의 문제점을 설명하기 위한 것이며, (A)는 세라믹 소체를 홀더에 의해 유지하면서 점착 플레이트 또는 정반과 같은 수평 배치면에 접촉시킨 상태를 나타내고, (B)는 수평 배치면상의 세라믹 소체를 홀더로부터 해방한 후의 상태를 나타낸다.
도 7은 이 발명의 제2의 실시형태에 의한 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서를 나타내는 도 3(B)에 대응하는 도면이다.
도 8은 이 발명의 제3의 실시형태에 의한 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서에 포함하는 세라믹 소체를 나타내는 도 4에 대응하는 도면이다.
도 9는 이 발명의 제4의 실시형태에 의한 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서에 포함하는 세라믹 소체를 나타내는 도 4에 대응하는 도면이다.
도 10은 이 발명의 제5의 실시형태에 의한 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서에 포함하는 세라믹 소체를 나타내는 도 4에 대응하는 도면이다.
도 11은 이 발명의 제6의 실시형태에 의한 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서에 포함하는 세라믹 소체를 나타내는 도 4에 대응하는 도면이다.
도 12는 이 발명의 제7의 실시형태에 의한 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서에 포함하는 세라믹 소체를 나타내는 도 4에 대응하는 도면이다.
도 13은 이 발명의 제8의 실시형태에 의한 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서를 나타내는 도 3에 대응하는 도면이다.
도 14는 이 발명의 제9의 실시형태에 의한 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서를 나타내는 도 13에 대응하는 도면이다.
도 15는 이 발명의 제10의 실시형태에 의한 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서를 나타내는 도 3에 대응하는 도면이다.
도 16은 이 발명의 제11의 실시형태에 의한 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서의 외관을 나타내는 사시도이다.
도 17은 도 16에 나타낸 적층 세라믹 콘덴서의 세라믹 소체의 측면에 평행한 면을 따르는 단면도이다.
도 18은 도 16에 나타낸 적층 세라믹 콘덴서의 세라믹 소체의 주면에 평행한 면을 따르는 단면도이며, (A)는 제1의 내부전극이 통과하는 단면을 나타내고, (B)는 제2의 내부전극이 통과하는 단면을 나타내며, (C)는 외층 더미 전극이 통과하는 단면을 나타낸다.
도 19는 이 발명의 제12의 실시형태에 의한 적층 세라믹 콘덴서를 나타내는 도 18에 대응하는 도면이다.

이하에 이 발명을 실시하기 위한 형태를 설명하는 데 있어, 적층 세라믹 전자부품으로서 적층 세라믹 콘덴서를 예시한다.

[제1의 실시형태]

도 1 내지 도 6은 이 발명의 제1의 실시형태를 설명하기 위한 것이다. 제1의 실시형태에 의한 적층 세라믹 콘덴서(1)는 ESR 제어 타입의 것이다. 적층 세라믹 콘덴서(1)는 세라믹 소체(2)와, 세라믹 소체(2)의 내부에 배치된 내부전극(3 및 4)과, 세라믹 소체(2)의 외표면상에 배치된 외부전극(5 및 6)을 포함하고 있다. 이하, 적층 세라믹 콘덴서(1)의 구조의 상세를 (1)세라믹 소체, (2)내부전극, (3)외부전극으로 나누어 설명하고, 그 후 (4)제조방법에 대하여 설명한다.

(1)세라믹 소체

도 1 내지 도 5에 나타내는 바와 같이, 세라믹 소체(2)는 서로 대향하는 1쌍의 주면(7 및 8)과, 서로 대향하는 1쌍의 측면(9 및 10)과, 서로 대향하는 1쌍의 단면(11 및 12)을 가지는 거의 직방체상을 이루고 있다. 세라믹 소체(2)는 코너부 및 모퉁이부가 둥그스름하게 되어 있는 것이 바람직하다.

세라믹 소체(2)는, 도 2에 나타내는 바와 같이, 주면(7 및 8)의 방향으로 연장되면서 1쌍의 주면(7 및 8)을 연결하는 방향으로 적층된 복수의 세라믹층(13)으로 이루어지는 적층 구조를 가진다. 세라믹층(13)의 각 두께는 0.5~10㎛인 것이 바람직하다. 세라믹층(13)을 구성하는 세라믹 재료로서는, 예를 들면 BaTiO₃, CaTiO₃, SrTiO₃, CaZrO₃ 등을 주성분으로 하는 유전체 세라믹을 사용할 수 있다. 또한 이들 주성분에 Mn 화합물, Mg 화합물, Si 화합물, Co 화합물, Ni 화합물, 희토류 원소 화합물 등의 부성분을 첨가한 것을 사용해도 된다.

세라믹 소체(2)는, 1쌍의 측면(9 및 10)을 연결하는 방향을 따른 단면(11 및 12)의 각 치수 W는, 1쌍의 단면(11 및 12)을 연결하는 방향을 따른 측면(9 및 10)의 각 치수 L보다도 긴 이른바 LW 역전 타입이다. 이러한 LW 역전 타입에서는 내부전극(3 및 4)의 길이를 짧으면서, 폭을 넓게 할 수 있기 때문에 적층 세라믹 콘덴서(1)의 ESL을 낮게 할 수 있다. 상기 치수 W는 상기 치수 L의 1.5~2.5배가 되는 것이 바람직하다.

상술과 같은 LW 역전 타입의 것에서는, 세라믹 소체(2)의 기울어짐이 일어나기 쉬워지기 때문에 후술하는 돌기부의 존재 의의가 커진다.

(2)내부전극

내부전극은 도 3(A)에 나타낸 복수의 제1의 내부전극(3) 및 도 3(B)에 나타낸 복수의 제2의 내부전극(4)을 포함한다. 복수의 제1의 내부전극(3) 및 복수의 제2의 내부전극(4)은 세라믹 소체(2)의 적층방향으로 교대로 배열된다.

제1의 내부전극(3)은 이것과 서로 이웃하는 제2의 내부전극(4)에 대향하는 대향부(14)와, 대향부(14)로부터 제1의 단면(11)에 인출된 인출부(15)를 가진다. 인출부(15)는 단면(11)에 노출되는 노출단(16)을 부여한다. 한편, 제2의 내부전극(4)은 이것과 서로 이웃하는 제1의 내부전극(3)에 대향하는 대향부(17)와, 대향부(17)로부터 제2의 단면(12)에 인출된 인출부(18)를 가진다. 인출부(18)는 단면(12)에 노출되는 노출단(19)을 부여한다.

인출부(15 및 18)의 각각의 폭 치수는 대향부(14 및 17)의 각각의 폭 치수보다도 짧은 것이 바람직하다. 이것에 의해, 노출단(16 및 19)이 각각 외부전극(5 및 6)의 후술하는 제1의 도전부에 의해, 확실하게 덮이기 쉬워져 신뢰성이 확보된다. 또한 상기의 치수 관계를 가짐으로써, 전류 경로를 보다 좁게 하는 것이 용이해지고, 이것에 의해 콘덴서의 ESR을 높이는 것이 가능해진다.

내부전극(3 및 4)을 구성하는 도전 재료로서는 예를 들면 Ni, Cu, Ag, Pd, Ag-Pd 합금, Au 등을 사용할 수 있다.

또한 내부전극(3 및 4)의 각 두께는 0.3~2.0㎛인 것이 바람직하다.

(3)외부전극

외부전극(5 및 6)은 모두 제1의 도전부, 돌기부, 제2의 도전부, 및 제3의 도전부를 포함한다. 이하, 각각에 대하여 설명한다.

(3)-1. 제1의 도전부

도 3 내지 도 5에 나타내는 바와 같이, 제1의 도전부(20 및 21)는 각각 내부전극(3 및 4)의 인출부(15 및 18)의 노출단(16 및 19)을 덮도록 하여, 세라믹 소체(2)의 단면(11 및 12)상에 배치된다. 제1의 도전부(20 및 21)는 주면(7 및 8)에는 랩 어라운드 하도록 하여 띠상으로 형성되는데, 측면(9 및 10)에는 랩 어라운드 하지 않게 된다.

제1의 도전부(20 및 21)의 각각은 1쌍의 측면(9 및 10)을 연결하는 방향을 따른 치수 W에 대하여 1/2W이하의 폭 치수를 취할 수 있다. 또한 제1의 도전부(20 및 21)는 1쌍의 측면(9 및 10)을 연결하는 방향에 관하여, 각각 단면(11 및 12)의 중앙을 통과하도록 배치될 수 있다. 특히, 이러한 제1의 도전부(20 및 21)의 배치는 세라믹 소체(2)의 기울어짐을 일어나기 쉽게 하기 때문에, 후에 상세히 기술하는 돌기부의 존재 의의가 커진다. 제1의 도전부(20 및 21)의 각 두께는 5~100㎛인 것이 바람직하다.

이 실시형태에서는 제1의 도전부(20 및 21)는 저항 성분을 포함한다. 이것에 의해, 적층 세라믹 콘덴서(1)가 부여하는 용량에 대하여 저항 요소가 직렬로 들어가게 되고, 적층 세라믹 콘덴서(1)의 ESR을 높게 할 수 있다. 적층 세라믹 콘덴서(1)의 ESR로서는 10mΩ~1500mΩ인 것이 바람직하고, 100mΩ~1000mΩ인 것이 더욱 바람직하다. 또한 제1의 도전부(20 및 21)의 비저항은 0.001~1.0Ω·cm인 것이 바람직하고, 0.005~0.1Ω·cm인 것이 더욱 바람직하다.

상기 저항 성분이란, 일반적인 외부단자 전극에 포함되는 금속이나 유리를 제외한 비저항의 비교적 높은 성분을 가리키고, 구체적으로는 유리를 제외한 금속 산화물이다. 여기서, 금속 산화물로서는 예를 들면 In-Sn 복합 산화물(ITO), La-Cu 복합 산화물, Sr-Fe 복합 산화물, Ca-Sr-Ru 복합 산화물 등의 복합 산화물이 유리하게 사용된다. 이들 복합 산화물은 Ni와의 반응성이 양호하기 때문에, 이들 복합 산화물을 사용할 경우는, 상술한 내부전극(3 및 4)을 위한 도전 재료로서 Ni 또는 Ni 합금을 사용하는 것이 바람직하다. 이것에 의해, 외부전극(5 및 6), 특히 제1의 도전부(20 및 21)와 내부전극(3 및 4)의 접속 신뢰성을 높일 수 있다.

제1의 도전부(20 및 21)에는 저항 성분 외에 유리가 첨가될 수 있다. 여기서, 유리로서는 B-Si계 유리, B-Si-Zn계 유리, B-Si-Zn-Ba계 유리, B-Si-Zn-Ba-Ca-Al계 유리 등을 사용할 수 있다. 유리를 첨가할 경우, 저항 성분과 유리의 체적 비율은 30:70~70:30의 범위인 것이 바람직하다.

제1의 도전부(20 및 21)에는 또한 Ni, Cu, Mo, Cr, Nb 등의 금속이 첨가되어 있어도 되고, Al₂O₃, TiO₂, ZrO₂, ZnO 등의 금속 산화물이 첨가되어 있어도 된다. 이들 물질은 제1의 도전부(20 및 21)가 부여하는 비저항을 조정하는 기능을 가지면서, 치밀성을 조정하는 기능을 가진다. 즉, 상기 금속을 첨가한 경우는 비저항이 내려가, 상기 금속 산화물을 첨가한 경우는 비저항이 오른다. 또한 Ni, Cu, Al₂O₃ 및 TiO₂는 제1의 도전부(20 및 21)의 치밀화를 촉진하고, 한편 Mo, Cr, Nb, ZrO₂ 및 ZnO는 제1의 도전부(20 및 21)의 치밀화를 억제한다. 또한 치밀화 억제라는 것은 제1의 도전부(20 및 21)의 과소결에 의한 블리스터(blisters) 발생을 방지한다는 의미가 있다.

도시하지 않지만, 하나의 단면에 대하여 복수의 제1의 도전부가 형성되어도 된다.

(3)-2. 돌기부

도 3 및 도 4에 나타내는 바와 같이, 돌기부(22 및 23) 및 돌기부(24 및 25)가, 각각 제1의 도전부(20 및 21)에 대하여 소정의 거리를 두고 인접하도록 하여, 단면(11 및 12)상에 배치된다. 돌기(22~25)는 후에 상세히 기술하는 제2의 도전부의 형성시에 세라믹 소체(2)가 기우는 것을 방지하도록 작용한다. 돌기부(22~25)는 주면(7 및 8)상에 랩 어라운드 하도록 하여 띠상으로 형성되어 있다. 돌기부(22~25)의 각각은 1쌍의 측면(9 및 10)을 연결하는 방향을 따른 치수 W에 대하여 1/4W이하의 폭 치수를 취할 수 있다.

이 실시형태에서는, 한쪽의 단면(11)에 대하여, 2개의 돌기부(22 및 23)가 제1의 도전부(20)를 사이에 끼우도록 하여 배치되고, 또한 다른 쪽의 단면(12)에 대하여, 2개의 돌기부(24 및 25)가 제1의 도전부(21)를 사이에 끼우도록 하여 배치된다. 이것에 의해 세라믹 소체(2)가 기우는 것을 방지하는 효과가 높아진다.

또한 2개의 돌기부(22 및 23)는 제1의 도전부(20)를 중심으로 하여 대칭이 되는 위치에 배치된다. 마찬가지로, 2개의 돌기부(24 및 25)는 제1의 도전부(21)를 중심으로 하여 대칭이 되는 위치에 배치된다. 여기서, 제1의 도전부(20)와 돌기부(22 및 23) 사이의 각 거리는 서로 실질적으로 동일하고, 또한 제1의 도전부(21)와 돌기부(24 및 25) 사이의 각 거리는 서로 실질적으로 동일하다. 이것에 의해 세라믹 소체(2)가 기우는 것을 방지하는 효과가 보다 높아진다.

돌기부(22~25)는 제1의 도전부(20 및 21)와 같은 재료로 구성되는 것이 바람직하다. 이것에 의해, 제1의 도전부(20 및 21)의 형성과 동시에 돌기부(22~25)를 형성하는 것이 가능해진다. 또한 돌기부(22~25)는 제1의 도전부(20 및 21)와는 다른 재료로 구성되어 있어도 상관없다. 예를 들면 세라믹 재료와 유리 성분을 혼합한 것 등으로 구성되어도 된다.

1쌍의 단면(11 및 12)을 연결하는 방향에서 보아, 돌기부(22~25)의 각 두께는 5~100㎛인 것이 바람직한데, 돌기부(22 및 23)의 각 두께는, 제1의 도전부(20)의 두께와 실질적으로 같거나 또는 그 이상인 것이 바람직하고, 또한 돌기부(24 및 25)의 각 두께는 제1의 도전부(21)의 두께와 실질적으로 같거나 또는 그 이상인 것이 바람직하다. 이것은 세라믹 소체(2)의 기울어짐을 보다 효과적으로 방지하는 것에 공헌한다.

또한 1쌍의 측면(9 및 10)을 연결하는 방향에서 보아, 돌기부(22 및 23)의 각 폭은 제1의 도전부(20)의 폭과 실질적으로 같거나 그 이하인 것이 바람직하고, 마찬가지로 돌기부(24 및 25)의 각 폭은 제1의 도전부(21)의 폭과 실질적으로 같거나 그 이하인 것이 바람직하다. 또한 돌기부(22 및 23)의 각 폭이 제1의 도전부(20)의 폭과 실질적으로 같으면, 돌기부(22 및 23)의 각 두께와 제1의 도전부(20)의 두께를 정돈하기 쉬워지고, 또한 돌기부(24 및 25)의 각 폭이 제1의 도전부(21)의 폭과 실질적으로 같으면, 돌기부(24 및 25)의 각 두께와 제1의 도전부(21)의 두께를 정돈하기 쉬워진다.

또한 하나의 단면상에 있어서, 3개 이상의 돌기부가 형성되어도, 단 하나의 돌기부가 형성되어도 된다.

(3)-3. 제2의 도전부

제2의 도전부(26)는 제1의 도전부(20) 및 돌기부(22 및 23)를 덮도록 하여, 단면(11)상에 형성되고, 마찬가지로 제2의 도전부(27)는 제1의 도전부(21) 및 돌기부(24 및 25)를 덮도록 하여 단면(12)상에 형성된다. 또한 이들 제2의 도전부(26 및 27)는 주면(7 및 8) 및 측면(9 및 10)에 랩 어라운드 하도록 하여 형성되어 있다.

제2의 도전부(26 및 27)는 내습성을 향상시키도록 작용한다. 특히, 제1의 도전부(20 및 21)가 금속 산화물이나 유리 성분을 주성분으로 할 경우, 제1의 도전부(20 및 21)는 다공성(porous)이 되기 쉽기 때문에, 제2의 도전부(26 및 27)의 중요성은 보다 높아진다.

후술하는 바와 같이, 도금에 의해 제3의 도전부를 형성할 경우, 제2의 도전부(26 및 27)는 도금 부착성을 향상시키도록 작용한다.

제2의 도전부(26 및 27)에 포함되는 도전 재료로서는, 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등을 사용할 수 있다. 또한 제2의 도전부(26 및 27)에는 유리 성분이 첨가되어 있는 것이 바람직하다. 유리 성분으로서는, 제1의 도전부(20 및 21)에 포함될 수 있는 유리와 동일 또는 주성분이 같은 것을 사용하는 것이 바람직하다.

제2의 도전부(26 및 27)를 구성하는 재료와 제1의 도전부(20 및 21)를 구성하는 재료 및 돌기부(22~25)를 구성하는 재료는 서로 다른 것이 바람직하다. 이것에 의해, 제1의 도전부(20 및 21)와 제2의 도전부(26 및 27)가 서로 다른 작용을 분담시킬 수 있다.

제2의 도전부(26 및 27)의 각 두께는 5~100㎛인 것이 바람직하다.

(3)-4. 제3의 도전부

도 2 및 도 3에 나타내는 바와 같이, 제3의 도전부(28 및 29)가 필요에 따라 각각 제2의 도전부(26 및 27)를 덮도록 도금에 의해 형성된다.

적층 세라믹 콘덴서(1)가 솔더를 사용하여 실장될 경우에는, 제3의 도전부(28 및 29)는 Ni 도금막 및 그 위의 Sn 도금막으로 이루어지는 2층 구조가 되는 것이 바람직하다. 적층 세라믹 콘덴서(1)가 도전성 접착제나 와이어 본딩을 사용하여 실장될 경우에는, 제3의 도전부(28 및 29)는 Ni 도금막 및 그 위의 Au 도금막으로 이루어지는 2층 구조가 되는 것이 바람직하다. 적층 세라믹 콘덴서(1)가 수지 기판 중에 매설(埋設)될 경우에는, 제3의 도전부(28 및 29)는 적어도 최외층이 Cu 도금막이 되는 것이 바람직하다.

제3의 도전부(28 및 29)는 상술한 바와 같이 2층 구조일 필요는 없고 1층이어도 3층 이상이어도 된다.

제3의 도전부(28 및 29)를 구성하는 도금막의 1층당의 두께는 1~10㎛인 것이 바람직하다.

제2의 도전부(26 및 27)와 제3의 도전부(28 및 29)의 각 사이에 응력 완화용의 도전성 수지층이 형성되어 있어도 된다.

(4)제조방법

적층 세라믹 콘덴서(1)는 예를 들면 다음과 같이 하여 제조된다.

(4)-1.

세라믹층(13)이 될 세라믹 그린시트, 내부전극용 도전성 페이스트, 및 외부전극용 도전성 페이스트를 준비한다. 세라믹 그린시트 및 내부전극용 및 외부전극용의 각 도전성 페이스트에는 바인더 및 용제가 포함되는데, 공지의 유기 바인더나 유기 용제를 사용할 수 있다. 또한 외부전극용 도전성 페이스트로서, 제1의 도전부(20 및 21) 및 돌기부(22~25)를 위한 도전성 페이스트와, 제2의 도전부(26 및 27)를 위한 도전성 페이스트가 준비된다.

(4)-2.

세라믹 그린시트상에, 예를 들면 스크린 인쇄 등에 의해 소정의 패턴으로 도전성 페이스트를 인쇄하여 내부전극 패턴을 형성한다.

(4)-3.

내부전극 패턴이 인쇄되어 있지 않은 외층용 세라믹 그린시트를 소정 매수 적층하고, 그 위에 내부전극 패턴이 인쇄된 세라믹 그린시트를 순차 적층하며, 그 위에 외층용 세라믹 그린시트를 소정 매수 적층하여 마더 적층체를 제작한다.

(4)-4.

마더 적층체를 정수압 프레스 등의 수단에 의해 적층방향으로 프레스한다.

(4)-5.

마더 적층체를 소정의 사이즈로 컷트하고, 소성 전의 세라믹 소체를 잘라낸다. 이때, 배럴 연마 등에 의해 소성 전의 세라믹 소체의 코너부나 모퉁이부를 둥그스름하게 해도 된다.

(4)-6.

소성 전의 세라믹 소체를 소성한다. 이것에 의해 도시한 세라믹 소체(2)가 얻어진다. 소성 온도는 세라믹이나 내부전극의 재료에 따라 다르지만 900~1300℃인 것이 바람직하다.

(4)-7.

소성 후의 세라믹 소체(2)의 양 단면(11 및 12)에, 제1의 도전부(20 및 21) 및 돌기부(22~25)의 각각을 형성하기 위한 도전성 페이스트를 도포하고, 베이킹함으로써 제1의 도전층(20 및 21) 및 돌기부(22~25)를 형성한다. 이 경우, 슬릿에 세라믹 소체(2)를 접촉시키고, 슬릿을 통해 도전성 페이스트를 통과시켜 띠상으로 도포하는 슬릿법을 채용할 수 있다. 이것에 의해, 제1의 도전부(20)와 돌기부(22 및 23)를 동시에, 또한 제1의 도전부(21)와 돌기부(24 및 25)를 동시에 각각 형성할 수 있다. 베이킹 온도는 700~900℃인 것이 바람직하다. 또한 베이킹시의 분위기로서는 대기 또는 N₂ 등의 분위기로 구분된다.

(4)-8.

제1의 도전부(20 및 21)상에 제2의 도전부(26 및 27)를 위한 도전성 페이스트를 도포하고, 베이킹함으로써 제2의 도전부(26 및 27)를 형성한다. 이 경우, 페이스트가 깔린 정반에 세라믹 소체(2)를 접촉시키고, 세라믹 소체(2)를 끌어올리는 딥법을 채용할 수 있다. 베이킹 온도는 700~900℃의 범위이며, 상술한 제1의 도전부(20 및 21) 및 돌기부(22~25)의 베이킹 온도보다도 낮은 온도인 것이 바람직하다. 베이킹시의 분위기로서는 대기 또는 N₂ 등의 분위기로 구분된다.

또한 상술과 같이, 정반에 세라믹 소체(2)를 접촉시킬 때, 제1의 도전부(20 및 21) 뿐 아니라, 돌기부(22~25)도 정반에 접촉하기 때문에 세라믹 소체(2)가 기우는 것을 방지할 수 있다. 이것에 대해서는 도 6을 참조하여 후술한다.

(4)-9.

필요에 따라 제2의 도전부(26 및 27)상에 도금에 의해 제3의 도전부(28 및 29)를 형성한다.

이상과 같이 하여 적층 세라믹 콘덴서(1)가 완성된다.

다음으로, 도 6을 참조하여 돌기부(22~25)가 없는 경우의 문제점에 대하여 설명한다.

도 6(A)에는 세라믹 소체(2)가 홀더(31)에 의해 유지되어 있는 상태가 나타나 있다. 홀더(31)는 탄성체부(32)를 내측에 마련한 강체부(33)를 가지고 있고, 탄성체부(32)를 세라믹 소체(2)에 압접시키면서, 강체부(33)에 의해 끼움으로써 세라믹 소체(2)를 유지하고 있다. 도시한 세라믹 소체(2)에는 제1의 도전부(20 및 21)가 형성되어 있는데, 돌기부가 형성되어 있지 않다.

도 6(A)에 나타내는 바와 같이, 세라믹 소체(2)를 홀더(31)에 의해 유지하면서 점착 플레이트나 정반과 같은 수평 배치면(34)에 접촉시킨 후, 동 (B)에 나타내는 바와 같이, 수평 배치면(34)상의 세라믹 소체(2)를 홀더(31)로부터 해방하면, 세라믹 소체(2)에는 돌기부가 없기 때문에, 그 자세가 안정되지 않아 세라믹 소체(2)가 기울어 버린다.

이와 같이 세라믹 소체(2)가 기울어 버리면, 예를 들면 상기 "(4)-8"의 공정에 있어서, 제2의 도전부(26 및 27)를 위한 도전성 페이스트의 도포 형상이 악화할 우려가 있다. 이에 대하여, 세라믹 소체(2)에 돌기부(22~25)가 제1의 도전부(20 및 21)에 인접하여 배치되어 있으면, 돌기부(22~25)에 의해 세라믹 소체(2)의 자세가 안정되기 때문에, 상기와 같은 문제를 초래하지 않도록 할 수 있다.

[제2의 실시형태]

이 발명의 제2의 실시형태가 도 7에 나타나 있다. 도 7은 도 3(B)에 대응하는 도면이다. 도 7에 있어서, 도 3(B)에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고, 중복하는 설명은 생략한다.

도 7에 나타낸 적층 세라믹 콘덴서(1a)에서는, 돌기부(22a~25a)가 단면(11 및 12)상 뿐 아니라, 적어도 측면(9 및 10)상에까지 랩 어라운드 하도록 형성되어 있다. 도시하지 않지만, 돌기부(22a~25a)는 주면(7 및 8)상에까지 랩 어라운드 하도록 형성되어도 된다.

상기와 같은 구성에 의하면, 돌기부(22a~25a)에 수분이 보다 침입하기 쉬운 상황이 초래되는데, 설령 돌기부(22a~25a)에 수분이 침입해도, 그 밑에는 내부전극(3 및 4)의 노출단(16 및 19)이 존재하지 않으므로 심각한 문제가 되지는 않는다.

[제3의 실시형태]

이 발명의 제3의 실시형태가 도 8에 나타나 있다. 도 8은 도 4에 대응하는 도면이다. 도 8에 있어서, 도 4에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고, 중복하는 설명은 생략한다.

도 8에 나타낸 세라믹 소체(2)에서는, 제1의 도전부(20b) 및 돌기부(22b 및 23b)가 단면(11)상에만 형성되어 있다. 도 8에 나타낸 세라믹 소체(2)의 배면측 즉 단면(12)상에 있는 제1의 도전부 및 돌기부에 대해서도, 도시하지 않지만 단면(12)상에만 형성되어 있다.

이러한 구성에 의하면, 외부전극의 T방향(도 1 및 도 2 참조)의 두께를 억제할 수 있기 때문에 적층 세라믹 전자부품을 저배화할 수 있다.

[제4의 실시형태]

이 발명의 제4의 실시형태가 도 9에 나타나 있다. 도 9는 도 4에 대응하는 도면이다. 도 9에 있어서, 도 4에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고, 중복하는 설명은 생략한다.

도 9에 나타낸 세라믹 소체(2)에서는, 단면(11)상에 있어서 돌기부(36)가 편측에 하나만 배치되어 있다. 도 9에 나타낸 세라믹 소체(2)의 배면측 즉 단면(12)상에 있는 제1의 도전부 및 돌기부에 대해서는, 도시하지 않지만 같은 형태여도 다른 형태로 되어도 된다.

도 9에 나타내는 바와 같은 형태는 제1의 도전부(37)가 비교적 넓은 면적이면서, W방향(도 1 및 도 3 참조)에 치우쳐 배치되는 국면에 있어서 채용될 수 있다.

[제5의 실시형태]

이 발명의 제5의 실시형태가 도 10에 나타나 있다. 도 10은 도 4에 대응하는 도면이다. 도 10에 있어서, 도 4에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고, 중복하는 설명은 생략한다.

도 10에 나타낸 세라믹 소체(2)에서는, 단면(11)상에 있어서, 돌기부(38)가 프레임상으로 배치되고, 돌기부(38)에 둘러싸이도록 제1의 도전부(39)가 배치되어 있다. 도 10에 나타낸 세라믹 소체(2)의 배면측 즉 단면(12)상에 있는 제1의 도전부 및 돌기부에 대해서는 도시하지 않지만 같은 형태여도 다른 형태로 되어도 된다.

[제6의 실시형태]

이 발명의 제6의 실시형태가 도 11에 나타나 있다. 도 11은 도 4에 대응하는 도면이다. 도 11에 있어서, 도 4에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고, 중복하는 설명은 생략한다.

도 11에 나타낸 세라믹 소체(2)에서는, 제1의 도전부(40)가 단면(11)의 중앙에 배치되면서, 4개의 돌기부(41~44)가 단면(11)의 네 모퉁이 부근에 배치되어 있다. 도 11에 나타낸 세라믹 소체(2)의 배면측 즉 단면(12)상에 있는 제1의 도전부 및 돌기부에 대해서는 도시하지 않지만 동일한 형태여도 다른 형태로 되어도 된다.

[제7의 실시형태]

이 발명의 제7의 실시형태가 도 12에 나타나 있다. 도 12는 도 4에 대응하는 도면이다. 도 12에 있어서, 도 4에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고, 중복하는 설명은 생략한다.

도 12에 나타낸 세라믹 소체(2)에서는, 제1의 도전부(45)가 단면(11)의 중앙에 배치되면서, 2개의 돌기부(46 및 47)가 단면(11)의 대각 위치에 배치되어 있다. 도 12에 나타낸 세라믹 소체(2)의 배면측 즉 단면(12)상에 있는 제1의 도전부 및 돌기부에 대해서는 도시하지 않지만 같은 형태여도 다른 형태로 되어도 된다.

[제8의 실시형태]

이 발명의 제8의 실시형태가 도 13에 나타나 있다. 도 13은 도 3에 대응하는 도면이다. 도 13에 있어서, 도 3에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고, 중복하는 설명은 생략한다.

도 13에 나타낸 적층 세라믹 콘덴서(1c)는, 도 3에 나타낸 적층 세라믹 콘덴서(1)로부터 돌기부(22~25)를 제거한 구조를 가진다.

[제9의 실시형태]

이 발명의 제9의 실시형태가 도 14에 나타나 있다. 도 14는 도 13에 대응하는 도면이다. 도 14에 있어서, 도 13에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고, 중복하는 설명은 생략한다.

도 14에 나타낸 적층 세라믹 콘덴서(1d)는, 간단히 말하면, 도 3에 나타낸 적층 세라믹 콘덴서(1)에 더미 전극(54 및 55)을 부가한 구조를 가진다.

더미 전극(54 및 55)은 세라믹 소체(2)의 단면(11 또는 12)에 노출되도록 하여 배치된다. 더미 전극(54 및 55)은 내부전극(3 및 4)과 같은 재료에 의해 구성될 수 있다.

더미 전극(54 및 55)은 각각 제1의 도전부(20 및 21)와 접속된다. 이와 같이 하여, 더미 전극(54 및 55)은 세라믹 소체(2)에 대한 제1의 도전부(20 및 21)의 고착력을 향상시키고, 따라서 외부전극(5 및 6)의 고착력을 향상시키도록 기능한다. 따라서, 더미 전극(54 및 55)은 적층 세라믹 콘덴서(1d)의 전기적 특성의 발현에 실질적으로는 기여하지 않는다.

더미 전극(54 및 55)은 내부전극(3 및 4)의 인출부(15 및 18)의 각각과 같은 폭 치수(W방향을 따른 치수)를 가지는 것이 바람직하다. 또한 이들 더미 전극(54 및 55)의 노출단은, 단면(11 및 12)에 있어서, 각각 내부전극(3 및 4)의 노출단(16 및 19)과 T방향(도 1 및 도 2 참조)을 따라 정렬되는 것이 바람직하다.

[제10의 실시형태]

이 발명의 제10의 실시형태가 도 15에 나타나 있다. 도 15는 도 3에 대응하는 도면이다. 도 15에 있어서, 도 3에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고, 중복하는 설명은 생략한다.

도 15에 나타낸 적층 세라믹 콘덴서(1e)는, 간단히 말하면, 도 3에 나타낸 적층 세라믹 콘덴서(1)에 더미 전극(48~53)을 부가한 구조를 가진다.

더미 전극(48~53)은 세라믹 소체(2)의 단면(11 또는 12)에 노출되도록 하여 배치된다. 더미 전극(48~53)은 내부전극(3 및 4)과 같은 재료에 의해 구성될 수 있다.

더미 전극(48~53) 중 더미 전극(48 및 49)은 각각 제1의 도전부(20 및 21)와 접속되고, 더미 전극(50~53)은 각각 돌기부(22~25)와 접속된다. 이와 같이 하여, 더미 전극(48~53)은 세라믹 소체(2)에 대한 제1의 도전부(20 및 21) 및 돌기부(22~25)의 고착력을 향상시키고, 따라서 외부전극(5 및 6)의 고착력을 향상시키도록 기능한다. 따라서, 더미 전극(48~53)은 적층 세라믹 콘덴서(1e)의 전기적 특성의 발현에 실질적으로는 기여하지 않는다.

제1의 도전부(20 및 21)에 각각 접속되는 더미 전극(48 및 49)은, 내부전극(3 및 4)의 인출부(15 및 18)의 각각과 같은 폭 치수(W방향을 따른 치수)를 가지는 것이 바람직하다. 또한 이들 더미 전극(48 및 49)의 노출단은, 단면(11 및 12)에 있어서, 각각 내부전극(3 및 4)의 노출단(16 및 19)과 T방향(도 1 및 도 2 참조)을 따라 정렬되는 것이 바람직하다.

돌기부(22~25)에 각각 접속되는 더미 전극(50~53)의 노출부에 대해서도, 단면(11 및 12)에 있어서 T방향을 따라 정렬되는 것이 바람직하다.

[제11의 실시형태]

도 16 내지 도 18은 이 발명의 제11의 실시형태를 설명하기 위한 것이다. 제11의 실시형태에 의한 적층 세라믹 콘덴서(61)는 도전성 접착제 대응의 것이다. 적층 세라믹 콘덴서(61)는 세라믹 소체(62)와, 세라믹 소체(62)의 내부에 배치된 내부전극(63 및 64)과, 세라믹 소체(62)의 외표면상에 배치된 외부전극(65 및 66)을 포함하고 있다. 이하, 적층 세라믹 콘덴서(61)의 구조의 상세를 (1)세라믹 소체, (2)내부전극, (3)외부전극으로 나누어 설명한다.

(1)세라믹 소체

도 16 내지 도 18에 나타내는 바와 같이, 세라믹 소체(62)는 서로 대향하는 1쌍의 주면(67 및 68)과, 서로 대향하는 1쌍의 측면(69 및 70)과, 서로 대향하는 1쌍의 단면(71 및 72)을 가지는 거의 직방체상을 이루고 있다. 세라믹 소체(62)는 코너부 및 모퉁이부가 둥그스름하게 되어 있는 것이 바람직하다.

세라믹 소체(62)는, 도 17에 나타내는 바와 같이, 주면(67 및 68)의 방향으로 연장되면서 1쌍의 주면(67 및 68)을 연결하는 방향으로 적층된 복수의 세라믹층(73)으로 이루어지는 적층 구조를 가진다. 세라믹층(73)의 각 두께 및 재료에 대해서는 상술한 제1의 실시형태의 경우와 동일하게 할 수 있다.

세라믹 소체(62)는 1쌍의 측면(69 및 70)을 연결하는 방향을 따른 단면(71 및 72)의 각 치수 W는, 1쌍의 단면(71 및 72)을 연결하는 방향을 따른 측면(69 및 70)의 각 치수 L보다도 짧다.

(2)내부전극

내부전극은 도 18(A)에 나타낸 복수의 제1의 내부전극(63) 및 도 18(B)에 나타낸 복수의 제2의 내부전극(64)을 포함한다. 복수의 제1의 내부전극(63) 및 복수의 제2의 내부전극(64)은 세라믹 소체(62)의 적층방향으로 교대로 배열된다.

제1의 내부전극(63)은 이와 서로 이웃하는 제2의 내부전극(64)에 대향하는 대향부(74)와, 대향부(74)로부터 제1의 단면(71)에 인출된 인출부(75)를 가진다. 인출부(75)는 단면(71)에 노출되는 노출단(76)을 부여한다. 한편, 제2의 내부전극(64)은 이와 서로 이웃하는 제1의 내부전극(63)에 대향하는 대향부(77)와, 대향부(77)로부터 제2의 단면(72)에 인출된 인출부(78)를 가진다. 인출부(78)는 단면(72)에 노출되는 노출단(79)을 부여한다.

제1의 실시형태의 경우와 동일한 이유로, 인출부(75 및 78)의 각각의 폭 치수는 대향부(74 및 77)의 각각의 폭 치수보다도 짧은 것이 바람직하다.

내부전극(63 및 64)의 재료 및 각 두께에 대해서는 제1의 실시형태의 경우와 동일하게 할 수 있다.

세라믹 소체(62)의 내부에는, 상술한 내부전극(63 및 64)과 더불어, 내부전극(63 및 64)과 같은 재료로 이루어지는 내층 더미 전극(80 및 81) 및 외층 더미 전극(82 및 83)이 배치되어 있다. 내층 더미 전극(80) 및 외층 더미 전극(82)은 제1의 단면(71)에 노출되고, 내층 더미 전극(81) 및 외층 더미 전극(83)은 제2의 단면(72)에 노출되도록 형성된다.

내층 더미 전극(80 및 81) 및 외층 더미 전극(82 및 83)의 각각의 노출단의 폭 치수(W방향을 따른 치수)는 내부전극(63 및 64)의 각각의 인출부(75 및 78)의 노출단(76 및 79)의 폭 치수와 같은 것이 바람직하다. 또한 내부전극(63)의 노출단(76)과, 내층 더미 전극(80)의 노출단과, 외층 더미 전극(82)의 노출단은 단면(71)에 있어서 T방향을 따라 정렬되어 있는 것이 바람직하다. 마찬가지로, 내부전극(64)의 노출단(79)과, 내층 더미 전극(81)의 노출단과, 외층 더미 전극(83)의 노출단은 단면(72)에 있어서 T방향을 따라 정렬되어 있는 것이 바람직하다.

외층 더미 전극(82 및 83)은 각각 단면(71 및 72)에 인출되는 폭협부(幅狹部)(84 및 85)와, 폭협부(84 및 85)에 접속되는 폭광부(幅廣部)(86 및 87)를 가진다. 외층 더미 전극(82 및 83)은 동일면 내에 있어서 폭광부(86 및 87)끼리가 대향하도록 배치되어 있다. 외층 더미 전극(82 및 83)의 폭광부(86 및 87)는 외부전극(65 및 66)의 주면(67 및 68) 및 측면(69 및 70)에의 랩 어라운드부의 선단과, 최외층의 내부전극(63 및 64) 사이에 집중하는 전계를 완화하는 실드의 효과를 가진다.

(3)외부전극

외부전극(65 및 66)은 모두 제1의 도전부 및 제2의 도전부를 포함한다. 이하, 각각에 대하여 설명한다.

(3)-1. 제1의 도전부

도 17 및 도 18에 나타내는 바와 같이, 제1의 도전부(88 및 89)는 각각 내부전극(63 및 64)의 노출단(76 및 79)을 덮도록 하면서, 내층 더미 전극(80 및 81)의 노출단 및 외층 더미 전극(82 및 83)의 노출단을 덮도록 하여, 세라믹 소체(62)의 단면(71 및 72)상에 배치된다. 제1의 도전부(88 및 89)는 주면(67 및 68)에도 측면(69 및 70)에도 랩 어라운드 하지 않게 된다.

제1의 도전부(88 및 89)의 재료로서는 Cu, Ni 등의 비금속을 사용할 수 있다. 또한 제1의 도전부(88 및 89)는 유리 성분을 포함할 수 있다. 또한 제1의 도전부(88 및 89)는 직접 도금에 의해 형성되어 있어도 된다. 이 경우, 제1의 도전부(88 및 89)에는 유리 성분이 포함되지 않는 경우가 많다.

(3)-2. 제2의 도전부

제2의 도전부(90 및 91)는 각각 제1의 도전부(88 및 89)를 덮도록 하여, 단면(71 및 72)상에 형성된다. 또한 제2의 도전부(90 및 91)는 주면(67 및 68) 및 측면(69 및 70)에 랩 어라운드 하도록 하여 형성되어 있다.

제2의 도전부(90 및 91)의 재료로서는 Ag, Pd, Ag-Pd, Au, Pt 등의 귀금속을 사용할 수 있다. 또한 제2의 도전부(90 및 91)는 유리 성분을 포함할 수 있다.

이 실시형태에 의한 적층 세라믹 콘덴서(61)에서는, 제2의 도전부(90 및 91)가 외부전극(65 및 66)의 최외층을 구성한다. 왜냐하면, 이 적층 세라믹 콘덴서(61)는 도전성 접착제에 의한 실장에 적용되는 것이기 때문이다. 이러한 경우, 외부전극(65 및 66)의 최외층은 Sn 도금막에 의해 형성되는 것이 아니라, 귀금속에 의해 구성되어 있다.

[제12의 실시형태]

이 발명의 제12의 실시형태가 도 19에 나타나 있다. 도 19는 도 18에 대응하는 도면이다. 도 19에 있어서, 도 18에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고, 중복하는 설명은 생략한다.

도 19에 나타낸 적층 세라믹 콘덴서(61a)는, 간단히 말하면, 도 18에 나타낸 적층 세라믹 콘덴서(61)에 돌기부(92~95)를 부가한 구조를 가진다. 또한 돌기부(92~95)에 각각 대응하고, 돌기부(92~95)에 각각 접속되는 내층 더미 전극(96~99)이 부가되는 동시에, 외층 더미 전극(82a 및 83a)에는 인출부(100~103)가 더 형성되어 있다. 내층 더미 전극(96~99)은 내부전극(63 및 64)과 같은 재료로 이루어진다.

보다 상세하게는, 돌기부(92)에는 내층 더미 전극(96) 및 인출부(100)가 접속되고, 돌기부(93)에는 내층 더미 전극(97) 및 인출부(101)가 접속되며, 돌기부(94)에는 내층 더미 전극(98) 및 인출부(102)가 접속되고, 돌기부(95)에는 내층 더미 전극(99) 및 인출부(103)가 접속된다.

도 19에 나타낸 구조는 제1의 도전부(88 및 89) 및 돌기부(92~95)를 직접 도금에 의해 형성할 경우에 유효하다.

[다른 실시형태]

이 발명은 이상 설명한 적층 세라믹 콘덴서에 한정되지 않고, 다른 적층 세라믹 전자부품에도 적용할 수 있다. 예를 들면, 세라믹 소체를 압전체 세라믹으로 구성한 경우는, 압전 부품으로서 기능하는 적층 세라믹 전자부품으로 할 수 있고, 세라믹 소체를 반도체 세라믹으로 구성한 경우는, 서미스터로서 기능하는 적층 세라믹 전자부품으로 할 수 있고, 세라믹 소체를 자성체 세라믹으로 구성한 경우는, 인덕터로서 기능하는 적층 세라믹 전자부품으로 할 수 있다. 또한 인덕터의 경우는 내부전극은 코일상의 도체가 된다.

1, 1a, 1b, 1c, 1d, 1e, 61, 61a: 적층 세라믹 콘덴서
2, 62a: 세라믹 소체
3, 4, 63, 64: 내부전극
5, 6, 65, 66: 외부전극
7, 8, 67, 68: 주면
9, 10, 69, 70: 측면
11, 12, 71, 72: 단면
13, 73: 세라믹층
14, 17, 74, 77: 대향부
15, 18, 75, 78: 인출부
16, 19, 76, 79: 노출단
20, 20b, 21, 37, 39, 40, 45, 88, 89: 제1의 도전부
22~25, 22a~25a, 22b, 23b, 36, 38, 41~44, 46, 47, 92~95: 돌기부
26, 27, 90, 91: 제2의 도전부
48~53: 더미 전극

Claims

서로 대향하는 1쌍의 주면, 서로 대향하는 1쌍의 측면, 및 서로 대향하는 1쌍의 단면을 가지고, 상기 주면의 연장되는 방향으로 연장되면서 상기 1쌍의 주면을 연결하는 방향으로 적층된 복수의 세라믹층으로 이루어지는 세라믹 소체와,
상기 세라믹 소체의 내부에 배치되고, 상기 단면에 노출되는 노출단을 부여하는 인출부를 가지는 내부전극과,
상기 내부전극과 전기적으로 접속되도록 하여, 상기 단면상에 배치된 외부전극을 포함하고,
상기 외부전극은,
상기 인출부의 상기 노출단을 덮도록 하면서, 상기 측면에는 랩 어라운드(wrapped around) 하지 않도록 하여, 상기 단면상에 배치된 제1의 도전부와,
상기 제1의 도전부에 대하여 소정의 거리를 두고 인접하도록 하여, 상기 단면상에 배치된 돌기부와,
상기 제1의 도전부 및 상기 돌기부를 덮도록 하면서, 상기 주면 및 상기 측면에 랩 어라운드 하도록 하여, 상기 단면상에 배치된 제2의 도전부를 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
제1항에 있어서,
하나의 상기 단면상에 있어서, 하나의 상기 제1의 도전부와, 복수의 상기 돌기부를 가지고, 복수의 상기 돌기부는 상기 제1의 도전부를 중심으로 하여 대칭이 되는 위치에 배치되어 있는 것을 특징으로 하는 적층 세라믹 전자부품.
제1항에 있어서,
상기 1쌍의 단면을 연결하는 방향에서 보아, 상기 돌기부의 두께는 상기 제1의 도전부의 두께와 같거나 또는 그 이상인 것을 특징으로 하는 적층 세라믹 전자부품.
제1항에 있어서,
상기 돌기부는 상기 제1의 도전부와 같은 재료로 구성되는 것을 특징으로 하는 적층 세라믹 전자부품.
제4항에 있어서,
상기 세라믹 소체의 내부에 배치되고, 상기 단면에 노출되면서 상기 돌기부에 의해 덮이는 노출단을 가지며, 상기 내부전극과 같은 재료로 구성되는 더미 전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 제1의 도전부를 구성하는 재료는 저항 성분을 가지는 것을 특징으로 하는 적층 세라믹 전자부품.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 1쌍의 측면을 연결하는 방향을 따른 상기 단면의 치수는 상기 1쌍의 단면을 연결하는 방향을 따른 상기 측면의 치수보다도 긴 것을 특징으로 하는 적층 세라믹 전자부품.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 세라믹 소체의 적층방향으로 배열되는 복수의 상기 내부전극을 포함하고, 각 상기 내부전극은 상기 인출부와 접속되면서 서로 대향하는 대향부를 가지며, 상기 인출부의 폭 치수는 상기 대향부의 폭 치수보다도 짧은 것을 특징으로 하는 적층 세라믹 전자부품.
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