KR101286418B1 - 3족 질화물 반도체 발광 소자 및 그 제조 방법 - Google Patents

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Abstract

3족 질화물 반도체 발광 소자 및 그 제조 방법을 제공한다. 3족 질화물 반도체 발광 소자는 (a1), (b1) 및 (c1)을 이 순서대로 포함한다. (a1) N전극, (b1) 반도체 다층막, (c1) 투명 도전성 산화물 P전극, 여기서 반도체 다층막은, N형 반도체층, 발광층, P형 반도체층, n형 불순물 농도가 5×1018cm-3∼5×1020cm-3인 고농도 N형 반도체층을 이 순서대로 포함하고, N형 반도체층은 N전극에 접하며 반도체 다층막은 볼록부를 갖는다.
또, 3족 질화물 반도체 발광 소자는 (a2), (b2) 및 (c2)를 포함한다. (a2) 투명 도전성 산화물 N전극, (b2) 반도체 다층막, (c2) P전극, 여기서 반도체 다층막은, n형 불순물 농도가 5×1018cm-3∼5×1020cm-3인 고농도 N형 반도체층, N형 반도체층, 발광층, P형 반도체층을 이 순서대로 포함하고, P형 반도체층은 P전극에 접하며 반도체 다층막은 볼록부를 갖는다.
Figure R1020087022163
3족 질화물 반도체

Description

3족 질화물 반도체 발광 소자 및 그 제조 방법{GROUP III NITRIDE SEMICONDUCTOR LIGHT EMITTING DEVICE AND PROCESS FOR PRODUCING THE SAME}
본 발명은, 3족 질화물 반도체 발광 소자 및 그 제조 방법에 관한 것이다. 상세하게는, 본 발명은 식 InxGayAlzN(단, x+y+z=1, 0≤x≤1, 0≤y≤1, 0≤z≤1)으로 표시되는 질화물 화합물 반도체 발광 소자 및 그 제조 방법에 관한 것이다.
3-5족 질화물계 반도체 발광 소자는, 각종 표시 장치용, 조명 장치용 광원으로서 사용되고 있다. 또, 옥내 광통신용 광원으로서도 검토되고 있다. 3-5족 질화물계 반도체 발광 소자를 이러한 용도에 적용함에 있어서, 발광 효율을 높이는 것이 과제가 되고 있다.
발광 소자의 발광 효율을 높이기 위해서는, (1) 전자와 정공의 재결합 확률을 높이는 소자 구조나, 반도체 결정의 전위나 결함 밀도를 저감하는 것에 의한 비발광 중심의 억제(내부 양자 효율의 향상) 및 (2) 반도체 결정에서 생성된 빛을 반도체로부터 소자 외부로 방출하는 효율의 향상(광방출 효율의 향상)이 필요하다. 후자에 관해, 스넬의 식으로 설명되는 바와 같이, 반도체와 외계와의 경계 영역에서 임계각 이하의 각도를 갖는 빛만을 외부로 방출할 수 있고, 임계각 이상의 빛은 경계 영역에서 반사되어 반도체 내부로 복귀되어 내부에서 감쇠된다.
3-5족 질화물계 반도체는 굴절률이 2 이상이며, 그 굴절률은 빛의 방출 공간 또는 부재(예를 들어, 굴절률이 1인 대기, 굴절률이 1.5인 에폭시 밀봉재)의 굴절률과 상이하다. 이 때문에, 종래의 3-5족 질화물계 반도체 발광 소자에서는, 발광층에서 발생한 빛의 대부분이 전반사 각도 조건이 되어, 외부로 방출되지 않고, 소자 내부에서의 다중 반사를 반복하는 중에 전극 등에 흡수되어 감쇠되는 경우가 있었다. 발광 다이오드 램프와 같이, GaN 발광층을 에폭시 수지로 밀봉한 소자의 경우, GaN으로부터 에폭시 수지로의 빛을 방출할 때의 임계각은, GaN의 굴절률 2.5, 에폭시 수지의 굴절률 1.5에 기초하여 계산하면 38°가 된다. 빛은 GaN과 에폭시 수지 밀봉재의 경계 영역에서 8할이 전반사되어 GaN층에 갇히기 때문에, 발광층에서 발생한 빛의 2할만 이용할 수 있다고 한다.
따라서, 종래부터 광방출의 효율을 향상시키는 방법이 제안되어 있다(일본 특허공개 2003-258296 호, 일본 특허공개 2003-218383 호, WO2005/004247 호). 일본 특허공개 2003-258296 호, 일본 특허공개 2003-218383 호에서는, GaP계 발광 소자 표면에 블록 폴리머 또는 그래프트 코폴리머를 함유하고, 미크로상 분리 구조를 자기 조직적으로 형성하는 수지를 사용하여, 발광 소자 표면에 형성된 박막의 미크로상 분리 구조를 선택적으로 제거하고, 나머지 폴리머 도트를 에칭 마스크로서, 발광 소자의 표면을 에칭함으로써 미세한 요철을 형성하는 방법이 개시되어 있다. 또, WO2005/004247 호에서는, 드라이 에칭시에 자연 발생하는 잔류물을 에칭 마스크로서 GaN계 발광 소자의 n형층 표면을 에칭하는 방법이 개시되어 있다.
그러나, 3족 질화물 반도체 발광 소자의 광방출 효율에 관해 한층 더 개량이 요망되고, 또 광방출 효율이 높은 3족 질화물 반도체 발광 소자가 효율적인 제조 방법이 요망되고 있다.
본 발명의 목적은, 광방출 효율이 향상된 고효율의 3족 질화물 반도체 발광 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명자들은, 상기 과제를 해결하기 위해 예의 검토한 결과, 본 발명을 완성하기에 이르렀다. 즉, 본 발명은, (a1), (b1) 및 (c1)을 순서대로 포함하는 3족 질화물 반도체 발광 소자 1을 제공한다.
(a1) N전극,
(b1) 반도체 다층막,
(c1) 투명 도전성 산화물 P전극,
여기서 반도체 다층막은, N형 반도체층, 발광층, P형 반도체층, n형 불순물 농도가 5×1018cm-3∼5×1020cm-3인 고농도 N형 반도체층을 이 순서대로 포함하고, N형 반도체층은 N전극에 접하며 반도체 다층막은 볼록부를 갖는다.
본 발명은, (a2), (b2) 및 (c2)를 포함하는 3족 질화물 반도체 발광 소자 2를 제공한다.
(a2) 투명 도전성 산화물 N전극,
(b2) 반도체 다층막,
(c2) P전극,
여기서 반도체 다층막은, n형 불순물 농도가 5×1018cm-3∼5×1020cm-3인 고농도 N형 반도체층, N형 반도체층, 발광층, P형 반도체층을 이 순서대로 포함하고, P형 반도체층은 P전극에 접하며 반도체 다층막은 볼록부를 갖는다.
또, 본 발명은, 공정 (I-1)∼(I-4)를 포함하는 면발광형 반도체 발광 소자 1의 제조 방법을 제공한다.
공정 (I-1) : 기판에, N형 반도체층, 발광층, P형 반도체층, n형 불순물 농도가 5×1018cm-3∼5×1020cm-3인 고농도 N형 반도체층을 성장시켜 반도체 다층막을 얻는다.
공정 (I-2) : 반도체 다층막의 고농도 N형 반도체층 위에, 평균 입경 0.01㎛∼10㎛의 입자를 면밀도 2×106cm-2∼2×1010cm-2로 배치한다.
공정 (I-3) : 반도체 다층막을, 입자를 에칭 마스크로서 드라이 에칭하여 볼록부를 형성한다.
공정 (I-4) : 반도체 다층막 위에 P전극을 형성한다.
또한, 본 발명은 공정 (II-1)∼(II-7)을 포함하는 3족 질화물 반도체 발광 소자 2의 제조 방법을 제공한다.
공정 (II-1) : 기판에, n형 불순물 농도가 5×1018cm-3∼5×1020cm-3인 고농도 N형 반도체층, N형 반도체층, 발광층, P형 반도체층을 순서대로 성장시켜 반도체 다층막을 얻는다.
공정 (II-2) : 반도체 다층막 위에 P전극을 형성한다.
공정 (II-3) : P전극에 지지체를 접합한다.
공정 (II-4) : 반도체 다층막으로부터 기판을 분리한다.
공정 (II-5) : 반도체 다층막의 고농도 N형 반도체층 위에, 평균 입경 0.01㎛∼10㎛의 입자를 면밀도 2×106cm-2∼2×1010cm-2로 배치한다.
공정 (II-6) : 반도체 다층막을, 입자를 에칭 마스크로서 드라이 에칭하여 볼록부를 형성한다.
공정 (II-7) : 고농도 N형 반도체층 위에 N전극을 형성한다.
도 1은 3족 질화물 반도체 발광 소자 1의 사시도이다.
도 2는 볼록부의 비주기적 배치와 주기적 배치를 나타낸다.
도 3은 반도체 다층막에 대해 수직 방향 및 수평 방향의 볼록부의 단면을 나타낸다.
도 4는 볼록부 형성 영역의 각종 예를 나타낸다.
도 5는 볼록부 정점부와, 반도체 다층막/전극의 계면의 관계를 나타낸다.
도 6은 3족 질화물 반도체 발광 소자 1과 패키지의 관계를 나타낸다.
도 7은 기판 및 반도체 다층막의 층구조를 나타낸다.
도 8은 3족 질화물 반도체 발광 소자 1의 제조예를 나타낸다.
도 9는 3족 질화물 반도체 발광 소자 2와 패키지의 관계를 나타낸다.
도 10은 3족 질화물 반도체 발광 소자 2의 사시도이다.
도 11은 볼록부 형성 영역의 각종 예를 나타낸다.
도 12는 3족 질화물 반도체 발광 소자 2의 제조예를 나타낸다.
도 13은 3족 질화물 반도체 발광 소자 2의 다른 제조예를 나타낸다.
도 14는 실시예 1-4 및 비교예의 3족 질화물 반도체 발광 소자를 나타낸다.
도 15는 실시예 1의 3족 질화물 반도체 발광 소자의 볼록부 형성 영역 및 볼록부 형성 영역과 비형성 영역의 경계를 나타낸다.
도 16은 실시예 1-4 및 비교예의 3족 질화물 반도체 발광 소자에 관해, 볼록부 영역 면적비와 광출력의 관계를 나타낸다.
(부호의 설명)
1 : 기판
2 : 저온 버퍼층
3 : N형 반도체층
4 : 발광층
5 : P형 반도체층
6 : 고농도 N형 반도체층
7 : N전극
8 : P전극
[발명의 실시를 위한 최선의 형태]
3족 질화물 반도체 발광 소자 1
본 발명의 3족 질화물 반도체 발광 소자 1(이하, 소자 1이라 한다.)는, N전극, 반도체 다층막 및 P전극을 갖는다.
N전극은, 예를 들어, Al, Ti, Al 합금, Ti 합금, Al 화합물, Ti 화합물, Al과 Ti를 포함하는 합금, Al과 Ti를 포함하는 화합물, 또는 ITO, ZnO, SnO2와 같은 투명 도전성 산화물로 이루어지고, 바람직하게는 Al, Ti＼Al, V＼Al로 이루어진다.
반도체 다층막은, 식 InxGayAlzN(단, x+y+z=1, 0≤x≤1, 0≤y≤1, 0≤z≤1)으로 표시되는 질화물 화합물로 이루어지고, N형 반도체층, 발광층, P형 반도체층, 고농도 N형 반도체층을 순서대로 포함한다.
N형 반도체층은, 예를 들어 GaN으로 이루어지고, n형 불순물 농도가 1×1018cm-3∼5×1018cm-3이다.
발광층은, 단일 양자 우물 구조, 다중 양자 우물 구조의 어느 것이어도 된다.
P형 반도체층은, 통상 p형 불순물 농도가 1×1018cm-3∼5×1020cm-3이다. 전형적으로는, P형 반도체층과 고농도 N형 반도체층의 계면 근방에서의 P형 반도체층의 p형 불순물 농도가 상기 범위이면 된다.
고농도 N형 반도체층은 n형 불순물 농도가 5×1018cm-3∼5×1020cm-3이다. 고농도 N형 반도체층은, 두께가 통상 1㎚∼5㎛, 바람직하게는 1㎚∼10㎚이다. 또, 고농 도 N형 반도체층은, 단층, 다층 어느 것이어도 되고, 단층의 경우, 고농도 N형 반도체층은, 예를 들어 두께 5㎚의 n형 InGaN층이다. 한편, 다층의 경우, 고농도 N형 반도체층은, 예를 들어 두께 1㎚의 n형 GaN층/두께 1㎚의 n형 InGaN층을 1∼5주기 적층한 것이어도 된다.
소자 1에서는, P전극이 전류를 확대하여 반도체층에 전류 주입시키는 작용 및 빛의 흡수를 억제하여 외부로 방출하는 작용을 갖는다. 따라서, P전극은 투명 도전성 산화물로 이루어지고, 바람직하게는 ITO, ZnO 또는 SnO2로 이루어진다. P전극은 단층, 적층 어느 것이어도 된다. 또, P전극은, 빛의 흡수를 더 억제하는 관점에서, 두께(d)와 흡수 계수(α)의 곱 α×d의 값이 작은 것이 바람직하고, 예를 들어 0.1 이하인 것이 바람직하다. 또한, P전극은 전류를 넓히는 관점에서, 시트 저항이 50Ω/□ 이하인 것이 바람직하다.
3족 질화물 반도체 발광 소자 1의 전형적인 구조를 도 1에 의해 설명한다.
3족 질화물 반도체 발광 소자 1는, 도 1(a) 및 (b)에 나타낸 바와 같이, N형 반도체층(3), 발광층(4), P형 반도체층(5) 및 고농도 N형 반도체 극박층(6)을 순서대로 포함하는 적층 구조를 갖는다. N전극(7)은 N형 반도체층(3)과 접한다. 고농도 N형 반도체 극박층(6)은, 투명 P전극(8)과 P형 반도체(5) 사이에 끼워져 있다.
또, 3족 질화물 반도체 발광 소자 1는, 도 1(a) 및 (c)로 나타낸 바와 같이, N형 반도체층(3), 발광층(4), P형 반도체층(5) 및 고농도 N형 반도체 극박층(6)으로 이루어진 볼록부를 갖는다.
3족 질화물 반도체 발광 소자 1는, 볼록부를 갖는 것에 의해, 3족 질화물 반도체 발광 소자 1 내부에 갇힌 채 다중 반사를 반복하는 중에 감쇠되어 가는 빛을 효율적으로 볼록부로부터 외부로 방출하는 작용을 갖는, 또는 반사 각도를 바꿔 투명 P전극을 통해 효율적으로 외부로 방출하는 작용을 갖는다.
볼록부는, 통상 적어도 2개 있고, 바람직하게는 형상, 사이즈가 동일하다. 또, 볼록부는 배열이 「비주기적인 배치」인 것이 바람직하다. 「비주기적인 배치」란, 도 2(a)에 나타낸 바와 같이, 적어도 볼록부 10개 이상에 대해, 장주기의 볼록부 배치의 2차원 주기성이 없는 것을 의미한다. 「비주기적인 배치」에서는, 최인접 볼록부간의 주기성이나 제2 최인접 볼록부간의 주기성은 고려하지 않는다. 도 2(b)에 주기적인 배치의 예를 나타낸다. 볼록부의 형상을 도 3(a)에 의해 상세히 설명한다. 도 3(c)에 나타낸 바와 같이, 반도체 다층막에 평행한 단면 A는 원형이며, 도 3(b)에 나타낸 바와 같이, 반도체 다층막에 수직인 단면 B는, 곡선을 포함하고 정점부로부터 주변부를 향해 곡률 반경이 단조롭게 증가한다.
볼록부는 면밀도가 통상 2×106cm-2∼2×1010cm-2이다. 면밀도는 볼록부가 차지하는 표면적에 대한 볼록부의 갯수이다.
또, 볼록부는, 3족 질화물 반도체 발광 소자 1의 전체 표면적에 대한 볼록부가 차지하는 표면적의 비율(이하, 면적비라 한다.)이 2.3% 이상인 것이 바람직하다.
전체 표면적은 3족 질화물 반도체 발광 소자 1와 외계의 경계 영역 면적이 며, 예를 들어 세로 300㎛, 가로 300㎛, 두께 100㎛의 직방체인 3족 질화물 반도체 발광 소자 1에서는, 전체 표면적은 3×105㎛2[=(300㎛×300㎛)×2+(300㎛×100㎛)×4]이다.
이 예에서는, 볼록부가 차지하는 표면적은 6.9×103㎛2[=3×105×2.3/100] 이상인 것이 바람직하다.
볼록부의 배치를 도 4에 의해 설명한다. 도 4는 3족 질화물 반도체 발광 소자 1의 광방출면에서 본 도면이다. 볼록부의 배치에 관해서는, 볼록부 형성 영역(41)이, 도 4(a)에 나타낸 바와 같이 투명 P전극(42)의 주위에 존재해도 되고, 도 4(b)에 나타낸 바와 같이 N전극 형성 영역(43)과 중복되는 영역에 존재해도 되고, 도 4(c)에 나타낸 바와 같이 투명 전극의 개구부(44)에 존재해도 된다. 또, 볼록부는, 이들을 조합하여 배치해도 된다. 이들 중, N전극과 반도체층의 밀착성 향상의 관점에서, 볼록부 형성 영역(41)의 일부 또는 전부는 N전극 형성 영역에 존재하는 것이 바람직하다.
또, 볼록부는, 도 5(a)에 나타낸 바와 같이, 볼록부의 각 정점부를 연결하여 얻어지는 평면과, 투명 P전극(51)과 반도체 다층막(52)의 계면이 동일 평면상에 있는 것이 바람직하다. 이렇게 하여 얻어지는 반도체 다층막을 사용하여 얻어지는 발광 소자는 고출력화에 적합하다.
3족 질화물 반도체 발광 소자 1는, 통상 칩화하여, 금속, 세라믹스 또는 수지로 이루어진 패키지상에 마운트하여 사용하면 된다.
3족 질화물 반도체 발광 소자 1는, 도 6(a)에 나타낸 바와 같이, 반도체층을 결정 성장시키기 위한 기판(예를 들어 단결정 기판; 111)을 남기고, 이것을 패키지(112)에 접합해도 되고, 도 6(b)에 나타낸 바와 같이, 기판(111)을 제거하고, 반도체층(110)에 패키지(112)를 접합해도 된다. 도 6(a), 도 6(b)에 있어서 N전극은 7이고, P전극은 8이고, 패드 전극이나 전극으로의 배선, 밀봉 부재는 생략하였다.
3족 질화물 반도체 발광 소자 1는 고전류 밀도 구동을 하는 용도 등에서는, 방열성 향상의 관점에서, 도 6(b)에 나타낸 바와 같이, 기판(111)을 제거하여 사용하는 것이 바람직하다.
패키지에 대한 접합은, 예를 들어 은 페이스트를 사용하여 행하면 된다.
3족 질화물 반도체 발광 소자 1의 제조 방법
본 발명의 3족 질화물 반도체 발광 소자 1는, 예를 들어 상술한 공정 (I-1), (I-2), (I-3) 및 (I-4)를 포함하는 방법에 의해 제조하면 된다.
공정 (I-1) 반도체 다층막의 성장
공정 (I-1)에서는, 기판에, N형 반도체층, 발광층, P형 반도체층, n형 불순물 농도가 5×1018cm-3∼5×1020cm-3인 고농도 N형 반도체층을 성장시켜 반도체 다층막을 얻는다. 또, 공정 (I-1)에서는, 필요에 따라 저온 버퍼층을 형성해도 된다. 저온 버퍼층은 기판 위에 형성되고, 이어서 그 위에 N형 반도체층이 형성된다.
기판은, 예를 들어 SiC, Si, MgAl2O4, LiTaO3, ZrB2, CrB2 또는 GaN의 단결정, 사파이어이며, 바람직하게는 사파이어이다.
저온 버퍼층은, 예를 들어 InGaN, GaN으로 이루어지고, 두께는 통상 20∼80㎚이다.
N형 반도체층, 발광층, P형 반도체층, 고농도 N형 반도체층은, 상술한 3족 질화물 반도체 발광 소자 1의 경우와 동일하다.
성장은, 예를 들어 MOVPE, HVPE, MBE에 의해 행하면 된다.
MOVPE에서는, 3족 원료, 5족 원료, n형 도펀트 원료, p형 도펀트 원료, 분위기 가스, 캐리어 가스로서, 다음 화합물을 사용하면 된다. 3족 원료는, 예를 들어 트리메틸갈륨[(CH3)3Ga, 이하 "TMG"라 함], 트리에틸갈륨[(C2H5)3Ga, "TEG"]와 같은 식 R1R2R3Ga(R1, R2, R3은 저급 알킬기를 나타낸다.)로 표시되는 트리알킬갈륨; 트리메틸알루미늄[(CH3)3Al, "TMA"], 트리에틸알루미늄[(C2H5)3Al, "TEA"], 트리이소부틸알루미늄[(i-C4H9)3Al]과 같은 식 R1R2R3Al(R1, R2, R3은 저급 알킬기를 나타낸다.)로 표시되는 트리알킬알루미늄; 트리메틸아민알란[(CH3)3N : AlH3]; 트리메틸인듐[(CH3)3In, "TMI"], 트리에틸인듐[(C2H5)3In]과 같은 식 R1R2R3In(R1, R2, R3은 저급 알킬기를 나타낸다.)로 표시되는 트리알킬인듐; 디에틸인듐클로라이드[(C2H5)2InCl]와 같은 트리알킬인듐으로부터 1∼2개의 알킬기를 할로겐원자로 치환한 화합물; 인듐클로라이드[InCl]와 같은 식 InX(X는 할로겐원자를 나타낸다.)로 표시되는 할로겐화인듐이다. 이들은 단독 또는 혼합하여 사용하면 된다. 이들 중 갈륨원으로는 TMG, 알루미늄원으로는 TMA, 인듐원으로는 TMI가 바람직하다. 5족 원료는, 예를 들 어 암모니아, 히드라진, 메틸히드라진, 1,1-디메틸히드라진, 1,2-디메틸히드라진, t-부틸아민, 에틸렌디아민이다. 이들은 단독 또는 조합하여 사용하면 된다. 분자 중에 탄소원자를 포함하지 않고, 반도체에 대한 탄소의 오염을 억제할 수 있다는 점에서, 5족 원료는 바람직하게는 암모니아, 히드라진, 더욱 바람직하게는 암모니아이다. n형 도펀트 원료는, 예를 들어 실란, 디실란, 게르마늄, 테트라메틸게르마늄이다. p형 도펀트 원료는, 예를 들어 Mg, Zn, Cd, Ca, Be, 바람직하게는 Mg, Ca이다. p형 도펀트로서 사용되는 Mg 원료는, 비스시클로펜타디에닐마그네슘[(C5H5)2Mg], 비스메틸시클로펜타디에닐마그네슘[(C5H4CH3)2Mg], 비스에틸시클로펜타디에닐마그네슘[(C5H4C2H5)2Mg]이고, Ca 원료는 비스시클로펜타디에닐칼슘[(C5H5)2Ca] 및 그 유도체, 예를 들어 비스메틸시클로펜타디에닐칼슘[(C5H4CH3)2Ca], 비스에틸시클로펜타디에닐칼슘[(C5H4C2H5)2Ca], 비스퍼플로로시클로펜타디에닐칼슘[(C5F5)2Ca]; 디-1-나프탈레닐칼슘 및 그 유도체; 칼슘아세틸리드 및 그 유도체, 예를 들어 비스(4,4-디플로로-3-부테닐)-칼슘, 비스페닐에티닐칼슘이다. 이들은 단독 또는 조합하여 사용하면 된다.
또, 분위기 가스나 원료 캐리어 가스는, 예를 들어 질소, 수소, 아르곤, 헬륨, 바람직하게는 수소, 헬륨이다. 이들은 단독 또는 조합하여 사용하면 된다. 성장은, 반응로 내에 기판을 넣고, 원료 가스를 도입하여 기판 위에 반도체층을 성장시키면 된다. 반응로는, 예를 들어 원료 공급 장치로부터 원료 가스를 반응로에 공 급하는 공급 라인, 및 로 내에는 기판을 가열하기 위한 서셉터를 갖는다. 서셉터는, 반도체층을 균일하게 성장시키기 위해, 통상 회전 장치에 의해 회전할 수 있는 구조로 되어 있다. 서셉터의 내부에는, 서셉터를 가열하기 위해, 적외선 램프 등의 가열 장치가 구비되어 있다. 가열에 의해, 공급 라인을 통해 반응로에 공급되는 원료 가스가 기판상에서 열분해되어 원하는 화합물을 성장시킨다. 반응로에 공급되는 원료 가스 중 미반응의 원료 가스는, 배기 라인으로부터 반응로의 외부로 배출되어, 배출 가스 처리 장치로 보내진다.
HVPE에서는 3족 원료, 5족 원료, 캐리어 가스로서 다음 화합물을 사용하면 되고, 3족 원료는, 예를 들어 갈륨 금속을 염화수소 가스와 고온에서 반응시켜 생성하는 염화갈륨 가스, 인듐 금속을 염화수소 가스와 고온에서 반응시켜 생성하는 염화인듐 가스이다. 5족 원료는, 예를 들어 암모니아이다. 캐리어 가스는, 예를 들어 질소, 수소, 아르곤, 헬륨, 바람직하게는 수소, 헬륨이고, 이들은 단독 또는 혼합하여 사용하면 된다.
또, MBE에서는 3족 원료, 5족 원료, 캐리어 가스로서 다음 화합물을 사용하면 되고, 3족 원료는, 예를 들어 갈륨, 알루미늄, 인듐과 같은 금속이다. 5족 원료는, 예를 들어 질소, 암모니아이다. 캐리어 가스는, 예를 들어 질소, 수소, 아르곤, 헬륨, 바람직하게는 수소, 헬륨이다. 이들은 단독 또는 혼합하여 사용하면 된다.
공정 (I-1)에 의하면, 도 7(a)에 나타낸 바와 같이, 기판(1) 위에, 저온 버퍼층(2), N형 반도체층(3), 발광층(4), P형 반도체층(5), 고농도 N형 반도체층(6) 이 형성된 반도체 다층막이 얻어진다. 반도체 다층막은, 후술하는 공정 (I-2)에서 입자를 보다 균일하게 배치하는 관점에서, 표면이 평탄한 것이 바람직하다. 예를 들어, 스핀코트법에서는, 반도체 다층막 표면에 입자의 반경 사이즈 이상의 단차가 존재하면, 단차부에 입자가 중복되는 경우가 있다.
공정(I-2) 입자의 배치
공정(I-2)에서는, 반도체 다층막 위에, 평균 입경 0.01㎛∼10㎛의 입자를 면밀도 2×106cm-2∼2×1010cm-2로 배치한다.
입자는, 폴리스티렌과 같은 유기물로 이루어져 있어도 되지만, 무기물로 이루어진 것이 바람직하다. 무기물은, 예를 들어 산화물, 질화물, 탄화물, 붕화물, 황화물, 셀렌화물, 금속으로 이루어진다. 산화물은, 실리카, 알루미나, 지르코니아, 티타니아, 세리아, 마그네시아, 산화아연, 산화주석, 이트륨알루미늄가넷(YAG)이다. 질화물은, 질화규소, 질화알루미늄, 질화붕소이다. 탄화물은, SiC, 탄화붕소, 다이아몬드, 그라파이트, 풀러렌이다. 붕화물은 ZrB2, CrB2이다. 황화물은, 황화아연, 황화칼슘, 황화스트론튬이다. 셀렌화물은, 셀렌화아연, 셀렌화카드뮴이다. 이들은, 구성 원소가 다른 원소로 부분 치환되어 있어도 되고, 예를 들어, 실리콘, 알루미늄, 산소 및 질소를 포함하는 사이알론(SiAlON)이어도 된다. 금속은, Si, Ni, W, Ta, Cr, Ti, Mg, Ca, Al, Au, Ag, Zn이다. 이들은, 단독 또는 조합하여 사용해도 된다. 또, 무기물은 질화물을 산화물로 피복한 것, 무기물에 세륨이나 유로피움 등의 부활제(付活劑)를 도입한 형광체이어도 된다. 무기물은 바람직하게는 산 화물, 더욱 바람직하게는 실리카이다. 입자는, 에칭했을 때의 가공 형상 및 가공 사이즈의 균일성이 향상되고, 광방출 효율이 높은 발광 소자를 재현성 양호하게 제조할 수 있기 때문에, 크기, 형상이 균일한 것이 바람직하고, 구형, 단분산이며 입경이 균일하다는 점에서, 콜로이드 실리카에 유래하는 실리카 입자가 바람직하다. 또, 입자는 평균 입경이 0.01㎛ 이상, 바람직하게는 0.05㎛ 이상, 더욱 바람직하게는 0.1㎛ 이상이고, 10㎛ 이하, 바람직하게 2㎛ 이하이다.
배치는, 예를 들어, 입자를 용매(예를 들어 물, 알콜)에 분산시켜, 얻어진 슬러리 중에 반도체 다층막을 침지하여 건조시키는 방법(딥핑), 반도체 다층막에 슬러리를 도포 또는 분무하여 건조시키는 방법에 의해 행하면 된다. 입자를 보다 균일하게 배치하는 관점에서, 스핀코트법에 의해 도포하는 것이 바람직하다. 입자가 중복되지 않도록, 1층으로 배치하는 것이 바람직하다. 배치는, 입자의 면밀도가 2×106cm-2 이상 2×1010cm-2 이하가 되도록 행한다. 면밀도는, 주사 전자 현미경을 사용하여 구하면 된다. 면밀도는, 예를 들어 슬러리 농도를 변경하는 것, 도포량 또는 분무량을 변경하는 것, 또는 배치전, 반도체 다층막을 표면 처리하여 반도체 다층막과 슬러리의 습윤성을 변화시킴으로써 행하면 된다. 스핀코트법에서는, 슬러리 농도의 조정에 의해, 면밀도를 정밀하게 제어할 수 있다. 표면 처리는, 예를 들어 UV 광조사, 플라즈마 처리, 산이나 알칼리 약액에 의한 세정으로 행하면 된다.
공정 (I-2)에 의하면, 도 8(a)에 나타낸 바와 같이, 기판(1) 위에 성장시킨 반도체 다층막(82) 위에 입자(83)가 배치된다. 도 8 중에서는 반도체 다층막(82)의 적층 구조의 상세한 것은 생략하였다.
공정 (I-3) 볼록부의 형성
공정 (I-3)에서는, 반도체 다층막을, 입자를 에칭 마스크로서 드라이 에칭하여 볼록부를 형성한다.
드라이 에칭은, 예를 들어 ECR 드라이 에칭 장치나 ICP 드라이 에칭 장치를 사용하여 행하면 된다. 드라이 에칭은, 반도체 다층막을 에칭하면서, 반도체 다층막에 수평인 면에 평행한 방향에서의 입자의 최대 직경(이하, "입자의 가로 사이즈(DMAX)"라 한다.)을 작게 하는 조건으로 행하는 것이 바람직하다. 드라이 에칭후의 입자의 가로 사이즈(DMAX)가 드라이 에칭 전의 입자의 입경(직경)의 80% 이하, 나아가 50% 이하가 되는 조건으로 드라이 에칭을 행하는 것이 바람직하다. 이러한 드라이 에칭에 의해, 볼록부의 측벽면이 반도체 다층막의 면에 대해 수직이 아니라 경사진 볼록부가 형성된다. 드라이 에칭은, 광방출면에 대한 수직 단면에 의해 볼록부의 정점을 분할했을 때, 그 단면의 윤곽선이 적어도 2개 곡선 부분을 포함하며 볼록부의 바닥부측에 있는 곡선 부분의 곡률 반경이 그것보다 정점측에 있는 곡선 부분의 곡률 반경에 비해 큰 형상(예를 들어, 석순(石筍) 형상)의 볼록부가 형성되는 조건으로 행하는 것이 바람직하다.
공정 (I-4) 전극의 형성
공정 (I-4)에서는, 반도체 다층막 위에 P전극을 형성한다.
P전극 형성은, 예를 들어 상술한 3족 질화물 반도체 발광 소자 1의 전극과 동일한 재료 또는 그것을 생성하는 재료를 사용하여, 진공 증착법, 스퍼터법으로 행하면 된다.
P전극 형성은, N전극 형성면을 노출시키기 위해, 드라이 에칭(메사형상 가공) 공정의 전, 후 언제라도 행해도 된다. 단, 본 방법에서는, 입자의 배치 및 볼록부의 형성후 메사형상 가공을 행한다. 이에 의해, 통상, 도 5(a)에 나타낸 바와 같이, 볼록부의 각 정점부를 연결하여 얻어지는 평면과, 투명 P전극(51)과 반도체 다층막(52)의 계면이 동일 평면상에 있다. 이렇게 하여 얻어지는 반도체 다층막을 사용하여 얻어지는 발광 소자는 고출력화에 적합하다. 상기와 달리, 메사형상 가공을 입자의 배치 및 볼록부의 형성보다 전에 행하면, 도 5(b)에 나타낸 바와 같이, 볼록부의 각 정점부를 연결하여 얻어지는 평면과, 투명 P전극(51)과 반도체 다층막(52)의 계면은 동일 평면상에는 없어진다. 이렇게 하여 얻어지는 반도체 다층막을 사용해도 발광 소자는 얻어진다. 그러나, 메사 단차부 주위의 입자의 밀도의 제어성 및 재현성의 관점에서 메사형상 가공은, 입자의 배치 및 볼록부의 형성후에 행하는 것이 바람직하다.
공정 (I-3) 볼록부의 형성 공정에서 레지스트 패터닝, 에칭을 조합하여 행해도 된다. 예를 들어, p형 GaN계 반도체층을 드라이 에칭하면, 에칭 데미지에 의해 고저항이 되어, 에칭된 표면에 전극을 형성해도 오믹 특성 불량이 되는 경우가 있다. 그와 같은 경우, 도 8(b)에 나타낸 바와 같이, 입자를 배치한 후 포토 리소그래피 공정에 의해, P전극 형성 예정 영역을 레지스트막(84)으로 보호한다. 도 8(c)에 나타낸 바와 같이, 볼록부 가공의 드라이 에칭을 행한다. 이어서, 도 8(d)에 나 타낸 바와 같이, 레지스트막을 박리하는 공정을 행하고, 레지스트막 아래에 있는 남은 입자를 제거하면, 전극 형성 예정 영역의 반도체층은 드라이 에칭되지 않는다. 남은 입자의 제거는, 웨트 에칭이나 브러시 세정으로 제거하면 되고, 입자가 실리카인 경우, 예를 들어 플루오르화수소산 용액으로 에칭 제거하면 된다. 도 8(e)에 나타낸 바와 같이, N전극 형성 예정면의 N형 반도체층을 노출시키기 위해, 메사형상을 형성한다. 포토 리소그래피로 피에칭 영역 이외를 레지스트막으로 보호하고, 반도체층을 에칭하여 N형 반도체층을 노출시킨다. 에칭은 ICP 드라이 에칭, ECR 드라이 에칭법 등으로 행하면 된다. 이어서, 도 8(f)에 나타낸 바와 같이, 광방출면의 고농도 N형 반도체층 위에 투명 도전성 산화물로 이루어진 P전극(8)을 형성한다. P전극(8)은 투명 도전성 산화물을 증착하고, 포토 리소그래피법으로 레지스트 패터닝을 행하여, 드라이 에칭 또는 웨트 에칭에 의해 형성하면 된다. 도 8(g)에 나타낸 바와 같이, N형 반도체층 위에 N전극(7)을 형성한다. N전극은, 예를 들어 포토 리소그래피법으로 레지스트 패터닝을 행하고, 진공 증착법, 스퍼터법 등으로 전극 금속을 증착한 후, 리프트 오프함으로써 형성하면 된다.
또한, 형성은 N전극과 N형 반도체층 사이의 오믹성 접촉 형성을 위해, 열처리를 조합하여 행해도 된다. 열처리는, 전극의 종류, N형 반도체층의 전자 농도에 따라 다르고, 예를 들어 Ti＼Al 전극의 경우, 질소 분위기하 500℃∼800℃에서 0.1∼30분간 어닐링하면 된다. 또, Al, V＼Al, ITO 전극의 경우, 통상 열처리를 필요로 하지 않는다.
다음으로, 도 8(h)에 나타낸 바와 같이 본딩 패드 전극(85)을 형성한다. 본 딩 패드 전극(85)은, 예를 들어 포토 리소그래피법으로 레지스트 패터닝을 행하여, 진공 증착법, 스퍼터법 등으로 패드 전극 금속을 증착한 후, 리프트 오프에 의해 형성하면 된다. 패드 전극 금속은, 예를 들어 Ti, Au, Al, V, Pt 또는 이들 원소를 포함한 합금이나 화합물이다. 또, 패드 전극 금속(8)과 N전극(7)을 동일한 금속으로 함으로써, 동시 프로세스로 일괄 형성해도 된다.
3족 질화물 반도체 발광 소자 2
본 발명의 3족 질화물 반도체 발광 소자 2는, N전극, 반도체 다층막 및 P전극을 포함한다.
N전극은, 전극이 전류를 확대하여 반도체층에 전류 주입시키는 작용, 및 빛의 흡수를 억제하여 외부로 방출하는 작용을 갖는다. N전극은 투명 도전성 산화물로 이루어지고, 바람직하게는 ITO, ZnO 또는 SnO2로 이루어진다. N전극은 단층막, 적층막 어느 것이어도 된다. N전극은, 빛의 흡수를 더욱 억제하는 관점에서, 두께(d)와 흡수 계수(α)의 곱 α×d의 값이 작은 것이 바람직하고, 예를 들어 0.1 이하인 것이 바람직하다. 또, P전극은, 전류를 넓히는 관점에서, 시트 저항이 50Ω/□ 이하인 것이 바람직하다.
반도체 다층막은, 식 InxGayAlzN(단, x+y+z=1, 0≤x≤1, 0≤y≤1, 0≤z≤1)으로 표시되는 질화물 화합물로 이루어지고, 고농도 N형 반도체층, N형 반도체층, 발광층, P형 반도체층을 순서대로 포함한다.
고농도 N형 반도체층은, n형 불순물 농도가 5×1018cm-3∼5×1020cm-3이다. 또, 고농도 N형 반도체층은, 두께가 통상 1㎚∼5㎛, 바람직하게는 1㎚∼10㎚ 이다.
N형 반도체층은, 예를 들어 GaN으로 이루어지고, n형 불순물 농도가 1×1018cm-3∼5×1018cm-3이다.
발광층은, 단일 양자 우물 구조, 다중 양자 우물 구조 어느 것이어도 된다.
P형 반도체층은, 통상 p형 불순물 농도가 1×1018cm-3∼5×1020cm-3이다.
P전극은, 예를 들어 Ni, Au, Ti, Pt, Ag, Ru, Rh로 이루어진다. 또, P전극은, 이들 금속의 적어도 하나를 포함하는 합금, 화합물로 이루어져 있어도 된다. 또한, P전극은 단층, 적층 어느 것이어도 되고, 예를 들어 Ni＼Au, Ni＼Pt＼Au의 적층이어도 된다.
3족 질화물 반도체 발광 소자 2는, 통상 칩화하여, 금속, 세라믹스 또는 수지로 이루어진 패키지상에 마운트하여 사용하면 된다.
3족 질화물 반도체 발광 소자 2는, 도 9(a)에 나타낸 바와 같이, 반도체층을 결정 성장시키기 위한 기판(예를 들어, 단결정 기판; 1)을 남기고, 이것을 패키지(122)에 접합해도 되고, 도 9(b)에 나타낸 바와 같이, 기판(1)을 제거하고, 반도체층(120)에 패키지(122)를 접합해도 된다. 도 9(a), 도 9(b)에서는, 패드 전극이나 전극으로의 배선, 밀봉 수지는 생략하였다.
3족 질화물 반도체 발광 소자 2는 고전류 밀도 구동을 하는 용도 등에서는, 방열성 향상의 관점에서, 도 9(b)에 나타낸 바와 같이, 기판(1)을 제거하여 사용하는 것이 바람직하다.
패키지에 대한 접합은, 예를 들어 Au, Cu를 사용하는 열압착, 은 페이스트를 사용하는 방법, AuSn과 같은 땜납 금속을 사용하는 방법으로 행하면 된다.
3족 질화물 반도체 발광 소자 2의 전형적인 구조를 도 10에 의해 설명한다.
3족 질화물 반도체 발광 소자 2는, 도 10(a) 및 (b)에 나타낸 바와 같이, P형 반도체층(5), 발광층(4), N형 반도체층(3) 및 고농도 N형 반도체 극박층(6)을 순서대로 포함하는 적층 구조를 갖는다. N전극(7)은 고농도 N형 반도체 극박층(6)과 접하고, P전극(8)은 P형 반도체(5)와 접한다.
또, 3족 질화물 반도체 발광 소자 2는, 도 10(a)에 나타낸 바와 같이, N형 반도체층(3) 및 고농도 N형 반도체 극박층(6)으로 이루어진 볼록부를 갖는다.
3족 질화물 반도체 발광 소자 2는, 볼록부를 갖는 것에 의해, 3족 질화물 반도체 발광 소자 2 내부에 갇힌 채 다중 반사를 반복하는 동안 감쇠되어 가는 빛을 효율적으로 볼록부로부터 외부로 방출하는 작용을 갖는, 또는 반사 각도를 바꾸어 투명 N전극(7)을 통해 효율적으로 외부로 방출하는 작용을 갖는다.
볼록부는, 3족 질화물 반도체 발광 소자 1와 마찬가지로, 통상 적어도 2개 있고, 바람직하게는 형상, 사이즈가 동일하다. 또, 볼록부는 배열이 비주기적인 배치인 것이 바람직하다.
볼록부는 면밀도가 통상 2×106cm-2∼2×1010cm-2이다.
또, 볼록부는, 3족 질화물 반도체 발광 소자 2의 전체 표면적에 대한 볼록부가 차지하는 표면적의 비율(이하, 면적비라 한다.)이 2.3% 이상인 것이 바람직하 다.
볼록부의 배치를 도 11에 의해 설명한다. 도 11은 3족 질화물 반도체 발광 소자 2의 광방출면에서 본 도면이다. 볼록부의 배치에 관해서는, 볼록부 형성 영역(111)이, 도 11(a)에 나타낸 바와 같이 3족 질화물 반도체 발광 소자 2의 주위에 존재해도 되고, 도 11(b)에 나타낸 바와 같이 3족 질화물 반도체 발광 소자 2 전면(全面)에 존재해도 되고, 도 11(c)에 나타낸 바와 같이 투명 전극(112)의 개구부(114)에 존재해도 된다. 또, 볼록부는, 이들을 조합하여 배치해도 된다.
3족 질화물 반도체 발광 소자 2의 제조 방법
본 발명의 3족 질화물 반도체 발광 소자 2는, 예를 들어 상기 공정 (II-1)∼(II-5)을 포함하는 방법에 의해 제조하면 된다.
공정 ( II -1) 반도체 다층막의 성장
공정 (II-1)에서는, 기판 위에 n형 불순물 농도가 5×1018cm-3∼5×1020cm-3인 고농도 N형 반도체층, N형 반도체층, 발광층, P형 반도체층이 성장되고, 예를 들어, 도 12(a)에 나타낸 바와 같이, n형 불순물 농도가 5×1018cm-3∼5×1020cm-3인 고농도 N형 반도체층, N형 반도체층, 발광층, P형 반도체층으로 이루어진 반도체 다층막(132)이 얻어진다. 또, 공정 (II-1)에서는, 공정 (II-4)에 있어서, 반도체 다층막과 기판의 분리를 용이하게 하는 관점에서, 저온 버퍼층을 형성해도 된다. 저온 버퍼층은 기판 위에 형성되고, 이어서 그 위에 N형 반도체층이 형성된다.
기판은, 예를 들어 SiC, Si, MgAl2O4, LiTaO3, ZrB2, CrB2 또는 GaN의 단결정, 사파이어이며, 바람직하게는 사파이어이다.
저온 버퍼층은, 예를 들어 InGaN, GaN으로 이루어지고, 두께는 통상 20∼80㎚이다.
N형 반도체층, 발광층, P형 반도체층, 고농도 N형 반도체층은, 상술한 3족 질화물 반도체 발광 소자 2의 경우와 동일하다.
성장은, 3족 질화물 반도체 발광 소자 1의 제조 방법과 동일한 방법, 조건으로 행하면 되고, 예를 들어 MOVPE, HVPE, MBE에 의해 행하면 된다.
성장에서는, 반도체 다층막의 전이 밀도의 저감, 크랙 발생 방지 및 휘어짐 저감의 관점에서, 기판 위에 합계 두께가 20㎛ 이상, 80㎛ 이하의 반도체 다층막을 형성하는 것이 바람직하다. 또, 기판 위에 두께가 20㎛ 이상의 비도핑 질화물 반도체층 또는 도핑 농도가 낮은 질화물 반도체층을 형성하는 것이 더욱 바람직하다.
성장후, 도 12(a)에 나타낸 바와 같이, 반도체 다층막(132) 위에, 포토 리소그래피, 드라이 에칭에 의해 기판까지 도달하는 분리 홈(133)을 형성해도 된다. 분리 홈의 형성은 레이저 스크라이브로 행해도 된다. 또, 반도체 다층막(132)의 표면을 세정해도 된다.
공정 ( II -2) 전극의 형성
공정 (II-2)에서는, 통상 도 12(b)에 나타낸 바와 같이, 반도체 다층막(132) 위에 P전극(134)이 형성된다.
형성은, 예를 들어, 상술한 3족 질화물 반도체 발광 소자 2의 P전극과 동일한 재료 또는 그것을 생성하는 재료를 사용하여, 진공 증착법, 스퍼터법으로 행하 면 된다.
공정 ( II -3) 지지체의 접합
공정 (II-3)에서는, 통상 도 12(c)에 나타낸 바와 같이, P전극(134)에 지지체(125)가 접합된다.
지지체는 도전성이며, 예를 들어, Si, GaAs, SiC와 같은 반도체, Cu, Al, W, Mo, Hf, La, Ta, Ir, Ru, Os, Nb과 같은 금속이다. 이들 중, 열팽창률이 1.5×10-6/℃ 이하인 금속 재료가 바람직하고, 나아가 Mo가 바람직하다. 지지체는, 통상 촉침식 표면 조도 측정 장치에 의한 평균 표면 거칠기가 5㎚ 이하이며, 두께가, 휘어짐을 저감하는 관점에서 20∼200㎛이다.
접합은, 예를 들어 Au, Cu를 사용하는 열압착, AuSn과 같은 땜납 금속에 의한 접합으로 행하면 된다.
공정 ( II -4) 기판의 분리
공정 (II-4)에서는, 반도체 다층막으로부터 기판이 분리된다.
분리는, 예를 들어 레이저를 사용하여 행하면 되고, 기판(1)이 사파이어, 반도체 다층막(132)이 GaN인 경우, 도 12(d)에 나타낸 바와 같이, 기판(1)측으로부터 레이저광을 조사한다. 레이저광이 YVO4 레이저의 3배 고조파(파장 355㎚)일 때, 기판(1)은 레이저광을 실효적으로 흡수하지 않고, 반도체 다층막(132)이 빛을 흡수한다. 반도체 다층막(132) 중 레이저광을 흡수한 영역은 분해가 일어나, 3족 재료(Ga)와 질소가 석출된다. 도 12(e)에 나타낸 바와 같이, 반도체 다층막(132)을 Ga의 융점(30℃) 이상의 분위기에 둠으로써, 기판(1)을 분리할 수 있다. 반도체 다층막(132)이 분해되도록, 에너지를 효율적으로 흡수시키는 관점에서, 레이저광이 바람직하다. 또, 빛의 파장은 짧은 편이 바람직하다. 예를 들어, 밴드갭보다 에너지가 큰 빛이면 흡수는 크기 때문에, 반도체 다층막(132)이 GaN인 경우, 365㎚ 보다 짧은 파장의 빛이면 되고, 레이저에서는, YAG, YVO4의 3배 고조파(파장 355㎚) 또는 4배 고조파(파장 266㎚), ArF(파장 193㎚), KrF(파장 248㎚), XeCl(파장 308㎚)과 같은 엑시머이다. 레이저광의 발진 형태는, 예를 들어 연속 발진, 노멀 펄스 발진, Q스위치 펄스 발진이다. 열영향을 작게 하는 관점에서, Q스위치 펄스 발진이 바람직하고, Q스위치 펄스 발진 중에서도, ns 오더의 단펄스와 고피크 파워를 갖는 CW 여기 Q스위치 펄스 발진이 바람직하다. 빛은, 스폿, 라인, 영역의 형태로, 기판(1)과 반도체 다층막(132)의 계면 근방에 공급하면 된다. 효율적으로 분리하는 관점에서, 스폿, 라인형 레이저광을 사용하고, 레이저광을 기판(1)으로부터 입사시켜, 레이저광의 초점을 기판(1)과 반도체 다층막(132)의 계면으로부터 반도체 다층막(132)측으로 이동시켜(디포커스)도 된다. 레이저광의 에너지는 공간적으로 분포가 있기 때문에, 웨이퍼(예를 들어, 2인치 직경)를 면내 균일하게 기판(1)을 분리하기 위해, 조사 영역을 오버랩시켜, 에너지를 균일하게 계면에 전달해도 된다.
또, 분리는, 기판 위에 무기 입자를 배치하는 방법으로 행해도 된다. 기판의 분리에 사용하는 무기 입자는, 반도체 다층막을 형성하기 전에 배치된다.
무기 입자는, 예를 들어 산화물, 질화물, 탄화물, 붕화물, 황화물, 셀렌화 물, 금속으로 이루어진다. 산화물은, 실리카, 알루미나, 지르코니아, 티타니아, 세리아, 마그네시아, 산화아연, 산화주석, 이트륨알루미늄가넷(YAG)이다. 질화물은, 질화규소, 질화알루미늄, 질화붕소이다. 탄화물은, SiC, 탄화붕소, 다이아몬드, 그라파이트, 풀러렌이다. 붕화물은, ZrB2, CrB2이다. 황화물은, 황화아연, 황화칼슘, 황화스트론튬이다. 셀렌화물은, 셀렌화아연, 셀렌화카드뮴이다. 이들은, 구성 원소가 다른 원소로 부분 치환되어 있어도 되고, 예를 들어, 실리콘, 알루미늄, 산소 및 질소를 포함하는 사이알론이어도 된다. 금속은, Si, Ni, W, Ta, Cr, Ti, Mg, Ca, Al, Au, Ag, Zn이다. 이들은, 단독 또는 조합하여 사용해도 된다. 또, 무기물은 질화물을 산화물로 피복한 것, 무기물에 세륨이나 유로피움 등의 부활제를 도입한 형광체이어도 된다. 무기물은 바람직하게는 산화물, 더욱 바람직하게는 실리카이다.
무기 입자는, 구형, 판형, 바늘형, 부정형 등 임의의 형상의 것을 사용할 수 있고, 그 중에서도 구형이 방향성을 갖지 않기 때문에 보다 바람직하다. 이 때문에, 무기 입자로는 구형 실리카가 보다 바람직하다. 구형 실리카로는, 단분산이며, 비교적 입경이 일정한 것이 용이하게 입수할 수 있다는 관점에서, 콜로이드 실리카 슬러리에 포함되는 실리카 입자를 사용하는 것이 보다 바람직하다.
콜로이드 실리카 슬러리는, 실리카의 미립자가 물 등의 용매에 콜로이드형으로 분산된 것이며, 규산나트륨의 이온 교환이나, 테트라에틸오르토실리케이트(TEOS)와 같은 유기 규소 화합물의 가수분해에 의해 얻어지고, 구형의 실리카 입 자가 얻기 쉽다.
무기 입자는, 평균 입경이 통상 5㎚∼50㎛, 바람직하게는 10㎚∼10㎛, 더욱 바람직하게는 20㎚∼1㎛이다. 평균 입경이 5㎚ 이상이면, 기판상에 무기 입자를 배치하는 공정에서, 무기 입자가 2층 이상 중복되기 어려워져, 이어지는 무기 입자를 매립하는 반도체 다층막의 성장에 있어서, 무기 입자를 매립하여 평탄하게 성장시키는 것이 용이해진다. 또, 평균 입경이 50㎛ 이하이면, 무기 입자를 매립하는 반도체 다층막의 성장에 있어서, 무기 입자를 매립하여 평탄하게 성장시키는 것이 보다 용이해지고, 반도체 다층막과 기판을 분리하는 분리공정에 있어서 분리가 용이해진다. 입경이 상이한 2종 이상의 무기 입자에 대해 혼합했을 때의 평균 입경이 상기 범위 내이면, 입경이 상이한 2종 이상의 무기 입자를 혼합하여 사용해도 된다.
배치는, 무기 입자를 용매에 분산시킨 슬러리를 사용하여, 그 슬러리 중으로 기판을 침지시키거나, 또는 그 슬러리를 기판상에 도포나 분무한 후에 건조시키는 방법으로 행하면 된다. 용매는, 예를 들어 믈, 메탄올, 에탄올, 이소프로판올, n-부탄올, 에틸렌글리콜, 디메틸아세트아미드, 메틸에틸케톤, 메틸이소부틸케톤이며, 취급성이나 용이하게 입수할 수 있는 관점에서 물이 바람직하다. 또, 건조는 스피너를 사용하여 행해도 된다.
무기 입자의 기판에 대한 피복률은, 주사형 전자 현미경(SEM)으로 무기 입자를 배치한 기판 표면을 위로부터 관찰했을 때의 측정 시야내(면적 S)에서의 카운트되는 입자수 P와, 입자의 평균 입경 d에 의해, 하기 식으로 정의된다.
피복률(%)=((d/2)2×π·P·100)/S
이 피복률은 특별히 한정되지 않지만, 바람직하게는 1%∼95%이고, 보다 바람직하게는 30%∼95%이고, 더욱 바람직하게는 50%∼95%이다. 1% 이상이면, 기판으로부터 3-5족 질화물 반도체층이 보다 박리되기 쉬운 경향이 있고, 95% 이하이면, 기판의 유효 표면적이 더 증가하여, 반도체 다층막이 보다 에피텍셜 성장되기 쉬워지는 경향이 있기 때문에 바람직하다. 기판상에 배치한 무기 입자는, 1층 구조, 즉 단입자 구조인 것이 바람직하다. 부분적으로 무기 입자가 2층 이상 중복되어 있어도 되지만, 반도체 다층막이 에피택셜 성장되기 어려워져, 평탄하게 매립하는 것이 어려워지는 경우가 있다. 도 13(a)에, 이와 같이 하여 기판 표면(13)에 무기 입자(12)가 배치된 구조 단면도를 나타낸다.
무기 입자를 사용하여 기판을 분리하는 경우, 도 13(a)에 나타낸 바와 같이, 기판(11) 위에 무기 입자(12)를 배치하고, 무기 입자(l2)를 매립하도록 기판상에 반도체 다층막(15)을 형성한 후, 반도체 다층막(15)과 기판(11)을 분리한다.
반도체 다층막(15)과 기판(11)의 분리는, 예를 들어 응력을 가하여 기계적으로 기판(11)을 박리하는 방법으로 행하면 되고, 반도체 다층막과 기판의 계면에, 내부 응력 및/또는 외부 응력을 가하는 방법으로 행하면 된다. 내부 응력을 사용하는 분리는, 반도체 다층막 성장후, 반도체 다층막과 기판의 열팽창 계수차에 기초하는 응력을 이용하여 기판을 자연 박리하는 방법으로 행하면 되고, 예를 들어, 반도체 다층막의 성장 온도로부터 실온까지 냉각, 실온으로부터 저온까지 매체(액체 질소 등)를 사용하여 냉각, 실온으로부터 일단 가열한 후, 저온까지 매체(액체 질소 등)를 사용하여 냉각하는 방법에 의해 행하면 된다. 외부 응력을 사용하는 분리는, 반도체 다층막, 기판 중 어느 하나를 고정하고, 다른 하나에 충격을 가하는 방법으로 행하면 된다. 또, 반도체 다층막과 기판의 박리를 촉진시키기 위해, 상술한 레이저광을 사용하는 분리를 조합해도 된다. 무기 입자를 사용하는 분리는, 분리시의 반도체 다층막에 대한 손상을 저감할 수 있어, 반도체 다층막의 발광 특성을 저하시키지 않고, 기판을 박리할 수 있다.
레이저광을 사용하는 방법, 무기 입자를 사용하는 방법에 의해 기판을 분리함으로써, 예를 들어 도 5(b)에 나타낸 바와 같이, 반도체 다층막(110)과 패키지가 접촉하여, 소자의 방열 특성이 향상된다. 소자는 방열성이 우수하기 때문에, 고전류 밀도로 구동시켰을 때에도 발광 효율이 저하되지 않는다.
공정 ( II -5) 입자의 배치
공정 (II-5)에서는, 반도체 다층막의 고농도 N형 반도체층 위에, 평균 입경 0.01㎛∼10㎛의 입자가 면밀도 2×106cm-2∼2×1010cm-2로 배치되고, 예를 들어, 도 12(f)에 나타낸 바와 같이, 반도체층(132) 위에 드라이 에칭 마스크가 되는 입자(73)가 배치된다. 배치에 있어서, 반도체 다층막의, 기판(1)과 접하고 있는 면에는 웨트 에칭과 같은 화학적 처리, 또는 연삭이나 연마와 같은 물리적 처리를 실시하는 것이 바람직하고, 이러한 처리에 의해, 반도체 다층막의 기판(1)과 접하고 있는 면의 평탄성이 향상된다.
공정 (II-6) 볼록부의 형성
공정 (II-6)에서는, 반도체 다층막을, 입자를 에칭 마스크로서 드라이 에칭하여 볼록부가 형성된다. 공정 (II-5)는 공정 (I-3)과 동일한 방법, 조건으로 행하면 되고, 볼록부 형성후의 소자 단면도를 도 12(g)에 나타낸다.
공정 ( II -7) 전극의 형성
공정 (II-7)에서는, 고농도 N형 반도체층 위에 N전극이 형성되고, 예를 들어 도 12(h)에 나타낸 바와 같이, 고농도 N형 반도체층(132) 위에 투명 도전성 산화물로 이루어진 N전극(137)이 형성된다.
형성은, 예를 들어 상술한 3족 질화물 반도체 발광 소자 2의 N전극과 동일한 재료 또는 그것을 생성하는 재료를 증착하여, 포토 리소그래피법으로 레지스트 패터닝을 하여, 드라이 에칭 또는 웨트 에칭하는 방법으로 행하면 된다.
본 발명의 실시예를 설명하지만, 본 발명은 이에 의해 한정되지 않는다.
실시예 1
도 6(a)에 나타내는 구조를 갖는 반도체 다층막을 제조했다. 사파이어 기판(1) 위에, 성장 온도 530℃에서 두께 50㎚의 GaN 버퍼층(2)을 성장시켰다. GaN 버퍼층(2) 위에, 디실란을 도펀트 가스로 하여, 성장 온도 1110℃에서, 막두께 4㎛, n형 캐리어 농도 2×1018cm-3의 n형 GaN층(N형 반도체층(3))을 성장시켰다. n형 GaN층(3) 위에, 성장 온도 1120℃에서 두께 100㎚, n형 캐리어 농도 5×1017cm-3의 n 형 GaN층(도시 생략)을 성장시켰다. n형 GaN층 위에 발광층(4)을 성장시켰다. 발광층(4)은, 장벽층을 두께 15㎚의 GaN으로 하고, 우물층을 두께 3㎚의 In0.12Ga0.88N층으로 하고, 5개의 우물층으로 이루어진 다중 양자 우물 구조였다. 발광층(4) 위에, 비스시클로펜타디에닐마그네슘[(C5H5)2Mg]을 마그네슘 원료로 하여, 성장 온도 940℃에서 두께 30㎚의 마그네슘 도프 AlGaN층(도시 생략)을 성장시켰다. AlGaN층 위에, 비스시클로펜타디에닐마그네슘을 p형 도펀트 원료로 하여, 성장 온도 1010℃에서 두께 200㎚의 p형 GaN층(5)(P형 반도체층)을 성장시켰다. p형 GaN층(5) 위에, 성장 온도 700℃에서 두께 5㎚의 실리콘 고농도 도프 InGaN층(6)(고농도 N형 반도체층)을 성장시켰다. p형 GaN을, 캐리어 활성을 위해, 질소 분위기하 700℃에서 20분간 열처리했다.
다음으로, InGaN층(6) 표면을, 황산과 과산화수소수의 혼합 용액으로 처리한 후, InGaN층(6) 위에 스핀코트법으로 콜로이드 실리카 슬러리(후소화학공업(주) "PL-20", 평균 입경 370㎚)를 도포하고 건조시켜 실리카 입자를 배치했다. 평균 입경은 주사형 전자 현미경(이하, SEM)에 의한 사진으로부터 측정했다. 또, 배치후의 InGaN층(6)을 SEM으로 관찰했다. 실리카 입자의 입자 밀도 8∼10×108cm-2이고, 20mm□ 사이즈의 시료면내에서 매우 균일한 밀도 분포였다.
포토 리소그래피로 레지스트 피복부와 비피복부를 형성하고, 도 14(e)에 나타내는 사선부 이외의 영역을 레지스트로 보호했다. 이에 의해, N전극 형성 예정 영역(151)과 P전극 형성 예정 영역(152)은 드라이 에칭 데미지로부터 보호되고, 볼 록부 형성 영역(153)은 도면의 사선 영역이 되었다.
ICP 드라이 에칭 장치에서 실리카 입자를 마스크로서, 기판 바이어스 파워 100W, ICP 파워 200W, 압력 0.8Pa, 염소 가스 20sccm, 디클로로메탄 10sccm, 아르곤 40sccm, 처리 시간 6.5분간의 조건으로 반도체 다층막을 에칭하여 볼록부를 형성했다. GaN에 대해서는, 기판면에 수직 방향으로 0.6㎛ 에칭되고 실리카 입자의 가로 사이즈는 평균 0.18㎛로 감소했다. 실리카 입자의 드라이 에칭 처리후의 가로 사이즈는, 입자의 드라이 에칭 처리전의 직경의 약 50%가 되었다. 또, 실리카 입자 바로 아래에 있는 GaN은 미소 석순형상으로 가공되었다. 미소 석순형상은, 하저 직경이 0.4㎛이며, 드라이 에칭전의 콜로이드 실리카 직경과 거의 동일했다. 드라이 에칭 처리후 레지스트를 박리하고, 남은 실리카 입자를 완충된 플루오르화수소산을 사용하여 웨트 에칭에 의해 제거했다. 도 15(a)에 볼록부 형성 영역과 비형성 영역의 경계의 반도체 표면의 SEM 이미지를 나타낸다. 또, 도 15(b)에 볼록부 형성 영역의 SEM 이미지를 나타낸다.
고농도 N형 반도체층을, 황산과 과산화수소수의 혼합 용액에 2분간 침지하여 세정한 후, 진공 증착법으로 두께 140㎚의 ITO막을 형성했다. 포토 리소그래피법으로 레지스트 패터닝을 행하고, 염화 제2철 수용액과 염산 용액의 1:1 혼합 용액으로 ITO막을 에칭하여 패턴 형성후, 레지스트 박리하여, 도 14(e)에 나타낸 바와 같이, 영역(152) 위에 ITO 전극을 형성했다.
포토 리소그래피법으로 N형 반도체층의 노출 영역을 패터닝했다. 반도체 다층막을 ICP 드라이 에칭에 의해 1㎛ 에칭하고, n형 반도체층(3)을 노출시켜 레지스 트를 박리하여, 메사형상을 형성했다.
n형 반도체층(3)에, 포토 리소그래피법으로 n전극 영역을 레지스트 패터닝하고, 진공 증착법으로 V＼Al(막두께 10㎚＼100㎚) 금속을 증착한 후, 레지스트 리프트 오프에 의해 n전극(7)을 형성했다.
ITO 전극상에, 포토 리소그래피법으로 패드 전극 영역을 레지스트 패터닝하고, 진공 증착법으로 Ti＼Au(막두께 50㎚＼200㎚) 금속을 증착한 후, 레지스트 리프트 오프에 의해 패드 전극 형성하여 발광 소자를 얻었다. 발광 소자는, 전체 표면적에 대해 볼록부 영역이 차지하는 표면적의 비율이 17.7%였다. 도 14(a)∼(e)에서는 패드 전극을 생략했다.
발광 소자를, 420㎛×420㎛×90㎛의 칩형상으로 가공하여 평가했다. 10개의 발광 소자에 관해, 사파이어 기판이 있는 상태로 두 전극간에 20mA의 전류를 흐르게 하여 광출력을 측정했다. 결과를 표 1 및 도 16에 나타낸다. 광출력은 칩의 바로 위에 포토 다이오드를 고정하여 측정했다.
실시예 2
볼록부 형성 영역을 도 14(d)의 사선 영역으로 한 것 외에는, 실시예 1과 동일한 조작을 행하여 발광 소자를 얻었다. 발광 소자는, 전체 표면적에 대해 볼록부 영역이 차지하는 표면적의 비율이 10.1%였다. 광출력을 실시예 1과 동일한 조건으로 측정했다. 결과를 표 1 및 도 16에 나타낸다.
실시예 3
볼록부 형성 영역을 도 14(c)의 사선 영역으로 한 것 외에는, 실시예 1과 동 일한 조작을 행하여 발광 소자를 얻었다. 발광 소자는, 전체 표면적에 대해 볼록부 영역이 차지하는 표면적의 비율이 4.8%였다. 광출력을 실시예 1과 동일한 조건으로 측정했다. 결과를 표 1 및 도 16에 나타낸다.
실시예 4
볼록부 형성 영역을 도 14(b)의 사선 영역으로 한 것 외에는, 실시예 1과 동일한 조작을 행하여 발광 소자를 얻었다. 발광 소자는, 전체 표면적에 대해 볼록부 영역이 차지하는 표면적의 비율이 2.3%였다. 광출력을 실시예 1과 동일한 조건으로 측정했다. 결과를 표 1 및 도 16에 나타낸다.
비교예 1
실리카 입자의 배치와 미소 석순형상의 가공을 실시하지 않은 것 외에는, 실시예 1과 동일한 조작을 행하여, 도 14(a)에 나타내는 발광 소자를 얻었다. 광출력을 실시예 1과 동일한 조건으로 측정했다. 결과를 표 1 및 도 16에 나타낸다.
발광 소자의 볼록부 면적비와 광출력
볼록부 면적비(%) 광출력*1 (a. u.)
실시예 1 17.7 1.63
실시예 2 10.1 1.57
실시예 3 4.8 1.33
실시예 4 2.3 1.10
비교예 1 - 1.00
*1 광출력값은 비교예 1의 발광 소자의 광출력을 1.00으로 하여 나타냈다.
본 발명의 3족 질화물 반도체 발광 소자는 광방출 효율이 높다. 또, 본 발명 의 3족 질화물 반도체 발광 소자에 의하면, 광방출 효율이 높은 3족 질화물 반도체 발광 소자의 효율적인 제조 방법이 제공된다.

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  24. 공정 (II-1)∼(II-7)을 포함하는 3족 질화물 반도체 발광 소자의 제조 방법.
    공정 (II-1) : 기판에, n형 불순물 농도가 5×1018cm-3∼5×1020cm-3인 고농도 N형 반도체층, N형 반도체층, 발광층, P형 반도체층을 순서대로 성장시켜 반도체 다층막을 얻는다.
    공정 (II-2) : 반도체 다층막 위에 P전극을 형성한다.
    공정 (II-3) : P전극에 지지체를 접합한다.
    공정 (II-4) : 반도체 다층막으로부터 기판을 분리한다.
    공정 (II-5) : 반도체 다층막의 고농도 N형 반도체층 위의 전체에, 평균 입경 0.01㎛∼10㎛의 입자를 면밀도 2×106cm-2∼2×1010cm-2로 배치한다.
    공정 (II-6) : 반도체 다층막을, 입자를 에칭 마스크로서 드라이 에칭하여 볼록부를 형성한다.
    공정 (II-7) : 고농도 N형 반도체층 위에 N전극을 형성한다.
  25. 제24항에 있어서, 공정 (II-5)에 사용하는 입자는 무기물인 방법.
  26. 제25항에 있어서, 무기물은, 산화물, 질화물, 탄화물, 붕화물, 황화물, 셀렌 화물 및 금속으로 이루어진 군에서 선택되는 방법.
  27. 제26항에 있어서, 무기물은 산화물인 방법.
  28. 제27항에 있어서, 산화물은 실리카인 방법.
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