KR101244482B1 - 반도체 장치의 제조 방법 - Google Patents

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마끼히로미
스가히데유끼
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가부시키가이샤 르네사스 히가시 니혼 세미콘덕터
르네사스 일렉트로닉스 가부시키가이샤
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Abstract

비자외선 경화형 점착 테이프에 접착된 매우 얇은 칩을, 균열이나 결함이 발생되는 일없이 빠르게 박리한다. 다이싱 테이프(4)에 접착된 칩(1)을 박리하는 흡착구(102)의 중심부에는, 다이싱 테이프(4)를 위쪽으로 쳐올리는 3개의 블록(110a∼110c)이 조립되어 있다. 블록(11Oa∼11Oc)은, 직경이 가장 큰 제1 블록(110a)의 내측에, 그보다 직경이 작은 제2 블록(110b)이 배치되고, 또한 그 내측에 가장 직경이 작은 제3 블록(110c)이 배치되어 있다. 블록(110a∼110c)을 다이싱 테이프(4)의 이면에 부딪치게 하여 칩(1)을 박리시키기 위해서는, 우선, 최초에 3개의 블록(110a∼110c)을 동시에 위쪽으로 쳐올리고, 다음에 중간 블록(110b)과 내측 블록(11Oc)을 더욱 위쪽으로 쳐올리고, 마지막으로 내측 블록(11Oc)을 더욱 위쪽으로 쳐올린다.
다이싱 테이프, 칩, 블록, 직경, 흡착구, 점착 테이프, 박리

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 일 실시예인 반도체 장치의 제조에 이용되는 반도체 칩의 사시도.
도 2는 반도체 웨이퍼의 연삭 공정을 나타내는 측면도.
도 3은 반도체 웨이퍼에 다이싱 테이프를 접착하는 공정을 나타내는 측면도.
도 4는 반도체 웨이퍼의 다이싱 공정을 도시하는 측면도.
도 5는 반도체 웨이퍼 및 다이싱 테이프를 웨이퍼 링에 고정하고, 그 위쪽에 누름 판을 배치함과 함께, 아래쪽에 익스팬드 링을 배치한 상태를 도시하는 평면도.
도 6은 반도체 웨이퍼 및 다이싱 테이프를 웨이퍼 링에 고정하고, 그 위쪽에 누름 판을 배치함과 함께, 아래쪽에 익스팬드 링을 배치한 상태를 도시하는 단면도.
도 7은 다이싱 테이프를 웨이퍼 링 누름 판과 익스팬드 링 사이에 개재함으로써 다이싱 테이프의 장력을 공급한 상태를 나타내는 단면도.
도 8은 다이싱 테이프를 접착한 반도체 칩의 박리 방법을 설명하는 칩 박리 장치의 주요부 단면도.
도 9는 칩 박리 장치의 흡착구를 도시하는 단면도.
도 10은 흡착구의 상면 근방의 확대 단면도.
도 11은 흡착구의 상면 근방의 확대 사시도.
도 12는 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 단면도.
도 13은 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 단면도.
도 14는 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 단면도.
도 15는 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 사시도.
도 16은 반도체 칩의 박리 방법을 설명하는 흡착구의 단면도.
도 17은 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 단면도.
도 18은 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 사시도.
도 19는 반도체 칩의 박리 방법을 설명하는 흡착구의 단면도.
도 20은 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 단면도.
도 21은 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 사시도.
도 22는 반도체 칩의 박리 방법을 설명하는 흡착구의 단면도.
도 23은 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 단면도.
도 24는 반도체 칩의 펠릿 처리 공정을 나타내는 배선 기판의 단면도.
도 25는 반도체 칩의 적층 및 와이어 본딩 공정을 나타내는 배선 기판의 단면도.
도 26은 반도체 칩의 수지 밀봉 공정을 나타내는 배선 기판의 단면도.
도 27의 (a)∼(c)는 반도체 칩의 박리 방법의 다른 예를 설명하는 흡착구의 상면 근방의 단면도.
도 28은 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 단면도.
도 29는 반도체 칩의 박리 방법의 다른 예를 설명하는 흡착구의 상면 근방의 확대 단면도.
도 30은 반도체 칩의 박리 방법의 다른 예를 설명하는 흡착구의 상면 근방의 확대 단면도.
도 31은 본 발명의 다른 실시예인 흡착구의 상면 근방의 확대 단면도.
도 32의 (a)∼(c)는 도 31에 도시하는 흡착구를 이용한 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 사시도.
도 33은 본 발명의 다른 실시예인 흡착구의 상면 근방의 확대 단면도.
도 34의 (a)∼(c)는 도 33에 도시하는 흡착구를 이용한 반도체 칩의 박리 방 법을 설명하는 흡착구의 상면 근방의 사시도.
도 35는 본 발명의 다른 실시예인 흡착구의 상면 근방의 확대 사시도.
도 36은 본 발명의 다른 실시예인 흡착구의 상면 근방의 확대 사시도.
도 37은 본 발명의 다른 실시예인 흡착구의 상면 근방의 확대 사시도.
도 38의 (a)∼(c)는 도 37에 도시하는 흡착구를 이용한 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 사시도.
도 39는 본 발명의 다른 실시예인 흡착구의 단면도.
도 40은 도 39에 도시하는 흡착구의 상면 근방의 확대 사시도.
도 41은 도 39에 도시하는 흡착구에 부착된 진동 블록의 외형을 도시하는 측면도.
도 42는 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 단면도.
도 43은 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 단면도.
도 44는 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 단면도.
도 45는 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 단면도.
도 46은 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 단면도.
도 47은 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 단면도.
도 48은 반도체 칩의 박리 방법을 설명하는 흡착구의 상면 근방의 확대 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 칩
1A : 반도체 웨이퍼
1A' : 칩 형성 영역
2 : 본딩 패드
3 : 백 그라인드 테이프
4 : 다이싱 테이프(감압 테이프)
5 : 웨이퍼 링
6 : 다이싱 블레이드
7 : 누름 판
8 : 익스팬드 링
10 : 접착제
11 : 배선 기판
12 : Au 와이어
13 : 전극
14 : 반도체 칩
15 : Au 와이어
16 : 전극
17 : 몰드 수지
18 : 적층 패키지
100 : 칩 박리 장치
101 : 스테이지
102 : 흡착구
103 : 흡인구
104 : 홈
105 : 흡착 콜릿
106 : 흡착구
11Oa∼11Oc : 블록
111a, 111b : 압축 코일 스프링
112 : 푸셔(pusher)
210a∼210c : 블록
310a∼310c : 블록
311 : 절결 홈
410a∼410c : 블록
502 : 흡착구
503 : 흡인구
504 : 홈
510a : 블록
510b : 진동 블록
511 : 압축 코일 스프링
512 : 진동자
513 : 공명부
514 : 압전 소자
515 : 스토퍼
S : 간극
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히, 점착 테이프에 접착된 반도체 웨이퍼를 다이싱하여 복수의 반도체 칩으로 분할한 후, 각각의 반도체 칩을 점착 테이프로부터 박리하는 공정에 적용하기에 유효한 기술에 관한 것이다.
최근, 반도체 장치의 고밀도 실장을 추진할 목적으로, 배선 기판 상에 복수 매의 반도체 칩을 삼차원적으로 실장하는 적층 패키지가 실용화되어 있지만, 이러한 적층 패키지를 조립하는 것에 있어서는, 두께가 수십 ㎛ 정도까지 얇게 가공된 반도체 칩(이하, 간단히 칩이라고 함)이 사용된다.
상기한 바와 같은 얇은 칩을 배선 기판에 실장하기 위해서는, 우선 원하는 집적 회로를 형성한 반도체 웨이퍼(이하, 간단히 웨이퍼라고 함)의 주면 상에 집적 회로를 보호하기 위한 테이프를 접착하고, 이 상태에서 웨이퍼의 이면을 연마 및 에칭함으로써, 그 두께를 수십 ㎛ 정도까지 얇게 한다. 계속해서, 이 얇은 웨이퍼의 이면에 점착 테이프를 접착한 상태에서 다이싱을 행하여, 웨이퍼를 복수개의 칩으로 분할한다. 그 후, 점착 테이프의 이면에 쳐올림 핀 등을 밀어 칩을 1개씩 점착 테이프로부터 떼어내고, 박리된 칩을 콜릿으로 픽업하여 배선 기판 상에 반송하여, 펠릿 처리를 행한다.
그런데, 상기한 바와 같은 매우 얇은 칩을 사용하는 패키지의 조립 공정에서는, 다이싱에 의해 분할된 칩을 점착 테이프로부터 박리, 픽업할 때에, 칩에 균열이나 결함이 발생하기 쉬우므로, 이를 방지하기 위한 배려가 필요하게 된다.
일본특허공개 2000-353710호 공보(특허 문헌 1)는, 쳐올림 핀에 의한 밀어올림으로는 픽업 불가능한 극히 얇은 칩(펠릿)을 다이싱 테이프로부터 박리하는 기술을 개시하고 있다. 이 문헌에 개시된 펠릿 픽업 장치는, 백업 홀더 상부 중앙에 픽업 대상으로 되는 칩보다 큰 사이즈의 외형을 가지며, 상기 칩이 백업 홀더에 재치되었을 때에, 칩 외주단이 그 위에 배치되는 홈부를, 칩의 외주변을 따라 형성한 것으로, 이 홈부 내를 진공 처리함으로써, 칩을 그 주단부로부터 떼어내는 것이다.
[특허 문헌 1] 일본특허공개 2000-353710호 공보
웨이퍼를 다이싱할 때에 사용하는 점착 테이프로는 크게 구분하여 자외선(UV) 경화형과 비UV 경화형이 있다. UV 경화형 점착 테이프는, 점착 테이프에 접 착한 웨이퍼를 다이싱한 후, 점착 테이프의 이면측으로부터 자외선을 조사하여 점착제를 경화시킴으로써, 점착제의 점착력을 약하게 하여, 칩을 점착 테이프로부터 박리하기 쉽게 하는 것이지만, 비UV 경화형 점착 테이프에 비해 비용이 높다고 하는 단점이 있다. 또한, 칩에 형성된 집적 회로 중에는, 예를 들면 플래시 메모리와 같이, 자외선의 조사에 의해 특성에 변동이 발생할 우려가 있는 것이 있기 때문에, 이러한 집적 회로가 형성된 웨이퍼를 다이싱할 때에는, 비UV 경화형 점착 테이프를 사용하는 것이 바람직하다.
그러나, 비UV 경화형 점착 테이프는, UV 경화형 점착 테이프와 같이 점착제를 경화시킴으로써 그 점착력을 약하게 할 수 없기 때문에, UV 경화형 점착 테이프에 비해 칩의 박리가 곤란하다.
이러한 비UV 경화형 점착 테이프에 칩이 접착되어 있는 경우에는, 예를 들면 점착 테이프의 이면측으로부터 초음파 진동을 가하여 칩을 박리하려고 하여도, 점착제의 점착력이 강하기 때문에, 일단 박리된 칩이 점착 테이프에 다시 부착된다. 또한, 다수의 니들(needle)을 형성한 쳐올림 핀을 점착 테이프의 이면에 밀어 칩을 박리하려고 하여도, 박리에 장시간을 요하거나, 혹은 얇은 칩을 채용하는 경우에는, 칩이 휨 응력에 견디지 못한다고 하는 과제가 발명자에 의해 인식되었다.
본 발명의 목적은, 점착 테이프에 접착된 매우 얇은 칩을, 균열이나 결함이 발생하는 일없이 빠르게 박리할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 분명하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 장치의 제조 방법은, 주면에 집적 회로가 형성된 반도체 웨이퍼의 이면에 점착 테이프를 접착한 후, 상기 반도체 웨이퍼를 다이싱하여 복수의 반도체 칩으로 분할하는 공정과,
상기 점착 테이프에 접착된 상기 복수의 반도체 칩 중, 박리 대상으로 되는 반도체 칩의 상면을 흡착 콜릿으로 흡착, 유지한 상태에서, 상기 박리 대상으로 되는 반도체 칩의 아래쪽의 상기 점착 테이프에 상향의 하중을 가함으로써, 상기 반도체 칩을 상기 점착 테이프로부터 박리하는 공정을 포함하고,
상기 점착 테이프에 하중을 가하는 공정은, 제1 상면과 상기 제1 상면의 주위의 각부를 갖는 제1 쳐올림 블록과, 상기 제1 상면의 내측에 배치된 제2 상면과 상기 제2 상면의 주위의 각부를 갖는 제2 쳐올림 블록을 준비하는 공정과,
상기 제1 및 제2 상면을, 상기 점착 테이프의 이면에 동시에 부딪치게 함으로써, 상기 점착 테이프를 위쪽으로 밀어올리는 제1 공정과,
상기 제1 공정 후, 상기 제2 상면을, 상기 제1 상면보다 위쪽으로 쳐올림으로써, 상기 점착 테이프를 더욱 위쪽으로 밀어올리는 제2 공정을 포함하고 있는 것이다.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 모든 도면에 있어서, 동일한 부재에는 원칙적으로 동일한 부호를 붙 여 그 반복된 설명은 생략한다.
(실시예 1)
본 실시예는, 배선 기판 상에 칩을 실장하는 반도체 패키지 제조에 적용한 것으로, 그 제조 방법을 도 1∼도 25를 이용하여 공정 순으로 설명한다.
우선, 도 1에 도시한 바와 같은 단결정 실리콘으로 이루어지는 웨이퍼(1A)의 주면에 주지의 제조 프로세스에 따라 집적 회로를 형성한 후, 격자 형상의 스크라이브 라인에 의해 구획된 복수의 칩 형성 영역(1A')의 각각에 형성된 집적 회로의 전기 시험을 행하여, 그 양호/불량을 판정한다. 본 실시예에서 사용되는 웨이퍼(1A)의 칩 형성 영역(1A')은 세로와 가로의 길이가 동일한 정방형의 평면 형상을 갖고 있다.
다음에, 도 2에 도시한 바와 같이, 웨이퍼(1A)의 집적 회로 형성면(도면의 하면측)에 집적 회로 보호용의 백 그라인드 테이프(3)를 접착한다. 그리고, 이 상태에서 웨이퍼(1A)의 이면(도면의 상면측)을 그라인더로 연삭하고, 계속해서, 이 연삭에 의해 생긴 이면의 손상층을, 웨트 에칭, 드라이 폴리싱, 플라즈마 에칭 등의 방법에 의해 제거함으로써, 웨이퍼(1A)의 두께를 100㎛ 이하, 예를 들면 50㎛∼90㎛ 정도까지 얇게 한다. 상기 웨트 에칭, 드라이 폴리싱, 플라즈마 에칭 등의 처리 방법은, 웨이퍼의 두께 방향으로 진행하는 처리 속도가, 그라인더에 의한 연삭의 속도에 비해 느린 반면, 웨이퍼 내부에 끼친 손상이 그라인더에 의한 연삭에 비해 작을 뿐만 아니라, 그라인더에 의한 연삭으로 발생된 웨이퍼 내부의 손상층을 제거할 수가 있어, 웨이퍼(1A) 및 칩이 깨지기 어렵게 된다고 하는 효과가 있다.
다음에, 백 그라인드 테이프(3)를 제거한 후, 도 3에 도시한 바와 같이, 웨이퍼(1A)의 이면(집적 회로 형성면의 반대측의 면)에 다이싱 테이프(4)를 접착하고, 이 상태에서 다이싱 테이프(4)의 주변부를 웨이퍼 링(5)에 고정한다. 다이싱 테이프(4)는, 폴리올레핀(PO), 폴리염화비닐(PVC), 폴리에틸렌테레프탈레이트(PET) 등으로 이루어지는 테이프 기재의 표면에 감압 점착제를 도포하여 점착성(tackness)을 갖게 한 UV 경화형 점착 테이프를 원형으로 재단한 것이다.
다음에, 도 4에 도시한 바와 같이, 주지의 다이싱 블레이드(6)를 사용하여 웨이퍼(1A)를 다이싱함으로써, 상기 복수의 칩 형성 영역(1A') 각각을 정방형의 칩(1)으로 분할한다. 이 때, 분할된 각각의 칩(1)을 원형의 다이싱 테이프(4) 상에 남겨 놓을 필요가 있기 때문에, 다이싱 테이프(4)는, 그 두께 방향의 절반 정도만큼 절단한다. 또, 다이싱 테이프(4)로서 UV 경화형 점착 테이프를 사용한 경우에는, 이하에 설명하는 칩(1)의 박리 공정에 앞서, 다이싱 테이프(4)에 자외선을 조사하여, 감압 점착제의 점착력을 저하시켜 둔다.
다음에, 도 5(평면도) 및 도 6(단면도)에 도시한 바와 같이, 웨이퍼 링(5)에 고정된 다이싱 테이프(4)의 위쪽에 누름 판(7)을 배치함과 함께, 아래쪽에 익스팬드 링(8)을 배치한다. 그리고, 도 7에 도시한 바와 같이, 웨이퍼 링(5)의 상면에 누름 판(7)을 압박함과 동시에, 다이싱 테이프(4)의 이면의 주변부를 익스팬드 링(8)으로 위쪽으로 밀어올린다. 이와 같이 하면, 다이싱 테이프(4)는, 그 중심부로부터 주변부로 향하는 강한 장력을 받기 때문에, 수평 방향으로 느슨함없이 길게 늘려진다.
다음에, 이 상태에서 익스팬드 링(8)을 도 8에 도시하는 칩 박리 장치(100)의 스테이지(101) 상에 위치 결정하고, 수평으로 유지한다. 이 스페이지(101)의 중앙에는, 도시하지 않은 구동 기구에 의해 수평 방향 및 상하 방향으로 이동하는 흡착구(102)가 배치되어 있다. 다이싱 테이프(4)는, 그 이면이 흡착구(102)의 상면과 대향하도록 유지된다.
도 9는 흡착구(102)의 단면도이고, 도 10은 흡착구(102)의 상면 근방의 확대 단면도이며, 도 11은 흡착구(102)의 상면 근방의 확대 사시도이다.
흡착구(102)의 상면의 주변부에는, 복수의 흡인구(103)와, 동심원 형상으로 형성된 복수의 홈(104)이 형성되어 있다. 흡인구(103) 및 홈(104)의 각각의 내부는, 흡착구(102)를 상승시켜 그 상면을 다이싱 테이프(4)의 이면에 접촉시킬 때, 도시하지 않은 흡인 기구에 의해 감압된다. 이 때, 다이싱 테이프(4)의 이면이 아래쪽으로 흡인되어, 흡착구(102)의 상면과 밀착된다.
또, 다이싱 테이프(4)를 아래쪽으로 흡인할 때, 상기 홈(104)의 폭이나 깊이가 크면, 박리 대상으로 되는 칩(1)에 인접하는 칩(1)의 아래쪽의 다이싱 테이프(4)가 홈(104)에 흡인되었을 때, 인접하는 칩(1)과 그 아래쪽의 다이싱 테이프(4)의 계면이 홈(104)의 상부 영역에서 박리되는 일이 있다. 특히, 비교적 점착력이 약한 감압 점착제를 사용한 다이싱 테이프(4)에서는 이러한 박리가 발생하기 쉽다. 이러한 현상이 발생하면, 박리 대상으로 되는 칩(1)을 다이싱 테이프(4)로부터 떼어내는 작업 중에, 인접하는 칩(1)이 다이싱 테이프(4)로부터 탈락하게 되는 경우가 있기 때문에, 바람직하지 못하다. 그래서, 이러한 현상이 발생하는 것을 방지 하기 위해서는, 상기 홈(104)의 폭이나 깊이를 가능한 한 작게 하여, 인접하는 칩(1)의 아래쪽의 다이싱 테이프(4)와 흡착구(102)의 상면 사이에 될 수 있는 한 간극이 발생하지 않도록 하는 것이 유효하다.
흡착구(102)의 중심부에는, 다이싱 테이프(4)를 위쪽으로 쳐올리는 3개의 블록(110a∼110c)이 조립되어 있다. 3개의 블록(110a∼110c)은, 직경이 가장 큰 제1 블록(110a)의 내측에, 그보다 직경이 작은 제2 블록(110b)이 배치되고, 또한 그 내측에 가장 직경이 작은 제3 블록(110c)이 배치되어 있다. 후술하는 바와 같이, 3개의 블록(110a∼110c)은, 외측 블록(110a)과 중간 블록(11Ob) 사이에 개재하는 제1 압축 코일 스프링(111a), 중간 블록(110b)과 내측 블록(110c) 사이에 개재하고 상기 제1 압축 코일 스프링(111a)보다 스프링 상수가 큰 제2 압축 코일 스프링(111b), 및 내측 블록(110c)에 연결되고, 도시하지 않은 구동 기구에 의해 상하 운동하는 푸셔(112)와 연동하여 상하 운동하도록 되어 있다.
상기 3개의 블록(110a∼110c) 중, 가장 직경이 큰 외측 블록(110a)은, 박리 대상으로 되는 칩(1)보다 한층(예를 들면, 약 0.5㎜∼3㎜ 정도) 직경이 작은 것을 사용하면 좋다. 예를 들면, 칩(1)이 정방형인 경우에는, 그보다 한층 작은 정방형으로 하는 것이 바람직하다. 또한, 후술하는 다른 실시예에서 설명하는 바와 같이, 칩(1)이 장방형인 경우에는, 그보다 한층 작은 장방형으로 하는 것이 바람직하다. 이렇게 함으로써, 블록(11Oa)의 상면의 외주로 되는 각부가 칩(1)의 외연보다 약간 내측에 위치하게 되기 때문에, 칩(1)과 다이싱 테이프(4)가 박리할 때의 기점으로 되는 개소(칩(1)의 최외주부)에 양자를 박리시키는 힘을 집중시킬 수 있다.
또, 블록(110a)의 상면은, 다이싱 테이프(4)와의 접촉 면적을 확보하기 위해서, 평탄한 면 또는 큰 곡률 반경을 갖는 면으로 하는 것이 바람직하다. 블록(11Oa)의 상면과 다이싱 테이프(4)의 접촉 면적이 작은 경우에는, 블록(110a)의 상면에 의해 아래쪽으로부터 지지되는 칩(1)의 주변부에 큰 휨 응력이 집중되기 때문에, 칩(1)의 주변부가 깨질 우려가 있다.
상기 블록(11Oa)의 내측에 배치된 중간 블록(11Ob)은, 블록(11Oa)보다 1㎜∼3㎜ 정도 작은 직경을 갖고 있다. 또한, 이러한 블록(110b)보다 더욱 내측에 배치된 가장 직경이 작은 블록(11Oc)은, 중간 블록(11Ob)보다 1㎜∼3㎜ 정도 더 작은 직경을 갖고 있다. 본 실시예에서는, 가공의 용이함 등을 고려하여, 중간 블록(11Ob) 및 내측 블록(11Oc)의 각각의 형상을 원기둥 형상으로 했지만, 외측 블록(11Oa)과 동일하게 사각 기둥 형상 혹은 그에 가까운 형상으로 해도 된다. 3개의 블록(110a∼110c)의 각각의 상면의 높이는, 초기 상태(블록(110a∼110c)의 비동 작 시)에서는 상호 동일하고, 또한 흡착구(102)의 상면 주변부의 높이와도 동일하게 되어 있다.
도 10에 확대하여 도시한 바와 같이, 흡착구(102)의 주변부와 외측 블록(110a) 사이 및 3개의 블록(110a∼110c) 사이에는, 간극(S)이 형성되어 있다. 이들의 간극(S)의 내부는, 도시하지 않은 흡인 기구에 의해 감압되도록 되어 있고, 흡착구(102)의 상면에 다이싱 테이프(4)의 이면이 접촉되면, 다이싱 테이프(4)가 아래쪽으로 흡인되어, 블록(11Oa∼11Oc)의 상면과 밀착하도록 되어 있다.
상기한 바와 같은 흡착구(102)를 구비한 칩 박리 장치(100)를 사용하여 칩 (1)을 다이싱 테이프(4)로부터 박리하기 위해서는, 우선, 도 12에 도시한 바와 같이, 박리 대상으로 되는 1개의 칩(1)(도 12의 중앙부에 위치하는 칩(1))의 바로 아래에 흡착구(102)의 중심부(블록(110a∼110c))를 이동시킴과 함께, 이 칩(1)의 위쪽으로 흡착 콜릿(105)을 이동시킨다. 도시하지 않은 이동 기구에 지지된 흡착 콜릿(105)의 저면의 중앙부에는, 내부가 감압되는 흡착구(106)가 설치되어 있고, 박리 대상으로 되는 1개의 칩(1)만을 선택적으로 흡착, 유지할 수 있게 되어 있다.
다음에, 도 13에 도시한 바와 같이, 흡착구(102)를 상승시켜 그 상면을 다이싱 테이프(4)의 이면에 접촉시킴과 함께, 상술한 흡인구(103), 홈(104) 및 간극(S)의 내부를 감압한다. 이에 의해, 박리 대상으로 되는 칩(1)과 접촉하고 있는 다이싱 테이프(4)가 블록(11Oa∼11Oc)의 상면에 밀착된다. 또한, 이 칩(1)에 인접하는 다른 칩(1)과 접촉하고 있는 다이싱 테이프(4)가 흡착구(102)의 상면 주변부에 밀착된다. 또, 이 때, 흡착구(102)를 약간(예를 들면, 400㎛ 정도) 쳐올리면, 상술한 누름 판(7)과 익스팬드 링(8)에 의해 수평 방향의 장력이 가해지고 있는 다이싱 테이프(4)에 대하여, 더욱 장력을 가할 수 있기 때문에, 흡착구(102)와 다이싱 테이프(4)를 보다 확실하게 밀착시킬 수 있다.
또한, 흡착구(102)의 상승과 거의 동시에 흡착 콜릿(105)을 하강시켜, 흡착 콜릿(105)의 저면을 박리 대상으로 되는 칩(1)의 상면에 접촉시켜 칩(1)을 흡착함과 함께, 칩(1)을 아래쪽으로 가볍게 압박한다. 이와 같이, 흡착구(102)를 사용하여 다이싱 테이프(4)를 아래쪽으로 흡인할 때, 흡착 콜릿(105)을 사용하여 칩(1)을 위쪽으로 흡인하면, 블록(110a∼110c)의 쳐올림에 의한 다이싱 테이프(4)와 칩(1) 의 박리를 촉진시킬 수 있다.
다음으로, 도 14에 도시하는 바와 같이, 3개의 블록(110a∼110c)을 동시에 위쪽으로 쳐올려 다이싱 테이프(4)의 이면에 상향의 하중을 가하여, 칩(1)과 다이싱 테이프(4)를 밀어올린다. 또한, 이 때, 칩(1)의 이면을, 다이싱 테이프(4)를 개재하여 블록(11Oa∼11Oc)의 상면(접촉면)으로 지지하여, 칩(1)에 가해지는 휨 응력을 경감시킴과 함께, 블록(11Oa)의 상면의 외주(각부)를, 칩(1)의 외주보다 내측에 배치함으로써, 칩(1)과 다이싱 테이프(4)의 박리 기점으로 되어 있는 계면에 박리하는 응력을 집중시켜, 칩(1)의 주연부를 다이싱 테이프(4)로부터 효율적으로 박리한다. 이 때, 박리 대상으로 되는 칩(1)에 인접하는 다른 칩(1)의 아래쪽의 다이싱 테이프(4)를 아래쪽으로 흡인하여, 흡착구(102)의 상면 주변부에 밀착시켜 둠으로써, 칩(1)의 주연부에서의 다이싱 테이프(4)의 박리를 촉진시킬 수 있다. 도 15는, 이러한 경우의 흡착구(102)의 상면 근방을 도시하는 확대 사시도이다(칩(1)과 다이싱 테이프(4)의 도시는 생략함).
상기 블록(110a∼110c)의 쳐올림량(스트로크)은 예를 들면 0.7㎜ 정도이지만, 칩(1)의 사이즈에 따라 증감시키는 것이 바람직하다. 즉, 칩(1)의 사이즈가 큰 경우에는, 칩(1)과 다이싱 테이프(4)의 접촉 면적이 크고, 따라서 양자의 점착력도 크기 때문에, 쳐올림량을 늘릴 필요가 있다. 한편, 칩(1)의 사이즈가 작은 경우에는, 칩(1)과 다이싱 테이프(4)의 접촉 면적이 작고, 따라서 양자의 점착력도 작기 때문에, 쳐올림량을 적게 하더라도 용이하게 박리된다. 또, 다이싱 테이프(4)에 도포되어 있는 감압 점착제는, 제조원이나 품종에 따라 점착력에 차이가 있 다. 따라서, 칩(1)의 사이즈가 동일한 경우라도, 점착력이 큰 감압 점착제를 사용하고 있는 경우에는, 쳐올림량을 늘릴 필요가 있다.
또한, 블록(11Oa∼11Oc)을 위쪽으로 쳐올려 칩(1)의 이면에 하중을 가할 때는, 칩(1)의 최외주부에서, 칩의 외주와 직교하는 방향으로의 휨 응력을, 칩의 외주와 평행한 방향으로의 휨 응력보다 작게 하는 것이 바람직하다. 칩(1)의 최외주부에는, 상술한 다이싱 블레이드(6)를 사용하여 웨이퍼(1A)를 다이싱했을 때에 발생한 미세한 크랙이 잔류하고 있다. 그 때문에, 블록(11Oa∼11Oc)을 위쪽으로 쳐올렸을 때에, 칩(1)의 최외주부에, 칩(1)의 외주와 직교하는 방향을 따르는 강한 휨 응력이 가해지면, 크랙이 성장하여 칩(1)이 깨질 우려가 있다. 본 실시예에서는, 칩(1)의 사이즈보다 한층 작은 상면을 갖는 블록(11Oa)을 사용하여, 칩(1)의 최외주부보다 약간 내측에 균등한 하중을 가하기 때문에, 상기한 바와 같은 문제를 회피하면서, 칩(1)의 주연부 전체를 다이싱 테이프(4)로부터 균등하게 박리시킬 수 있다.
3개의 블록(110a∼110c)을 동시에 위쪽으로 쳐올리기 위해서는, 도 16에 도시한 바와 같이, 푸셔(112)를 위쪽으로 밀어올림으로써, 푸셔(112)에 연결된 내측의 블록(11Oc)을 밀어올린다. 이에 의해, 내측 블록(11Oc)과 중간 블록(11Ob) 사이에 개재하는 압축 코일 스프링(111b)의 스프링 힘에 의해 중간 블록(11Ob)이 밀어올려지고, 또한 외측 블록(11Oa)과 중간 블록(11Ob) 사이에 개재하는 압축 코일 스프링(111a)의 스프링 힘에 의해 외측 블록(11Oa)이 밀어올려지기 때문에, 3개의 블록(110a∼110c)이 동시에 밀어올려진다. 그리고, 외측 블록(110a)의 일부(도면 의 화살표로 표시하는 면)가 흡착구(102)의 주변부와 접촉함으로써, 블록(11Oa∼11Oc)의 상승이 정지된다. 이 때, 박리 대상으로 되는 칩(1)의 대부분의 영역은, 3개의 블록(110a∼110c)의 상면에 의해 지지되어 있고, 블록(11Oa)의 상면의 외주(각부)보다 외측의 영역에서, 칩(1)과 다이싱 테이프(4)의 계면에서의 박리가 효율적으로 진행된다.
3개의 블록(110a∼110c)을 동시에 위쪽으로 쳐올릴 때는, 스프링 힘이 약한 압축 코일 스프링(111a)이 수축되지 않을 정도의 약한 힘으로 푸셔(112)가 블록(110c)을 밀어올린다. 이와 같이 하면, 외측의 블록(110a)의 일부가 흡착구(102)의 주변부와 접촉한 후에, 중간 블록(11Ob)과 내측 블록(11Oc)이 위쪽으로 더 쳐올려지지 않는다.
또한, 압축 코일 스프링(111a)은, 적어도 다이싱 테이프(4)의 장력에 대항하여 블록(11Oa)을 들어올릴 수 있을 정도의 스프링 힘을 갖고 있을 필요가 있다. 압축 코일 스프링(111a)의 스프링 힘이 다이싱 테이프(4)의 장력보다 작은 경우에는, 푸셔(112)를 밀어올리더라도 외측 블록(110a)이 들어올려지지 않기 때문에, 외측 블록(110a)의 상면에 의해 칩(1)을 지지할 수 없게 된다. 이 경우에는, 칩(1)과 다이싱 테이프(4)의 박리 기점에 충분한 응력을 집중시킬 수 없기 때문에, 박리 속도의 저하를 초래하거나, 칩(1)에 과대한 휨 응력이 가해져 칩(1)이 깨진다고 하는 문제를 야기할 가능성이 있다.
다음에, 도 17에 도시한 바와 같이, 중간 블록(110b)과 내측 블록(110c)을 동시에 위쪽으로 쳐올려 다이싱 테이프(4)를 밀어올린다. 이에 의해, 칩(1)을 지 지하는 블록(11Ob)의 상면의 외주(각부)의 위치가, 블록(11Oa)에 의해 지지되고 있었던 상태와 비교해서, 보다 내측으로 옮겨지기 때문에, 칩(1)과 다이싱 테이프(4)의 박리가 블록(11Ob)의 상면의 외주보다 외측 영역으로부터 칩(1)의 중심 방향으로 진행한다. 도 18은, 이러한 경우의 흡착구(102)의 상면 근방을 도시하는 확대 사시도이다(칩(1)과 다이싱 테이프(4)의 도시는 생략함).
2개의 블록(110b, 110c)을 동시에 위쪽으로 쳐올리기 위해서는, 도 19에 도시한 바와 같이, 푸셔(112)를 밀어올림으로써, 푸셔(112)에 연결된 블록(11Oc)을 더욱 밀어올린다. 이 때, 압축 코일 스프링(111b)의 스프링 힘에 의해 중간 블록(110b)이 밀어올려지기 때문에, 2개의 블록(110b, 110c)이 동시에 밀어올려진다. 그리고, 중간 블록(11Ob)의 일부(도면의 화살표로 표시되는 면)가 외측 블록(11Oa)과 접촉되는 시점에서 블록(11Ob, 11Oc)의 상승이 정지된다. 또한, 푸셔(112)가 블록(110c)을 밀어올리는 힘은, 스프링 힘이 약한 압축 코일 스프링(111a)은 수축되지만, 스프링 힘이 강한 압축 코일 스프링(111b)은 수축되지 않는 크기로 한다. 이에 의해, 중간 블록(11Ob)의 일부가 외측 블록(11Oa)과 접촉한 후, 내측 블록(11Oc)이 더욱 위쪽으로 쳐올려지지 않는다.
2개의 블록(110b, 110c)을 위쪽으로 쳐올릴 때에는, 칩(1)과 다이싱 테이프(4)의 박리를 촉진시키기 위해서, 블록(110a∼110c)의 간극(S)의 내부를 감압함으로써, 칩(1)과 접촉하고 있는 다이싱 테이프(4)를 아래쪽으로 흡인한다. 또한, 홈(104)의 내부를 감압하여, 흡착구(102)의 상면 주변부에 접하는 다이싱 테이프(4)를 흡착구(102)의 상면에 밀착시킨다(도 17).
다음에, 도 20에 도시한 바와 같이, 내측 블록(110c)을 더욱 위쪽으로 쳐올려 다이싱 테이프(4)의 이면을 밀어올려서, 블록(110c)의 상면으로 칩(1)의 이면을 지지한다. 도 21은, 이러한 경우의 흡착구(102)의 상면 근방을 도시하는 확대 사시도이다(칩(1)과 다이싱 테이프(4)의 도시는 생략함). 내측 블록(110c)을 위쪽으로 쳐올리기 위해서는, 도 22에 도시한 바와 같이, 압축 코일 스프링(111b)이 수축되게 할 정도의 강한 힘으로 블록(11Oc)을 밀어올린다. 이에 의해, 다이싱 테이프(4)와 접촉하고 있는 블록(110c)의 상면의 외주(각부)보다 외측 영역에서, 칩(1)과 다이싱 테이프(4)의 박리가 진행된다.
계속해서, 도 23에 도시한 바와 같이, 블록(110c)을 아래쪽으로 끌어내림과 함께, 흡착 콜릿(105)을 위쪽으로 끌어올림으로써, 칩(1)을 다이싱 테이프(4)로부터 떼어내는 작업이 완료된다.
상기 블록(11Oc)의 상면은, 블록(11Oc)을 위쪽으로 쳐올렸을 때, 흡착 콜릿(105)의 흡인력만으로 칩(1)이 다이싱 테이프(4)로부터 박리될 정도로 면적을 작게 해 둘 필요가 있다. 블록(11Oc)의 상면의 면적이 크면, 칩(1)과 다이싱 테이프(4)의 접촉 면적이 커져, 양자의 점착력도 커지기 때문에, 흡착 콜릿(105)이 칩(1)을 흡인하는 힘만으로는 칩(1)을 다이싱 테이프(4)로부터 떼어낼 수 없다.
한편, 블록(11Oc)의 상면의 면적을 작게 한 경우에는, 블록(11Oc)이 다이싱 테이프(4)의 이면을 밀어올릴 때, 칩(1)의 좁은 영역(중앙 부분)에 강한 하중이 집중적으로 가해지기 때문에, 극단적인 경우에는 칩(1)이 깨질 우려가 있다. 그래서, 블록(11Oc)을 쳐올릴 때는, 쳐올림 속도를 느리게 하거나, 블록(11Oc)의 상면 이 다이싱 테이프(4)와 접촉해 있는 시간을 짧게 하거나, 블록(110c)의 쳐올림량(스트로크)을 적게(예를 들면, 0.2㎜∼0.4㎜ 정도) 함으로써, 칩(1)의 좁은 영역에 강한 하중이 가해지지 않도록 하는 것이 바람직하다.
또, 흡착 콜릿(105)의 흡인력을 크게 하는 일 방법으로서, 흡착 콜릿(105)의 끌어올림 속도를 느리게 하는 것이 유효하다. 칩(1)의 일부가 다이싱 테이프(4)에 밀착된 상태에서 흡착 콜릿(105)을 급속히 끌어올리면, 흡착 콜릿(105)의 저면과 칩(1)의 상면에 간극이 생기어, 흡착 콜릿(105)의 내부의 진공도가 저하되기 때문에, 칩(1)을 흡인하는 힘이 저하된다. 반면, 흡착 콜릿(105)의 끌어올림 속도를 느리게 한 경우에는, 칩(1)을 다이싱 테이프(4)로부터 떼어내는 데 필요한 시간이 길어진다. 그래서, 흡착 콜릿(105)의 끌어올림 속도를 가변으로 하여, 끌어올림 개시 시에는 끌어올림 속도를 느리게 하여 흡인력을 충분히 확보하고, 칩(1)과 다이싱 테이프(4)의 접촉 면적이 어느 정도까지 작아지면 끌어올림 속도를 빠르게 하여 박리 시간의 지연을 방지하도록 하면 된다. 또한, 흡착 콜릿(105)의 저면의 면적을 블록(110c)의 상면의 면적보다 크게 하는 것도, 흡착 콜릿(105)의 흡인력을 크게 하는 유효한 방법이다.
이와 같이, 흡착 콜릿(105)의 흡인력을 크게 함으로써, 칩(1)과 다이싱 테이프(4)의 접촉 면적이 비교적 큰 경우에도, 흡착 콜릿(105)의 흡인력만으로 칩(1)을 다이싱 테이프(4)로부터 떼어내는 것이 가능해지므로, 박리 시간을 단축할 수 있음과 함께, 블록(11Oc)의 상면의 면적을 작게 한 경우에 발생하는 상기한 문제를 회피할 수 있다.
또한, 칩(1)이 흡착 콜릿(105)에 의해 아래쪽으로 눌려진 상태에서 블록(110c)을 아래쪽으로 끌어내리면, 흡착 콜릿(105)도 아래쪽으로 이동되기 때문에, 칩(1)이 블록(11Oc)에 닿아 깨질 우려가 있다. 따라서, 블록(11Oc)을 아래쪽으로 끌어내릴 때는, 그 직전에 흡착 콜릿(105)을 끌어올리거나, 적어도 흡착 콜릿(105)이 아래쪽으로 이동되지 않도록, 그 위치를 고정해 두는 것이 바람직하다.
이와 같이 하여, 다이싱 테이프(4)로부터 박리된 칩(1)은, 흡착 콜릿(105)에 흡착, 유지되어 다음 공정(펠릿 처리 공정)으로 반송된다. 그리고, 칩(1)을 다음 공정으로 반송한 흡착 콜릿(105)이 칩 박리 장치(100)로 되돌아오면, 상기 도 12∼도 23에 도시한 수순에 따라서, 다음의 칩(1)이 다이싱 테이프(4)로부터 떼어내여진다. 이후, 마찬가지의 수순에 따라서, 칩(1)이 1개씩 다이싱 테이프(4)로부터 떼어내어진다.
도 24에 도시한 바와 같이, 펠릿 처리 공정에 반송된 칩(1)은, 접착제(10) 등을 개재하여 배선 기판(11) 상에 실장되고, Au 와이어(12)를 통해 배선 기판(11)의 전극(13)과 전기적으로 접속된다.
다음에, 도 25에 도시한 바와 같이, 배선 기판(11) 상에 실장된 칩(1) 상에 접착제(10) 등을 개재하여 제2 칩(14)이 적층되고, Au 와이어(15)를 통해 배선 기판(11)의 전극(16)과 전기적으로 접속된다. 제2 칩(14)은, 칩(1)과 다른 집적 회로가 형성된 실리콘 칩으로, 상술한 방법으로 다이싱 테이프(4)로부터 떼어내어진 후, 펠릿 처리 공정에 반송되어 칩(1) 상에 적층된다.
그 후, 배선 기판(11)을 몰드 공정으로 반송하여, 도 26에 도시한 바와 같 이, 칩(1, 14)을 몰드 수지(17)로 밀봉함으로써, 적층 패키지(18)가 완성된다.
또, 본 실시예에서는, 박리 대상으로 되는 칩(1)이 외측 블록(11Oa)보다 약간 큰 경우에 대해 설명했지만, 예를 들면 도 27의 (a)에 도시한 바와 같이, 박리 대상으로 되는 칩(1)이 외측 블록(11Oa)보다 작고, 중간 블록(11Ob)보다 큰 경우에는, 도 27의 (b)에 도시한 바와 같이, 우선, 중간 블록(110b)을 쳐올려 칩(1)의 주연부를 다이싱 테이프(4)로부터 떼어내고, 다음에, 도 27(c)에 도시한 바와 같이, 내측 블록(110c)을 쳐올려 칩(1)의 중앙부를 다이싱 테이프(4)로부터 떼어내는 것도 가능하다. 이 경우에는, 예를 들면 흡착구(102)와 외측 블록(110a) 사이에 스페이서를 개재해 두어, 푸셔(112)를 밀어올리더라도 외측 블록(110a)이 들어올려지지 않게 해 둔다.
또, 본 실시예에서는, 3개의 블록(110a∼110c)을 사용하여 칩을 박리하는 방법을 설명했지만, 블록의 수는 3개에 한정되는 것이 아니고, 박리 대상으로 되는 칩(1)의 사이즈가 큰 경우에는 4개 이상의 블록을 사용하여도 된다. 또한, 박리 대상으로 되는 칩(1)의 사이즈가 매우 작은 경우에는 2개의 블록을 사용하여도 된다.
(실시예 2)
상기 실시예 1에서는, 우선, 최초에 3개의 블록(110a∼110c)을 동시에 위쪽으로 쳐올리고, 다음에 중간 블록(11Ob)과 내측 블록(11Oc)을 더욱 위쪽으로 쳐올리고, 마지막으로 내측 블록(11Oc)을 더욱 위쪽으로 쳐올림으로써, 칩(1)과 다이싱 테이프(4)를 박리하는 방법을 채용하고 있다.
이에 대하여, 본 실시예에서는, 도 28에 도시한 바와 같이, 우선 최초에, 3개의 블록(11Oa∼11Oc)을 동시에 쳐올림으로써, 칩(1)의 주연부 전체를 다이싱 테이프(4)로부터 균등하게 떼어낸 후, 도 29에 도시한 바와 같이, 외측 블록(110a)을 내림으로써, 칩(1)과 다이싱 테이프(4)의 박리를 칩(1)의 중심 방향으로 진행시킨다. 그리고, 마지막으로, 도 30에 도시한 바와 같이, 중간 블록(110b)을 내려, 칩(1)과 다이싱 테이프(4)의 박리를 칩(1)의 중심 방향으로 더욱 진행시킴으로써, 칩(1)을 다이싱 테이프(4)로부터 완전하게 떼어낸다.
상기한 방법은, 상기 실시예 1에 비해 블록(11Oa∼11Oc)의 쳐올림량(스트로크)이 적게 되는 반면, 중간 블록(11Ob)과 내측 블록(11Oc)이 다이싱 테이프(4)에 미치는 장력이 작아진다. 따라서, 예를 들면 칩(1)의 사이즈가 큰 경우나, 다이싱 테이프(4)에 도포되어 있는 감압 점착제의 점착력이 강한 경우 등, 다이싱 테이프(4)를 흡착구(102)에 의해 아래쪽으로 흡인하는 힘이나, 칩(1)을 흡착 콜릿(105)에 의해 위쪽으로 흡인하는 힘에 비해, 칩(1)과 다이싱 테이프(4)의 점착력이 상대적으로 큰 경우에는 칩(1)의 박리가 곤란하게 된다.
또한, 상기한 방법은, 3개의 블록(110a∼110c)을 상하 운동시키는 구동 기구가 복수 계통 필요하기 때문에, 흡착구(102)의 구조가 복잡하게 된다.
(실시예 3)
상기 실시예 1에서는, 박리 대상으로 되는 칩(1)이 정방형인 경우에 대해 설명했지만, 세로와 가로의 길이가 서로 다른 장방형의 칩(1)을 박리하는 경우에는, 예를 들면 도 31에 도시한 바와 같이, 크기가 다른 3개의 장방형의 블록(210a∼ 210c)을 사용한다. 이에 의해, 칩(1)에 가해지는 휨 응력을 경감하면서, 칩(1)과 다이싱 테이프(4)의 박리 기점에 응력을 집중시켜, 효율적으로 박리를 진행시킬 수 있다. 이 때, 가장 직경이 큰 외측 블록(210a)은, 박리 대상으로 되는 칩(1)보다 약간 직경이 작은 것을 사용하여, 칩(1)의 최외주부에 강한 하중이 걸리지 않도록 하는 것이 바람직하다.
장방형의 블록(210a∼210c)을 사용하여 칩(1)을 박리하는 경우에는, 우선 도 32의 (a)에 도시한 바와 같이, 3개의 블록(210a∼210c)을 동시에 위쪽으로 쳐올리고, 다음에 도 32의 (b)에 도시한 바와 같이, 중간 블록(210b)과 내측 블록(210c)을 더욱 위쪽으로 쳐올리고, 마지막으로 도 32의 (c)에 도시한 바와 같이, 내측 블록(210c)을 더욱 위쪽으로 쳐올리면 된다. 혹은, 상기 실시예 2와 같이, 3개의 블록(210a∼210c)을 동시에 위쪽으로 쳐올린 후, 외측 블록(210a)을 내리고, 다음에 중간 블록(210b)을 내리는 방법을 채용해도 된다.
도 33은, 5개의 장방형의 블록을 평행하게 배열하여 블록(310a∼310c)을 구성한 예로서, 중앙의 1개의 블록이 내측 블록(310c)을 구성하고, 그 양측의 2개의 블록이 중간 블록(310b)을 구성하고, 가장 외측의 2개의 블록이 외측 블록(310a)을 구성하고 있다.
이러한 블록(310a∼310c)을 사용하여 칩(1)을 박리하는 경우에는, 우선 도 34의 (a)에 도시한 바와 같이, 5개의 블록(310a∼310c)을 동시에 위쪽으로 쳐올리고, 다음에 도 34의 (b)에 도시한 바와 같이, 중간의 2개의 블록(310b)과 내측의 1개의 블록(310c)을 또한 위쪽으로 쳐올리고, 마지막으로 도 34의 (c)에 도시한 바 와 같이, 내측의 1개의 블록(310c)을 또한 위쪽으로 쳐올린다. 혹은, 상기 실시예 2와 마찬가지로, 블록(310a∼310c)을 동시에 위쪽으로 쳐올린 후, 외측의 블록(310a)을 내리고, 다음에 중간 블록(310b)을 내려도 된다.
본 예에서는, 블록(310a∼310c)의 긴 변의 길이가 동일하기 때문에, 칩(1)의 전체에 균등한 하중을 가할 수가 없고, 특히 내측 블록(310c)이 칩(1)의 짧은 변측 주연부에 큰 하중을 끼칠 우려가 있기 때문에, 칩(1)의 사이즈가 큰 경우나, 다이싱 테이프(4)에 도포되어 있는 감압 점착제의 점착력이 강한 경우는, 칩(1)이 깨지기 쉽게 되기 때문에 주의를 요한다. 또한, 내측 블록(310c)의 면적이 도 31에 도시한 예에 비해 커지기 때문에, 예를 들면 블록(310c)의 상면 외주(각부)에 필렛을 형성하는 등에 의해 면적을 작게 함으로써, 칩(1)을 다이싱 테이프(4)로부터 떼어내기 쉽게 하는 것이 바람직하다.
내측 블록(310c)의 면적을 작게 하는 방법으로는, 예를 들면 도 35에 도시한 바와 같이, 블록(310c)의 중앙부에 절결 홈(311)을 형성하거나, 예를 들면 도 36에 도시한 바와 같이, 블록(310c)의 중앙부의 폭을 양 단부의 폭보다 좁게 하는 방법도 있다.
도 37은 외측 블록(410a)의 내측에 3개의 구형의 블록을 배열한 예이다. 3개의 구형의 블록은, 장방형의 칩(1)의 긴 변 방향을 따라 배열되어 있고, 한가운데의 1개가 내측 블록(410c)을, 그 양측의 2개가 중간 블록(410b)을 각각 구성하고 있다.
이러한 블록(410a∼410c)을 사용하여 칩(1)을 박리하는 경우에는, 우선, 도 38의 (a)에 도시한 바와 같이, 4개의 블록(410a∼410c)을 동시에 위쪽으로 쳐올리고, 다음에 도 38의 (b)에 도시한 바와 같이, 중간의 2개의 블록(410b)과 내측의 1개의 블록(410c)을 더욱 위쪽으로 쳐올리고, 마지막으로 도 38의 (c)에 도시한 바와 같이, 내측의 1개의 블록(410c)을 더욱 위쪽으로 쳐올린다. 혹은, 상기 실시예 2와 마찬가지로, 4개의 블록(410a∼410c)을 동시에 위쪽으로 쳐올린 후, 외측 블록(410a)을 내리고, 다음에 중간의 2개의 블록(410b)을 내리는 방법을 채용하여도 된다.
본 예에서는, 도 38의 (a)에 도시하는 공정과 도 38의 (b)에 도시하는 공정에서 칩(1)의 대부분이 박리되고, 도 38의 (c)에 도시하는 공정에서 칩(1)의 균열을 방지하는 최소 면적의 영역이 박리된다. 중간 블록(410b)과 내측 블록(410c)은, 상면의 면적을 동일하게 해 놓으면, 블록(410b), 블록(410c)의 가공이 용이하게 된다.
(실시예 4)
도 39는 본 실시예에서 사용하는 흡착구(502)의 단면도이고, 도 40은 이 흡착구(502)의 상면 근방의 확대 사시도이다.
흡착구(502)의 중심부에는 블록(510a)이 배치되어 있고, 블록(510a)의 내측에는 이 블록(510a)보다 직경이 작은 진동 블록(510b)이 배치되어 있다.
흡착구(502)의 상면의 주변부에는, 복수의 흡인구(503)와, 동심원 형상으로 형성된 복수의 홈(504)이 형성되어 있다. 상기 실시예 1의 흡착구(102)와 마찬가지로, 흡인구(503) 및 홈(504)의 각각의 내부는, 흡착구(502)를 상승시켜 그 상면 을 다이싱 테이프(4)의 이면에 접촉시킬 때, 도시하지 않은 흡인 기구에 의해 감압된다. 이에 의해서, 다이싱 테이프(4)의 이면이 아래쪽으로 흡인되어, 흡착구(502)의 상면과 밀착된다.
외측 블록(510a)은, 상기 실시예 1의 흡착구(102)에 조립된 3개의 블록(11Oa∼11Oc) 중, 가장 직경이 큰 외측 블록(11Oa)과 거의 마찬가지의 구조, 기능을 갖고 있다. 블록(510a)의 치수는, 박리 대상으로 되는 칩(1)의 치수보다 조금(예를 들면, 약 0.5㎜∼3㎜ 정도) 작은 것이 바람직하지만, 칩(1)의 치수보다 3㎜ 이상 작은 것, 혹은 반대로 칩(1)의 치수보다 큰 것이어도 된다. 또한, 블록(510a)의 상면의 형상은, 칩(1)이 정방형인 경우에는 정방형으로 하고, 칩(1)이 장방형인 경우에는 장방형으로 하는 것이 바람직하다.
도 41은 상기 블록(510a)의 내측에 배치된 진동 블록(510b)의 외형을 도시하는 측면도이다. 진동 블록(510b)은, 원기둥 형상의 진동자(512)와 그 일단부에 고정된 공명부(513)로 구성되어 있다. 공명부(513)는, 그 내부에 조립된 압전 소자(514)로부터 발생하는 종 진동을 공명시켜 그 진폭을 증폭하는 부분이고, 진동자(512)는, 공명부(513)에서 증폭된 종 진동에 공진하여 진동하는 부분이다. 진동자(512)는, 그 선단부가 다이싱 테이프(4)의 하면에 접촉됨으로써, 다이싱 테이프(4)에 대하여 종 방향(다이싱 테이프(4)의 하면에 수직인 방향)의 진동을 인가한다.
상기 진동자(512)의 바람직한 발진 주파수는 1㎑∼100㎑의 범위, 진폭은 1㎛∼50㎛의 범위이다. 주파수가 1㎑ 미만이더라도 칩(1)의 박리는 가능하지만, 박리에 장시간을 요하는 점에서 실용적이지 않다. 마찬가지로, 진폭이 1㎛ 미만이더라 도 박리는 가능하지만, 박리에 장시간을 요한다. 한편, 주파수가 1OO㎑를 넘으면, 진동 에너지에 의해 다이싱 테이프(4)의 발열량이 증가하는 등의 부작용이 현재화된다. 또한, 진폭이 5O㎛를 넘으면, 특히 칩(1)이 매우 얇은 경우에는, 균열이 발생하거나 집적 회로가 손상되기도 한다. 본 실시예에서는, 진동자(512)의 발진 주파수를 60㎑, 진폭을 20㎛로 설정한다.
이와 같이, 본 실시예의 흡착구(502)에는, 2개의 블록(블록(510a), 진동 블록(510b))이 조립되어 있다. 그리고, 블록(510a)의 내측에 배치된 진동 블록(510b)이 다이싱 테이프(4)에 대하여 종 방향의 진동을 인가하도록 구성되어 있다.
블록(510a)과 진동 블록(510b)를 위쪽으로 쳐올리는 기구는, 상기 실시예 1에서 설명한 기구와 기본적으로 동일하다. 즉, 블록(510a)과 진동 블록(510b)을 동시에 위쪽으로 쳐올리기 위해서는, 도 42에 도시한 바와 같이, 진동 블록(510b)에 연결된 구동 기구(도시하지 않음)를 사용하여 진동 블록(510b)을 위쪽으로 밀어올린다. 이에 의해, 진동 블록(510b)에 고정된 스토퍼(515)와 블록(510a) 사이에 개재하는 압축 코일 스프링(511)의 스프링 힘에 의해서, 블록(510a)도 밀어올려진다. 그리고, 블록(510a)의 일부(도면의 화살표로 표시하는 개소)가 흡착구(502)의 주변부와 접촉함으로써, 블록(510a)과 진동 블록(510b)의 상승이 정지된다.
계속해서, 도 43에 도시한 바와 같이, 압축 코일 스프링(511)이 수축하게 될 정도의 강한 힘으로 진동 블록(510b)을 더욱 밀어올리면, 진동 블록(510b)의 상면이 블록(510a)의 상면보다 위쪽으로 쳐올려진다. 그래서, 스토퍼(515)의 상단부(도면의 화살표로 표시하는 개소)가 흡착구(502)의 주변부와 접촉됨으로써, 진동 블 록(510b)의 상승이 정지된다.
다음에, 상기 흡착구(502)를 사용하여 칩(1)을 다이싱 테이프(4)로부터 박리하는 방법을 도 44∼도 48을 이용하여 설명한다. 여기서, 박리 대상으로 되는 칩(1)은, 상기 실시예 1에서 이용한 것과 동일한 정방형의 칩(1)이다. 또한, 다이싱 테이프(4)는, 상기 실시예 1에서 이용한 것과 동일한 UV 경화형 점착 테이프이다. 블록(510a)은, 상기 실시예 1의 블록(11Oa)과 동일하게, 박리 대상으로 되는 칩(1)보다 한층(예를 들면, 약 0.5㎜∼3㎜ 정도) 직경이 작은 것을 사용한다.
우선, 도 44에 도시한 바와 같이, 박리 대상으로 되는 1개의 칩(1)(도 44의 중앙부에 위치하는 칩(1))의 바로 아래에 흡착구(502)의 중심부(블록(510a) 및 진동 블록(510b))를 이동시킴과 함께, 이 칩(1)의 위쪽에 흡착 콜릿(105)을 이동시킨다. 이 때, 블록(510a)과 진동 블록(510b)은, 이들의 상면의 높이가 같게 되도록 조정해 둔다. 또한, 이 시점에서는 진동 블록(510b)을 진동시키지 않는다.
다음에, 도 45에 도시한 바와 같이, 흡착구(502)를 상승시켜 그 상면을 다이싱 테이프(4)의 이면에 접촉시킴과 함께, 흡인구(503), 홈(504) 및 간극(S)의 내부를 감압한다. 이에 의해, 박리 대상으로 되는 칩(1)과 접촉하고 있는 다이싱 테이프(4)가 블록(510a)과 진동 블록(510b)의 각각의 상면에 밀착된다.
다음에, 도 46에 도시한 바와 같이, 블록(510a)과 진동 블록(510b)을 동시에 위쪽으로 쳐올려 다이싱 테이프(4)의 이면에 상향의 하중을 가하여, 칩(1)과 다이싱 테이프(4)를 밀어올린다. 또한, 이와 동시에, 진동 블록(510b)을 진동시킴에 따라, 다이싱 테이프(4)에 대하여 종 방향의 진동을 인가한다.
상기한 바와 같이, 다이싱 테이프(4)의 하면에 진동 블록(510b)을 접촉시켜 종 방향의 진동을 인가하면, 칩(1)과 다이싱 테이프(4)의 박리 기점으로 되는 칩(1)의 외주부에 이 진동이 전해진다. 그 결과, 블록(510a)의 상면의 외주(각부)보다 외측의 영역에서, 칩(1)과 다이싱 테이프(4)의 박리가 급속히 진행된다.
또, 도 46에 도시하는 공정에서, 블록(510a)과 진동 블록(510b)을 동시에 위쪽으로 쳐올리는 동작 중에, 진동 블록(510b)에 의해 진동을 인가하는 것도 가능하다. 블록(510a)과 진동 블록(510b)의 상면의 높이가 동일한 상태에서, 진동 블록(510b)을 종 방향으로 진동시키면, 진동 블록(510b)의 상면은, 블록(510a)의 상면에 대하여, 최대로 진동의 진폭의 1/2(10㎛)만큼 높게 된다. 그래서, 사전에, 진동 블록(510b)의 상면을 블록(510a)의 상면에 대하여 진폭의 1/2 이상 높게 한 상태에서, 블록(510a)과 진동 블록(510b)을 상승시키면, 진동 블록(510b)을 종 방향으로 진동시켰을 때에, 진동 에너지가 다이싱 테이프(4)에 의해 유효하게 전해진다. 또한, 사전에, 진동 블록(510b)의 상면을 블록(510a)의 상면에 대하여 0∼진폭의 1/2의 범위로 높게 해 둠으로써, 다이싱 테이프(4)에 전해지는 진동 에너지의 양을 미세 조정할 수 있다.
다음에, 도 47에 도시한 바와 같이, 진동 블록(510b)을 진동시키면서, 또한 위쪽으로 쳐올려, 다이싱 테이프(4)의 이면을 밀어올린다. 이에 의해, 칩(1)과 다이싱 테이프(4)의 박리가 더욱 진행하여, 칩(1)과 다이싱 테이프(4)의 접촉 영역이 칩(1)의 중심부의 좁은 영역만으로 되기 때문에, 칩(1)은 흡착 콜릿(105)의 흡인력만으로 다이싱 테이프(4)로부터 박리되게 된다.
다음에, 도 48에 도시한 바와 같이, 진동 블록(510b)의 진동을 정지하여 아래쪽으로 끌어내림과 함께, 칩(1)을 흡인한 흡착 콜릿(105)을 위쪽으로 끌어올림으로써, 칩(1)을 다이싱 테이프(4)로부터 떼어내는 작업이 완료된다.
이와 같이, 칩(1)을 다이싱 테이프(4)로부터 떼어낼 때, 칩(1)과 다이싱 테이프(4)의 접착 계면에 대하여 수직 방향의 진동을 가함으로써, 박리를 촉진시킬 수 있기 때문에, 상기 실시예 1과 같은 블록(11Oa∼11Oc)의 쳐올림만으로 칩(1)을 다이싱 테이프(4)로부터 떼어내는 방법에 비해, 칩(1)의 박리 작업을 신속하게 행하는 것이 가능하게 된다.
또한, 상기 실시예 1과 마찬가지로, 3개의 블록(110a∼110c)을 동시에 위쪽으로 쳐올려 다이싱 테이프(4)의 이면에 상향의 하중을 가하는 경우, 칩(1)과 다이싱 테이프(4)의 박리량은, 최대로도 칩(1)의 최외주부로부터 내측을 향하여 0.7㎜ 정도가 한계이다(UV 경화형 점착 테이프인 경우). 이에 대하여, 본 실시예와 같이, 블록(510a)과 진동 블록(510b)을 동시에 위쪽으로 쳐올려 다이싱 테이프(4)의 이면에 상향의 하중을 가할 때에, 다이싱 테이프(4)에 대하여 종 방향의 진동을 인가하는 경우에는, 칩(1)과 다이싱 테이프(4)의 박리량이, 칩(1)의 최외주부로부터 내측을 향하여 최대 2㎜∼3㎜ 정도로까지 증가한다.
따라서, 본 실시예에 따르면, 상기 실시예 1과 같은 블록(11Oa∼11Oc)의 쳐올림만으로 칩(1)을 다이싱 테이프(4)로부터 떼어내는 방법에 비해, 블록의 수를 줄일 수 있기 때문에, 흡착구의 부품 수를 삭감할 수 있다.
또한, 본 실시예에 따르면, 1회의 쳐올림 공정에서 얻어지는 칩(1)과 다이싱 테이프(4)의 박리량이 크므로, 칩(1)의 사이즈나 형상이 변경된 경우에도, 블록(510a)과 진동 블록(510b)의 교환 빈도를 줄일 수 있다. 즉, 칩(1)의 사이즈나 형상이 변경된 경우에 블록을 교환하는 수고가 줄 수 있기 때문에, 흡착구의 범용성이 향상된다.
또한, 본 실시예와 같이, 칩(1)과 다이싱 테이프(4)의 접착 계면에 진동을 가하여 칩(1)의 박리를 가속하는 방식에 따르면, 상기 실시예 1에 비해 외측 블록의 쳐올림량(스트로크)을 적게 할 수 있다. 이에 의해, 외측 블록을 쳐올렸을 때에, 박리 대상으로 되는 칩(1)에 인접한 칩(1)의 하부의 다이싱 테이프(4)가 들어올려져, 이 칩(1)이 깨져 버리는 문제를 억제할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.
상기 실시예 1∼4에서는, 다이싱 테이프가 UV 경화형 점착 테이프인 경우에 대하여 설명했지만, 실시예 1∼3에서 설명한 쳐올림 방식은, 다이싱 테이프가 비UV 경화형 점착 테이프인 경우에도 적용될 수 있다.
또한, 상기 도 24에 도시한 바와 같이, 다이싱 테이프로부터 떼어낸 칩(1)은, 접착제(10)를 개재하여 배선 기판(11) 상에 실장되지만, 미리 칩(1)의 이면에 다이 어태치 필름(Die Attach Fi1m)이라고 불리는 점착제 부착 테이프를 접착해 놓고, 이 다이 어태치 필름을 가열하여 칩(1)을 배선 기판(11)에 접착하는 방법도 있다.
이 경우에는, 웨이퍼의 이면에 다이 어태치 필름을 접착하고, 이 다이 어태치 필름에 다이싱 테이프를 접착한 상태에서 다이싱을 행한 후, 다이 어태치 필름 부착 칩을 다이싱 테이프로부터 박리하는 작업을 행한다. 상기 실시예 1∼3에서 설명한 쳐올림 방식은, 이러한 다이 어태치 필름 부착 칩을 다이싱 테이프로부터 박리하는 경우에도 적용될 수 있다.
한편, 다이싱 테이프가 비UV 경화형 점착 테이프인 경우는, 블록의 쳐올림에 따라서 테이프로부터 박리된 칩에 진동이 가해지면, 칩과 테이프가 재 부착되기 때문에, 진동에 의한 박리 속도의 향상 효과는 그다지 기대할 수 없다. 따라서, 상기 실시예 4에서 설명한 쳐올림/진동 병용 방식의 흡착구를 사용하여, 비UV 경화형 점착 테이프로부터 칩을 떼어내는 경우에는, 진동 블록(510b)에 진동을 인가하지 않고, 2개의 블록(블록(510a), 진동 블록(510b))의 쳐올림만으로 칩을 떼어내면 된다.
또한, 다이 어태치 필름 부착 칩과 같이 탄성율이 낮은 점착 필름이 칩의 이면에 접착되어 있는 경우, 이것에 진동을 가하면, 진동 에너지의 일부가 열 에너지로 변환되어 점착 필름의 온도가 상승한 결과, 점착 필름이 더욱 저탄성화, 고점착화되어, 필름과 다이싱 테이프의 박리가 곤란하게 된다.
그래서, 상기 실시예 4에서 설명한 쳐올림/진동 병용 방식의 흡착구를 사용하여, 다이싱 테이프로부터 다이 어태치 필름 부착 칩을 떼어내는 경우에는, 우선 블록의 쳐올림(또는 블록의 쳐올림과 약한 진동의 병용)만으로 필름과 다이싱 테이프를 박리하여, 필름과 다이싱 테이프의 접촉 면적이 작아진 시점에서 강한 진동을 인가하여 박리를 가속하면 된다. 특히, 박리 대상으로 되는 칩의 사이즈가 작고, 필름과 다이싱 테이프의 접촉 면적이 작은 경우에는, 진동 에너지가 열 에너지로 변환되어 점착제의 온도가 상승하기 전에 박리가 완료되기 때문에, 상기 실시예 4의 쳐올림/진동 병용 방식을 이용한 쪽이, 쳐올림 단독 방식보다 단시간에서 박리를 행할 수 있다.
상기 실시예에서는, 두께가 수십 ㎛인 얇은 칩에 적용한 경우에 대해 설명했지만, 1OO㎛ 이상의 두꺼운 칩에 대하여 본 발명을 적용해도 된다.
칩(1)으로서, 예를 들면 플래시 메모리와 같이, 자외선의 조사에 의해 문제를 일으킬 가능성이 있는 것을 채용한 경우에는, 특히, 비UV 경화형 점착 테이프를 사용하여, 박리 공정에 앞서 자외선 조사 공정을 행하지 않도록 하는 것이 바람직하다. 또한, 플래시 메모리를 채용한 반도체 장치는, 플래시 메모리의 대용량화를 위해, 칩을 적층하여 탑재하는 경우가 있지만, 그와 같은 경우에 요구되는 칩(1)의 박형화를 실현하기 위해서도, 본 발명을 적용하여, 박리 공정에서 칩(1)에 가해지는 휨 응력을 완화하는 것의 필연성은 높다.
본 발명은, 반도체 제조 공정 중, 점착 테이프에 접착된 반도체 웨이퍼를 다이싱하여 복수의 반도체 칩으로 분할한 후, 각각의 반도체 칩을 점착 테이프로부터 박리하는 공정에 적용하기에 유효한 기술이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
UV 경화형 테이프 또는 비UV 경화형 점착 테이프에 접착된 반도체 웨이퍼를 다이싱하여 복수의 반도체 칩으로 분할한 후, 각각의 반도체 칩을 점착 테이프로부터 박리할 때, 매우 얇은 칩이라 하더라도 균열이나 결함이 발생하는 일없이 빠르게 박리할 수 있다.

Claims (25)

  1. 반도체 장치의 제조 방법에 있어서,
    주면에 집적 회로가 형성된 반도체 웨이퍼의 이면에 점착 테이프를 접착한 후, 상기 반도체 웨이퍼를 다이싱하여 복수의 반도체 칩으로 분할하는 공정과,
    상기 점착 테이프에 접착된 상기 복수의 반도체 칩 중, 박리 대상으로 되는 반도체 칩의 상면을 흡착 콜릿으로 흡착, 유지한 상태에서, 상기 박리 대상으로 되는 반도체 칩의 아래쪽의 상기 점착 테이프에 상향의 하중을 가함으로써, 상기 반도체 칩을 상기 점착 테이프로부터 박리하는 공정
    을 포함하고,
    상기 점착 테이프에 하중을 가하는 공정은,
    제1 상면을 갖는 제1 쳐올림 블록과, 제2 상면을 갖는 제2 쳐올림 블록을 준비하는 공정과 - 상기 제1 상면은 상기 제2 상면을 둘러싸도록 배치됨 -,
    상기 제1 및 제2 상면을, 상기 점착 테이프의 이면에 동시에 부딪치게 함으로써, 상기 점착 테이프를 위쪽으로 밀어올리는 제1 공정과,
    상기 제1 공정 후, 상기 제2 상면을, 상기 제1 상면보다 위쪽으로 쳐올림으로써, 상기 점착 테이프를 더욱 위쪽으로 밀어올리는 제2 공정을 포함하고,
    상기 제1 쳐올림 블록과 상기 제2 쳐올림 블록의 사이에는, 제1 간극이 형성되고,
    상기 제2 공정에서, 상기 제1 간극의 내부가 감압되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 점착 테이프는, 테이프 기재와, 상기 테이프 기재의 일면에 도포된 감압 점착제로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 쳐올림 블록 및 상기 제2 쳐올림 블록은, 흡착구의 중심부에 조립되고,
    상기 흡착구와 상기 제1 쳐올림 블록의 사이에, 제2 간극이 형성되고,
    상기 제2 공정에서, 상기 제1 간극 및 상기 제2 간극의 내부가 감압되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 공정 전에, 상기 흡착구의 상면에 상기 점착 테이프의 이면이 접촉됨과 함께, 상기 제1 간극 및 상기 제2 간극의 내부가 감압되는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 반도체 칩에 하중을 가할 때, 상기 제1 간극의 내부를 감압함으로써, 상기 반도체 칩의 이면의 상기 점착 테이프를 아래쪽으로 흡인하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제3항에 있어서,
    상기 흡착구의 상면의 주변부에는, 복수의 얕은 홈이 형성되고,
    상기 점착 테이프에 하중을 가하는 공정에서, 상기 얕은 홈 안을 감압하여, 상기 박리 대상으로 되는 반도체 칩에 인접하는 다른 반도체 칩의 이면 상의 상기 점착 테이프를 아래쪽으로 흡인하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 상면 및 제2 상면은 평탄한 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제4항에 있어서,
    상기 반도체 칩은 세로와 가로의 길이가 다른 장방형이고, 상기 제1 쳐올림 블록의 상기 상면은 세로와 가로의 길이가 다른 장방형인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제3항에 있어서,
    제3 상면을 갖는 제3 쳐올림 블록이 형성되고 - 상기 제2 상면은 상기 제3 상면을 둘러싸도록 배치됨 -,
    상기 제2 쳐올림 블록과 상기 제3 쳐올림 블록의 사이에는, 제3 간극이 형성되고,
    상기 제2 공정 후, 상기 제3 상면을, 상기 제2 상면보다 위쪽으로 쳐올림으로써, 상기 점착 테이프를 더욱 위쪽으로 밀어 올리는 다른 쳐올림 공정을 포함하고,
    상기 다른 쳐올림 공정에서, 상기 제3 간극의 내부가 감압되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 제2 상면에 의한 상기 점착 테이프의 밀어올림 시간은, 상기 제1 상면에 의한 상기 점착 테이프의 밀어올림 시간보다 짧은 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 제2 상면에 의한 상기 점착 테이프의 밀어올림 속도는, 상기 제1 상면에 의한 상기 점착 테이프의 밀어올림 속도보다 느린 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 박리하는 공정에서, 상기 복수의 쳐올림 블록을 이용하여 상기 점착 테이프에 하중을 가할 때, 상기 반도체 칩을 흡착, 유지하는 상기 흡착 콜릿을 상기 반도체 칩의 상면에 압박함으로써, 상기 반도체 칩에 하향의 하중을 가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제4항에 있어서,
    상기 제2 상면을 쳐올리는 공정 후, 상기 반도체 칩을 흡착, 유지하고 있는 상기 흡착 콜릿을 위쪽으로 끌어올리고, 계속해서 상기 제2 쳐올림 블록을 아래쪽으로 내리는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제8항에 있어서,
    상기 제2 상면의 일부에 절결 홈이 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제8항에 있어서,
    상기 제2 상면의 형상이 I자 형상이고, 상기 제2 상면의 긴 변 방향에서의 중앙부의 폭이 긴 변 방향에서의 양 단부의 폭보다 좁은 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제4항에 있어서,
    상기 흡착 콜릿의 저면의 면적을, 상기 제3 쳐올림 블록의 상기 제3 상면의 면적보다 크게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제1항에 있어서,
    상기 제2 공정 후,
    상기 반도체 칩을 상기 흡착 콜릿의 흡인력으로 위쪽으로 끌어올리는 제3 공정과,
    상기 제2 쳐올림 블록의 상기 제2 상면을 아래쪽으로 내리는 제4 공정
    을 더 포함하고,
    상기 제3 공정을 상기 제4 공정에 앞서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제3 공정에서, 상기 반도체 칩을 위쪽으로 끌어올리는 속도를 가변으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 반도체 장치의 제조 방법에 있어서,
    주면에 집적 회로가 형성된 반도체 웨이퍼의 이면에 점착 테이프를 접착한 후, 상기 반도체 웨이퍼를 다이싱하여 복수의 반도체 칩으로 분할하는 공정과,
    상기 점착 테이프에 접착된 상기 복수의 반도체 칩 중, 박리 대상으로 되는 반도체 칩의 상면을 흡착 콜릿으로 흡착, 유지한 상태에서, 상기 박리 대상으로 되는 반도체 칩의 아래쪽의 상기 점착 테이프에 상향의 하중을 가함으로써, 상기 반도체 칩을 상기 점착 테이프로부터 박리하는 공정
    을 포함하고,
    상기 점착 테이프에 하중을 가하는 공정은,
    제1 상면을 갖는 제1 쳐올림 블록과, 제2 상면을 갖는 제2 쳐올림 블록을 준비하는 공정과 - 상기 제1 상면은 상기 제2 상면을 둘러싸도록 배치됨 -,
    상기 제1 및 제2 상면을, 상기 점착 테이프의 이면에 동시에 부딪치게 함으로써, 상기 점착 테이프를 위쪽으로 밀어올리는 제1 공정과,
    상기 제1 공정 후, 상기 제2 상면을, 상기 제1 상면보다 위쪽으로 쳐올림으로써, 상기 점착 테이프를 더욱 위쪽으로 밀어올리는 제2 공정을 포함하고,
    상기 박리하는 공정에서, 상기 복수의 쳐올림 블록을 이용하여 상기 점착 테이프에 하중을 가할 때, 상기 반도체 칩을 흡착, 유지하는 상기 흡착 콜릿을 상기 반도체 칩의 상면에 압박함으로써, 상기 반도체 칩에 하향의 하중을 가하고, 상기 제2 쳐올림 블록을 아래쪽으로 끌어내릴 때, 그 직전에 상기 흡착 콜릿을 끌어올리거나, 상기 흡착 콜릿이 아래쪽으로 이동하지 않도록 위치를 고정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 상면 및 제2 상면은 평탄한 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 제2 상면을 쳐올리는 공정 후, 상기 반도체 칩을 흡착, 유지하고 있는 상기 흡착 콜릿을 위쪽으로 끌어올리고, 계속해서 상기 제2 쳐올림 블록을 아래쪽으로 내리는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제20항에 있어서,
    상기 제1 쳐올림 블록과 상기 제2 쳐올림 블록의 사이에는, 제1 간극이 형성되고,
    상기 제2 공정에서, 상기 제1 간극의 내부가 감압되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 제1 쳐올림 블록 및 상기 제2 쳐올림 블록은, 흡착구의 중심부에 조립되고,
    상기 흡착구와 상기 제1 쳐올림 블록의 사이에, 제2 간극이 형성되고,
    상기 제2 공정에서, 상기 제1 간극 및 상기 제2 간극의 내부가 감압되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 제1 공정 전에, 상기 흡착구의 상면에 상기 점착 테이프의 이면이 접촉됨과 함께, 상기 제1 간극 및 상기 제2 간극의 내부가 감압되는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제20항에 있어서,
    상기 흡착 콜릿의 저면의 면적을, 제3 쳐올림 블록의 제3 상면의 면적보다 크게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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