KR101168908B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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테쓰야 카케하타
히데토 오누마
마사하루 나가이
미쓰아키 오사메
마사유키 사카쿠라
시게키 코모리
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 동작 성능 및 신뢰성이 높은 회로를 갖는 반도체 장치를 제공하는 것을 목적으로 하며, 또한 반도체 장치의 신뢰성을 향상시켜, 그것을 구비하는 전자기기의 신뢰성을 향상시키는 것을 목적으로 한다. 상기 목적은 반도체층을 반복율이 10MHz 내지 100GHz인 연속파형 레이저 및 펄스형 레이저로 일방향으로 주사하면서 결정화시키는 단계와, 광 강도 저감 기능을 갖는 회절 격자 패턴 또는 반투과막으로 구성된 보조 패턴을 포함하는 포토 마스크 또는 레티클을 이용하는 포토리소그래프 단계와, 저전자 온도의 고밀도 플라즈마로 반도체막의 표면, 절연막, 또는 도전막의 표면에 대하여 산화, 질화 또는 표면 개질을 수행하는 단계를 포함하는 반도체 장치의 제조 방법에 의하여 달성된다.
반도체 장치, 포토마스크, 산화, 질화, 플라즈마

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 반도체 장치의 제조에 따른 플라즈마 처리 장치의 일례를 도시한 도면.
도 2는 고밀도 플라즈마 처리를 수행하는 처리실의 내부 구조를 도시하는 도면.
도 3은 플라즈마 CVD에 의한 박막 증착용 처리실의 내부 구조를 도시하는 도면.
도 4a 내지 도 4e는 실시 형태 2에 따른 반도체 장치의 제조 공정을 설명하는 도면.
도 5a 내지 도 5e는 실시 형태 3에 따른 반도체 장치의 제조 공정을 설명하는 도면.
도 6a 내지 도 6c는 실시 형태 4에 따른 반도체 장치의 제조 공정을 설명하는 도면.
도 7a 내지 도 7d는 실시 형태 5에 따른 반도체 장치의 제조 공정을 설명하는 도면.
도 8a 내지 도 8c는 실시 형태 5에 따른 반도체 장치의 제조 공정을 설명하는 도면.
도 9a 내지 도 9c는 실시 형태 5에 따른 반도체 장치의 제조 공정을 설명하는 도면.
도 10a 내지 도 10c는 실시 형태 6에 따른 반도체 장치의 제조 공정을 설명하는 도면.
도 11a 내지 도 11d는 실시 형태 7에 따른 반도체 장치의 제조 공정을 설명하는 도면.
도 12a 및 도 12b는 실시 형태 8에 따른 반도체 장치의 제조 공정을 설명하는 도면.
도 13a 내지 도 13c는 실시 형태 8에 따른 반도체 장치의 제조 공정을 설명하는 도면.
도 14a 내지 도 14c는 실시 형태 8에 따른 반도체 장치의 제조 공정을 설명하는 도면.
도 15a 내지 도 15d는 실시 형태 8에 따른 반도체 장치의 제조 공정을 설명하는 도면.
도 16a 및 도 16b는 실시 형태 8에 따른 반도체 장치의 제조 공정을 설명하는 도면.
도 17a 내지 도 17c는 실시 형태 8에 따른 반도체 장치의 제조 공정을 설명하는 도면.
도 19a 내지 도 19c는 실시 형태 8에 따른 반도체 장치의 제조 공정을 설명하는 도면.
도 20a 및 도 20b는 실시 형태 8에 따른 반도체 장치의 제조 공정을 설명하는 도면.
도 21a 내지 도 21d는 전기기구의 일례를 설명하는 도면.
도 22는 전자기구의 일례를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10: 포토마스크 또는 레티클
11: 패턴
12: 하프톤 패턴
101: 기판
102: 절연층
104: 플라즈마 산화층
106a, 106b, 106c: 반도체층
150: 배선
302: 제1 처리실
303: 제2 처리실
304: 제3 처리실
305: 제4 처리실
307: 공통 챔버
308: 로보트 아암
본 발명은 절연막 및 반도체층에 대하여 플라즈마 처리를 수행하는 단계를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 유리와 같은 절연 표면을 갖는 기판 상에 형성된 반도체 박막(두께가 약 수 나노미터 내지 수백 나노미터)를 이용하여 전계 효과형 트랜지스터(M0S 트랜지스터, 박막 트랜지스터, 절연 게이트형 트랜지스터 등을 포함하며, 이하 "트랜지스터"라고도 한다)를 형성하는 기술이 주목을 받고 있다. 트랜지스터는 집적회로(IC), 액정표시장치 등에 폭넓게 적용되고 있다. 또한, 전자 장치의 고성능화 필요성에 따라 보다 미세한 구조를 갖는 트랜지스터의 개발이 요구되고 있다.
트랜지스터를 소형화하기 위하여, 게이트 전극 및 소스/드레인 배선과 같은 도전막 뿐만 아니라, 게이트 절연층과 같은 절연층을 얇게 형성할 필요가 있다. 트랜지스터의 게이트 절연층 등은 플라즈마 CVD법, 스퍼터링법 등으로 박막을 증착하는 것에 의하여 제조되는 것이 일반적이다.(예를 들면, 특허문헌 1참조)
트랜지스터의 응용분야로서 액티브 매트릭스형 디스플레이라고도 불리는 디스플레이 기술이 알려져 있다. 이러한 액티브 매트릭스형 디스플레이 장치에 있어서, 트랜지스터가 매트릭스형으로 배열된 화소마다 제공되며, 그 트랜지스터의 스위칭 동작을 이용하여 액정이나 전계발광 소자와 같은 표시 매체를 구동시킨다. 액티브 매트릭스형 디스플레이에 있어서, 화소 각각에서 유효 화소 영역(투과형 액정 디스플레이 장치의 경우에, 이것은 하나의 화소에 대한 광투과 면적의 비율을 의미하며, 전계발광 소자를 이용하는 디스플레이 장치의 경우에, 하나의 화소에 대한 광방출 면적의 비율을 의미한다)을 확장시키는 개발이 진행되고 있다. 유효 화소 영역의 면적을 증가시키기 위하여, 화소에 배치된 트랜지스터가 차지하는 면적을 가능한 작게하는 것이 필요하다. 또한, 제조 비용을 감소시키기 위하여 드라이브 회로와 화소부를 동일 기판상에 형성하는 개발도 진행되었다. 그 중에서, 다결정 실리콘막을 이용한 트랜지스터가 수소 첨가 비정질 실리콘막을 이용하는 트랜지스터보다 전계 효과 이동도가 높기 때문에 고속 동작이 가능한 것이 알려져 있다.
박막 트랜지스터를 이용하여 동일 기판 상에 드라이브 회로와 화소부를 형성하는 경우에, 화소 영역(프레임 영역이라 함) 이외의 영역에 의하여 점유되는 면적은 COG(chip on glass)와 같은 표면 실장 기술 또는 드라이브 IC가 배선 기판 상에 필름 형태로 실장된 TAB(tape automated bonding) 방식과 비교하여 커지는 경향이 있다. 프레임 영역의 면적을 축소시키기 위하여, 드라이브 회로의 회로 규모를 줄이는 것이 요구되고 있다. 화소 구성과 관련하여, 예를 들면, 하나의 화소에서 스위칭 트랜지스터와 정적 RAM(SRAM)과 같은 메모리 소자를 조합하는 시도가 있었다.
전술한 배경에 있어서, 회절 격자 패턴 또는 반투막으로 이루어진 광 강도 저감 기능을 갖는 보조 패턴을 설치한 포토마스크 또는 레티클을 게이트 전극 형성용포토리소그래피 공정에 적용하는 것이 알려져 있다(예를 들면, 특허 문헌 2 참조). 또한, 제1 층이 제2 층보다 넓은 조건으로, 게이트 전극이 상이한 도전 재료 로 이루어진 2층 구조를 갖도록 형성되어, 제1 층 일부를 투과시켜 반도체층을 도핑시키는 것이 공지되어 있다(예를 들면, 특허 문헌 3 참조).
특허 문헌 1: 특허 공개 제2001-135824호 공보
특허 문헌 2: 특허 공개 제2002-151523호 공보
특허 문헌 3: 특허 공개 제2002-203862호 공보
그러나, CVD법 또는 스퍼터링법에 의하여 수 나노미터의 막 두께로 형성된 절연막은 막의 내부에 결함을 갖고 있다. 예를 들면, 플라즈마 CVD법으로 형성된 절연막을 게이트 절연막으로서 이용하는 경우에, 누설 전류를 발생시키거나, 반도체층과 게이트 전극 사이를 쇼트시킬 우려가 있다. 또한, 반도체막의 표면을 산화시키는 것에 의하여 조밀한 절연막을 형성할 수 있지만, 트랜지스터의 제조에 있어서 실제로 비용면에서 유리 등의 내열성이 낮은 기판을 이용하기 때문에, 열산화법을 이용하는 것은 곤란이다.
본 발명의 목적은 전술한 문제를 감안하여, CVD법이나 스퍼터링법 등으로 형성한 막에 비교하여, 조밀하고 결합이 적은 양질의 막을 도전층, 절연층, 반도체층 등으로 형성할 수 있는 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 동작 성능 및 신뢰성이 높은 회로를 갖는 반도체 장치를 제공하는 것이다. 본 발명의 또 다른 목적은 반도체 장치의 신뢰성을 향상시켜 그것을 구비하는 전자기기의 신뢰성을 향상시키는 것이다.
또한, 본 발명의 다른 목적은 장치의 소형화에 따라 고해상도(화소 수의 증대), 각 화소 피치의 소형화, 화소부를 구동하는 드라이브 회로의 고집적화를 진행할 수 있도록, 복수개의 소자를 한정된 면적에 형성하고, 소자가 차지하는 면적을 축소하는 것이다. 본 발명의 또 다른 목적은 반도체 장치의 이미지 품질을 향상시키거나 여러 가지 회로를 집적화하여 장치를 소형화시키는 것에 의하여, 그 반도체 장치를 구비하는 전자기기의 품질을 향상시키는 것이다.
본 발명은 반도체층을 반복율이 10MHz 내지 100GHz인 연속파형 레이저 및 펄스형 레이저로 일방향으로 주사하면서 결정화시키는 단계와, 광 강도 저감 기능을 갖는 회절 격자 패턴 또는 반투과막으로 구성된 보조 패턴을 포함하는 포토 마스크 또는 레티클을 이용하는 포토리소그래프 단계와, 저전자 온도의 고밀도 플라즈마로 반도체막의 표면, 절연막, 또는 도전막의 표면에 대하여 산화, 질화 또는 표면 개질을 수행하는 단계를 포함하는 반도체 장치의 제조 방법에 의하여 달성된다.
즉, 본 발명에 있어서, 게이트 절연막의 두께가 10 내지 120nm, 바람직하게는 10 내지 90nm이며, 채널 길이가 0.2 내지 8μm, 바람직하게는 0.52 내지 3μm이며, 쇼트 채널 효과가 발생하지 않는 레벨에서 전계 효과형 트랜지스터(n채널형 트랜지스터라 가정)의 스캐닝을 수행하고, 게이트 전극과 중첩하는 저농도 불순물(LDD) 영역을 설치하는 경우에, 구동 전압에 따라서 그 중첩 비율을 자유롭게 설계할 수 있다. 또한, 구동 전압이 1.5 내지 6V, 바람직하게는 3 내지 5V에서 동작하는 시프트 레지스터 및/또는 논리 회로는 0.2 내지 1μm의 길이로 게이트 전극과 중첩하는 저농도 불순물 영역을 갖도록 전술한 공정을 수행한다. 이보다 높은 전압으로, 또한 20V 이하, 대표적으로 8 내지 18V로 동작하는 트랜지스터는 1 내지 5μm의 게이트 전극과 중첩하는 저농도 불순물 영역을 갖도록 상기 공정을 수행한다.
본 발명의 일 특징은, 반복율이 10MHz 내지 100GHz인 연속파형 레이저 또는 펄스형 레이저로 결정화 처리하여 형성된 반도체층과, 전자 온도가 3eV 이하이며 전자 밀도가 1×1O11 cm-3 이상인 플라즈마에 의하여 생성된 산소 라디칼 및/또는 질소 라디칼을 이용하여 산화 또는 질화 처리를 수행하는 것에 의하여 상기 반도체층 상에 형성된 절연막과, 제1 마스크 패턴과 제2 마스크 패턴을 이용하여 반도체층 상에 형성된 도전층을 포함하는 반도체 장치를 제공하는 것이다. 상기 제1 마스크 패턴은 광 강도 저감 기능을 갖는 보조 패턴을 포함하는 포토 마스크 또는 레티클을 이용하여 의도적으로 불균일한 두께를 갖는 부분을 갖도록 형성되며, 제2 마스크 패턴은 불균일한 두께를 갖도록 의도적으로 형성되지 않는다.
본 발명의 다른 일 특징은, 반복율이 10MHz 내지 100GHz인 연속파형 레이저 또는 펄스형 레이저로 결정화 처리하여 형성된 반도체층과, 전자 온도가 3eV 이하이며 전자 밀도가 1×1O11 cm-3 이상인 플라즈마에 의하여 생성된 산소 라디칼 및/또는 질소 라디칼을 이용하여 산화 또는 질화 처리를 수행하는 것에 의하여 상기 반도체층 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 제2 절연막과, 제1 마스크 패턴과 제2 마스크 패턴을 이용하여 반도체층 상에 형성된 도전층을 포함 하는 반도체 장치를 제공하는 것이다. 상기 제1 마스크 패턴은 광 강도 저감 기능을 갖는 보조 패턴을 포함하는 포토 마스크 또는 레티클을 이용하여 의도적으로 불균일한 두께를 갖는 부분을 갖도록 형성되며, 제2 마스크 패턴은 불균일한 두께를 갖도록 의도적으로 형성되지 않는다.
본 발명의 일 특징은, 반복율이 10MHz 내지 100GHz인 연속파형 레이저 또는 펄스형 레이저로 결정화 처리하여 형성된 반도체층과, 전자 온도가 3eV 이하이며 전자 밀도가 1×1O11 cm-3 이상인 플라즈마에 의하여 생성된 산소 라디칼 및/또는 질소 라디칼을 이용하여 산화 또는 질화 처리를 수행하는 것에 의하여 상기 반도체층 상에 형성된 절연막과, 제1 마스크 패턴과 제2 마스크 패턴을 이용하여 반도체층 상에 형성된 도전층을 포함하는 반도체 장치를 제공하는 것이다. 상기 제1 마스크 패턴은 광 강도 저감 기능을 갖는 보조 패턴을 포함하는 포토 마스크 또는 레티클을 이용하여 의도적으로 불균일한 두께를 갖는 부분을 갖도록 형성되며, 제2 마스크 패턴은 불균일한 두께를 갖도록 의도적으로 형성되지 않는다.
본 발명의 일 특징은, 반복율이 10MHz 내지 100GHz인 연속파형 레이저 또는 펄스형 레이저로 반도체층을 결정화 처리하는 제1 단계와, 전자 온도가 3eV 이하이며 전자 밀도가 1×1O11 cm-3 이상인 플라즈마에 의하여 생성된 산소 라디칼 및/또는 질소 라디칼을 이용하여 산화 또는 질화 처리를 수행하여, 상기 제1 단계에서 결정화된 반도체층 상에 절연층을 형성하는 제2 단계와, 상기 반도체층 상에 도전층을 형성하고, 제1 마스크 패턴과 제2 마스크 패턴을 이용하여 반도체층 상에 형성된 도전층을 에칭하는 제3 단계를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다. 상기 제1 마스크 패턴은 광 강도 저감 기능을 갖는 보조 패턴을 포함하는 포토 마스크 또는 레티클을 이용하여 의도적으로 불균일한 두께를 갖는 부분을 갖도록 형성되며, 제2 마스크 패턴은 불균일한 두께를 갖도록 의도적으로 형성되지 않는다.
본 발명의 일 특징은, 반복율이 10MHz 내지 100GHz인 연속파형 레이저 또는 펄스형 레이저로 반도체층을 결정화 처리하는 제1 단계와, 전자 온도가 3eV 이하이며 전자 밀도가 1×1O11 cm-3 이상인 플라즈마에 의하여 생성된 산소 라디칼 및/또는 질소 라디칼을 이용하여 산화 또는 질화 처리를 수행하여, 상기 제1 단계에서 결정화된 반도체층 상에 제1 절연층을 형성하는 제2 단계와, 상기 제1 절연층 상에 제2 절연층을 형성하는 제3 단계와, 상기 반도체층 상에 도전층을 형성하고, 제1 마스크 패턴과 제2 마스크 패턴을 이용하여 반도체층 상에 형성된 도전층을 에칭하는 제4 단계를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다. 상기 제1 마스크 패턴은 광 강도 저감 기능을 갖는 보조 패턴을 포함하는 포토 마스크 또는 레티클을 이용하여 의도적으로 불균일한 두께를 갖는 부분을 갖도록 형성되며, 제2 마스크 패턴은 불균일한 두께를 갖도록 의도적으로 형성되지 않는다.
본 발명의 일 특징은, 반복율이 10MHz 내지 100GHz인 연속파형 레이저 또는 펄스형 레이저로 반도체층을 결정화 처리하는 제1 단계와, 상기 제1 단계에서 결정화된 반도체층 상에 절연층을 증착하는 제2 단계와, 전자 온도가 3eV 이하이며 전 자 밀도가 1×1O11 cm-3 이상인 플라즈마에 의하여 생성된 산소 라디칼 및/또는 질소 라디칼을 이용하여 절연층을 산화 또는 질화 처리를 수행하 제3 단계와, 상기 반도체층 상에 도전층을 형성하고, 제1 마스크 패턴과 제2 마스크 패턴을 이용하여 반도체층 상에 형성된 도전층을 에칭하는 제4 단계를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다. 상기 제1 마스크 패턴은 광 강도 저감 기능을 갖는 보조 패턴을 포함하는 포토 마스크 또는 레티클을 이용하여 의도적으로 불균일한 두께를 갖는 부분을 갖도록 형성되며, 제2 마스크 패턴은 불균일한 두께를 갖도록 의도적으로 형성되지 않는다.
본 명세서에서 반도체 장치란, 액정 표시장치, 전기 광학장치, 전계 발광 소자를 이용한 표시장치, 발광 장치, 반도체 집적 회로 및 전자 기기, 전기 기구, 기타 적어도 일부에 반도체 특성을 이용하여 기능하는 장치 전반을 의미하는 것이다.
(실시 형태 1)
도 1은 반도체 장치의 제조에 따른 플라즈마 처리장치의 일례를 도시한다. 도 1의 플라즈마 처리장치는 플라즈마를 생성하기 위한 복수의 처리실과, 각 처리실에 기판을 반송하는 공통 챔버과, 기판을 출납하는 로드 록 챔버(load lock chamber)을 구비하고 있다. 이와 같이, 절연막, 도전막 또는 반도체층의 증착 및 플라즈마 처리를 연속으로 수행하는 경우에, 복수개의 처리실을 갖는 플라즈마 처리 장치를 이용할 수 있다. 또한, 도 1은 본 실시 형태에서 도시된 플라즈마 처리 장치의 구성예를 도시하는 평면도이다.
도 1에 도시된 플라즈마 처리 장치는 제1 처리실(302), 제2 처리실(303), 제3 처리실((304)), 제4 처리실(304), 로드 록 챔버(301, 306), 및 공통 챔버(307)를 구비한다. 각각의 처리실은 기밀성을 갖고 있다. 각 처리실에는 진공 배기수단, 가스 도입수단, 및 플라즈마 발생수단이 설치되어 있다.
로드 록 챔버(301, 306)는 시료(피처리 기판)를 각 처리실에 반입하기 위한 챔버이다. 공통 챔버(307)는 각각의 로드 록 챔버(301, 306), 제1 처리실(302), 제2 처리실(303), 제3 처리실(304), 및 제4 처리실(305)에 대하여 공통으로 배치되어 있다. 기판(101)은 로드 록 챔버(301, 306)로 부터 이 공통 챔버(307)를 경유하여 각 처리실에 반송된다. 제1 처리실(302), 제2 처리실(303), 제3 처리실(304), 및 제4 처리실(305)은 기판(101) 상에 도전막, 절연막 또는 반도체층을 적층하기 위한 또는 그것에 대하여 에칭 처리, 플라즈마 처리 등을 수행하기 위한 챔버이다. 또한, 공통 챔버(307)와 로드 록 챔버(301, 306) 사이에 그리고 공통실(307)과 제1 처리실(302), 제2 처리실(303), 제3 처리실(304), 및 제4 처리실(305) 사이에 게이트 밸브(309, 310, 311, 312, 313, 314)가 각각 설치된다. 공통 챔버(307)에는 로보트 아암(308)이 설치되어, 그 로보트 아암(308)에 의하여 기판(101)이 각 챔버로 반송된다.
제1 처리실(302), 제2 처리실(303), 제3 처리실(304), 제4 처리실(305)은 사용 목적에 따라 내부 구성이 다르다. 처리 종류로는 플라즈마 처리, 성막 처리, 열처리, 에칭 처리 등이 있다. 도 2는 플라즈마 처리를 수행하기 위한 처리실 내부의 구성예를 도시한다. 처리실 내부에는 플라즈마 처리될 피처리 기판(101)을 위치설정하기 위한 지지대(317)와, 가스를 공급하기 위한 가스공급부(318)와, 배기구(319)와, 안테나(320)와, 유전판(321)과, 플라즈마 발생용의 고주파를 공급하는 고주파 전력 공급부(322)가 설치되어 있다. 또한, 지지대(317) 하방에 온도 제어부(323)를 설치하여 기판(101)의 온도를 제어하는 것도 가능하다. 플라즈마 처리의 일례에 대하여 설명하기로 한다.
여기서, 플라즈마 처리는 반도체층, 절연막, 또는 도전막에 대하여 산화 처리, 질화 처리, 산질화 처리, 수소화 처리, 및 표면 개질 처리를 포함한다. 이러한 처리는 그 목적을 따라서 적정 가스를 선택하여 수행될 수 있다.
예를 들면, 산화 처리 또는 질화 처리는 다음과 같은 방법으로 수행될 수 있다. 우선, 처리실 내부를 진공으로 하고, 가스공급부(318)로부터 산소 또는 질소를 포함하는 가스가 도입된다. 예를 들면, 산소를 포함하는 가스로서, 산소(O2)와 희가스의 혼합 가스 또는 산소, 수소 및 희가스의 혼합 가스를 공급할 수 있다. 또한, 질소를 포함하는 가스로서, 질소와 희가스의 혼합 가스 또는 암모니아 가스와 희가스의 혼합 가스를 공급할 수 있다. 다음, 기판(101)을 온도 제어부(323)를 갖는 지지대(317) 상에 셋팅되고, 기판(101) 및 유전판(321)은 20 내지 80mm (바람직하게는 20 내지 60mm)의 범위 이내의 거리를 갖도록 셋팅된다.
다음, 고주파 전력 공급부(322)로 부터 안테나(320)에 마이크로파를 공급한다. 여기서, 주파수가 2.45GHz인 마이크로파를 공급한다. 마이크로파를 유전판(321)을 통해서 처리실 내부로 공급하면, 플라즈마 여기에 의하여 활성화된 고밀도 플라즈마(324)가 생성된다. 공급된 마이크로파에 의하여 플라즈마가 여기되면, 저전자 온도(3eV 이하, 바람직하게는 1.5eV 이하)로 고전자 밀도(1×1011cm-3 이상)의 플라즈마를 생성할 수 있다. 이러한 고밀도 플라즈마에 의하여 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다) 또는 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 의해서 반도체층의 표면이 산화 또는 질화될 수 있다.
예를 들면, NH3 가스와 Ar 가스 분위기 속에서 플라즈마 처리를 수행하는 경우, 마이크로파에 의하여 NH3 가스와 Ar 가스가 혼합된 고밀도 여기 플라즈마가 생성된다. NH3 가스와 Ar 가스가 혼합된 고밀도 여기 플라즈마에는, 공급된 마이크로파에 의해 Ar 가스가 여기되어 라디칼(Ar*)이 생성되어, 상기 Ar 라디칼은 NH3 분자와 충돌함으로써, 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)이 생성된다. 이러한 라디칼은 기판(101)과 반응하여, 상기 기판(101)이 질화될 수 있다. 그 후, NH3 가스와 Ar 가스가 배기구(319)를 통해 처리실 외부로 배기된다. 또한, 산소, 아산화질소 등을 공급하는 경우에, 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)이 생성되어, 기판(101) 또는 그 기판(101) 상의 박막이 산화될 수 있다.
도 3은 플라즈마로 박막을 증착하기 위한 처리실 내부의 구성예를 도시한다. 처리실 내부에는 지지대(317), 가스를 도입하는 슬릿을 갖는 전극판(325),고주파 전력 공급부(326), 가스 도입부(327), 및 배기구(319)가 설치된다. 또한, 지지대(317) 하방에 온도 제어부(323)를 설치하여 기판(101)의 온도를 제어할 수 있다.
도 3에 도시된 처리실 내부에서 반도체층을 증착하기 위하여, 실란(SiH4), 디실란(Si2H6) 또는 게르마늄(GeH4)과 같은 반도체 재료 가스와, 필요에 따라서, 수소, 헬륨, 아르곤 또는 크세논과 같은 밸런스 가스를 공급하여 플라즈마를 여기시키면, 기판(101) 상에 박막이 형성될 수 있다. 절연막을 증착하기 위하여, 실란 또는 디실란에 질소, 산소, 아산화질소, 암모니아 등을 포함하는 가스와 혼합될 수도 있다. 별법으로서, TEOS[(C2H5O4)Si]로 대표되는 유기 실란을 이용할 수도 있다. 플라즈마를 여기하는 주파수로서 10MHz 내지 120MHz의 HF 또는 VHF대 또는 2.45GHz로 대표되는 마이크로파대의 주파수를 적용할 수 있다. 마이크로파대의 주파수를 적용하는 경우에, 처리실 내부의 구성은 도 2와 유사할 수 있으며, 공급되는 가스의 종류를 변경할 수 있다.
다결정 실리콘막이나, 단결정 실리콘의 표면에 대하여 고밀도 플라즈마를 처리하며, 1 내지 20nm, 대표적으로는 5 내지 10nm의 절연막을 반도체에 형성할 수 있다. 이 경우에 발생하는 반응은 고상 반응이기 때문에, 상기 절연막과 반도체층간의 계면 상태 밀도가 매우 낮게될 수 있다. 이러한 고밀도 플라즈마 처리에 의하면, 반도체층[다결정 실리콘(결정성 실리콘), 단결정 실리콘]이 직접 산화(또는 질화)된다. 그러므로, 형성되는 절연막의 두께의 변동을 매우 작게 할 수 있다. 게다가, 다결정 실리콘의 결정립 경계에서 필요 이상의 산화 진행을 방지하기 때문에, 매우 바람직한 상태가 획득될 수 있다. 즉, 본원에 도시된 고밀도 플라즈마 처리로 반도체층의 표면을 고상 산화함으로써, 결정립 경계에서 비정상 산화 반응이 발생하는 것을 방지할 수 있으며, 따라서, 균일성이 좋고, 계면 상태 밀도가 낮 은 절연막을 형성할 수 있다.
전계 효과형 트랜지스터에 있어서, 이러한 고밀도 플라즈마 처리에 의한 고상 반응으로 반도체층을 직접 산화, 질화 또는 산질화하여 게이트 절연층을 형성할 수 있다. 별법으로서, 고밀도 플라즈마에 의한 고상 반응으로 반도체층 상에 형성된 절연막 상에 플라즈마 또는 열반응을 이용한 CVD법으로 산화실리콘, 산질화실리콘, 질화실리콘등의 절연막을 증착하여 적층된 게이트 절연막도 얻을 수 있다. 어떠한 경우에도, 고밀도 플라즈마 처리로 형성된 절연막을 게이트 절연막의 일부또는 전부에 포함하여 형성되는 전계 효과형 트랜지스터는 특성 변동을 작게 할 수 있다.
또한, 반도체층에 대하여 연속파 (CW) 레이저 빔 또는 10MHz 이상의 반복율을 갖는 펄스형 레이저 빔을 조사하면서 한 방향으로 주사하여 결정화시켜 획득된 결정성 반도체층은 그 빔의 주사 방향으로 결정이 성장하는 특성이 있다. 그 주사방향을 따라 트랜지스터의 채널 방향(채널이 형성될 때 캐리어가 흐르는 방향)을 위치설정하고, 트랜지스터를 상기 게이트 절연층과 조합하는 것에 의하여, 특성 변동이 작고 전계 효과 이동도가 높은 트랜지스터를 얻을 수 있다.
구체예로서, 기판에 대하여 제1 처리실(302) 내에서 하지 절연막을 증착하고, 제2 처리실(303) 내에서 그 절열막에 대하여 플라즈마 처리를 수행하고, 제3 처리실(304) 내부에서 반도체층을 증착하는 것을 일례에 관하여 설명하기로 한다.
우선, 기판(101)은 다수 매의 기판이 수납된 카세트(315)에 의하여 로드 록 챔버(301)에 반입된다. 카세트(315)가 반입된 이후, 로드 록 챔버(301)의 장전부 를 폐쇄한다. 이 상태로, 게이트 밸브(309)를 개방하고, 카세트(315)로부터 한장의 기판을 추출하고, 로보트 아암(308)에 의하여 공통 챔버(307) 내에 배치된다. 이 경우에, 공통 챔버(307) 내부에서 기판(101)의 위치 설정이 수행된다.
다음, 게이트 밸브(309)를 폐쇄하고, 게이트 밸브(311)를 개방한다. 그리고, 제1 처리실(302)로 기판(101)을 이송한다. 제1 처리실(302) 내에서, 150 내지 300℃의 온도로 성막 처리를 실시하여 배이스 절연막을 형성한다. 하지 절연막은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화질화 실리콘(SiOxNy)(x>y), 질화산화 실리콘(SiNxOy)(x>y) 등의 산소 또는 질소를 갖는 절연막의 단층 구조 또는 이것의 적층 구조로 설치할 수 있다. 여기서, 제1 처리실(302)에서 플라즈마 CVD법에 의하여 제1 절연층으로서 질화산화 실리콘막을 형성하고, 제2 절연층으로서 산화질화 실리콘막을 형성한다. 상기 성막 방법은 플라즈마 CVD법에 한정되지 않으며, 타겟을 이용하는 스퍼터링법을 이용할 수도 있다.
하지 절연막을 증착한 이후, 기판(101)은 로보트 아암(308)에 의하여 공통 챔버(307)로부터 인출되고, 제2 처리실(303)로 이송된다. 제2 처리실(303) 내에서, 하지 절연막에 대하여 플라즈마 처리를 수행하여 절연막을 산화 또는 질화시킨다. 여기서, 제2 처리실(303) 내에서 산소 분위기 하에서(예를 들면, 산소와 희가스를 포함하는 분위기 하에서 또는 산소, 수소 및 희가스를 포함하는 분위기 하에서 또는 일산화이질소와 희가스를 포함하는 분위기 하에서) 플라즈마 처리를 수행하는 것에 따라, 하지 절연막의 표면을 산화시킨다.
하지 절연막의 표면을 산화 또는 질화처리한 이후에, 기판은 로보트 아암(308)에 의해서 공통 챔버(307)로 인출되고, 제3 처리실(304)로 이송된다. 제3 처리실(304) 내에서, 150 내지 300℃의 온도로 성막 처리가 수행되고, 플라즈마 CVD법에 의하여 반도체층을 형성한다. 반도체층은 미정질 반도체층, 비정질 실리콘막, 비정질 게르마늄막, 비정질 실리콘게르마늄막, 이러한 막의 적층막 등을 사용할 수 있다. 또한, 반도체층의 수소 농도가 350 내지 500℃의 온도로 설정하는 것에 의하여 감소된 열처리를 생략할 수도 있다. 본원에서 플라즈마 CVD법을 이용하는 예를 도시하였지만, 타겟을 이용하는 스퍼터링법을 이용할 수도 있다.
이상과 같이, 반도체층을 증착한 이후, 기판(101)은 로보트 아암(308)에 의하여 로드 록 챔버(306)로 이송되어, 카세트(316) 내부에 수납된다.
전술한 공정은 단지 일례이며, 예를 들면, 반도층을 형성한 이후에, 도전막 및 절연층을 제4 처리실(305)을 이용하여 연속적으로 형성할 수도 있다. 또한, 처리실의 수를 늘리는 것도 가능하다. 또한, 하지 절연막의 성막은 그 표면이 산화 또는 질화될 수 있도록 기판(101)의 플라즈마 처리에 의하여 수행될 수 있다.
이와 같이, 본 실시 형태에서 도시된 플라즈마 처리 장치를 이용하는 것에 의하여, 도전층, 절연막 또는 반도체층의 증착 및 그 플라즈마 처리를 연속하여 수행할 수 있다. 그러므로, 전도성이 향상될 수 있을 뿐만 아니라 불순물의 오염 또한 방지될 수 있다.
(실시 형태 2)
플라즈마가 전형적으로 13.56MHz의 주파수로 여기되는 평행판형 챔버로 플라 즈마 CVD법으로 증착되는 산화실리콘막은 막 증착 도중에 플라즈마 손상 또는 미반응 가스종에 의해서 막 내부 결함이 많이 생성되는 경우가 있다. 이러한 산화실리콘막을 적용하여 트랜지스터를 제조하면, 임계치 전압 또는 전계 효과 이동도와 같은 각종 특성에 악영향을 끼친다.
우선, 도 4a에 도시된 바와 같이, 기판(101) 상에 스퍼터링법, 감압 CVD법, 또는 플라즈마 CVD 법을 이용하여 하지 절연막(102)으로서 질화 실리콘막을 50 내지 100nm의 두께로 형성한다. 질화 실리콘막은 SiH4와 NH3 및/또는 N2 가스를 공급하여 250 내지 400℃, 바람직하게는 300 내지 350℃의 기판 온도로 증착된다. 이 경우, 질화 실리콘막 대신에 산질화 실리콘막을 사용할 수도 있다. 산질화 실리콘막은 SiH4, N2O, 및 N2 및/또는 NH3를 소스 가스로 이용하여 플라즈마 CVD법으로 형성될 수 있다. 기판(101)은 알루미노실리케이트 유리, 알루미노 보로실리케이트 또는 바륨 보로실리케이트 유리와 같은 소위 무알칼리 유리로 형성될 수 있다.
하지 절연층(102)의 표면에 고밀도 플라즈마 처리에 의하여 산화막을 형성한다. 따라서, 하지 절연막(102)의 표면에 플라즈마 처리에 의하여 생성된 플라즈마 산화층(104)이 형성된다(도 4b). 이 경우, O2 또는 N2O를 Ar, Kr, Xe 및 Ne 중에서 선택된 희가스와 함께 공급하여 마이크로파로 여기된 플라즈마 처리를 수행하여, 하지 절연층(102)의 표면이 산화된다. 질화실리콘막에 포함된 질소는 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)로 교체되어, 플라즈마 산화층(104)이 1 내지 10nm의 두께로 형성된다. 이러한 플라즈마 산화층(104)은 전자 온도가 3eV 이 하, 바람직하게는 1.5eV 이하로서 그리고 전자 밀도가 1×1011cm-3 이상인 플라즈마로 수행되기 때문에, 플라즈마 CVD법으로 증착된 산화 실리콘막과 비교하여 결함 레벨 밀도가 낮은 양질의 막를 얻을 수 있다. 상기 막은 플라즈마 처리에 이용된 희가스(He, Ne, Ar, Kr, 및 Xe 중 적어도 하나)를 포함할 수도 있으며, Ar를 이용한 경우에, 막 중에 Ar이 포함될 수도 있다.
다음, 플라즈마 산화층(104) 상에는 스퍼터링법, 감압 CVD법, 플라즈마 CVD법을 이용하여 실리콘또는 실리콘을 주성분(예를 들면, SixGe1 -x 등)으로 하는 반도체층(106)을 형성한다(도 4c). 여기서, 플라즈마 산화층(104)과 반도체층(106)은 도 1에 도시된 플라즈마 CVD법을 이용하여 연속하여 형성될 수 있다. 플라즈마 산화층(104)과 반도체층(106)을 대기에 노출시키지 않고 연속하여 형성함으로써, 반도체층(106)으로의 불순물의 혼입을 방지할 수 있다.
이하, 전술한 공정을 실현하기 위한 플라즈마 처리 장치의 구성을 도 1을 참조하여 설명한다. 제1 처리실(302)은 하지 절연층(102)을 증착하기 위한 챔버로서 이용된다. 이 경우, 제1 처리실(302)은 도 3에 도시된 것과 같은 내부 구성을 포함한다. 별법으로서, 플라즈마를 이용한 박막의 증착 방법 대신, 가열된 와이어로 반응가스를 분해하여, 라디칼을 생성하는 것에 의하여 질화 실리콘막을 증착하는 구조를 채용할 수 있다. 제2 처리실(303)은 고밀도 플라즈마 처리를 수행하기 위한 챔버이며, 도 2에 도시된 것과 유사한 내부 구성을 갖는다. 제3 처리실(304)은 반도체층을 증착하기 위한 챔버로 이용된다. 제3 처리실(304)의 내부 구성은 도 3 에 도시된 것과 유사하다. 별법으로서, 플라즈마를 이용한 박막의 증착 방법 대신에, 가열된 와이어로 반응가스를 분해하여 라디칼을 생성하는 것에 의하여 질화 실리콘막을 증착하는 구성을 채용할 수 있다. 또한, 제4 처리실(305)은 반도체층이 증착된 기판을 감압 하에서 밀봉 히터 또는 램프 히터로 450 내지 600℃로 가열할 수 있도록 하여, 반도체층에 포함된 수소를 제거하는 탈수소 처리를 하는 수행할 수 있도록 구성된다.
플라즈마 산화층(104) 상의 반도체층(106)은 열처리 또는 레이저 광 또는 강광의 조사에 의해 결정화되는 것이 바람직하다. 예를 들면, 반도체층에 대하여 연속파 레이저 빔 또는 펄스형 레이저 빔을 10MHz 이상의 반복율로 조사하면서 한 방향으로 주사하여 결정화시켜 얻어진 반도체층은 그 빔의 주사 방향으로 결정이 성장하는 특성이 있다. 그 주사 방향을 따라 트랜지스터의 채널 방향(채널이 형성될 때 캐리어가 흐르는 방향)을 위치설정하고, 그 트랜지스터를 상기 게이트 절연층과 조합시키는 것에 의하여, 특성 변동이 작고, 전계 효과 이동도가 높은 트랜지스터를 얻을 수 있다. 별법으로서, 금속 원소를 반도체층(106)에 첨가하여, 450 내지 750℃에서 열처리를 수행하여 반도체층(106)을 결정화시킨다. 이러한 열처리를 레이저 빔 조사를 이용하는 결정화 방법과 조합하여 반도체층(106)의 결정화를 수행할 수 있다
도 4e는 반도체층(106)을 선택적으로 에칭하여 아일랜드 형상의 반도체층(106a, 106b)을 형성하여, 상기 아일랜드 형상의 반도체층(106a, 106b)을 채널 형성 영역으로 각각 이용하는 n형 트랜지스터(130)와 p형 트랜지스터(132)를 갖는 반도체 장치를 제조하는 공정을 도시한다.
반도체층(106a, 106b)을 덮기 위하여 산화 실리콘막을 게이트 절연층(108)으로 형성한다. 게이트 절연층은 고밀도 플라즈마로 형성된 절연막만을 이용하는 것에 의하여 또는 산화 실리콘, 산질화 실리콘, 질화 실리콘등과 같은 절연층을 플라즈마를 이용하는 CVD 또는 열반응으로 적층하는 것에 의하여 형성될 수 있다. 어떠한 경우에도, 고밀도 플라즈마 처리에 의하여 형성된 절연막이 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 게이트 절연층을 갖는 트랜지스터는 특성 변동을 작게 할 수 있다. 게이트 절연층(108)의 표면은 질소 분위기 하에서 고밀도 플라즈마 처리에 의해 질화될 수도 있다.
그 후, 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 탄탈(Ta), 니켈(Ni) 등을 이용하여 게이트 전극(110)을 스퍼터링법으로 형성한다. 반도체층(106a, 106b)에서, 소스 및 드레인 영역을 형성하는 불순물 영역과 같이, 각각의 게이트 전극의 대향 측면에 측벽을 형성하고, 그것을 도핑하는 것에 의하여 저농도 불순물영역이 형성될 수 있다. 게다가, 보호층으로서 패시베이션층(112)과, 층간 절연층(114), 및 배선(116)을 형성할 수 있다.
이와 같이, 플라즈마 처리를 이용하여 하지막으로서 기능하는 절연막을 산화 또는 질화시켜 표면을 개질하는 것에 의하여, CVD법 또는 스퍼터링법으로 형성된 절연막과 비교하여 핀 홀과 같은 결함이 적은 조밀하고 양질인 막을 형성할 수 있다. 그러므로, 이러한 트랜지스터와 같은 반도체 소자의 특성을 향상 및 안정화시킬 수 있다.
(실시 형태 3)
결정성 반도체층을 형성하기 위하여 유리 기판과 반도체층 사이에 형성된 절연막은 기판으로부터 불순물이 반도체층으로 확산하는 것을 방지할 뿐만 아니라 유리 기판의 표면을 평탄화하는 것을 목적으로 한다. 불순물의 확산을 방지하는 블로킹 막으로서 질화 실리콘막이 적합하지만, 질화 실리콘막은 내부 응력이 높기 때문에 두꺼워질 수 없으므로, 평탄화 효과를 높일 수 없다. 본 실시 형태에서, 고밀도 플라즈마 처리를 유효하게 이용하여 하지막을 형성하는 예를 도 5a 내지 도 5e를 참조하여 설명하기로 한다.
우선, 기판(101)을 준비하고, 기판(101)의 표면을 플루오르화수소산(HF), 알칼리 또는 순수한 물을 이용하여 세정한다. 기판(101)은 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리 또는 알루미노실리케이트 유리와 같은 유리 기판, 석영 기판, 세라믹 기판 또는 스테인레스 스틸을 포함하는 금속 기판을 이용할 수 있다. 별법으로서, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 또는 폴리에테르설폰(PES)로 대표되는 플라스틱, 또는 아크릴과 같은 가요성 합성 수지로 이루어진 기판을 이용하는 것도 가능하다. 이하, 기판(101)으로서 유리 기판을 이용하는 경우를 설명하기로 한다.
다음, 고밀도 플라즈마 처리를 수행하여 기판(101)을 질화시켜, 기판(101)의 표면에 플라즈마 질화층(118)을 형성한다(도 5b). 고밀도 플라즈마 처리는 질소, 암모니아, 또는 아산화 질소와 같은 질소원과 희가스(He, Ne, Ar, Kr, 및 Xe 중 적어도 하나)를 이용하여 마이크로파로 여기된 플라즈마에 의해 수행된다. 처리 온 도는 150 내지 400℃, 바람직하게는 250 내지 400℃로 수행되는 것이 바람직하다. 이러한 고밀도 플라즈마 처리에 의하여 형성된 플라즈마 질화층(118)은 1 내지 10nm, 바람직하게는 3 내지 5nm의 두께로 형성된다. 플라즈마 질화층(118)은 기판(101)의 주성분으로서 포함되는 원소(예를 들면, 실리콘, 알루미늄, 붕소, 바륨 등)의 질화물을 포함한다. 특히, 플라즈마 질화층(118)은 질화 실리콘을 주성분으로 포함하면, 불순물의 확산에 대한 블로킹층으로서 기능한다.
다음, 플라즈마 질화층(118) 상에 하지막으로서 기능하는 하지 절연층(102)을 형성한다(도 5b). 하지 절연층(102)은 스퍼터링법, 감압 CVD법 또는 플라즈마 CVD법에 의하여 산화 실리콘(SiOx) 및 산소질화 실리콘(SiOxNy)(x>y)과 같은 절연층의 단층 구조 또는 적층 구조를 갖도록 형성된다. 산화실리콘을 주성분으로 하는 하지 절연막(102)은 표면 평탄화 뿐만 아니라 응력을 완화하기 위하여 50 내지 150nm의 두께로 형성된다.
또한, 하지 절연막(102)의 표면에 대하여 기판(101)의 표면 처리와 유사한 방법으로 고밀도 플라즈마 처리를 수행하여, 플라즈마 질화층(120)을 형성할 수도 있다. 이 경우, 질소, 암모니아 및 아산화 질소 중에서 선택된 하나 이상의 가스종과, Ar, Kr, Xe, 및 Ne 중에서 선택된 희가스를 함께 공급하여 마이크로파로 여기된 플라즈마 처리를 수행하여, 산화실리콘을 주성분으로 하는 하지 절연막(102)의 표면을 질화한다. 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 의해서 산화 실리콘막에 포함된 산소가 질소로 교체되고, 플라즈마 질화층(120)이 1 내지 5nm의 두께로 형성된다. 플라즈마 질화층(120)은 전자 온도가 3eV 이하, 바람직하 게는 1.5eV 이하로이고 전자 밀도가 1×1011cm-3 이상의 플라즈마로 수행되므로, 플라즈마 CVD법으로 증착된 질화 실리콘막과 비교하여 결함 레벨 밀도가 낮은 양질의 막을 얻을 수 있다. 상기 막은 플라즈마 처리에 이용된 희가스(He, Ne, Ar, Kr, 및 Xe 중 적어도 하나를 포함한다)를 포함할 수도 있으며, Ar을 이용하는 경우에, 막 중에 Ar이 포함될 수도 있다. 즉, 플라즈마 질화층(120)을 1 내지 5nm의 두께로 형성함으로써, 질화 실리콘막에서의 고정 전하의 영향 또는 응력의 영향을 배제하여 플라즈마 질화층(120)과 그 상부에 형성된 반도체층 사이에 양호한 계면을 형성할 수 있다.
다음, 플라즈마 질화층(120) 상에 스퍼터링법, 감압 CVD법, 또는 플라즈마 CVD법을 이용하여 실리콘 또는 실리콘을 주성분(예를 들면, SixGe1 -x 등)으로 하는 반도체층(106)을 형성한다(도 5d). 플라즈마 질화층(120)과 반도체층(106)은 도 1에 도시된 플라즈마 처리 장치를 이용하여 연속적으로 형성될 수 있다. 플라즈마 질화층(120)과 반도체층(106)을 대기에 노출시키지 않고 연속적으로 형성함으로써, 반도체층(106)에의 불순물의 혼입을 방지할 수 있다.
이하, 전술한 공정을 실현하기 위한 플라즈마 처리 장치의 구성을 도 1을 참조하여 설명하기로 한다. 제1 처리실(302)은 하지 절연층(102)을 증착하기 위한 챔버로서 사용된다. 이 경우, 제1 처리실(302)은 도 3에 도시된 것과 같은 내부 구성을 갖는다. 별법으로서, 플라즈마를 이용하는 박막의 증착 방법 대신에, 가열된 와이어로 반응 가스를 분해하여, 라디칼을 생성하여 질화 실리콘막을 증착하는 구성도 이용될 수 있다. 제2 처리실(303)은 고밀도 플라즈마 처리를 수행하는 챔버이며, 도 2에 도시된 것과 유사한 내부 구조를 갖는다. 제3 처리실(304)은 반도체층을 증착하는 챔버로서 이용된다. 제3 처리실(304)의 내부 구조는 도 3에 도시된 것과 유사하다. 별법으로서, 플라즈마를 이용하는 박막의 증착 방법 대신에, 가열된 와이어로 반응가스를 분해하여, 라디칼을 생성하여 질화 실리콘막을 증착하는 구성도 가능하다. 또한, 제4 처리실(305)은 반도체층이 증착된 기판을 감압 하에서 밀봉 히터 또는 램프 히터에 의해 450℃ 내지 600℃로 가열하여, 반도체층 내부에 포함된 수소를 제거하는 탈수소 처리를 수행할 수도 있다.
반도체층(106)을 선택적으로 에칭하여 아일랜드 형상의 반도체층(106a, 106b)을 형성하여, 상기 아일랜드 형상의 반도체층(106a, 106b)을 채널 형성 영역으로 각각 이용하는 n형 트랜지스터(130)와 p형 트랜지스터(132)를 갖는 반도체 장치를 제조할 수 있다(도 5e). 여기서, 기판(101)으로서 유리 기판을 이용하고, 질소 분위기 하에서 플라즈마 처리를 수행하는 것에 의하여 기판의 표면을 질화하여, 플라즈마 질화층(118)을 형성한다. 플라즈마 질화층(118) 상에 하지 절연막(102)으로서 산화실리콘(SiOx)을 형성하고, 상기 하지 절연막(102) 상에 고밀도 플라즈마 처리에 의해 플라즈마 질화층(120)을 형성한다. 그리고, 반도체층(106a, 106b)을 차폐하기 위하여 게이트 절연층(108)으로 산화실리콘을 형성하고, 게이트 절연층(108)을 질소 분위기 하에서 플라즈마 처리에 의해 질화한다. 그 후, 게이트 전극(110)이 스퍼터링법 등을 이용하여 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 탄탈(Ta), 니켈(Ni) 등으로 형성하고, 질소 분위기 하에서 플라즈마 처리를 수행하는 것에 의하여 게이트 전극(110)의 표면을 질화한다. 예를 들면, 게이트 전극(110)으로 몰리브덴(Mo)을 사용하는 경우에, 금속 질화층(122)을 Mo의 표면 상에 형성한다. 몰리브덴(Mo)이 게이트 전극(110)으로서 사용되는 경우에 용이하게 산화되는 것에 불구하고, 몰리브덴(Mo)은 그 표면이 질소 분위기 하에서 플라즈마 처리를 수행하는 것에 의하여 질화되는 경우에 산화되는 것이 방지된다.
이와 같이, 플라즈마 처리에 의해 기판(101)의 표면을 산화 또는 질화함으로써, 기판에 포함된 나트륨(Na)으로 대표되는 알칼리 금속 또는 알칼리 토류 금속 과 같은 불순물 원소가 반도체 소자에 혼입하여 오염하는 것을 방지할 수 있다.
(실시 형태 4)
본 실시 형태에서, 아일랜드 형상으로 형성된 반도체층의 가장자리에서 누설 전류를 억제할 수 있는 게이트 절연층을 형성하는 방법에 대하여 도 6a 내지 도 6d를 참조하여 설명한다.
도 6a를 참조하면, 실시 형태 2와 유사하게, 기판(101) 상에 하지 절연층(102), 플라즈마 산화층(144), 및 반도체층(106a, 106b)을 형성하고, 플라즈마 CVD법으로 질화 실리콘층(124)을 1 내지 5nm의 두께로 형성한다. 이 경우, 질화 실리콘막(124)은 막 중에 함유하는 실리콘의 농도가 높아지도록 증착된다. 고농도의 실리콘을 함유하는 질화 실리콘막을 형성하기 위한 조건으로서, 예를 들면, SiH4 및 NH3 및/또는 N2를 반응 가스로 사용하면, 방전 전력을 낮게 설정하고, 반응 압력을 높게 설정한다. 이 경우, SiH4 및 NH3 의 유량비를 약 0.15(SiH4/NH3=0.15)로 설 정하는 것이 바람직하다. 또한, 반응가스에 질소를 혼합할 수 있다. 이러한 성막조건으로 증착된 고농도의 실리콘을 함유하는 질화 실리콘막은 스텝 커버리지가 우수하다. 20 내지 100nm의 두께로 형성된 반도체층(106a, 106b)의 측벽부에도 절연기판의 표면과 같이 평탄한 부분과 비교하여 70% 이상의 막 두께로 질화 실리콘막을 증착할 수 있다.
도 6b를 참조하면, 산소, 아산화 질소와 같은 산소를 포함하는 가스를 도입하고, 마이크로파 여기로 저전자 온도(3eV 이하, 바람직하게는 1.5eV 이하)로 고전자 밀도(1×1011cm-3 이상)의 플라즈마를 생성한다. 이 고밀도 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)에 의해 고 농도의 실리콘을 함유하는 질화실리콘막(124)이 산화된다. 이러한 플라즈마 처리에 의하여 질화 실리콘막(126)은 질화 실리콘층(124)의 질소가 산소로 교체되어, 산화되므로써, 플라즈마 산화층(126)이 형성된다. 질화 실리콘막(124)에 포함된 실리콘도 산화된다. 이러한 플라즈마 산화층(126)은 전계 효과형 트랜지스터에서 게이트 절연막으로 이용될 수 있다.
이러한 플라즈마 산화층(126)은 아일랜드 형상으로 가공된 반도체층(106a134 106b)의 표면 및 측면에 높은 커버리지로 차폐하기 위하여 증착된 질화 실리콘층(124)을 고밀도 플라즈마에 의해서 산화된 것이다. 이 경우의 산화 반응은 고상 반응이기 때문에, 산화 실리콘막과 반도체층 사이의 계면 상태 밀도는 매우 낮게 제어될 수 있다. 게다가, 결정성 실리콘의 결정립 경계에서 필요 이상 산화가 이루어지는 것을 방지하기 때문에, 매우 우수한 상태를 얻을 수 있다. 즉, 본원에 도시된 고밀도 플라즈마 처리로 반도체층의 표면을 고상 산화하는 것에 의하여, 결정립 경계에서 비정상적인 산화 반응이 발생하는 것을 방지하며, 따라서 균일성이 좋고, 계면 상태 밀도가 낮은 산화 실리콘막을 반도체층의 표면 및 측면에 형성할 수 있다.
또한, 도 6c에 도시된 바와 같이, 플라즈마 처리로 생성된 플라즈마 산화층(126) 상에 플라즈마 CVD법으로 절연막, 예를 들면 산화 실리콘막(128)을 적층할 수 있다. 게이트 절연막의 두께는 트랜지스터의 구동 전압을 고려하여(축척 법칙에 따라서) 결정할 필요가 있다. 플라즈마 처리로 생성된 플라즈마 산화층(126)이 게이트 절연층에 대하여 충분한 두께를 갖지 않는 경우에, 그 두께는 전술한 바와 같이 플라즈마 CVD법으로 산화 실리콘막(128)을 적층하여 조정할 수 있다. 예를 들면, 5 내지 15V의 전압으로 구동하는 트랜지스터에 관하여, 5nm의 두께로 형성한 플라즈마 산화층(126) 상에 80nm의 두께로 산화 실리콘막(128)을 플라즈마 CVD법으로 증착할 수 있다. 또한, 산화 실리콘막(128) 대신에, 질화 실리콘막 또는 산질화 실리콘막을 적용할 수도 있다.
전술한 공정을 실현하기 위한 플라즈마 처리 장치의 구성을 도 1을 참조하여 설명하기로 한다. 제1 처리실(302)은 하지 절연층(102)을 증착하기 위한 챔버로 사용된다. 이 경우, 제1 처리실(302)은 도 3에 도시된 것과 같은 내부 구성을 갖는다. 별법으로서, 플라즈마를 이용한 박막의 증착법 대신에, 가열된 와이어로 반응 가스를 분해하여, 라디칼을 생성하여 질화 실리콘막을 증착하는 구성도 채용할 수 있다. 제2 처리실(303)은 고밀도 플라즈마 처리를 수행하는 챔버이며, 도 2에 도시된 것과 유사한 내부 구성을 갖는다. 제3 처리실(304)은 산화 실리콘층(128)을 증착하기 위한 챔버로 사용된다. 제3 처리실(304)의 내부 구성은 도 3에 도시된 것과 유사하다. 산화 실리콘막 대신에 산질화 실리콘막과 같은 다른 절연막을 증착하는 경우에, 처리실에 도입된 반응 가스의 종류를 변경하는 것이 요구된다. 제4 처리실(305)은 스퍼터링용 챔버로서 또는 게이트 전극을 형성하는 도전막을 증착하는 챔버로서 사용될 수 있다. 어떠한 경우에도, 이러한 플라즈마 처리 장치로 청정한 반도체층의 표면에 게이트 절연막이 되는 절연막을 연속적으로 형성하면서, 게이트 전극을 형성하는 단계까지 대기에 노출시키지 않고 연속적으로 수행할 수 있다.
그 후, 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 탄탈(Ta), 니켈(Ni) 등을 이용하여 게이트 전극(110)을 스퍼터링법 등으로 형성한다. 반도체층(106a 106b)에서 소스 및 드레인 영역을 형성하는 불순물 영역과 같이, 각각의 게이트 전극의 대향 측면에 측벽을 형성하고, 그것을 도핑하는 것에 의하여 저농도 불순물영역이 형성될 수 있다. 게다가, 보호층으로서 패시베이션층(112)과, 층간 절연층(114), 및 배선(116)을 형성할 수 있다.
이와 같이, 플라즈마 처리를 이용하여 하지막으로서 기능하는 절연막을 산화 또는 질화시켜 표면을 개질하는 것에 의하여, CVD법 또는 스퍼터링법으로 형성된 절연막과 비교하여 핀 홀과 같은 결함이 적은 조밀하고 양질인 막을 형성할 수 있다. 그러므로, 이러한 트랜지스터와 같은 반도체 소자의 특성을 향상 및 안정화시킬 수 있다.
(실시 형태 5)
본 실시 형태는 산화 실리콘막, 질화 실리콘막, 및 아산화 실리콘막이 순차적으로 적층된 구조를 갖는 반도체 장치의 제조 공정에 대하여 도면을 참조하여 설명하기로 한다.
도 7a는 하지막의 형성 단계를 도시한다. 기판(101)에 실시 형태 2와 유사한 방식으로 하지 절연층(102) 및 플라즈마 산화층(104)을 하지 절연층으로 형성한다. 하지 절연층의 구조는 실시 형태 3과 유사할 수 있다.
도 7b는 반도체층을 형성하는 단계를 도시한다. 반도체층(106)은 비정질 반도체층을 형성하고, 비정질 반도체층을 레이저 결정화법, RTA(rapid thermal annealing) 또는 어닐링 퍼니스를 이용하는 열결정화법, 결정화를 조장하는 금속 원소를 이용하는 열결정화법 또는 이러한 방법을 조합한 방법 등을 이용하여 결정화시킨 결정성 반도체층이다.
본원에서 바람직한 방법으로서 적용되는 레이저 결정화법은 연속파형 레이저 빔이나 펄스형 레이저 빔을 반도체층에 조사하면서 빔 스캐닝하여 결정화를 수행한다. 레이저 발진기로서, Ar 레이저, Kr 레이저, 또는 엑시머 레이저와 같은 기체 레이저; YAG, YVO4, 고토감람석(forsterite)(Mg2SiO4), YAlO3, GdVO4와 같은 단결정 레이저 혹은 YAG, Y2O3, YVO4, YAlO3, 또는 GdVO4에 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta 중에서 선택된 하나 이상의 매질로 도핑된 다결정(세라믹) 레이저; 유리 레이저; 루비 레이저; 알렉산드라이트 레이저; 및 Ti:사파이어 레이저 중 하나 이상을 이용할 수 있다. 이러한 레이저의 기본파 및 이러한 기본파의 제2 내지 제4 고조파의 레이저 빔을 조사하는 것에 의하여, 대경 입자의 결정을 얻을 수 있다. 예를 들면, Nd:YVO4 레이저(기본파: 1064nm)의 제2 고조파(532nm)나 제3 고조파(355nm)를 이용할 수 있다.
YAG, YVO4, 고토감람석(forsterite)(Mg2SiO4), YAlO3, GdVO4와 같은 단결정 레이저 혹은 YAG, Y2O3, YVO4, YAlO3, 또는 GdVO4에 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta 중에서 선택된 하나 이상의 매질로 도핑된 다결정(세라믹) 레이저; Ar 레이저; 또는 Ti:사파이어 레이저는 연속 발진을 수행할 수 있으며, Q-스위치 동작이나 모드 록킹과 조합하는 경우에 10MHz 이상의 반복율을 갖는 펄스 발진을 수행할 수 있다.
이러한 레이저 발진기에서 펄스 방식으로 발장하는 레이저 빔은 비선형 광학 소자를 이용하여 제2 고조파 또는 제3 고조파로 파장이 변환되어, 이 레이저 빔을 반도체층을 조사하여 결정화할 수 있다. 반복율이 10MHz 이상, 바람직하게는 10MHz 이상 내지 100GHz 이하이고 펄스폭이 ct < 4nd(여기서 c는 광속, t는 펄스폭, n은 반도체층의 지지체로 작용하는 기판의 반사율, d는 기판의 두께), 바람직하게는 ct < 2nd를 만족하는 펄스형 레이저빔(예를 들면, 펄스 폭이 1 nsec 이하)을 반도체층에 조사하면, 반도체층은 레이저에 의해서 용융되어 고화할 때까지의 사이에 다음 펄스가 조사된다. 따라서, 반복율이 낮은 펄스형 레이저를 이용하는 경우와 달리, 고액 계면이 반도체층으로 연속적으로 이동될 수 있으며, 따라서 주 사 방향으로 연속적으로 성장한 결정 입자를 얻을 수 있다.
또한, 매질로서 세라믹(다결정)을 이용하면, 단시간 저비용으로 자유로운 형상으로 매질을 형성하는 것이 가능하다. 세라믹을 매질로 이용하는 경우, 단결정과 비교하여 매질의 크기를 현저히 크게할 수 있기 때문에, 대폭적인 출력 향상을 기대할 수 있다. 세라믹을 매질로 이용하는 경우, 평행육면체 형상이나 직방체 형상의 매질을 용이하게 형성하는 것이 가능하고, 이러한 형상의 매질로부터 출사되는 레이저 빔은 출사 시의 단면 형상이 사각형이다. 원형 빔과 비교하면, 선형 빔에 정형하는 것이 유리하다. 이와 같이 출사된 레이저 빔을 광학계를 이용하여 정형함으로써, 짧은 변의 길이가 1mm 이하, 긴변의 길이가 수 mm 내지 수 m의 선형 빔을 용이하게 얻는 것이 가능하다.
도 7c는 반도체층(106)을 도전성 불순물로 도핑하는 단계를 도시하는 것으로, 이는 트랜지스터의 한계 전압을 제어하기 위하여 필요에 따라 수행된다. 예를 들면, 반도체층(106)은 p형 불순물 원소로 도핑된다.
도 7d는 반도체층(106)을 에칭하는 단계를 도시한다. 반도체층(106)을 선택적으로 에칭하여, 제1 반도체층(106a, 106b, 106c)을 형성한다. 여기서, 반도체층(106a)은 메모리 소자를 형성하는데 이용되며, 반도체층(106b, 106c)은 논리 회로용으로 이용된다.
도 8a는 게이트 절연층을 형성하는 제1 단계를 도시한다. 반도체층(106a, 106b, 106c)에 대하여 플라즈마 처리를 수행하여 플라즈마 산화층(134)을 1 내지 10nm의 두께로 형성한다. 플라즈마 처리를 실시 형태 4와 유사한 방식으로 수행한 다. 여기서, 산소를 포함하는 분위기 하에서 플라즈마 처리를 수행하여, 반도체층(106a, 106b, 106c)의 각 표면이 산화되어, 플라즈마 산화층(134)이 형성된다. 이 경우, 플라즈마 산화층(134)으로서, 산화 실리콘막을 산질화 실리콘막(SiOxNy, 여기서 x>y)으로 교체할 수 있다. 플라즈마 CVD법 또는 스퍼터링법에 의하여 형성된 산화 실리콘막 또는 산화질화 실리콘막은 막 내부에 결함을 포함하고 있기 때문에 막질이 충분하지 않다. 그러므로, 산소 분위기 하에서 반도체층에 대하여 플라즈마 처리를 수행하여 산화함으로써, 반도체층상에 CVD법이나 스퍼터링법에 의하여 형성된 절연층보다 조밀한 절연층을 형성할 수 있다. 또한, 반도체층 상에 CVD법이나 스퍼터링법을 이용하여 도전막을 설치하는 경우에(반도체층과 도전막 사이에 절연막이 개재된 상태로), 반도체층의 가장자리가 절연층에 의하여 충분히 피복될 수 없는 상태가 발생하여, 반도체층과 도전막 사이에서 쇼트가 발생할 우려가 있다. 그러나, 반도체층의 표면을 플라즈마 처리를 이용하여 산화 또는 질화하는 것에 의하여 반도체층의 가장자리에서의 커버리지 결함이 방지될 수 있다.
도 8b는 게이트 절연막을 형성하는 제2 단계를 도시한다. 플라즈마 산화층(134)으로 형성된 산화 실리콘막과 하지막을 차폐하기 위하여 질화 실리콘막(136)을 5 내지 50nm의 두께로 형성한다. 이 경우, 질화 실리콘막은 산질화 실리콘막(SiNxOy, 여기서 x>y)으로 대체할 수 있다. 어떠한 경우에도, 질소를 주성분의 하는 절연막을 형성한다. 질화 실리콘층(136)을 형성하기 위한 질화 실리콘막은 클러스터형 실리콘을 포함하도록 형성되는 것이 바람직하다. 즉, 질화 실리콘 막이 전하를 유지할 수 있는 상태를 생성하는 것에 의하여 비휘발성 메모리를 구성하는 요소를 제공할 수 있다. 이 경우, 질화 실리콘은 실리콘의 클러스터가 그 내부에 포함되는 방식으로 증착된다. 막 증착 조건으로서, 예를 들면, 실란, 암모니아 및/또는 수소를 반응가스로 이용하고, 방전 전력을 낮게 설정하며, 반응 압력을 높게 설정한다. 이 경우, 실란과 암모니아의 유량비를 약 0.15로 설정하는 것이 바람직하다(SiH4/NH3=0.15). 게다가, 반응 가스에 질소를 혼합할 수 있다.
또한, 전하 유지 기능을 제공하기 위하여, 플라즈마 산화층(134) 상에는 도전성 입자 또는 반도체 입자(이하, 「분산 입자」라 한다)를 형성할 수도 있다. 분산 입자를 형성하는 방법으로서, 스퍼터링법, 플라즈마 CVD법, 감압 CVD(LPCVD)법, 증착법, 또는 액적토출법과 같은 공지의 방법을 이용할 수 있다. 분산 입자의 크기는 O.1 내지 10nm, 바람직하게는 2 내지 5nm이다. 반도체 입자의 재료로서 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄 합금 등을 이용할 수 있다. 또한, 분산 입자로서 실리콘 미결정을 이용할 수도 있다. 또한, 산소 분위기 하에서 또는 질소 분위기 하에서 플라즈마 처리를 수행하는 것에 의해 분산 입자의 표면을 산화 또는 질화할 수 있다. 분산 입자 이외에 도전층을 설치하는 것도 가능하다.
도 8c는 게이트 절연층을 형성하는 제3 단계를 도시한다. 질화 실리콘층(136)에 대하여 산화 분위기 하에서 플라즈마 처리를 수행한다. 플라즈마 처리에 의하여 질화 실리콘층(136)에 있는 질소는 산소로 교체되어, 플라즈마 산화층(138)이 형성된다. 게다가, 질화 실리콘층(136)에 포함되는 클러스터형 실리콘도 산화된다. 플라즈마 처리에 의하여 플라즈마 산화층(138)으로 형성된 산화 실 리콘막은 2 내지 10nm의 두께로 형성된다.
도 9a는 논리부에서 질화 실리콘막(136)을 선택적으로 산화하는 단계를 도시한다. 구체적으로, 논리부의 질화 실리콘막(136)에 대하여 산화 분위기 하에서 플라즈마 처리를 수행하여 산화시킨다. 이 경우, 반도체층(106a이형성된 d여역은 마스크(140)가 제공되어, 플라즈마에 노출되지 않도록 한다. 이러한 플라즈마 처리에 의해 질소는 반도체층(106b, 106c)이 형성된 영역에서 질화 실리콘막에 포함된 산소로 대체되고, 절연막으로서 산화 실리콘층(142)이 형성된다.
전술한 공정을 실현하기 위한 플라즈마 처리 장치의 구성을 도 1을 참조하여 설명하기로 한다. 제1 처리실(302)은 고밀도 플라즈마 처리를 수행하기 위한 챔버로서, 도 2에 도시된 것과 유사한 내부 구조를 갖는다. 제1 처리실(302)에서 반도체층의 질화 처리가 수행된다. 제2 처리실(303)은 하지 절연층(102)을 증착하기 위한 챔버로서 사용된다. 이 경우, 제1 처리실(302)의 내부 구성은 도 3에 도시된 것과 유사하다. 제3 처리실(304)은 고밀도 플라즈마 처리를 수행하기 위한 챔버로서, 도 2에 도시된 것과 유사한 내부 구조를 갖는다. 제3 처리실(304)에서 질화 실리콘막의 산화 처리를 수행한다. 제4 처리실(305)은 고밀도 플라즈마 처리를 수행하기 위한 챔버로서 준비할 수도 있다. 어떠한 경우에도, 이러한 플라즈마 처리장치는 청정한 반도체층의 표면에 게이트 절연층이 되는 절연막을 대기에 노출시키지 않고 연속적으로 형성할 수 있다.
도 9b는 게이트 전극을 형성하는 단계를 도시한다. 도 9a에서 마스크(140)를 제거한 이후에, 게이트 전극(144, 146, 148)을 각각 반도체층(106a 106b, 106c) 상에 형성한다. 본원에 도시된 예는 제1 도전층(144a 146a, 148a)와 제2 도전층(144b, 146b, 148b)을 적층하여 게이트 전극(144, 146, 148)을 형성하는 예이다. 제1 도전층(144a 146a, 148a)은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 크롬(Cr), 및 니오븀(Nb) 중에서 선택된 금속으로 형성되는 것이 바람직하지만, 상기 금속으로부터 선택된 질화물을 이용할 수도 있다. 금속 질화물로서, 질화탄탈, 질화티탄, 질화텅스텐, 질화 몰리브덴 등이 있다. 이것은 산화를 방지할 뿐만 아니라 제2 도전층(144b, 146b, 148b)에 대한 접착을 증가시키기 위한 것이다. 제2 도전층(144b, 146b, 148b)은 대표적으로 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 및 니오븀(Nb)으로 부터 선택된 금속 또는 이 금속을 주성분으로 하는 합금 재료 또는 혼합물로 형성할 수 있다. 또한, 인과 같은 불순물 원소를 도핑된 다결정 실리콘으로 대표되는 반도체 재료로 형성될 수도 있다.
도 9b에서 각각의 반도체층에 도전성 또는 그것과 반대의 도전성을 부여하는 불순물로 도핑한다. 반도체층(106a)은 게이트 전극(144)을 마스크로 이용하여 n형 불순물 원소가 도핑된다. 반도체층(106b)은 게이트 전극(146)을 마스크로 이용하여 p형 분순물 원소가 도핑된다. 반도체층(106c)은 게이트 전극(148)을 마스크로 이용하여 n형 불순물 원소가 도핑된다. 반도체층의 불순물 도핑은 도전성 또는 그것과 반대의 도전성을 부여하는 불순물 원소를 주입하는 것에 의하여 또는 이러한 원소를 포함하는 이온 종류를 전계로 가속하여 주입하는 방법에 의하여 수행된다. 주입되는 이온 종류에 질량으로 분리되거나 그렇지 않을 수 있다. 이와 같이, 각 반도체층에 형성된 불순물 영역은 소스와 드레인 영역을 형성한다. 이 경우에, 불순물 영역 내에 농도차가 발생하여 저농도 불순물 영역이 형성될 수 있다.
도 9c는 층간 절연층 및 배선을 형성하는 단계를 도시한다. 게이트 전극(144, 146, 148)을 차폐하는 층간 절연층(114)을 형성하고, 반도체층(106a 106b, 106c) 각각의 소스 또는 드레인 영역에 전기적으로 접속하도록 층간 절연층(114) 상에 배선(116)을 형성한다. 이와 같이, 반도체층(106a 106b, 106c)의 일부가 게이트 전극(144, 146, 148)과 중첩하는 영역을 채널 영역으로 이용하는 트랜지스터를 얻을 수 있다.
반도체층(106a)과 게이트 전극(144) 사이에 전하를 축적하기 위한 층으로 기능하는 질화 실리콘층(136)을 갖는 트랜지스터(152)는 비휘발성 메모리 소자로서 동작할 수 있다. 즉, 전하 유지 기능을 갖는 질화 실리콘막은 게이트 절연층에 포함된다. 논리부에 형성된 트랜지스터(154, 156)는 플라즈마 처리에 의해 형성된 플라즈마 산화층(134)을 반도체층(106b, 106c)과 계면을 형성하도록 제공하는 것에 의하여 계면 상태 밀도가 저감하기 때문에, 한계 전압과 같은 특성의 변동이 억제된다.
전술한 바와 같이, 마이크로파로 여기되어, 저전자 온도로 그리고 고전자 밀도의 플라즈마로 생성된 라디칼을 이용하여 산화 또는 질화 처리를 수행하는 것에 의하여 종래 필요한 필름 증착 단계를 생략할 수 있을 뿐만 아니라, 특히, 이종 재료로 이루어진 층의 적층 계면을 양호한 상태로 할 수 있다. 또한, 기능이 다른 절연막을 동일 기판 상에 형성할 수 있다.
(실시 형태 6)
실시 형태 5에서 기술되어 있는 도 9a에 도시된 질화 실리콘층(136)을 선택적으로 산화하는 단계는 다른 단계로 대체할 수 있다. 도 10a에 도시된 바와 같이, 메모리부에 형성된 플라즈마 산화층(138)의 상면에 도전층(150)을 형성한다. 그리고, 도 10b에 도시된 바와 같이, 반도체층(106a 상방에 배치된 도전층(150)이 그대로 남아 있도록 에칭을 수행하고, 산소 가스 또는 산소 소스 가스를 공급하는 것에 의하여 플라즈마 처리를 수행한다. 이 경우, 도전층(150)은 마스크로 기능하기 때문에, 도전층(150)으로 덮여 있지 않은 질화 실리콘층(136)은 산화될 수 있다. 도전층(150)도 산화될 가능성이 있지만, 산화되더라도 도전성을 유지할 수 있는 탄탈, 티탄, 몰리브덴 등을 이용하는 것이 바람직하다. 그 후, 도 10c에 도시된 바와 같이, 도전층(150)을 제거하지 않고 제1 도전층 및 제2 도전층을 적층하여 게이트 전극을 형성할 수도 있다. 그러므로, 메모리 소자부에 형성된 패턴 처리되는 도전층은 3층 구조를 갖는다.
(실시 형태 7)
본 실시 형태는 쇼트 채널 효과를 발생시키지 않는 레벨로 트랜지스터를 다운사이징하는 경우에 n채널형 트랜지스터에서 게이트 전극과 중첩하는 저농도 불순물 드레인(LDD) 영역을 형성하는 공정에 대하여 도 11a 내지 도 11d를 참조하여 설명하기로 한다.
우선, 실시 형태 2와 같은 방법으로, 기판(101) 상에 질화 실리콘막을 하지 절연막(102)으로 증착하고 그 위에 산화 실리콘막을 플라즈마 산화층(104)으로 형 성하는 것에 의하여 하지막을 형성한다. 또한, 반도체층(106a 106b)을 형성한다.
반도체층(106a 106b)의 표면에 대하여 실시 형태 5와 유사한 방법으로 고밀도 플라즈마 처리를 수행하여, 플라즈마 산화층(134)을 1 내지 10nm의 두께로 형성한다. 이러한 플라즈마 산화층(134)은 전계 효과 트랜지스터의 게이트 절연층으로서 이용된다. 또한, 플라즈마 산화층(134) 상에 플라즈마 CVD법이나 스퍼터링법과 같은 막 증착 기술을 이용하여 산화 실리콘막이나 질화 실리콘막과 같은 절연층을 적층할 수 있다.
게이트 전극을 형성하는 도전층은 단층 또는 복수개의 도전층을 조합하여 형성한다. 도 11a에서, 제1 도전층(158)은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 크롬(Cr), 및 니오븀(Nb) 중에서 선택된 금속 또는 그러한 금속의 질화물로 형성된다. 제1 도전층(158)은 금속 질화물로 30 내지 50nm의 두께로 형성되면, 그 하층에 위치하는 플라즈마 산화층(134)과 양호한 접촉을 형성할 수 있다. 즉, 밀착성이 양호한 제1 도전층(158)을 형성한다. 금속 질화물로서, 예를 들면, 질화 탄탈, 질화 티탄, 질화 텅스텐, 질화 몰리브덴 등이 있다. 제2 도전층(160)은 대표적으로 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 및 니오븀(Nb)으로 부터 선택된 금속, 또는 이러한 금속을 주성분으로 하는 합금 재료 또는 혼합물 재료로 형성할 수 있다. 제2 도전층(160)은 300 내지 600nm의 두께로 형성된다. 또한, 제2 도전층(160)은 인과 같은 불순물 원소가 도핑된 다결정 실리콘으로 대표되는 반도체 재료로 형성할 수도 있다.
계속해서, 제1 도전층(158)과 제2 도전층(160)을 에칭 처리하기 위하여 마스 크 패턴을 형성한다. 마스크 패턴은 포토리소그래프 단계에 의하여 형성된다. 마스크 패턴은 회절 격자 패턴 또는 반투막으로 이루어진 광 강도 저감 기능을 갖는 보조 패턴을 구비하는 포토마스크 또는 레티클을 이용하여 형성된다. 도 11a는 중앙부가 (채널 길이 방향으로) 양 단부보다 두꺼운 방식으로 불균일한 두께를 갖도록 의도적으로 형성된 마스크 패턴(162)과, 막 두께를 의도적으로 다르게 하지 않은 마스크 패턴(164, 166)의 단면을 도시한다.
즉, 포토리소그래프 단계에서 이용된 포토마스크 또는 레티클(10)은 레지스트를 감광시키기에 충분한 빛을 투과하는 기판과, 노광광을 차단하는 패턴(11)과, 감광 및 비감광의 불완전한 상태를 부여하는 레벨(계조 레벨)로 노광이 수행될 수 있는 망판 패턴(12)을 포함하고 있다. 구체적으로, 포토마스크 또는 레티클(10)은 슬릿(그리드 라고도 한다)을 갖는 회절 격자를 이용하여 실질적으로 투과광을 감쇠시키거나, 또는 실질적인 투과 광량을 감쇠시킬 수 있는 다른 패턴(예를 들면, MoSi의 박막)으로 형성된다. 별법으로, 포토마스크 또는 레티클(10)에는 해상도 한계 이하의 슬릿을 설치하여, 복잡한 형상을 갖는 레지스트를 형성할 수 있다. 또한, 현상 단계 이후에 레지스트의 형상이 변화하는 온도(예를 들면, 약 200℃)에서 베이킹을 수행하는 것에 의하여 마스크 패턴을 변형시킬 수 있다.
마스크 패턴(162, 164)의 형상은 그것을 이용하여 제1 도전층(158) 및 제2 도전층(160)을 에칭 가공할 때에 반영될 수 있다. 예를 들면, 마스크 패턴(162)의 형상은 에칭 이후에 제1 도전층과 제2 도전층의 형상에 영향을 줄 수 있다. 그 이유는 마스크 패턴이 에칭 과정에서 어느 정도로 에칭되기 때문이다. 이러한 효과 를 적절히 이용하면, 일회의 포토리소그래프 단계(일회의 노광)에 의하여 단면 형상이 다른 복수개의 패턴을 동시에 형성할 수 있다. 도 11a에 있어서, 마스크 패턴(162)을 n채널형 트랜지스터의 게이트 전극을 형성하는데 사용하며, 마스크 패턴(164)은 p채널형 트랜지스터의 게이트 전극을 형성하는데 사용되고, 마스크 패턴(166)은 게이트 전극과 접속하여 그것과 동시에 형성되는 게이트 배선을 형성하는데 사용된다.
일례로서, 질화 탄탈막을 제1 도전층(158)으로 형성하고, 텅스텐막을 제2 도전층(160)으로 형성한 경우를 설명한다. 제2 도전막(160)으로 텅스텐막을 건식 에칭하는데 사용되는 에칭 가스로서, CF4, SF6, C12, 및 O2를 이용한다. 에칭율을 증가시키기 위하여, ECR(electron cyc1otron resonance) 또는 ICP(inductively coupled plasma) 등의 고밀도 플라즈마원을 이용하는 건식 에칭 장치를 이용할 수도 있다. 또한, 마스크 패턴(162, 164)을 사용하여 테이퍼형 가장자리 또는 테이퍼형 측벽부를 갖도록 제2 도전층(160)을 가공하기 위하여 기판측에 마이너스 바이어스 전압을 인가한다. 계속해서, 에칭 가스를 CF4 및 Cl2로 전환하여 제1 도전층(158)인 질화 탄탈막을 에칭 처리한다.
그리고, 에칭 가스로서 BCl3, Cl2, 및 O2를 이용하고, 제1 도전층(158)을 마스크 패턴을 이용하여 선택적으로 에칭된다. 레지스트로 형성된 마스크 패턴(162, 164)은 전계에 의해 가속된 이온으로 스퍼터링되고, 사이즈가 더욱 축소된다. 상기 에칭 단계에서, 기판측에 인가된 바이어스 전압은 낮게 설정되어, 제1 도전층은 그대로 남아있다. 제2 도전층의 가장자리는 제1 도전층보다 내측으로 리세스된다.
상기 방식에서, 도 11b에 도시된 바와 같이, n채널형 트랜지스터를 형성하기 위하여 반도체층(106a 상에 제1 도전층(158a) 및 제2 도전층(160a)로 이루어진 제1 도전성 적층 패턴이 형성된다. 제1 도전층의 가장자리에서의 돌출부는 후속 단계에서 자기 정합적으로 형성되는 저농도 드레인(LDD) 영역의 구조에 반영된다. 이 경우, 돌출부의 치수는 n채널형 트랜지스터의 구동 조건을 고려하여 자유롭게 설정될 수 있다. 또한, p채널형 트랜지스터를 형성하기 위하여 반도체층(106b) 상에는 제1 도전층(158b)과 제2 도전층(160b)으로 이루어진 제2 도전성 적층 패턴이 형성된다. 이 패턴은 제1 도전층(158a)이 돌출할 수 있는 형상을 갖고 있지 않다. 제1 도전층(158c)과 제2 도전층(160c)으로 형성되는 배선 패턴도 마찬가지이다.
도 11c는 반도체층에 도전성 또는 이와 반대되는 도전성을 갖는 불순물 영역이 형성된 상태를 도시한다. n채널형 트랜지스터를 형성하기 위하여 반도체층(106a)에 소스 및 드레인을 형성하는 n형 불순물 영역(168)과 저농도 불순물 영역(170)을 형성한다. 저농도 불순물 영역(170)은 제2 도전층(160a)을 마스크로 이용하여 n형 불순물(예를 들면, 인)로 도핑된다. 소스 및 드레인을 형성하는 n형 불순물 영역(168)은 제1 도전층(158a) 및 제2 도전층(160a)을 마스크로 이용하여 n형 불순물로 도핑된다. 따라서, 저농도 불순물 영역(170)은 제1 반도체층(158a)과 중첩되는 반도체층(106a)의 일부에 형성된다. 즉, 게이트 전극과 중첩하는 저농도 불순물 영역이 형성된다. 또한, p채널형 트랜지스터를 형성하기 위하여 반도체층(160b)에는 소스 및 드레인을 형성하는 p형 불순물 영역(172)이 형성된다.
그 후, 도 11d에 도시된 바와 같이, 패시베이션막(112), 층간 절연막(114), 및 배선(116)을 형성할 수 있다.
이와 같이, 회절 격자 패턴 또는 반투막으로 이루어진 광 강도 저감 기능을 갖는 보조 패턴을 설치한 포토 마스크 또는 레티클을 이용하는 것에 의하여, 트랜지스터의 구동 조건을 고려하여, 게이트 전극이나 저농도 불순물 영역을 자유롭게 설계하여 제조할 수 있다. 즉, 동일 기판 상에 구동 전압이나 극성 (전도성)과 같은 구동 조건이 다른 트랜지스터를 그 동작 특성에 따라서 제조할 수 있다. 또한, 게이트 전극과 그 층에 형성된 배선의 단면 형상이 다를 수 있기 때문에, 배선 밀도를 높일 수 있다.
(실시 형태 8)
복수 개의 화소와, 상기 복수개의 화소에 신호를 입력하는 드라이브 회로와, 화상 신호 처리, 복잡한 연산 처리, 프로그램에 기초한 데이터 처리, 데이터 저장 등을 수행하는 논리회로를 공통 절연면 상에 제조하는 방법에 대하여 도면을 참조하여 설명하기로 한다.
화소의 제조 방법의 일례로서, 도 12a에 도시된 구성의 화소를 제조하는 방법을 설명하기로 한다. 도 12a에 있어서, 화소는 게이트 전극(게이트 배선)(210)과 제1 신호선(224)의 교차부에 배치되며, 스위칭 트랜지스터(234), 구동 트랜지스터(236), 캐패시터(238), 및 발광소자(240)를 구비한다. 또한, 화소에는 전력 공급선(228)으로부터 전원이 공급된다. 스위칭 트랜지스터(234)의 소스 또는 드레인 중 어느 하나는 신호선(224)에 접속되며, 다른 것은 구동 트랜지스터(236)의 게이 트와 캐패시터(238)의 한 쌍의 전극 중 하나에 접속된다. 상기 쌍을 이루는 캐패시터(238)의 전극 중 다른 것과, 구동 트랜지스터(236)의 소스 및 드레인 중 어느 하나는 전력 공급선(228)에 접속된다. 구동 트랜지스터(236)의 소스 또는 드레인 중 다른 것은 발광 소자(240)에 접속된다. 본원에 도시된 예는 n채널형 트랜지스터를 스위칭 트랜지스터(234)로 이용하고 p채널형 트랜지스터를 구동 트랜지스터(236)로 이용하는 경우이다. 발광 소자(240)는 한 쌍의 전극을 구비하며, 상기 한 쌍의 전극 사이에 전류가 흐르는 것에 따라 발광한다. 본 실시예는 발광 소자(240)의 한 쌍의 전극으로서 화소 전극(232)을 형성하는 단계까지의 제조 방법을 설명한다.
또한, 논리 회로를 구성하는 소자의 제조 방법으로서, CMOS[n채널형 트랜지스터(200) 및 p채널형 트랜지스터(202)]의 제조 방법을 대표로 도시한다. 또한, 드라이브 회로를 구성하는 소자의 제조 방법으로서, CMOS[n채널형 트랜지스터(204) 및 p채널형 트랜지스터(206)]의 제조 방법을 대표로 도시한다.
논리 회로 및 드라이브 회로의 제조 공정을 도 13a 내지 도 16b로 도시하고, 화소의 제조 공정을 도 17a 내지 도 20b로 도시한다. 또, 논리 회로 및 드라이브 회로가 형성되는 기판과 화소가 형성되는 기판은 동일하며, 도 13a 내지 도 16b와 도 17a 내지 도 20b에 있어서 동일한 부호로 지시된다. 또한, 도 13a 내지 도 16b와 도 17a 내지 도 20b에 있어서, 공통되는 부분은 동일한 부호를 이용하여 도시한다.
기판(101) 상에 하지막으로서 절연막(102)이 형성된다. 하지 절연막(102) 상에 비정질 반도체층을 형성하고, 그 후 비정질 반도체층을 결정화시켜 결정성 반도체층(106)을 형성한다(도 13a 및 도 17a). 비정질 반도체층의 결정화에는, 레이저 결정화법, RTA 또는 어닐링 퍼니스(furnace)를 이용하는 열 결정화법, 결정화를 조장하는 금속 원소를 이용하는 열 결정화법 또는 이들 방법을 조합시킨 방법 등을 이용할 수 있다.
열처리를 수반한 결정화법과, 연속 발진 레이저 또는 10 MHz 이상의 반복율로 발진하는 펄스화 레이저의 레이저 빔 조사를 이용하는 결정화법을 조합하더라도 좋다. 연속 발진 레이저 또는 10 MHz 이상의 반복율로 발진하는 펄스화 레이저를 이용한 레이저 빔 조사로써, 결정화된 반도체층의 표면을 평탄화할 수 있다. 이것에 따라, 결정성 반도체층 상에 형성되는 절연막(게이트 절연층)을 박막화하는 것도 가능하고, 또한, 게이트 절연층의 내전압을 향상시키는 것에 기여할 수 있다.
기판(101)으로서는 예컨대, 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리 기판, 석영 기판, 세라믹 기판 등을 이용할 수 있다. 또한, 반도체 기판의 표면에 절연막을 형성한 것을 이용하더라도 좋다. 플라스틱등의 가요성 합성 수지로 이루어지는 기판을 이용하더라도 좋다. 기판의 표면을 CMP 법 등의 연마에 의해 평탄화하더라도 좋다. 또한, 유리 기판, 석영 기판이나, 반도체 기판을 연마하여 얇게 한 기판을 이용하더라도 좋다.
하지 절연막(102)으로서는, 산화 실리콘이나, 질화 실리콘 또는 질화 산화 실리콘 등의 절연막을 이용할 수 있다. 절연막(102)은 기판(101)에 포함되는 Na 등의 알칼리 금속이나 알칼리 토류 금속이 트랜지스터의 활성층이 되는 반도체층으 로 확산하여 트랜지스터의 특성에 악영향을 끼치게 하는 것을 방지할 수 있다. 절연막(102)은 단층의 구조라도 좋고 2층 혹은 그 이상의 복수층으로 형성하더라도 좋다. 또, 석영 기판 등, 불순물의 확산이 별로 문제가 되지 않는 경우는 절연막(102)을 반드시 설치할 필요는 없다.
고밀도 플라즈마에 의해서 기판(101)의 표면을 직접 처리하더라도 좋다. 고밀도 플라즈마는 마이크로파, 예컨대 2.45 GHz 주파수의 파로 생성된다. 또, 고밀도 플라즈마로서는 전자 밀도가 1×1011 내지 5×1013/cm3, 또한 전자 온도가 2 eV 이하, 이온 에너지가 5 eV 이하인 플라즈마를 이용한다. 이와 같이 저전자 온도가 특징인 고밀도 플라즈마는 활성종의 운동 에너지가 낮아서, 종래의 플라즈마 처리에 비해 플라즈마 손상이 적은 결함이 적은 막을 형성할 수 있다. 질소 분위기, 예컨대, 질소(N2)와 희유 가스(He, Ne, Ar, Kr, Xe 중 적어도 하나)를 포함하는 분위기 하, 또는 질소와 수소(H2)와 희유 가스를 포함하는 분위기 하, 또는 암모니아(NH3)와 희유 가스 분위기 하에서, 상기 고밀도 플라즈마 처리를 하는 것에 따라 기판(101)의 표면을 질화할 수 있다. 기판(101)으로서 유리나 석영, 실리콘 웨이퍼 등을 이용한 경우, 기판(101)의 표면에 형성된 질화물층은 질화 실리콘을 주성분으로 하기 때문에, 기판(101) 측에서 확산하여 오는 불순물의 장벽층으로서 이용할 수 있다. 이 질화물층의 위에 산화 실리콘막 또는 산질화 실리콘막을 플라즈마 CVD 법으로 형성하고 절연막(102)을 성막하여도 좋다.
또한, 산화 실리콘이나 산질화 실리콘 등으로 이루어지는 절연막(102)의 표 면에 대하여 동일한 고밀도 플라즈마 처리를 하는 것에 의해, 그 절연막(102)의 표면은 1 내지 10nm의 깊이로 질화 처리될 수 있다. 예컨대, 절연막(102)으로서 질화 산화 실리콘(SiNxOy)(x>y)을 형성한 후, 상기 질화 산화 실리콘막에 질소를 포함하는 분위기 중에서 플라즈마 처리를 하는 것에 의해, 상기 질화 산화 실리콘막의 표면을 질화한 후, 상기 질화 산화 실리콘막상에 산화 질화 실리콘(SiOxNy)(x> y)을 형성하여 적층 구조로 한다. 일반적으로, CVD 법이나 스퍼터링법에 의해 형성한 질화 산화 실리콘막은 막의 내부에 결함을 지니고 있어서 막질이 양호하지 않으므로, 질소 분위기 중에서 고밀도 플라즈마 처리를 하여 질화함으로써, 상기 질화 산화 실리콘막의 표면을 개질하여 보다 치밀한 막을 형성할 수 있다. 그 결과, 기판(101) 상에 형성된 반도체 소자에 대한 기판(101)으로부터의 불순물 원소의 혼입을 방지할 수 있다.
다음에, 반도체층(106)에 대하여 p-형 불순물 원소를 도핑한다. 여기서, 불순물 원소로서 붕소(B)를 도핑한다(도 13b 및 도 17b). 이 도핑은 트랜지스터의 채널 형성 영역이 되는 부분에 대하여 행해져, 트랜지스터의 문턱 전압을 제어한다.
다음에, 반도체층(106)을 선택적으로 에칭하여, 반도체층(106a, 106b, 106c, 106d)(도 13c) 및 반도체층(106a, 106b, 106c)(도 17c)을 형성한다. 도 13c의 반도체층(106a 및 106b)은 논리 회로로 이용되며, 도 13c의 반도체층(106c 및 106d)은 구동 회로로 이용되며, 도 17c의 반도체층(106a, 106b, 106c)은 화소에 이용하 는 것이다.
다음에, 반도체층(106a, 106b, 106c, 106d)에 대하여 플라즈마 처리를 하여 산화 또는 질화시키는 것에 따라, 상기 반도체층의 표면에 플라즈마 산화층(134)을 형성한다(도 14a 및 도 18a). 여기서, 산소를 포함하는 분위기 중에서 플라즈마 처리를 하여, 반도체층(106a, 106b, 106c, 106d)을 산화함으로써 플라즈마 산화막(134)을 형성한다. 상기 플라즈마 산화막(134)은 산화 실리콘(SiOx) 또는 산질화 실리콘(SiOxNy)(x> y)인 것이 바람직하다. 이 반응은 고상 반응이므로 상기 플라즈마 산화막(134)과 반도체층 사이의 계면 상태는 매우 낮게 할 수 있다. 일반적으로, CVD 법이나 스퍼터링법에 의해 형성한 산화 실리콘막 또는 산질화 실리콘막은 막의 내부에 결함을 포함하고 있기 때문에 막질이 양호하지 않다. 이것에 대하여, 산소 분위기 중에서 고밀도 플라즈마 처리를 하여 반도체층 표면을 산화하는 것으로 형성된 절연막은 CVD 법이나 스퍼터링법 등에 의해 형성한 절연막보다 높은 밀도를 가질 수 있다. 또한, 반도체층의 상측에 절연막을 사이에 두고 CVD 법이나 스퍼터링법 등을 이용하여 도전막을 설치하는 경우, 반도체층의 단부에 있어서 절연막의 절단 등에 의한 피복 불량이 생길 가능성이 있다. 그러나, 미리 반도체층의 표면에 플라즈마 처리를 이용하여 산화 또는 질화함으로써, 반도체층의 단부에 있어서의 절연막의 피복 불량을 방지할 수 있다. 또한, 이러한, 고밀도 플라즈마 처리는 반도체층(결정성 실리콘 또는 다결정 실리콘)을 직접 산화(혹은 질화)하기 위해서, 이상적으로는, 형성되는 절연막의 두께 변화를 매우 작게 할 수 있다. 덧붙여, 다결정성 실리콘의 결정립계에서 필요로 하는 것 보다 산화가 강하게 진행되 는 것을 방지할 수 있기 때문에, 매우 바람직한 상태가 된다. 즉, 여기서 나타내는 고밀도 플라즈마 처리로 반도체층의 표면을 고상 산화함으로써, 결정립계에 있어서 비정상의 산화 반응이 생기는 것을 방지할 수 있어서, 낮은 계면 상태 밀도의 균일한 절연막을 형성할 수 있다.
n채널형 트랜지스터(200) 및 p채널형 트랜지스터(202)의 게이트 절연층의 형성은 고밀도 플라즈마 처리에 의해서 형성되는 플라즈마 산화막(134)만을 이용한다. 한편, n채널형 트랜지스터(204), p채널형 트랜지스터(206), 스위칭 트랜지스터(234) 및 구동 트랜지스터(236)의 게이트 절연층은 고밀도 플라즈마 처리에 의해서 형성되는 플라즈마 산화막(134)에 플라즈마나 열반응을 이용한 CVD 법으로 산화 실리콘, 산질화 실리콘, 질화 실리콘 등의 플라즈마 산화막(134)을 적층한 것을 사용하여 형성한다. 어떤 경우이든, 고밀도 플라즈마로 형성한 플라즈마 산화막(134)을 게이트 절연층의 일부 또는 전부에 포함하여 형성되는 트랜지스터는 특성의 변동을 작게 할 수 있다. 더욱이, 캐패시터(238)는 유전체층으로서 고밀도 플라즈마 처리에 의해서 형성되는 플라즈마 산화막(124)을 이용한다. 플라즈마 산화막(134)은 1 내지 15nm, 바람직하게는 5 내지 10nm의 두께로 형성된 치밀한 막이므로, 큰 전하 용량을 갖는 캐패시터(238)를 형성할 수 있다.
또한, 반도체층에 대하여, 연속 발진 레이저 빔 또는 10 MHz 이상의 반복율의 펄스화 레이저 빔을 조사하면서 한 방향으로 주사하여 결정화시켜 얻어진 반도체층은 그 빔의 주사 방향으로 결정이 성장하는 특성이 있다. 그 주사 방향을 따라 트랜지스터의 채널 길이 방향(채널 형성시 캐리어가 유동하는 방향)을 배치하고 상기 게이트 절연막을 조합시킴으로써, 특성 변동이 작고, 전계 효과 전자 이동도가 높은 트랜지스터를 얻을 수 있다.
다음에, 플라즈마 산화막(134) 및 하지 절연막(102)을 덮도록 제1 도전막(158) 및 제2 도전막(160)을 성막한다(도 14b 및 도 18b). 제1 도전막(158)으로서는 질화 탄탈을 이용하고, 제2 도전막(160)으로서 텅스텐을 이용할 수 있다. 제1 도전막(158)이나 제2 도전막(160)의 재료는 이것에 한정되지 않으며, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등으로부터 선택된 원소 또는 이것들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수 있다. 또한, 상기 제1 도전막(158) 및 제2 도전막(160)은 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체 재료에 의해 형성할 수도 있다.
제1 도전막(158) 및 제2 도전막(160)을 에칭하여, 제1 도전층(158a) 및 제2 도전층(160a)으로 이루어진 게이트 전극(174), 제1 도전층(158b) 및 제2 도전층(160b)으로 이루어진 게이트 전극(176), 및 제1 도전층(158d) 및 제2 도전층(160b)으로 이루어진 캐패시터 전극(208)을 형성한다(도 14c 및 도 18c). 또한, 이들 전도층의 형성과 동시에 게이트 전극(210)을 형성할 수 있다.
이들 도전층은 회절 격자 패턴, 혹은 반투막으로 이루어지는 광 강도 저감 기능을 갖는 보조 패턴을 설치한 포토 마스크 또는 레티클을 이용하여 형성할 수 있다. 즉, 포토리소그래피 공정에 있어서, 포토레지스트를 노광할 때에, 포토 마스크의 투과 광량을 조절한다. 이렇게 해서, 현상된 레지스트 마스크에 있어서, 레지스트 마스크가 두꺼운 부분과, 개구 부분과, 상기 두꺼운 부분보다 얇은 부분을 형성할 수 있다. 회절 격자 패턴을 이용하는 방법에서는, 포토 마스크 또는 레티클에 해상도 한계 이하의 슬릿을 설치하여 상기 복잡한 형상을 갖는 레지스트 마스크를 형성한다. 현상 후에, 약 200℃ 온도로 베이킹을 행하여 포토레지스트 재료로 형성되는 마스크 패턴을 변형시키더라도 좋다. 상기 레지스트 마스크를 이용하여, 제1 도전막(158) 및 제2 도전막(160)을 에칭함으로써, 게이트 전극(174), 게이트 전극(176) 및 캐패시터 전극(208)을 형성할 수 있다. 이렇게 해서, 제1 도전층만이 형성되는 영역과, 제1 도전층과 제2 도전층이 적층되어 있는 영역을 1장의 포토 마스크로 연속하여 형성할 수 있다.
즉, 구동 전압이 5V 이하, 바람직하게는 3V 미만으로 동작하는 트랜지스터의 게이트 절연막은 약 10 내지 15nm의 두께로 형성된다. 채널 길이가 0.2 내지 1㎛의 n채널형 트랜지스터에 저농도 불순물 영역을 설치하기 위해서 제1 도전층(158a)의 폭(채널 길이 방향의 폭)을 제2 도전층(160a)의 폭보다 넓게 형성한다. 제2 도전층(160a)에서 제1 도전층(158a)가 돌출하는 영역은, 후 공정에서 자기 정합적으로 저농도 드레인을 형성하기 위해서 드레인 측의 한편에 설치되면 좋다. 그 돌출 폭은 0.1 내지 0.5㎛인 것이 바람직하다.
계속해서, 게이트 전극(174), 게이트 전극(176) 및 캐패시터 전극(208) 위에 , 플라즈마 산화막(134) 및 하지 절연막(102)을 덮도록 절연막(178)을 형성한다. 절연막(178)을 덮도록 제3 도전막(180)을 형성한다. 제3 도전막(180)을 덮도록 제4 도전막(182)을 형성한다(도 15a 및 도 19a).
절연막(178)으로서는, CVD 법(플라즈마 CVD 법이나 열 CVD 법)으로 적층된 산화 실리콘(SiOx)막이나 질화 실리콘(SiNx)막이나 질화 산화 실리콘(SiNxOy)(x> y)막을 이용할 수 있다.
제3 도전막(180)으로서는, 질화 탄탈을 이용하고, 제4 도전막(182)으로서 텅스텐을 이용할 수 있다. 제3 도전막(178) 및 제4 도전막(182)의 재료는 이것에 한정되지 않으며, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등으로부터 선택된 원소 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수 있다. 또한, 제3 도전막(180)과 제4 도전막(182)은 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체 재료에 의해 형성할 수도 있다.
제3 도전막(180) 및 제4 도전막(182)을 에칭하여, 제3 도전층(180a) 및 제4 도전층(182a)으로 이루어진 게이트 전극(184), 제3 도전층(180b) 및 제4 도전층(182b)으로 이루어진 게이트 전극(186), 제3 도전층(180c) 및 제4 도전층(182c)으로 이루어진 게이트 전극(210), 및 제3 도전층(180d) 및 제4 도전층(182d)으로 이루어진 게이트 전극(212)을 형성한다(도 15b 및 도 19b).
이들 도전층은 회절 격자 패턴, 혹은 반투막으로 이루어지는 광 강도 저감 기능을 갖는 보조 패턴을 설치한 포토 마스크 또는 레티클을 이용하여 형성할 수 있다. 즉, 포토리소그래피 공정에 있어서, 포토레지스트를 노광할 때에, 포토 마스크의 투과 광량을 조절한다. 이렇게 해서, 현상된 레지스트 마스크에 있어서, 레지스트 마스크가 두꺼운 부분과, 개구 부분과, 상기 두꺼운 부분보다 얇은 부분 을 형성할 수 있다. 회절 격자 패턴을 이용하는 방법에서는, 포토 마스크 또는 레티클에 해상도 한계 이하의 슬릿을 설치하여 상기 복잡한 형상을 갖는 레지스트 마스크를 형성한다. 현상 후에, 약 200℃ 온도로 베이킹을 행하여 포토레지스트 재료로 형성되는 마스크 패턴을 변형시키더라도 좋다. 상기 레지스트 마스크를 이용하여, 제3 도전막 및 제4 도전막을 에칭함으로써, 게이트 전극(184, 186, 210, 212)을 형성할 수 있다. 이렇게 해서, 제3 도전층만이 형성되는 영역과, 제3 도전층과 제4 도전층이 적층되어 있는 영역을 1장의 포토 마스크로 연속하여 형성할 수 있다.
다음에, 반도체층(106b, 106d)(도 15C) 및 반도체층(106b, 106c)(도 19c)을 덮는 마스크(188)를 형성한다. 게이트 전극(174, 184, 21)을 마스크로서 사용하여, 반도체층(106a, 106c)(도 15c) 및 반도체층(106a)(도 19c)을 n형 불순물 원소(여기서는 인(P)이 예로서 도시되어 있다)로 도핑한다. 제1 도전층 및 제2 도전층 양방이 형성되어 있는 부분에는 n형 불순물원소가 거의 도핑되지 않는다. 제l 도전층도 제2 도전층도 형성되어 있지 않은 부분에는 n형 불순물 원소가 도핑된 영역(이하, 불순물 영역이라고 한다)이 형성된다. 제1 도전층이 형성되어 있지만 제2 도전층이 형성되어 있지 않은 부분에는 제1 도전층을 통해 n형 불순물 원소가 첨가되고, 따라서 상기 불순물 영역보다 저농도로 n형 불순물 원소가 도핑된 영역(이하, 저농도 불순물 영역, LDD라는)이 형성된다. 상기 제1 도전층은 제2 도전층보다 얇게 형성되어 있다. 상기 제1 도전층은 10 내지 10O kV의 전계에서 가속된 이온종을 통과시키기에 충분한 두께로 형성되어 있다. 제3 도전층과 제4 도전층이 모두 형성되어 있는 부분에는 n형 불순물 원소가 거의 도핑되지 않는다. 제3 도전층도 제4의 도전층도 형성되어 있지 않은 부분에는 n형 불순물 원소가 도핑된 영역(이하, 불순물 영역이라고 한다)이 형성된다. 제3 도전층이 형성되어 있지만 제4 도전층이 형성되어 있지 않은 부분에는 제3 도전층을 통해 n형 불순물 원소가 도핑되고, 따라서 상기 불순물 영역보다 저농도로 n형 불순물 원소가 도핑된 영역(이하, 저농도 불순물 영역 또는 LDD 영역이라고 한다)이 형성된다. 상기 제3 도전층은 제4 도전층보다 얇게 형성되어 있다. 상기 제3 도전층은 10 내지 100 kV의 전계에서 가속된 이온종을 통과시키기에 충분한 두께로 형성되어 있다.
이러한 방식으로, 반도체층(106a)(도 15c)에는 n형 불순물 영역(190a)과 저농도 불순물 영역(192)이 형성된다. 반도체층(106c)(도 15c)에는 n형 불순물 영역(190b)에는 n형 불순물 영역(190b)과 저농도 불순물 영역(194)이 형성된다. 반도체층(106a)(도 19c)에는 n형 불순물 영역(214)과 저농도 불순물 영역(216)이 형성된다. 각각의 저농도 불순물 영역은 제1 도전층과 오버랩하도록 형성되어, 게이트 전극과 오버랩하는 LDD 영역을 형성한다. 본 실시예의 제작 방법에 의해서, 게이트 전극과 오버랩하는 LDD 영역을 자기 정합 방식으로 형성할 수 있다.
즉, 구동 전압이 5V 이하, 바람직하게는 3V 미만으로 동작하는 드라이브 회로의 n채널형 트랜지스터에 있어서, 게이트 절연층은 10 내지 120 nm, 바람직하게는 10 내지 90 nm의 두께로 형성되고, 채널 영역은 0.2 내지 8μm, 바람직하게는 0.52 내지 3μm의 길이로 형성되며, 저농도 드레인 영역은 드레인측의 한쪽에 제공되어도 좋다. 한편, 화소의 n채널형 트랜지스터에 있어서는, 소스및 드레인의 극 성(도전성)이 반전하는 경우가 있기 때문에, 게이트 전극의 양측에 저농도 영역이 자기 정합 방식으로 형성되도록, 제3 도전층(180c) 및 제4 도전층(182c)을 에칭한다. 이 경우, 상기 회절 격자 패턴 또는 반투막으로 이루어지는 광 강도 저감 기능을 갖는 보조 패턴을 포함하는 포토마스크 또는 레티클을 이용함으로써 각각의 트랜지스터에 있어서의 게이트 전극의 단면 형상을 다르게 제조할 수 있다. 또한, 게이트 전극과 동일한 층으로 형성되는 배선(게이트 배선)은, 제1 도전층을 차양형으로 가공할 필요가 없지만, 그와 같은 형상도, 회절격자패턴, 또는 반투막으로 이루어지는 광 강도 저감 기능을 갖는 보조패턴을 포함하는 포토마스크 또는 레티클을 이용하면, 한번에 노광할 수 있다.
다음에, 마스크(188)를 제거한 후, 반도체층(106a, 106c)(도 15d) 및 반도체층(도 19d)를 덮는 마스크(196)를 형성한다. 게이트 전극(176, 186, 212) 및 캐패시터 전극(208)을 마스크로서 사용하여, 반도체층(106a, 106d)(도 15d) 및 반도체층(106d, 106c)(도 19d)에 p형 불순물 원소(여기서는 붕소(B)가 예로서 도시되어 있다)를 도핑한다. 제1 도전층과 제2 도전층이 모두 형성되어 있는 부분에는 p형 불순물 원소가 거의 도핑되지 않는다. 제1 도전층도 제2 도전층도 형성되어 있지 않은 부분에는, p형 불순물 원소가 도핑된 영역이 형성된다. 제3 도전층과 제4 도전층이 모두 형성되어 있는 부분에는 p형 불순물 원소가 거의 도핑되지 않는다. 제3 도전층도 제4 도전층도 형성되어 있지 않은 부분에는 p형 불순물 원소가 도핑된 영역(불순물 영역)이 형성된다. 제3 도전층이 형성되어 있지만 제4 도전층이 형성되어 있지 않은 부분에는 제3 도전층을 통해 p형 불순물 원소가 도핑되고, 따 라서 상기 불순물 영역보다 저농도로 p형 불순물 원소가 도핑된 영역(저농도 불순물 영역 또는 LDD 영역)이 형성된다. 제3 도전층은 제4 도전층보다 얇게 형성되어 있다. 제3 도전층은 10 내지 10O kV의 전계에서 가속된 이온종을 통과시키기에 충분한 두께로 형성되어 있다.
이러한 방식으로, 반도체층(106b)(도 15d)에 p형 불순물 영역(198a)이 형성된다. 반도체층(106d)(도 15d)에 p형 불순물 영역(198b)이 형성된다. 반도체층(106d)(도 19d)에 p형 불순물 영역(218)이 형성된다. 반도체층(106c)(도 19d)에 p형 불순물 영역(220) 및 저농도 불순물 영역(222)이 형성된다.
다음에, 게이트 전극(184, 186, 210, 212) 또는 절연층(178)(도 16a 및 도 20a)을 덮도록 층간 절연층(114)을 형성한다.
무기 절연층이나 유기 절연층의 단층 구조 또는 적층 구조를 갖는 층간 절연층(114)을 형성할 수 있다. 무기 절연층으로서는, CVD 법에 의해 형성된 산화실리콘막이나, SOG(Spin On Glass)법에 의해 형성된 산화실리콘막 등을 이용할 수 있고, 유기 절연층으로서는 폴리이미드, 폴리아미드, BCB(벤조시클로부텐),아크릴, 포지티브형 감광성 유기 수지 또는 네가티브형 감광성 유기 수지 등의 막을 이용할 수 있다.
실리콘(Si) 및 산소(O)의 결합으로 골격 구조가 구성되는 재료로 층간 절연층(114)을 형성할 수도 있다. 이 재료의 대체물로서, 적어도 수소를 포함하는 유기기(예컨대 알킬기, 방향족 탄화수소)가 이용된다. 다르게는, 플루오로기가 대체물로서 사용될 수도 있고, 또는 적어도 수소를 포함하는 유기기와, 플루오로기 양 자를 대체물로서 이용할 수 있다.
다음에, 층간 절연층(114)에 불순물 영역에 이르는 컨택트 홀을 형성한다. 상기 컨택트 홀 상에 도전막을 형성한 다음에, 그 도전막을 패터닝함으로써, 배선(116), 신호 라인(224), 배선(226), 전원 라인(228) 및 배선(230)을 형성한다. 또한, 배선(230)(도 16b 및 20b)과 접촉하도록 화소 전극(232)을 형성한다.
구리(Cu),알루미늄(Al), 은(Ag), 금(Au), 크롬(Cr), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 텅스텐(W), 니켈(Ni), 탄소(C)등의 금속, 그 금속 화합물로부터 선택되는 1종 이상의 금속을 이용하여, 배선(116), 신호 라인(224), 배선(226), 전원 라인(228) 및 배선(230)을 형성할 수 있다.
산화텅스텐을 포함하는 인듐산화물,산화텅스텐을 포함하는 인듐아연산화물,산화티탄을 포함하는 인듐주석산화물,산화티탄을 포함하는 인듐주석산화물 등으로 화소 전극(232)을 형성할 수 있다. 물론, 인듐주석산화물(ITO),인듐아연산화물(IZO), 산화규소를 도핑한 인듐주석산화물(ITSO) 등도 이용할 수 있다.
상기한 바와 같이, n채널형 트랜지스터(200), p채널형 트랜지스터(202), n ㅊ채널 트랜지스터(204), p채널형 트랜지스터(206), 스위칭 트랜지스터(234), 구동 ㅌ트랜지스터(236) 및 캐패시터(238)를 형성할 수 있다.
도 12b는 도 12A에 도시한 구성의 화소의 평면도이다. 도 12B에 있어서, d-d', e-e' 및 f-f'의 단면도가 도 20B에 대응한다.
반도체층(106a, 106b, 106c, 106d), 제1 도전층(예컨대, 제1 도전층(158a) 등), 제2 도전층(예컨대, 제2 도전층(160a) 등), 제3 도전층(예컨대, 제3 도전 층(180a) 등), 제4 도전층(예컨대, 제4 도전층(182a) 등), 배선(116), 화소전극(232)과 동시에 패터닝되어 형성되는 배선을 형성함에 있어서, 각 배선층은, 직각 삼각형인 코너가, 제거된 삼각형의 한쪽이 10 μm 이하 또는 배선층의 폭의 1/5 이상이면서 배선층의 폭의 절반 이하는 아닌 조건에서, L-형 엣지에서 제거된 패턴을 갖도록 형성되어, 상기 엣지는 라운딩된다. 즉, 위에서 보았을 때, 상기 배선층의 코너의 외주는 만곡되어 있다. 구체적으로, 코너의 외주를 둥들게 하기 위하여, 상기 배선층의 일부가 제거되는데, 이는 2개의 제1 직선이 서로 직각을 형성하여 엣지를 형성하고 제2 직선이 상기 두 제2 직선과 약 45도의 각도를 이루는 직각 삼각형에 대응한다. 상기 삼각형을 제거한 후, 잔여 배선층에 2개의 둔각이 형성된다. 따라서, 상기 둔각부에서 상기 제1 직선과 제2 직선 각각과 접촉하는 만곡된 라인을 형성하기 위하여, 마스크 디자인 또는 에칭 조건을 적절히 조정하여, 상기 배선층을 에칭하는 것이 바람직하다. 서로 동일한 직각 이등변 삼각형의 두 변의 각각의 길이는 상기 배선층의 폭의 1/5 이상 1/2 이하이다. 또한, 상기 코너의 내주는 그 코너의 외주를 따라 둥글게 되어 있다. 돌출부의 코너를 둥글게 형성함으로써, 플라스마를 이용한 드라이 에칭시 이상 방전에 의한 미분의 발생을 억제할 수 있다. 오목부의 코너를 둥글게 형성함으로써, 세정시 미분이 발생하는 경우에도 그 미분은 코너부에서 모이는 일이 없이 씻어 내어지는 효과를 얻을 수 있다. 따라서, 수율이 현저히 향상될 수 있다.
본 실시예에 도시된 제조 방법에 의해서, 논리 회로의 CMOS의 게이트 절연층(n채널형 트랜지스터(200) 및 p채널형 트랜지스터(202))은 드라이브 회로의 CMOS 의 층(n채널형 트랜지스터(204) 및 p채널형 트랜지스터(206))보다 얇게 형성할 수 있다. 일반적으로, 처리되는 신호의 전압 진폭은 화소의 논리 드라이브 회로에서보다 논리 회로에서 더 작다. 본 실시예의 제조 방법에 따라서, 전압 진폭이 작은 신호가 입력되는 트랜지스터의 게이트 절연층을 얇게 형성할 수 있기 때문에, 각 회로에 대해 요구되는 대응 특성을 갖는 소자를 형성하는 방식으로 복수의 회로를 동일 절연 표면 상에 형성할 수 있다.
또한, 본 실시예의 제조 방법에 의해서 제조되는 논리 회로의 CMOS의 p채널형 트랜지스터(202)에는 저농도 불순물 영역(LDD 영역)이 설치되지 않는다. 한편, 논리 회로의 CMOS의 n채널형 트랜지스터(200), 드라이브 회로의 CMOS의 n채널형 트랜지스터(204) 및 화소의 n채널형 스위칭 트랜지스터(234)에는, 채널 길이 방향(캐리어가 흐르는 방향)에 있어서, 게이트 전극의 양측 혹은 한 쪽에과 오버랩하는 위치에서 저농도 불순물 영역(LDD 영역)을 설치할 수 있다. 열 전자 열화가 특히 현저한 n채널형 트랜지스터에만 그 열화를 억제하는 LDD 영역을 설치할 수 있기 때문에, 각 회로에 대해 요구되는 상기 특성을 갖는 소자를 형성하는 방식으로 복수의 회로를 동일 절연 표면 상에 형성할 수 있다.
캐패시터(238)의 유전층은 얇게 형성할 수 있다. 또한, 제1 도전층(158d)을 통해 도전 형태를 부여하는 불순물 원소로 캐패시터(238)를 도핑함으로써, 제1 도전층(158d)와 오버랩하는 반도체층(106c)의 일부의 저항을 감소시킬 수 있다. 이러한 도핑은, 제1 도전층(158d)과 부분적으로 오버랩하는 반도체층(106c)이 캐패시터(238)의 한 쌍의 전극 중 하나로서 기능하도록 하는 데에 바람직하다. 또한, 제 2 도전층(160d)을 보조 전극으로서 이용함으로써, 제1 도전층(158d)은 얇게 형성되어도 전극으로서 충분히 기능할 수 있다.
전술한 바와 같이, 화소, 화소를 구동하는 드라이브 회로 및 논리 회로를 동일한 절연 표면 상에 형성하는 제조 방법에 의해, 각 회로에 알맞은 구성의 소자를 형성할 수 있다. 이렇게 해서, 보다 고성능으로 또한 신뢰성이 높은 장치를 얻을 수 있다.
게이트 절연막의 두께가 10 내지 120nm, 바람직하게는 10 내지 90nm 이며, 채널 길이가 0.2 내지 8μm, 바람직하게는 0.52 내지 3μm인 조건으로 쇼트 채널 효과를 야기하지 않는 레벨의 범위 내에서 전계 효과 트랜지스터의 크기를 줄이고, 게이트 전극과 오버랩하도록 저농도 불순물(LDD) 영역을 제공하는 경우에, 구동 전압에 따라 그 오버랩의 비율을 자유롭게 설계할 수 있다. 1.5 내지 6V, 바람직하게는 3 내지 5V의 구동 전압으로 동작하는 시프트 레지스터 및/또는 논리 회로에 대하여, 0.2 내지 1μm의 길이로, 게이트 전극과 오버랩하는 저농도 불순물 영역을 제공할 수 있다. 상기 구동 전압보다 높지만 20V 이하, 대표적으로는 8 내지 18V의 전압으로 동작하는 트랜지스터에 대하여, 1 내지 5μm의 길이로 게이트 전극과 오버랩하는 저농도 불순물 영역을 제공할 수 있다.
또한, 배선의 레이아웃은 게이트 전극의 형상에 대한 제약 없이 설계할 수 있다. 따라서, 각각의 회로 블록마다 디자인룰을 다르게 한 트랜지스터를 형성하는 방식으로, 화소부와 드라이브 회로(또한 논리 회로)를 동일 기판 위에 형성할 수 있다. 이에 따라, 화소부 이외의 영역(드라이브 회로나 인출 배선 등을 포함하 는 영역)의 면적을 축소할 수 있어, 디스플레이 패널의 프레임 영역을 축소시킬 수 있다.
본 실시 형태는 전계 발광 소자를 이용하는 디스플레이 장치(EL 디스플레이 장치) 또는 액정의 전기광학적 작용을 이용한 액정 장치에 적용할 수 있다.
(실시 형태 9)
본 실시 형태에서, 본 발명에 따라서, 디지털 카메라, 컴퓨터, 기록 매체를 갖는 화상 재생 장치(구체적으로는, Digital Versatile Disc(DVD) 등의 기록 매체를 재생하여, 그 재생된 화상을 표시할 수 있는 디스플레이부를 갖는 장치), 텔레비젼 장치, 휴대 전화기를, 도 21A 내지 21D 및 도 22를 참조하여 설명한다.
도 21a는 본체(412), 디스플레이부(414), 촬상부, 조작키(416), 셔터(418) 등을 포함하는 디지털 카메라를 나타낸다. 또, 도 21A는 디스플레이부(414)의 측면으로부터 본 측면도이고, 따라서 촬상부는 도시되어 있지 않다. 본 발명에 따라서, 개구율이 높고, 고선명인 디스플레이부를 구비하며 또한 신뢰성이 높은 디지털 카메라가 실현될 수 있다.
도 21b는 본체(420), 하우징(411), 디스플레이부(424), 키보드(426), 외부 접속 포트(428), 포인팅 마우스(430) 등을 포함하는 컴퓨터를 보여준다. 본 발명에 따라서, 개구율이 높고 고선명인 디스플레이부를 구비하며 또한 신뢰성이 높은 컴퓨터를 실현할 수 있다.
도 21c는 기록 매체를 갖는 휴대형 화상 재생 장치(구체적으로는 DVD 재생 장치)를 보여주는데, 본체(432), 하우징(434), 디스플레이부 A(436), 디스플레이부 B(438), 기록 매체 판독부(440)(예컨대, DVD 등), 조작키(442), 스피커부(444) ㄷ등을 포함한다. 표시부 A(436)는 주로 화상 데이터를 표시하여, 표시부 B(438)는 주로 텍스트 데이터를 표시한다. 기록 매체를 갖는 화상 재생 장치로서 가정용 게임기기 등도 포함된다는 것에 유의하여야 한다. 본 발명에 따라서, 개구율이 높고 고선명인 디스플레이부를 구비하며 또한 신뢰성이 높은 화상 재생 장치를 실현할 수 있다.
도 21d는 하우징(446), 지지대(448), 디스플레이부(450), 스피커(452), 비디오 입력 단자(454) 등을 포함하는 텔레비젼 세트를 보여준다. 이 디스플레이 장치는, 상술한 실시 형태의 제조 방법에 의해 형성한 트랜지스터를 디스플레이부(450)및 드라이브 회로에 이용함으로써 제작된다. 구체적으로, 상기 디스플레이 장치로서 컴퓨터용, 텔레비젼 방송 수신용, 광고 표시용 등의 모든 정보 표시용 디스플레이 장치가 포함된다. 본 발명에 따라서, 개구율이 높고 고선명인 디스플레이부를 구비하며 또한 신뢰성이 높은 디스플레이 장치를 실현할 수 있다. 특히 22인치 내지 50인치의 큰 디스플레이 화면을 갖는 대형 디스플레이 장치를 실현할 수 있다.
도 22에 도시한 휴대 전화기는 조작 스위치(404), 마이크로폰(405) 등이 구비된 본체(A)(401)와, 디스플레이 패널(A)(408), 디스플레이 패널(B)(409), 스피커(406) 등이 구비된 본체(B)(402)를 포함한다. 본체(A)(401)는 본체(B)(402)와 힌지(410)로 개폐 가능하게 연결되어 있다. 본체(A)(401)와 본체(B)(402)는 회로 기판(407)과 함께 하우징(403) 내로 수납되어 있다. 디스플레이 패널(A)(408)과 디스플레이 패널(B)(409)의 화소부는 하우징(403)에 형성된 윈도로부터 볼 수 있게 배치되어 있다.
화소수와 같은 디스플레이 패널(A)(408)과 디스플레이 패널(B)(409)의 사양은 휴대 전화기(400)의 기능에 따라서 적절하게 설정될 수 있다. 예컨대, 디스플레이 패널(A)(408)은 주 디스플레이 화면으로서 사용할 수 있고, 디스플레이 패널(B)(409)은 부-디스플레이 화면으로서 사용할 수 있다.
본 발명에 따라서, 개구율이 높고 고선명인 디스플레이부를 구비하며 또한, 신뢰성이 높은 휴대 정보 단말기를 실현할 수 있다.
본 실시 형태에 따른 휴대 전화기는 그 기능이나 용도에 따라서 여러 가지 형태로 변형될 수 있다. 예컨대, 힌지(410) 부위에 촬상 장치를 합체하여, 카메라 장착형 휴대 전화기를 구성할 수 있다. 또한, 조작 스위치(404), 디스플레이 패널(A)(408) 및 디스플레이 패널(B)(409)가 하나의 하우징에 합체되는 경우에도, 상기 유리한 효과를 나타낼 수 있다. 또한, 복수 개의 디스플레이부를 갖는 정보 표시 단말기에 상기 휴대 전화기를 적용하는 경우에도, 유사한 효과를 얻을 수 있다.
상기한 바와 같이, 실시 형태 1 내지 8 중 임의의 실시 형태에 따른 제조 방법 또는 구조를 이용하여 여러 가지 전자 장치를 완성할 수 있다.
본 발명에 따르면, 플라즈마 처리를 이용하여 하지막으로서 기능하는 절연막을 산화 또는 질화시켜 표면을 개질하는 것에 의하여, CVD법 또는 스퍼터링법으로 형성된 절연막과 비교하여 핀 홀과 같은 결함이 적은 조밀하고 양질인 막을 형성할 수 있다. 그러므로, 이러한 트랜지스터와 같은 반도체 소자의 특성을 향상 및 안정화시킬 수 있다.
본 발명에 따르면, 회절 격자 패턴 또는 반투막으로 이루어진 광 강도 저감 기능을 갖는 보조 패턴을 설치한 포토 마스크 또는 레티클을 이용하는 것에 의하여, 트랜지스터의 구동 조건을 고려하여, 트랜지스터의 게이트 전극이나 저농도 불순물 영역을 자유롭게 설계하여 제조할 수 있다. 즉, 동일 기판 상에 구동 전압이나 극성 (전도성)과 같은 구동 조건이 다른 트랜지스터를 그 동작 특성에 따라서 제조할 수 있다. 또한, 게이트 전극과 그 층에 형성된 배선의 단면 형상이 다를 수 있기 때문에, 배선 밀도를 높일 수 있다.
본 발명에 따르면, 각각의 회로에 적합한 소자는 화소를 형성하는 방법, 화소를 구동하기 위한 드라이브 회로, 및 공통 절연면 상의 논리 회로에 의하여 제조될 수 있다. 따라서, 고성능이며 신뢰성이 높은 장치를 얻을 수 있다.
본 출원은 2005년 6월 2일 출원된 일본 특허 출원 번호 제2005-162308호에 기초한 것으로서, 상기 일본 출원은 그 내용 전체가 참고로서 본 명세서에 합체된다.

Claims (30)

  1. 반도체층을 반복율이 10MHz 내지 100GHz인 연속파형 레이저 및 펄스형 레이저로 구성된 그룹으로부터 선택된 레이저로 결정화시키는 단계와,
    상기 반도체층을 결정화시킨 이후에 상기 반도체층 상에 전자 온도가 3eV 이하이며 전자 밀도가 1×1O11 cm-3 이상인 플라즈마에 의하여 생성된 산소 라디칼을 이용하여 산화 처리를 수행하여 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 상에 제1 도전층을 형성하는 단계와,
    광 강도 저감 기능을 갖는 보조 패턴을 포함하는 포토 마스크 또는 레티클을 이용하여 의도적으로 불균일한 두께를 갖는 부분을 갖도록 형성된 제1 마스크 패턴과 균일한 두께를 갖도록 형성된 제2 마스크 패턴에 의하여 상기 제1 도전층을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체층을 반복율이 10MHz 내지 100GHz인 연속파형 레이저 및 펄스형 레이저로 구성된 그룹으로부터 선택된 레이저로 결정화시키는 단계와,
    상기 반도체층을 결정화시킨 이후에 상기 반도체층 상에 전자 온도가 3eV 이하이며 전자 밀도가 1×1O11 cm-3 이상인 플라즈마에 의하여 생성된 질소 라디칼을 이용하여 질화 처리를 수행하여 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 상에 제1 도전층을 형성하는 단계와,
    광 강도 저감 기능을 갖는 보조 패턴을 포함하는 포토 마스크 또는 레티클을 이용하여 의도적으로 불균일한 두께를 갖는 부분을 갖도록 형성된 제1 마스크 패턴과 균일한 두께를 갖도록 형성된 제2 마스크 패턴에 의하여 상기 제1 도전층을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 보조 패턴은 반투과막으로 구성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 보조 패턴은 회절 격자 패턴으로 구성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 도전층 에칭 후 상기 제1 도전층 상에 제2 절연층을 형성하는 단계와,
    상기 제2 절연층 상에 제2 도전층을 형성하는 단계와,
    상기 제2 도전층을 에칭하는 단계와,
    상기 제2 도전층 에칭 후 상기 제2 도전층 상에 제3 절연층을 형성하는 단계와,
    상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 에칭하여 상기 반도체층에 이르는 컨택트 홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 반도체층을 반복율이 10MHz 내지 100GHz인 연속파형 레이저 및 펄스형 레이저로 구성된 그룹으로부터 선택된 레이저로 결정화시키는 단계와,
    상기 반도체층을 결정화시킨 이후에 상기 반도체층 상에 전자 온도가 3eV 이하이며 전자 밀도가 1×1O11 cm-3 이상인 플라즈마에 의하여 생성된 산소 라디칼을 이용하여 산화 처리를 수행하여 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 상에 제2 절연층을 증착하는 단계와,
    상기 제2 절연층 상에 제1 도전층을 형성하는 단계와,
    광 강도 저감 기능을 갖는 보조 패턴을 포함하는 포토 마스크 또는 레티클을 이용하여 의도적으로 불균일한 두께를 갖는 부분을 갖도록 형성된 제1 마스크 패턴과 균일한 두께를 갖도록 형성된 제2 마스크 패턴에 의하여 상기 제1 도전층을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체층을 반복율이 10MHz 내지 100GHz인 연속파형 레이저 및 펄스형 레이저로 구성된 그룹으로부터 선택된 레이저로 결정화시키는 단계와,
    상기 반도체층을 결정화시킨 이후에 상기 반도체층 상에 전자 온도가 3eV 이하이며 전자 밀도가 1×1O11 cm-3 이상인 플라즈마에 의하여 생성된 질소 라디칼을 이용하여 질화 처리를 수행하여 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 상에 제2 절연층을 증착하는 단계와,
    상기 제2 절연층 상에 제1 도전층을 형성하는 단계와,
    광 강도 저감 기능을 갖는 보조 패턴을 포함하는 포토 마스크 또는 레티클을 이용하여 의도적으로 불균일한 두께를 갖는 부분을 갖도록 형성된 제1 마스크 패턴과 균일한 두께를 갖도록 형성된 제2 마스크 패턴에 의하여 상기 제1 도전층을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 제1 절연층을 형성하는 단계와 제2 절연층을 증착하는 단계는 대기에 노출되지 않고 연속적으로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항 또는 제7항에 있어서,
    상기 보조 패턴은 반투과막으로 구성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제6항 또는 제7항에 있어서,
    상기 보조 패턴은 회절 격자 패턴으로 구성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제6항 또는 제7항에 있어서,
    상기 제1 절연층 형성 후 상기 제1 절연층 상에 제2 도전층을 형성하는 단계와,
    상기 에칭된 제1 도전층 상에 형성된 상기 제2 절연층을 형성하기 전에 상기 제2 도전층을 에칭하는 단계와,
    상기 제1 도전층 에칭 후 상기 제1 도전층 상에 제3 절연층을 형성하는 단계와,
    상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 에칭하여 상기 반도체층에 이르는 컨택트 홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제7항에 있어서,
    기판 상에 하지 절연층을 형성하는 단계와,
    상기 하지 절연층 상에 고밀도 플라즈마 처리를 행하여 플라즈마 질화층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 반도체층을 반복율이 10MHz 내지 100GHz인 연속파형 레이저 및 펄스형 레이저로 구성된 그룹으로부터 선택된 레이저로 결정화시키는 단계와,
    결정화 이후에 상기 반도체층 상에 절연층을 증착하는 단계와,
    전자 온도가 3eV 이하이며 전자 밀도가 1×1O11 cm-3 이상인 플라즈마에 의하여 생성된 산소 라디칼을 이용하여 상기 절연층을 산화 처리하는 단계와,
    상기 반도체층 상에 도전층을 형성하는 단계와,
    광 강도 저감 기능을 갖는 보조 패턴을 포함하는 포토 마스크 또는 레티클을 이용하여 의도적으로 불균일한 두께를 갖는 부분을 갖도록 형성된 제1 마스크 패턴과 균일한 두께를 갖도록 형성된 제2 마스크 패턴에 의하여 도전층을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 절연층은 질화실리콘층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 반도체층을 반복율이 10MHz 내지 100GHz인 연속파형 레이저 및 펄스형 레이저로 구성된 그룹으로부터 선택된 레이저로 결정화시키는 단계와,
    결정화 이후에 상기 반도체층 상에 절연층을 증착하는 단계와,
    전자 온도가 3eV 이하이며 전자 밀도가 1×1O11 cm-3 이상인 플라즈마에 의하여 생성된 질소 라디칼을 이용하여 상기 절연층을 질화 처리하는 단계와,
    상기 반도체층 상에 도전층을 형성하는 단계와,
    광 강도 저감 기능을 갖는 보조 패턴을 포함하는 포토 마스크 또는 레티클을 이용하여 의도적으로 불균일한 두께를 갖는 부분을 갖도록 형성된 제1 마스크 패턴과 균일한 두께를 갖도록 형성된 제2 마스크 패턴에 의하여 도전층을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제13항 또는 제15항에 있어서,
    상기 절연층을 형성하는 단계와 상기 절연층을 질화 처리하는 단계는 대기에 노출되지 않고 연속적으로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제13항 또는 제15항에 있어서,
    상기 보조 패턴은 반투과막으로 구성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제13항 또는 제15항에 있어서,
    상기 보조 패턴은 회절 격자 패턴으로 구성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 반복율이 10MHz 내지 100GHz인 연속파형 레이저 및 펄스형 레이저로 구성된 그룹으로부터 선택된 레이저로 결정화 처리하여 형성되며, 아일랜드형 반도체층으로 분리된 반도체층과,
    전자 온도가 3eV 이하이며 전자 밀도가 1×1O11 cm-3 이상인 플라즈마에 의하여 생성된 산소 라디칼을 이용하여 산화 처리를 수행하는 것에 의하여 상기 반도체층 각각의 대향 측면과 상면에 형성된 절연층과,
    광 강도 저감 기능을 갖는 보조 패턴을 포함하는 포토 마스크 또는 레티클을 이용하여 의도적으로 불균일한 두께를 갖는 부분을 갖도록 형성된 제1 마스크 패턴과 균일한 두께를 갖도록 형성된 제2 마스크 패턴을 사용하여 상기 각각의 반도체층 상에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 절연층 상에 형성된 분산 입자를 더 포함하는 것을 특징으로 하는 반도체 장치.
  21. 반복율이 10MHz 내지 100GHz인 연속파형 레이저 및 펄스형 레이저로 구성된 그룹으로부터 선택된 레이저로 결정화 처리하여 형성되며, 아일랜드형 반도체층으로 분리된 반도체층과,
    전자 온도가 3eV 이하이며 전자 밀도가 1×1O11 cm-3 이상인 플라즈마에 의하여 생성된 질소 라디칼을 이용하여 질화 처리를 수행하는 것에 의하여 상기 반도체층 각각의 대향 측면과 상면에 형성된 절연층과,
    광 강도 저감 기능을 갖는 보조 패턴을 포함하는 포토 마스크 또는 레티클을 이용하여 의도적으로 불균일한 두께를 갖는 부분을 갖도록 형성된 제1 마스크 패턴과 균일한 두께를 갖도록 형성된 제2 마스크 패턴을 사용하여 상기 각각의 반도체층 상에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  22. 제19항 또는 제21항에 있어서,
    상기 게이트 전극은 에칭 선택성을 갖는 복수개의 상이한 층이 형성된 것을 특징으로 하는 반도체 장치.
  23. 제19항 또는 제21항에 있어서,
    상기 보조 패턴은 반투과막으로 구성된 것을 특징으로 하는 반도체 장치.
  24. 제19항 또는 제21항에 있어서,
    상기 보조 패턴은 회절 격자 패턴으로 구성된 것을 특징으로 하는 반도체 장치.
  25. 제21항에 있어서,
    질소 분위기하에서 플라즈마 처리를 행하여서 질화된 유리 기판을 더 포함하고,
    상기 반도체층이 상기 유리 기판 상에 형성된 것을 특징으로 하는 반도체 장치.
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Families Citing this family (288)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7534552B2 (en) * 2004-12-23 2009-05-19 Asml Netherlands B.V. Lithographic apparatus and device manufacturing method
US7262408B2 (en) * 2005-06-15 2007-08-28 Board Of Trustees Of Michigan State University Process and apparatus for modifying a surface in a work region
US7820495B2 (en) * 2005-06-30 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7838347B2 (en) * 2005-08-12 2010-11-23 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of display device
US7914971B2 (en) * 2005-08-12 2011-03-29 Semiconductor Energy Laboratory Co., Ltd. Light exposure mask and method for manufacturing semiconductor device using the same
US8149346B2 (en) 2005-10-14 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US7601566B2 (en) 2005-10-18 2009-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2007055299A1 (en) * 2005-11-09 2007-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101238233B1 (ko) * 2006-06-30 2013-03-04 엘지디스플레이 주식회사 박막트랜지스터와 그 제조방법
US8895388B2 (en) * 2006-07-21 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device and a non-volatile semiconductor storage device including the formation of an insulating layer using a plasma treatment
JP5425361B2 (ja) * 2006-07-28 2014-02-26 東京エレクトロン株式会社 プラズマ表面処理方法、プラズマ処理方法およびプラズマ処理装置
US8420456B2 (en) * 2007-06-12 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing for thin film transistor
US8330887B2 (en) * 2007-07-27 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP5216446B2 (ja) * 2007-07-27 2013-06-19 株式会社半導体エネルギー研究所 プラズマｃｖｄ装置及び表示装置の作製方法
JP2009071289A (ja) 2007-08-17 2009-04-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR101448903B1 (ko) * 2007-10-23 2014-10-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제작방법
JP5380037B2 (ja) 2007-10-23 2014-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5427390B2 (ja) * 2007-10-23 2014-02-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7824939B2 (en) * 2007-10-23 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device comprising separated and electrically connected source wiring layers
KR101446249B1 (ko) 2007-12-03 2014-10-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
CN101884112B (zh) * 2007-12-03 2012-09-05 株式会社半导体能源研究所 薄膜晶体管的制造方法和显示器件的制造方法
US7855153B2 (en) * 2008-02-08 2010-12-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8101442B2 (en) * 2008-03-05 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing EL display device
EP2312619A4 (en) * 2008-08-07 2012-12-12 Fujikura Ltd MANUFACTURING METHOD FOR SEMICONDUCTOR COMPONENT
US9104821B2 (en) * 2008-12-31 2015-08-11 Intel Corporation Universal serial bus host to host communications
US9394608B2 (en) 2009-04-06 2016-07-19 Asm America, Inc. Semiconductor processing reactor and components thereof
US8802201B2 (en) * 2009-08-14 2014-08-12 Asm America, Inc. Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species
US8592325B2 (en) * 2010-01-11 2013-11-26 International Business Machines Corporation Insulating layers on different semiconductor materials
WO2012002104A1 (en) * 2010-06-30 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102157361B (zh) * 2010-12-15 2012-03-21 中国科学院半导体研究所 利用光子束超衍射技术制备半导体t型栅电极的方法
US9312155B2 (en) 2011-06-06 2016-04-12 Asm Japan K.K. High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules
US9385238B2 (en) * 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US10854498B2 (en) 2011-07-15 2020-12-01 Asm Ip Holding B.V. Wafer-supporting device and method for producing same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US9017481B1 (en) 2011-10-28 2015-04-28 Asm America, Inc. Process feed management for semiconductor substrate processing
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
KR102446991B1 (ko) 2013-09-13 2022-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
US10683571B2 (en) 2014-02-25 2020-06-16 Asm Ip Holding B.V. Gas supply manifold and method of supplying gases to chamber using same
US10167557B2 (en) 2014-03-18 2019-01-01 Asm Ip Holding B.V. Gas distribution system, reactor including the system, and methods of using the same
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US9890456B2 (en) 2014-08-21 2018-02-13 Asm Ip Holding B.V. Method and system for in situ formation of gas-phase compounds
US9657845B2 (en) 2014-10-07 2017-05-23 Asm Ip Holding B.V. Variable conductance gas distribution apparatus and method
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
CN105629658B (zh) * 2014-10-30 2020-02-07 中芯国际集成电路制造(上海)有限公司 掩模版和半导体器件的形成方法
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10600673B2 (en) 2015-07-07 2020-03-24 Asm Ip Holding B.V. Magnetic susceptor to baseplate seal
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
EP3381064A4 (en) * 2015-11-23 2019-08-21 Intel Corporation ELECTRICAL CONTACTS FOR MAGNETIC RANDOM MEMORY DEVICES
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10190213B2 (en) 2016-04-21 2019-01-29 Asm Ip Holding B.V. Deposition of metal borides
US10865475B2 (en) 2016-04-21 2020-12-15 Asm Ip Holding B.V. Deposition of metal borides and silicides
US10032628B2 (en) 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10714385B2 (en) 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9905459B1 (en) * 2016-09-01 2018-02-27 International Business Machines Corporation Neutral atom beam nitridation for copper interconnect
US10643826B2 (en) 2016-10-26 2020-05-05 Asm Ip Holdings B.V. Methods for thermally calibrating reaction chambers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10229833B2 (en) 2016-11-01 2019-03-12 Asm Ip Holding B.V. Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10643904B2 (en) 2016-11-01 2020-05-05 Asm Ip Holdings B.V. Methods for forming a semiconductor device and related semiconductor device structures
US10134757B2 (en) 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
KR20180070971A (ko) 2016-12-19 2018-06-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10867788B2 (en) 2016-12-28 2020-12-15 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10655221B2 (en) 2017-02-09 2020-05-19 Asm Ip Holding B.V. Method for depositing oxide film by thermal ALD and PEALD
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
USD876504S1 (en) 2017-04-03 2020-02-25 Asm Ip Holding B.V. Exhaust flow control ring for semiconductor deposition apparatus
KR102457289B1 (ko) 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10892156B2 (en) 2017-05-08 2021-01-12 Asm Ip Holding B.V. Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10685834B2 (en) 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US10249524B2 (en) 2017-08-09 2019-04-02 Asm Ip Holding B.V. Cassette holder assembly for a substrate cassette and holding member for use in such assembly
USD900036S1 (en) 2017-08-24 2020-10-27 Asm Ip Holding B.V. Heater electrical connector and adapter
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
KR102630301B1 (ko) 2017-09-21 2024-01-29 에이에스엠 아이피 홀딩 비.브이. 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en) 2017-09-22 2020-11-24 Asm Ip Holding B.V. Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
KR102443047B1 (ko) 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
US10910262B2 (en) 2017-11-16 2021-02-02 Asm Ip Holding B.V. Method of selectively depositing a capping layer structure on a semiconductor device structure
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
KR102597978B1 (ko) 2017-11-27 2023-11-06 에이에스엠 아이피 홀딩 비.브이. 배치 퍼니스와 함께 사용하기 위한 웨이퍼 카세트를 보관하기 위한 보관 장치
CN111344522B (zh) 2017-11-27 2022-04-12 阿斯莫Ip控股公司 包括洁净迷你环境的装置
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TW202325889A (zh) 2018-01-19 2023-07-01 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
USD903477S1 (en) 2018-01-24 2020-12-01 Asm Ip Holdings B.V. Metal clamp
US11018047B2 (en) 2018-01-25 2021-05-25 Asm Ip Holding B.V. Hybrid lift pin
USD880437S1 (en) 2018-02-01 2020-04-07 Asm Ip Holding B.V. Gas supply plate for semiconductor manufacturing apparatus
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
EP3737779A1 (en) 2018-02-14 2020-11-18 ASM IP Holding B.V. A method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
US10658181B2 (en) 2018-02-20 2020-05-19 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102501472B1 (ko) 2018-03-30 2023-02-20 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
TW202344708A (zh) 2018-05-08 2023-11-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構
TWI816783B (zh) 2018-05-11 2023-10-01 荷蘭商Ａｓｍ 智慧財產控股公司 用於基板上形成摻雜金屬碳化物薄膜之方法及相關半導體元件結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
US11492703B2 (en) 2018-06-27 2022-11-08 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
WO2020003000A1 (en) 2018-06-27 2020-01-02 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
KR20200002519A (ko) 2018-06-29 2020-01-08 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10767789B2 (en) 2018-07-16 2020-09-08 Asm Ip Holding B.V. Diaphragm valves, valve components, and methods for forming valve components
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US10883175B2 (en) 2018-08-09 2021-01-05 Asm Ip Holding B.V. Vertical furnace for processing substrates and a liner for use therein
US10829852B2 (en) 2018-08-16 2020-11-10 Asm Ip Holding B.V. Gas distribution device for a wafer processing apparatus
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
US10847365B2 (en) 2018-10-11 2020-11-24 Asm Ip Holding B.V. Method of forming conformal silicon carbide film by cyclic CVD
US10811256B2 (en) 2018-10-16 2020-10-20 Asm Ip Holding B.V. Method for etching a carbon-containing feature
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10559458B1 (en) 2018-11-26 2020-02-11 Asm Ip Holding B.V. Method of forming oxynitride film
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
JP2020096183A (ja) 2018-12-14 2020-06-18 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
KR20200102357A (ko) 2019-02-20 2020-08-31 에이에스엠 아이피 홀딩 비.브이. 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
TW202044325A (zh) 2019-02-20 2020-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充一基板之一表面內所形成的一凹槽的方法、根據其所形成之半導體結構、及半導體處理設備
TW202104632A (zh) 2019-02-20 2021-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用來填充形成於基材表面內之凹部的循環沉積方法及設備
TW202100794A (zh) 2019-02-22 2021-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備及處理基材之方法
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
KR20200123380A (ko) 2019-04-19 2020-10-29 에이에스엠 아이피 홀딩 비.브이. 층 형성 방법 및 장치
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141003A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 가스 감지기를 포함하는 기상 반응기 시스템
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP2021015791A (ja) 2019-07-09 2021-02-12 エーエスエム アイピー ホールディング ビー．ブイ． 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
CN112242296A (zh) 2019-07-19 2021-01-19 Asm Ip私人控股有限公司 形成拓扑受控的无定形碳聚合物膜的方法
CN112309843A (zh) 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 基板處理裝置、及基板處理方法
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
KR20210045930A (ko) 2019-10-16 2021-04-27 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물의 토폴로지-선택적 막의 형성 방법
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
TW202125596A (zh) 2019-12-17 2021-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成氮化釩層之方法以及包括該氮化釩層之結構
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
JP2021109175A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
KR20210095050A (ko) 2020-01-20 2021-07-30 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
KR20210132605A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리
US11898243B2 (en) 2020-04-24 2024-02-13 Asm Ip Holding B.V. Method of forming vanadium nitride-containing layer
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202219628A (zh) 2020-07-17 2022-05-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於光微影之結構與方法
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
KR20220027026A (ko) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. 금속 실리콘 산화물 및 금속 실리콘 산질화물 층을 형성하기 위한 방법 및 시스템
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
KR20220053482A (ko) 2020-10-22 2022-04-29 에이에스엠 아이피 홀딩 비.브이. 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140397A (ja) 1997-05-22 1999-02-12 Canon Inc 環状導波路を有するマイクロ波供給器及びそれを備えたプラズマ処理装置及び処理方法
WO2003096403A1 (fr) 2002-05-13 2003-11-20 Tokyo Electron Limited Procede de traitement d'un substrat
US20040137731A1 (en) 2002-10-28 2004-07-15 Orbotech Ltd Selectable area laser assisted processing of substrates

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69030822T2 (de) * 1989-02-14 1997-11-27 Seiko Epson Corp Halbleitervorrichtung und Verfahren zu ihrer Herstellung
KR100320661B1 (ko) * 1998-04-17 2002-01-17 니시무로 타이죠 액정표시장치, 매트릭스 어레이기판 및 그 제조방법
JP4562835B2 (ja) * 1999-11-05 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001155899A (ja) * 1999-11-25 2001-06-08 Tadahiro Omi プラズマプロセス装置およびプラズマ装置を用いたプロセス
US7223643B2 (en) * 2000-08-11 2007-05-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP4954401B2 (ja) 2000-08-11 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の製造方法
US6737672B2 (en) * 2000-08-25 2004-05-18 Fujitsu Limited Semiconductor device, manufacturing method thereof, and semiconductor manufacturing apparatus
JP5046452B2 (ja) 2000-10-26 2012-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5010781B2 (ja) * 2001-03-28 2012-08-29 忠弘 大見 プラズマ処理装置
US6809023B2 (en) * 2001-04-06 2004-10-26 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device having uniform crystal grains in a crystalline semiconductor film
CN1235272C (zh) * 2001-06-20 2006-01-04 东京毅力科创株式会社 微波等离子体处理装置、等离子体处理方法以及微波发射部件
US7238557B2 (en) * 2001-11-14 2007-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
AU2002367179A1 (en) * 2001-12-26 2003-07-15 Tokyo Electron Limited Substrate treating method and production method for semiconductor device
AU2003255034A1 (en) 2002-08-14 2004-03-03 Tokyo Electron Limited Method of forming insulation film on semiconductor substrate
JP2004319952A (ja) 2003-03-28 2004-11-11 Seiko Epson Corp 半導体装置およびその製造方法
JP4536333B2 (ja) 2003-04-03 2010-09-01 忠弘 大見 半導体装置及び、その製造方法
JP2004319907A (ja) 2003-04-18 2004-11-11 Tadahiro Omi 半導体装置の製造方法および製造装置
JP4358563B2 (ja) 2003-07-02 2009-11-04 東京エレクトロン株式会社 半導体装置の低誘電率絶縁膜形成方法
KR101188356B1 (ko) * 2003-12-02 2012-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 레이저 조사장치, 레이저 조사방법 및 반도체장치의제조방법
EP1553643A3 (en) * 2003-12-26 2009-01-21 Sel Semiconductor Energy Laboratory Co., Ltd. Laser irradiation method and method for manufacturing crystalline semiconductor film

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140397A (ja) 1997-05-22 1999-02-12 Canon Inc 環状導波路を有するマイクロ波供給器及びそれを備えたプラズマ処理装置及び処理方法
WO2003096403A1 (fr) 2002-05-13 2003-11-20 Tokyo Electron Limited Procede de traitement d'un substrat
US20040137731A1 (en) 2002-10-28 2004-07-15 Orbotech Ltd Selectable area laser assisted processing of substrates

Also Published As

Publication number Publication date
US20060275710A1 (en) 2006-12-07
CN1873933B (zh) 2010-06-16
KR20060125579A (ko) 2006-12-06
CN1873933A (zh) 2006-12-06
US7608490B2 (en) 2009-10-27

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