KR20070049998A - 반도체 디바이스를 제조하는 방법 - Google Patents

반도체 디바이스를 제조하는 방법 Download PDF

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KR20070049998A
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치호 고쿠보
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

개선된 동작 특성들 및 신뢰도로 반도체 디바이스를 제조하는 방법이 제공된다. 비정질 반도체막은 기판 위에 형성되고, 결정화를 촉진시키는 금속 원소로 도핑되고, 결정 반도체막을 형성하기 위해 제 1 열 처리에 의해 결정화되며; 결정 반도체막 위에 형성된 제 1 산화막을 제거되고, 제 2 산화막이 형성되며; 그 위에 형성된 제 2 산화막을 갖는 결정 반도체막이 제 1 레이저광으로 조사되고; 희기체 원소(rare gas element)를 함유한 반도체막이 제 2 산화막 위에 형성되며; 결정 반도체막 내에 함유된 상기 금속 원소가 제 2 열 처리에 의해 희기체 원소를 함유한 반도체막으로 게터링되고; 희기체 원소를 함유한 반도체막 및 제 2 산화막이 제거되며; 결정 반도체막이 산소를 함유한 분위기에서 제 2 레이저광으로 조사된다.
희기체 원소, 결정화, 금속 원소, 결정 반도체막, 비정질 실리콘막

Description

반도체 디바이스를 제조하는 방법{Manufacturing method of semiconductor device}
도 1은 본 발명에 따른 반도체 디바이스의 제조 방법의 일례를 도시한 흐름도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 디바이스의 제조 방법의 일례를 각각 도시한 도면.
도 3a 내지 도 3d는 본 발명에 따른 반도체 디바이스의 제조 방법의 일례를 각각 도시한 도면.
도 4a 및 도 4b는 본 발명에 따른 반도체 디바이스의 제조 방법의 일례를 각각 도시한 도면.
도 5a 및 도 5b는 반도체 디바이스의 임계 전압의 변동의 일례를 각각 도시한 그래프.
도 6은 결정 반도체막의 잔존 니켈 농도의 통계적 확률 분포의 일례를 도시한 도면.
도 7a 내지 도 7c는 본 발명에 따른 발광 디스플레이 디바이스의 제조 방법의 일례를 각각 도시한 도면.
도 8a 내지 도 8c는 본 발명에 따른 발광 디스플레이 디바이스의 제조 방법 의 일례를 각각 도시한 도면.
도 9a 및 도 9b는 본 발명에 따른 발광 디스플레이 디바이스의 제조 방법의 일례를 각각 도시한 도면.
도 10a 및 도 10b는 본 발명에 따른 발광 디스플레이 디바이스의 제조 방법의 일례를 각각 도시한 도면.
도 11a 및 도 11b는 본 발명에 따른 발광 디스플레이 디바이스의 제조 방법의 일례를 각각 도시한 도면.
도 12a 및 도 12b는 본 발명에 따른 발광 디스플레이 디바이스의 제조 방법의 일례를 각각 도시한 도면.
도 13a 및 도 13b는 본 발명에 따른 발광 디스플레이 디바이스의 제조 방법의 일례를 각각 도시한 도면.
도 14는 본 발명에 다른 발광 디스플레이 디바이스의 제조 방법의 일례를 도시한 도면.
도 15a 내지 도 15c는 본 발명에 따른 발광 디스플레이 디바이스의 제조 방법의 일례를 각각 도시한 도면.
도 16은 본 발명에 다른 발광 디스플레이 디바이스의 픽셀부의 일례를 도시한 도면.
도 17은 본 발명에 따른 발광 디스플레이 디바이스의 픽셀부의 등가 회로의 일례를 도시한 도면.
도 18a 및 도 18b는 본 발명에 따른 반도체 디바이스가 구비된 패널의 예를 각각 도시한 도면.
도 19는 본 발명에 따른 반도체 디바이스가 구비된 전자 디바이스의 예를 도시한 도면.
도 20a 내지 도 20d는 본 발명에 따른 반도체 디바이스가 제공된 전자 디바이스의 예를 각각 도시한 도면.
도 21은 결정 실리콘막의 표면을 도시한 SEM 그래프.
도 22는 결정 실리콘막의 표면을 도시한 SEM 그래프.
도 23은 결정 실리콘막의 표면을 도시한 SEM 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
100: 기판 101: 베이스 절연막
102: 비정질 반도체막 103: 금속 원소
104a: 제 1 결정 반도체막 104b: 제 2 결정 반도체막
105: 제 1 산화막 106: 제 2 산화막
본 발명은 반도체 디바이스 및 상기 반도체 디바이스의 제조 방법에 관한 것이다. 그 외에도, 본 발명은 본 발명의 반도체 디바이스가 구비된 디스플레이 디바이스, 및 상기 디스플레이 디바이스가 구비된 전자 디바이스에 관한 것이다.
이 명세서에서, 반도체 디바이스는 반도체 특성들을 활용함으로써 기능할 수 있는 모든 디바이스들을 나타냄을 유념한다.
최근, 절연 표면을 갖는 기판 위에 형성된 반도체막(두께가 대략 수 내지 수백 nm임)을 사용함으로써 박막 트랜지스터(TFT)를 제조하는 기술이 주목을 끌고 있다. 트랜지스터는 IC, 전기-광학 디바이스 및 발광 디스플레이 디바이스와 같은 전자 디바이스들에 광범위하게 적용되며, 화상 디스플레이 디바이스에 대한 스위칭 소자로서 그 개발이 특히 기대되고 있다.
그 외에도, 트랜지스터를 사용하여 형성된 스위칭 소자가 매트릭스로 구성된 디스플레이 픽셀들 가각 내에 제공되는 액티브 매트릭스 디스플레이 디바이스(발광 디스플레이 디바이스 또는 액정 디스플레이 디바이스)가 능동적으로 개발되고 있다. 디스플레이 디바이스의 화질을 개선하기 위하여, 고속으로 동작할 수 있는 스위칭 소자가 요구된다; 그러나, 비정질 반도체막을 사용하여 트랜지스터를 가진 이러한 스위칭 소자를 개발하기에는 한계가 있다. 따라서, 더 높은 필드-효과 이동도(field-effect mobility)를 갖는 결정 반도체막을 사용한 트랜지스터가 이용되고, 양호한 품질을 가진 결정 반도체막을 형성할 필요가 있다.
특허 문서1(일본 공개 특허 출원 제2003-68642호)에는, 니켈과 같은 결정화를 촉진시키는 촉매 원소가 첨가되는 기술로서, 비정질 반도체막은 열 처리에 의해 결정화되고, 얻어진 결정 반도체막은 레이저 광으로 조사되며, 결정 반도체막의 결정도가 향상되는 기술이 개시되어 있다. 또한, 결정화 후에, 결정 반도체막 내에 남아 있는 촉매 원소가 인 또는 희기체 원소를 함유한 비정질 반도체막으로 게터링되는 기술이 개시되어 있다.
그러나, 특허문서1에 개시된 기술에서, 게터링 후에 결정 반도체막 내에 발생된 핀홀들 또는 불균일에 대한 측정은 충분하지 않다.
비정질 반도체막이 니켈과 같은 금속 원소를 첨가하고 열 처리를 실행함으로써 결정화될 때, 결정 반도체막의 표면 위에 형성된 산화막이 형성된다. 산화막이 플루오르화 수소산계 용액에 의해 제거되는 경우, 플루오르화 수소산 처리, 순수한 물로의 세정 및 건조의 단계들이 순차적으로 실행된다. 그러나, 플루오르화 수소산 처리에서 건조까지의 단계들이 상술된 바와 같이 순차적으로 실행될 때, 노출된 반도체막, 대기 내의 산소 및 순수한 물 내의 H2O는 플루오르화 수소산으로 산화막을 제거하고 순수한 물로 세정할 때 서로 반응한다. 따라서, 결정 반도체막 위에 반응물이 생성된다. 일반적으로, 이러한 반응물은 워터마크라 칭해진다.
반도체 디바이스를 제조하는 경우에, 니켈과 같은 금속 원소는 결정화를 촉진시키는 기능을 가진다. 그러나, 금속 원소가 결정화 후에 반도체막 내에 남아 있을 때, 반도체 디바이스의 특성들에 악영향을 미친다; 따라서, 금속 원소는 제거되어야 한다. 금속 원소를 제거하는 하나의 방법으로서, 특허 문서1에 개시된 바와 같이, 산화막 및 희기체 원소를 함유한 반도체막이 결정 반도체막 위에 적층되고, 금속 원소가 열 처리에 의해 결정 반도체막으로부터 희기체 원소를 함유한 반도체막으로 게터링되는 기술이 알려져 있다. 게터링에서, 게터링될 어떤 한 영역(결정화후의 반도체막) 내에 함유된 금속 원소가 열 에너지에 의해 방전되고 확산에 의해 게터링 영역(희기체 원소를 함유한 반도체막)으로 이동됨을 유념한다.
결정 반도체막으로부터 금속 원소를 감소 또는 제거한 후에, 결정 반도체막 위의 산화막 및 희기체 원소를 함유한 반도체막이 제거된다. 특히, 희기체 원소를 함유한 반도체막은 테트라메틸암모늄 수산화물(TMAH) 또는 콜린(2-하이드록시에틸트리메틸암모늄 수산화물의 수용액)과 같은 알칼리 수용액을 사용함으로써 선택적으로 에칭하여 제거된다. 이때, 결정화 후에 산화막을 제거할 때 발생되는 반응물이 또한 에칭되고, 결정 반도체막 내에 핀홀들이 발생된다.
그 외에도, 핀홀들을 유발하는 다양한 인자들이 있다. 핀홀들이 결정 반도체막 내에 발생될 때, 반도체 디바이스의 특성들에 악영향을 미친다; 예를 들면, 나중에 형성되는 게이트 절연막의 커버리지가 악화되고 결점이 유발된다. 따라서, 이것은 최종적으로 얻어진 결정 반도체막 내의 핀홀들을 감소시키고 결정 반도체막을 평탄화하기 위한 매우 중요한 목적이 된다.
상기한 조건들을 고려하여 본 발명이 만들어졌으며, 본 발명의 목적은 개선된 동작 특성들 및 신뢰도를 가진 반도체 디바이스와, 이러한 반도체 디바이스를 제조하는 방법을 제공하는 것이다.
특히, 본 발명의 목적은, 결정 반도체막의 표면 상의 핀홀들(pin holes)의 수가 감소될 수 있는 반도체 디바이스를 제조하는 방법을 제공하는 것이다.
공들인 연구 결과로, 본 발명자들은 핀홀들의 수가 다음의 처리들에 의해 감소될 수 있음을 알았다: 결정화를 촉진시키는 금속 원소가 비정질 반도체막 상에 첨가되고, 결정화가 열 처리에 의해 실행되고, 결정 반도체막 위에 형성된 산화막이 플루오르화 수소산으로 제거되고, 산화막이 순수한 물로 세정되고 건조되기 전 에 오존 함유수 등으로 결정 반도체막 위에 형성된다.
그 외에도, 본 발명자들은 결정 반도체막의 핀홀들이 다음의 처리들에 의해 더 감소될 수 있음을 알았다: 금속 원소를 첨가하고 열 처리를 실행하여 결정화된 반도체막이 결정성을 더 강화하기 위해 제 1 레이저광으로 조사되고, 금속 원소가 희기체 원소를 함유한 반도체막을 사용하여 게터링되고, 희기체 원소를 함유한 반도체막이 제거되고, 금속 원소가 감소되거나 제거된 결정 반도체막이 제 2 레이저광으로 조사된다.
따라서 본 발명은 반도체 디바이스를 제조하는 방법에 있어서: 비정질 반도체막이 절연 표면 위에 형성되고; 결정화를 촉진시키는 금속 원소를 비정질 반도체막에 첨가되고; 가열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막이 형성되고; 결정화시에 형성된 제 1 산화막이 제거되고 그 후에 즉시 새로운 산화막이 형성되고; 결정도를 향상시키기 위해 결정 반도체막이 제 1 레이저광으로 조사되고, 희기체 원소를 함유한 반도체막이 결정 반도체막 위의 제 2 산화막 위에 형성되고, 결정 반도체막 내에 함유된 금속 원소가 게터링되고, 희기체 원소를 함유한 반도체막 및 제 2 산화막을 제거되고, 핀홀들을 감소시키기 위하여 결정 반도체막을 제 2 레이저광으로 조사되는 특징을 가진다.
본 발명의 한 특징에 따라, 반도체 디바이스를 제조하는 방법은, 절연 표면을 갖는 기판 위에 비정질 반도체막을 형성하는 단계; 결정화를 촉진시키는 금속 원소를 상기 비정질 반도체막에 첨가하는 단계; 제 1 열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막을 형성하는 단계; 상기 제 1 열 처리에 서 상기 결정 반도체막 상에 형성된 제 1 산화막을 제거하고, 그 후에 즉시 제 2 산화막을 형성하는 단계; 상기 제 2 산화막이 형성된 상기 결정 반도체막을 제 1 레이저광으로 조사하는 단계; 상기 제 2 산화막 상에 희기체 원소를 함유한 반도체막을 형성하는 단계; 제 2 열 처리에 의해, 상기 결정 반도체막 내에 함유된 상기 금속 원소를 상기 희기체 원소를 함유한 반도체막으로 게터링하는 단계; 상기 희기체 원소를 함유한 반도체막 및 상기 제 2 산화막을 제거하는 단계; 및 대기 또는 산소 분위기에서 상기 결정 반도체막을 제 2 레이저광으로 조사하는 단계를 포함한다.
본 발명의 다른 특징에 따라, 반도체 디바이스를 제조하는 방법은, 절연 표면을 갖는 기판 위에 비정질 반도체막을 형성하는 단계; 결정화를 촉진시키는 금속 원소를 상기 비정질 반도체막에 첨가하는 단계; 제 1 열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막을 형성하는 단계; 상기 제 1 열 처리에서 상기 결정 반도체막 상에 형성된 제 1 산화막을 플루오르화 수소산으로 제거하고, 그 후에 즉시 제 2 산화막을 오존 함유 수용액으로 형성하는 단계; 상기 제 2 산화막이 형성된 상기 결정 반도체막을 제 1 레이저광으로 조사하는 단계; 상기 제 2 산화막 상에 희기체 원소를 함유한 반도체막을 형성하는 단계; 제 2 열 처리에 의해, 상기 결정 반도체막 내에 함유된 상기 금속 원소를 상기 희기체 원소를 함유한 반도체막으로 게터링하는 단계; 상기 희기체 원소를 함유한 반도체막 및 상기 제 2 산화막을 제거하는 단계; 및 상기 결정 반도체막을 제 2 레이저광으로 조사하는 단계를 포함한다.
본 발명의 다른 특징에 따라, 반도체 디바이스를 제조하는 방법은, 절연 표면을 갖는 기판 위에 비정질 반도체막을 형성하는 단계; 결정화를 촉진시키는 금속 원소를 상기 비정질 반도체막에 첨가하는 단계; 제 1 열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막을 형성하는 단계; 상기 제 1 열 처리에서 상기 결정 반도체막 상에 형성된 제 1 산화막을 제거하고, 그 후에 즉시 제 2 산화막을 형성하는 단계; 대기 또는 산소 분위기에서 상기 제 2 산화막이 형성된 상기 결정 반도체막을 제 1 레이저광으로 조사하는 단계; 상기 제 2 산화막 상에 희기체 원소를 함유한 반도체막을 형성하는 단계; 제 2 열 처리에 의해, 상기 결정 반도체막 내에 함유된 상기 금속 원소를 상기 희기체 원소를 함유한 반도체막으로 게터링하는 단계; 상기 희기체 원소를 함유한 반도체막 및 상기 제 2 산화막을 제거하는 단계; 및 질소 분위기 또는 진공에서 상기 결정 반도체막을 제 2 레이저광으로 조사하는 단계를 포함한다.
본 발명의 다른 특징에 따라, 반도체 디바이스를 제조하는 방법은, 반도체 디바이스를 제조하는 방법은, 절연 표면을 갖는 기판 위에 비정질 반도체막을 형성하는 단계; 결정화를 촉진시키는 금속 원소를 상기 비정질 반도체막에 첨가하는 단계; 제 1 열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막을 형성하는 단계; 상기 제 1 열 처리에서 상기 결정 반도체막 상에 형성된 제 1 산화막을 플루오르화 수소산으로 제거하고, 그 후에 즉시 제 2 산화막을 오존 함유 수용액으로 형성하는 단계; 대기 또는 산소 분위기에서 상기 제 2 산화막이 형성된 상기 결정 반도체막을 제 1 레이저광으로 조사하는 단계; 상기 제 2 산화막 상에 희기체 원소를 함유한 반도체막을 형성하는 단계; 제 2 열 처리에 의해, 상기 결정 반도체막 내에 함유된 상기 금속 원소를 상기 희기체 원소를 함유한 반도체막으로 게터링하는 단계; 상기 희기체 원소를 함유한 반도체막 및 상기 제 2 산화막을 제거하는 단계; 및 질소 분위기 또는 진공에서 상기 결정 반도체막을 제 2 레이저광으로 조사하는 단계를 포함한다.
본 발명의 다른 특징에 따라, 반도체 디바이스를 제조하는 방법은, 절연 표면을 갖는 기판 위에 비정질 반도체막을 형성하는 단계; 결정화를 촉진시키는 금속 원소를 상기 비정질 반도체막에 첨가하는 단계; 제 1 열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막을 형성하는 단계; 상기 제 1 열 처리에서 상기 결정 반도체막 상에 형성된 제 1 산화막을 제거하고, 그 후에 즉시 제 2 산화막을 형성하는 단계; 상기 제 2 산화막이 형성된 상기 결정 반도체막을 제 1 레이저광으로 조사하는 단계; 상기 제 2 산화막 상에 희기체 원소를 함유한 반도체막을 형성하는 단계; 제 2 열 처리에 의해, 상기 결정 반도체막 내에 함유된 상기 금속 원소를 상기 희기체 원소를 함유한 반도체막으로 게터링하는 단계; 상기 희기체 원소를 함유한 반도체막 및 상기 제 2 산화막을 제거하는 단계; 상기 결정 반도체막을 제 2 레이저광으로 조사하는 단계; 상기 결정 반도체막을 에칭함으로써 섬형 반도체막을 형성하는 단계; 및 상기 섬형 반도체막 상에 게이트 절연막을 형성하는 단계를 포함한다.
본 발명의 다른 특징에 따라, 반도체 디바이스를 제조하는 방법은, 반도체 디바이스를 제조하는 방법은, 절연 표면을 갖는 기판 위에 비정질 반도체막을 형성 하는 단계; 결정화를 촉진시키는 금속 원소를 상기 비정질 반도체막에 첨가하는 단계; 제 1 열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막을 형성하는 단계; 상기 제 1 열 처리에서 상기 결정 반도체막 상에 형성된 제 1 산화막을 플루오르화 수소산으로 제거하고, 그 후에 즉시 제 2 산화막을 오존 함유 수용액으로 형성하는 단계; 상기 제 2 산화막이 형성된 상기 결정 반도체막을 제 1 레이저광으로 조사하는 단계; 상기 제 2 산화막 상에 희기체 원소를 함유한 반도체막을 형성하는 단계; 제 2 열 처리에 의해, 상기 결정 반도체막 내에 함유된 상기 금속 원소를 상기 희기체 원소를 함유한 반도체막으로 게터링하는 단계; 상기 희기체 원소를 함유한 반도체막 및 상기 제 2 산화막을 제거하는 단계; 상기 결정 반도체막을 제 2 레이저광으로 조사하는 단계; 상기 결정 반도체막을 에칭함으로써 섬형 반도체막을 형성하는 단계; 및 상기 섬형 반도체막 상에 게이트 절연막을 형성하는 단계를 포함한다.
본 발명의 다른 특징에 따라, 반도체 디바이스를 제조하는 방법은, 절연 표면을 갖는 기판 위에 비정질 반도체막을 형성하는 단계; 결정화를 촉진시키는 금속 원소를 상기 비정질 반도체막에 첨가하는 단계; 제 1 열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막을 형성하는 단계; 상기 제 1 열 처리에서 상기 결정 반도체막 상에 형성된 제 1 산화막을 제거하고, 그 후에 즉시 제 2 산화막을 형성하는 단계; 대기 또는 산소 분위기에서 상기 제 2 산화막이 형성된 상기 결정 반도체막을 제 1 레이저광으로 조사하는 단계; 상기 제 2 산화막 상에 희기체 원소를 함유한 반도체막을 형성하는 단계; 제 2 열 처리에 의해, 상기 결정 반도체막 내에 함유된 상기 금속 원소를 상기 희기체 원소를 함유한 반도체막으로 게터링하는 단계; 상기 희기체 원소를 함유한 반도체막 및 상기 제 2 산화막을 제거하는 단계; 질소 분위기 또는 진공에서 상기 결정 반도체막을 제 2 레이저광으로 조사하는 단계; 상기 결정 반도체막을 에칭함으로써 섬형 반도체막을 형성하는 단계; 및 상기 섬형 반도체막 상에 게이트 절연막을 형성하는 단계를 포함한다.
본 발명의 다른 특징에 따라, 반도체 디바이스를 제조하는 방법은, 반도체 디바이스를 제조하는 방법은, 절연 표면을 갖는 기판 위에 비정질 반도체막을 형성하는 단계; 결정화를 촉진시키는 금속 원소를 상기 비정질 반도체막에 첨가하는 단계; 제 1 열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막을 형성하는 단계; 상기 제 1 열 처리에서 상기 결정 반도체막 상에 형성된 제 1 산화막을 플루오르화 수소산으로 제거하고, 그 후에 즉시 제 2 산화막을 오존 함유 수용액으로 형성하는 단계; 대기 또는 산소 분위기에서 상기 제 2 산화막이 형성된 상기 결정 반도체막을 제 1 레이저광으로 조사하는 단계; 상기 제 2 산화막 상에 희기체 원소를 함유한 반도체막을 형성하는 단계; 제 2 열 처리에 의해, 상기 결정 반도체막 내에 함유된 상기 금속 원소를 상기 희기체 원소를 함유한 반도체막으로 게터링하는 단계; 상기 희기체 원소를 함유한 반도체막 및 상기 제 2 산화막을 제거하는 단계; 질소 분위기 또는 진공에서 상기 결정 반도체막을 제 2 레이저광으로 조사하는 단계; 상기 결정 반도체막을 에칭함으로써 섬형 반도체막을 형성하는 단계; 및 상기 섬형 반도체막 상에 게이트 절연막을 형성하는 단계를 포함한다.
본 발명은 제 1 산화막을 제거하고 순수한 물로 세정한 직후에 제 2 산화막 이 형성되는 다른 특징을 가진다.
본 발명은 제 1 레이저광이 350mJ/cm2 이상이고 400mJ/cm2 이하인 에너지 밀도로 실행되는 것이 바람직한 다른 특징을 가진다.
본 발명은 제 2 레이저광이 340mJ/cm2 이상이고 400mJ/cm2 이하인 에너지 밀도로 실행되는 것이 바람직한 다른 특징을 가진다.
본 발명은 제 2 레이저광의 샷들의 수가 제 1 레이저광의 샷들의 수보다 낮은 다른 특징을 가진다.
본 발명은 제 1 산화막의 제거와 제 1 레이저광으로의 조사 사이의 시간 간격이 2시간 이하인 특징을 가진다. 특히, 본 발명은 제 1 산화막의 제거 직후에서 제 1 레이저광으로의 조사의 시작 직전까지의 시간 간격이 2시간 이하인 특징을 가진다.
본 발명은 제 1 레이저광으로의 조사와 희기체 원소를 함유한 반도체막의 형성 사이의 시간 간격이 48시간 이하인 다른 특징을 가진다. 특히, 본 발명은 제 1 레이저광으로의 조사 직후로부터 희기체 원소를 함유한 반도체막의 형성 직후까지의 시간 간격이 48시간 이하인 특징을 가진다.
본 발명은 제 2 산화막의 제거와 제 2 레이저광으로의 조사의 시작 사이의 시간 간격은 2시간 이하인 다른 특징을 가진다. 특히, 본 발명은 제 2 산화막의 제거 직후로부터 제 2 레이저광으로의 조사 시작 직전까지의 시간 간격이 2시간 이하인 특징을 가진다.
본 발명은 철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu) 및 금(Au) 중 하나 또는 복수 개는 금속화를 촉진시키는 상기 금속 원소로서 사용되는 다른 특징을 가진다.
본 발명에 의해, 핀홀들의 수가 감소되는 결정 반도체막이 얻어질 수 있고, 결정 반도체막을 갖는 반도체 디바이스의 동작 특성들 및 신뢰도가 개선될 수 있다. 그 외에도, 개선된 동작 특성들을 갖는 반도체 디바이스가 제공되는 디스플레이 디바이스 및 전자 디바이스의 신뢰도 등이 개선될 수 있다.
이후, 본 발명의 실시예 모드들 및 실시예는 첨부 도면들을 참조하여 상세히 기술될 것이다. 본 발명이 다음의 기술에 한정되는 것이 아님을 유념하며, 당업자는 그 모드들 및 상세들이 본 발명의 목적 및 범주를 벗어나지 않고 다양한 방식으로 수정될 수 있음을 쉽게 이해한다. 따라서, 본 발명은 하기에 주어질 실시예 모드들 및 실시예의 기술에 한정되는 것으로서 해석되어서는 안 된다. 또한, 하기에 기술될 본 발명의 구조에서, 동일한 참조 번호들이 상이한 도면들에서 동일한 부분들 또는 동일한 기능들을 갖는 부분들에 사용된다.
(실시예 모드 1)
본 발명은 절연 표면 위에 결정 반도체막을 형성하는 공정에 관련된다. 도 1은 본 발명에 따라 반도체 디바이스의 제조 방법을 설명하는 흐름도를 도시한다. 먼저, 비정질 반도체막은 절연 표면 위에 형성되고(St1), 그 다음 결정화를 촉진시키는 금속 원소가 비정질 반도체막에 첨가된다(St2). 비정질 반도체막은 결정 반도 체막을 형성하기 위해 열 처리에 의해 결정화되고, 산화막(제 1 산화막)이 열 처리에 의한 결정화시 결정 반도체막 위에 형성되고(St3), 제 1 산화막이 제거되고(St4), 새로운 산화막이 그 후에 즉시 형성되고(St5), 결정 반도체막이 결정도를 향상시키기 위해 제 1 레이저광으로 조사된다(St6). 새로운 산화막(제 2 산화막을 포함하는 제 3 산화막)은 제 1 레이저 광 조사시 결정 반도체막 위에 형성됨을 유념한다. 후속적으로, 희기체 원소를 함유하는 반도체막은 결정 반도체막 위에 형성되고(St7), 결정 반도체막 내에 함유된 금속 원소는 게터링되고(St8), 금속 원소가 이동되는, 희기체 원소를 함유하는 반도체막이 제거되고(St9), 제 3 산화막은 제거되고(St10), 결정 반도체막은, 최종적으로 얻어지는 결정 반도체막 내의 핀홀들을 감소시키기 위해 제 2 레이저 광으로 조사된다(St101).
이후, 본 발명의 실시예 모드는 도 2a 내지 도 2d, 도 3a 내지 도 3d, 도 4a 및 도 4b, 도 5a 및 도 5b, 및 도 6을 참조하여 특별히 기술될 것이다.
먼저, 베이스 절연막(101)은 절연 표면을 갖는 기판(100) 위에 형성된다(도 2a 참조). 절연 표면을 갖는 기판(100)으로서, 광 투과 기판이 사용될 수 있다. 예를 들면, 유리 기판, 결정화된 유리 기판 또는 플라스틱 기판(폴리이미드, 아크릴, 폴리에틸렌, 테레프탈레이트, 폴리카보네이트, 폴리아릴레이트, 폴리에테르술폰 등)이 사용될 수 있다. 나중에 형성될 트랜지스터가 발광 디스플레이 디바이스에 인가되고, 발광이 디스플레이 표면으로서 기판(100)쪽의 반대 표면을 사용하여 추출될 때, 세라믹 기판, 반도체 기판, 금속 기판(탄탈, 텅스텐, 몰리브덴 등), 스테인레스 스틸 기판의 표면 위의 절연막을 형성함으로써 얻어진 기판 등이 상기 기판 들 외에도 사용될 수 있다. 공정에서 발생된 최소한의 열을 견디는 한, 어떠한 기판이라도 사용될 수 있음을 유념한다.
베이스 절연막(101)으로서, 실리콘 산화물, 실리콘 질화물, 산소를 포함한 실리콘 질화물, 약간의 질소를 포함한 실리콘 산화물 등을 사용하여 형성된 막이 사용될 수 있고, 이들 막들은 단일층 또는 두 개 이상의 층들을 가지는 다층으로 형성될 수 있다. 베이스 절연막(101)을 형성하기 위한 방법은 플라즈마 CVD 방법, 저압 CVD 방법, 스퍼터링 방법, PVD 방법 등이 사용될 수 있으며, 이에 특별히 제한되지 않는다. 베이스 절연막(101)을 공급함으로써, 불순물은 기판으로부터 확산되는 것이 방지될 수 있다. 이 실시예 모드에서, 베이스 절연막(101)은 단일층으로 형성될 수 있지만; 명백히, 둘 이상의 층을 갖는 다층이 될 수도 있다. 또한, 베이스 절연막은 기판 상의 불균일한 또는 기판으로부터 불순물의 확산이 문제가 되지 않는 한 특별히 형성될 필요가 없다.
그 다음, 비정질 반도체막(102)은 베이스 절연막(101) 위에 형성된다(도 2a 참조). 비정질 반도체막(102)으로서 실리콘, 실리콘-게르마늄(SiGe) 합금 등이 플라즈만 CVD 방법, 저압 CVD 방법, 스퍼터링 방법, PVD 방법 등에 의해 형성될 수 있다. 비정질 반도체막(102)은 베이스 절연막(101)과 동일한 막 형성 장치를 사용함으로서 베이스 절연막(101)을 형성한 후에 연속적으로 형성될 수 있고, 즉 비정질 반도체막(102)은 기판을 대기에 노출시키지 않고, 베이스 절연막(101)을 형성한 후에 연속적으로 형성될 수 있다. 따라서, 대기에 함유된 불순물은 비정질 반도체막(102)에 부착되는 것이 방지될 수 있다.
그 후, 결정화를 촉진시키는 금속 원소(103)는 비정질 반도체막(102)에 첨가된다(도 2a 참조). 금속화를 촉진시키는 금속 원소로서 철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu), 또는 금(Au)이 사용될 수 있다. 하나 또는 복수의 상기 금속 원소를 사용함으로써, 금속 원소는 상기 금속 원소의 박막 또는 상기 금속 원소의 규화물이 스퍼터링 방법, PVD 방법, 저압 CVD 방법, 플라즈마 방법, 증착법에 의해 형성되는 방법과 상기 금속 원소를 함유한 용액이 인가되는 방법 등에 의해 비정질 반도체막(102)에 첨가될 수 있다. 그 외에도, 금속 원소를 선택적으로 부가하기 위하여, 비정질 반도체막(102) 위에 마스크가 형성될 수 있다.
또한, 금속 원소(103)를 첨가할 때 비정질 반도체막(102) 위에 얇은 산화막을 형성하는 것이 바람직하다. 예를 들면, 비정질 반도체막(102)의 표면 위에 10 내지 30nm의 두께를 갖는 얇은 산화막을 형성한 후에, 결정화를 촉진시키는 금속 원소(103)가 산화막 위에 유지될 수 있다. 산화막을 형성하는 방법은 특별히 제한되지 않으며 산화물은 수소 과산화물 용액과 같은 산화 용액 또는 오존 함유수로 비정질 반도체막(102)의 표면을 처리함으로써 형성될 수 있거나, 산화 분위기에서 자외선 조사함으로써 오존을 발생시키는 방법을 사용하여 형성될 수 있다(도 2a 참조).
그 다음, 열 처리가 실행되어 비정질 반도체막(102)을 결정화하고, 제 1 결정 반도체막(104a)이 형성된다(도 2b 참조). 금속 원소와 반도체의 합금은 열 처리에 의해 비정질 반도체막(102)의 내부에 형성되고, 결정화가 핵으로서 합금으로 진 행되고, 제 1 결정 반도체막(104a)이 형성된다. 제 1 결정 반도체막(104a)은 비결정 성분과 결정 성분을 포함한다. 제 1 산화막(105)은 열 처리시 제 1 결정 반도체막(104a) 위에 형성됨을 유념한다(도 2b 참조).
결정화시의 열 처리로서, 급속한 열 어닐링(RTA) 방법, 용광로 등을 사용하는 열 처리가 실행될 수 있다. RTA 방법은 열 조사에 의해 가열을 실행하는 램프형 RTA 방법, 또는 고온 기체를 사용하여 가열을 실행하는 기체형 RTA 방법이 될 수 있다. 바람직하게는, 열 처리는 질소 기체 또는 희기체와 같은 낮은 반응성을 갖는 기체로 충전된 분위기 하에서 실행된다. 또한, RTA 방법을 사용하는 경우에 열 처리 온도는 600 내지 800℃ 될 수 있고, 열 처리 시간은 3 내지 9 분이 될 수 있다. 용광로를 사용하여 열 처리를 실행하는 경우에, 열 처리 온도는 500 내지 600℃가 될 수 있고, 열 처리 시간은 3 내지 6 시간이 될 수 있다. 비정질 반도체막(102) 내에 많은 양의 수소가 함유된 경우에 수소는, 1x1020 atoms/cm3 이하의 수소 농도를 가지도록 350 내지 500℃의 열 처리 온도에 의해 비정질 반도체막(102)으로부터 방전될 수 있고, 그 후 결정화를 위한 열 처리가 실행될 수 있음을 유념한다.
후속적으로, 플루오르화 수소산계 용액을 사용하여, 제 1 산화막(105)을 제거한 후에, 제 2 산화막(106)이 형성된다(도 2c 참조). 도 4a 및 도 4b는 플루오르화 수소산계 용액을 사용하여 산화막을 제거하는 흐름도를 도시한다. 일반적으로, 플루오르화 수소산계 용액을 사용하여 에칭함으로써 산화막(제 1 산화막(105))을 제거하는 경우에 플루오르화 수소산 처리의 단계들(St21), 순수한 물 세정(St22) 및 건조(St23) 및 순차적으로 실행된다(도 4b 참조). 그러나, 본 발명에서 플루오르화 수소산 처리(St11) 후에, 및 순수한 물 세정(St13) 전에 새로운 산화막(제 2 산화막(106))이 형성된다(St12). 그 후, 순수한 물 세정(St13) 및 건조(St14)의 단계들이 실행된다. 달리 말하면, 본 발명은 플루오르화 수소산(St11) 산화막(제 2 산화막(106))의 형성(St12), 순수한 물 세정(St13) 및 건조(St14)의 단계들이 이 순서대로 실행되는 특징을 갖는다(도 4a 참조). 도 2c 에서, 제 2 산화막(106)은 오존 함유 수용액(통상적으로 오존수)으로 제 1 결정 반도체막(104a)의 표면을 처리함으로써 형성되는 것이 바람직함을 유념한다. 제 1 결정 반도체막(104a)의 표면을 오존 함유 수용액으로 처리함으로써 1 내지 10nm의 두께를 갖는 얇은 산화막이 형성될 수 있다.
또한, 제 2 산화막(106)은 오존 함유 수용액 대신에 수소 과산화물 용액과 같은 산화용액의 처리에 의해 유사하게 형성될 수 있다. 그 외에도 오존은, 산소 분위기하에서 자외선 조사에 의해 발생 될 수 있고, 제 1 결정 반도체막(104a)은 제 2 반도체막(106)을 형성하기 위해 이 오존으로 산화될 수 있다.
이러한 방식으로, 산화막(제 2 산화막(106))이 플루오르화 수소산 처리 후 및 순수한 물 세정 전에 제 1 결정 반도체막(104a) 위에 형성되기 때문에, 제 1 결정 반도체막(104a)이 산화막(제 2 산화막(106))으로 커버되고, 순수한 물에 노출되지 않는다. 그 후, 반도체막, 대기 내의 산소, 및 순수한 물의 H2O가 서로 반응할 때 발생되는 반응물의 생성을 억제하는 것이 가능하다.
그 다음, 제 2 산화막(106)이 형성된 표면 위에 제 1 결정 반도체막(104a)은 레이저 광(제 1 레이저 광)으로 조사되고, 제 2 결정 반도체막(104b)이 형성된다(도 2d 참조). 제 1 레이저 광으로의 조사는 산소를 함유한 분위기 하에서, 예를 들면 대기 또는 산소 분위기 하에서 실행된다. 제 1 레이저 광으로의 조사에 의해, 결정화 레이트(반도체막의 전체 부피의 결정성분의 비)는 제 1 결정 반도체막(104a)에서 증가하고, 결정 입자에 남겨진 결함은 고쳐질 수 있다.
바람직하게, 제 1 레이저 광의 빔 스폿은 광학 시스템을 사용함으로서 직사각형으로 형상화된다. 그 외에도, 방사될 제 1 레이저 광의 에너지 밀도는 300 mJ/cm2 이상이고 450 mJ/cm2 이하가 될 수 있고, 더욱 바람직하게는 350 mJ/cm2 이상이고 400 mJ/cm2 이하가 될 수 있다. 더욱이, 펄스 발진 레이저는 제 1 레이저 광으로의 조사를 위해 사용된 레이저로서 바람직하고, 예를 들면, 30 내지 300 Hz의 반복 레이트를 갖는 레이저가 사용될 수 있다. 연속파 발진(CW) 레이저도 사용될 수 있음을 유념한다.
레이저로의 조사는, 제 1 레이저광이 기판(100)에 대해 상대적으로 이동하기 위해, 제 1 레이저광이나 제 1 결정 반도체막(104a)이 형성되는 기판(100)을 스캐닝함으로써 형성되는 것이 바람직하다. 제 1 레이저 광 또는 기판(100)의 스캐닝 레이트는 특별히 제한되는 것은 아니며, 조사의 10 내지 14 샷들, 더욱 바람직하게는 11 내지 12 샷들이 제 1 결정 반도체막(104a)의 임의 지점에서 수행되도록 조정될 수 있다. 임의의 지점으로 방사되는 제 1 레이저광의 샷들의 수(단위: 샷)가 다 음의 [수학식 1]으로부터 계산될 수 있음을 유념한다.
샷들의 수 =
Figure 112006082141006-PAT00001
그 외에도, 레이저 매체는 특별히 한정되지 않으며, 아르곤 레이저, 크립톤 레이저 또는 엑시머 레이저와 같은 하나 이상의 종류의 기체 레이저로부터 방사된 레이저 빔과 같은 다양한 레이저 매체들을 사용한 레이저들; 도펀트로서 네오디뮴(Nd), 이테르븀(Yb), 크로뮴(Cr), 티타늄(Ti), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm) 및 탄탈륨(Ta)의 하나 이상의 종류로 도핑된 단결정 YAG, YVO4, 포르스테리트(Mg2SiO4), YAlO3 또는 GdVO4 또는 다결정(세라믹) YAG, Y2O3, YVO4, YAlO3 또는 GdVO4를 매체로 사용한 레이저; 유리 레이저; 루비 레이저; 알렉산더 레이저; Ti:사파이어 레이저; 구리 증기 레이저; 및 금 증기 레이저가 사용될 수 있다. 이러한 레이저빔의 기본파들 또는 이들 기본파들의 제 2 고조파 내지 제 4 고조파 레이저빔으로의 조사에 의해, 큰 입자 결정이 얻어질 수 있다. 예를 들면, Nd:YVO4의 기본파(1064nm), 제 2 고조파(532nm) 또는 제 3 고조파(355nm)가 얻어질 수 있다. 이러한 레이저에 대해, 연속파 발진 또는 펄스 발진이 수행될 수 있다. 연속파 발진의 경우, 레이저의 전력 밀도는 대략 0.01 내지 100MW/cm2(바람직하게는, 0.1 내지 10MW/cm2)이 되어야 한다. 그 후, 대략 10 내지 2000cm/sec의 스캐닝 레이트로 조사가 실행된다.
또한, Nd, Yb, Cr, Ti, Ho, Er, Tm 및 Ta의 하나 이상의 종류로 도핑된 단결정 YAG, YVO4, 포르스테리트(Mg2SiO4), YAlO3 또는 GdVO4 또는 다결정(세라믹) YAG, Y2O3, YVO4, YAlO3 또는 GdVO4를 매체로 사용한 레이저; Ar 이온 레이저; 또는 Ti:사파이어 레이저가 연속파 발진을 수행할 수 있다. 그 외에도, 10MHz 이상인 반복 레이트의 펄스 발진은 Q-스위치 동작, 모드 고정 등을 실행함으로써 또한 가능하다. 10MHz 이상인 반복 레이트의 레이저 빔의 펄스 발진이 실행될 때, 반도체막(제 1 결정 반도체막(104a))은 레이저에 의해 반도체막(제 1 결정 반도체막(104a))의 용해 후 및 그 응고 전에 다음 펄스로 조사된다. 따라서, 낮아진 반복 레이트의 펄스 레이저를 사용하는 경우와 달리, 고체-액체 인터페이스는 반도체막(제 1 결정 반도체막(104a)) 내로 연속적으로 이동될 수 있고, 스캐닝 방향을 향해 연속적으로 성장한 결정 입자가 얻어질 수 있다.
매체로서 세라믹(다결정)의 사용은 매체가 단시간에 저비용으로 자유 형상으로 형성될 수 있게 한다. 수 mm의 직경과 수십 mm의 길이의 원주 매체가 단결정을 사용하는 경우에 일반적으로 사용되지만, 세라믹들을 사용하는 경우에 형성될 수 있다.
레이저의 발광에 직접 기여하는 매체의 Nd 또는 Yb와 같은 도펀트의 농도가 단결정 및 다결정 모두에서 상당히 변하게 될 수 있기 때문에, 도펀트의 농도를 증 가시킴으로써 레이저 출력의 개선은 일정 정도의 제한을 갖는다. 그러나, 세라믹들의 경우에, 매체의 크기가 단결정의 경우에 비해 상당히 증가될 수 있기 때문에, 출력의 철저한 개선이 달성될 수 있다.
또한, 세라믹들의 경우에, 평행육면체 형상 또는 직사각 평행육면체 형상을 갖는 매체가 또한 쉽게 형성될 수 있다. 이러한 형상을 갖는 매체가 사용되고, 발진 광이 그 매체 내에 지그재그형으로 진행할 때, 발진 광 경로는 더 길어질 수 있다. 따라서, 증폭이 증가하고, 고출력의 발진이 가능하다. 이러한 형상을 갖는 매체로부터 방사된 레이저 빔이 방사될 때 4변형 형상의 교차 부분을 가지기 때문에, 선형 레이저 빔은 원형 레이저 빔의 경우에 비해 쉽게 형상화될 수 있다. 이러한 방식으로 방사된 레이저 빔은 광학 시스템을 사용하여 형상화될 수 있다; 따라서, 1mm의 짧은 면 또는 수 mm 내지 수 m의 긴 면을 갖는 선형 레이저 빔이 쉽게 얻어질 수 있다. 그 외에도, 여기된 광으로 매체를 균일하게 조사함으로써, 선형 레이저 빔의 에너지 분배는 긴 면 방향으로 균일하게 될 수 있다.
이러한 선형 레이저 빔을 사용함으로써, 반도체막의 전체 표면(제 1 결정 반도체막(104a) 내지 제 2 산화막(106))이 더욱 균일하게 조사될 수 있다. 선형 레이저빔의 한 단부에서 다른 단부까지 균일한 조사가 요구되는 경우에, 에너지가 감쇠되는 부분을 차폐하기 위하여 두 단부들에 실트들(silts)이 제공될 수 있다.
여기서, n-채널 트랜지스터 및 p-채널 트랜지스터가 제 1 레이저 광으로의 조사에 의해 얻어진 반도체막을 사용하여 제조되고, 트랜지스터들의 임계 전압들이 측정된다. 도 5a 및 도 5b는 결과들을 보여준다. 도 5a는 n-채널 트랜지스터의 임 계 전압의 측정 결과를 보여주고 도 5b는 p-채널 트랜지스터의 임계 전압의 측정 결과를 보여줌을 유념한다.
n-채널 트랜지스터 및 p-채널 트랜지스터 각각은, 2개의 채널 형성 영역들과, 동일한 전압이 동시에 인가되도록 각각 그리고 서로 전기적으로 접속된 2개의 채널 형성 영역들에 대응하여 구성되는 2개의 전극들을 갖는 이중 게이트 구조를 가진다. 도 5a의 n-채널 트랜지스터의 2개의 채널 형성 영역들 각각에서, 채널 길이 L은 6㎛가 되도록 설정되고 채널 폭 W는 3㎛가 되도록 설정된다. 한편, 도 5b의 p-채널 트랜지스터의 2개의 채널 형성 영역들 각각에서, 채널 길이 L은 6㎛가 되도록 설정되고 채널 폭 W는 10㎛가 되도록 설정된다.
복수의 n-채널 트랜지스터들이 제조된 하나의 기판에 대해, 트랜지스터들의 임계 전압들은 5개의 지점들에서 측정되고, 도 5a는 3개의 기판들에 대해 총 15 지점들에서 측정된 트랜지스터들의 임계 전압을 흑색 다이아몬드들을 사용하여 플롯팅함으로써 보여준다. 도 5a의 세로축은 드레인 전압(VD)이 12V가 되도록 설정될 때 트랜지스터의 임계 전압(Vth)을 나타낸다. 그 외에도, 도 5a의 가로축은 제 1 산화막(도 1의 St4)의 제거로부터 제 1 레이저 광 조사(도 1의 St6)까지의 시간을 나타낸다. 도 5a에 따라, 트랜지스터들의 임계 전압들이, 제 1 산화막의 제거 후와 제 1 레이저 광 조사 전에 2시간 이상이 지났을 때 상당히 가변됨을 이해한다.
복수의 p-채널 트랜지스터들이 제조되는 하나의 기판 위에, 트랜지스터들의 임계 전압들이 5개 지점들에서 측정되고, 도 5b는 3개의 기판들에 대해 총 15 지점들에서 측정된 트랜지스터들의 임계 전압을 아웃라인 다이아몬드들을 사용하여 플 롯팅함으로써 보여준다. 도 5b의 세로축 및 가로축은 도 5a와 동일하다. 도 5b에 따라, 트랜지스터들의 임계 전압들이, 제 1 산화막의 제거 후와 제 1 레이저 광 조사 전에 2시간 이상이 지났을 때 상당히 가변됨을 이해한다.
상술한 바와 같이, 제 1 산화막(105)의 제거 후와 제 1 레이저 광의 조사 전에 2시간 이상이 지났을 때 임계 전압들이 상당히 가변하는 것에 관련이 있다. 따라서, 제 1 산화막(105)의 제거의 2시간 이내, 2시간 이하가 되는 제 1 산화막(105)의 제거 직후에서 제 1 레이저 광의 조사 직전까지의 간격 내에 제 1 레이저 광의 조사가 실행되는 것이 바람직하다. 구체적으로, 플루오르화 수소산계 용액으로 제 1 산화막(105)의 제거 직후로부터 제 1 레이저 광으로 제 1 결정 반도체막(104a)의 임의 지점의 초기 조사 직전까지의 시간 간격이 2시간 이하가 되는 것이 바람직하다.
그 외에도, 제 1 레이저 광 조사에 의해 형성되는 제 2 결정 반도체 산화막(104b)의 표면은 불평탄해진다. 이것은 레이저 광 조사에 의해 금속 원소들이 밀착하고, 반도체와 금속의 합금이 형성되는 부분이 오목해지기 때문인 것으로 추정된다.
또한, 제 1 레이저 광 조사에서, 대기 내의 산소는 제 1 결정 반도체막(104a)과 반응하기 위하여 제 2 산화막(106)을 통해 전송된다. 여기에 형성된 새로운 산화막과 제 2 산화막(106) 사이의 분명한 경계를 인식하기가 어렵다; 따라서, 새로운 산화막 및 제 2 산화막(106)은 제 3 산화막(107)으로서 집합적으로 참조된다(도 2d 참조).
후속적으로, 제 3 산화막(107) 위에, 실리콘 또는 실리콘 게르마늄과 희기체 원소와 같은 반도체를 포함한 비정질 반도체막(108)이 형성된다(도 3a 참조). 비정질 반도체막(108)은 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr) 및 크세논(Xe)과 같은 하나 이상의 희기체 원소들을 포함한다. 그 외에도, 바람직하게, 비정질 반도체막(108)의 두께는 20 내지 40nm이다. 비정질 반도체막(108)이 희기체 원소를 포함할 때, 댕글링 결합 또는 격자 왜곡은 비정질 반도체막(108) 내에 형성될 수 있고, 비정질 반도체막(108)에 게터링이 실행될 수 있다. 비정질 반도체막(108) 내의 격자 왜곡을 형성하기 위하여, 아르곤(Ar), 크립톤(Kr) 또는 크세논(Xe)과 같은, 실리콘보다 큰 원자 반경을 갖는 원소를 사용하는 것이 효과적임을 유념한다. 또한, 희기체 원소 대신에, 인(P) 또는 붕소(B)와 같은 하나의 도전성 타입을 갖는 불순물 원소를 함유하는 반도체막이 또한 사용될 수 있다.
다음, 열 처리가 실행되고, 제 2 결정 반도체막(104b) 내에 함유된 금속 원소는 희기체 원소를 함유한 비정질 반도체막(108)으로 이동된다(게터링)(도 3b 참조). 이러한 게터링 처리를 함으로써, 금속 원소는 제 2 결정 반도체막(104b)으로부터 제 3 산화막(107)을 통해 희기체 원소를 함유한 비정질 반도체막(108)의 방향(도 3b에서 화살표로 표시된 방향)으로 이동되고, 따라서 제 2 결정 반도체막(104b) 내에 함유된 금속 원소는 감소되거나 제거된다(게터링 후의 제 2 결정 반도체막(104b)은 제 3 결정 반도체막(104c)으로서 참조됨). 제 2 결정 반도체막(104b) 내에 함유된 금속 원소의 이동 거리는 적어도 제 2 결정 반도체막(104b)의 두께와 대략 동일한 거리가 될 수 있다. 결정화를 촉진시키는 금속 원소가 희기 체 원소를 함유한 비정질 반도체막(108)으로 게터링될 때, 비정질 반도체막(108)은 결정 성분을 함유한 반도체막이 되지만, 편리를 위해 이 실시예 모드에서 게터링 후의 비정질 반도체막(108)으로서도 참조됨을 유념한다.
게터링을 위한 열 처리로서, RTA 방법을 사용한 열 처리, 용광로 등이 결정화의 경우와 유사하게 실행될 수 있다. RTA 방법을 사용하는 경우에, 열 처리 온도는 600 내지 800℃가 될 수 있고, 열 처리 시간은 3 내지 9분이 될 수 있다. 용광로에 의해 열 처리를 수행하는 경우에, 열 처리 온도는 500 내지 600℃가 될 수 있고, 열 처리 시간은 3 내지 6시간이 될 수 있다.
게터링 효율성은 처리 온도에 의존하고, 온도가 더 높을 때 단 기간에 게터링이 진행함을 유념한다. 또한, 게터링에서 열 처리의 조건에 의해, 제 2 결정 반도체막(104b)의 결정 정도는 향상되고, 결정 입자에 남겨진 결함이 수선될 수 있으며, 즉 결정도가 게터링과 동시에 개선될 수 있다.
게터링 처리 후에 결정 반도체막에 대해, 도 6은 결정 반도체막 표면에서 잔존 니켈 농도의 통계적 확률 분포를 보여준다. 도 6에서, 제 1 레이저 광 조사(도 1의 St6에 대응)로부터 희기체 원소를 함유한 반도체막의 형성(도 1의 St7에 대응)까지의 시간은 1.7일이 되도록 설정되고, 결정 반도체막(도 1의 St10에서 얻어진 결정 반도체막에 대응) 표면에서의 잔존 니켈 농도가 측정되고, 흑색 삼각형들을 사용하여 플롯팅된다. 달리 말하면, 결정 반도체막 표면의 잔존 니켈 농도가 측정되며, 이것은, 게터링 처리 후에 희기체 원소를 함유한 반도체막을 제거하고, 결정 반도체막 위에 형성된 산화막을 더 제거함으로써 얻어진다. 유사하게, 도 1의 St6 내지 St7까지의 시간은 3.3일이 되도록 설정되고, St10에서 얻어진 결정 반도체막의 잔존 니켈 농도가 측정되고 흑색 사각형들을 사용하여 플롯팅된다. 또한, 도 1의 St6 내지 St7까지의 시간은 4.1일이 되도록 설정되고, St10에서 얻어진 결정 반도체막의 잔존 니켈 농도가 측정되고 흑색 원형들을 사용하여 플롯팅된다. 도 6에서, 총 234개 지점들에서 측정된 잔존 니켈 농도들과, 각 기판에 대한 13 개의 지점들과, 18개인 기판들의 수가 각각의 조건 하에 각각의 결정 반도체막에 대해 플롯팅됨을 유념한다. 도 6에서, 세로축은 백분율을 표시하고, 50%의 값은 잔존 니켈 농도의 메디안(median)에 대응한다. 수평축은 잔존 니켈 농도(atoms/cm2)를 나타낸다. 또한, 도 6에서, 잔존 니켈 농도 1×1012atoms/cm2의 규모가 점선으로 도시된다. 1×1012atoms/cm2이하의 잔존 니켈 농도가 받아들일 수 있는 값이 되도록 이루어지는 경우에, St6 내지 St7까지의 시간은 3.3일이 되도록 설정되는 조건과 St6 내지 St7까지의 시간은 4.1일이 되도록 설정되는 조건하의 결함 발생율은 대략 5%이고, St6 내지 St7까지의 시간은 1.7일이 되도록 설정되는 조건하의 결함 발생율은 대략 1%이다. 이러한 결과들로부터, St6 내지 St7까지의 경과 시간이 길어질 때 게터링 결함 발생율은 증가될 수 있음을 이해한다.
상술된 바와 같이, 희기체 원소를 함유한 비정질 반도체막(108)의 형성과 제 1 레이저 광 조사 사이의 시간 간격이 1.7일 이상이면, 유기 기판과 같은 불순물은 결정 반도체막 표면에 부착된다; 따라서, 게터링 효율성이 낮아지는 관련이 있고, 결정 반도체막 내에 함유된 금속 원소의 게터링 결함이 야기된다. 따라서, 제 1 레 이저 광 조사 직후로부터 희기체 원소를 함유하는 비정질 반도체막(108)의 형성 전까지의 시간 간격이 2일 이하가 되는 것이 바람직하다. 구체적으로, 제 1 결정 반도체막(104a)을 제 1 레이저 광으로 마지막으로 조사한 후로부터 희기체 원소를 함유한 비정질 반도체막(108)을 형성하기 직전까지의 시간 간격이 2일 이하가 되는 것이 바람직하다.
게터링 후에, 희기체 원소를 함유한 비정질 반도체막(108) 및 산화막(107)이 제거된다(도 3c 참조). 먼저, 에칭 스토퍼로서 제 3 산화막(107)을 사용함으로써, 희기체 원소를 함유한 비정질 반도체막(108)이 선택적으로 에칭되고 제거된다. 희기체 원소를 함유한 비정질 반도체막(108)의 에칭 방법으로서, 테트라에틸암모늄 수산화물(TMAH) 또는 콜린과 같은 알칼리 수용액으로의 습식 에칭이 사용될 수 있다. 자연 상태의 산화막과 같은 산화막이 희기체 원소를 함유한 비정질 반도체막(108) 위에 형성되는 경우에, 희기체 원소를 함유한 비정질 반도체막(108)이 플루오르화 수소산계 용액으로 미리 상기 산화막을 제거한 후에 에칭되는 것이 바람직함을 유념한다. 희기체 원소를 함유한 비정질 반도체막(108)을 제거한 후에, 제 3 산화막(107)은 플루오르화 수소산계 용액에 의해 제거될 수 있다.
그 후에, 제 3 결정 반도체막(104c)이 제 2 레이저 광으로 조사되고, 제 4 결정 반도체막(104d)이 형성된다(도 3d 참조). 제 2 레이저 광으로의 조사는 질소 분위기 또는 진공 하에 실행된다. 그 외에도, 제 3 결정 산화막(104c)이 질소 기체를 스프레이하는 동안 제 2 레이저 광으로 조사될 수 있다. 제 2 레이저 광으로 제 3 결정 반도체막(104c)을 조사함으로써, 핀홀들이 감소되는 제 4 결정 반도체 막(104d)이 형성될 수 있다. 예를 들면, 제 3 결정 반도체막(104c) 내의 핀홀들이 있을 때, 핀홀들은 레이저 광으로 제 3 결정 반도체막(104c)을 조사함으로써 충전될 수 있다.
바람직하게, 제 2 레이저 광의 빔 스폿은 제 1 레이저 광과 유사하게, 광학 시스템을 사용함으로써 직사각형으로 형상화된다. 그 외에도, 방사될 제 2 레이저 광의 에너지 밀도는 285mJ/cm2 이상과 475mJ/cm2 이하가 될 수 있고, 더욱 바람직하게는, 340mJ/cm2 이상과 400mJ/cm2 이하가 될 수 있다. 더욱이, 펄스 발진 레이저는 제 2 레이저 광으로의 조사를 위해 이용된 레이저로서 양호하고, 예를 들면, 30 내지 300Hz의 반복 레이트를 갖는 레이저가 사용될 수 있다. 연속파 발진(CW) 레이저가 또한 사용될 수 있음을 유념한다. 또한, 레이저 매체 등은 특별히 제한되지 않으며, 제 1 레이저 광과 동일한 조건이 사용될 수 있다.
제 2 레이저 광으로의 조사는 제 2 레이저 광이 기판(100)에 대해 상대적으로 이동하기 위하여, 제 3 결정 반도체막(104c)이 형성된 기판(100)이나 제 2 레이저 광을 스캐닝함으로써 형성되는 것이 바람직하다. 제2 레이저 광 또는 기판(100)의 스캐닝 레이트는 특별히 제한되지 않고, 조사의 5 내지 14개의 샷들, 더욱 바람직하게는 5 내지 6개의 샷들이 제 3 결정 반도체막(104c)의 임의 지점에서 수행되도록 조정될 수 있다. 더욱 바람직하게, 제 2 레이저 광의 샷들의 수는 제 1 레이저 광의 샷들의 수의 약 절반이 되도록 설정된다. 샷들의 수를 감소시킴으로써, 처리 속도가 단축될 수 있다. 임의의 지점에 방사될 제 2 레이저 광의 샷들의 수(단 위: 샷)가 [수학식 1]로부터 계산될 수 있음을 유념한다.
제 3 산화막(107)의 제거와 제 2 레이저 광 조사 사이의 시간 간격이 2시간 이상일 때 트랜지스터들의 임계 전압들이 가변되는 관련이 있음을 유념한다. 따라서, 제 3 산화막(107)의 제거 직후로부터 제 2 레이저 광 조사 직전까지의 시간 간격은 2시간 이하인 것이 바람직하다. 구체적으로, 플루오르화 수소산계 용액으로의 제 3 산화막(107)의 제거 직후로부터 제 3 결정 반도체막(104c의 임의 지점의 제 2 레이저 광으로의 초기 조사 직전까지의 시간 간격은 2시간 이하인 것이 바람직하다.
상기 처리를 통해, 핀홀들이 감소되는 평탄화된 제 4 결정 반도체막(104d)이 얻어질 수 있다. 트랜지스터가 상술된 바와 같이 핀홀들이 감소된 결정 반도체막을 사용하여 형성될 때, 나중에 형성될 게이트 절연막의 커버리지가 양호하게 되고, 박화가 또한 가능해진다. 따라서, 개선된 동작 특성들 및 신뢰도를 가진 반도체 디바이스가 제조될 수 있다.
(실시예 모드 2)
본 발명에 따른 반도체 디바이스의 제조 방법 및 반도체 디바이스를 사용한 발광 디스플레이 디바이스는 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 및 도 9b, 도 10a 및 도 10b, 도 11a 및 도 11b, 도 12a 및 도 12b, 도 13a 및 도 13b, 도 14, 및 도 15a 내지 도 15c를 참조하여 기술될 것이다.
먼저, 베이스 절연막들(301a 및 301b)은 절연 표면을 갖는 기판(300) 위에 적층된다(도 7a 참조). 기판(300)으로서, 광투과 기판이 사용될 수 있고, 이 실시 예 모드에서는 유리 기판이 사용된다. 나중에 형성될 트랜지스터가 발광 디스플레이 디바이스에 인가되고, 디스플레이 표면으로서 기판(300)쪽에 반대 표면을 사용하여 발광이 추출될 때, 세라믹 기판, 반도체 기판, 금속 기판(탄탈, 텅스텐, 몰리브덴 등), 스테인리스 스틸 기판의 표면 위에 절연막을 형성함으로써 얻어진 기판 등이 또한 사용될 수 있다.
베이스 절연막(301a)은 불순물이 기판(300)으로부터 확산이 방지되도록 형성되는 것이 바람직하고, 예를 들면, 실리콘 질화물, 산소를 함유한 실리콘 질화물 등을 사용하여 형성된 막이 사용될 수 있다. 베이스 절연막들(301a 및 301b)은 이 실시예 모드에서 적층된 층 구조로 형성되고, 베이스 절연막(301b)은 베이스 절연막(301b)과 나중에 형성될 반도체막 사이에 발생된 응력 차를 작게 하는 막을 사용하여 형성되는 것이 바람직하다. 예를 들면, 베이스 절연막(301a)은 실리콘 산화물, 산소를 함유한 실리콘 질화물 등을 사용하여 형성된 막이 되고, 베이스 절연막(301b)은 실리콘 산화물, 소량의 질소를 함유한 실리콘 산화물 등을 사용하여 형성된 막이 된다. 베이스 절연막들(301a 및 301b)을 형성하는 방법은 특별히 제한되지 않으며, 플라즈마 CVD 방법, 저압 CVD 방법, 스퍼터링 방법, PVD 방법 등이 사용될 수 있다. 이 실시예 모드에서, 베이스 절연막(301a)은 120 내지 160nm 범위의 두께를 갖는 산소를 함유한 실리콘 질화막을 사용하여 형성되고, 베이스 절연막(301b)은 90 내지 110nm 범위의 두께를 갖는 소량의 질소를 함유한 실리콘 산화물을 사용하여 형성된다. 베이스 절연막은 단일층 또는 2개 이상의 층들을 갖는 다층이 될 수 있음을 유념한다. 베이스 절연막은 기판 상의 불평탄함 또는 기판으로 부터의 불순물의 확산이 문제되지 않는다면 특별히 형성되지 않아도 된다.
후속적으로, 결정 반도체막(302)이 베이스 절연막(301b) 위에 형성된다(도 7a 참조). 결정 반도체막(302)을 형성하기 위하여 제 2 레이저 광 조사까지의 단계들은 실시예 모드 1과 동일함을 유념한다; 따라서 이후 간단한 기술이 제공될 것이다.
먼저, 실리콘 또는 실리콘-게르마늄과 같은 반도체를 포함하는 비정질 반도체막은 베이스 절연막(301b) 위에 형성된다. 이 실시예 모드에서, 실리콘은 40 내지 60nm의 두께를 가지도록 형성된다. 비정질 실리콘막은 베이스 절연막들(301a 및 301b)과 동일한 막 형성 장치를 사용하여 베이스 절연막들(301a 및 301b)을 형성한 후에 계속해서 형성될 수 있고, 즉; 비정질 반도체막이 대기에 기판을 노출시키지 않고 베이스 절연막들(301a 및 301b)을 형성한 후에 계속해서 형성될 수 있음을 유념한다. 따라서 대기 내에 함유된 불순물은 비정질 반도체막에 대한 부착이 방지될 수 있다.
다음, 비정질 반도체막의 표면 위에 10 내지 30nm의 두께를 갖는 얇은 산화막을 형성한 후에, 결정화를 촉진시키는 금속 원소를 함유한 용액으로 산화막 표면을 처리함으로써 금속 원소가 산화막에 부착된다. 대안적으로, 금속화를 촉진시키는 금속 원소를 함유한 막은 스퍼터링 방법 등을 사용함으로써 산화막 위에 형성될 수 있다. 금속화를 촉진시키는 금속 원소를 함유한 용액으로서, 예를 들면, 니켈 아세테이트 용액과 같은 금속 염류 용액이 사용될 수 있음을 유념한다. 비정질 반도체막의 표면 위에 산화막을 형성하는 방법은 특별히 제한되지 않으며, 산화막은 오존수 또는 수소 과산화물 용액과 같은 산화 용액으로 비정질 반도체막의 표면을 처리함으로써 형성될 수 있거나, 산소 분위기 등에서 자외선 조사에 의해 오존을 발생하는 방법을 사용하여 형성될 수 있다.
그 다음, 비정질 반도체막은 RTA 방법을 사용하여 열 처리함으로써 결정화되며, 비결정 성분 및 결정 성분을 함유한 제 1 반도체막이 형성된다. RTA 방법을 사용한 열 처리 방법을 실행하는 경우에, 열 처리는 600 내지 800℃의 온도로 3 내지 9분 동안 실행할 수 있다. 그 외에도, 열 처리는 용광로 등을 사용하여 실행될 수 있고, 이 경우, 열 처리는 500 내지 600℃의 온도로 3 내지 6시간 동안 실행하는 것이 바람직하다. 비정질 반도체막 내에 많은 양의 수소가 함유되는 경우에, 1×1020atoms/cm3 이하의 수소 농도를 가지도록, 수소는 350 내지 500℃의 온도의 열 처리에 의해 비정질 반도체막으로부터 방전될 수 있고, 그 후 결정화를 위한 열 처리가 수행될 수 있음을 유념한다.
후속적으로, 결정화를 위한 열 처리에서 제 1 반도체막 위에 형성된 산화막(제 1 산화막)은 플루오르화 수소산계 용액으로 제거되고, 제 1 반도체막의 표면을 오존 함유 수용액으로 처리함으로써 1 내지 10nm의 두께를 갖는 새로운 산화막(제 2 산화막)이 형성된다. 제 2 산화막은 플루오르화 수소산계 용액으로 에칭함으로써 제 1 산화막을 제거한 후 순수한 물로 세정하기 전에 제 1 반도체막 위에 형성됨을 유념한다. 이러한 방식으로, 제 1 반도체막이 순수한 물로 세정하기 전에 제 2 산화막으로 커버하기 때문에, 제 1 반도체막은 순수한 물에 노출되지 않는다. 따라 서, 워터마크의 발생은 억제될 수 있다.
제 1 레이저광으로의 조사는 비결정 성분 및 결정 성분을 함유한 제 1 반도체막에 대해 대기하에서 실행되고, 결정화 레이트가 증가하는 제 2 반도체막이 형성된다. 바람직하게, 제 1 레이저 광의 빔 스폿은 광학 시스템을 사용하여 직사각형이 되도록 형상화된다.
제 1 레이저광으로의 조사는 제 1 레이저 광이 기판(300)에 대해 상대적으로 이동하도록, 제 1 레이저 광 또는 제 1 반도체막이 형성되는 기판(300)을 스캐닝함으로써 수행된다. 또한, 펄스 발진 레이저는 제 1 레이저 광으로서 바람직하며, 예를 들면, 30 내지 300Hz의 반복 레이트를 갖는 레이저가 사용될 수 있다. 그 외에도, 방사될 제 1 레이저 광의 에너지 밀도는 300mJ/cm2 이상과 450mJ/cm2 이하가 될 수 있다. 이 실시예 모드에서, 레이저 광으로의 조사는 350mJ/cm2 이상과 400mJ/cm2 이하인 에너지 밀도로 실행된다.
제 1 레이저 광 또는 기판(300)의 스캐닝 레이트는 특별히 한정되지 않으며, 조사의 10 내지 14 샷들이 제 1 반도체막의 임의의 지점에서 수행되도록 조정될 수 있다. 이 실시예 모드에서, 기판(300) 또는 제 1 레이저 광의 스캐닝 레이트는 조사의 11 내지 12 샷들이 제 1 반도체막의 임의의 지점에서 수행되도록 조정된다. 임의의 지점에 방사될 제 1 레이저 광의 샷들의 수(단위: 샷)가 [수학식 1]로부터 계산될 수 있음을 유념한다.
제 1 산화막의 제거와 제 1 레이저 광 조사 사이의 시간 간격이 2시간 이상 일 때 트랜지스터들의 임계 전압들이 가변되는 관련이 있음을 유념한다. 따라서, 제 1 산화막의 제거 직후로부터 제 1 레이저 광 조사의 직전까지의 시간 간격은 2시간 이하인 것이 바람직하다. 구체적으로, 플루오르화 수소산계 용액으로의 제 1 산화막의 제거 직수로부터 새로운 산화막(제 2 산화막)의 형성을 통해 제 1 레이저 광으로 제 1 반도체막의 임의 지점을 초기 조사하는 직전까지의 시간 간격은 2시간 이하인 것이 바람직하다.
또한, 제 1 레이저 광 조사에서, 대기 중의 산소는 제 1 반도체막과 반응하고, 산화막이 형성된다. 여기에서 형성된 새로운 산화막과 제 2 산화막 사이의 분명한 경계를 인식하기가 어렵다; 따라서 새로운 산화막과 제 2 산화막은 제 3 산화막으로 집합적으로 참조된다.
제 1 레이저 광의 레이저 매체는 특별히 제한되지 않고, 엑시머 레이저, 아르곤 레이저, 크립톤 레이저, YAG 레이저, YVO4 레이저, YAlO3 레이저 또는 Y2O3 레이저와 같은 실시예 모드 1에서와 동일한 레이저 매체를 갖는 레이저가 사용될 수 있다.
후속적으로, 제 2 산화막 위에, 실리콘 또는 실리콘 게르마늄과 같은 반도체와 Ar과 같은 희기체 원소를 함유한 비정질 반도체막은 형성된다. 그 후, 열 처리(게터링)는 RTA 방법을 사용함으로써 실행된다. 제 3 산화막은 제 2 반도체막과 희기체 원소를 함유한 비정질 반도체막 사이에 제공된다. 희기체 원소를 함유한 비정질 반도체막은 20 내지 40nm의 두께를 가지도록, 플라즈마 CVD 방법, 저압 CVD 방 법, 스퍼터링 방법, PVD 방법 등에 의해 형성된다. RTA 방법을 사용하여 열 처리를 실행하는 경우에, 열 처리는 600 내지 800℃의 온도로 3 내지 9분 동안 실행할 수 있다. 그 외에도, 열 처리는 용광로 등을 사용하여 실행될 수 있고, 이 경우, 열 처리는 500 내지 600℃의 온도로 3 내지 6시간 동안 실행될 수 있다. 열 처리에 의해, 제 2 반도체막 내에 함유된 결정화를 촉진시키는 금속 원소는 희기체 원소를 함유한 비정질 반도체막으로 게터링된다. 제 2 반도체막은 게터링 후에 제 3 반도체막이라 칭해짐을 유념한다. 결정화를 촉진시키는 금속 원소가 희기체 원소를 함유한 비정질 반도체막으로 게터링될 때, 희기체 원소를 함유한 비정질 반도체막은 결정 성분을 함유한 반도체막이 되지만, 편리를 위해 희기체 원소를 함유한 비정질 반도체막이라 칭해진다.
제 1 레이저 광 조사와 희기체 원소를 함유한 비정질 반도체막의 형성 사이의 시간 간격은 2일 이상일 때, 제 2 반도체막 내의 금속 원소가 쉽게 제거되지 않는 게터링 결함 등이 유발되는 관련이 있음을 유념한다. 따라서, 제 1 레이저 광 조사 직후로부터 희기체 원소를 함유한 비정질 반도체막의 형성 직전까지의 시간 간격은 2일 이하인 것이 바람직하다. 구체적으로, 제 1 레이저 광으로 제 1 반도체막을 최종적으로 조사한 직후로부터 희기체 원소를 함유한 비정질 반도체막을 형성하기 직전까지의 시간 간격은 2일 이하인 것이 바람직하다.
게터링 후에, 희기체 원소를 함유한 비정질 반도체막은 TMAH와 같은 알칼리 용액으로 선택적 에칭을 실행함으로써 제거된다. 희기체 원소를 함유한 비정질 반도체막을 에칭할 때, 콜린과 같은 알칼리 용액으로의 습식 에칭이 또한 사용될 수 있다. 제 3 산화막은 스토퍼로서 작용하여, 희기체 원소를 함유한 비정질 반도체막의 에칭시 제 3 반도체막의 에칭을 방지한다. 자연 산화막과 같은 산화막이 희기체 원소를 함유한 비정질 반도체막의 표면 위에 형성되는 경우에, 희기체 원소를 함유한 비정질 반도체막은 플루오르화 수소산계 용액 등으로 미리 상기 산화막을 제거한 후에 에칭되는 것이 바람직함을 유념한다. 희기체 원소를 함유한 비정질 반도체막을 제거한 후에, 제 3 산화막은 플루오르화 수소산계 용액으로 제거된다.
그 후에, 제 3 결정 반도체막이 제 2 레이저 광으로 조사되고, 다시 결정화되도록 질소 기체를 스프레이 하며, 제 4 반도체막이 형성되는 결정 반도체막(302)이 형성된다(도 7a 참조). 바람직하게, 제 2 레이저 광의 빔 스폿은 광학 시스템을 사용함으로써 직사각형으로 형상화된다. 제 2 레이저 광으로의 조사는 제 2 레이저 광이 기판(300)에 대해 상대적으로 이동되도록, 제 3 반도체막이 형성되는 기판(300) 또는 제 2 레이저 광을 스캐닝함으로써 형성된다. 펄스 발진 레이저는 제 2 레이저 광으로서 바람직하고, 예를 들면, 30 내지 300Hz의 반복 레이트를 갖는 레이저가 사용될 수 있다. 그 외에도, 제 2 레이저 광으로의 조사는 275mJ/cm2 이상과 475mJ/cm2 이하인 에너지 밀도로 실행된다. 이 실시예 모드에서, 레이저 광으로의 조사는, 340mJ/cm2 이상과 400mJ/cm2 이하인 에너지 밀도로 실행된다.
제 2 레이저 광 또는 기판(300)의 스캐닝 레이트는 특별히 제한되지 않고, 조사의 5 내지 14개의 샷들이 제 3 결정 반도체막(104c)의 임의 지점에서 수행되도록 조정될 수 있다. 이 실시예 모드에서는, 기판(300)과 제 2 레이저 광의 스캐닝 레이트는 제 3 반도체막의 임의 지점에서 조사의 5 내지 6개의 샷들이 수행되도록 조정된다. 더욱 바람직하게, 제 2 레이저 광의 샷들의 수는 제 1 레이저 광의 샷들의 수의 약 절반이 되도록 설정된다. 샷들의 수를 감소시킴으로써, 처리 속도가 단축될 수 있다. 임의의 지점에 방사될 제 2 레이저 광의 샷들의 수(단위: 샷)가 [수학식 1]로부터 계산될 수 있음을 유념한다.
제 3 산화막의 제거와 제 2 레이저 광 조사 사이의 시간 간격이 2시간 이하일 때, 트랜지스터들의 임계 전압들이 가변됨을 유념한다. 따라서, 제 3 산화막의 제거 직후로부터 제 2 레이저 광 조사 직전까지의 시간 간격은 2시간 이하인 것이 바람직하다. 구체적으로, 플루오르화 수소산계 용액으로의 제 3 산화막의 제거 직후로부터 제 2 레이저 광으로 제 3 반도체막의 임의 지점에서 초기 조사하기 직전까지의 시간 간격은 2시간 이하인 것이 바람직하다.
상기 처리를 통해, 핀홀들이 감소된 결정 반도체막(302)이 얻어질 수 있다. 상술된 바와 같이 핀홀들이 감소된 결정 반도체막을 사용하여 트랜지스터가 형성될 때, 나중에 형성될 게이트 절연막의 커버리지는 양호하고 게이트 절연막의 박화가 또한 가능하다.
그 다음, 결정 반도체막(302)은 원하는 형상으로 처리되고, 섬형 반도체막들(306a, 306b 및 306c)이 얻어진다(도 7b 참조). 결정 반도체막(302)을 처리하는 방법은 특별히 제한되지 않으며, 예를 들면, 결정 반도체막(302) 위에 레지스트 마스크를 형성한 후, 불필요한 부분이 에칭에 의해 제거되는 방법이 사용될 수 있다. 레지스트 마스크를 형성하는 방법은 특별히 제한되지 않고, 포토리소그래피 방법 외에도, 잉크젯 방법에서 드롭플릿을 방출하는 타이밍과 위치를 제어하면서 원하는 형상으로의 마스크가 드로잉에 의해 형성되는 방법이 이용될 수 있다. 또한, 에칭 방법은 특별히 제한되지 않으며, 건식 에칭 방법 또는 습식 에칭 방법 중 어느 하나가 사용될 수 있다.
반도체막들(306a 내지 306c)이 트랜지스터의 임계 전압을 제어하기 위해 불순물로 도핑될 수 있음을 유념한다. 첨가될 불순물은 특별히 제한되지 않으며, 인 또는 비소와 같은 n-형 도전성을 부여하는 불순물, 또는 붕소와 같은 p-형 도전성을 부여하는 불순물이 사용될 수 있다. 또한, 임계 전압을 제어하기 위한 불순물 첨가의 타이밍은 특별히 제한되지 않으며, 불순물은 결정 반도체막(302)의 형성 후와 섬형 반도체막(306a 내지 306c)을 형성하기 전, 또는 섬형 반도체막들(306a 내지 306c)을 형성한 후와 후속 단계에서 형성되는 게이트 절연막(307)을 형성하기 전에 첨가될 수 있다. 그 외에도, 이 단계에서, 불순물은 섬형 반도체막들(306a 내지 306c)에 완전히 첨가될 수 있거나, 또는 레지스트 등을 사용하여 섬형 반도체막들의 일부를 커버함으로써 부분적으로 첨가될 수 있다.
다음, 섬형 반도체막들(306a 내지306c)을 커버하도록 게이트 절연막(307)이 형성된다(도 7c 참조). 게이트 절연막(307)을 형성하는 방법은 특별히 제한되지 않으며, 게이트 절연막(307)은 플라즈마 CVD 방법, 저압 CVD 방법, 스퍼터링 방법, PVD 방법 등에 의해 형성될 수 있다. 대안적으로, 형성될 절연막은 게이트 절연막을 형성하기 위해 플라즈마 처리에 의해 산화 또는 질화된다. 그 외에도, 섬형 반도체막들(306a 내지306c)은 게이트 절연막(307)을 형성하기 위해 플라즈마 처리를 함으로써 산화 또는 질화될 수 있다. 게이트 절연막(307)은 1 내지 200nm의 두께를 가지도록 실리콘 산화물, 실리콘 질화물, 질소를 함유한 실리콘 산화물, 산소를 함유한 실리콘 질화물 등일 사용하여 형성될 수 있다. 또한, 게이트 절연막(307)은 단일층이 될 수 있거나, 상이한 물질들을 사용하여 형성된 층들을 포함하는 적층 구조를 가질 수 있다.
그 후에, 게이트 전극들(311a, 311b, 311c 및 311d) 및 커패시터 전극(311e)은 게이트 절연막(307) 위에 형성된다. 게이트 전극의 구조와 게이트 전극을 형성하는 방법은 특별히 제한되지 않는다. 이 실시예 모드에서, 제 1 도전층(308)과 제 2 도전층(309)을 적층함으로써 형성된 커패시터 전극(311e)과 게이트 전극들(311a 내지 311d)을 형성하는 방법이 이후 기술될 것이다.
먼저, 제 1 도전층(308)은 게이트 절연막(307) 위에 형성되고, 제 2 도전층(309)은 제 1 도전층(308) 위에 형성된다(도 7c 참조). 제 1 도전층(308) 및 제 2 도전층(309)은 상이한 도전 물질들을 사용하여 각각 형성되는 것이 바람직하다. 제 1 도전층(308)은 게이트 절연막(307)과의 점착성이 높은 도전 물질을 사용하여 형성되는 것이 바람직하고, 예를 들면 티탄 질화물(TiN), 탄탈 질화물(TaN), 티타늄(Ti), 탄탈륨(Ta) 등이 사용되는 것이 바람직하다. 그 외에도, 제 1 도전층(308)은 25 내지 35nm의 범위의 두께를 가지도록 형성되는 것이 바람직하다.
제 2 도전층(309)은 저항력이 낮은 도전 물질을 사용하여 형성되는 것이 바람직하고, 예를 들면, 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 이들 금속들을 주성분으로 함유한 합금, 이들 금속들을 함유한 금속 화합물 등이 사용되는 것이 바람직하다. 합금으로서, 알루미늄과 실리콘의 합금, 알루미늄과 네오디늄의 합금 등이 주어질 수 있다. 금속 화합물로서, 텅스텐 질화물 등이 주어질 수 있다. 또한, 제 2 도전층(309)은 330 내지 410nm의 범위의 두께를 가지도록 형성되는 것이 바람직하다. 제 1 도전층(308)과 제 2 도전층(309)을 형성하는 방법은 특별히 제한되지 않으며, 스퍼터링 방법, 증착 방법 등이 사용될 수 있다. 이 실시예 모드에서, 탄탈 질화물은 제 1 도전층(308)으로 사용되고, 텅스텐은 제 2 산화물(309)로 사용된다(도 7c 참조).
후속적으로, 마스크들(335a, 335b, 335c, 335d 및 335e)은제 2 도전층(309) 위에 형성된다. 그 다음, 제 1 도전층(308) 및 제 2 도전층(309)이 에칭되고, 제 1 도전층들(308a, 308b, 308c, 308d 및 308e)과 제 2 도전층들(309a, 309b, 309c, 309d 및 309e)이 형성되어, 각각의 도전층의 측벽이 각각의 도전층의 수평면에 대한 경사를 가진다(도 18a 참조).
다음, 제공된 마스크들(335a 내지 335e)을 이용하여, 제 2 도전층들(309a 내지 309e)이 선택적으로 에칭되고, 제 3 도전층들(310a, 310b, 310c, 310d 및 310e)이 형성된다. 이때, 제 3 도전층들(310a 내지310e)의 각각의 측벽이 각각의 도전층의 수평면에 대해 수직이 되도록, 높은 이방성 성질을 가진 조건하에서 에칭이 실행되는 것이 바람직하다. 따라서, 제 2 도전층들(309a 내지 309e)의 측벽들에 대해 경사진 부분들은 제거된다. 이러한 방식으로, 제 1 도전층들(308a 내지 308e)의 각각보다 더 짧은 폭을 각각 갖는 제 3 도전층들(310a 내지 310e)이 제 1 도전층들(308a 내지 308e) 위에 각각 형성되고, 따라서, 제 1 도전층들(308a 내지 308e) 과 제 3 도전층들(310a 내지 310e)을 조합함으로써 형성되는 게이트 전극들(311a 내지 311d)과 커패시터 전극(311e)이 형성될 수 있다(도 8b 참조).
마스크들(335a 내지 335e) 각각은 원하는 형상으로 형성되고 애싱(ashing)에 의해 더욱 좁아짐으로써 얻어진 마스크가 될 수 있음을 유념한다. 이러한 마스크를 사용함으로써, 더욱 미세한 형상을 갖는 전극이 형성될 수 있고, 결과적으로, 더 짧은 채널 길이를 갖는 트랜지스터가 얻어질 수 있다. 더 짧은 채널 길이를 갖는 트랜지스터가 제조될 때, 더 높은 속도로 동작하는 회로가 얻어질 수 있다.
트랜지스터의 채널 길이가 상술된 바와 같이 짧아질 때, 임계 전압은 짧은 채널 효과로 인해 낮아지고, 트랜지스터의 전기 특성들에 악영향을 미치는 것을 유념한다. 게이트 절연막이 박화되면, 짧은 채널 효과는 효과적으로 억제될 수 있다. 그러나, 한편, 게이트 절연막을 박화하면, 게이트 절연막의 전기 누설 또는 낮은 저항 전압이 유발된다. 또한, 접촉 상태의 결정 반도체막 상의 불평탄성 등이 게이트 절연막의 특성들에 영향을 미친다고 할 수 있다. 따라서, 결정 반도체막 내의 핀홀들을 감소시키고 결정 반도체막을 더욱 평탄화시켜야 하며, 본 발명에 따른 핀홀들이 감소되는 결정 반도체막을 제조하는 방법은 매우 효과적이다.
후속적으로, 게이트 전극들(311a 내지311d) 및 커패시터(311e)를 마스크들로 사용함으로써, n-형 도전성을 부여하는 불순물 원소는 제 1 n-형 불순물 영역들(312a, 312b 및 312c)을 제공하기 위해 첨가된다. n-형 도전성을 부여하는 불순물 원소는 특별히 제한되지 않으며, 인, 비소 등이 사용될 수 있다(도 8c 참조).
마스크들(335a 내지 335e)을 제거한 후에, 반도체막(306a)을 커버하는 마스 크(336a) 및 반도체막(306c)을 커버하는 마스크(336b)가 형성된다. 마스크로서 제 3 도전층(310b)과 마스크들(336a 및 336b)을 사용함으로써, n-형 도전성을 부여하는 불순물 원소가 반도체막(306b)에 더 첨가된다; 따라서, 제 2 n-형 불순물 영역들(저농도 불순물 영역들; 313a)이 제 1 도전층(308b)과 오버랩된 영역 내에 각각 제공되고, 제 3 n-형 불순물 영역들(314a)이 제 1 도전층(308b)이나 제 3 도전층(310b) 어느 것과도 오버랩되지 않은 영역 내에 각각 제공된다. 이렇게 형성된 제 3 n-형 불순물 영역(314a)은 트랜지스터의 소스 또는 드레인으로서 작용한다. 또한, 게이트 절연막(307)을 통해 게이트 전극(311b)과 오버랩되고; 소스 또는 드레인으로서 작용하는 제 3 n-형 불순물 영역(314a)과 채널 형성 영역(315a) 사이에 제공되고; 제 3 n-형 불순물 영역(314a)의 농도보다 더 낮은 농도를 가지는 제 2 n-형 불순물 영역(313a)을 제공함으로써 열 캐리어 열화에 대한 우수한 저항성을 갖는 n-채널 트랜지스터(352)가 얻어질 수 있다. 제 2 n-형 불순물 영역들(313a) 사이에 삽입된 영역은 채널 형성 영역(315a)으로 작용함을 유념한다(도 9a 참조).
도 15a 내지 도 15c에 도시된 바와 같이, 제 1 n-형 불순물 영역들(312d) 내의 게이트 전극들과 오버랩되지 않은 영역들(도 15a)이 마스크들(도 15b)과 부분적으로 오버랩될 때, 제 3 n-형 불순물 영역들(314b)의 도전형과 동일한 도전형을 가지고, 제 3 n-형 불순물 영역들(314b)의 농도보다 더 낮은 농도를 가지는 제 2 n-형 불순물 영역들(저농도 불순물 영역들; 313b)이 소스 또는 드레인으로서 작용하는 제 3 n-형 불순물 영역(314b)과 채널 형성 영역(315b) 사이, 고농도 불순물 영역(314c)과 채널 형성 영역(315b) 사이, 고농도 불순물 영역(314c)과 채널 형성 영 역(315c) 사이, 및 제 3 n-형 불순물 영역(314b)과 채널 형성 영역(315c) 사이에 제공된다. 따라서, 오프 누설 전류를 감소시킬 수 있는 n-채널 트랜지스터(355)가 얻어질 수 있다(도 15c 참조). 고농도 불순물 영역(314c)은 제 3 n-형 불순물 영역(314b)과 동일한 도전성과 동일한 농도를 가짐을 유념한다. 그 외에도, 트랜지스터(355)에서, 게이트 전극들(311f 및 311g)은 동일한 전압이 동시에 인가되도록 서로 전기적으로 접속된다. 트랜지스터(355)는 2개의 채널 형성 영역들(315b 및 315c)을 갖는 이중 게이트 트랜지스터이다.
마스크들(336a 및 336b)을 제거한 후에, 반도체막(306b)을 커버하는 마스크(337) 가 형성된다. 마스크로서 제 3 도전층들(310a 및 310c 내지 310e)과 마스크(337)를 사용함으로써, p-형 도전성을 부여하는 불순물 원소가 반도체막들(306a 및 306c)에 첨가된다; 따라서, 제 1 p-형 불순물 영역들(저농도 불순물 영역들; 316a 및 316b)이 제 1 도전층들(308a, 308c 내지 308e)과 각각 오버랩된 영역들 내에 각각 제공되고, 제 2 p-형 불순물 영역들(317a 및 317b)과 고농도 불순물 영역(317c)이 제 1 도전층들(308a, 308c 내지 308e)과 오버랩되지 않은 영역들 내에 제공된다. 이렇게 형성된 제 2 p-형 불순물 영역들(317a 및 317b) 각각은 트랜지스터의 소스 또는 드레인으로서 작용하거나, 또는 커패시터에 트랜지스터를 접속하는 기능을 가진다. 고농도 불순물(317c)은 p-형 불순물 영역들(317a 및 317b)과 동일한 도전형 및 동일한 농도를 가짐을 유념한다. 이러한 방식으로, p-채널 트랜지스터들(351 및 353)과 커패시터(354)가 얻어질 수 있다. 트랜지스터(351)의 제 1 p-형 불순물 영역들(316a) 사이에 삽입된 영역은 채널 형성 영역(318)으로서 작용함 을 유념한다. 그 외에도, 트랜지스터(353)에서, 동일한 전압이 동시에 인가되도록 게이트 전극들(311c 및 311d)이 서로 전기적으로 접속된다. 트랜지스터(353)는 2개의 채널 형성 영역들(318b 및 318c)을 가지는 이중 게이트 트랜지스터이다. 또한, p-형 도전성을 부여하는 불순물 원소가 이 단계에 인가될 때, p-형 도전성을 부여하는 불순물 원소는, 미리 형성되는 제 1 n-형 불순물 영역들(3152a 및 312c) 내에 함유된 불순물 원소보다 더 높은 농도로 첨가된다; 따라서 n-형 도전성을 잃어버린다(도 9b 참조).
다음, 마스크(337)가 제거된다. 상술된 바와 같이, 픽셀부(361)에 사용된 커패시터(354) 및 트랜지스터(353)와, 구동 회로부(362)에 사용된 트랜지스터들(351 및 352)을 포함하는 반도체 디바이스가 제조될 수 있다(도 10a 참조). 반도체 디바이스는 픽셀부(361) 및 구동 회로부(362) 외에도, 후속 단계를 통해 외부로부터 신호를 입력하기 위한 단자부(363)가 제공된다. 트랜지스터의 구조는 특별히 제한되지 않음을 유념한다. 예를 들면, 반도체막이 2개의 게이트 전극들 사이에 삽입되는 구조를 갖는 이중 게이트 트랜지스터, 소스 또는 드레인으로서 작용하는 불순물 영역과 채널 형성 영역이 서로 인접한 구조를 갖는 단일 드레인 트랜지스터(소스 또는 드레인으로서 작용하는 불순물 영역의 농도보다 더 낮은 농도를 갖는 영역은 그 사이에 제공되지 않음) 등이 이용될 수 있다.
그 후, 제 1 층간 절연막들(319a, 319b 및 319c)은 트랜지스터들을 커버하도록 후속적으로 형성된다(도 10b 참조). 제 1 층간 절연막들(319a 내지 319c)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 사용하여 형성될 수 있다. 여 기서, 실리콘 산화물과 실리콘 질화물 각각은 질소 또는 산소를 포함할 수 있다. 또한, 실리콘 산화물 또는 실리콘 질화물과 같은 무기 절연 물질 외에도, 실록산과 아크릴 또는 폴리이미드와 같은 유기 절연 물질들의 하나 이상의 화합물들(Si-O-Si-로 표현된 실록산 결합을 함유하고 치환기로서 수소 또는 알킬 그룹과 같은 유기 그룹을 갖는 화합물)이 사용될 수 있다.
제 1 층간 절연막들(319a 내지 319c)을 형성하는 방법은 특별히 제한되지 않으며, 플라즈마 CVD 방법, 저압 CVD 방법, 스퍼터링 방법, PVD 방법 등이 사용될 수 있다. 그 외에도, 이러한 실시예 모드에서, 3층, 즉 제 1 층간 절연막들(319a, 319b 및 319c)이 적층된 다층막이 이용된다. 그러나, 적층된 제 1 층간 절연막들의 수는 특별히 제한되지 않으며, 단층 또는 2개 이상의 층들을 포함하는 다층이 사용될 수 있다.
제 1 층간 절연막들(319a, 319b 및 319c) 중 적어도 하나가 수소를 함유한 절연막이 되는 것이 바람직하다. 수소를 함유한 절연막으로서, 예를 들면, 플라즈마 CVD 방법에 의해 미가공 재료 기체로서 SiH4 기체, NH3 기체, N2O 기체 및 H2 기체를 사용하여 형성되는 실리콘 질화물을 사용하여 형성된 절연막이 주어질 수 있다. 이렇게 형성된 실리콘 질화물은 수소뿐만 아니라 산소도 함유한다. 제 1 층간 절연막들(319a, 319b 및 319c) 중 적어도 하나가 수소를 함유한 절연막이 될 때, 절연막 내에 함유된 수소를 활용함으로써 섬형 반도체막들(306a 내지 306c) 내에 포함된 댕글링 결합을 종료시키기 위해 수소 처리가 실행될 수 있다. 따라서, 예를 들면, 용광로가 수소 기체로 충전되는 분위기에서 수소 처리를 실행할 필요가 없고, 수소 처리가 용이하게 실행될 수 있다.
그 외에도, 수소를 함유한 실리콘 질화물이 제 1 층간 절연막으로 사용될 때, 실리콘 산화물 또는 질소를 함유한 실리콘 산화물을 사용하여 형성된 막은 수소를 함유한 실리콘 질화물을 사용하여 형성된 막과 트랜지스터 사이에 제공되는 것이 바람직하다. 이 실시예 모드에서, 제 1 층간 절연막이 3개의 층들(319a, 319b 및 319c)을 포함할 때, 제 1 층간 절연막(319a)은 실리콘 산화물 또는 질소를 함유한 실리콘 산화물을 사용하여 형성될 수 있고, 제 1 층간 절연막(319b)은 수소를 함유한 실리콘 질화물을 사용하여 형성될 수 있고(산소가 더 함유될 수 있음), 제 1 층간 절연막(319c)은 실리콘 산화물 또는 질소를 함유한 실리콘 산화물을 사용하여 형성될 수 있다.
그 외에도, 실록산이나 아크릴 또는 폴리이미드와 같은 유기 절연 물질이 제 1 층간 절연막에 사용될 때, 실리콘 산화물 또는 실리콘 질화물과 같은 무기 절연 물질을 사용하여 형성된 막은 유기 절연 물질 또는 실록산을 사용하여 형성된 막과 트랜지스터 사이에, 또는 유기 절연 물질 또는 실록산을 사용하여 형성된 막 위에 제공되는 것이 바람직하다. 제 1 층간 절연막이 유기 절연 물질 또는 실록산을 사용하여 형성될 때, 평탄성이 개선되지만 물 또는 산소가 흡수된다. 이를 방지하기 위하여, 무기 절연 물질을 사용하여 형성된 막을 가진 적층 구조가 바람직하다.
따라서 본 발명은 반도체 디바이스를 제조하는 방법에 있어서: 비정질 반도체막이 절연 표면 위에 형성되고; 결정화를 촉진시키는 금속 원소를 비정질 반도체 막에 첨가되고; 가열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막이 형성되고; 결정화시에 형성된 제 1 산화막이 제거되고 그 후에 즉시 새로운 산화막이 형성되고; 결정도를 향상시키기 위해 결정 반도체막이 제 1 레이저광으로 조사되고, 희기체 원소를 함유한 반도체막이 결정 반도체막 위의 제 2 산화막 위에 형성되고, 결정 반도체막 내에 함유된 금속 원소가 게터링되고, 희기체 원소를 함유한 반도체막 및 제 2 산화막을 제거되고, 핀홀들을 감소시키기 위하여 결정 반도체막을 제 2 레이저광으로 조사되는 특징을 가진다.
본 발명의 한 특징에 따라, 반도체 디바이스 제조 방법은, 절연 표면을 갖는 기판 위에 비정질 반도체막을 형성하는 단계; 결정화를 촉진시키는 금속 원소를 상기 비정질 반도체막에 첨가하는 단계; 제 1 열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막을 형성하는 단계; 상기 제 1 열 처리에서 상기 결정 반도체막 상에 형성된 제 1 산화막을 제거하고 그 후에 즉시 제 2 산화막을 형성하는 단계; 상기 제 2 산화막이 형성된 상기 결정 반도체막을 제 1 레이저광으로 조사하는 단계; 상기 제 2 산화막 상에 희기체 원소를 함유한 반도체막을 형성하는 단계; 제 2 열 처리에 의해, 상기 결정 반도체막 내에 함유된 상기 금속 원소를 상기 희기체 원소를 함유한 반도체막으로 게터링하는 단계; 상기 희기체 원소를 함유한 반도체막 및 상기 제 2 산화막을 제거하는 단계; 및 대기 또는 산소 분위기에서 상기 결정 반도체막을 제 2 레이저광으로 조사하는 단계를 포함한다.
예를 들면, 발광 소자로부터의 광 방사가 제 1 층간 절연막들(319a 내지 319c)을 통해 외부로 추출되는 경우에, 제 1 층간 절연막들(319a 내지 319c)은 광 이 통과하는 광로의 길이를 조절하기 위해 사용될 수 있다(도 10b 참조).
제 1 층간 절연막들(319a 내지 319c) 중 어느 하나를 형성하기 전후에, 미리 첨가된 n-형 또는 p-형 도전성을 부여하는 불순물 원소를 활성화하는 처리가 실행되는 것이 바람직함을 유념한다. 활성화하는 처리는 특별히 제한되지 않으며, 용광로, RTA, 레이저 광 조사 등을 사용함으로써 실행될 수 있다.
후속적으로, 반도체막들(306a 내지 306c)에 도달하는 개구부들은 제 1 층간 절연막들(319a 내지 319c) 내에 형성된다. 또한, 개구부들 및 제 1 층간 절연막(319c)을 커버하는 도전층을 형성한 후에, 도전층은 원하는 형상으로 처리된다. 따라서 배선들(320f 및 320g)은 픽셀부(361) 내에 형성되고, 배선들(320b, 320c, 320d 및 320e)은 구동 회로부(362) 내에 형성되고, 배선(320a)은 단자부(363) 내에 각각 형성된다(도 11a 참조). 개구부들을 형성하는 방법은 특별히 제한되지 않으며, 개구부들은 제 1 층간 절연막(319c) 위에 레지스트 등으로 형성된 마스크를 제공한 후, 제 1 층간 절연막들(319a 내지 319c)을 에칭함으로써 형성될 수 있다. 여기서, 에칭 방법은 특별히 제한되지 않으며, 습식 에칭 방법 또는 건식 에칭 방법 중 어느 하나가 사용될 수 있다. 그 외에도, 도전층은 단일층 또는 다층이 될 수 있고, 적어도 하나의 층이 알루미늄 또는 구리와 같은 높은 도전성을 갖는 금속 또는 알루미늄과 네오디뮴의 합금 등을 이용하여 형성되는 것이 바람직하다. 또한, 알루미늄은 실리콘 등을 함유할 수 있다. 다층의 경우, 티탄 질화물 또는 탄탈 질화물과 같은 금속 질화물을 사용하여 형성된 층들이 높은 도전성을 갖는 금속을 함유한 층을 삽입하도록 제공된다. 도전층의 두께는 500nm 내지 2㎛, 더 바람직하게 는 800nm 내지 1㎛가 될 수 있다. 배선들(320a 내지 320g)은 상이한 층 내에 제공된 전극 또는 배선을 전기적으로 접속하기 위한 접속부로서 작용하는 도전층을 포함함을 유념한다.
다음, 제 2 층간 절연막(321)은 배선들(320a 내지 320g)을 커버하도록 형성된다(도 11b 참조). 제 2 층간 절연막(321)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다. 여기서, 실리콘 산화물 및 실리콘 질화물 각각은 질소 또는 산소를 함유할 수 있다. 또한, 실리콘 산화물 또는 실리콘 질화물과 같은 무기 절연 물질 외에도, 아크릴 또는 폴리이미드 및 실록산과 같은 유기 절연 물질들의 하나 이상의 화합물이 사용될 수 있다. 그 외에도, 제 2 층간 절연막(321)을 형성하는 방법은 특별히 제한되지 않으며, 플라즈마 CVD 방법, 저압 CVD 방법, 스퍼터링 방법, PVD 방법 등이 사용될 수 있다. 그 외에도, 이러한 실시예 모드에서, 제 2 층간 절연막(321)은 단일층이 될 수 있지만, 단일층에 제한되지 않고 2개 이상의 층을 포함하는 다층이 이용될 수 있다. 아크릴 또는 폴리이미드, 실록산 등과 같은 유기 절연 물질들이 제 2 층간 절연막(321)으로서 사용되는 경우에, 실리콘 질화막 또는 실리콘 산화막과 같은 무기 절연막으로의 적층 구조가 바람직하다.
제 2 층간 절연막(321)을 통해 배선(320f)에 도달하는 개구부가 형성되고, 제 2 층간 절연막(321)은 배선(320a)을 노출시키도록 에칭된다(도 12a 참조). 제 2 층간 절연막(321) 위에 레지스트 등으로 형성된 마스크를 제공한 후에, 습식 에칭, 건식 에칭 등에 의한 에칭이 실행될 수 있다.
그 다음, 발광 소자의 전극(322)이 제 2 층간 절연막(321) 위에 형성된다(도 12a 참조). 발광 소자의 전극(322)을 형성하는 방법은 특별히 제한되지 않으며, 인듐 주석 산화물, 인듐 아연 산화물, 또는 아연 산화물과 같은 산화물 반도체, 또는 알루미늄, 금 또는 백금과 같은 도전 재료가 사용될 수 있다. 발광 소자의 전극(322)을 형성하는 방법은 어느 것이라도 특별히 제한되지 않으며, 예를 들면, 제 2 층간 절연막(321) 위의 산화물 반도체 또는 도전 재료를 사용하여 막이 형성될 수 있고, 레지스트 등으로 형성된 마스크가 그 막 위에 제공될 수 있고, 산화물 반도체 또는 도전 재료를 사용하여 형성된 막이 원하는 형상으로 에칭될 수 있다.
발광 소자의 전극(322)의 단부를 커버하는 절연막(323)이 형성된다(도 12b 참조). 절연막(323)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기 절연 물질과, 아크릴, 폴리이미드 또는 레지스트와 같은 유기 절연 물질 등을 사용하여 형성될 수 있다. 특히, 감광성 아크릴, 감광성 폴리이미드 또는 레지스트와 같은 감광성 수지가 사용되는 것이 바람직하다. 원하는 형상을 갖도록 포토리소그래피에 의해 감광성 수지를 사용하여 절연막(323)이 형성될 때, 절연막(323)은 둥근 형상의 에지를 가질 수 있고, 결과적으로 발광 소자의 열화가 감소될 수 있다.
후속적으로, 발광 소자의 전극(322) 위에 발광층(324)이 형성된다(도 13a 참조). 발광층(324)은 유기 물질 또는 무기 물질 중 어느 하나, 또는 유기 물질과 무기 물지 모두를 사용하여 형성될 수 있다. 그 외에도, 발광층(324)은 단일층, 또는 원하는 파장의 광을 방사하는 물질(발광 물질)을 함유한 층 외에도 전공 전송층, 전자 전송층, 정공 주입층, 전자 주입층 등을 갖는 다층이 될 수 있다. 다층의 경 우, 발광 소자의 전극(22) 위에, PEDOT와 같은 높은 도전성을 갖는 유기 물질을 사용하여 형성된 층, 높은 정공 전송성을 갖는 물질과 기판에 전자를 수용하는 성질을 갖는 물질의 혼합을 사용하여 형성된 층, 또는 높은 전자 전송성을 갖는 물질과 기판에 전자를 제공하는 성질을 갖는 물질의 혼합을 사용하여 형성된 층이 제공될 수 있고, 그 후, 발광 물질을 함유한 층, 정공 전송층 및 전자 전송층과 같은 다른 층들이 제공될 수 있다. PEDOT와 같은 높은 도전성을 갖는 유기 물질을 사용하여 형성된 층, 높은 정공 전송성을 갖는 물질과 기판에 전자를 수용하는 성질을 갖는 물질의 혼합을 사용하여 형성된 층, 및 높은 전자 전송성을 갖는 물질과 기판에 전자를 제공하는 성질을 갖는 물질의 혼합을 사용하여 형성된 층에 대해, 발광 소자의 구동 전압은 이들 층들이 두껍게 만들어질 때에도 거의 증가하지 않는다. 따라서, 이들 층들이 두껍게 만들어질 때, 발광 소자의 전극(322)이 표면 위에 형성된 불평탄성이 경감되고, 그에 의해, 발광 소자의 전극들 간의 단락 등을 방지할 수 있다. 발광 물질은 인광체를 방사하는 물질 또는 형광체를 방사하는 물질이 될 수 있음을 유념한다.
발광층(324)은 상이한 방사색의 발광 소자 각각에 대해 형성될 수 있거나, 동일한 방사색을 방사하는(백색 발광과 같이) 하나의 층으로서 형성될 수 있다. 동일한 방사색의 경우에, 발광 소자는 색 필터 등과 조합될 수 있고, 발광 디스플레이 디바이스 외부에 추출된 발광은 픽셀에 따라 상이한 색을 가질 수 있다.
다음, 발광 소자의 전극(325)이 발광층(324) 위에 형성된다. 발광 소자의 전극(325)을 형성하는 방법은 특별히 제한되지 않으며, 인듐 주석 산화물, 인듐 아연 산화물, 또는 아연 산화물과 같은 산화물 반도체, 또는 알루미늄, 금 또는 백금과 같은 도전 재료가 사용될 수 있다. 발광 소자의 전극(322) 및 전극(325) 중 적어도 하나는 발광층(324)으로부터의 발광이 투과될 수 있도록, 인듐 주석 산화물, 인듐 아연 산화물, 아연 산화물 등을 사용하여 형성됨을 유념한다. 이러한 방식으로, 발광 소자의 전극(322), 발광층(324) 및 발광 소자의 전극(325)을 포함하는 발광 소자(340)가 얻어진다(도 13a 참조).
그 다음, 기판(300) 및 기판(326)은 미리 형성된 발광 소자(340) 및 트랜지스터들(351 내지 353)이 밀봉되도록 밀봉 재료(327)를 사용하여 서로 부착된다(도 13b 참조). 도 14에 도시된 바와 같이, 기판(326)은 광 차폐층(331) 및 색 필터(332)가 제공될 수 있다. 또한, 기판(300) 및 기판(326)으로 밀봉된 공간(328)은 질소 또는 아르곤과 같은 불활성 기체로 충전될 수 있거나, 수지 재료 등으로 충전될 수 있다. 충전되는 수지 재료는 건조제를 함유할 수 있다.
기판(326)은 특별히 제한되지 않으며, 유리 기판, 플라스틱 기판(폴리이미드, 아크릴, 폴리에틸렌 테레프탈레이트, 폴리카보네이트, 폴리아릴레이트, 폴리에테르술폰 등) 등이 사용될 수 있음을 유념한다. 그 외에도, 디스플레이 표면으로서 기판(326)쪽에 반대인 표면(기판(300)쪽)을 사용하여 발광이 추출될 때, 세라믹 기판, 금속 기판(탄탈륨, 텅스텐, 몰리브덴 등), 스테인리스 스틸 기판의 표면 위에 절연막을 형성하여 얻어진 기판 등이 상기 기판들 외에도 사용될 수 있다.
그 다음, FPC(가용성 인쇄 회로)가 도전성 점착제(329) 등을 사용하여 배선(320a)에 접속된다(도 13b 참조).
상술된 바와 같이, 본 발명에 따른 반도체 디바이스를 포함하는 발광 디스플레이 디바이스가 제조될 수 있다. 이 실시예 모드에서, 발광 디스플레이 디바이스를 제조하는 방법이 기술되지만, 액정 디스플레이 디바이스 등이 회로 구성 및 발광 소자의 전극(325)을 형성한 후에 단계를 적절히 변경함으로써 제조될 수 있다.
또한, 이 실시예 모드에서, 동일한 기판 위에 트랜지스터를 이용하여 픽셀부 및 구동 회로부를 제조하는 방법이 기술되지만, 이에 제한되지 않는다. IC 칩을 포함하는 외부 구동 회로부를 사용하는 구조가 또한 사용될 수 있다.
상술한 바와 같이, 본 발명에 따라 핀홀들이 감소되는 결정 반도체막이 사용되면, 형성되는 결정 디바이스의 게이트 절연막의 결함이 방지될 수 있다. 따라서, 개선된 동작 특성들 및 신뢰도를 갖는 디스플레이 디바이스가 제조될 수 있다.
(실시예 모드 3)
실시예 모드들 1 및 2에서 기술된 제조 방법에 의해 제조된 발광 디스플레이 디바이스의 픽셀부의 한 모드는 도 16의 상면도를 참조하여 기술될 것이다.
도 16의 점선 A-A'을 따라 취해진 단면은 도 13b의 픽셀부(361)의 단면도에 대응한다. 도 16에서, 발광 소자의 전극(322)의 단부를 커버하는 절연막(323), 발광층(324), 발광 소자의 전극(325), 기판(326) 등은 도시되지 않았다; 그러나 이들은 실제 경우에는 제공된다.
도 16으로부터, 반도체막(211a)은 게이트 전극 및 커패시터 전극으로 작용하는 영역을 포함하는 제 1 도전층(212a)과 오버랩되고, 도 13의 트랜지스터(353)에 대응하는 트랜지스터(201) 및 커패시터(354)에 대응하는 커패시터(202)가 제공된 다. 제 1 도전층(212a)은 제 2 도전층(213)을 통해 발광 소자의 전극(207)(도 13b의 발광 소자의 전극(322)에 대응)에 접속된다. 그 외에도, 게이트 라인(204)이 제 1 도전층(212a)과 동일한 층 내에 형성된다.
또한, 소스 라인(205)과 전류 공급 라인(206)이 게이트 라인(204)과 교차하도록 제공된다. 소스 라인(205)은 반도체막(211b) 및 제 3 도전층(212b)을 포함하는 트랜지스터(203)의 소스에 접속된다. 도 15c의 트랜지스터(355)는 트랜지스터(203)에 대응함을 유념한다. 제 3 도전층(212b)은 게이트 라인(204) 및 제 1 도전층(212a)과 동일한 층 내에 제공되고 게이트 라인(204)에 접속된다. 그 외에도, 게이트 라인(204)의 일부는 트랜지스터(203)의 게이트 전극으로서 작용하도록 제공된다.
전류 공급 라인(206)은 트랜지스터(201)가 턴온될 때 발광 소자에 전류가 공급되도록, 반도체막(211a)에 접속된다. 이 실시예 모드에서, 반도체막(211b)과 제 1 도전층(212a)이 제 4 도전층(214)을 통해 서로 접속되는 경우에, 또하나의 도전층을 통해 서로 전기적으로 접속될 수 있음을 유념한다. 또한, 이 실시예 모드에서, 커패시터(202)의 전극으로서 작용하는 제 1 도전층(212a)의 부분은 불평탄한 톱니 형상을 가진다. 이러한 형상에 의해, 커패시터(202) 내에 전하들이 쉽게 축적된다.
트랜지스터들(201 및 203), 커패시터(202), 게이트 라인(204), 소스 라인(205) 및 전류 공급 라인(206)은 도 17의 회로도에 도시된 바와 같이 접속된다. 발광 소자(208)는 도 16의 발광 소자의 전극(207)을 포함함을 유념한다. 발광 소 자(208)는 다이오드형 소자이다. 발광 소자(208)에 직렬로 접속된 트랜지스터(201)가 이 실시예 모드에서 p-채널 트랜지스터인 경우, 발광 소자의 전극(207)은 애노드로서 작용한다. 한편, 트랜지스터(201)가 n-채널 트랜지스터인 경우에, 발광 소자의 전극(207)은 캐소드로서 작용한다.
도 17에서, 트랜지스터(201)는 p-채널 트랜지스터이고 트랜지스터(203)는 n-채널 트랜지스터이다; 그러나, 본 발명은 이에 제한되지 않고, 트랜지스터(201)는 n-채널 트랜지스터가 될 수 있고 트랜지스터(203)는 p-채널 트랜지스터가 될 수 있다. 대안적으로, 트랜지스터(201) 및 트랜지스터(203) 모두가 n-채널 트랜지스터들이 될 수 있거나, 트랜지스터(201) 및 트랜지스터(203) 모두가 p-채널 트랜지스터들이 될 수 있다.
본 발명에 따른 발광 디스플레이 디바이스의 픽셀부에서, 도 17에 도시된 회로에 의해 구동되는 복수의 발광 소자들이 매트릭스로 제공된다. 발광 소자를 구동하는 회로는 도 17에 도시된 회로에 제한되지 않고, 예를 들면, 소거 트랜지스터가 제공된 구성을 갖는 회로가 또한 이용될 수 있으며, 상기 소거 트랜지스터는 입력된 신호를 강제로 소거하는 소거 동작과 소거 라인에 사용된다. 그 외에도, 도 16에 도시된 픽셀부의 상면도에 대해, 배선 등이 레이아웃에 따라 적절하게 변경된다.
본 발명에 따라 핀홀들이 감소되는 결정 반도체막을 사용한 반도체 디바이스가 픽셀부에 제공될 때, 개선된 동작 특성들 및 신뢰도를 가지고 고해상 픽셀부를 갖는 디스플레이 디바이스가 얻어질 수 있다.
(실시예 모드 4)
실시예 모드 1 및 2에 기술된 제조 방법에 의해 제조되는 발광 디스플레이 디바이스를 포함하는 패널을 사용하는 모듈은 도 18a 내지 도 18b를 참조하여 기술된다.
도 18a는 정보 단말의 모듈을 도시한다. 패널(600)에는 각 픽셀 내에 발광 소자를 갖는 픽셀부(601), 픽셀부(601) 내에 포함된 픽셀을 선택하는 제 1 스캐닝 라인 구동 회로(602a) 및 제 2 스캐닝 라인 구동 회로(602b), 및 선택된 픽셀에 비디오 신호를 공급하는 신호 라인 구동 회로(603)가 제공된다. 픽셀부(601)는 도 13b의 픽셀부(361)에 대응하며, 픽셀부는 도 16 등의 상면도에 설명되어 있다.
인쇄 배선 보드(610)는 FPC(flexible printed circuit; 604)를 통해 패널(600)에 접속된다. 인쇄 배선 보드(610) 상에는, 제어기(611), CPU(central processing unit;612), 메모리(613), 전력 공급 회로(614), 오디오 처리 회로(615), 전송/수신 회로(616), 및 저항기, 버퍼 및 커패시터와 같은 다른 소자들이 장착된다.
다양한 제어 신호들이 인쇄 배선 보드(610) 위에 제공된 인터페이스부(I/F; 617)를 통해 출력된다. 안테나에/로부터 신호들을 전송 및 수신하는 안테나 포트(618)가 인쇄 배선 보드(610) 위에 제공된다.
이 실시예 모드에서, 인쇄 배선 보드(610)는 FPC(604)를 통해 패널(600)에 접속됨을 유념한다; 그러나, 본 발명은 이에 제한되지 않는다. 제어기(611), 오디오 처리 회로(615), 메모리(613), CPU(612) 또는 전력 공급 회로(614)는 COG(Chip on Glass) 방법에 의해 패널(600) 상에 직접 장착될 수 있다. 그 외에도, 인쇄 배선 보드(610) 위에 제공된 버퍼 및 커패시터와 같은 다양한 소자들은 전력 공급 전압 또는 신호의 잡음을 방지하고, 신호의 반올림 증가(rounded rise)를 방지한다.
도 18b는 도 18a에 도시된 모듈의 블록도를 도시한다. 모듈은 CPU(612)로서, 제어 신호 발생 회로(620), 디코더(621), 레지스터(622), 연산 회로(623), RAM(624), CPU용 인터페이스(625) 등을 포함한다. 인터페이스(625)를 통해 CPU(612)에 입력된 다양한 신호들은 레지스터(622)에서 한번 유지된 후에 연산 회로(623), 디코더(621) 등에 입력된다. 연산 회로(623)는 입력된 신호에 기초하여 동작하고 다양한 명령들을 전송하기 위해 어드레스를 지정한다. 한편, 디코더(621)에 입력된 신호는 디코딩되어 제어 신호 발생 회로(620)에 입력된다. 제어 신호 발생 회로(620)는 입력된 신호에 기초하여 다양한 명령들을 포함하는 신호를 발생하고, 이를 연산 회로(623)에 의해 특정된 어드레스에 전송하며, 연산 회로(623)는 특히, 메모리(613), 전송/수신 회로(616), 오디오 처리 회로(615), 제어기(611) 등이 된다.
메모리(613)로서, VRAM(631), DRAM(632), 플래시 메모리(633) 등이 제공된다. VRAM(631)은 패널(600) 상에 디스플레이되는 영상 데이터를 저장하고, DRAM(632)는 영상 데이터 또는 오디오 데이터를 저장하고, 플래시 메모리(633)는 다양한 프로그램들을 저장한다.
전력 공급 회로(614)는 패널(600), 제어기(611), CPU(612), 오디오 처리 회로(615), 메모리(613), 및 전송/수신 회로(616)에 인가되는 전력 공급 전압을 발생 시킨다. 더욱이, 패널의 명세들에 따라, 어떤 경우에는 전력 공급 회로(614)에 전류원이 제공된다.
메모리(613), 및 전송/수신 회로(616), 오디오 처리 회로(615) 및 제어기(611)는 각각의 수신된 명령들에 따라 동작한다. 그 동작들은 하기에 간단히 기술될 것이다.
입력 유닛(634)으로부터 입력된 신호는 인터페이스(I/F)부(617)를 통해 인쇄 배선 보드(610) 상에 장착된 CPU(612)에 전송된다. 제어 신호 발생 회로(620)는 포인팅 디바이스 또는 키보드와 같은 입력 유닛(634)으로부터 전송된 신호에 따라 VRAM(631) 내에 저장된 영상 데이터를 미리 결정된 포맷으로 변환한 다음, 이를 제어기(611)에 전송한다.
제어기(611)는 패널의 명세들에 따라 CPU(612)로부터 전송된 영상 데이터를 포함하는 신호를 처리하고 이를 패널(600)에 공급한다. 제어기(611)는 CPU(612)로부터 입력된 다양한 신호들 또는 전력 공급 회로(614)로부터 입력된 전력 공급 전압에 기초하여, Hsync 신호, Vsync 신호, 클록 신호 CLK, 교류 전압(AC Cont) 및 스위칭 신호 L/R를 발생하여 패널(600)에 전송한다.
전송/수신 회로(616)에서, 안테나(643)에 의해 전기파로서 전송 및 수신된 신호가 처리된다. 특히, 아이솔레이터(isolator), 대역 경로 필터, VCO(Voltage Controlled Oscillator), LPF(Low Pass Filter), 결합기 및 발란(balan)과 같은 고주파 회로들이 포함된다. 전송/수신 회로(616)에 의해 전송 및 수신된 신호들 중에서, 오디오 데이터를 포함하는 신호들은 CPU(612)로부터 전송된 명령에 따라 오디 오 처리 회로(615)에 전송된다.
CPU(612)로부터의 명령에 따라 전송된 오디오 데이터를 포함하는 신호들은 오디오 처리 회로(615) 내이 오디오 신호들로 복조되어 스피커(648)에 전송된다. 마이크로폰(647)으로부터 전송된 오디오 신호는 오디오 처리 회로(615)에서 변조되어 CPU(612)로부터의 명령에 따라 전송/수신 회로(616)에 전송된다.
제어기(611), CPU(612), 전력 공급 회로(614), 오디오 처리 회로(615) 및 메모리(613)는 인쇄 배선 보드(610)의 패키지로서 통합될 수 있다. 이 실시예 모드는 아이솔레이터, 대역 경로 필터, VCO(Voltage Controlled Oscillator), LPF(Low Pass Filter), 결합기 및 발란(balan)과 같은 고주파 회로들 외에도, 임의의 회로에 적용될 수 있다.
이 실시예 모드에 기술된 구동 회로 또는 디스플레이 패널에 본 발명에 따라 핀홀들이 감소되는 결정 반도체막을 사용한 반도체 디바이스가 제공될 때, 고해상 디스플레이 패널과 고신뢰도를 가진 모듈이 얻어질 수 있다.
(실시예 모드 5)
이 실시예 모드는 도 18a 및 도 18b와 도 19를 참조하여 기술될 것이다. 도 19는, 무선으로 동작하고, 본 발명에 따른 발광 디스플레이 디바이스 및 반도체 디바이스를 갖는 패널을 사용한 모듈에 대해 실행될 수 있고 이를 포함하는 소형 폰(모바일 폰)을 도시한다. 디스플레이 패널(700)은 인쇄 배선 보드(710)에 쉽게 고정되도록 하우징(701) 내에 탈착 가능하게 통합된다. 하우징(701)은, 하우징(701)이 통합되는 전자 디바이스에 따라 형태와 크기가 적절히 변경될 수 있다.
도 19에서, 디스플레이 패널(700; 도 18a 및 도 18b의 패널(600)에 대응)이 고정되는 하우징(701)은 인쇄 배선 보드(710; 도 18a 및 도 18b의 인쇄 배선 보드(610)에 대응)에 적응되고, 모듈로서 설정된다. 인쇄 배선 보드(710) 상에는 제어기, CPU, 메모리, 전력 공급 회로, 및 저항기, 버퍼 및 커패시터와 같은 다른 소자들이 장착된다. 더욱이, 마이크로폰(704) 및 스피커(705)를 포함하는 오디오 처리 회로와, 전송/수신 회로와 같은 신호 처리 회로(703)가 제공된다. 디스플레이 패널(700)은 도 18a 및 도 18b에 설명된 FPC를 통해 인쇄 배선 보드(710)에 접속된다.
이러한 모듈(720), 입력 유닛(708) 및 배터리(707)는 섀시(706) 내에 저장된다. 디스플레이 패널(700)의 픽셀부는 섀시(706) 내에 형성된 윈도우를 통해 보여질 수 있도록 구성된다.
도 19에 도시된 섀시(706)는 예로서 폰의 외부 형상을 도시한다. 그러나, 본 발명은 이에 제한되지 않으며, 기능들 및 응용들에 따라 다양한 모드들을 가진다.
본 실시예 모드에서 기술된 소형 폰(모바일 폰)에는, 디스플레이 패널 또는 인쇄 배선 보드에서 본 발명에 따라 핀홀들이 감소된 결정 반도체막을 사용한 반도체 디바이스가 제공된다. 따라서, 고해상 디스플레이 및 고신뢰도를 가지는 모듈이 얻어질 수 있다.
(실시예 모드 6)
실시예 모드 5에서, 본 발명에 따른 발광 디스플레이 디바이스 및 반도체 디바이스를 포함하는 전자 디바이스로서, 소형 폰(모바일 폰)이 기술된다. 이 실시예 모드에서는 다른 전자 디바이스들을 기술한다; 비디오 카메라 또는 디지털 카메라와 같은 카메라, 고글형 디스플레이(헤드 장착 디스플레이), 네비게이션 시스템, 오디오 재생 디바이스(카 스테레오 또는 오디오 콤포넌트와 같은), 노트북 개인용 컴퓨터, 게이기, 휴대 정보 단말기(모바일 컴퓨터, 모바일 폰, 휴대용 게임기 또는 전자 북과 같은), 기록 매체를 구비한 영상 재생 디바이스(특히, DVD(Digital Versatile Disc)와 같은 기록 매체를 재생하고 기록된 영상을 디스플레이할 수 있는 디스플레이를 가지는) 등.
도 20a는 본체(1801), 디스플레이부(1802), 영상부, 동작 키들(1804), 셔터(1805) 등을 포함하는 디지털 카메라를 도시한다. 도 20이 디스플레이부(1802) 쪽에서 본 것이며, 영상부는 도시되지 않았음을 유념한다. 본 발명에 따라 발광 디스플레이 디바이스 및 반도체 디바이스를 사용함으로써 고해상 디스플레이부와 고신뢰도를 갖는 디지털 카메라가 달성될 수 있다.
도 20b는 본체(1821), 섀시(1822), 디스플레이부(1823), 키보드(1824), 외부 접속 포트(1825), 포인팅 마우스(1826) 등을 포함하는 노트북 개인용 컴퓨터를 도시한다. 본 발명에 따라 발광 디스플레이 디바이스 및 반도체 디바이스를 사용함으로써 고해상 디스플레이부와 고신뢰도를 갖는 노트북 개인용 컴퓨터가 달성될 수 있다.
도 20c는 본체(1841), 섀시(1842), 디스플레이부 A(1843), 디스플레이부 B(1844), 기록 매체(DVD 등) 판독부(1845), 작동 키(1846), 스피커부(1847) 등을 포함하는 기록 매치가 제공된 휴대용 영상 재생 디바이스(특히 DVD 재생 디바이스) 를 도시한다. 디스플레이부 A(1843)는 주로 영상 데이터를 디스플레이하고, 디스플레이부 B(1844)는 주로 텍스트 데이터를 디스플레이한다. 기록 매치가 제공된 휴대용 영상 재생 디바이스가 또한 가정용 게임기 등을 포함함을 유념한다. 본 발명에 따라 발광 디스플레이 디바이스 및 반도체 디바이스를 사용함으로써 고해상 디스플레이부와 고신뢰도를 갖는 영상 재생 디바이스가 달성될 수 있다.
도 20d는 섀시(1861), 지지대(1862), 디스플레이부(1863), 스피커(1864), 비디오 입력 단자(1865) 등을 포함하는 디스플레이 디바이스를 도시한다. 디스플레이 디바이스는 디스플레이부(1863) 및 구동 회로에서 상기 실시예 모드들에 기술된 제조 방법에 의해 형성된 반도체 디바이스를 사용하여 제조된다. 디스플레이 디바이스는 액정 디스플레이 디바이스, 발광 디스플레이 디바이스 등을 포함하며, 특히 예를 들면 개인용 컴퓨터용, TV 방송 수신용, 또는 광고 디스플레이용 정보 디스플레이를 위한 모든 디스플레이 디바이스들을 포함함을 유념한다. 본 발명에 의해, 고해상 디스플레이부, 고신뢰도 및 특히 22 내지 50inch의 대형 스크린을 갖는 대형 디스플레이 디바이스가 달성될 수 있다.
상술된 바와 같이, 본 발명에 따른 반도체 디바이스 및 발광 디스플레이 디바이스가 제공된 고신뢰도를 갖는 다양한 전자 디바이스들이 달성될 수 있다.
[실시예 1]
이 실시예는 본 발명을 사용함으로써 제조되는 결정 반도체막을 기술할 것이다. 도 21 내지 도 23의 사진들 각각은 결정 반도체막의 표면이 확대된(30000-폴드 확대) SEM 사진임을 유념한다. 이후, 도 21 내지 도 23의 사진들 각각의 결정 반도 체막의 제조 방법이 간단히 기술될 것이다.
도 21이 설명될 것이다. 먼저, 절연 기판 위에 형성된 비정질 실리콘막은 니켈과 같은 결정화를 촉진시키는 금속 원소로 도핑되었고, 열 처리에 의해 결정화되었다. 다음, 결정화된 실리콘막(결정 실리콘막) 위에 형성된 자연 산화막과 같은 산화막이 플루오르화 수소산에 의해 제거되었다. 그 다음, 결정 실리콘막이 레이저 광으로 조사되었다. 레이저 광의 에너지 밀도는 350mJ/cm2 이상이고 400mJ/cm2 이하였고, 결정 실리콘막의 임의의 부분에서 11.6샷의 조사가 수행되었다. 다음에, Ar과 같은 희기체 원소를 함유한 반도체막은 그 사이에 삽입된 자연 산화막과 같은 산화막으로 결정 반도체막 위에 형성되었다. 열 처리에 의해, 금속 원소가 희기체 원소를 함유한 반도체막으로 게터링되었고, 결정 실리콘막의 금속 원소가 감소되거나 제거되었다. 그 다음, 희기체 원소를 함유한 반도체막은 TMAH와 같은 알칼리 용액으로 에칭하여 제거되었고, 후속적으로 산화막이 플루오르화 수소산계 용액을 사용하여 제거되었다. 여기까지 제조된 결정 실리콘막은 예 A라고 칭해진다. 도 21은 제조된 결정 실리콘막의 표면의 SEM 사진(예 A)을 도시한다.
후속적으로, 도 22가 설명될 것이다. 먼저, 절연 기판 위에 형성된 비정질 실리콘막은 니켈과 같은 결정화를 촉진시키는 금속 원소로 도핑되었고, 열 처리에 의해 결정화되었다. 다음, 결정화된 실리콘막(결정 실리콘막) 위에 형성된 자연 산화막과 같은 산화막이 플루오르화 수소산에 의해 제거되었고, 그 후에 즉시, 새로운 산화막을 형성하기 위해 결정 실리콘막의 표면이 오존 함유 수용액으로 처리되 었다. 그 다음, 결정 실리콘막이 레이저 광으로 조사되었다. 레이저 광의 에너지 밀도는 350mJ/cm2 이상이고 400mJ/cm2 이하였고, 결정 실리콘막의 임의의 부분에서 11.6샷의 조사가 수행되었다. 다음에, Ar과 같은 희기체 원소를 함유한 반도체막은 그 사이에 삽입된 자연 산화막과 같은 산화막으로 결정 반도체막 위에 형성되었다. 열 처리에 의해, 금속 원소가 희기체 원소를 함유한 반도체막으로 게터링되었고, 결정 실리콘막의 금속 원소가 감소되거나 제거되었다. 그 다음, 희기체 원소를 함유한 반도체막은 TMAH와 같은 알칼리 용액으로 에칭하여 제거되었고, 후속적으로 산화막이 플루오르화 수소산계 용액을 사용하여 제거되었다. 그 후, 결정 실리콘막은 제 2 레이저 광으로 조사되었다. 제 2 레이저 광의 에너지 밀도는 350mJ/cm2 이상이고 400mJ/cm2 이하였고, 결정 실리콘막의 임의의 부분에서 5.8샷의 조사가 수행되었다. 여기까지 제조된 결정 실리콘막은 예 B라고 칭해진다. 도 22는 제조된 결정 실리콘막의 표면의 SEM 사진(예 B)을 도시한다.
도 23이 설명될 것이다. 먼저, 절연 기판 위에 형성된 비정질 실리콘막은 니켈과 같은 결정화를 촉진시키는 금속 원소로 도핑되었고, 열 처리에 의해 결정화되었다. 다음, 결정화된 실리콘막(결정 실리콘막) 위에 형성된 자연 산화막과 같은 산화막이 플루오르화 수소산에 의해 제거되었고, 그 후에 즉시, 새로운 산화막을 형성하기 위해 결정 실리콘막의 표면이 오존 함유 수용액으로 처리되었다. 그 다음, 결정 실리콘막이 레이저 광으로 조사되었다. 레이저 광의 에너지 밀도는 350mJ/cm2 이상이고 400mJ/cm2 이하였고, 결정 실리콘막의 임의의 부분에서 11.6샷의 조사가 수행되었다. 다음에, Ar과 같은 희기체 원소를 함유한 반도체막은 그 사이에 삽입된 자연 산화막과 같은 산화막으로 결정 반도체막 위에 형성되었다. 열 처리에 의해, 금속 원소가 희기체 원소를 함유한 반도체막으로 게터링되었고, 결정 실리콘막의 금속 원소가 감소되거나 제거되었다. 그 다음, 희기체 원소를 함유한 반도체막은 TMAH와 같은 알칼리 용액으로 에칭하여 제거되었고, 후속적으로 산화막이 플루오르화 수소산계 용액을 사용하여 제거되었다. 그 후, 결정 실리콘막은 제 2 레이저 광으로 조사되었다. 제 2 레이저 광의 에너지 밀도는 310mJ/cm2 이상이고 360mJ/cm2 이하였고, 결정 실리콘막의 임의의 부분에서 5.8샷의 조사가 수행되었다. 여기까지 제조된 결정 실리콘막은 예 C라고 칭해진다. 도 23은 제조된 결정 실리콘막의 표면의 SEM 사진(예 C)을 도시한다.
[표 1]은 상술된 조건들하에서 각각 제조된 결정 실리콘막의 표면들, 예들 A, B 및 C 각각 위의 단위 면적당(1mm2) 핀홀들의 밀도를 보여준다. 핀홀들의 수는 SEM을 사용한 하나의 스크린 내에 포함된 핀홀들을 셈으로써 측정되었다.
예 이름 핀홀들의 밀도(mm-2)
A 7.7 ×104
B 0
C 0
도 21의 사진에 도시된 바와 같이, 비정질 반도체막이 열 처리에 의해 결정화되고, 산화막이 제거되고, 레이저 광 조사가 단 한번만 실행(제 2 레이저 광 조사가 실행되지 않는 경우)되는 경우에, 결정 실리콘막의 표면(예 A) 위에는 복수의 핀홀들 있고, 그 표면이 불평탄함을 알았다. [표 1]에 도시된 바와 같이, 이 때의 결정 실리콘막(예 A)의 단위 면적당 핀홀들의 밀도는 7.7 ×104pieces/mm2였다.
반면, 도 22의 사진에 도시된 바와 같이, 비정질 반도체막이 열 처리에 의해 결정화되고, 산화막이 제거된 직후에 다른 산화막이 형성되고, 레이저 광 조사가 게터링 단계 전후에 2번 실행된 경우에, 결정 실리콘막의 표면(예 B) 위에 핀홀들이 거의 없으며, 그 표면이 평탄함을 알았다.
또한, 도 22와 유사하게, 도 23의 사진에 도시된 결정 실리콘막의 표면(예 C) 위에 핀홀들이 거의 없으며 표면이 평탄함을 알았다. 예들 B 및 C의 결정 실리콘막들은 제 2 레이저 광의 에너지 밀도만 상이함을 유념한다.
따라서, 도 21 내지 도 23과 [표 1]에서 명백한 바와 같이, 비정질 실리콘막이 열 처리에 의해 결정화되고, 산화막이 제거된 직후에 다른 산화막이 형성되고, 레이저 광 조사가 게터링 단계 전후에 2번씩 실행될 때, 결정 실리콘막의 표면 위이 핀홀들이 제거될 수 있고, 그 표면이 평탄화될 수 있다.
본 출원은 2005년 11월 9일 일본 특허청에 출원된 일본특허출원 번호 제2005-324359호에 기초하며, 그 전체 내용들이 본 명세서에 참조로서 포함되었다.
본 발명에 의해, 핀홀들의 수가 감소되는 결정 반도체막이 얻어질 수 있고, 결정 반도체막을 갖는 반도체 디바이스의 동작 특성들 및 신뢰도가 개선될 수 있다. 그 외에도, 개선된 동작 특성들을 갖는 반도체 디바이스가 제공되는 디스플레이 디바이스 및 전자 디바이스의 신뢰도 등이 개선될 수 있다.

Claims (56)

  1. 반도체 디바이스를 제조하는 방법에 있어서:
    절연 표면을 갖는 기판 위에 비정질 반도체막을 형성하는 단계;
    결정화를 촉진시키는 금속 원소를 상기 비정질 반도체막에 첨가하는 단계;
    제 1 열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막을 형성하는 단계;
    상기 제 1 열 처리에서 상기 결정 반도체막 상에 형성된 제 1 산화막을 제거하고 상기 결정 반도체막 상에 제 2 산화막을 형성하는 단계; 및
    상기 제 2 산화막이 형성된 상기 결정 반도체막을 제 1 레이저광으로 조사하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  2. 반도체 디바이스를 제조하는 방법에 있어서:
    절연 표면을 갖는 기판 위에 비정질 반도체막을 형성하는 단계;
    결정화를 촉진시키는 금속 원소를 상기 비정질 반도체막에 첨가하는 단계;
    제 1 열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막을 형성하는 단계;
    상기 제 1 열 처리에서 상기 결정 반도체막 상에 형성된 제 1 산화막을 제거하고 상기 결정 반도체막 상에 제 2 산화막을 형성하는 단계;
    상기 제 2 산화막이 형성된 상기 결정 반도체막을 제 1 레이저광으로 조사하 는 단계;
    상기 제 2 산화막 상에 희기체 원소(rare gas element)를 함유한 반도체막을 형성하는 단계;
    제 2 열 처리에 의해, 상기 결정 반도체막 내에 함유된 상기 금속 원소를 상기 희기체 원소를 함유한 반도체막으로 게터링(gettering)하는 단계;
    상기 희기체 원소를 함유한 반도체막 및 상기 제 2 산화막을 제거하는 단계; 및
    상기 결정 반도체막을 제 2 레이저광으로 조사하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  3. 반도체 디바이스를 제조하는 방법에 있어서:
    절연 표면을 갖는 기판 위에 비정질 반도체막을 형성하는 단계;
    결정화를 촉진시키는 금속 원소를 상기 비정질 반도체막에 첨가하는 단계;
    제 1 열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막을 형성하는 단계;
    상기 제 1 열 처리에서 상기 결정 반도체막 상에 형성된 제 1 산화막을 제거하고 상기 결정 반도체막 상에 제 2 산화막을 형성하는 단계;
    산소를 함유한 분위기에서 상기 제 2 산화막이 형성된 상기 결정 반도체막을 제 1 레이저광으로 조사하는 단계;
    상기 제 2 산화막 상에 희기체 원소를 함유한 반도체막을 형성하는 단계;
    제 2 열 처리에 의해, 상기 결정 반도체막 내에 함유된 상기 금속 원소를 상기 희기체 원소를 함유한 반도체막으로 게터링하는 단계;
    상기 희기체 원소를 함유한 반도체막 및 상기 제 2 산화막을 제거하는 단계; 및
    질소를 함유한 분위기 또는 진공에서 상기 결정 반도체막을 제 2 레이저광으로 조사하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  4. 반도체 디바이스를 제조하는 방법에 있어서:
    절연 표면을 갖는 기판 위에 비정질 반도체막을 형성하는 단계;
    결정화를 촉진시키는 금속 원소를 상기 비정질 반도체막에 첨가하는 단계;
    제 1 열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막을 형성하는 단계;
    상기 제 1 열 처리에서 상기 결정 반도체막 상에 형성된 제 1 산화막을 플루오르화 수소산으로 제거하고, 상기 결정 반도체막 상에 제 2 산화막을 오존 함유 수용액(ozone-containing aqueous solution)으로 형성하는 단계;
    산소를 함유한 분위기에서 상기 제 2 산화막이 형성된 상기 결정 반도체막을 제 1 레이저광으로 조사하는 단계;
    상기 제 2 산화막 상에 희기체 원소를 함유한 반도체막을 형성하는 단계;
    제 2 열 처리에 의해, 상기 결정 반도체막 내에 함유된 상기 금속 원소를 상기 희기체 원소를 함유한 반도체막으로 게터링하는 단계;
    상기 희기체 원소를 함유한 반도체막 및 상기 제 2 산화막을 제거하는 단계; 및
    질소를 함유한 분위기 또는 진공에서 상기 결정 반도체막을 제 2 레이저광으로 조사하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  5. 반도체 디바이스를 제조하는 방법에 있어서:
    절연 표면을 갖는 기판 위에 비정질 반도체막을 형성하는 단계;
    결정화를 촉진시키는 금속 원소를 상기 비정질 반도체막에 첨가하는 단계;
    제 1 열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막을 형성하는 단계;
    상기 제 1 열 처리에서 상기 결정 반도체막 상에 형성된 제 1 산화막을 제거하고 상기 결정 반도체막 상에 제 2 산화막을 형성하는 단계;
    상기 제 2 산화막이 형성된 상기 결정 반도체막을 제 1 레이저광으로 조사하는 단계;
    상기 제 2 산화막 상에 희기체 원소를 함유한 반도체막을 형성하는 단계;
    제 2 열 처리에 의해, 상기 결정 반도체막 내에 함유된 상기 금속 원소를 상기 희기체 원소를 함유한 반도체막으로 게터링하는 단계;
    상기 희기체 원소를 함유한 반도체막 및 상기 제 2 산화막을 제거하는 단계;
    상기 결정 반도체막을 제 2 레이저광으로 조사하는 단계;
    상기 결정 반도체막을 에칭함으로써 섬형 반도체막(island-shaped semiconductor film)을 형성하는 단계; 및
    상기 섬형 반도체막 상에 게이트 절연막을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  6. 반도체 디바이스를 제조하는 방법에 있어서:
    절연 표면을 갖는 기판 위에 비정질 반도체막을 형성하는 단계;
    결정화를 촉진시키는 금속 원소를 상기 비정질 반도체막에 첨가하는 단계;
    제 1 열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막을 형성하는 단계;
    상기 제 1 열 처리에서 상기 결정 반도체막 상에 형성된 제 1 산화막을 제거하고 상기 결정 반도체막 상에 제 2 산화막을 형성하는 단계;
    산소를 함유한 분위기에서 상기 제 2 산화막이 형성된 상기 결정 반도체막을 제 1 레이저광으로 조사하는 단계;
    상기 제 2 산화막 상에 희기체 원소를 함유한 반도체막을 형성하는 단계;
    제 2 열 처리에 의해, 상기 결정 반도체막 내에 함유된 상기 금속 원소를 상기 희기체 원소를 함유한 반도체막으로 게터링하는 단계;
    상기 희기체 원소를 함유한 반도체막 및 상기 제 2 산화막을 제거하는 단계;
    질소를 함유한 분위기 또는 진공에서 상기 결정 반도체막을 제 2 레이저광으로 조사하는 단계;
    상기 결정 반도체막을 에칭함으로써 섬형 반도체막을 형성하는 단계; 및
    상기 섬형 반도체막 상에 게이트 절연막을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  7. 반도체 디바이스를 제조하는 방법에 있어서:
    절연 표면을 갖는 기판 위에 비정질 반도체막을 형성하는 단계;
    결정화를 촉진시키는 금속 원소를 상기 비정질 반도체막에 첨가하는 단계;
    제 1 열 처리에 의해 상기 비정질 반도체막을 결정화함으로써 결정 반도체막을 형성하는 단계;
    상기 제 1 열 처리에서 상기 결정 반도체막 상에 형성된 제 1 산화막을 플루오르화 수소산으로 제거하고, 상기 결정 반도체막 상에 제 2 산화막을 오존 함유 수용액으로 형성하는 단계;
    산소를 함유한 분위기에서 상기 제 2 산화막이 형성된 상기 결정 반도체막을 제 1 레이저광으로 조사하는 단계;
    상기 제 2 산화막 상에 희기체 원소를 함유한 반도체막을 형성하는 단계;
    제 2 열 처리에 의해, 상기 결정 반도체막 내에 함유된 상기 금속 원소를 상기 희기체 원소를 함유한 반도체막으로 게터링하는 단계;
    상기 희기체 원소를 함유한 반도체막 및 상기 제 2 산화막을 제거하는 단계;
    질소를 함유한 분위기 또는 진공에서 상기 결정 반도체막을 제 2 레이저광으로 조사하는 단계;
    상기 결정 반도체막을 에칭함으로써 섬형 반도체막을 형성하는 단계; 및
    상기 섬형 반도체막 상에 게이트 절연막을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 레이저광으로의 조사는, 350mJ/cm2 이상이고 400mJ/cm2 이하인 에너지 밀도로 실행되는, 반도체 디바이스 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 2 레이저광으로의 조사는, 340mJ/cm2 이상이고 400mJ/cm2 이하인 에너지 밀도로 실행되는, 반도체 디바이스 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 2 레이저광의 샷들의 수는 상기 제 1 레이저광의 샷들의 수보다 낮은, 반도체 디바이스 제조 방법.
  11. 제 1 항에 있어서,
    상기 제 1 산화막의 제거와 상기 제 1 레이저광으로의 조사 사이의 시간 간격은 2시간 이하인, 반도체 디바이스 제조 방법.
  12. 제 1 항에 있어서,
    상기 제 1 레이저광으로의 조사와 상기 희기체 원소를 함유한 반도체막의 형성 사이의 시간 간격은 48시간 이하인, 반도체 디바이스 제조 방법.
  13. 제 1 항에 있어서,
    상기 제 2 산화막의 제거와 상기 제 2 레이저광으로의 조사의 시작 사이의 시간 간격은 2시간 이하인, 반도체 디바이스 제조 방법.
  14. 제 1 항에 있어서,
    철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu) 및 금(Au) 중 하나 이상은 금속화를 촉진시키는 상기 금속 원소로서 사용되는, 반도체 디바이스 제조 방법.
  15. 제 2 항에 있어서,
    상기 제 1 레이저광으로의 조사는, 350mJ/cm2 이상이고 400mJ/cm2 이하인 에너지 밀도로 실행되는, 반도체 디바이스 제조 방법.
  16. 제 2 항에 있어서,
    상기 제 2 레이저광으로의 조사는, 340mJ/cm2 이상이고 400mJ/cm2 이하인 에 너지 밀도로 실행되는, 반도체 디바이스 제조 방법.
  17. 제 2 항에 있어서,
    상기 제 2 레이저광의 샷들의 수는 상기 제 1 레이저광의 샷들의 수보다 낮은, 반도체 디바이스 제조 방법.
  18. 제 2 항에 있어서,
    상기 제 1 산화막의 제거와 상기 제 1 레이저광으로의 조사 사이의 시간 간격은 2시간 이하인, 반도체 디바이스 제조 방법.
  19. 제 2 항에 있어서,
    상기 제 1 레이저광으로의 조사와 상기 희기체 원소를 함유한 반도체막의 형성 사이의 시간 간격은 48시간 이하인, 반도체 디바이스 제조 방법.
  20. 제 2 항에 있어서,
    상기 제 2 산화막의 제거와 상기 제 2 레이저광으로의 조사의 시작 사이의 시간 간격은 2시간 이하인, 반도체 디바이스 제조 방법.
  21. 제 2 항에 있어서,
    철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스 뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu) 및 금(Au) 중 하나 이상은 금속화를 촉진시키는 상기 금속 원소로서 사용되는, 반도체 디바이스 제조 방법.
  22. 제 3 항에 있어서,
    상기 제 1 레이저광으로의 조사는, 350mJ/cm2 이상이고 400mJ/cm2 이하인 에너지 밀도로 실행되는, 반도체 디바이스 제조 방법.
  23. 제 3 항에 있어서,
    상기 제 2 레이저광으로의 조사는, 340mJ/cm2 이상이고 400mJ/cm2 이하인 에너지 밀도로 실행되는, 반도체 디바이스 제조 방법.
  24. 제 3 항에 있어서,
    상기 제 2 레이저광의 샷들의 수는 상기 제 1 레이저광의 샷들의 수보다 낮은, 반도체 디바이스 제조 방법.
  25. 제 3 항에 있어서,
    상기 제 1 산화막의 제거와 상기 제 1 레이저광으로의 조사 사이의 시간 간격은 2시간 이하인, 반도체 디바이스 제조 방법.
  26. 제 3 항에 있어서,
    상기 제 1 레이저광으로의 조사와 상기 희기체 원소를 함유한 반도체막의 형성 사이의 시간 간격은 48시간 이하인, 반도체 디바이스 제조 방법.
  27. 제 3 항에 있어서,
    상기 제 2 산화막의 제거와 상기 제 2 레이저광으로의 조사의 시작 사이의 시간 간격은 2시간 이하인, 반도체 디바이스 제조 방법.
  28. 제 3 항에 있어서,
    철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu) 및 금(Au) 중 하나 이상은 금속화를 촉진시키는 상기 금속 원소로서 사용되는, 반도체 디바이스 제조 방법.
  29. 제 4 항에 있어서,
    상기 제 1 레이저광으로의 조사는, 350mJ/cm2 이상이고 400mJ/cm2 이하인 에너지 밀도로 실행되는, 반도체 디바이스 제조 방법.
  30. 제 4 항에 있어서,
    상기 제 2 레이저광으로의 조사는, 340mJ/cm2 이상이고 400mJ/cm2 이하인 에 너지 밀도로 실행되는, 반도체 디바이스 제조 방법.
  31. 제 4 항에 있어서,
    상기 제 2 레이저광의 샷들의 수는 상기 제 1 레이저광의 샷들의 수보다 낮은, 반도체 디바이스 제조 방법.
  32. 제 4 항에 있어서,
    상기 제 1 산화막의 제거와 상기 제 1 레이저광으로의 조사 사이의 시간 간격은 2시간 이하인, 반도체 디바이스 제조 방법.
  33. 제 4 항에 있어서,
    상기 제 1 레이저광으로의 조사와 상기 희기체 원소를 함유한 반도체막의 형성 사이의 시간 간격은 48시간 이하인, 반도체 디바이스 제조 방법.
  34. 제 4 항에 있어서,
    상기 제 2 산화막의 제거와 상기 제 2 레이저광으로의 조사의 시작 사이의 시간 간격은 2시간 이하인, 반도체 디바이스 제조 방법.
  35. 제 4 항에 있어서,
    철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스 뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu) 및 금(Au) 중 하나 이상은 금속화를 촉진시키는 상기 금속 원소로서 사용되는, 반도체 디바이스 제조 방법.
  36. 제 5 항에 있어서,
    상기 제 1 레이저광으로의 조사는, 350mJ/cm2 이상이고 400mJ/cm2 이하인 에너지 밀도로 실행되는, 반도체 디바이스 제조 방법.
  37. 제 5 항에 있어서,
    상기 제 2 레이저광으로의 조사는, 340mJ/cm2 이상이고 400mJ/cm2 이하인 에너지 밀도로 실행되는, 반도체 디바이스 제조 방법.
  38. 제 5 항에 있어서,
    상기 제 2 레이저광의 샷들의 수는 상기 제 1 레이저광의 샷들의 수보다 낮은, 반도체 디바이스 제조 방법.
  39. 제 5 항에 있어서,
    상기 제 1 산화막의 제거와 상기 제 1 레이저광으로의 조사 사이의 시간 간격은 2시간 이하인, 반도체 디바이스 제조 방법.
  40. 제 5 항에 있어서,
    상기 제 1 레이저광으로의 조사와 상기 희기체 원소를 함유한 반도체막의 형성 사이의 시간 간격은 48시간 이하인, 반도체 디바이스 제조 방법.
  41. 제 5 항에 있어서,
    상기 제 2 산화막의 제거와 상기 제 2 레이저광으로의 조사의 시작 사이의 시간 간격은 2시간 이하인, 반도체 디바이스 제조 방법.
  42. 제 5 항에 있어서,
    철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu) 및 금(Au) 중 하나 이상은 금속화를 촉진시키는 상기 금속 원소로서 사용되는, 반도체 디바이스 제조 방법.
  43. 제 6 항에 있어서,
    상기 제 1 레이저광으로의 조사는, 350mJ/cm2 이상이고 400mJ/cm2 이하인 에너지 밀도로 실행되는, 반도체 디바이스 제조 방법.
  44. 제 6 항에 있어서,
    상기 제 2 레이저광으로의 조사는, 340mJ/cm2 이상이고 400mJ/cm2 이하인 에 너지 밀도로 실행되는, 반도체 디바이스 제조 방법.
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    상기 제 2 레이저광의 샷들의 수는 상기 제 1 레이저광의 샷들의 수보다 낮은, 반도체 디바이스 제조 방법.
  46. 제 6 항에 있어서,
    상기 제 1 산화막의 제거와 상기 제 1 레이저광으로의 조사 사이의 시간 간격은 2시간 이하인, 반도체 디바이스 제조 방법.
  47. 제 6 항에 있어서,
    상기 제 1 레이저광으로의 조사와 상기 희기체 원소를 함유한 반도체막의 형성 사이의 시간 간격은 48시간 이하인, 반도체 디바이스 제조 방법.
  48. 제 6 항에 있어서,
    상기 제 2 산화막의 제거와 상기 제 2 레이저광으로의 조사의 시작 사이의 시간 간격은 2시간 이하인, 반도체 디바이스 제조 방법.
  49. 제 6 항에 있어서,
    철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스 뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu) 및 금(Au) 중 하나 이상은 금속화를 촉진시키는 상기 금속 원소로서 사용되는, 반도체 디바이스 제조 방법.
  50. 제 7 항에 있어서,
    상기 제 1 레이저광으로의 조사는, 350mJ/cm2 이상이고 400mJ/cm2 이하인 에너지 밀도로 실행되는, 반도체 디바이스 제조 방법.
  51. 제 7 항에 있어서,
    상기 제 2 레이저광으로의 조사는, 340mJ/cm2 이상이고 400mJ/cm2 이하인 에너지 밀도로 실행되는, 반도체 디바이스 제조 방법.
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    상기 제 2 레이저광의 샷들의 수는 상기 제 1 레이저광의 샷들의 수보다 낮은, 반도체 디바이스 제조 방법.
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    철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu) 및 금(Au) 중 하나 이상은 금속화를 촉진시키는 상기 금속 원소로서 사용되는, 반도체 디바이스 제조 방법.
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