JP5354940B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明は、半導体装置に用いることができる結晶性半導体膜を、非晶質半導体膜にレーザ照射して結晶化することにより作製する方法及びそれを用いた薄膜トランジスタの作製方法に関する。なお、本明細書中で半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電気機器はすべて半導体装置である。
近年、結晶性シリコン薄膜トランジスタ（ＴＦＴ）により、安価なガラス基板上に駆動回路を備えた液晶表示装置を形成することが可能になっている。結晶性シリコン薄膜の形成方法としては、レーザ光を照射することにより非晶質シリコン膜を結晶化させて結晶性シリコン薄膜を得る方法がある。
一般に、半導体膜の結晶化に連続発振式のレーザを使用すると半導体膜内に形成される結晶の粒径が大きくなることが知られている。半導体膜内の結晶粒径が大きくなると、半導体膜を用いて形成されるＴＦＴのチャネル領域に入る粒界の数が減るので移動度が高くなり、半導体膜をより高性能なデバイスの開発に利用できる。
基板のスキャン速度およびスポット形状を適宜変化させることにより、パルス発振式のレーザを使用しても連続発振式のレーザを使用した際と同じように結晶粒が大きい半導体膜が得られている。
レーザを使用した半導体膜の結晶化方法において、例えば結晶化させる半導体膜の上層にキャップ膜として酸化珪素膜を数百ｎｍ程度成膜し、レーザ結晶化を行うと結晶の配向性が揃いやすくなることが知られている。また、キャップ膜の存在により、膜厚が３０ｎｍ以下の極薄膜であってもレーザ結晶化が可能になることが知られている。
しかしながら、半導体膜の上層にキャップ膜を成膜してレーザ結晶化を行った場合、レーザ結晶化工程の後工程でキャップ膜を除去する必要があり、工程数が増えてしまう。ＴＦＴ等の作製の場合、通常、レーザ結晶化工程の直後の工程は、半導体膜のパターニングによるアイランド形成であり、キャップ膜はフォトレジスト等の障害となるため、アイランド形成前に除去する必要がある。キャップ膜の除去は、エッチング工程で行われ、ウェットエッチング法の場合はＨＦ等の薬液を、ドライエッチング法の場合はＣＦ４等のエッチングガスを使用するため、工程増加によるコストアップに加え、薬液およびガスの処理が必要となる（例えば特許文献１）。
特開２０００−２２８３６０号公報
本発明は、半導体膜の上層にキャップ膜を成膜して行う半導体膜の結晶化と、キャップ膜の除去の工程を簡略化すること及び、結晶化及びキャップ膜除去の工程に掛かる時間を短縮することを課題とする。
上記課題を解決するために、本発明の結晶性半導体膜の作製方法は、基板上に非晶質半導体膜を形成する工程と、非晶質半導体膜の上にキャップ膜を形成する工程と、キャップ膜の上からフェムト秒レーザを照射することにより、前記非晶質半導体膜を結晶化するとともにキャップ膜を除去する工程とを有する。
または、基板上に非晶質半導体膜を形成する工程と、非晶質半導体膜の上にキャップ膜を形成する工程と、キャップ膜の上から第１のレーザを照射することにより前記非晶質半導体膜を結晶化する工程と、キャップ膜の上からフェムト秒レーザである第２のレーザを照射することによりキャップ膜を除去する工程とを有し、第１のレーザを照射している間に、第２のレーザの照射を行うことを特徴とする。
また、本発明の薄膜トランジスタの作製方法は、基板上に非晶質半導体膜を形成する工程と、非晶質半導体膜の上にキャップ膜を形成する工程と、キャップ膜の上からフェムト秒レーザを照射することにより、前記非晶質半導体膜を結晶化するとともにキャップ膜を除去する工程と、結晶性半導体膜を用いてチャネル領域、ソース領域及びドレイン領域を形成する工程とを有する。
または、基板上に非晶質半導体膜を形成する工程と、非晶質半導体膜の上にキャップ膜を形成する工程と、キャップ膜の上から第１のレーザを照射することにより前記非晶質半導体膜を結晶化する工程と、キャップ膜の上からフェムト秒レーザである第２のレーザを照射することによりキャップ膜を除去する工程と、結晶性半導体膜を用いてチャネル領域、ソース領域又はドレイン領域を形成する工程とを有し、第１のレーザを照射している間に、第２のレーザの照射を行うことを特徴とする。
なお、本発明の結晶性半導体膜及び薄膜トランジスタの作製方法において、基板上に非晶質半導体膜を形成する工程の前に、基板上に下地膜を形成する工程を有するのが好ましい。
なお、本発明の結晶性半導体膜及び薄膜トランジスタの作製方法において、キャップ膜は、ＳｉＮｘＯｙ（０≦ｘ≦４／３、０≦ｙ≦２、０≦３ｘ＋２ｙ≦４）膜であることが好ましい。また、キャップ膜の厚さは、２００ｎｍ以上１０００ｎｍ以下であることが好ましい。
なお、本発明の結晶性半導体膜及び薄膜トランジスタの作製方法において、結晶性半導体膜は、多結晶半導体膜であることが好ましい。
なお、本発明において、結晶性半導体膜とは、多結晶半導体膜、微結晶半導体膜、セミアモルファス半導体膜等の、結晶化領域を含む半導体膜のことを指す。
本発明の結晶性半導体膜の作製方法によると、フェムト秒レーザを使用してレーザ結晶化を行うことにより、キャップ膜を上面に成膜した非晶質半導体膜をレーザ結晶化する際に、半導体膜の結晶化とキャップ膜の除去とを同時に行うことが可能となる。そのため、後工程のキャップ膜除去の工程を削減することができ、コストダウンに貢献できるものである。
また、フェムト秒レーザのエネルギーを調整することにより、半導体膜の結晶化とキャップ膜の除去を別工程で行うこともでき、その場合、半導体膜の結晶化を行った後に、フェムト秒レーザを用いて上層のキャップ膜のみを除去することが可能である。したがって、後工程のキャップ膜エッチング工程の必要がなくなり、薬品やガスを処理する工程を減らすことができる。なお、この場合、半導体膜の結晶化には、フェムト秒レーザ以外のレーザ、例えばエキシマレーザや固体レーザの高調波などを用いても良い。そして、半導体膜の結晶化とキャップ膜の除去を並行して行うこともできるので、結晶化及びキャップ膜除去の工程に掛かる時間を短縮することができる。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指し示す符号は異なる図面間において共通とする。
（実施の形態１）
以下、本発明の結晶性半導体膜の作製方法及びそれを用いた薄膜トランジスタの作製方法について図面を用いて説明する。
図１は本発明の作製方法の工程を示す図である。
まず、図１（Ａ）に示すとおり、絶縁表面を有する基板１００の片面に、下地膜として機能する絶縁膜１０１を形成する。下地膜として機能する絶縁膜１０１は、厚さ５０ｎｍ乃至１５０ｎｍの酸化珪素膜、窒化珪素膜、酸素より窒素の含有量の多い窒化酸化珪素膜、窒素より酸素の含有量の多い酸化窒化珪素膜等を適宜用いて形成する。ここでは、絶縁表面を有する基板１００として、例えば、厚さ０．７ｍｍのガラス基板を用いる。また、下地膜として機能する絶縁膜１０１を、厚さ５０ｎｍの窒化酸化珪素膜をプラズマＣＶＤ法により形成した後、厚さ１００ｎｍの酸化窒化珪素膜をプラズマＣＶＤ法により形成する。
なお、下地膜として機能する絶縁膜１０１は、必要に応じて設ければよく、基板１００がガラスの場合は、ガラスからの不純物が半導体膜１０２に拡散することを防止するものであるが、基板１００として石英基板を用いた場合は、下地膜として機能する絶縁膜１０１を設けなくても良い。また、絶縁膜１０１と基板１００との間に剥離膜を設け、工程終了後に基板１００から半導体素子を剥離してもよい。
次に、絶縁膜１０１上に、半導体膜１０２として、１０ｎｍ以上１００ｎｍ以下の厚さ、好ましくは２０ｎｍ以上８０ｎｍ以下の厚さの非晶質半導体膜をプラズマＣＶＤ法にて成膜する。
その半導体膜１０２については、本実施の形態では非晶質珪素を用いるが、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ（０＜ｘ＜０．１））なども用いることができるし、さらに単結晶がダイヤモンド構造であるシリコンカーバイト（ＳｉＣ）を用いることができる。
また、その半導体膜１０２が非晶質半導体膜である場合、半導体膜１０２を形成した後、半導体膜を加熱してもよい。当該加熱処理は、非晶質珪素膜から水素を出すための処理である。なお、その水素を出すのは、レーザビームを照射したときに半導体膜１０２から水素ガスが噴出することを防ぐためであり、半導体膜１０２に含まれる水素が少なければ省略できる。ここでは、半導体膜１０２を、電気炉内で５００℃、１時間加熱する。
次に、半導体膜１０２上にキャップ膜１０３として厚さ２００ｎｍ以上１０００ｎｍ以下のＳｉＮｘＯｙ（０≦ｘ≦１．５、０≦ｙ≦２、０≦４ｘ＋３ｙ≦６）膜を形成する。
キャップ膜１０３は、モノシラン（ＳｉＨ４）、アンモニア（ＮＨ３）及び亜酸化窒素（Ｎ２Ｏ）を反応ガスとして、プラズマＣＶＤ法を用いて形成することができる。なお、亜酸化窒素（Ｎ２Ｏ）は酸化剤として用いるものであり、その代わりに酸化作用のある酸素を用いてもよい。このようなガスを用いることで、窒素より酸素の含有量が多い酸化窒化珪素（以下、ＳｉＯｘＮｙ（ｘ＞ｙ）と示す。）膜を形成することができる。また、キャップ膜１０３は、モノシラン（ＳｉＨ４）、及びアンモニア（ＮＨ３）を反応ガスとして、プラズマＣＶＤ法を用いて形成することができる。このようなガスを用いることで、酸素より窒素の含有量が多い窒化酸化珪素（以下、ＳｉＮｘＯｙ（ｘ＞ｙ）と示す。）膜を形成することができる。
キャップ膜１０３については、熱膨張係数などの熱的な値や延性などの値が接する半導体膜と近いものであることが好ましい。さらに、キャップ膜１０３は、後に形成される薄膜トランジスタのゲート絶縁膜と同等の固く、エッチング速度の遅い緻密な膜であることが好ましい。代表的にはフッ化水素アンモニウム及びフッ化アンモニウムの混合水溶液またはフッ酸水溶液を用い２０℃でエッチングしたときのエッチング速度が１ｎｍ／分以上１５０ｎｍ／分以下、好ましくは１０ｎｍ／分以上１３０ｎｍ／分以下、更に好ましく１０ｎｍ／分以上１００ｎｍ／分以下である緻密な膜であることが望ましい。
また、ハイドロフルオロカーボンガスによるドライエッチングのエッチング速度が１００ｎｍ／分以上１５０ｎｍ／分以下、好ましくは１１０ｎｍ／分以上１３０ｎｍ／分以下である緻密な膜であることが望ましい。このような固く緻密な膜は、例えば成膜レートを低くすることにより形成することができる。キャップ膜１０３として、緻密な膜を形成することで、熱伝導率を高めることができる。
なお、キャップ膜１０３に水素が多く含まれている場合には、半導体膜１０２と同様に、水素を出すための加熱処理を行う。
次に、図１（Ｂ）及び（Ｃ）に示すように、キャップ膜１０３の上方からフェムト秒レーザのレーザビーム１０５を照射し、基板１００を走査すること（レーザは固定、基板を走査）により、半導体膜１０２を結晶化すると共にキャップ膜１０３の除去を行う。
フェムト秒レーザは、パルス幅が数ｆ（フェムト）から数百ｆ秒でエネルギー密度数百ｍＪ／ｃｍ２から数十Ｊ／ｃｍ２、好ましくは５００ｍＪ／ｃｍ２から５Ｊ／ｃｍ２程度で照射する。基板の走査速度は、数十ｍｍ／ｓｅｃから数百ｍｍ／ｓｅｃで走査する。
フェムト秒レーザとは、パルス幅がフェムト秒（１０のマイナス１５乗秒）帯と極端に短いレーザであり、一般にはパルス幅が、１ｆ（フェムト）秒以上、１ｐ（ピコ）秒未満のレーザをいう。フェムト秒レーザは、瞬間的な電場強度は１０ＴＷ／ｃｍ２にも達する。このレーザは、パルスレーザであり、レーザ光が空間、時間領域において局在している。
そのため、通常のレーザでは、１光子のエネルギーが物質のバンドギャップよりも大きいレーザ光を照射した場合、１個の光子が吸収されて１個の電子が励起状態へと遷移し、光と物質は相互作用を起こすのに対し、フェムト秒レーザを使用した場合は、複数の光子が同時に吸収される多光子吸収反応が焦点付近のみで励起される。よって、通常では考えられないような反応を誘起することが可能となる。
結晶化の原理は、直接半導体膜１０２にレーザが作用するのではなく、まず、キャップ膜１０３に多光子吸収によりレーザ光が吸収され、キャップ膜１０３が加熱される。加熱が進行するとその熱が半導体膜１０２に伝わり、結晶化される。また、同時にキャップ膜１０３も加熱が進行してアブレーションされ、除去される。
レーザビーム１０５の照射が終わると、図１（Ｄ）に示すように、半導体膜１０２の結晶化すべき部分は結晶化されて結晶性半導体膜１０６となり、結晶性半導体膜１０６の上のキャップ膜１０３は除去される。
ここで、結晶性半導体膜１０６は、多結晶半導体膜、微結晶半導体膜、セミアモルファス半導体膜等の、結晶化領域を含む半導体膜のことである。本実施の形態では、結晶性半導体膜は、多結晶半導体膜の構造をとるのが好ましい。
半導体膜１０２の一部のみを結晶化する場合は、結晶化しない半導体膜１０２の上のキャップ膜１０３は必要に応じて、フェムト秒レーザで除去することができる。その場合にはフェムト秒レーザのエネルギーを調整することにより、キャップ膜１０３の除去のみを行うことができる。
次に、図１（Ｅ）に示すように、結晶性半導体膜１０６を用いて、チャネル領域と、ソース領域及びドレイン領域を形成し、薄膜トランジスタ（ＴＦＴ）１５０及び薄膜トランジスタ（ＴＦＴ）１５１を作製することができる。
なお、薄膜トランジスタの作製プロセスに入る前に、半導体膜１０２の薄膜化を行っても良い。具体的には、半導体膜１０２の厚さが１０ｎｍ以上３０ｎｍ以下となるようにエッチングを行っても良い。本発明では、キャップ膜１０３の上からレーザ照射を行うので、このような厚さの薄い半導体膜１０２もレーザ結晶化することが可能である。このような厚さの薄い結晶性半導体膜１０６を用いて薄膜トランジスタを形成すると、完全空乏型薄膜トランジスタとなるため、移動度の高い薄膜トランジスタを作製することができる。
以上のように、キャップ膜１０３を成膜した基板をレーザ結晶化する際に、本発明のようにフェムト秒レーザを使用することで、半導体膜１０２の結晶化とキャップ膜１０３の除去とを同時に行うことが可能となる。そのため、後工程のキャップ膜除去工程を削減することができ、コストダウンに貢献できる。
また、フェムト秒レーザのエネルギーを調整することにより、半導体膜１０２の結晶化とキャップ膜１０３の除去を別工程で行うこともでき、その場合、半導体膜１０２の結晶化を行った後に、フェムト秒レーザを用いて上層のキャップ膜１０３のみを除去することが可能である。したがって、キャップ膜除去にフェムト秒レーザを使用することで、エッチング工程の薬液およびガスを使用する必要がなくなり、薬品やガスを処理する工程を減らすことができる。
次に、フェムト秒レーザのレーザビーム１０５形成するための光学系を、図２を用いて説明する。
図２において、レーザ発振器２０１は、波長が赤外領域のフェムト秒レーザを発振するレーザ発振器である。レーザ発振器２０１から射出されたレーザビームは、ミラー２０２で照射面であるガラス基板２０５へ垂直にレーザビームが至るようにレーザビームの方向を変える。次いで、線状ビームの線方向に作用するシリンドリカルレンズ２０３、線状ビームの幅方向に作用するシリンドリカルレンズ２０４により、照射面にて線状ビームが形成される。
キャップ膜及び半導体膜を成膜したガラス基板２０５を、ＸＹステージ２０６を用いて適宜、前後左右に走査を繰り返して半導体膜を結晶化させることができる。
（実施の形態２）
以下、本発明の結晶性半導体膜の作製方法及びそれを用いた薄膜トランジスタの作製方法の別の形態について図面を用いて説明する。図３は、本発明の作製方法の工程を示す図である。
まず、実施の形態１で図１（Ａ）を用いて説明した方法で絶縁膜１０１、半導体膜１０２、キャップ膜１０３を順次形成した基板１００に対し、図３（Ａ）に示すように、キャップ膜１０３の上方から結晶化を行うためのレーザのレーザビーム１１０を照射し、基板１００を走査する。図３（Ｂ）および（Ｃ）に示すように、レーザビーム１１０の照射と並行して、基板の走査方向に対し、結晶化を行うためのレーザのレーザビーム１１０の後方からフェムト秒レーザのレーザビーム１１１を照射する。レーザビーム１１０により、半導体膜１０２が結晶化され、結晶化された直後にレーザビーム１１１を照射することにより、キャップ膜１０３が除去される。
フェムト秒レーザは、数ｍＪ／ｃｍ２から数Ｊ／ｃｍ２で照射する。また、基板の走査速度は、結晶化の速度と同様の数十ｍｍ／ｓｅｃから数百ｍｍ／ｓｅｃで走査することが好ましい。
レーザビームの照射が終わると、図３（Ｄ）に示すように、半導体膜１０２の結晶化すべき部分は結晶化されて結晶性半導体膜１０６となり、結晶性半導体膜１０６の上のキャップ膜１０３は除去される。
ここで、結晶性半導体膜１０６は、多結晶半導体膜、微結晶半導体膜、セミアモルファス半導体膜等の、結晶化領域を含む半導体膜のことである。本実施の形態では、結晶性半導体膜は、多結晶半導体膜の構造をとるのが好ましい。
次に、図３（Ｅ）に示すように、結晶性半導体膜１０６を用いて、通常のプロセスでチャネル領域、ソース領域又はドレイン領域を形成し、薄膜トランジスタ（ＴＦＴ）１５０及び薄膜トランジスタ（ＴＦＴ）１５１を作製することができる。
なお、薄膜トランジスタの作製プロセスに入る前に、半導体膜１０２の薄膜化を行っても良い。具体的には、半導体膜１０２の厚さが１０ｎｍ以上３０ｎｍ以下となるようにエッチングを行っても良い。本発明では、キャップ膜１０３の上からレーザ照射を行うので、このような厚さの薄い半導体膜１０２もレーザ結晶化することが可能である。このような厚さの薄い結晶性半導体膜１０６を用いて薄膜トランジスタを形成すると、完全空乏型薄膜トランジスタとなるため、移動度の高い薄膜トランジスタを作製することができる。
以上のように、通常のレーザにより半導体膜の結晶化を行った後ろから、連続してフェムト秒レーザを用いて上層のキャップ膜のみを除去することが可能である。半導体膜の結晶化とキャップ膜の除去を並行して行うことにより、工程に掛かる時間を短縮することができる。また、キャップ膜除去にフェムト秒レーザを使用することで、エッチング工程の薬液およびガスを使用する必要がなくなり、薬品やガスを処理する工程を減らすことができる。
次に、本実施の形態で使用する装置について、図４を用いて説明する。
図４において、結晶化を行う第１のレーザ発振器２１０は、結晶化する半導体膜に数十％以上吸収される波長のレーザを用いる。連続発振レーザや繰り返し周波数が１０ＭＨｚ以上のパルス発振レーザを使用することが好ましい。例えば、気体レーザとしては、Ａｒレーザ、Ｋｒレーザ、ＣＯ２レーザ等がある。固体レーザとして、ＹＡＧレーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、ＫＧＷレーザ、ＫＹＷレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ等がある。さらに、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＧｄＶＯ４レーザ、ＹＶＯ４レーザ等のセラミックスレーザがあり、金属蒸気レーザとしてはヘリウムカドミウムレーザ等が挙げられる。
また、レーザビームをＴＥＭ００（シングル横モード）で発振して射出することもでき、このようにすると被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。
第１のレーザ発振器２１０から射出されたレーザビームは、ミラー２０２で照射面であるガラス基板２０５へ垂直にレーザビームが至るようにレーザビームの方向を変える。次いで、線状ビームの線方向に作用するシリンドリカルレンズ２０３、線状ビームの幅方向に作用するシリンドリカルレンズ２０４により、照射面にて線状ビームが形成される。
一方、キャップ膜を除去する第２のレーザ発振器２１１は、波長が赤外領域のフェムト秒レーザを発振するレーザ発振器である。レーザ発振器から射出されたレーザビームは、ガルバノスキャナ２１２で照射面であるガラス基板２０５に照射されるようにレーザビームの方向を変える。次いで、ｆθレンズ２１３により、照射面にて集光されビームスポットが形成される。
キャップ膜及び半導体膜を成膜したガラス基板２０５を、ＸＹステージ２０６を用いて適宜、前後左右に走査を繰り返して半導体膜を結晶化させながらキャップ膜を除去することができる。
また、第２のレーザ発振器から発振されたレーザビームは、ガルバノスキャナ２１２によって、基板の走査方向次第で照射する位置を変更し、常に第１のレーザビームにより半導体膜が結晶された後に第２のレーザビームが照射され、キャップ膜が除去されるようにする。
第２のレーザ発振器から発振されたレーザビームの照射面におけるスポットは、形状については特に規定しないが、スポットサイズについては第１のレーザの線状ビームの長さ方向とほぼ同等となるようにすることが望ましい。
本実施例では、上記発明実施の形態１で示した結晶性半導体薄膜の作製方法で用いたフェムト秒レーザで、非晶質半導体膜の結晶とキャップ膜の除去を同時に行った例について図面を用いて説明する。
まず、サンプルを以下の方法で作製した。ガラス基板上に下地膜として、厚さ５０ｎｍの窒化酸化珪素膜をプラズマＣＶＤ法により形成した後、厚さ１００ｎｍの酸化窒化珪素膜をプラズマＣＶＤ法により形成した。次に下地膜の上に非晶質珪素膜をプラズマＣＶＤ法にて成膜し、その上からキャップ膜としてＳｉＮＯをプラズマＣＶＤ法にて３００ｎｍ成膜した。非晶質珪素膜の膜厚は、２０ｎｍ、２５ｎｍ、３０ｎｍの３種類のサンプルを作製した。ＳｉＮＯの組成はＳｉ：３２．２％、Ｏ：５．２％、Ｎ：４５．５％、Ｈ：１７．２％とする。なお、比較対象として、非晶質珪素膜の膜厚が２０ｎｍで、キャップ膜なしのサンプルも作製した。
レーザ発振器としては波長が７９５ｎｍ（±１５ｎｍ）でパルス幅５０ｆ（フェムト）秒のレーザを用いた。光学系は、ｆθレンズとガルバノスキャナを用いて、スポット径を１０μｍとした。レーザの焦点は、キャップ膜の表面に合わせ、焦点深度にキャップ膜と非晶質珪素膜が収まるようにした。
各サンプルについて、１ショットが確認できるようガルバノスキャナの走査速度を調整し、一定区間、レーザ光を照射した。レーザ光のエネルギー密度は、非晶質珪素膜の膜厚が２０ｎｍのサンプルについては２．７Ｊ／ｃｍ２、２５ｎｍのサンプルについては２．７Ｊ／ｃｍ２、３０ｎｍのサンプルについては３．６Ｊ／ｃｍ２、キャップ膜なしのサンプルについては０．９Ｊ／ｃｍ２とした。
レーザ光照射後の、各サンプルについて、光学顕微鏡で観察するとともにラマン分光測定を行った。その結果を、非晶質珪素膜の膜厚が２０ｎｍのサンプルについては図５、２５ｎｍのサンプルについては図６、３０ｎｍのサンプルについては図７、キャップ膜なしのサンプルについては図１９に示す。各図において、（ａ）が光学顕微鏡の観察写真で、（ｂ）がラマン分光測定による分析結果であり、横軸が波数（ｃｍ−１）で、縦軸がラマン強度を示す。
非晶質珪素膜の膜厚が２０ｎｍのサンプルの結果である図５を観ると、レーザ照射された部分の中心（図５（Ａ）において、点Ａ及び点Ｂ）におけるラマン分光測定結果（図５（Ｂ））で多結晶珪素のピーク（波数５２０ｃｍ−１）が出ており、その他の部分（図５（Ａ）において、点Ｃ及び点Ｄ）では、多結晶珪素のピークが出ていない。
このことから、レーザ照射された中心部で非晶質珪素が結晶化されたとともにキャップ膜が除去されていることがわかる。
同様に、非晶質珪素膜の膜厚が２５ｎｍのサンプルの結果である図６でも、レーザ照射された部分の中心（図６（Ａ）において、点Ａ）におけるラマン分光測定結果（図６（Ｂ））で多結晶珪素のピークが出ており、その他の部分（図６（Ａ）において、点Ｂ及び点Ｃ）では、多結晶珪素のピークが出ていないことが確認できる。
非晶質珪素膜の膜厚が３０ｎｍのサンプルの結果である図７でも、レーザ照射された部分の中心（図７（Ａ）において、点Ａ及び点Ｂ）におけるラマン分光測定結果（図７（Ｂ））で多結晶珪素のピークが出ており、その他の部分（図７（Ａ）において、点Ｃ及び点Ｄ）では、多結晶珪素のピークが出ていないことが確認できる。
だが、非晶質珪素膜の膜厚が２０ｎｍで、キャップ膜なしのサンプルの結果である図１９では、レーザ照射の中心（図１９（Ａ）において、点Ｅ）及びその他の部分（図１９（Ａ）において、点Ｆ）の両方におけるラマン分光測定結果（図１９（Ｂ））で多結晶珪素のピークが出ていないことが確認できる。レーザ照射の中心（図１９（Ａ）において、点Ｅ）では、キャップ膜と非晶質珪素膜がアブレーションし、その他の部分（図１９（Ａ）において、点Ｆ）では、レーザ照射の中心部のアブレーションの影響で、キャップ膜と非晶質珪素膜が浮き上がっていると考えられる。
このことから、キャップ膜なしで直接非晶質珪素膜にレーザ照射すると、レーザ照射された部分で非晶質珪素膜が結晶化されていないのがわかる。
本実施例では上記発明実施の形態１又は２で作製方法の例を示した半導体膜を使ってアクティブマトリクス基板を作製する方法の例について図面を用いて説明する。図８〜図１１が本実施例におけるアクティブマトリクス基板の作製方法の工程図である。
図８（Ａ）において、基板７００は、例えばコーニング社の７０５９ガラスや１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる。なお、基板７００としては、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
次いで、基板７００上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜７０１を形成する。本実施例では下地膜７０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜７０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される酸化窒化珪素膜７０１ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成する。本実施例では、膜厚５０ｎｍの酸化窒化珪素膜７０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜７０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ４、及びＮ２Ｏを反応ガスとして成膜される酸化窒化珪素膜７０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜７０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
次いで、下地膜７０１上に半導体膜７０２を形成する。半導体膜７０２は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により、２０〜８０ｎｍの厚さで形成する。半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、３０ｎｍの非晶質珪素膜を成膜する。
続いて、半導体膜７０２の上にキャップ膜７０３を形成する。キャップ膜７０３としては、ＳｉＯＮをプラズマＣＶＤ法にて３００ｎｍ成膜する。
その後図８（Ｂ）に示すように、実施の形態１又は実施の形態２で示した結晶性半導体膜の作製方法により、半導体膜７０２を結晶化して結晶性半導体膜８０１を形成するとともに、キャップ膜７０３を除去した。フェムト秒レーザは、波長が７９５ｎｍ（±１５ｎｍ）でパルス幅５０ｆ（フェムト）秒のレーザ光を用い、エネルギー密度は２．７Ｊ／ｃｍ２とした。
次いで図８（Ｃ）に示すように、レーザ結晶化法を行なって得られた結晶質半導体膜を所望の形状にパターニングして、半導体層８０２〜８０６を形成する。
半導体層８０２〜８０６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行なってもよい。
次いで、半導体層８０２〜８０６を覆うゲート絶縁膜８０７を形成する。ゲート絶縁膜８０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。もちろん、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ２とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ２で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
次いで、ゲート絶縁膜８０７上に膜厚が２０〜１００ｎｍの第１の導電膜８０８と、膜厚が１００〜４００ｎｍの第２の導電膜８０９とを積層形成する。本実施例では、膜厚３０ｎｍの窒化タンタル膜からなる第１の導電膜８０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜８０９を積層形成した。窒化タンタル膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ６）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
なお、本実施例では、第１の導電膜８０８を窒化タンタル、第２の導電膜８０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした結晶質珪素膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
次に、図８（Ｄ）に示すように、フォトリソグラフィ法を用いてレジストからなるマスク８１０〜８１５を形成し、電極及び配線を形成するための第１のエッチング処理を行なう。第１のエッチング処理では第１及び第２のエッチング条件で行なう。本実施例では第１のエッチング条件として、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いる。エッチング用ガスにＣＦ４とＣｌ２とＯ２とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Ｍｏｄｅｌ Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
この後、レジストからなるマスク８１０〜８１５を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ４とＣｌ２とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、負の自己バイアス電圧を印加する。ＣＦ４とＣｌ２を混合した第２のエッチング条件ではＷ膜及び窒化タンタル膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層８１７〜８２２（第１の導電層８１７ａ〜８２２ａと第２の導電層８１７ｂ〜８２２ｂ）を形成する。８１６はゲート絶縁膜であり、第１の形状の導電層８１７〜８２２で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。
そして、図９（Ａ）に示すようにレジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。ドーピング処理はイオンドープ法、若しくはイオン注入法で行なえば良い。イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１５／ｃｍ２とし、加速電圧を６０〜１００ｋｅＶとして行なう。本実施例ではドーズ量を１．５×１０１５／ｃｍ２とし、加速電圧を８０ｋｅＶとして行った。
ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層８１７〜８２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の高濃度不純物領域７０６〜７１０が形成される。第１の高濃度不純物領域７０６〜７１０には１×１０２０〜１×１０２１／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を添加する。
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行なう。ここでは、エッチングガスにＣＦ４とＣｌ２とＯ２とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の導電層８２８ｂ〜８３３ｂを形成する。一方、第１の導電層８１７ａ〜８２２ａは、ほとんどエッチングされず、第２の形状の導電層８２８〜８３３を形成する。
次いで、レジストからなるマスクを除去せずに、図９（Ｂ）に示すように、第２のドーピング処理を行なう。この場合、第１のドーピング処理よりもドーズ量を下げて、７０〜１２０ｋｅＶの高い加速電圧で、ｎ型を付与する不純物元素を導入する。本実施例ではドーズ量を１．５×１０１４／ｃｍ２とし、加速電圧を９０ｋｅＶとして行なった。第２のドーピング処理は第２の形状の導電層８２８〜８３３をマスクとして用い、第２の導電層８２８ｂ〜８３３ｂの下方における半導体層にも不純物元素が導入され、新たに第２の高濃度不純物領域８２３ａ〜８２７ａおよび低濃度不純物領域８２３ｂ〜８２７ｂが形成される。
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク８３４ａおよび８３４ｂを形成して、図９（Ｃ）に示すように、第３のエッチング処理を行なう。エッチング用ガスにＳＦ６およびＣｌ２を用い、ガス流量比を５０／１０（ｓｃｃｍ）とし、１．３Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、約３０秒のエッチング処理を行なう。基板側（試料ステージ）には１０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、負の自己バイアス電圧を印加する。こうして、第３のエッチング処理により、ｐチャネル型ＴＦＴおよび画素部のＴＦＴ（画素ＴＦＴ）の窒化タンタル膜をエッチングして、第３の形状の導電層８３５〜８３８を形成する。
次いで、図１０（Ａ）に示すように、レジストからなるマスクを除去した後、第２の形状の導電層８２８、８３０および第２の形状の導電層８３５〜８３８をマスクとして用い、ゲート絶縁膜８１６を選択的に除去して絶縁層８３９〜８４４を形成する。
次いで、図１０（Ｂ）に示すように、新たにレジストからなるマスク８４５ａ〜８４５ｃを形成して第３のドーピング処理を行なう。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域８４６ａ〜８４６ｃ及び８４７ａ〜８４７ｃとチャネル形成領域８４６ｄ及び８４７ｄを形成する。第２の導電層８３５ａ、８３８ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では、不純物領域８４６ａ〜８４６ｃ、８４７ａ〜８４７ｃはジボラン（Ｂ２Ｈ６）を用いたイオンドープ法で形成する。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク８４５ａ〜８４５ｃで覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域８４６ａ〜８４６ｃ、８４７ａ〜８４７ｃにはそれぞれ異なる濃度でリンが添加されている。しかし、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０２０〜２×１０２１／ｃｍ３となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、ｐチャネル型ＴＦＴの活性層となる半導体層の一部が露呈しているため、不純物元素（ボロン）を添加しやすい利点を有している。
以上までの工程で、それぞれの半導体層に不純物領域が形成される。
次いで、レジストからなるマスク８４５ａ〜８４５ｃを除去して第１の層間絶縁膜８６１を形成する。この第１の層間絶縁膜８６１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成した。もちろん、第１の層間絶縁膜８６１は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
次いで、図１０（Ｃ）に示すように、加熱処理を行なって、半導体層の結晶性の回復、それぞれの半導体層に添加された不純物元素の活性化を行なう。この加熱処理はファーネスアニール炉を用いる熱アニール法で行なう。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。レーザアニール法については発明実施の形態で示した方法を採用してもよいが、与えるエネルギー密度によっては、ゲートなどがアブレーションなどを起こす場合もあるため、条件には注意する必要がある。
また、第１の層間絶縁膜８６１を形成する前に加熱処理を行なっても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行なうことが好ましい。
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行ない、半導体層を水素化する工程を行なう。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行なっても良い。
また、活性化処理として従来のレーザアニール法を用いる場合には、上記水素化を行った後、エキシマレーザやＹＡＧレーザ等のレーザビームを照射することが望ましい。
次いで、図１１に示すように、第１の層間絶縁膜８６１上に無機絶縁材料または有機絶縁物材料から成る第２の層間絶縁膜８６２を形成する。本実施例では、膜厚１．６μｍのアクリル樹脂膜を形成したが、粘度が１０〜１０００ｃｐ、好ましくは４０〜２００ｃｐのものを用い、表面に凹凸が形成されるものを用いた。
本実施例では、鏡面反射を防ぐため、表面に凹凸が形成される第２の層間絶縁膜を形成することによって画素電極の表面に凹凸を形成した。また、画素電極の表面に凹凸を持たせて光散乱性を図るため、画素電極の下方の領域に凸部を形成してもよい。その場合、凸部の形成は、ＴＦＴの形成と同じフォトマスクで行なうことができるため、工程数の増加なく形成することができる。なお、この凸部は配線及びＴＦＴ部以外の画素部領域の基板上に適宜設ければよい。こうして、凸部を覆う絶縁膜の表面に形成された凹凸に沿って画素電極の表面に凹凸が形成される。
また、第２の層間絶縁膜８６２として表面が平坦化する膜を用いてもよい。その場合は、画素電極を形成した後、公知のサンドブラスト法やエッチング法等の工程を追加して表面を凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが好ましい。
そして、駆動回路９０６において、各不純物領域とそれぞれ電気的に接続する配線８６３〜８６７を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
また、画素部９０７においては、画素電極８７０、ゲート配線８６９、接続電極８６８を形成する。この接続電極８６８によりソース配線は、画素ＴＦＴと電気的な接続が形成される。また、ゲート配線８６９は、画素ＴＦＴのゲート電極と電気的な接続が形成される。また、画素電極８７０は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層と電気的な接続が形成される。また、画素電極８７０としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。
以上の様にして、ｎチャネル型ＴＦＴ９０１とｐチャネル型ＴＦＴ９０２からなるＣＭＯＳ回路、及びｎチャネル型ＴＦＴ９０３を有する駆動回路９０６と、画素ＴＦＴ９０４、保持容量９０５とを有する画素部９０７を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
駆動回路９０６のｎチャネル型ＴＦＴ９０１はチャネル形成領域８２３ｃ、ゲート電極の一部を構成する第１の導電層８２８ａと重なる低濃度不純物領域８２３ｂ（ＧＯＬＤ領域）、とソース領域またはドレイン領域として機能する高濃度不純物領域８２３ａを有している。このｎチャネル型ＴＦＴ９０１と電極８６６で接続してＣＭＯＳ回路を形成するｐチャネル型ＴＦＴ９０２にはチャネル形成領域８４６ｄ、ゲート電極の外側に形成される不純物領域８４６ｂ、８４６ｃ、ソース領域またはドレイン領域として機能する高濃度不純物領域８４６ａを有している。また、ｎチャネル型ＴＦＴ９０３にはチャネル形成領域８２５ｃ、ゲート電極の一部を構成する第１の導電層８３０ａと重なる低濃度不純物領域８２５ｂ（ＧＯＬＤ領域）、とソース領域またはドレイン領域として機能する高濃度不純物領域８２５ａを有している。
画素部の画素ＴＦＴ９０４にはチャネル形成領域８２６ｃ、ゲート電極の外側に形成される低濃度不純物領域８２６ｂ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域８２６ａを有している。また、保持容量９０５の一方の電極として機能する半導体層８４７ａ、８４７ｂには、それぞれｐ型を付与する不純物元素が添加されている。保持容量９０５は、絶縁膜８４４を誘電体として、電極（８３８ａと８３８ｂの積層）と、半導体層８４７ａ〜８４７ｃとで形成している。
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
また、本実施例で作製するアクティブマトリクス基板の画素部の上面図を図１２に示す。なお、図８〜図１１に対応する部分には同じ符号を用いている。図１１中の鎖線Ａ−Ａ’は図１２中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図１１中の鎖線Ｂ−Ｂ’は図１２中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
本実施例では、実施例２で作製したアクティブマトリクス基板から、反射型液晶表示装置を作製する工程を以下に説明する。説明には図１３を用いる。
まず、実施例２に従い、図１１の状態のアクティブマトリクス基板を得た後、図１１のアクティブマトリクス基板上、少なくとも画素電極８７０上に配向膜９６７を形成しラビング処理を行なう。なお、本実施例では配向膜９６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ９７２を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
次いで、対向基板９６９を用意する。次いで、対向基板９６９上に着色層９７０、９７１、平坦化膜９７３を形成する。赤色の着色層９７０と青色の着色層９７１とを重ねて、遮光部を形成する。また、赤色の着色層と緑色の着色層とを一部重ねて、遮光部を形成してもよい。
本実施例では、実施例２に示す基板を用いている。従って、実施例２の画素部の上面図を示す図１２では、少なくともゲート配線８６９と画素電極８７０の間隙と、ゲート配線８６９と接続電極８６８の間隙と、接続電極８６８と画素電極８７０の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に着色層の積層からなる遮光部が重なるように各着色層を配置して、対向基板を貼り合わせた。
このように、ブラックマスク等の遮光層を形成することなく、各画素間の隙間を着色層の積層からなる遮光部で遮光することによって工程数の低減を可能とした。
次いで、平坦化膜９７３上に透明導電膜からなる対向電極９７６を少なくとも画素部に形成し、対向基板の全面に配向膜９７４を形成し、ラビング処理を施した。
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材９６８で貼り合わせる。シール材９６８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料９７５を注入し、封止材（図示せず）によって完全に封止する。液晶材料９７５には公知の液晶材料を用いれば良い。このようにして図１３に示す反射型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、対向基板のみに偏光板（図示しない）を貼りつけた。そして、公知の技術を用いてＦＰＣを貼りつけた。
以上のようにして作製される液晶表示パネルは各種電子機器の表示部として用いることができる。
本実施例では、本発明を用いて発光装置を作製した例について説明する。本明細書において、発光装置とは、基板上に形成された発光素子を該基板とカバー材の間に封入した表示用パネルおよび該表示用パネルにＩＣを実装した表示用モジュールを総称したものである。なお、発光素子は、電場を加えることで発生するルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）が得られる有機化合物を含む層（発光層）と陽極層と、陰極層とを有する。また、有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）があり、これらのうちどちらか、あるいは両方の発光を含む。
図１４は本実施例の発光装置の断面図である。図１４において、基板１１００上に設けられたスイッチングＴＦＴ１００３は図１１のｎチャネル型ＴＦＴ９０３を用いて形成される。したがって、その構造は図１１のｎチャネル型ＴＦＴ９０３と同様である。
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
基板１１００上に設けられた駆動回路は図１１のＣＭＯＳ回路を用いて形成される。従って、その構造は図１１のｎチャネル型ＴＦＴ９０１とｐチャネル型ＴＦＴ９０２と同様である。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
また、配線１１０１、１１０３はＣＭＯＳ回路のソース配線、１１０２はドレイン配線として機能する。また、配線１１０４はソース配線１１０８とスイッチングＴＦＴのソース領域とを電気的に接続する配線として機能し、配線１１０５はドレイン配線１１０９とスイッチングＴＦＴのドレイン領域とを電気的に接続する配線として機能する。
なお、電流制御ＴＦＴ１００４は図１１のｐチャネル型ＴＦＴ９０２を用いて形成される。従って、その構造は図１１のｐチャネル型ＴＦＴ９０２と同様である。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
また、配線１１０６は電流制御ＴＦＴ１００４のソース配線（電流供給線に相当する）であり、配線１１０７は画素電極１１１０上に重ねることで画素電極１１１０と電気的に接続する電極である。
なお、画素電極１１１０は、透明導電膜からなる画素電極（発光素子の陽極）である。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。画素電極１１１０は、上記配線を形成する前に平坦な層間絶縁膜１１１１上に形成する。本実施例においては、樹脂からなる層間絶縁膜１１１１を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
配線１１０１〜１１０７を形成後、図１４に示すように隔壁１１１２を形成する。隔壁１１１２は１００〜４００ｎｍの珪素を含む絶縁膜もしくは有機樹脂膜をパターニングして形成すれば良い。
なお、隔壁１１１２は絶縁膜であるため、成膜時における素子の静電破壊には注意が必要である。本実施例では隔壁１１１２の材料となる絶縁膜中にカーボン粒子や金属粒子を添加して抵抗率を下げ、静電気の発生を抑制する。この際、抵抗率は１×１０６〜１×１０１２Ωｍ（好ましくは１×１０８〜１×１０１０Ωｍ）となるようにカーボン粒子や金属粒子の添加量を調節すれば良い。
画素電極１１１０の上には発光層１１１３が形成される。なお、図１４では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けている。また、本実施例では蒸着法により低分子系有機発光材料を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ３）膜を設けた積層構造としている。Ａｌｑ３にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
但し、以上の例は発光層として用いることのできる有機発光材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて発光層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機発光材料を発光層として用いる例を示したが、高分子系有機発光材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機発光材料や無機材料は公知の材料を用いることができる。
次に、発光層１１１３の上には導電膜からなる陰極１１１４が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
この陰極１１１４まで形成された時点で発光素子１１１５が完成する。なお、ここでいう発光素子１１１５は、画素電極１１１０（陽極）、発光層１１１３及び陰極１１１４で形成されたダイオードを指す。
発光素子１１１５を完全に覆うようにしてパッシベーション膜１１１６を設けることは有効である。パッシベーション膜１１１６としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低い発光層１１１３の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、発光層１１１３の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間に発光層１１１３が酸化するといった問題を防止できる。
さらに、パッシベーション膜１１１６上に封止材１１１７を設け、カバー材１１１８を貼り合わせる。封止材１１１７としては紫外線硬化樹脂を用いれば良く、内部に吸湿効果を有する物質もしくは酸化防止効果を有する物質を設けることは有効である。また、本実施例においてカバー材１１１８はガラス基板や石英基板やプラスチック基板（プラスチックフィルムも含む）の両面に炭素膜（好ましくはダイヤモンドライクカーボン膜）を形成したものを用いる。
こうして図１４に示すような構造の発光装置が完成する。なお、隔壁１１１２を形成した後、パッシベーション膜１１１６を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。また、さらに発展させてカバー材１１１８を貼り合わせる工程までを大気解放せずに連続的に処理することも可能である。
こうして、基板１１００上にｎチャネル型ＴＦＴ１００１、ｐチャネル型ＴＦＴ１００２、スイッチングＴＦＴ１００３（ｎチャネル型ＴＦＴ）および電流制御ＴＦＴ１００４（ｎチャネル型ＴＦＴ）が形成される。ここまでの製造工程で必要としたマスク数は、一般的なアクティブマトリクス型発光装置よりも少ない。
即ち、ＴＦＴの製造工程が大幅に簡略化されており、歩留まりの向上および製造コストの低減が実現できる。
さらに、図１４を用いて説明したように、ゲート電極に絶縁膜を介して重なる不純物領域を設けることによりホットキャリア効果に起因する劣化に強いｎチャネル型ＴＦＴを形成することができる。そのため、信頼性の高い発光装置を実現できる。
また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、その他にも信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路などの論理回路を同一の絶縁体上に形成可能であり、さらにはメモリやマイクロプロセッサをも形成しうる。
さらに、発光素子を保護するための封止（または封入）工程まで行った後の本実施例の発光装置について図１５を用いて説明する。なお、必要に応じて図１４で用いた符号を引用する。
図１５（Ａ）は、発光素子の封止までを行った状態を示す上面図、図１５（Ｂ）は図１５（Ａ）をＡ−Ａ’で切断した断面図である。図１５（Ａ）において、点線で示された１２０１はソース側駆動回路、１２０６は画素部、１２０７はゲート側駆動回路である。また、１３０１はカバー材、１３０２は第１シール材、１３０３は第２シール材であり、第１シール材１３０２で囲まれた内側には封止材１３０７が設けられる。
なお、１３０４はソース側駆動回路１２０１及びゲート側駆動回路１２０７に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ１３０５（フレキシブルプリントサーキット）からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。
次に、断面構造について図１５（Ｂ）を用いて説明する。基板１１００の上方には画素部１２０６、ゲート側駆動回路１２０７が形成されており、画素部１２０６は電流制御ＴＦＴ１００４とそのドレインに電気的に接続された画素電極１１１０を含む複数の画素により形成される。また、ゲート側駆動回路１２０７はｎチャネル型ＴＦＴ１００１とｐチャネル型ＴＦＴ１００２とを組み合わせたＣＭＯＳ回路（図１１参照）を用いて形成される。
画素電極１１１０は発光素子の陽極として機能する。また、画素電極１１１０の両端には隔壁１１１２が形成され、画素電極１１１０上には発光層１１１３および発光素子の陰極１１１４が形成される。
陰極１１１４は全画素に共通の配線としても機能し、接続配線１３０４を経由してＦＰＣ１３０５に電気的に接続されている。さらに、画素部１２０６及びゲート側駆動回路１２０７に含まれる素子は全て陰極１１１４およびパッシベーション膜１１１６で覆われている。
また、第１シール材１３０２によりカバー材１３０１が貼り合わされている。なお、カバー材１３０１と発光素子との間隔を確保するために樹脂膜からなるスペーサを設けても良い。そして、第１シール材１３０２の内側には封止材１３０７が充填されている。なお、第１シール材１３０２、封止材１３０７としてはエポキシ系樹脂を用いるのが好ましい。また、第１シール材１３０２はできるだけ水分や酸素を透過しない材料であることが望ましい。さらに、封止材１３０７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を含有させても良い。
発光素子を覆うようにして設けられた封止材１３０７はカバー材１３０１を接着するための接着剤としても機能する。また、本実施例ではカバー材１３０１を構成するプラスチック基板の材料としてＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、ポリエステルまたはアクリルを用いることができる。
また、封止材１３０７を用いてカバー材１３０１を接着した後、封止材１３０７の側面（露呈面）を覆うように第２シール材１３０３を設ける。第２シール材１３０３は第１シール材１３０２と同じ材料を用いることができる。
以上のような構造で発光素子を封止材１３０７に封入することにより、発光素子を外部から完全に遮断することができ、外部から水分や酸素等の発光層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置が得られる。
本実施例では、本発明のＴＦＴ回路によるアクティブマトリクス型表示装置を組み込んだ半導体装置について図面で説明する。
このような半導体装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図１６、図１７及び図１８に示す。
図１６（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６から構成されている。本願発明は音声出力部２００２、音声入力部２００３、及びアクティブマトリクス基板を備えた表示装置２００４に適用することができる。
図１６（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６から成っている。本願発明は音声入力部２１０３、及びアクティブマトリクス基板を備えた表示装置２１０２、受像部２１０６に適用することができる。
図１６（Ｃ）はモバイルコンピュータ或いは携帯型情報端末であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成されている。本願発明は受像部２２０３、及びアクティブマトリクス基板を備えた表示装置２２０５に適用することができる。
図１６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本願発明は表示装置２３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
図１６（Ｅ）は携帯書籍であり、本体２５０１、表示装置２５０２、２５０３、記憶媒体２５０４、操作スイッチ２５０５、アンテナ２５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。表示装置２５０２、２５０３は直視型の表示装置であり、本願発明は、これらに適用することができる。
図１７（Ａ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレイヤーであり、本体２６０１、表示装置２６０２、スピーカ部２６０３、記録媒体２６０４、操作スイッチ２６０５で構成される。なお、この装置は記録媒体としてＤＶＤ、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明は表示装置２６０２に適用することができる。
図１７（Ｂ）はテレビであり本体２７０１、支持台２７０２、表示部２７０３で構成される。本願発明は表示部２７０３に適用することができる。
図１７（Ｃ）はパーソナルコンピュータであり、本体２８０１、画像入力部２８０２、表示装置２８０３、キーボード２８０４で構成される。本願発明は表示装置２８０３に適用することができる。
図１８（Ａ）はフロント型プロジェクターであり、投射装置２９０１、スクリーン２９０２で構成される。本願発明は投射装置やその他の信号制御回路に適用することができる。
図１８（Ｂ）はリア型プロジェクターであり、本体３００１、投射装置３００２、ミラー３００３、スクリーン３００４で構成される。本願発明は投射装置やその他の信号制御回路に適用することができる。
なお、図１８（Ｃ）は、図１８（Ａ）及び図１８（Ｂ）中における投射装置２９０１、３００２の構造の一例を示した図である。投射装置２９０１、３００２は、光源光学系３１０１、ミラー３１０２、３１０４〜３１０６、ダイクロイックミラー３１０３、プリズム３１０７、液晶表示装置３１０８、位相差板３１０９、投射光学系３１１０で構成される。投射光学系３１１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１８（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
また、図１８（Ｄ）は、図１８（Ｃ）中における光源光学系３１０１の構造の一例を示した図である。本実施例では、光源光学系３１０１は、リフレクター３１１１、光源３１１２、レンズアレイ３１１３、３１１４、偏光変換素子３１１５、集光レンズ３１１６で構成される。なお、図１８（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
また、本発明はその他にも、発光型表示素子に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
本発明第１の実施の形態における半導体装置の作製方法の工程を示す図。 同第１の実施の形態における半導体装置の作製方法で用いる光学装置を示す図。 同第２の実施の形態における半導体装置の作製方法の工程を示す図。 同第３の実施の形態における半導体装置の作製方法で用いる光学装置を示す図。 本発明第１の実施例におけるサンプルの観察結果を示す図。 同第１の実施例におけるサンプルの観察結果を示す図。 同第１の実施例におけるサンプルの観察結果を示す図。 同第２の実施例におけるアクティブマトリクス基板の作製工程を示す断面図。 同第２の実施例におけるアクティブマトリクス基板の作製工程を示す断面図。 同第２の実施例におけるアクティブマトリクス基板の作製工程を示す断面図。 同第２の実施例におけるアクティブマトリクス基板の作製工程を示す断面図。 同第２の実施例におけるアクティブマトリクス基板の画素部の上面図。 同第３の実施例におけるアクティブマトリクス型液晶表示装置の作製工程を示す断面図。 同第４の実施例における発光装置の駆動回路及び画素部の断面構造図 同第４の実施例における発光装置の駆動回路及び画素部を示す図。 同第５の実施例における半導体装置の例を示す図。 同第５の実施例における半導体装置の例を示す図。 同第５の実施例における半導体装置の例を示す図。 同第１の実施例におけるサンプルの観察結果を示す図。
符号の説明
１００ 基板
１０１ 絶縁膜
１０２ 半導体膜
１０３ キャップ膜
１０５ レーザビーム
１０６ 結晶性半導体膜
１１０ レーザビーム
１１１ レーザビーム
１５０ 薄膜トランジスタ（ＴＦＴ）
１５１ 薄膜トランジスタ（ＴＦＴ）

Claims (4)

  1. 基板上に半導体膜を形成する工程と、
    前記半導体膜上に絶縁膜を形成する工程と、
    前記絶縁膜上からフェムト秒レーザを照射することにより、前記半導体膜を結晶化し且つ前記絶縁膜を除去する工程と、
    を有することを特徴とする半導体装置の作製方法。
  2. 基板上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に半導体膜を形成する工程と、
    前記半導体膜上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜上からフェムト秒レーザを照射することにより、前記半導体膜を結晶化し且つ前記第２の絶縁膜を除去する工程と、
    を有することを特徴とする半導体装置の作製方法。
  3. 請求項１又は請求項２において、
    前記結晶化した半導体膜を用いて、チャネル領域と、ソース領域又はドレイン領域を形成する工程を有することを特徴とする半導体装置の作製方法。
  4. 請求項１乃至請求項３のいずれか一において、
    前記結晶化した半導体膜は、多結晶半導体膜であることを特徴とする半導体装置の作製方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8279579B1 (en) * 2007-12-10 2012-10-02 Victor Rivas Alvarez Energy transforming, storing and shielding devices
JP5368261B2 (ja) 2008-11-06 2013-12-18 ギガフォトン株式会社 極端紫外光源装置、極端紫外光源装置の制御方法
JP5422990B2 (ja) * 2008-12-22 2014-02-19 住友電気工業株式会社 生体成分検出装置
US8361890B2 (en) * 2009-07-28 2013-01-29 Gigasi Solar, Inc. Systems, methods and materials including crystallization of substrates via sub-melt laser anneal, as well as products produced by such processes
US9265136B2 (en) 2010-02-19 2016-02-16 Gigaphoton Inc. System and method for generating extreme ultraviolet light
JP5864949B2 (ja) 2010-11-29 2016-02-17 ギガフォトン株式会社 極端紫外光生成システム
JP5641958B2 (ja) 2011-01-31 2014-12-17 ギガフォトン株式会社 チャンバ装置およびそれを備える極端紫外光生成装置
JP5816440B2 (ja) 2011-02-23 2015-11-18 ギガフォトン株式会社 光学装置、レーザ装置および極端紫外光生成装置
JP2012199512A (ja) 2011-03-10 2012-10-18 Gigaphoton Inc 極端紫外光生成装置及び極端紫外光生成方法
KR20140003693A (ko) * 2012-06-22 2014-01-10 엘지전자 주식회사 태양 전지의 불순물층 형성용 마스크 및 이의 제조 방법, 그리고 이를 이용한 태양 전지용 불순물층의 제조 방법
TW201528379A (zh) * 2013-12-20 2015-07-16 Applied Materials Inc 雙波長退火方法與設備
JP6495056B2 (ja) 2015-03-06 2019-04-03 株式会社ディスコ 単結晶基板の加工方法
JP2016171214A (ja) * 2015-03-12 2016-09-23 株式会社ディスコ 単結晶基板の加工方法
KR102532225B1 (ko) * 2016-09-13 2023-05-12 삼성디스플레이 주식회사 결정화 방법 및 결정화 장치
JP7120833B2 (ja) * 2018-07-10 2022-08-17 Ｊｓｗアクティナシステム株式会社 レーザ処理装置

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4594471A (en) 1983-07-13 1986-06-10 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device
US4713518A (en) 1984-06-08 1987-12-15 Semiconductor Energy Laboratory Co., Ltd. Electronic device manufacturing methods
JPH0770479B2 (ja) * 1985-02-14 1995-07-31 旭硝子株式会社 半導体装置の製造方法
JPS61269992A (ja) * 1985-05-24 1986-11-29 Hitachi Ltd レ−ザ処理方法および処理装置
JPH0821623B2 (ja) * 1985-09-20 1996-03-04 株式会社日立製作所 レ−ザ処理方法
AU583423B2 (en) 1985-09-21 1989-04-27 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device free from the electrical shortage through a semiconductor layer and method for manufacturing same
KR900006772B1 (ko) 1985-11-06 1990-09-21 세미콘닥터 에너지 라보라토리 컴파니 리미티드 반도체층을 통한 전기적 단락이 없는 반도체 장치와 그 제조방법
JPH0820638B2 (ja) 1986-08-08 1996-03-04 株式会社半導体エネルギ−研究所 液晶装置およびその作製方法
US5708252A (en) 1986-09-26 1998-01-13 Semiconductor Energy Laboratory Co., Ltd. Excimer laser scanning system
JPS6384789A (ja) 1986-09-26 1988-04-15 Semiconductor Energy Lab Co Ltd 光加工方法
US6149988A (en) 1986-09-26 2000-11-21 Semiconductor Energy Laboratory Co., Ltd. Method and system of laser processing
JPS63299322A (ja) * 1987-05-29 1988-12-06 Sony Corp 単結晶シリコン膜の形成方法
US6261856B1 (en) 1987-09-16 2001-07-17 Semiconductor Energy Laboratory Co., Ltd. Method and system of laser processing
US4937129A (en) 1988-01-06 1990-06-26 Semiconductor Energy Laboratory Co., Ltd. Thin film pattern structure formed on a glass substrate
US5187601A (en) 1988-03-07 1993-02-16 Semiconductor Energy Laboratory Co., Ltd. Method for making a high contrast liquid crystal display including laser scribing opaque and transparent conductive strips simultaneously
US5017806A (en) * 1990-04-11 1991-05-21 Cornell Research Foundation, Inc. Broadly tunable high repetition rate femtosecond optical parametric oscillator
JP3071851B2 (ja) 1991-03-25 2000-07-31 株式会社半導体エネルギー研究所 電気光学装置
US5866444A (en) 1995-03-21 1999-02-02 Semiconductor Energy Laboratory Co. Integrated circuit and method of fabricating the same
JP3236266B2 (ja) 1998-10-27 2001-12-10 鹿児島日本電気株式会社 パターン形成方法
JP3331999B2 (ja) 1999-02-09 2002-10-07 日本電気株式会社 半導体薄膜の製造方法
TW522453B (en) 1999-09-17 2003-03-01 Semiconductor Energy Lab Display device
US6641933B1 (en) 1999-09-24 2003-11-04 Semiconductor Energy Laboratory Co., Ltd. Light-emitting EL display device
US6384427B1 (en) 1999-10-29 2002-05-07 Semiconductor Energy Laboratory Co., Ltd. Electronic device
US7112115B1 (en) 1999-11-09 2006-09-26 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method of manufacturing the same
JP3810629B2 (ja) 2000-11-24 2006-08-16 シャープ株式会社 半導体装置およびその半導体装置の製造方法
JP4854866B2 (ja) * 2001-04-27 2012-01-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI258317B (en) 2002-01-25 2006-07-11 Semiconductor Energy Lab A display device and method for manufacturing thereof
JP4128368B2 (ja) * 2002-02-14 2008-07-30 株式会社フジクラ 光導波路部品の製造方法
CN100459060C (zh) 2003-02-05 2009-02-04 株式会社半导体能源研究所 显示装置的制造方法
JP2006526072A (ja) * 2003-04-07 2006-11-16 富士写真フイルム株式会社 結晶性Ｓｉ層形成基板の製造方法、結晶性Ｓｉ層形成基板及び結晶性Ｓｉデバイス
KR101115291B1 (ko) 2003-04-25 2012-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액적 토출 장치, 패턴의 형성 방법, 및 반도체 장치의 제조 방법
CN100467141C (zh) 2003-04-25 2009-03-11 株式会社半导体能源研究所 图形的制作方法和液滴排出装置
TWI227913B (en) * 2003-05-02 2005-02-11 Au Optronics Corp Method of fabricating polysilicon film by excimer laser crystallization process
US7202155B2 (en) 2003-08-15 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring and method for manufacturing semiconductor device
EP1542272B1 (en) 2003-10-06 2016-07-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US7226819B2 (en) 2003-10-28 2007-06-05 Semiconductor Energy Laboratory Co., Ltd. Methods for forming wiring and manufacturing thin film transistor and droplet discharging method
WO2005041311A1 (en) 2003-10-28 2005-05-06 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same, and liquid crystal television reciever
JP2006148086A (ja) 2004-10-20 2006-06-08 Semiconductor Energy Lab Co Ltd レーザ照射方法、レーザ照射装置、および半導体装置の作製方法
KR20120096586A (ko) 2004-10-20 2012-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
US7303977B2 (en) * 2004-11-10 2007-12-04 Intel Corporation Laser micromachining method
JP5094019B2 (ja) * 2005-01-21 2012-12-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7651932B2 (en) 2005-05-31 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing antenna and method for manufacturing semiconductor device
JP4081580B2 (ja) * 2005-06-22 2008-04-30 株式会社半導体エネルギー研究所 表示装置の作製方法
US20080116183A1 (en) * 2006-11-21 2008-05-22 Palo Alto Research Center Incorporated Light Scanning Mechanism For Scan Displacement Invariant Laser Ablation Apparatus

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