KR101088554B1 - 고밀도 콘택트를 가지는 리드리스 집적회로 패키지 - Google Patents

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    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48639—Silver (Ag) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
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    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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Abstract

리드리스 집적회로(IC) 패키지는 금속 리드프레임 상에 장착된 집적회로 칩 및 집적회로 칩에 전기적으로 연결된 다수의 전기적 콘택트들을 포함한다. 집적회로 칩, 전기적 콘택트들, 및 금속 리드프레임의 일부는, 전기적 콘택트들의 부분들이 캡슐의 바닥 표면으로부터 돌출하게 하면서, 캡슐 혼합물로 덮인다.
집적회로, 리드프레임, 트레이스, 컨택

Description

고밀도 콘택트를 가지는 리드리스 집적회로 패키지 {LEADLESS INTEGRATED CIRCUIT PACKAGE HAVING HIGH DENSITY CONTACTS}
본 발명은 일반적으로 집적회로(IC) 패키지 기술에 관한 것이고, 구체적으로, 고밀도 콘택트(hight density contacts)를 가지는 리드리스 집적회로(leadless IC) 패키지 및 이와 관련된 제조 방법에 관한 것으로, 반드시 이에 제한되는 것은 아니다.
집적회로 패키징은 집적회로 장치 제조에 포함된 최종 단계 중 하나이다. 집적회로 패키징 동안, 하나 이상의 집적회로 칩들은, 전기 콘택트들에 연결된, 패키지 기판상에 장착되고, 이어서 에폭시(epoxy) 또는 실리콘 소조(molding) 혼합물과 같은 전기 절연재를 포함하는 캡슐 재료(encapsulation material)로 코팅된다. 일반적으로 "집적회로 패키지"로 알려진, 결과물은 이어서 인쇄회로기판(PCB) 상에 장착되고/또는 다른 전기 구성요소에 연결될 수 있다.
대부분의 집적회로 패키지들에서, 집적회로 칩은 완전히 캡슐 물질에 덮이고, 반면에 전기 콘택트들은 적어도 부분들로 노출되어서 그것들은 다른 전기 구성요소들에 연결될 수 있다. 다시 말해서, 전기 콘택트들은 패키지 내의 집적회로 칩과 집적회로 패키지 외부의 전기 구성요소들 사이의 전기 연결을 형성하도록 설 계된다. 종종, 집적회로 패키지의 부분을 형성하기 위해 금속 리드프레임(leadframe; LF)을 사용하는 것은 라미네이트 보드(laminated board)나 테이프 재료를 사용하는 것보다 더 비용 효율적일 수 있는데, 왜냐하면, 예를 들어, 구리, 니켈, 또는 다른 금속들이나 금속 합금들과 같은, 더 비용 효율적인 재료들이 사용될 수 있고 그러한 재료들의 사용은 다단계 라미네이트 공정이 아닌 스탬핑(stamping)이나 에칭(etching)과 같은 비용 효율적인 제조 공정들이 이용될 수 있도록 할 수 있다. 이러한 전기 콘택트들을 위한 가장 일반적인 설계 중 하나는 그것들이 캡슐 재료의 측면으로부터 바깥으로 연정하는 "리드들(leads)"을 형성하도록 하는 것이다. 리드들은 전형적으로 인쇄회로기판상에 전기 구성요소들과 연결을 형성하도록 아래 방향으로 굽어진다.
종종, 외부 리드들은 집적회로 패키지들의 크기를 상당히 증가시키는 경향이 있다. 예를 들어, 리드들의 수평방향 연장으로 인해 집적회로들을 가로지르는 길이와 폭을 증가시킬 수 있다. 이러한 증가된 크기는 인쇄회로기판 공간이 제한되는 시스템 내에서 불리함으로 작용할 수 있다. 게다가, 외부 리드들은 일반적으로 집적회로 패키지들의 측면을 따라 배열되기 때문에, 집적회로 패키지들의 핀 수는 집적회로 패키지들 주위로 직선 거리에 의해 제한된다. 다른 불리한 점은 이러한 리드들이 직선화, 동일-평면화, 및 다른 필요한 기계적 치수들에 대한 추가 조사 단계를 필요로 한다는 것이다(그리고 만약 그것들이 설계서를 만족하지 못하면 재가공 또는 폐기한다). 마지막으로, (본딩 핑거(bonding finger)들로부터 시작하여 아래쪽 외부 선달들로 향하는) 리드들은 집적회로 패키지의 전기적 성능에 영향을 미칠 수 있는 전체 전기 신호 길이(본드 와이어+리드들)로 추가된다.
종래 집적회로 패키지들이 가지는 이러한 그리고 다른 문제들을 인식하여, 연구원들은 외부 리드들이 전기 콘택트들에 의해 대체되는 집적회로 패키지를 개발하였으며, 상기 전기 콘택트들은 캡슐 재료에 의해 상부가 덮이지만 집적회로 패키지의 바닥은 노출되어서 그것들은 집적회로 패키지 아래에 위치한 전기 구성요소들로 연결될 수 있다. "리드리스" 집적회로 패키지들로 일컬어지는, 이러한 집적회로 패키지들은 외부 리드들의 부재로 인해 종래 집적회로 패키지들과 비교하여 더 적인 공간을 차지하는 경향이 있다. 게다가, 이러한 집적회로 패키지들은 연결을 형성하기 위해 리드들을 구부릴 필요가 없다. 종래 리드리스 집적회로 패키지들의 일 실시예는 미국 특허 6,498,099호 및 7,049,177호에 개시되어 있으며, 각각의 게시물은 여기에 참조로서 포함된다. 다른 것들 사이에서, 이러한 특허들은 리드리스 집적회로 패키지의 설계 다양성 및 다양한 제조 기술 및 리드리스 집적회로 패키지 사용 방법에 대해 기술하고 설명한다.
리드리스 집적회로 패키지의 일 실시예는 도 1A 및 1B에 도시되어 있다. 도 1A는 다이 부착 패드(DAP; 102)를 가지는 집적회로 패키지(100)의 배면도이고, 상기 다이 부착 패드(102)는 (도 1A에 점선으로 도시된) 그것의 상부 표면상에 장착된 집적회로 칩(104)를 구비한다. 다수의 콘택트 포인트들(106)은 DAP(102)의 외부 주변 주위로 배치된다. 콘택트 포인트들(106)은 집적회로 패키지(100)가 인쇄회로기판상에 장착될 때 집적회로 칩(104)과 인쇄회로기판을 전기적으로 연결하기 위한 콘택트 포인트들을 제공하도록 이용될 수 있다. 캡슐 혼합물(108)은 DAP(102)와 다수의 콘택트 포인트들(106) 사이에, 예를 들어, 콘택트 포인트들(106)을 DAP(102)로부터 고립시키기 위해 개재될 수 있다. 도 1B는 A-A 선에 따른 도 1A의 집적회로 패키지(100)의 단면의 측면도이다. 집적회로 칩(104)은 DAP(102)에 전도 에폭시(110)를 사용하여 부착될 수 있다. 와이어 본드들(112)이 집적회로 칩(104)으로부터 DAP(102)로부터 전기적으로 고립된 단자(terminal)들 상의 다수의 본딩 포인트들(116)로 전기적 연결을 형성하도록 이용될 수 있다. 와이어 본드들(114)은 집적회로 칩(104)으로부터 DAP(102)로부터 전기적으로 고립되지 않을 수 있는 다수의 본딩 포인트들(118)로 전기적 연결을 형성하도록 이용될 수 있다. 컨택 포인트들(106)이 DAP(102)로부터 고립되어 있기 때문에, 컨택 포인트들(106)은 인쇄회로기판(미도시) 및 집적회로 칩(104) 상의 입력/출력(I/O) 포트들로부터 그리고 이들로 신호가 통과하도록 하는데 이용될 수 있다. DAP 본딩 포인트들(118)이 DAP(102) 또는 다른 DAP 본딩 포인트들(118)로부터 전기적으로 고립되어 있지 않기 때문에, 이러한 전기적 연결들은 집적회로 칩(104)을 접지하는 데에만 사용될 수 있다.
이러한 타입의 리드리스 집적회로 패키지의 일 제한은 집적회로 칩의 I/O 포트들로 그리고 이들로부터 전기적 신호를 지나가도록 하는데 이용될 수 있는 단자들의 최대 수가 DAP의 둘레 주변에 위치할 수 있는 단자들의 수로 제한된다는 것이다. 도 2에 도시된 바와 같이, DAP의 둘레 주변에 더 많은 단자들을 설비하기 위해 단자들 사이의 거리를 줄이고 DAPdml 둘레 주변에 배치된 단자들의 열 수를 증가시키는 것을 포함하는, 집적회로 칩의 I/O 포트들과의 전기적 연결을 위해 이용 가능한 단자들의 수를 늘이려는 시도가 이루어져 왔다. 그러나, 단자들의 열의 수를 증가시키는 것은 집적회로 칩의 크기를 줄이거나 집적회로 패키지의 크기를 증가시키는 것 중 하나를 필요로 한다. 추가적으로, 단자들 사이의 거리를 줄일 수 있는 양은, 비교적 큰, 인쇄회로기판상의 연결 포인트들 사이의 최소 거리로 제한된다.
본 출원에 개시된 다양한 실시예들이 고밀도 콘택트들을 구비한 리드리스 집적회로(IC) 패키지들 및 이의 제조 방법들에 대해 설명한다. 일 실시예에서, 리드리스 집적회로(IC) 패키지는 상부 표면 및 하부 표면을 구비한 금속 리드프레임을 포함하도록 도시되고, 금속 리드프레임은 상부 표면으로부터 하부 표면으로 연장하는 다수의 단자들을 포함하고, 다수의 단자들 각각은 상부 표면의 본딩 영역, 하부 표면의 컨택 영역, 및 본딩 영역을 컨택 영역으로 연결하는 금속 트레이스(trace)를 포함한다. 집적회로 패키지는 또한 금속 리드프레임의 상부 표면상에 장착되고 다수의 본딩 패드들, 다수의 와이어들을 포함하는 집적회로 칩을 포함할 수 있고, 다수의 와이어들 각각은 본딩 영역과 본딩 패드에 접착되며, 캡슐 혼합물은 집적회로 칩, 다수의 와이어들, 및 다수의 단자들 각각의 적어도 일부를 덮고, 다수의 단자들의 컨택 영역들은 캡슐 혼합물에 의해 완전히 캡슐로 싸이지 않으며, 다수의 단자들 중 적어도 하나는 컨택 영역으로부터 측면으로 배치된 본딩 영역을 전기적으로 연결하는 금속 트레이스를 포함하여서 금속 리드프레임에 수직한 어떠한 라인도 금속 트레이스를 거쳐 본딩 영역에 전기적으로 연결된 본딩 영역과 컨택 영역 모두를 가로지르지 않는다.
일 실시예에서, 리드리스 집적회로 패키지는 집적회로 칩의 둘레 주변에 배치된 본딩 영역 및 금속 트레이스와 집적회로 칩 사이에 개재된 접착 코팅에 연결된 집적회로 칩 아래에 배치된 컨택 영역을 포함할 수 있다. 일 실시예에서, 본딩 영역은, 집적회로 칩에 대해 컨택 영역으로부터 바깥쪽으로 배치되는 것, 집적회로 칩에 대해 컨택 영역으로부터 안쪽으로 배치되는 것, 및 집적회로 칩의 가장자리에 평행하게 배치되는 것 중 하나 이상에 의해 컨택 영역으로부터 측면으로 배치될 수 있다. 일 실시예에서, 단자들 중 적어도 하나의 본딩 영역의 표면 영역은 본딩 영역에 연결된 컨택 영역의 표면 영역보다 더 작을 수 있다.
일 실시예에서, 다수의 단자들 중 제1 단자의 본딩 영역의 중심과 다수의 단자들 중 제2 단자의 본딩 영역의 중심 사이의 거리는 제1 단자의 컨택 영역의 중심과 제2 단자의 컨택 영역의 중심 사이의 거리보다 더 작을 수 있다. 일 실시예에서, 집적회로 패키지는 대체로 바로 아래에 배치된 제2 컨택 영역에 연결된 제1 본딩 영역을 구비한 다수의 단자들 중 제1 단자, 대체로 바로 아래에 배치된 제2 컨택 영역에 연결된 제2 본딩을 구비한 다수의 단자들 중 제2 단자, 제3 컨택 영역에 연결된 제3 본딩 영역을 구비한 다수의 단자들 중 제3 단자를 포함할 수 있으며, 제3 본딩 영역은 제1 본딩 영역과 제2 본딩 영역 사이에 개재되고, 제3 컨택 영역은 제1 컨택 영역과 제2 컨택 영역 사이의 영역으로부터 측면으로 배치된다. 다른 실시예는 제4 콘택트 영역에 연결된 제4 본딩 영역을 구비한 다수의 단자들 중 제4 단자를 포함할 수 있으며, 제4 본딩 영역은 제1 본딩 영역과 제2 본딩 영역 사이에 개재되고, 제4 컨택 영역은 제1 컨택 영역과 제2 컨택 영역 사이의 영역으로부터 측면으로 배치된다.
일 실시예에서, 리드리스 집적회로 패키지는 제1 컨택 영역을 구비한 다수의 단자들 중 제1 단자, 제1 컨택 영역에 인접한 제2 컨택 영역을 구비한 다수의 단자들 중 제2 단자, 및 제1 컨택 영역과 제2 컨택 영역 사이에서 루트가 정해진 금속 트레이스를 구비한 다수의 단자들 중 제3 단자를 포함할 수 있다. 일 실시예는 선택적으로 에치 백 되는(etched back) 금속 리드프레임의 바닥 표면을 포함할 수 있어서 금속 리드프레임의 바닥 표면은 대체로 캡슐 혼합물의 바닥 표면과 평행하고(is even with)/또는 금속 리드프레임의 바닥 표면은 선택적으로 에치 백 되어서 금속 트레이스의 바닥 표면의 적어도 일부가 대체로 캡슐 혼합물의 바닥 표면과 평행하다(is even with). 일 실시예에서, 금속 리드프레임의 바닥 표면은 선택적으로 에치 백 되어서 캡슐 혼합물 내부의 금속 리드프레임의 적어도 일부가 제거되고/또는 금속 트레이스의 바닥 표면이 선택적으로 에치 백 되어서 캡슐 혼합물 내부의 금속 트레이스의 적어도 일부가 제거된다.
일 실시예에서, 금속도금(metal plating)이 본딩 영역들 중 적어도 하나의 본딩 영역의 상부 표면에 가해지고 금속도금 아래의 금속 리드프레임의 적어도 일부가 에칭된다. 일 실시예에서, 금속도금 아래의 대체로 모든 금속 리드프레임이 에칭된다. 일 실시예에서, 다수의 본딩 영역들 중 제1 본딩 영역의 폭은 5밀리미터 이하이고 제1 본딩 영역의 가장자리와 제2 본딩 영역의 가장자리 사이의 거리는 5밀리미터 이하이고/또는 적어도 하나의 금속 트레이스의 바닥 부분은 보호 재로 코팅되며, 보호 재는 에폭시, 산화물, 및 솔더마스크(solder mask)를 포함하는 그룹으로부터 선택될 수 있다.
일 실시예에서, 집적회로 패키지는 컨택 영역들의 바닥 표면상에 형성된 납땜 가능한 보호층을 포함할 수 있고, 솔더 가능한 보호층은 니켈(Ni), 팔라듐(Pd), 및 금(Au)의 도금 층(plating stack-up); 니켈(Ni) 및 금(Au)의 도금 층; 니켈(Ni) 및 은(Ag)의 도금 층; 은(Ag), 금(Au), 또는 니켈(Ni) 및 금(Au)의 도금 층; 전해질 또는 침해 주석(Sn); 주석 및 납(Sn/Pb)의 솔더 또는 주석-합금 솔더; 주석 및 납(Sn/Pb)의 솔더볼(solder ball) 또는 주석-합금 솔더; 및 유기 솔더 보존재(OSP)로 코팅된 그대로의 구리(Cu)(bare copper)를 포함하는 그룹으로부터 선택된다. 일 실시예에서, 금속 리드프레임의 상부 표면은 다이 부착 패드를 포함하고; 집적회로 칩의 적어도 일부는 다이 부착 패드상에 장착된다. 일 실시예에서, 하나 이상의 집적회로 칩들이 집적회로 칩에 장착되고 금속 리드프레임에 전기적으로 연결된다.
일 실시예에서, 리드리스 집적회로(IC) 패키지를 제조하는 방법이 개시되며, 이는 우선 금속 리드프레임 내에 리세스(recess)들을 형성하기 위해 금속 리드프레임의 상부 표면을 부분적으로 에칭하고, 상기 리세스들은 다수의 금속 트레이스들의 상부들을 정의하며, 다수의 금속 트레이스들 중 각각의 금속 트레이스는 그것의 상부 표면상에 배치된 본딩 영역을 구비하고, 금속 리드프레임에 집적회로 칩을 장착하고, 와이어 본드를 통해 본딩 영역에 집적회로 칩을 전기적으로 연결하며, 집적회로 칩, 와이어 본드, 및 다수의 금속 트레이스들을 덮고 금속 리드프레임 내 리세스들을 채우기 위해 캡슐 혼합물을 가하고, 다수의 금속 트레이스들 각각을 고립시키기 위해 금속 리드프레임의 바닥 표면을 선택적으로 에칭하며, 다수의 금속 트레이스들 각각은 그것의 하부 표면상에 배치된 컨택 영역을 구비하고 캡슐 혼합물에 의해 완전히 덮이지는 않으며, 적어도 하나의 금속 트레이스가 본딩 영역으로부터 측면으로 배치된 컨택 영역을 포함하여서 금속 리드프레임에 수직한 어떠한 라인도 컨택 영역과 본딩 영역 모두와 교차하지 않는다.
일 실시예에서, 상기 방법은 캡슐 층의 바닥 표면과 대체로 동일 평면으로 되도록 에치 백 된 금속 트레이스들의 하부 표면의 적어도 일부를 포함할 수 있다. 일 실시예는 금속 트레이스들의 하부 표면의 적어도 일부에 보호 코팅을 가하는 것을 포함할 수 있다. 일 실시예는 하나 이상의 저항 산화 코팅, 에폭시 코팅, 및 보호 잉크를 포함하는 보호 코팅을 포함할 수 있다.
일 실시예에서, 상기 방법은 캡슐 층의 바닥 표면과 대체로 동일 평면이 되도록 에치 백 된 금속 리드프레임의 바닥 표면의 일부를 포함할 수 있다. 일 실시예에서, 집적회로 칩은 금속 리드프레임의 다이 부착 영역에 장착될 수 있고, 다이 부착 영역은 캡슐 층의 바닥 표면으로부터 제1 거리로 돌출될 수 있고 컨택 영역들은 캡슐 층의 바닥 표면으로부터 제2 거리로 돌출되며, 제1 거리는 제2 거리보다 작다.
일 실시예에서, 적어도 하나의 금속 트레이스의 하부 표면의 적어도 일부는 캡슐 혼합물 내부에 에치 백 될 수 있다. 일 실시예에서, 상기 방법은 금속 리드프레임의 상부 표면 내로 채널을 부분적으로 에칭하는 것, 및 캡슐 혼합물을 고립되고 단단한 리세스의 부분들로 제공하도록 채널을 거쳐 금속 리드프레임과 집적회로 칩 사이에 캡슐 혼합물의 일부를 흐르게 하는 것을 포함할 수 있다. 일 실시예에서, 상기 방법은 다-유닛(multi-unit) 리드프레임 스트립(strip)으로부터 리드리스 집적회로 패키지를 싱귤레이트(singulating)하는 것을 포함할 수 있다.
상기 본 발명의 상세한 설명은 본 발명의 각각의 실시예나 모든 태양을 대표하도록 의도하는 것은 아니다.
본 발명의 다양한 실시예들의 더욱 완전한 이해는 다음의 도면과 연계하여 이어지는 상세한 설명을 참조함으로써 얻어질 수 있다.
도 1A-B는 큐.에프.엔(Quad Flat No-lead; QFN) 리드리스 집적회로 패키지의 실시예를 도시한다;
도 2는 열 리드리스 배열(Thermal Leadless Array; TLA) 집적회로 패키지의 실시예를 도시한다;
도 3A-B는 패키지 크기에 비해 큰 집적회로 칩을 구비한 리드리스 집적회로 패키지의 실시예를 도시한다;
도 4는 금속 리드프레임의 상부 표면 위에 형성된 다수의 금속 트레이스들을 구비하는 금속 리드프레임의 실시예를 도시한다;
도 5A-E는 제조 공정의 다양한 단계들에서 리드리스 집적회로 패키지의 실시예의 태양을 도시한다;
도 6A-C는 본딩 영역들의 2개의 열들 및 컨택 영역의 다중 열들을 구비하는 리드리스 집적회로 패키지의 실시예의 다양한 모습을 도시한다;
도 7A-B는 다이 부착 패드를 구비한 리드리스 집적회로 패키지들의 다양한 실시예를 도시한다;
도 7C-H는 도 7B의 리드리스 집적회로 패키지의 다양한 태양들을 생성하기 위한 제조 공정의 여러 단계들을 도시한다;
도 8A-D는 리드리스 집적회로 패키지들의 다양한 실시예들을 도시한다;
도 9A-C는 플립-칩 및 와이어-본드 배열 내 두 개의 집적회로 칩들을 구비하는 리드리스 집적회로 패키지의 일 실시예를 도시한다;
도 10A-B는 리드리스 집적회로 패키지 내에 에어 캐비티(air cavity)를 구비하는 리드리스 집적회로 패키지의 일 실시예를 도시한다;
도 11A-B는 리드리스 집적회로 패키지의 리드프레임의 일 실시예를 도시한다; 그리고
도 12A-H는 다양한 집적회로 패키지 형상들의 실시예들과 도시된 각각의 실시예를 위한 I/O 연결 수의 차트를 도시한다.
본 발명의 다양한 실시예들은 첨부된 도면들을 참조하여 더욱 자세히 기술될 것이다. 그러나, 본 발명은 많은 다른 형태들로 구체화될 수 있고 여기에 기술된 실시예들에 제한되도록 해석되지 않아야 한다; 대신에, 실시예들은 완전하게 개시되도록 제공되며, 당업자에게 본 발명의 범위를 충분히 전달할 것이다.
도 3A-B를 참조하여, 리드리스 집적회로 패키지(300)의 실시예의 두 가지 모 습들이 도시된다. 도 3A는 캡슐화 전의 집적회로 패키지(300)의 평면도이고 도 3B는 A-A선에 따른 도 3A의 집적회로 패키지(300)의 단면의 측면도이다. 도 3B에 도시된 실시예에서, 집적회로 패키지(300)는 집적회로 패키지(300)의 중심부에 배치되고 캡슐 혼합물(308)에 의해 덮이며 다수의 단자들을 통해, 인쇄회로기판과 같은, 외부 장치(미도시)에 전기적으로 연결되도록 제작된 집적회로 칩(304)을 포함하며, 각각의 단자는 본딩 영역(318), 컨택 영역(306), 및 컨택 영역(306)으로 본딩 영역(318)을 연결하는 금속 트레이스(322)를 구비한다. 도시된 실시예에서, 전기적 연결들이 집적회로 칩(304)을 본딩 영역들(318)로 연결하기 위해 와이어 본드들(314)을 사용하여 형성된다. 집적회로 패키지(300)는 또한 본딩 영역들(318)로부터 컨택 영역들(306)로 전기적 연결의 경로를 정하는 다수의 금속 트레이스들(322)을 포함한다. 이러한 방식으로, 어떠한 두 개의 본딩 영역들(318) 사이의 거리는 대응하는 컨택 영역들(306) 사이의 거리를 감소시키지 않으면서 감소시킬 수 있다. 예를 들어, 도 3A에서, 본딩 영역들(318A 및 318B)의 중심라인들 사이의 거리는 0.2mm의 대열 상에 있을 수 있지만, 대응하는 컨택 영역들(306A 및 306B)의 중심라인들 사이의 거리는 0.5mm의 대열 상에 있을 수 있다. 다양한 실시예들에서, 본딩 영역들의 수는 집적회로 칩의 크기를 감소시키지 않고서 증가될 수 있다.
도 4를 참조하여, 금속 리드프레임(LF; 424)은 그것의 상부 표면상에 형성된 다수의 금속 트레이스(422)들을 가지도록 도시된다. 일 실시예에서, LF(424)는 대체로 평평한 금속 조각일 수 있다. 리세스들(426)은 기설정된 패턴으로 LF(424)의 상부 표면 내로 에칭될 수 있어서 (상세(A)에 도시된 바와 같이) 금속 트레이스 들(422)은 리세스들(426) 사이의 금속 LF(424)의 나머지 부분들이다. 도 4에서, 금속 트레이스들(422)은 LF(424)의 어두운 부분들로 도시되고 리세스들(426)은 LF(424)의 어둡지 않은 부분들로 도시된다. 실시예가 특별한 패턴을 가지는 것으로 도시되더라도, 어떠한 수의 패턴들도 금속 LF(424) 내로 에칭될 수 있다. 집적회로 칩으로 와이어 본딩을 위한 본딩 영역들(418)은 리드프레임(424)의 둘레 주변으로 금속 트레이스들(422)의 부분들을 포함할 수 있다. 아래에서 더욱 상세히 설명되는 바와 같이, 집적회로 칩을 인쇄회로기판상의 대응하는 컨택 포인트들로 전기적으로 연결하는 컨택 영역들(406)은 본딩 영역들(418)로부터 금속 트레이스들(422)의 반대편 말단에 배치될 수 있다. 도 4에서, (정사각형으로 도시된) 컨택 영역들(406) 모두는 본딩 영역들(418)에 비해 내부에 배치된다. 그러나, 다양한 실시예에서, 컨택 영역들(406) 중 일부는 본딩 영역들(418) 아래에 직접 배치될 수 있거나 본딩 영역들(418)로부터 LF(424)의 둘레를 향해 바깥으로 배치될 수 있다.
일반적으로, 집적회로 칩이 LF 상으로 장착될 때, 집적회로 칩 아래의 LF의 부분은 다이-부착 영역(DA 영역)으로 지칭된다. LF의 상부 표면의 부분들이 선택적으로 에칭된 후에, 리세스들은 리세스들에 비해 상승된 표면들을 가지는 금속 트레이스들을 정의하는 LF 내에 형성된다. 집적회로 칩이 DA 영역 내로 연장하는 리세스들을 가지는 LF 상으로 장착될 때, 집적회로 칩은 그러한 리세스들에 의해 정의된 금속 트레이스들에 의해 지지될 수 있고 공간(void)이 집적회로 칩과 리세스들 사이에 존재할 수 있다. 집적회로 칩을 금속 트레이스들에 고정하기 위해, 점착성이 있는 코팅이 집적회로 칩의 바닥 표면에 가해질 수 있다. 일 실시예에서, 점착성 있는 코팅은 집적회로 칩의 바닥 표면을 금속 트레이스들로부터 전기적으로 고립시키는 비전도성 점착성 코팅일 수 있다. 집적회로 칩이 금속 트레이스들에 고정된 후에, 캡슐 혼합물이 가해질 수 있으며, 예를 들어 소조(molding), 조제(dispensing), 분사(spraying), 또는 예를 들어 집적회로 칩과 금속 트레이스들을 덮고, DA 영역과 집적회로 칩 내에 배치된 리세스들 사이에 공간들을 채우는 것을 포함하는, LF 내 리세스들을 채우기 위해 에폭시, 실리콘, 또는 다른 캡슐 재료들을 이용하는 다른 캡슐화 기술들에 의해 가해진다.
이제 도 5A-D를 참조하면, 제조 공정의 다양한 단계들에서 집적회로 패키지의 실시예의 태양이 도시된다. 도 5A에서, 공정은 금속 LF(524)로 시작한다. 도 5B에서, 금속 트레이스들(522)은 금속 트레이스들(522)을 정의하는 리세스들(526)을 형성하기 위해 LF(524)의 상부 표면을 부분적으로 에칭함으로써 형성된다. 본딩 영역들(528)이 또한 금속 트레이스들(522)의 상부 표면 일부에 추가된다. 본딩 영역들(528)은, 예를 들어 은(Ag), 금(Au), 구리(Cu), 또는 다른 접착가능 재료들과 같은 도금 또는 클래드(clad) 금속과 같은, 접착가능 재료들을 금속 트레이스들(522)로 가함으로써 형성될 수 있다. 도 5C에서, 집적회로 칩(504)은, 예를 들어, 에폭시와 같은 점착 재료를 이용하여 LF(524)에 고정된다. 일 실시예에서, 점착 재료(510)는 집적회로 칩이 LF(524)의 DA 영역에 장착되기 전에 집적회로 칩(504)의 전체 바닥 표면에 가해질 수 있다. 일 실시예에서, 점착 재료(510)는 집적회로 칩(504)의 바닥 표면의 부분들에만 가해질 수 있거나 LF(524)에 가해질 수 있다. 집적회로 칩이 LF(524)에 장착된 후에, 집적회로 칩은 DA 영역의 외부에 배치된 본딩 영역들(528)에 전기적으로 연결될 수 있다. 도시된 실시예에서, 와이어 본드들(514)은 전기 연결을 제공하도록 이용된다.
이제 도 5D를 참조하여, (어두운 영역으로 도시된) 캡슐 혼합물(508)이 집적회로 칩(504)과 와이어 본드들(514)을 캡슐로 감싸기 위해 가해진다. 게다가, 캡슐 혼합물(508)은 또한, DA 영역 내에 배치된 리세스들(526)을 포함하는, 리세스들(526) 내에 채워진다.
도 5E를 참조하여, LF(524)의 바닥 표면은 에치 백 된다. 다양한 실시예들에서, 바닥 표면의 에칭 백(etching back)은 리세스들에 대응하는 LF(524)의 부분들을 에칭하는 것을 포함할 수 있으며, 리세스들은 LF의 상부 표면에 형성되어서 그러한 영역들에서 LF의 전체적으로 완전히 에칭하여서 캡슐 혼합물(508)의 바닥 표면을 노출시킨다. 다양한 실시예에서, 에칭 백은 금속 트레이스들 중 일부의 부분들을 에칭하는 것을 포함한다. 일 실시예에서, 금속 트레이스들(522)의 부분들은 예를 들어 금속 도금(528)과 같은 땜납 가능한 재료(528)로 코팅될 수 있다. 일 실시예에서, 금속 트레이스들(522)의 바닥 표면들의 일부는 캡슐 층(508)의 바닥 표면과 대체로 평행하도록 에치 백 될 수 있다. 일 실시예에서, 보호 코팅(529)이 금속 트레이스들(522)의 바닥 표면들의 일부에 추가될 수 있다.
도 6A-C를 참조하여, 리드리스 집적회로 패키지(600)의 다양한 모습들이 도시된다. 도 6A는 집적회로 패키지(600)의 평면도이다. 설명의 목적을 위해서, 와이어 본드들은 도시되지 않았고 캡슐 혼합물(608)의 윤곽과 집적회로 칩이 LF에 부착되는 다이 부착 영역(DA 영역; 602)의 윤곽만이 본 도면에 도시되었다. 본 실시 예에서, 본딩 영역들(616)을 구비한 단자들의 외부 열이 (점선으로 도시된) 대응하는 컨택 영역들(606) 바로 위에 배치되고 금속 트레이스들(622)을 거쳐서 전기적으로 연결되며 본딩 영역들(618)을 구비한 단자들의 내부 열이 대응하는 컨택 영역(606)으로부터 측면으로 떨어지게 배치되고 금속 트레이스들(622)을 거쳐 전기적으로 연결된다. 도시된 바와 같이, 본딩 영역들(618)의 내부 열은 DA 영역(602) 아래 컨택 영역들(606)로 경로가 정해질 수 있다.
도 6B를 참조하면, A-A 선을 따라 도 6A의 집적회로 패키지(600)의 단면의 측면도가 도시된다. 집적회로 패키지(600)는 집적회로 칩(604)을 금속 트레이스들(622)로 장착하기 위해 아래 쪽에 배치된 점착 층(610)을 구비한 집적회로 칩(604)을 포함한다. 일 실시예에서, 점착 층(610)은 비전도성 에폭시 재료로 형성될 수 있다. 도시된 실시예에서, 집적회로 칩(604)은 와이어 본드(612)들을 사용하여 본딩 영역(616)의 외부 열에 전기적으로 연결되고 와이어 본드(614)들을 사용하여 본딩 영역들(618)의 내부 열에 전기적으로 연결된다. 도시된 실시예에서, 금속 트레이스들(622)은 본딩 영역들(618)의 내부 열로부터 DA 영역(602) 아래 컨택 영역들(606)로 전기적 경로를 형성한다. (어두운 부분으로 도시된) 캡슐 혼합물(608)은 집적회로 칩(604) 및 와이어 본드들(612 및 614)을 캡슐로 감싸는 것으로 도시된다. 게다가, 캡슐 혼합물(608)은 또한 금속 트레이스들(622) 사이의 집적회로 칩(604) 아래 영역 내에 배치된다.
도 6C를 참조하면, 집적회로 패키지(600)의 배면도가 도시된다. 집적회로 패키지(600)의 바닥 표면은 (어둡지 않은 부분들로 도시된) 캡슐 혼합물(608), (어 두운 부분으로 도시된) 금속 트레이스들(622), 및 (어둡지 않은 사각형으로 도시된) 컨택 영역들(606)을 포함한다. 도시된 실시예에서, 집적회로 패키지(600)의 들레 주위의 컨택 영역들(606)은 소정의 거리로 떨어져 있다. 일 실시예에서, 이러한 콘택트들의 경로가 없기 때문에, 이러한 거리는 인쇄회로기판 설계 사양에 의해 필요해지는 분리 최소 거리와 동일하거나 더 클 수 있다. 도시된 실시예에서, 금속 트레이스들(622)은 본딩 영역들(618)의 내부 열로부터 DA 영역 아래에 배치된 컨택 영역들(606)로 전기적 연결을 제공하고, 컨택 영역들(606)이 적어도 서로 최소한의 거리로 떨어지도록 유지하게 하면서, 본딩 영역들(618)의 내부 열이 인쇄회로기판 설계 사양에 의해 필요한 최소 고리보다 작게 떨어지도록 한다. 이는 더욱 많은 전기적 연결들이 LF 상으로 장착된 집적회로 칩과 집적회로 패키지(600)가 장착되는 인쇄회로기판 사이에 형성되도록 한다.
도 7A 및 B를 참조하면, 집적회로 패키지(700)의 두 실시예의 평면도가 도시된다. 설명의 목적을 위해서, 와이어 본드들은 도시되지 않고 캡슐 혼합물(708)과 집적회로 칩(704)의 윤곽만이 도시된다. 본 실시예에서, 리세스들(726)이 본딩 영역들(716 및 718)과 금속 트레이스들(722)의 상부 표면의 부분들을 에칭함으로써 형성된다. 게다가, 리세스들(726)은 또한 다이 부착 패드(DAP; 702)를 정의하기 위해 에칭된다. 다양한 실시예들에서, DAP(702)는 집적회로 칩(704)이 장착될 수 있는 LF의 상부 표면의 중앙 부분일 수 있다. 도시된 실시예에서, 다이 부착 영역(DA 영역)은 집적회로 칩(704)이 장착될 수 있고 DAP(702)와 금속 트레이스들(722)의 부분들 모두를 포함할 수 있는 LF의 부분이다. 다양한 실시예들에서, 집적회로 칩(704)을 위한 열확산을 제공하고, 집적회로 칩(704)을 위한 구조적 지지를 제공하며/또는 집적회로 칩(704)을 위한 접지를 제공하기 위해 DAP(702)를포함하는 것이 유리할 수 있다. 예를 들어, 도시된 실시예에서, 추가적인 접지가 금속 트레이스(722a)를 DAP(702)로 전기적으로 연결함으로써 제공된다.
도 7B를 참조하면, 두 열의 본딩 영역들을 구비하는 집적회로 패키지(700)의 실시예가 도시된다. 본 실시예에서, 제1 열의 본딩 영역들의 크기와 형상은 제2 열 내 본딩 영역들의 크기와 형상과는 다르다. 설명의 목적을 위해서, 와이어 본드들은 도시되지 아니하고 캡슐 혼합물(708)과 집적회로 칩(704)의 윤곽만이 도시된다. 상세(A)는 집적회로 패키지(700)를 위한 컨택 영역들의 외부 열을 위한 세 개의 본딩 영역들의 확대도를 도시한다. 상세(B)는 집적회로 패키지(700)를 위한 두 열의 컨택 영역들을 위한 세 개의 본딩 영역들의 확대도를 도시한다. 상세(A)에 도시된 바와 같이, 본딩 영역들(716)은 컨택 영역들(706) 위에 바로 배치되어서 본딩 영역들(716)의 중심라인은 컨택 영역들(706)의 중심라인 사이의 거리와 동일한 거리로 이격되어야 한다. 상세(B)에 도시된 바와 같이, 본딩 영역들(716 및 718)은 컨택 영역들 중 하나가 본딩 영역들(718) 중 하나의 바로 아래에 배치되지 않을 때 함께 더 가깝게 이격될 수 있다. 일 실시예에서, 채널(703)이 캡슐 재료의 흐름이 고립되고 도달하기 어려운 장소로 수월하게 가도록 하기 위해 dAP(702) 내에 형성될 수 있다.
도 7C-H를 참조하면, 다양한 공정 단계들 동안의 상세(A) 및 상세(B)의 측면도가 도시된다. 도 7C에서, 리세스들(726)은 본딩 영역들(716)을 정의하기 위해 LF(724) 내에 형성된다. 추가적으로, LF(724)의 상부 및 바닥 표면들은 선택적으로 도금된다. 도 7D에서, 캡슐 혼합물(708)은 LF(724)의 상부 상에 추가되고 리세스들(726)이 또한 캡슐 혼합물(708)로 채워진다. 도 7E에서, LF의 바닥 표면은 서로로부터 본딩 영역들(716)을 고립시키고 컨택 영역들(706)을 정의하기 위해 선택적으로 에칭된다. 보여진 실시예에 도시된 바와 같이, 본딩 영역들(716)과 컨택 영역들(706)은 대체로 동일한 지름을 가진다. 본딩 영역들(716)의 지름들이 감소한다 하더라도, 주어진 영역 내에 배치될 수 있는 본딩 영역들(716)의 수는 주어진 영역들 내에 배치될 수 있는 컨택 영역들(706)의 수에 의해 여전히 제한된다.
도 7B의 상세(B)를 참조하면, 바로 아래에 컨택 영역들(706)을 구비하는 두 개의 본딩 영역들(716) 사이에 개재된 금속 트레이스의 본딩 영역들(718) 중 하나의 확대도가 도시된다. 도시된 실시예에서, 본딩 영역들(716 및 718)은 LF의 상부 표면에 위치하고 직사각형으로 도시되며 컨택 영역들(706)은 LF의 바닥 표면에 배치되고 원으로 도시된다. 상세(B)에 도시된 바와 같이, 본딩 영역들의 내부 열 내 본딩 영역들(716 및 718)의 폭들은 (상세(A)에 도시된 바와 같이) 외부 열의 본딩 영역들에 비해 감소된다. 본딩 영역들(716 및 718)의 폭들이 컨택 영역들(716)의 폭들보다 더 작기 때문에, 본딩 영역들(716 및 718)은 컨택 영역들(716)보다 함께 더 가까이 배치될 수 있다. 게다가, 본딩 영역들(716 및 718) 사이의 공간을 감소시키기 위해, 컨택 영역(716)은 본딩 영역(718) 아래에 바로 배치되지 않는다.
도 7F-H를 참조하면, 집적회로 패키지(700)의 실시예에서 본딩 영역들(716 및 718)과 컨택 영역들(716)을 형성하기 위한 방법의 다양한 단계들이 도시된다. 도 7F는 본딩 영역들(716), 본딩 영역들(718), 및 본딩 영역들(718)로부터 연장하는 (상세(B)에 하나가 도시된) 금속 트레이스들(722)을 정의하는 LF(724) 내 리스세들(726)을 형성하기 위해 상부 표면이 부분적으로 에칭된 후의 LF(724)의 일부를 도시한다. 도 7G에서, 캡슐 혼합물(708)은 본딩 영역들을 덮고 리세스들을 채우도록 가해진다. 게다가, 금속 도금(728)은 본딩 영역들(716) 아래 LF(724)의 바닥 표면에 선택적으로 가해진다. 도 7H에서, LF(724)의 바닥 표면은 본딩 영역들(716)과 본딩 영역들(716) 아래에 배치된 컨택 영역들(706)로부터 본딩 영역들(718)을 전기적으로 고립시키기 위해 본딩 영역들(718) 아래에 배치된 LF(724)의 일부를 제거하도록 선택적으로 에치 백 된다.
부분 에칭 단계는, 예를 들어, 포토이미저블 에폭시(photo-imageable epoxy)와 같은 포토이미저블 레지스트(photo-imageable resist)의 층으로 LF(724)의 상부 표면을 코팅하는 것과 같은, 일정 수의 에칭 공정들에 의해 수행될 수 있다. 포토레지스트(photo resist)는 LF(724) 상으로 스핀-코팅(spin-coat) 될 수 있고, 이어서 포토-기구를 사용하여 자외선에 노출되도록 할 수 있으며, 노출된 부분들은 이어서 제거된다. 에칭 레지스트(etch resist)는 그에 의해 LF(724)의 상부 표면상에 리세스들(726)을 제공하도록 패턴이 형성된다. LF(724)는 이어서 본딩 영역들(716 및 718)과 금속 트레이스들(722)을 부분적으로 패턴화하도록, 담금(immersion)이나 가압 스프레이 중 하나에 의해, 에칭된다. 에칭 레지스트는 이어서 종래 방식을 이용하여 벗겨질 수 있다.
도 8A-D를 참조하면, LF의 상부 표면상의 본딩 영역들이 다양한 형상들을 가 지는 집적회로 패키지들과 결합하여 금속 트레이스들을 사용하여 경로화 될 수 있는 방법의 설명적인 예시들로서 다양한 실시예들이 도시된다. 도 8A를 참조하면, 서로의 상부 상에 쌓인 두 개의 집적회로 칩들(814a 및 814b)을 가지는 집적회로 패키지(800)의 실시예가 도시되고 바닥 상의 집적회로 칩(804b)은 집적회로 칩 아래에서 연장하는 금속 트레이스들에 장착된다. 도 8B를 참조하면, 서로의 상부 상에 쌓인 두 개의 집적회로 칩들(804a 및 804b)을 가지는 집적회로 패키지(800)의 실시예가 도시된다. 아래에서 더욱 상세히 설명하는 바와 같이, 바닥 집적회로 칩(804b)는 플립-칩 형상이다. 도 8C를 참조하면, 다중-칩 모듈(multi-chip module; MCM) 내에 나란히 장착된 두 개의 집적회로 칩들(804a 및 804b)을 가지는 집적회로 패키지(800)의 실시예가 도시된다. 도시된 실시예가 두 개의 집적회로 칩들(804a 및 804b)을 도시하지만, 다수의 집적회로 칩들이 LF에 장착될 수 있다. 도 8D를 참조하면, 집적회로 칩(804)이 LF에 장착되고 저항이나 축전기(capacitor)와 같은 하나 이상의 수동(passive) 구성요소들(830)이 또한 LF에 장착되는 패키지-내-시스템(system-in-package) 형상을 가지는 집적회로 패키지(800)의 실시예가 도시된다. 도시된 실시예가 하나의 집적회로 칩(804)과 두 개의 수동 구성요소들(830)을 포함하더라도, 다수의 집적회로 칩들과 다수의 수동 구성요소들이 집적회로 패키지 내 LF에 장착될 수 있다.
과거에는, 두 개의 집적회로 칩들 사이에 컨택 포인트들 및/또는 수동 구성요소들을 이용하는 것 또는 집적회로 칩과 다른 컨택 포인트들 및/또는 수동 구성요소들 사이에 컨택 포인트들 및/또는 수동 구성요소들을 이용하는 것이 고가였는 데, 왜냐하면 인쇄회로기판에 연결된 포인트들이 다른 컨택 포인트들에 의해 둘러싸이기 때문이다. 컨택 포인트들로 고립된 전기적 경로를 제공하기 위해, 제2 또는 제3 인쇄회로기판의 층이 필요하였으며 이는 생산 비용을 상당히 증가시켰다. 본딩 포인트로부터, 예를 들어 DA 영역 아래와 같은, 다른 지점으로 경로를 정하기 위해 금속 트레이스들을 이용함으로써, 고립된 전기적 연결들이 다중 인쇄회로기판 층들의 추가적인 소모 없이 설치될 수 있다.
도 9A-C를 참조하면, 플립-칩 형상 내에서 함께 연결된 두 개의 집적회로 칩들(904a 및 904b)을 구비하는 도 9B의 집적회로 패키지의 설명적인 실시예가 도시된다. 도 9B에 도시된 바와 같이, 바닥 상의 집적회로 칩(904b)은 플립-칩 본딩 기술을 이용하여 전기적 컨택들에 바로 부착되며, 예를 들어, 집적회로 칩(904b)의 본드 패드들은 그 위에 LF의 전기적 콘택트들의 상부 표면에 접착되도록 역류(reflow) 될 수 있는 솔더 범프(solder bump)들을 포함한다. 도시된 실시예에서, 상부의 집적회로 칩(904a)은 집적회로 패키지(900)의 둘레 주변에 배치된 다수의 본딩 영역들(916)에 와이어 접착(wirebond)될 수 있다. 금속 트레이스들은 다수의 본딩 영역들(916)과 플랩 칩(FC)의 컨택 포인트들 사이의 전기적 연결들을 제공하도록 이용될 수 있다. 도 9C를 참조하면, 집적회로 패키지(900)의 배면도가 도시된다. 집적회로 패키지(900)의 둘레 주변의 본딩 영역들을 바닥 상의 집적회로 칩(904b) 아래 FC 컨택 포인트들로 연결하는 (부분적으로 어둡게 도시된) 금속 트레이스들(922)이 도시된다.
도 10A 및 10B를 참조하면, 도 10A는 에어 캐비티 집적회로 패키지를 만드는 데 이용하도록 형성된 LF(1024)의 실시예를 도시하고, 도 10B는 LF(1024)에 장착된 집적회로 칩(1004)을 가지는 완성된 에어 캐비티 집적회로 패키지(1000)의 실시예를 도시한다. 도 10A에서, LF(1024)의 상부 표면은 리세스들(1026)을 형성하도록 부분적으로 에칭되고 그에 의해 리세스들(1026) 사이에 배치된 금속 트레이스들(1022)을 정의한다. 금속 도금(1028)이 또한 금속 트레이스들(1022)의 상부 표면상의 본딩 영역들로 그리고 LF(1024)의 바닥 표면상의 컨택 영역들로 가해진다. 캡슐 혼합물(1008)이 또한 LF(1024)에 가해져서 리세스들이 캡슐 혼합물(1008)로 채워지고 두 개의 기둥(post)들이 LF(1024)의 가장자리로부터 위쪽으로 연장하도록 형성된다. 도 10B에 도시된 완성된 에어-캐비티 집적회로 패키지(1000)가 집적회로 칩(1004)을 LF(1024)에 점착하고 집적회로 칩(1004)을 LF(1024)의 본딩 영역에 와이어 접착함으로써 도 10A의 LF(1024)로부터 형성된다. 게다가, 집적회로 칩(1004) 위로 에어 캐비티를 형성하는 집적회로 패키지를 밀봉하기 위해 뚜겅(lid)이 기둥들의 상부들을 가로질러 제공된다. 뚜껑은, 예를 들어 금속, 플라스틱, 유리, 세라믹, 또는 다른 고체 재료나 이러한 재료들 중 하나 이상을 조합한, 고체 재료로 형성될 수 있다. 추가적으로, LF(1024)의 바닥 표면은 컨택 영역들과 금속 트레이스들을 고립시키기 위해 에치 백 된다.
도 11A 및 11B를 참조하면, 집적회로 패키지 내에서 이용을 위한 LF(1124)의 실시예가 도시된다. 도 11A는 (영역 내에서 어둡게 도시된) 리세스들(1126)이 소정의 패턴으로 LF(1124)의 상부 표면의 부분들을 부분적으로 에칭함으로써 형성되는 LF(1124)의 평면도이다. 리세스들(1126) 사이에 LF(1124)의 에칭되지 않은 부 분들은 집적회로 상에 장착된 집적회로를 위한 지지부를 제공하고/또는 LF(1024)의 상부 표면상의 본딩 영역들과 LF(1024)의 바닥 표면상의 컨택 영역들 사이의 신호 경로를 정하기 위한 전기적 경로를 제공하는데 이용될 수 있는 금속 트레이스들(1118)이다. 도 11B는 (영역 내 어둡게 도시된) 금속 트레이스들이 LF(1024)의 상부 표면상의 본딩 영역들로부터 LF(1024)의 바닥 표면상의 컨택 영역들(1106)로 경로를 제공하는 LF(1024)의 배면도이다. 종종, LF(1024)상의 컨택 영역들(1106)의 위치는 집적회로 패키지가 장착되는 인쇄회로기판상의 컨택 포인트들의 패턴에 의해 지시된다. 예를 들어, 도시된 실시예에서, 컨택 영역들(1106)은 집적회로 패키지 주위의 두 개의 열들 내에 일정하게 이격되는 것이 필요하다. 도시된 바와 같이, 금속 트레이스들의 복잡한 패턴의 이용은 전기적 신호들이 일정하지 않게 이격된 본딩 영역들로부터 일정하게 이격된 컨택 영역들의 두 개의 열들로 경로화하도록 하며, 이러한 능력은 금속 LF를 이용하여서 이전에는 불가능하였다.
도 11A-B에 대해 위에서 상술한 이점들에 더하여, 컨택 영역들을 그것들 각각의 본딩 영역들로부터 떨어지게 배치되도록 하는 금속 트레이스들의 이용은 집적회로 패키지와 칩 크기들의 주어진 조합에 이용될 수 있는 I/O 연결의 수를 상당히 증가시키고 또한 증가된 집적회로 칩들의 크기가 주어진 집적회로 패키지 크기와 결합하여 이용될 수 있도록 한다. 도 12A-H를 참조하면, 다양한 집적회로 패키지 형상의 예들과 함께 다양한 집적회로 패키지 형상들에 일반적으로 이용될 수 있는 I/O 연결들의 수를 도시하는 차트가 도시된다. 도 12A에 도시된 차트는 세 개의 다른 집적회로 칩들의 크기들이 그 안에 장착될 때 0.5mm의 컨택-포인트 피치를 구 비한 5×5mm 집적회로 패키지들의 세 개의 다른 타입들에 이용가능한 I/O 연결들의 전형적인 수를 도시한다. 세 가지 타입의 집적회로 패키지들은, OFN 패키지(도 12B 및 12C), TAPP 패키지(도 12D 및 12E), 및 HLA 패키지(도 12F-H)이다. 차트의 다이 크기의 첫 열에 지시된 바와 같이, 4×4mm 집적회로 칩은 5×5mm QFN 또는 TAPP 타입 집적회로 패키지에서 사용하기에는 너무 크다. 그러나, 본딩 영역들로부터 컨택 영역들을 떨어지게 배치하기 위해 금속 트레이스들을 사용하는 것은 4×4mm 집적회로 칩이 5×5mm HLA 타입 집적회로 패키지에서 사용되도록 하며, 이러한 예시는 도 12F에 도시되어 있다. 차트가 가리키는 바와 같이, 전형적인 실시예가 인쇄회로기판상의 컨택 포인트들의 두 열들을 접촉시키기 위한 64 I/O 연결들의 순서상에서 구비될 수 있다. 차트가 4×4mm 집적회로 칩의 설명적 실시예를 사용하지만, 훨씬 더 큰 집적회로 칩들이 5×5mm HLA 집적회로 패키지 타입 상에 장착될 수 있다.
다음 열은 3×3mm 집적회로 칩이 5×5mm 집적회로 패키지들의 세 가지 다른 타입들과 결합하여 사용되는 때 I/O 연결의 전형적인 수를 보여준다. 2×2mm 집적회로 칩이 QFN 또는 TAPP 집적회로 패키지 타입 중 하나와 함께 사용되는 때, 컨택 영역들의 두 열들까지 인쇄회로기판을 이용가능한 44와 60 I/O 연결들 각각의 최대치와 접촉하기 위해 이용될 수 있다. 동일한 집저회로 칩과 패키지 크기 조합이 HLA 집적회로 패키지 타입과 결합하여 사용될 때, I/O 연결들의 수는 인쇄회로기판과 연결하는데 사용될 수 있는 (1201-1205로 도시된) 컨택 영역들의 5 열들로까지 100까지 뛰어오른다.
도 12A에 도시된 차트는 설명의 목적만을 위해 HLA 패키지 타입을 위한 집적회로 칩, 컨택-포인트 피치, 및 패키지 크기의 특정 조합에 이용될 수 있는 특정 수의 I/O 연결들을 열거한다. 이러한 수들은 결코 가능한 콘택트들의 최대 수로 이해되지 않아야 한다. 예를 들어, 설계 변형에 따라, HLA 집적회로 패키지 안에 장착된 2×2mm 집적회로 칩을 가지는 5×5mm HLA 집적회로 패키지에 이용가능할 수 있는 I/O 연결들의 수는 도 12H에 도시된 수의 두 배보다 많은 수일 수 있다. 다양한 다른 실시예들이 이러한 수들을 능가할 수 있다. 게다가, 차트가 세 개의 5×5mm 집적회로 패키지 타입들을 비교하기 위한 수들을 제공하는 반면에, 목록의 다른 두 개의 집적회로 패키지 타입들 위의 HLA 집적회로 패키지 타입의 I/O 연결들의 상당한 증가가 또한, 5×5mm보다 크거나 5×5mm보다 작은, 다른 집적회로 패키지 크기들 내에서 상당한 증가로 바꿀 수 있다.
특히 도 12H를 참조하면, 도시된 실시예는 본딩 영역으로부터 본딩 영역에서 바깥으로 배치된 컨택 영역으로 경로를 정하는 금속 트레이스들을 이용한다. 집적회로 칩에 가까운 본딩 영역으로부터 집적회로 칩으로부터 더 먼 컨택 영역으로 경로화하는 것은 더 짧은 와이어 본드가 집적회로 칩을 본딩 영역에 연결하는데 사용되도록 한다. 특히, 예를 들어, 금과 같은 고가의 금속들이 와이어 본드를 위해 사용될 때, 접착 시간을 줄임으로써, 이는 상당한 비용 절약을 야기할 수 있다. 도 12H에 도시된 바와 같이, 다양한 실시예들이 바깥으로 경로화하고 안쪽으로 경로화하는 조합을 이용할 수 있다. 일 실시예에서, 바깥으로 경로화하는 것만이 이용될 수 있지만, 다른 실시예들에서는 안쪽으로 경로화하는 것만이 이용될 수 있 다.
본 발명의 방법과 시스템의 다양한 실시예들이 첨부된 도면들에 도시되고 앞선 상세한 설명에서 설명되었더라도, 본 발명은 개시된 실시예들로 제한되어서는 안되고, 여기서 제시된 바와 같이 본 발명의 사상을 벗어나지 않는 범위에서 수많은 재배열, 수정 및 대체들이 가능할 것이다.
본 명세서 내에 포함되어 있음.

Claims (30)

  1. 상부 표면과 바닥 표면을 구비한 금속 리드프레임;
    상기 금속 리드프레임의 상부 표면상에 장착되고 다수의 본딩 패드들을 포함하는 집적회로 칩;
    다수의 와이어들; 및
    상기 집적회로 칩, 다수의 와이어들, 및 다수의 단자들 각각의 적어도 일부를 덮는 캡슐 혼합물;
    을 포함하고,
    상기 금속 리드프레임은 상기 상부 표면으로부터 바닥 표면으로 연장하는 다수의 단자들을 포함하고, 다수의 단자들 각각은 상부 표면에서 본딩 영역, 바닥 표면에서 컨택 영역, 및 상기 본딩 영역과 컨택 영역을 연결하는 금속 트레이스을 포함하며,
    다수의 와이어들 각각은 본딩 영역과 본딩 패드에 접착되고,
    상기 다수의 단자들의 컨택 영역들은 캡슐 혼합물에 의해 완전히 캡슐에 싸이지 않고,
    상기 다수의 단자들 중 적어도 하나는 컨택 영역으로부터 측면으로 배치된 본딩 영역을 전기적으로 연결하는 금속 트레이스들을 포함하여서 금속 리드프레임의 상부 표면에 수직한 어떠한 라인도 본딩 영역 및 금속 트레이스를 거쳐 본딩 영역에 전기적으로 연결된 컨택 영역 모두와 교차하지 않는 리드리스 집적회로 패키 지.
  2. 제1항에 있어서,
    상기 단자들 중 적어도 하나는 집적회로 칩 아래에 배치된 컨택 영역을 집적회로 칩의 둘레 주변에 배치된 본딩 영역으로 전기적으로 연결하는 금속 트레이스를 포함하는 리드리스 집적회로 패키지.
  3. 제2항에 있어서,
    상기 금속 트레이스와 집적회로 칩 사이에 개재된 점착 코팅을 포함하는 리드리스 집적회로 패키지.
  4. 제1항에 있어서,
    상기 컨택 영역으로부터 측면으로 배치된 본딩 영역은, 집적회로 칩에 대해 컨택 영역으로부터 바깥으로 배치되거나, 집적회로 칩에 대해 컨택 영역으로부터 안쪽으로 배치되거나, 집적회로 칩의 가장자리에 평행하게 배치되는 것 중 하나 이상인 것을 특징으로 하는 리드리스 집적회로 패키지.
  5. 제1항에 있어서,
    상기 단자들 중 적어도 하나의 본딩 영역의 표면 영역은 본딩 영역에 연결된 컨택 영역의 표면 영역보다 더 작은 것을 특징으로 하는 리드리스 집적회로 패키 지.
  6. 제1항에 있어서,
    다수의 단자들 중 제1 단자의 본딩 영역의 중심과 다수의 단자들 중 제2 단자의 본딩 영역의 중심 사이의 거리는 제1 단자의 컨택 영역의 중심과 제2 단자의 컨택 영역의 중심 사이의 거리보다 작은 것을 특징으로 하는 리드리스 집적회로 패키지.
  7. 제1항에 있어서,
    제1 본딩 영역 바로 아래에 배치되는 제1 컨택 영역에 연결된 제1 본딩 영역을 구비하는 다수의 단자들 중 제1 단자;
    제2 본딩 바로 아래에 배치된 제2 컨택 영역에 연결된 제2 본딩을 구비하는 다수의 단자들 중 제2 단자; 및
    제3 컨택 영역에 연결된 제3 본딩 영역을 구비하는 다수의 단자들의 제3 단자;
    를 포함하고,
    상기 제3 본딩 영역은 제1 본딩 영역과 제2 본딩 영역 사이에 개재되고,
    상기 제3 컨택 영역은 제1 컨택 영역과 제2 컨택 영역 사이의 영역으로부터 측면으로 배치되는 것을 특징으로 하는 리드리스 집적회로 패키지.
  8. 제7항에 있어서,
    제4 컨택 영역에 연결된 제4 본딩 영역을 구비하는 다수의 단자들 중 제4 단자를 포함하고,
    상기 제4 본딩 영역은 제1 본딩 영역과 제2 본딩 영역 사이에 개재되고,
    상기 제4 컨택 영역은 제1 컨택 영역과 제2 컨택 영역 사이의 영역으로부터 측면으로 배치되는 것을 특징으로 하는 리드리스 집적회로 패키지.
  9. 제1항에 있어서,
    제1 컨택 영역을 구비하는 다수의 단자들 중 제1 단자;
    제1 컨택 영역에 인접한 제2 컨택 영역을 구비하는 다수의 단자들 중 제2 단자; 및
    제1 컨택 영역과 제2 컨택 영역 사이에 경로가 정해진 금속 트레이스를 구비하는 다수의 단자들 중 제3 단자;
    를 포함하는 리드리스 집적회로 패키지.
  10. 제1항에 있어서,
    상기 금속 리드프레임의 바닥 표면은 선택적으로 에치 백(etch back) 되어서 금속 리드프레임의 바닥 표면은 캡슐 혼합물의 바닥표면과 평행한 것을 특징으로 하는 리드리스 집적회로 패키지.
  11. 제1항에 있어서,
    상기 금속 리드프레임의 바닥 표면은 선택적으로 에치 백 되어서 금속 트레이스의 바닥 표면의 적어도 일부는 캡슐 혼합물의 바닥 표면과 평행한 것을 특징으로 하는 리드리스 집적회로 패키지.
  12. 제1항에 있어서,
    상기 금속 리드프레임의 바닥 표면은 선택적으로 에치 백 되어서 캡슐 혼합물 내부의 금속 리드프레임의 적어도 일부가 제거되는 것을 특징으로 하는 리드리스 집적회로 패키지.
  13. 제1항에 있어서,
    상기 금속 트레이스의 바닥 표면은 선택적으로 에치 백 되어서 캡슐 혼합물 내부의 금속 트레이스의 적어도 일부가 제거되는 것을 특징으로 하는 리드리스 집적회로 패키지.
  14. 제1항에 있어서,
    상기 본딩 영역들의 적어도 하나의 본딩 영역의 상부 표면에 가해진 금속 도금을 포함하고,
    상기 금속 도금 아래의 금속 리드프레임의 적어도 일부는 에칭되는 것을 특징으로 하는 리드리스 집적회로 패키지.
  15. 제14항에 있어서,
    상기 금속 도금 아래의 금속 리드프레임의 모두가 에칭되는 것을 특징으로 하는 리드리스 집적회로 패키지.
  16. 제1항에 있어서,
    상기 다수의 본딩 영역들의 제1 본딩 영역의 폭은 5밀리미터보다 작고,
    제1 본딩 영역의 가장자리와 제2 본딩 영역의 가장자리 사이의 거리는 5밀리미터보다 작은 것을 특징으로 하는 리드리스 집적회로 패키지.
  17. 제1항에 있어서,
    상기 적어도 하나의 금속 트레이스의 바닥 부분은 보호 재료로 코팅되는 것을 특징으로 하는 리드리스 집적회로 패키지.
  18. 제17항에 있어서,
    상기 보호 재료는 에폭시, 산화제, 및 솔더 마스크를 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 리드리스 집적회로 패키지.
  19. 제1항에 있어서,
    컨택 영역의 바닥 표면상에 형성된 땜납 가능한 보호층을 포함하고,
    땜납 가능한 보호층은,
    니켈, 팔라듐, 및 금의 도금 층;
    니켈 및 금의 도금 층;
    니켈 및 은의 도금 층;
    은, 금, 또는 니켈과 금의 도금;
    전해질 또는 담금(immersion) 주석;
    주석과 납의 솔더 코팅 또는 주석-합금 솔더;
    주석과 납의 솔더 볼 또는 주석-합금 솔더; 및
    유기 솔더 보존 재로 코팅된 그대로의 구리;
    를 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 리드리스 집적회로 패키지.
  20. 제1항에 있어서,
    상기 금속 리드프레임의 상부 표면은 다이 부착 패드를 포함하고, 집적회로 칩의 적어도 일부는 상기 다이 부착 패드에 장착되는 것을 특징으로 하는 리드리스 집적회로 패키지.
  21. 제1항에 있어서,
    상기 집적회로 칩에 장착되고 금속 리드프레임에 전기적으로 연결된 하나 이상의 집적회로 칩들을 포함하는 리드리스 집적회로 패키지.
  22. 금속 리드프레임 내에 리세스들을 형성하기 위해 금속 리드프레임의 상부 표면을 부분적으로 에칭하는 단계;
    상기 금속 리드프레임에 집적회로 칩을 장착하는 단계;
    와이어 본드들을 통해 본딩 영역들에 집적회로 칩을 전기적으로 연결하는 단계;
    상기 집적회로 칩, 와이어 본드들, 및 다수의 금속 트레이스들을 덮고 금속 리드프레임 내 리세스들을 채우기 위해 캡슐 혼합물을 가하는 단계; 및
    다수의 금속 트레이스들 각각을 고립시키기 위해 금속 리드프레임의 바닥 표면을 선택적으로 에칭하는 단계;
    를 포함하고,
    상기 리세스들은 다수의 금속 트레이스들의 상부를 정의하고, 다수의 금속 트레이스들의 각각의 금속 트레이스는 그것의 상부 표면상에 배치된 본딩 영역을 구비하고,
    다수의 금속 트레이스들 각각은 그 하부 표면상에 배치되고 캡슐 혼합물에 의해 완전히 덮이지 않은 컨택 영역을 구비하며,
    적어도 하나의 금속 트레이스는 본딩 영역으로부터 측면으로 배치된 컨택 영역을 포함하여서 금속 리드프레임에 수직하는 어떠한 라인도 컨택 영역과 본딩 영역 모두와 교차하지 않는 것을 특징으로 하는 리드리스 집적회로 패키지를 제조하는 방법.
  23. 제22항에 있어서,
    금속 트레이스의 하부 표면의 적어도 일부는 캡슐 층의 바닥 표면과 동일한 평면에 있도록 에치 백 되는 것을 특징으로 하는 리드리스 집적회로 패키지를 제조하는 방법.
  24. 제22항에 있어서,
    상기 금속 트레이스들의 하부 표면의 적어도 일부에 보호 코팅을 가하는 단계를 포함하는 리드리스 집적회로 패키지를 제조하는 방법.
  25. 제24항에 있어서,
    보호 코팅은 하나 이상의 저항 산화 코팅, 에폭시 코팅, 및 보호 잉크를 포함하는 것을 특징으로 하는 리드리스 집적회로 패키지를 제조하는 방법.
  26. 제22항에 있어서,
    상기 금속 리드프레임의 바닥 표면의 일부는 캡슐 층의 바닥 표면과 동일한 평면이 되도록 에치 백 되는 것을 특징으로 하는 리드리스 집적회로 패키지를 제조하는 방법.
  27. 제22항에 있어서,
    상기 집적회로 칩은 금속 리드프레임의 다이 부착 영역에 장착되고,
    상기 다이 부착 영역은 제1 거리로 캡슐 층의 바닥 표면으로부터 돌출하고 컨택 영역들은 제2 거리로 캡슐 층의 바닥 표면으로부터 돌출하며,
    제1 거리는 제2 거리보다 작은 것을 특징으로 하는 리드리스 집적회로 패키지를 제조하는 방법.
  28. 제22항에 있어서,
    적어도 하나의 금속 트레이스의 하부 표면의 적어도 일부는 캡슐 혼합물의 내부에서 에치 백 되는 것을 특징으로 하는 리드리스 집적회로 패키지를 제조하는 방법.
  29. 제22항에 있어서,
    상기 금속 리드프레임의 상부 표면으로 채널을 부분적으로 에칭하는 단계; 및
    상기 캡슐 혼합물을 고립되고 도달하기 힘들 리세스들의 부분들로 제공하기 위해 상기 채널을 통해 금속 리드프레임과 집적회로 칩 사이로 캡슐 혼합물의 일부를 흐르게 하는 단계;
    를 포함하는 리드리스 집적회로 패키지를 제조하는 방법.
  30. 제22항에 있어서,
    다중-유닛 리드프레임 스트립으로부터 리드리스 집적회로 패키지를 싱귤레이트(singulate)하는 단계를 포함하는 리드리스 집적회로 패키지를 제조하는 방법.
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