KR100852766B1 - 고 파워 밀도 디바이스를 위한 패키지 - Google Patents

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Abstract

반도체 디바이스 패키지는, 얇아진 MOS 게이티드 그리고/또는 다이오드 다이가 상부 전도층 내에 식각된 함몰부의 하부에 땜납되는 DBC로 형성된다. 이러한 DBC의 절연층 내의 비아는 전도성 물질로 채워져, 저항성 션트를 형성한다. 복수의 패키지들이 DBC 카드 내에 형성될 수 있는바, 이들은 개별적으로 또는 클러스터(cluster) 단위로 분리될 수 있다. 개별적인 패키지들은 지지 DBC 기판 및 히트 싱크 상에 다양한 어레이로 장착된다. 집적 회로들이 어셈블리 상에 장착되어 다이에 연결됨으로써, 그 다이의 전도를 제어한다.
반도체 패키지, DBC, 저항성 션트 물질, 땜납

Description

고 파워 밀도 디바이스를 위한 패키지{PACKAGE FOR HIGH POWER DENSITY DEVICE}
도 1은 본 발명의 패키지의 상부 평면도이다.
도 2는 도 1의 절단선(2-2)을 따라 절취된 도 1의 단면도이다.
도 3은 도 1 및 2의 분해 투시도이며, 이는 패키지의 반도체 다이에 대한 대안적인 방향들을 도시한다.
도 4 및 4a는 본 발명의 패키지에 대한 대안적인 구조들의 상부 평면도이다.
도 5는 다이가 뒤집어진 도 1, 2 및 3의 패키지의 추가적인 대안의 상부 평면도이다.
도 6은 도 5의 본 발명의 실시예의 분해 투시도이다.
도 7은 저항성 션트 비아가 DBC 기판에 형성된 본 발명의 추가적인 실시예의 상부 평면도이다.
도 8은 도 7의 절단선(7-7)을 따라 절취된 도 7의 단면도이며, 이는 DBC 웨이퍼의 상부 구리층의 함몰부에서의 MOSFET 다이를 추가적으로 도시한다.
도 9는 도 2와 같은 본 발명의 패키지의 단면도이지만, 이는 솔더 재흐름 동안에 다이를 배치하기 위해 솔더 스톱 딤플(solder stop dimple)들을 더 포함한다.
도 10은 도 9의 상부 평면도이다.
도 11은 DBC 웨이퍼에서 복수의 저항성 션트 비아들을 갖는 도 9의 패키지의 분해 투시도이다.
도 12는 본 발명의 패키지들이 웨이퍼 스케일로 프로세싱될 수 있으며, 개별적으로 또는 선택된 그룹들로 개별화될 수 있는 DBC 카드를 도시한다.
도 13은 공통 히트 싱크 및 또한 상부 히트 싱크상의 복수의 패키지들의 조립체를 도시한다.
도 14는 인접 패키지들이 DBC의 공통 중앙 절연층을 공유하는 도 13의 것과 유사한 조립체를 도시한다.
도 15는 패키지에 대한 금속 인터페이스 단자들과 저항성 비아 션트들을 갖는 적어도 2개의 패키지들의 조립체를 도시한다.
도 16은 EMI 차단 플레이트(screening plate)가 패키지 상부에 있으며, 일 디바이스가 저항성 션트를 갖는 도 13의 것과 유사한 조립체를 도시한다.
도 17은 개별 디바이스들 상부에 제어 집적회로(IC)들이 장착된 도 16의 것과 유사한 조립체를 도시한다.
도 18은 패키징 IC들이 파워 디바이스들의 상부들에 고정된 조립체를 도시한다.
도 19는 IC가 2개의 디바이스들에 공통되는 본 발명의 신규한 패키지들의 아직 추가적인 조립체를 도시한다.
도 20은 IC가 저항성 비아 션트를 갖는 파워 디바이스의 상부 및 하부 콘택 모두와 접촉하는 추가적인 조립체를 도시한다.
도 21은 회로 기판이 파워 디바이스들의 상부에 장착되어 연결된 본 발명의 신규한 조립체를 도시한다.
도 22는 EMI 차단, "스마트" 회로 기판 및 플라스틱 몰딩 바디(body)를 갖는 본 발명에 따른 신규한 조립체를 도시한다.
관련출원
본 출원은, 2005년 12월 21일자로 미국에 가특허출원된 "BOND-WIRELESS HIGH POWER DENSITY MODULE WITH INTEGRATED SMARTNESS"(IR-3174 Prov)(가출원번호 60/753,353), 2006년 1월 6일자로 미국에 가특허출원된 "BOND-WIRELESS POWER PACKAGE WITH INTEGRATED CURRENT SENSOR, ESPECIALLY SHORT CIRCUIT PROTECTION"(IR-3175 Prov)(가출원번호 60/756,984), 2006년 1월 24일자로 미국에 가특허출원된 "STRESS-REDUCED BOND-WIRELESS PACKAGE FOR HIGH POWER DENSITY DEVICE"(IR-3177Prov)(가출원번호 60/761,722)에 근거하며 이의 우선권을 주장한다. 상기 가 특허출원들의 전체 내용은 참조로서 본 출원에 인용된다.
본 발명은 반도체 디바이스 패키지들 및 이들의 제조 프로세스에 관한 발명이다.
MOSFET 및 IGBT와 같은 파워 스위치들의 전류 및 파워 구동능력은 통상적으로 이들의 패키지에 의해 제한된다. 따라서, 열적 저항과 전기적 저항을 경험하는 패키지는 파워 손실 및 소정의 한계를 넘어서는 상응하는 반도체 다이의 가열을 야기할 수 있다.
열에 관한 이슈는 논외로 하고, 패키지 유도력(inductivity) 또한, 고 전류를 스위칭함에 있어 매우 중요한 제한 요소이다. 패키지의 기생 인덕턴스는 유도성 과전압(inductive over-voltage)을 야기하는바, 이는 반도체 다이(die)를 파괴할 수도 있다. 이러한 반도체 다이는 실리콘 또는 GaN 기반의 기판이다. 이와 같은 점은, 리드 프레임(lead frame) 또는 다른 외부 금속 터미널들을 다이의 최상부 금속층들과 전기적으로 연결하기 위해 본드 와이어(bond wire)를 사용하는 현재의 패키지 기술에 있어 특히 실질적이다. 상기 유도성 과전압을 고려하기 위해서는, 종종 사용되는 다이는, 어플리케이션 자체에서 요구하고 있는 것보다 훨씬 더 높은 파괴전압을 가져야 한다.
따라서, 패키지 기술들은 파워 디바이스들에 대해 본드 와이어리스 연결 기술에 의해 낮은 유도성과 히트 싱크(heat sink)로의 더 나은 열 전달성을 얻고자 하고 있다. 이러한 접근법 중의 일례는 DirectFET 기술이며, 이는 예를 들면, 미국특허 US 6,624,522(IR-1830)에 개시되어 있다. 파워 다이의 최상부(topside), 특히 MOS 게이티드 디바이스의 소스 또는 이미터 콘택을 넓은 금속면에 연결함으로써, 더 큰 전류 운반 능력, 더 나은 열적 특성, 더 낮은 유도성을 동시에 얻을 수 있는 패키지가 가능하다(최상부 파워 전극은 MOSFET 및 IGBT 양쪽 모두에 대해 이하에서 종종 소스라고 언급됨). 다른 기술들은 플립-칩 솔더링(flip-chip soldering)을 사용하거나 또는 큰 금속 스트랩(strap)이 다이의 최상부(소스 또는 이미터 콘택)에 납땜되어 디바이스의 열적 성능 및 전기적인 성능을 개선하고 있다.
큰 금속 콘택들 또는 구리 스트랩들의 주요한 문제는 다이에 가해지는 스트레스인데, 이는 다이(예를 들면 실리콘)의 열 팽창계수와 비교하여 볼 때 매우 큰 금속의 열 팽창계수로 인해 다이에 가해지는 스트레스이다. 이와 같은 점은 가전기기들과 같이 상대적으로 적당한 파워 어플리케이션에서는 허용이 가능할 수도 있지만, 자동차(automotive)의 전기장치들 같이 가혹한 조건하에 있는 헤비 듀티(heavy duty) 어플리케이션에 있어서는 심각한 신뢰성 문제를 만들어 낸다. 이와 같은 극단적인 어플리케이션에서의 스트레스 효과는 그 아래쪽의 활성층들 때문에 민감한 최상부 금속층들에 심각한 손상을 야기할 수 있다.
다이에 인가되는 스트레스는 논외로 하더라도, 구리 스트랩(strap) 디바이스에서 사용되는 것과 같은 큰 금속 콘택들 또는 DirectFET 디바이스에서의 캔 금속은, 패키지 장기간의 동작에 있어서 또 다른 단점을 가질 수 있다. 따라서, 다이와 금속 콘택 사이의 솔더 접합부(solder joint)는, 주요한 온도가 변화하고 주기적인 온도 변화가 적용된다면 빠르게 악화되는 경향이 있다. 이러한 실패의 매카니즘은 또한 열적 불일치 및 금속 콘택과 다이 물질 간의 열 팽창 차이에 의해서도 일어날 수 있다. 이러한 결과로 인해, 미세한 틈(crack)을 야기되고 심지어는 콘택의 박막 분리가 야기될 수 있으며, 솔더 접합부 내에서 열적 저항 및 전기적 저항의 증가를 야기한다. 결과적으로 패키지의 성능이 손상 받을 것이다. 따라서, DirectFET 디바이스의 금속 캔 기술은, 다이와 금속 캔 간의 열 팽창 불일치를 보상하기 위해 다이의 뒷면을 금속 캔의 안쪽에 붙이는 다이 부착에 있어서 솔더(solder)보다는 접착층(adhesive layer)을 사용한다. 접착층들은 스트레스로 인해 유도되는 힘들을 더 잘 다룰 수 있으며 솔더를 사용하는 경우처럼 성능을 악화시키지 않는데, 이는 접착층의 보다 더 좋은 유연성(flexibility) 때문이다. 하지만, 접착층(adhesive layer) 또는 글루 레이어(glue layer)는 전류 운반 능력을 제한하며 솔더와 비교했을 때 더 큰 열 저항을 갖는다.
전술한 바와같은 열적으로 불일치한 문제점들 때문에, 고파워 패키지들은 통상적으로 DBC(Direct-Bonded-Copper)와 같은 기판을 사용하는바, 이는 가령 실리콘과 같은 다이 기판에 대해 보다 더 우수한 열 팽창 계수의 일치를 제공한다. DBC 기판은 일반적으로, 중앙 절연층을 포함하여 이루어지는데, 상기 중앙 절연층은 종종 그 윗면과 아랫면에 상부 전도층과 하부 전도층을 갖는 세라믹이다. 이러한 것들은 주로 구리이다. 상기 상부 전도층은 원하는데로 패터닝될 수 있다. 다이의 일면을 DBC의 상부 전도층에 납땜하고 다이의 다른 면은 통상적인 와이어 본드를 통해 접속됨으로써, 이러한 기술이 통상적으로 사용된다. 냉각을 고려하는 한, 다이의 오직 일면만이 냉각되며, 다른 일면은 와이어 본드의 열적 병목현상을 경험한다. 더 나아가, 인덕턴스는 와이어 본드때문에 상대적으로 높다. 따라서, 다이의 일면에 대한 DBC-기판 기술은 신뢰성 문제만을 해결할 수 있을 뿐이며, 최상의 열적 성능 및 낮은 인덕턴스 성능을 제공하지는 못한다.
중앙의 다이와 위쪽 및 아래쪽의 DBC 기판으로 이루어진 샌드위치를 형성하는 2개의 DBC 기판들을 사용하는 기술이 알려저 있다. DBC 기판은, 가령, 하프-브리지, H-브리지, 풀-브리지 구조들과 같은 파워 모듈들을 위한 전체 회로를 또한 제공하고 있기 때문에, 크기가 상대적으로 크다. 베어 다이((bare die)가 위쪽 및 아래쪽 DBC 사이에 납땜된다. 본드-와이어리스 다이가 부착되며, 따라서, 낮은 유도성 및 양쪽 사이드의 냉각이 해결된다. 이러한 구조들의 가장 큰 단점은 비용에 관한 것으로, 100∼300 ㎛ 두께의 복수개의 빈 다이들이 기판들 사이에 연결되어야 하기 때문에, 매우 비싸며 평평한 2개의 고도로 주문화된 DBC 기판(이들이 회로를 제공함)을 사용하기 때문에 비용이 많이 든다. 이러한 점은 고도의 정확성을 요구하며 이는 생산에 있어 매우 큰 문제이다. 따라서, DBC 샌드위치 기술의 고 비용 및 생산공정 상의 문제점이 이 기술에 있어 가장 큰 걸림돌이 되고 있다.
앞서 논의된 종래기술의 또 다른 단점은, 패키지에 전류 감지 기능 및 과-전류 감지 기능을 추가할 때의 어려움이다. 따라서, 이러한 패키지들의 어플리케이션에 전류 측정 센서를 구현하는 기술이 알려저 있다. 이러한 센서들은 보호 회로로 하여금 위험한 전류 제한을 검출하고, 시스템을 셧다운시키고, 전류를 제한하고, 전류 또는 전압 등등의 출력을 내려 낮은 성능으로 어플리케이션을 작동시키기는 것과 같은 대응 수단을 쓰게 한다. 이러한 전류 센서들은 통상적으로 어플리케이션의 전류 통로에 설치된 저항들이다. 이와 같은 전류 센서들은 추가적인 비용 및 설치 공간을 필요로 한다. 전류 감지 능력들은 또한 파워 디바이스 자체에 추가될 수 있다. 따라서, 다이의 전류 운반 영역의 작은 부분이 전류 흐름을 측정하기 위해 사용되고 잘 알려진 계산 기법을 이용하여 디바이스의 전체 활성 영역을 통한 대응하는 전체 전류를 판별하는 MOSFET의 전류 감지가 알려져 있다. 이 방법의 단점들은 다음과 같다.
. 이 방법은 다이 상에 추가적인 공간을 필요로 한다.
. 이 방법은 상대적으로 부정확하며, 특히;
. 이 방법은 특정한 다이 디자인/레이아웃을 필요로 한다.
이와같은 전류 감지 파워 디바이스들의 패키징에 관한 또 다른 단점은, 전류 감지 기능이 적어도 2개 이상의 콘택 패드(주요 전류 흐름에 비례하는 전압 신호를 전달)를 필요로 한다는 점이다. 이러한 콘택들은 통상적으로 낮은 파워 패드들이며, 와이어 본드를 통해 외부 회로와 연결되어 있다. 이러한 콘택 패드들은 이용가능한 다이 공간을 더욱 감소시킨다. 따라서, 2개 이상의 작은 콘택들이 접속되어야만 하기 때문에, 본드 와이어리스 파워 패키지는 점점 더 복잡해지며, 다이의 범핑(bumping) 역시 점점 더 복잡해지고 있다.
또 다른 단점은 집적화된 전류 감지 기능을 갖는 다이를 테스트/프로빙 하는데 따른 어려움이다. 전류 감지 옵션은 테스트 시간을 증가시키며 전류 감지 셀들의 결함때문에 웨이퍼의 수율을 감소시킬 수 있다.
하지만, 하프-브리지, H-브리지, 풀-브리지 구조의 파워 스위치들을 사용하는 모터 구동들, DC/AC-인버터, DC/DC 콘버터들은 전류를 측정해야만 하고, 전류에 대한 정확한 제어가 요구된다. 상응하는 제어 유닛들이 주요 전류(예를 들면, 모터 구동에서의 위상 전류)에 대한 정확한 피드백을 얻는 것이 중요하다. 이러한 목적들을 위해, 상대적으로 높은 정확도를 갖는 센서들이 필요하다(종종 큰 동적 범위 이상). 따라서, 이러한 종류의 전류 감지를 위해서는 높은 정확도의 션트(shunt) 저항들, 홀(hall) 센서들, 마그네토(magneto) 저항성 센서들 등등이 사용된다.
본 발명에 따르면, 신규한 고 전류 패키지가 형성되는바, MOSFET 또는 IGBT 등등과 같은 얇은 반도체 다이를 지지하기 위한 케이스(case)를 형성하는 최상부 구리층 내에 함몰부(depression)가 형성된다. 드레인 콘택(드레인 및 콜렉터 전극들은 여기서는 교환가능하게 사용됨)은 상기 함몰부의 표면에 납땜되며, 다이의 최상부 면은 상기 함몰부의 테두리와 대략 동일 평면이다. 납땜가능한 소스(또는 이미터)와 게이트 패드들 또는 대응하는 솔더 범프들은 상기 테두리에서 상기 평면 위로 솟아있다. 소스(이미터) 전극이 함몰부의 바닥에 납땜된 상태로 상기 다이는 또한, 플립되고 설치될 수 있다. 상기 함몰부 주위의 테두리는 말굽(또는 U 형태)과 같은 모양으로 만들어질 수도 있으며, 또는 테두리를 침범하거나 침범하지 않는 임의의 원하는 형태를 가질 수도 있다.
하나 이상의 이러한 패키지들은 히트 싱크(heat sink)상에 장착될 수 있으며, 복수의 패키지들은 공통 중앙 절연층을 공유할 수 있다. 패키지들은 DBC 카드 레벨에서 형성될 수 있으며, 그리고 개별적으로 또는 패키지들의 통합 그룹들로 갤별화될 수 있다.
상부 히트 싱크는 상부측 및 이에 따라 듀얼 사이드 냉각을 제공하도록 하나 이상의 패키지들의 상부 구리층에 연결될 수 있다. 하나 이상의 전도성 비아들이 저항성 전류 션트로서 동작하도록 상부 다이 전극들과 하부 DBC 구리층의 연결을 허용하기 위해 DBC 절연층을 통해 형성될 수 있다. 집적회로 제어 구조가 디바이스들을 포함하는 회로들에서 디바이스들의 제어를 위해 이러한 패키지들의 상부에 연결될 수 있다.
본 발명은 하기의 이점들을 제공한다.
a) 개선된 기계적인 특성들:
i) 응력-감소된, 양측 냉각된 반도체 디바이스 하우징
ii) 실리콘 다이에 대한 매칭 열팽창 계수들을 갖는 물질 선택
iii) 열팽창 계수들의 매칭으로 인한 증가된 신뢰성
b) 개선된 전기적 특성 및 열적 특성
i) 다이의 소스 및 드레인(또는 에미터/컬렉터)에 큰 콘택 영역을 제공함에 따른 낮은 인덕턴스
ii) 솔더(solder) 다이 부착 및 큰 콘택 영역들을 이용한 낮은 전기 저항 및 열 저항으로 인한 우수한 전류 파워 성능
iii) 전기적 분리(고전압 및 자동차 및 기타 응용들에서 필요함)
c) 개선된 제조 및 핸들링 특성들
i) 용이한 핸들링 및 파워 모듈들로의 통합에 적합한 사전-조립된 개별 부품 패키지(들)
ii) DBC에 대한 보다 덜 엄격한 정밀도 요건들
d) 하기 내용으로 인한 낮은 제조 및 테스트 비용들
i) 최종 고객에 의해 수행될 수 있는 애플리케이션 특정 일대일 맞춤(customization)을 하지 않는 대량 생산
ii) DBC 캔 함몰부(DBC can depression)에 대한 다이 부착은 개별 다이를 핸들링 및 조립 대신에 DBC-카드상에서 수행될 수 있다.
iii) 패키지 부분들을 개별 디바이스로 분리시키기 이전에, 조립 이후 또는 조립 동안 전기적인/파라메터의 최종-테스트가 DBC-카드 레벨에서 수행될 수 있다.
iv) 최종-고객으로의 전송은 정교한 추가적인 전송 패키지의 필요없이 전체로서 보호를 제공하는 DBC-카드-조립체를 사용하여 수행될 수 있다.
e) 고유한 고객 이점들
i) 사전-조립된 개별 부품 패키지는 공지의 파워 기판들의 열팽창 계수와 매칭되며, 이에 따라 꽤 다양한 응용들에 대해 매력적이다.
ii) 최종 고객에 의해 애플리케이션 특정 회로에 쉽게 결합될 수 있는 패키징 개별 디바이스들의 애플리케이션-유연성(application-flexibility)
iii) 상부가 하부가 되는 또는 하부가 상부가 되는 것과 같은 DBC-캔 내부에서 다양한 다이 부착 가능성들로 인한 애플리케이션-유연성, 이는 여러 DBC-캔 패키징 다이를 파워 기판상에 또는 파워 모듈에 결합함으로써, 최적의 하이측(high-side) 및 로우측(low-side) 구동기 또는 하프-브리지/풀-브리지 구성들을 제공한다.
iv) 세라믹 타입의 DBC-캔(Al2O3; AlN; SiN; 및 기타 세라믹들)과 응용 요건들을 매칭함에 따른 비용-효율적인 물질 선택
f) 선택적인 특성들의 고유의, 용이한 구현
i) 추가적인 EMI 차단 기능이 DBC-캔의 상부-Cu 층을 사용하여 이용가능하다.
ii) 추가적인 열-확산기가 DBC-캔의 상부에 장착될 수 있으며, 다이의 하부는 응용의 냉각된 파워 기판에 납땜되며, 이는 최고의 파워 밀도들에 대한 가장 효율적인 더블 사이드 냉각을 제공한다.
iii) 게이트-구동기 IC와 같은 "지능형 디바이스들"의 다이 패키지 상부로의 용이한 접촉 또는 통합
iv) 파워 또는 신호 리드프레임(leadframe)들과 같은 외부 전기 인터페이스들에 대한 접촉 단자들의 용이한 구현
g) 응용 이점들
i) 상술한 높은 이용 유연성으로 인해, 그리고 서로 다른 이용가능한 옵션들로 인해, 본 발명은 파워 관리 마켓에서 응용들의 넓은 대역폭을 커버할 수 있다.
ii) 주요 응용 분야는 높은 전류들 또는 고전압들을 스위칭하며 낮은 인덕턴스 및 EMI-차단을 요구하는 고파워 회로들 및 모듈들이 될 것이다. 특히 MOSFET들 및 IGBT들을 이용하는 고파워 밀도 응용들 및 높은 신뢰성 요건들을 갖는 자동차 또는 안전 중요 기능들과 같은 엄격한 환경 조건들 또는 어려운 온도 사이클링 요건들 하에서의 응용들과 관련된다.
도1,2 및 3은 본 발명의 반도체 장치(30)의 제1 실시예를 도시한다. 상기 반도체 장치(30)는 반도체 다이(31) 및 하우징(housing)(32)를 포함한다.
반도체 다이(31)는 일 표면에는 솔더 범프(solder bump)(이후 "소스 범프(source bump)"로도 언급됨)(33)를 수용하는 소스 전극, 솔더 범프(34)(이후 "게이트 범프(source bump)"로도 언급됨)를 수용하는 게이트 전극을 가지고 반대 표면에는 솔더 프리폼(solder preform)(35)을 수용하는 드레인 전극을 가지는 실리콘에 기반한 수직의 전도성 파워 MOSFET일 수 있다. 납땜가능한 금속 패드들이 상기 솔더 범프들을 대신하여 이용될 수 있으며 그리고 솔더 페이스트(solder paste)가 상기 솔더 프리폼에 대신하여 이용될 수 있다. 다이(31)는 실리콘 다이로서 도시되었지만, 그것은 질화 갈륨에 기반한 장치들, 탄화 규소에 기반한 장치들 및 등등을 포함하는 임의 유형의 반도체 금속일 수 있다. 더욱이, 다이(31)는 파워 MOSFET으로서 설명되지만, 그것은 쌍극 트랜지스터 다이, IGBT 다이, 브레이크 오버 장치 다이(break over device die), 다이오드 다이 및 등등을 포함하는 임의 유형의 반도체 장치일 수 있다. 용어, MOS 게이트 장치는 적어도 일 표면 상에 파워 전극들을 가지는 임의 유형의 반도체 스위칭 장치 및 온(on) 및 오프(off) 상태 사이에서 장치를 스위칭하는 게이트를 언급할 수도 있다. 용어, 소스 전극 또는 소스 콘택은 MOSFET의 소스 또는 임의의 IGBT의 에미터(emitter)를 의미한다. 마찬가지로, 용어, 드레인 전극 또는 드레인 콘택 그리고 콜렉터(collector) 전극 또는 콜렉터 콘택은 상호 교환가능하게 사용될 수도 있다.
본 발명에서 사용된 상기 하우징(32)은 그것의 하부 표면의 절연층(41)과 접착하는 하부 전도층(40) 및 그것의 상부에서 절연층과 접착하는 상부 전도층(43)으로 구성된 웨이퍼일 수 있다. 상기 구조 유형은 "DBC"로서 언급된다. 본 발명에 따라, 상부 전도층(43)은 에칭되거나 또는 거기에 형성된 함몰부(depression)(50)을 가지도록 패턴화되며, 림(rim)(52)에 의해서 적어도 부분적으로 둘러싸인 평탄한 하부 표면을 가진다. 상기 함몰부(50) 및 림(52)의 표면은 예를 들어 니켈로 도금될 수 있어, 솔더 습윤(solder wetting)을 최적화하고, 산화에 대항하여 캔(can)을 부동화하며, 솔더 및 구리 및 실리콘 혹은 함몰부(50)의 표면(51)에 납땜되는 다이의 다른 물질 간의 금속 사이의 변화에 의한 신뢰성을 증가시킨다.
전도층(40 및 43)에 사용되는 전도성 물질들은 비록 다른 금속들이 사용될 수 있으나, 적절하게 구리와 같은 임의의 고 전도성 물질일 수 있다. 중앙의 절연층(41)은 전도층(40 및 43)을 서로 절연시키기 위해서 임의의 양호한 전기적 절연체일 수 있으며, 세라믹, 적절한 Al2O3가 될 수 있다. 다른 예로서, 또한 AlN 및 SiN이 이용될 수 있다. 전도층(40 및 43)은 임의의 요구된 두께일 수 있으며, 전형적으로 300㎛이나 임의의 다른 두께, 즉 전형적으로 300㎛에서 600㎛의 두께를 가질 수 있다. 이러한 DBC 물질들은 상업적으로 이용가능하며, 통상적으로 반도체 장치 모듈들에 사용되며, 여기서 전도층(40 및 43)(예를 들어, 구리 층)은 전기적으로 절연되나, 열적 교환의 측면에서는 하나의 층에서 생성된 열은 절연층(41)을 통하여 다른 전도층으로 흘러갈 수 있다.
본 발명에 따라, 상기 함몰부(50)는 전형적으로 약 100㎛ 두께보다 작을 수 있는 솔더 프리폼(또는 솔더층)(35) 및 전형적으로 약 100㎛보다 얇을 수 있는 다이(31)을 수용하기에 충분한 깊이를 가질 수 있을 것이다. 도1의 예에서, 상기 다이의 두께는 70㎛이며, 상기 솔더 프리폼(35)의 두께는 약 100㎛이며, 표면(51)과 절연층(41)의 상부 표면 사이는 130㎛의 구리 웹(web)으로 남겨진다.
다이(31)는 다이(31)의 상부 표면이 림(52)의 상부 표면과 적어도 거의 동일 평면상이 되도록 함몰부(50)의 표면(51)에 적절하게 납땜된다. 솔더 범프(33 및 34)는 패키지를 전도키고, 그리고 와이어 접착의 필요없이 콘택 범프들이 회로 기판 상의 자취들에 납땜되도록 하기 위해서 상기 평면 위로 돌출된다. 대안적으로 납땜가능한 패드들이 그 후의 납땜 부착을 위해서 솔더 범프들이 대신하여 이용될 수 있다. 동작 동안에, 다이(31)에서 발생한 열은 절연층(41)(예를 들어, 세라믹)을 통해서 패키지로부터 열을 분산시키는 하부 전도층(40)(예를 들어, 구리층)으로 전도되며, 그리고 특히, 상기 솔더 프리폼(또는 드레인)(35) 및 하부 전도층(40)으로부터 전기적으로 절연된 히트 싱크(heat sink)에 열적으로 연결될 수 있다.
상대적으로 큰 갭(gap)이 다이(31)의 외부 주변과 림(52)의 내부 표면 사이에 도시되지만, 상기 공간은 제조의 용이와 편의에 일치하도록 가장 작은 치수로 줄일 수 있다. 더욱이 남았는 갭은 절연 비드(bead)로 채워질 수 있다.
도3은 위치 3A 및 3B에서 다이(31)에 대한 두 개의 다른 가능한 방위를 도시한다.
상부 전도층(43)(예를 들어, 구리층)의 림(52)은 도1,2 및 3에서 말편자 또는 U자 모양으로 도시된다. 다른 구조들이 사용될 수 있다. 예를 들면, 도4에서, 도1,2 및 3의 요소들과 유사한 요소들은 같은 식별 번호를 가지며, 상부 전도층(43) 내의 함몰부(50)는 림(52)에 의해서 완전히 밀폐된다. 도4A는 상기 림의 두 단부들이 게이트 범프(또는 게이트 콘택)(34)와 소스 범프(또는 소스 콘택)(33)에 각각 접촉되는 것을 간단히 하기 위해서 제거되거나 개방되는 다른 실시예를 도시한다. 더욱이, 도4A의 실시예에 따라, 공기 봉합은 몰딩과 겔(gel)이 채워지는 동안에 거의 발생하지 않는다.
도5 및 도6은 본 발명의 다른 실시예를 도시하며, 모든 도면들에 대해 아래의 경우에서 같은 번호는 유사한 요소들을 식별한다. 도5 및 도6은 상기 소스 및 게이트 범프들(또는 IGBT의 동등한 범프들 또는 등등)이 움푹들어간 평탄한 표면(51)과 마주하기 위해서 플립된 도1에서 도4의 다이(31)를 도시한다. 그래서 도5 및 도6에서, 도1에서 도4의 상부 전도층(43)(예를 들어, 위쪽 구리층)은 각 림 세그먼트들(52a 및 52b) 및 평탄한 함몰부 베이스 일부들(51a 및 51b)과 함께 세그먼트(43a 및 43b)로 분리된다. 짧은 텅(toung)(65)은 함몰부의 몸체(51b)로부터 확장된다. 플립된 다이(31)는 표면(51a)에 납땜된 소스 범프(33) 및 표면(51b)에 남땜된 게이트 범프(34)와 함께 납땜될 수 있으며 상부 전도층(43a,43b) 내의 갭(66)에 의해서 소스 범프(33)와 절연된다.
도7 및 도8은 적어도 하나의 저항 전류 션트가 패키지(70) 내에 형성된 본 발명의 그 후의 실시예를 도시한다(도8). 그래서 도7의 절연층(41)은 전도층(40 및 43)(예를 들어, 구리층)이 접착되기 전에 드릴(drill)되거나 형성된 스루-개방구(thru-opening)(또는 홀(hole))(71)를 가진다. 또한 상기 스루-개방구(71)는 전도층(40 및 43)이 절연층(41)에 접착된 후에 형성될 수 있다. 그 다음에 적합한 전기적 전도성 물질이 상기 스루-개방구(71)를 채워, 전도층(40 및 43)을 연결하고 션트 저항기(shunt resistor)(이후, "션트"로도 언급된)(72)(도8)를 형성한다.
요구된 션트 저항은 상기 적용에 의존하며, 비록 임의의 저항값이 생성될 수 있으나 요구된 약 0.1 마이크로옴보다 클 수 있다. 상기 션트 저항값은 상기 션트 의 수용 가능한 파워 손실과 상기 션트 저항기를 통한 전압 강하(73) 사이에서 조정될 수 있다. 상기 션트(72)는 패키지(70)의 열적 경로에서 통합되며, 상기 다이(31)에 대한 열반산판 또는 다른 열적 관리 냉각에 의해서 자동적으로 냉각될 것임에 주목하여야 한다.
션트(72)의 저항은 상기 홀(71)의 기하 구조와 길이 및 상기 션트의 저항성에 의존할 것이다. 상기 홀(71)은 원형의 횡단면으로 도시되나, 임의의 다른 모양일 수 있다. 그것의 길이는 Al2O3와 같은 세라믹이 300㎛에서 600㎛로 되는 경우에 절연층의 두께의 길이로 될 수 있다.
션트(72)에 사용되는 물질은, 예를 들어 구리 또는 솔더와 같은 임의의 요구된 도체일 수 있으며, 또는 상대적으로 더 작은 열 저항 계수를 가지는 망가닌(manganin)과 같은 물질일 수 있다. 또한 절연층의 표면 상에 동등하거나 대칭적으로 분배된 복수의 평행한 션트들이 이용될 수 있으며, 관련 다이 전극 아래에 있을 수 있는 도트(dotted) 서클(72a,72b,72c)에 의해서 도시되었다. 이것은 더 낮은 인턱턴스, 더 큰 션트 전류 및 더 동등한 션트 전류의 분배에 이점이 있다.
다음으로 도9,10 및 11은 다이 부착 동안에 장치의 표면(51) 또는 도8의 패키지 상에 상기 다이(31)를 안전하게 위치시키는 솔더 스톱(sloder stop) 구조를 도시하며, 다이 에지가 림(이후 "프레임(frame)"으로도 언급됨)(52)과 접촉하는 것을 방지한다. 그래서 복수의 함몰부들 또는 딤플들(dimlpes)은 상기 다이 부착이 프로세스를 역류하는 동안에 상기 다이가 자기 정렬하도록 다이(31)의 요구된 위치 주위에 형성된다. 딤플(dimples)(80)은 바람직하게는 절연층(41)(예를 들어, 세라믹)까지 내려간 둥글게 된 바닥 형상을 가진다.
프레임(52) 안쪽에 절연 래커(lacquer) 또는 다른 솔더 스톱을 사용할 수도 있다. 유동성을 가진 솔더 페이스트(solder paste)보다 오히려 솔더 프리폼(35)을 사용하여, "부드러운 납땜" 프로세스가 사용될 수 있으며, 솔더 페이스트도 또한 사용될 수 있다. 솔더 프로폼(35)을 사용할 때; 납땜 프로세스 동안 DBC 캔(can) 안쪽의 다이(die)의 강한 움직임을 피하도록 가스 분위기(gas atmosphere)를 형성함에 있어, 납땜 프로세스가 수행될 수 있다. 그러나, 딤플(80)은 솔더 스톱의 역활을 하고 그리고 또한 온도 싸이클링(cycling) 동안 구리와 세라믹 사이의 결합력을 위해 스트레스 릴리즈(stress release)를 제공한다.
패키지 비용을 최소화하기 위해, 도 8의 개별적 장치(또는 패키지들)(70)(또는 도 1의 30)은 동시에 DBC 카드 상에 형성될 수 있고, 그 다음에 카드로부터 낱개화(singulate) 될 수 있다. 따라서, DBC 카드(90)는 도 12에서 도시된다. 이러한 카드들은 5"×7" 또는 4"×6"과 같은 크기로 생산되며 그리고 위쪽 및 아래쪽 구리 층들을 구비한 계속적인 중앙의 절연층(41)(예를 들어, 세라믹층)을 가진다. 이 층들은 동시에 마스크(mask) 될 수 있고 그리고 앞선 도면들에서와 같이 위쪽 층 내에서의 함몰부(50); 및 션트들(shunt)(72)과 딤플들(dimples)(80)(도 9 및 도 10)과 같은 다른 피처들(featurs)을 구비한 개개의 패키지들(70)(또는 30)을 정의하도록 에칭될 수 있다. 패키지들과 패키지들 사이의 스트리트들(street)(95)의 패터닝(patterning) 후에, 다양한 다이(31)가 패키지 위치 내로 올려질(load) 수 있다. 션트들은 다이(31)가 적절한 장소에서 조립되고 납땜 되기 전에 테스트 될 수 있고, 그리고 각 패키지는 패키지들의 낱개화 전에 테스트 될 수 있다는 것에 유의해야한다. 더욱이, 패키지들 안으로 올려지는 다이는 MOSFET들, IGBT들, 다이오드들, 등등의 조합과 같은 다양한 다이일 수 있다.
생산 손실(yield loss)을 감소시키기 위해 어떤 실리콘 또는 다른 다이가 각각의 패키지 내에 올려지기 전에 션트(72) 값들을 테스트하는 것은 매우 바람직하다. 테스트가 웨이퍼 레벨에서 수행된 후에, DBC 캔들은 톱질(sawing), 썰기(dicing) 또는 스트리트들(95)에서의 물리적인 단선(breaking)에 의해 낱개화될 수 있다.
패키지들은 두 개 또는 더 많은 패키지들의 클러스터(cluster)들로 낱개화 될 수 있다는 것에 유의해야 한다. 두 개의 패키지 클러스터들은 도 12의 오른쪽 반(half)에 도시되고, 그리고 도 14와 관련하여 설명되는 바와 같이 올려질 수 있다.
비아(via)들은 카드 상에서의 선택된 패키지 위치들에서 생략될 수 있고, 그리고 패키지들의 클러스터의 선택된 하나들에서 생략될 수 있다.
카드(90) 상에서의 패키지들의 형성은 패키지들의 고객으로의 선적과 관련하여 이점을 가진다. 따라서, 카드들은 고스란히 고객에게 선적될 수 있고 그리고 사용자의 사이트(site)에서 사용자에 의해 낱개화될 수 있다. 카드들은 선적을 위해 적당한 금속박(foil)에 의해 보호될 수 있고, 그리고 쉽게 끊어짐(easy break-off) 또는 낱개화를 위해 최종 사용자에 의해 규정될 수 있다.
도 13, 14, 15, 16, 17, 18, 19, 20 그리고 22는 전류 제어에 대한 집적 회로를 포함을 포함하는 다중 디바이스 패키지들 내에서의 패키지들(30 그리고 70)의 다양한 응용들을 도시한다.
먼저 도 13을 참조하면 상부 패터닝된 전도층(이후, "패터닝된 전도체"로도 언급됨)(111), 하부 전도층(112) 그리고 열적 전도성 세라믹 절연 층(113)을 구비한 하부 DBC 기판(이후, "DBC 지지부"로도 언급됨)(110)이 도시된다. DBC 지지부(110)의 하부 전도층(112)은 솔더(121)에 의해 납땜될 수 있거나, 또는 만약 그렇지 않다면 물에 의해 냉각되는 거대한 구리 블록일 수 있는 거대한 히트 싱크(heat sink)(120)에 점착성으로(adhesively) 연결될 수 있다. 세라믹 절연층(113)은 전기적으로 히트 싱크(120)로부터 상부 패터닝된 전도층(111)을 절연시킨다. DBC 지지부(110)는 IMS(Insulated Metal Substrate, 절연된 금속 기판) 구조로 대체될 수 있다.
DBC 지지부(110) 상에서의 패터닝된 전도체(111)는 도시된 바와 같이 패키지들(30)을 받는다. 전도층들(또는 전도체들)(43)은 솔더층들(130)에 의해 패터닝된 전도체(111)까지 납땜 되고 그리고 소스 범프들(33)은 도시된 바와 같이 상기 패턴까지 납땜 된다. 게이트 범프들은 도 13에서는 도시되지 않은 위치 내에서의 패터닝된 전도체(111) 상에서의 절연 및 패턴닝된 랜드(land)들까지 납땜된다. 그 다음으로 하프 브리지(half bridge) 또는 그 밖의 유사한 것과 같은 필요한 회로를 정의하기 위해 요구되는 바와 같이, 패터닝된 전도체(111)는 두 개의 패키지들(30)을 상호 연결한다.
다른 전도성 히트 싱크 또는 플레이트(plate)는, 장치(30)에 대해 추가적인 양면 냉각(double-sided cooling)을 제공하기 위해 납땜 또는 전도성의 접착성 접착제에 의해 장치(30)의 전도성 세그먼트(segment)들에 붙여진다. 전도성 플레이트(131)는 절연층들에 의해 장치(30)로부터 전기적으로 절연된다.
도 14는 도 13과 같은 조립(assembly)을 도시하며, 그러나 여기서, 공통 세라믹 층(141)을 구비한 두 장치들(30)의 클러스터(140)가 패터닝된 전도체(111) 상에 올려진다. 클러스터(140)는 예를 들어, 도 12에서 도면의 밑바닥 오른쪽에서, 션트들(72)을 구비하거나 또는 구비하지 않을 수 있다.
도 15는 도 13의 장치들(30)과 동일한 방식으로 올려지는 션트들(72)을 구비한 도 8의 장치들(70)의 조립을 도시한다. 도 15는 외부 버스 바의 사용을 도시하고 또는 오른쪽 장치(70)의 전도층(40)(예를 들어, 구리층) 및 패터닝된 전도체(111)에 연결된 단자(150 및 151)를 포함하는 리드 프레임을 도시한다. 단자(150 및 151)는 외부 회로로의 연결을 위한 단자를 제공하고 그리고 인버터 등과 같은 스위칭 응용들에 대해 필요한 다른 컴포넌트들 또는 DC 버스 커패시터들을 올리기 위해 회로의 제 2 레벨을 형성할 수 있다. 단자(150 및 151)는 요구에 따라 구부려 질 수 있고 또는 곧게 뻗은 전도체일 수 있고 그리고 DBC 지지부(110)의 경계를 넘어 연장될 수 있다. 더 작은 단일 접속들이 또한 장치들의 게이트를 드라이버 IC에 연결하기 위해 제공될 수 있고 또는 패터닝된 전도체(111) 상에서의 온도, 전압 및 전류 센서들과 같은 센서들로의 연결을 확립하기 위해 제공될 수 있다.
도 16은 도 13과 도 15와 같은 조립을 도시하며, 여기서 장치(70 및 30)는 DBC 지지부(110) 상에 올려진다. 도 16은 또한 첨가된 구리 콘택(150)을 도시하고 그리고 금속 플레이트(151)를 전도층(또는 전도체)(40) 및 구리 콘택(150)까지 납땜하고 그래서 패터닝된 전도체(111)까지 납땜하도록 솔더층(152)을 구비한 금속 플레이트(151)를 도시한다. 금속 플레이트(151)는 자동차 응용에서 중요한 추가적인 EMI 필터 네트워크에 대한 필요를 감소시키는 EMI 차단 플레이트(screening plate)의 역할을 한다. 금속 플레이트(151)는 또한 패키지들(30 및 70)에 대한 더 위쪽 히트 싱크로서의 역할을 한다.
도 17은 도 16의 패키지를 도시하며, 여기서 도식적으로 보이는 IC 다이(160)는 솔더(161)에 의해 장치(70) 꼭대기에 올려지고 그리고 전도성 자취(traces)를 통해(도시되지 않음) 와이어 결속(wire bond)(162, 163)에 의해 장치(70) 내에서 다이(31)에 와이어 결속된다. 볼 콘택들(171)을 가진 또 하나의 제어 IC 다이(170)는 장치(30) 꼭대기에 올려지고 그리고 자취(역시 도시되지 않음)에 의해 다이(31)에 연결된다. IC 다이(160 및 170)는 마이크로제어기 기능에 대한 게이트 드라이버들, 모터 드라이버들, 움직임 제어 IC들, I/O 통신 IC들 등등과 같은 어떤 필요한 타입일 수 있다. 자취 접속들은 절연층들(41)을 통한 비아들에 의해 형성될 수 있다. 더 자세하게, IC 다이(160)는 솔더(161)에 의해 전도층(또는 전도체)(40)까지 뒤면(back-side)으로 납땜 되고 그리고 그 다음으로 다이(31)에 와이어 결속된다. 베어(bare) IC 다이(170)는 IC 다이(170)의 볼 그리드 어레이(ball grid array)와 매칭하는 적절하게 구조화된 패턴을 가지는 장치(30)의 꼭대기까지 납땜된 플립-칩(flip-chip)이다.
도 18은 두 개의 장치들(30)을 구비한 도 17과 같은 조립을 도시하는데, 여기서 미리 패키지화된 IC들(180 및 181)은 도 17에서의 베어 IC 다이(160 및 170) 대신 각각 사용된다. 비아 피드 쓰루(via feed thru)들(도시되지 않음)은 IC들(180 및 181)로부터 다이(31)로의 연결을 만드는데 사용될 수 있다.
도 19는 복합물(140) 내에서의 두 개의 DBC 캔들까지 납땜된 패키지화된 IC(190)을 구비한 도 14의 조립을 도시한다. 전도층(40)(예를 들어, 구리층)의 표면은 복수의 IC 단자들(191, 192)(단지 두 개만 도시됨)을 매칭시키고 그리고 수용하도록 적절하게 패터닝 된다.
도 20은 단일 장치(72)에 대한 장치 조립을 보여주며, 여기서 IC(200)는 전도층(40)의 패터닝된 꼭대기에 연결되고 그리고 패터닝된 전도체(111)에 연결된 전도체(201)에 연결된다. 외부 인터페이스 단자(202)는 납땜(203)에 의해 전도층(40)까지 납땜 되고 그리고 다른 외부 소자들을 수용할 수 있다. 이 배열은 IC(200)가 션트(72) 상에서의 전압 강하를 측정하도록 하고 그리고 적당한 예측 회로(도시되지 않음)를 제어하도록 한다.
도 21은 도 17의 구조를 도시하며, 여기서
파워 디바이스들의 제어를 위해 활성 능동 컴포넌트들을 포함하는 회로(210) 보드는 납땜 또는 접착성 접착제(211)에 의해 전도층(또는 전도체)(40) 위에 고정되고 그리고 다이(31)에서의 전류와 전압을 분석하고 적당한 제어 기능들을 시작하기 위해 전도층(또는 패드(pads)(미도시) 층)(40)에 전기적으로 연결된다. 패터닝된 전도체(111)까지 납땜된 콘택(212)은 또한 스마트 보드(smart board)(210)에 연결된다.
도 22는 도 21과 같은 조립을 도시하며, 여기서 EMI 차단 플레이트(220)가 도시된 바와 같이 첨가되고, 그리고 외부 파워 단자들(221, 222)이 또한 첨가된다.
특히, 몰드 컴파운드(mold compound)(230)는 패키지를 캡슐화하도록 첨가된 다. 유사한 몰들 컴파운드가 앞서 설명된 다른 조립들에 적용될 수 있다.
비록 본 발명이 특별한 실시예들과 관련되어 설명되었지만, 다른 많은 변형 및 수정 그리고 다른 사용이 당업자에게는 명백할 것이다. 따라서 발명의 상세한 설명에서 개시되는 것에 의해 본 발명이 한정되지 않는다.
본 발명은 하기의 이점들을 제공한다.
a) 개선된 기계적인 특성들:
i) 응력-감소된, 양측 냉각된 반도체 디바이스 하우징
ii) 실리콘 다이에 대한 매칭 열팽창 계수들을 갖는 물질 선택
iii) 열팽창 계수들의 매칭으로 인한 증가된 신뢰성
b) 개선된 전기적 특성 및 열적 특성
i) 다이의 소스 및 드레인(또는 에미터/컬렉터)에 큰 콘택 영역을 제공함에 따른 낮은 인덕턴스
ii) 솔더(solder) 다이 부착 및 큰 콘택 영역들을 이용한 낮은 전기 저항 및 열 저항으로 인한 우수한 전류 파워 성능
iii) 전기적 분리(고전압 및 자동차 및 기타 응용들에서 필요함)
c) 개선된 제조 및 핸들링 특성들
i) 용이한 핸들링 및 파워 모듈들로의 통합에 적합한 사전-조립된 개별 부품 패키지(들)
ii) DBC에 대한 보다 덜 엄격한 정밀도 요건들
d) 하기내용으로 인한 낮은 제조 및 테스트 비용들
i) 최종 고객에 의해 수행될 수 있는 애플리케이션 특정 일대일 맞춤(customization)을 하지 않는 대량 생산
ii) DBC 캔 함몰부(DBC can depression)에 대한 다이 부착은 개별 다이를 핸들링 및 조립하는 대신에 DBC-카드상에서 수행될 수 있다.
iii) 패키지 부분들을 개별 디바이스로 분리시키기 이전에, 조립 이후 또는 조립 동안 전기적인/파라메터의 최종-테스트가 DBC-카드 레벨에서 수행될 수 있다.
iv) 최종-고객으로의 전송은 정교한 추가적인 전송 패키지의 필요없이 전체로서 보호를 제공하는 DBC-카드-조립체를 사용하여 수행될 수 있다.
e) 고유한 고객 이점들
i) 사전-조립된 개별 부품 패키지는 공지의 파워 기판들의 열팽창 계수와 매칭되며, 이에 따라 꽤 다양한 응용들에 대해 매력적이다.
ii) 최종-고객에 의해 애플리케이션 특정 회로에 쉽게 결합될 수 있는 패키징 개별 디바이스들의 응용-유연성(application-flexibility)
iii) 상부가 하부가 되는 또는 하부가 상부가 되는 것과 같은 DBC-캔 내부에서 다양한 다이 부착 가능성들로 인한 응용-유연성, 이는 여러 DBC-캔 패키징 다이를 파워 기판상에 또는 파워 모듈에 결합함으로써, 최적의 하이측(high-side) 및 로우측(low-side) 구동기 또는 하프-브리지/풀-브리지 구성들을 제공한다.
iv) 세라믹 타입의 DBC-캔(Al2O3; AlN; SiN; 및 기타 세라믹들)과 응용 요건들을 매칭함에 따른 비용-효율적인 물질 선택
f) 선택적인 특성들의 고유의, 용이한 구현
i) 추가적인 EMI 차단 기능이 DBC-캔의 상부-Cu 층을 사용하여 이용가능하다.
ii) 추가적인 열-확산기가 DBC-캔의 상부에 장착될 수 있으며, 다이의 하부는 애플리케이션의 냉각된 파워 기판에 납땜되며, 이는 최고의 파워 밀도들에 대한 가장 효율적인 더블 사이드 냉각을 제공한다.
iii) 게이트-구동기 IC와 같은 "지능형 디바이스들"의 다이 패키지 상부로의 용이한 접촉 또는 통합
iv) 파워 또는 신호 리드프레임(leadframe)들과 같은 외부 전기 인터페이스들에 대한 접촉 단자들의 용이한 구현
g) 응용 이점들
i) 상술한 높은 이용 유연성으로 인해, 그리고 서로 다른 이용가능한 옵션들로 인해, 본 발명은 파워 관리 마켓에서 응용들의 넓은 대역폭을 커버할 수 있다.
ii) 주요 응용 분야는 높은 전류들 또는 고전압들을 스위칭하며 낮은 인덕턴스 및 EMI-차단을 요구하는 고파워 회로들 및 모듈들이 될 것이다. 특히 MOSFET들 및 IGBT들을 이용하는 고파워 밀도 응용들 및 높은 신뢰성 요건들을 갖는 자동차 또는 안전 중요 기능들과 같은 엄격한 환경 조건들 또는 어려운 온도 사이클링 요건들 하에서의 응용들과 관련된다.

Claims (57)

  1. 서로 평행한 제 1 평탄한 표면 및 제 2 평탄한 표면과 상기 제 1 평탄한 표면 및 상기 제 2 평탄한 표면 각각의 표면 상에 전극들을 구비한 반도체 다이와 상기 반도체 다이를 지지하는 지지캔(support can)을 포함하는 반도체 디바이스 패키지로서,
    상기 지지캔은 서로 평행한 상부 표면 및 하부 표면과 상기 상부 표면 및 상기 하부 표면 각각의 표면 상에 상부 전도층 및 하부 전도층을 구비하는 얇은 절연 바디를 포함하며;
    상기 상부 전도층은 내부에 평탄한 하부 웹 표면을 정의하는 함몰부(depression)와 상기 평탄한 하부 웹 표면 주위의 적어도 일부분 둘레에 연장되는 직립 림 부분(upstanding rim portion)을 구비하며;
    상기 반도체 다이는 상기 제 2 평탄한 표면 상의 상기 전극을 상기 평탄한 하부 웹 표면에 기계적 및 전기적으로 고정한 채 상기 함몰부에 배치되며;
    상기 반도체 다이의 상기 제 1 평탄한 표면은 상기 림 부분의 상부 자유 표면과 적어도 동일 평면에 존재하는 것을 특징으로 하는 반도체 디바이스 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 다이는 실리콘 MOS 게이티드(MOSgated) 디바이스 또는 IGBT이고, 상기 제 1 평탄한 표면 및 상기 제 2 평탄한 표면 상의 상기 전극들은 각각 소스 전극과 드레인 전극인 것을 특징으로 하는 반도체 디바이스 패키지.
  3. 제 2 항에 있어서,
    상기 제 1 평탄한 표면 상의 상기 전극은 상기 림 부분의 평면을 넘어 연장되는 범프 콘택(bump contact)인 것을 특징으로 하는 반도체 디바이스 패키지.
  4. 제 2 항에 있어서,
    상기 제 1 평탄한 표면 상의 상기 전극은 납땜가능한 패드(solderable pad)인 것을 특징으로 하는 반도체 디바이스 패키지.
  5. 제 1 항에 있어서,
    상기 지지캔은 DBC 웨이퍼이고, 상기 절연 바디는 세라믹이고, 그리고 상기 상부 전도층 및 상기 하부 전도층은 구리인 것을 특징으로 하는 반도체 디바이스 패키지.
  6. 제 1 항에 있어서,
    상기 하부 전도층은 300㎛의 두께를 갖는 구리이고 상기 함몰부는 상기 반도체 다이의 두께와 상기 반도체 다이의 상기 제 2 평탄한 표면 상의 상기 전극의 두께를 합한 두께와 동일한 깊이를 갖는 것을 특징으로 하는 반도체 디바이스 패키지.
  7. 제 5 항에 있어서,
    상기 절연 바디는 600㎛의 두께이고 상기 상부 전도층 및 상기 하부 전도층 각각은 300㎛의 두께를 갖는 것을 특징으로 하는 반도체 디바이스 패키지.
  8. 제 1 항에 있어서,
    상기 림 부분은 일반적인 U 형상을 갖는 것을 특징으로 하는 반도체 디바이스 패키지.
  9. 제 1 항에 있어서,
    상기 반도체 다이의 상기 제 2 평탄한 표면 상의 상기 전극은 상기 함몰부의 상기 표면에 납땝되는 것을 특징으로 하는 반도체 디바이스 패키지.
  10. 제 3 항에 있어서,
    상기 지지캔은 DBC 웨이퍼이고, 상기 절연 바디는 세라믹이고, 상기 상부 전도층 및 상기 하부 전도층은 구리인 것을 특징으로 하는 반도체 디바이스 패키지.
  11. 제 3 항에 있어서,
    상기 하부 전도층은 300㎛의 두께를 갖는 구리이고 상기 함몰부는 상기 반도체 다이의 두께와 상기 반도체 다이의 상기 제 2 평탄한 표면 상의 상기 전극의 두께를 합한 두께와 동일한 깊이를 갖는 것을 특징으로 하는 반도체 디바이스 패키지.
  12. 제 5 항에 있어서,
    상기 림 부분은 일반적인 U 형상을 갖는 것을 특징으로 하는 반도체 디바이스 패키지.
  13. 제 5 항에 있어서,
    상기 림 부분은 상기 림의 대향하는 종단에서 개공(open)되어 있는 것을 특징으로 하는 반도체 디바이스 패키지.
  14. 제 5 항에 있어서,
    상기 반도체 다이의 상기 제 2 평탄한 표면 상의 상기 전극은 상기 함몰부의 상기 표면에 납땜되는 것을 특징으로 하는 반도체 디바이스 패키지.
  15. 격리 스트리트들에 의해 격리되고 측면 이격된 다수의 동일한 반도체 패키지들을 포함하는 웨이퍼 스케일 DBC 카드로서,
    상기 패키지들 각각은 서로 평행한 제 1 평탄한 표면 및 제 2 평탄한 표면과 상기 제 1 평탄한 표면 및 상기 제 2 평탄한 표면 각각의 표면 상에 전극들을 구비한 반도체 다이와 상기 반도체 다이를 지지하는 지지캔을 포함하며;
    상기 지지캔은 서로 평행한 상부 표면 및 하부 표면과 상기 상부 표면 및 상기 하부 표면 각각의 표면 상에 상부 전도층 및 하부 전도층을 구비하는 얇은 절연 바디를 포함하며;
    상기 상부 전도층은 내부에 평탄한 하부 웹 표면을 정의하는 함몰부와 상기 평탄한 하부 웹 표면 주위의 적어도 일부분 둘레에 연장되는 직립 림 부분을 구비하며;
    상기 반도체 다이는 상기 제 2 평탄한 표면 상의 상기 전극을 상기 평탄한 하부 웹 표면에 기계적 및 전기적으로 고정한 채 상기 함몰부에 배치되며;
    상기 반도체 다이의 상기 제 1 평탄한 표면은 상기 림 부분의 상부 자유 표면과 적어도 동일 평면에 존재하며;
    상기 절연 바디는 상기 카드의 전체 영역에 걸쳐 연속적이며, 이에 따라 상기 절연 바디는 상기 패키지들을 서로 격리하도록 상기 스트리트들의 영역에서 분리가능한 것을 특징으로 하는 웨이퍼 스케일 DBC 카드.
  16. 제 15 항에 있어서,
    상기 패키지들 각각의 상기 반도체 다이는 실리콘 MOS 게이티드 디바이스이고, 상기 제 1 평탄한 표면 및 상기 제 2 평탄한 표면 상의 상기 전극들 각각은 소스 전극과 드레인 전극이며, 그리고 상기 제 1 평탄한 표면 상의 상기 전극은 상기 림 부분의 평면을 넘어 연장되는 범프 콘택(bump contact)인 것을 특징으로 하는 웨이퍼 스케일 DBC 카드.
  17. 제 16 항에 있어서,
    상기 패키지들 각각에 대해, 상기 하부 전도층은 300㎛의 두께를 갖는 구리이고 상기 함몰부는 상기 반도체 다이의 두께와 상기 반도체 다이의 상기 제 2 평탄한 표면 상의 상기 전극의 두께를 합한 두께와 동일한 깊이를 갖는 것을 특징으로 하는 웨이퍼 스케일 DBC 카드.
  18. 제 16 항에 있어서,
    상기 패키지들 각각에 대해, 상기 림 부분은 일반적인 U 형상을 갖는 것을 특징으로 하는 웨이퍼 스케일 DBC 카드.
  19. 제 16 항에 있어서,
    상기 패키지들 각각에 대해, 상기 림 부분은 상기 반도체 다이의 대향하는 측면들 상에 존재하는 것을 특징으로 하는 웨이퍼 스케일 DBC 카드.
  20. 제 16 항에 있어서,
    상기 패키지들 각각에 대해, 상기 제 2 평탄한 표면 상의 상기 전극은 상기 함몰부의 상기 표면에 납땜되는 것을 특징으로 하는 웨이퍼 스케일 DBC 카드.
  21. 제 1 항에 있어서,
    상기 반도체 다이를 둘러쌈과 아울러 상기 반도체 다이를 상기 평탄한 하부 웹 표면 상의 소정의 장소에 위치시키는 상기 평탄한 하부 웹 표면 상의 다이 위치 결정 구조를 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
  22. 제 21 항에 있어서,
    상기 다이 위치 결정 구조는 상기 평탄한 하부 웹 표면 내에 다수의 이격된 함몰부들을 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
  23. 제 21 항에 있어서,
    상기 반도체 다이의 상기 제 2 평탄한 표면 상의 상기 전극은 상기 함몰부의 상기 표면에 납땜되는 것을 특징으로 하는 반도체 디바이스 패키지.
  24. 제 22 항에 있어서,
    상기 반도체 다이의 상기 제 2 평탄한 표면 상의 상기 전극은 상기 함몰부의 상기 표면에 납땜되는 것을 특징으로 하는 반도체 디바이스 패키지.
  25. 제 1 항에 있어서,
    상기 절연 바디 내에 적어도 하나의 비아(via)와, 그리고 상기 제 2 평탄한 표면 상의 상기 전극과 상기 하부 전도층 사이에 전기적으로 접속된 상기 비아 내의 저항성 션트 물질(resistive shunt material)을 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
  26. 제 2 항에 있어서,
    상기 절연 바디 내에 적어도 하나의 비아와, 그리고 상기 제 2 평탄한 표면 상의 상기 전극과 상기 하부 전도층 사이에 전기적으로 접속된 상기 비아 내의 저항성 션트 물질을 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
  27. 제 5 항에 있어서,
    상기 절연 바디 내에 적어도 하나의 비아와, 그리고 상기 제 2 평탄한 표면 상의 상기 전극과 상기 하부 전도층 사이에 전기적으로 접속된 상기 비아 내의 저항성 션트 물질을 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
  28. 제 9 항에 있어서,
    상기 절연 바디 내에 적어도 하나의 비아와, 그리고 상기 제 2 평탄한 표면 상의 상기 전극과 상기 하부 전도층 사이에 전기적으로 접속된 상기 비아 내의 저항성 션트 물질을 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
  29. 제 15 항에 있어서,
    상기 패키지들 중 적어도 하나의 상기 절연 바디는 상기 절연 바디 내에 적어도 하나의 비아와, 그리고 상기 제 2 평탄한 표면 상의 상기 전극과 상기 하부 전도층 사이에 전기적으로 접속된 상기 비아 내의 저항성 션트 물질을 더 포함하는 것을 특징으로 하는 웨이퍼 스케일 DBC 카드.
  30. 제 29 항에 있어서,
    상기 패키지들 각각에 대해, 상기 제 2 평탄한 표면 상의 상기 전극은 상기 함몰부의 상기 표면에 납땜되는 것을 특징으로 하는 웨이퍼 스케일 DBC 카드.
  31. 서로 평행한 제 1 평탄한 표면 및 제 2 평탄한 표면과 상기 제 1 평탄한 표면 및 상기 제 2 평탄한 표면 각각의 표면 상에 전극들을 구비한 반도체 다이와 상기 반도체 다이를 지지하는 지지부를 포함하는 반도체 패키지로서,
    상기 지지부는 서로 평행한 상부 평탄한 표면 및 하부 평탄한 표면과 상기 상부 평탄한 표면 및 상기 하부 평탄한 표면 각각의 표면 상에 상부 전도층 및 하부 전도층을 구비하는 절연 바디를 포함하며;
    상기 반도체 다이는 상기 상부 전도층 상에 실장됨과 아울러 상기 상부 전도층에 전기적으로 접속되어 있으며;
    상기 절연 바디 내에 적어도 하나의 비아와, 그리고 상기 상부 전도층에 접속된 상기 반도체 다이의 상기 제 2 평탄한 표면 상의 상기 전극과 상기 하부 전도층 사이에 전기적으로 접속된 상기 비아 내의 저항성 션트 물질을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  32. 제 31 항에 있어서,
    상기 반도체 다이는 실리콘 MOS 게이티드 디바이스이며, 상기 제 1 평탄한 표면 및 상기 제 2 평탄한 표면 상의 상기 전극들은 각각 소스 전극 및 드레인 전극인 것을 특징으로 하는 반도체 패키지.
  33. 제 31 항에 있어서,
    상기 지지부는 DBC 웨이퍼이고, 상기 절연 바디는 세라믹이며, 상기 상부 전도층 및 상기 하부 전도층은 구리인 것을 특징으로 하는 반도체 패키지.
  34. 제 32 항에 있어서,
    상기 지지부는 DBC 웨이퍼이고, 상기 절연 바디는 세라믹이고, 상기 상부 전도층 및 상기 하부 전도층은 구리인 것을 특징으로 하는 반도체 패키지.
  35. 제 31 항에 있어서,
    상기 절연 바디는 600㎛의 두께를 갖고, 상기 상부 전도층 및 상기 하부 전도층은 각각 300㎛의 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  36. 제 31 항에 있어서,
    상기 반도체 다이의 상기 제 2 평탄한 표면 상의 상기 전극은 상기 상부 전도층에 납땜되는 것을 특징으로 하는 반도체 패키지.
  37. 제 1 항에 있어서,
    평탄한 표면을 갖는 히트 싱크 바디를 더 포함하고, 상기 지지캔의 상기 하부 전도층은 상기 히트 싱크 바디의 상기 평탄한 표면에 전기적으로 그리고 기계적으로 고정될 수 있는 것을 특징으로 하는 반도체 디바이스 패키지.
  38. 제 37 항에 있어서,
    상기 히트 싱트 바디 내의 유동성 냉각제 채널(fluid coolant channel)을 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
  39. 제 37 항에 있어서,
    상기 반도체 다이는 실리콘 MOS 게이티드 디바이스이고, 상기 제 1 평탄한 표면 및 상기 제 2 평탄한 표면 상의 상기 전극들은 각각 소스 전극 및 드레인 전극인 것을 특징으로 하는 반도체 디바이스 패키지.
  40. 제 37 항에 있어서,
    상기 지지캔은 DBC 웨이퍼이고, 상기 절연 바디는 세라믹이며, 상기 상부 전도층 및 상기 하부 전도층은 구리인 것을 특징으로 하는 반도체 디바이스 패키지.
  41. 제 37 항에 있어서,
    상기 반도체 다이의 상기 제 2 평탄한 표면 상의 상기 전극은 상기 함몰부의 상기 표면에 납땜되는 것을 특징으로 하는 반도체 디바이스 패키지.
  42. 제 37 항에 있어서,
    상기 절연 바디 내에 적어도 하나의 비아와, 상기 하부 전도층과 상기 제 2 평탄한 표면 상의 상기 전극 간에 전기적으로 접속된 상기 비아 내의 저항성 션트 물질을 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
  43. 제 37 항에 있어서,
    상기 히트 싱크 바디의 상기 평탄한 표면에 고정되는 상기 패키지와 동일한 또 다른 패키지를 더 포함하며, 상기 패키지들 각각의 상기 제 1 평탄한 표면 및 상기 제 2 평탄한 표면 상의 상기 전극들은 서로 이격되고, 다른 패키지로부터 측방향으로 이격되는 것을 특징으로 하는 반도체 디바이스 패키지.
  44. 제 43 항에 있어서,
    상기 패키지들 각각의 상기 절연 바디는 상기 절연 바디들 각각에 공통인 연속층인 것을 특징으로 하는 반도체 디바이스 패키지.
  45. 제 43 항에 있어서,
    상기 패키지들 각각의 상기 상부 전도층들의 상부들에 고정되어 이들을 전기적으로 접속하는 공통의 평평한 전도성 히트 싱크를 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
  46. 제 44 항에 있어서,
    상기 패키지들 각각의 상기 상부 전도층들의 상부들에 고정되어 이들을 전기적으로 접속하는 공통의 평평한 전도성 히트 싱크를 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
  47. 제 43 항에 있어서,
    상기 절연 바디 내에 적어도 하나의 비아와, 상기 하부 전도층과 상기 제 2 평탄한 표면 상의 상기 전극 간에 전기적으로 접속된 상기 비아 내의 저항성 션트 물질을 더 포함하는 것을 특징으로 하는 특징으로 하는 반도체 디바이스 패키지.
  48. 제 47 항에 있어서,
    상기 패키지들 각각의 상기 절연 바디는 상기 절연 바디들 각각에 공통인 연속층인 것을 특징으로 하는 반도체 디바이스 패키지.
  49. 제 47 항에 있어서,
    상기 패키지들 각각의 상기 상부 전도층들의 상부들에 고정되어 이들을 전기적으로 접속하는 공통의 평평한 전도성 히트 싱크를 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
  50. 제 1 항에 있어서,
    상기 반도체 다이의 상기 제 1 평탄한 표면 상의 상기 전극에 접속되는 적어도 하나의 단자를 갖는 집적 회로 디바이스를 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
  51. 제 14 항에 있어서,
    상기 반도체 다이의 상기 제 1 평탄한 표면 상의 상기 전극에 접속되는 적어도 하나의 단자를 갖는 집적 회로 디바이스를 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
  52. 제 25 항에 있어서,
    상기 반도체 다이의 상기 제 1 평탄한 표면 상의 상기 전극에 접속되는 적어도 하나의 단자를 갖는 집적 회로 디바이스를 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
  53. 제 30 항에 있어서,
    상기 반도체 다이의 상기 제 1 평탄한 표면 상의 상기 전극에 접속되는 적어도 하나의 단자를 갖는 집적 회로 디바이스를 더 포함하는 것을 특징으로 하는 웨이퍼 스케일 DBC 카드.
  54. 제 31 항에 있어서,
    상기 반도체 다이의 상기 제 1 평탄한 표면 상의 상기 전극에 접속되는 적어도 하나의 단자를 갖는 집적 회로 디바이스를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  55. 제 37 항에 있어서,
    상기 반도체 다이의 상기 제 1 평탄한 표면 상의 상기 전극에 접속되는 적어도 하나의 단자를 갖는 집적 회로 디바이스를 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
  56. 제 43 항에 있어서,
    상기 패키지들중 하나의 패키지의 꼭대기에 장착되며 상기 패키지들중 상기 하나의 패키지의 상기 제 1 평탄한 표면 상의 상기 전극에 접속되는 하나의 단자를 갖는 집적 회로 디바이스를 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
  57. 제 52 항에 있어서,
    상기 패키지들중 하나의 패키지의 꼭대기에 장착되며 상기 패키지들중 상기 하나의 패키지의 상기 제 1 평탄한 표면 상의 상기 전극에 접속되는 하나의 단자를 갖는 집적 회로 디바이스를 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키지.
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