JP3851760B2 - 半導体装置、その実装方法、電子回路装置の製造方法及び該製造方法により製造された電子回路装置 - Google Patents

半導体装置、その実装方法、電子回路装置の製造方法及び該製造方法により製造された電子回路装置 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、ＧＴＯサイリスタ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ ｔｙｒｉｓｔｏｒ）やＩＧＢＴやＭＯＳＦＥＴなど、電子機器に用いられる大電流用半導体装置（例えば、１Ｗ以上の消費電力を有する半導体装置）とその実装方法に関するものである。また、本発明は、上記大電流用半導体装置を有する電子回路装置、特に電力制御系電子回路装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、電子機器の高性能、高機能化に伴い、使用電流も増大し、用いる半導体にも大電流対応が必要となってきている。
【０００３】
従来の技術としては、図１０に示すような実装方法がある。
【０００４】
以下、図面を参照しながら、上述した従来の方法の一例について説明する。
【０００５】
図１０は従来のベア半導体実装の断面を示すものである。１０１は半導体、１０２は接続ワイヤ、１０３は接合材、１０４は回路基板、１０５は回路導体、１０６は封止樹脂である。
【０００６】
以上のように構成された実装について以下その動作について説明する。
【０００７】
まず、半導体素子１０１の電極の一つであるドレイン電極面を回路基板１０４に形成された回路導体１０５上に、接合材１０３を介して、加熱、加圧により固定する。接合材１０３は、一般的に、導電ペースト、半田、金等が用いられる。
【０００８】
次に、半導体の１０１のもう一つの面に形成されている、ゲート電極及びソース電極と所定の回路導体１０５を接続ワイヤ２を用いてそれぞれ接続する。
【０００９】
接続ワイヤ１０２による接続は、通常、ワイヤボンダーを用いて行われるが、用いることの出来る接続ワイヤ１０２の太さには自ずと限界があり、許容電流値にも制約が生じる。
【００１０】
従って、大きな電流が流れるソース電極からの接続には、必要に応じて複数本の接続ワイヤ１０２を形成することになる。その分、半導体素子１０１に形成される電極も大きくするか、複数個設けなければならない。
【００１１】
接続ワイヤ１０２による接続が完了すると、半導体素子１０１、接続ワイヤ１０２を中心として、周辺を含めて封止樹脂１０６により覆い、吸湿、物理的破壊による不良発生を防止する。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記のような構成では、接続ワイヤ１０２による抵抗ロス、一定長さによる浮遊容量の発生がある。また、接続ワイヤ１０２への形成のために、回路基板上に半導体の面積より広い一定の面積が必要となり小型化、高密度化に対応出来にくいといった課題がある。
【００１３】
一方、近年、電気製品は軽薄短小化の流れとなっており、この動向に対応して電気製品の電源回路も小型軽量化、高放熱化が求められている。
【００１４】
従来の電力制御用の電子回路装置構造を図２４に示す。小型、高放熱化を目指しシリコンでできた半導体素子２０１の電極を直接プリント基板２２２上の配線２２６ａに半田２０３により接合させるベアＩＣ実装技術が使用されている。電力制御用の半導体素子２０１はＭＯＳＦＥＴやＩＧＢＴで構成される。ＭＯＳＦＥＴの場合は、片面にはドレイン電極のみである。もう片面にソース電極及びゲート電極の２電極により構成される。ドレイン電極と回路基板２２２上間の半田２０３による接合は電気的接合と物理的固定及び熱伝導体を兼ねる。半田２０３の内部に気泡が混入すると、半導体素子２０１より発せられた熱の流れが気泡により遮られ、熱抵抗が増大する。このため気泡部分のみが高温になり、最悪の場合は半導体素子２０１を破壊する場合もある。半導体素子２０１のソース電極及びゲート電極と回路基板２２２上の電極２２６ｂ間の接合は、アルミ線２２５のウェッジボンディング方式を用いて接続する。ソース電極及びゲート電極表面はアルミにより構成されており、常温の状態で電極表面アルミとアルミ線２２５とを超音波エネルギーを印加しながら圧接すると、アルミ表面の酸化膜が除去され、アルミ電極とアルミ線２２５の接合が得られる。半導体素子２０１に接合されたアルミ線２２５は、回路基板２２２上の電極２２６ｂまで引き回され、半導体素子２０１上の電極と同じ工法で接合される。次工程として半導体素子２０１及びアルミ線２２５の物理的保護と電気的絶縁のため、封止樹脂２２４を半導体素子２０１とアルミ線２２５を覆うように塗布し、加熱により硬化させる。次に、コンデンサーや抵抗などの電子部品２０７を、一般的に用いられる表面実装技術を用いて半田２０３を介して回路基板の電極２２６上に実装する。
【００１５】
しかしながら、従来の様な構成では、回路基板２２２の表面に半導体素子２０１や電子部品２０７が実装されているため、電子部品２０７に制約され更なる回路基板２２２の小型化が出来なかった。
【００１６】
また、６面を持つ直方体である半導体素子２０１の放熱は、１面であるドレイン電極より半田２０３を介し回路基板２２２への放熱が大部分である。その他の５面と接している封止樹脂２２４は、塗布工程のために粘度を低くする制約と、電気的絶縁の確保による制約で、アルミナ粒子や金属粒子を混入する事ができず、熱伝導が悪いという課題がある。このため現状構造では放熱特性の向上が困難である。
【００１７】
また、近年、ＭＯＳＦＥＴの進歩によりドレイン−ソース間のオン抵抗が低減している。最新のＭＯＳＦＥＴはオン抵抗が４ｍΩである。半導体素子２０１への配線抵抗も約４ｍΩのであり、半導体素子２０１の高速安定制御のため、配線における電気抵抗の更なる低減が望まれている。また、従来のアルミ線２２５による配線は、接合工法により線の太さに制約があり、また、基板電極の配置により線の長さに制約がある。このため、配線抵抗の低減は不可能である。
【００１８】
また、近年、半導体素子２０１自身の小型化、高効率化のためスイッチング周波数が増大している。また、半導体プロセスの発展により更なる大電流に対応した半導体素子２０１が開発されている。このような状況の中、細いアルミ線を引きまわすために存在する、アルミ線の浮遊インダクタンスによるノイズ発生が問題になっている。このようなノイズ電力振幅はスイッチング周波数に比例し、電流の２乗に比例する。このため、近年の高周波化、大電流化によるノイズ増大が大きな問題となっている。
【００１９】
本発明の目的は、大電流用半導体の実装において、小型化、浮遊容量の低減、放熱効果の確保、配線用ワイヤを無くすことができ、小型で、効率のよい大電流用半導体装置と、回路基板への半導体装置の実装方法を提供することにある。
【００２０】
また、本発明の目的は、半導体素子、又は、半導体素子と電子回路部品を立体的に実装して小型化を図ることができるとともに、信頼性が高く電気抵抗の低い接合を得ることができ、半導体素子の放熱性の向上を図り、また短配線化により配線に含まれる浮遊インダクタンスを低減する事ができる電子回路基板及びその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明は以下のように構成する。
【００２２】
本発明の第１態様によれば、表裏両面に電極を有する大電流用半導体を回路基板に実装される半導体装置において、
上記半導体の上記表裏両面のうちの片面の電極にバンプを形成し、上記半導体の上記表裏両面のうちの他の面の電極面には、上記基板に向けて延びかつ上記基板に電気的に接続可能な接続端子を有する金属片を接合するとともに、
上記金属片の上記接続端子の先端部は、一つ又は複数の凸部により構成されている半導体装置を提供する。
本発明の第２態様によれば、表裏両面に電極を有する大電流用半導体を回路基板に実装される半導体装置において、
上記半導体の上記表裏両面のうちの片面の電極にバンプを形成し、上記半導体の上記表裏両面のうちの他の面の電極面には、上記基板に向けて延びかつ上記基板に電気的に接続可能な接続端子を有する金属片を接合するとともに、
上記金属片の上記接続端子は上記回路基板に明けた穴に挿入する挿入部を形成する半導体装置を提供する。
本発明の第３態様によれば、表裏両面に電極を有する大電流用半導体を回路基板に実装される半導体装置において、
上記半導体の上記表裏両面のうちの片面の電極面に、上記半導体より大きい平板な金属片を接合した後、上記半導体の上記表裏両面のうちの他の面の電極にバンプを形成し、上記金属片の張り出し部にも、上記半導体に形成したバンプと高さが同一となるようにバンプを形成したことを特徴とする半導体装置を提供する。
本発明の第４態様によれば、第２の態様に記載の上記半導体装置を上記回路基板に実装するとき、上記バンプは、加熱、加圧、超音波振動のうちの一つ、又は、組み合わせの方法により、上記挿入部は半田付け、又は、導電ペーストを用いて上記回路基板に電気的に接合されることを特徴とする半導体装置の実装方法を提供する。
本発明の第５態様によれば、一方の面が樹脂フィルムにより保護され、かつ、電気回路パターンを形成した金属板の他方の面と第１〜３のいずれか１つの態様に記載の上記半導体装置の上記半導体素子上の電極とを電気的に接合し、
上記金属板に接合された上記半導体素子を絶縁性樹脂に埋め込むようにしたことを特徴とする電子回路装置の製造方法を提供する。
本発明の第６態様によれば、上記樹脂に上記半導体素子が埋め込まれた上記金属板より上記フィルムを取り外すようにした第５の態様に記載の電子回路装置の製造方法を提供する。
本発明の第７態様によれば、上記樹脂フィルムにより保持された上記金属板と上記半導体素子との電気的接合が上記半導体素子上の突起電極により行われる第５又は６の態様に記載する電子回路装置の製造方法を提供する。
本発明の第８態様によれば、金属プレート板の上に埋め込み用樹脂を置き、
上記半導体素子を実装した上記金属板と上記埋め込み用樹脂とを位置合わせし、
上記半導体素子を実装した上記金属板と上記埋め込み用樹脂とを加熱した金属プレートで押圧して、上記半導体素子を上記埋め込み用樹脂中に埋め込むようにした第５〜７のいずれか１つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第９態様によれば、上記半導体素子を実装した上記金属板を成形用金型内へ入れ、
加熱した成形用樹脂を上記成形用金型の内部のキャビティに注入する工程と、金型内部に注入された樹脂を冷却する工程により、半導体素子を樹脂中に埋め込むようにした第５〜７のいずれか１つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第１０態様によれば、上記半導体素子を実装した上記金属板にメタルマスクを位置合わせした後、重ね合わせ、
印刷用樹脂を上記メタルマスク上より印刷して上記半導体素子を覆い、
上記半導体素子を覆った上記印刷用樹脂を硬化させることにより、上記半導体素子を上 記印刷用樹脂中に埋め込むようにした第５〜 7 のいずれか１つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第１１態様によれば、上記金属板に接合された上記半導体素子を上記絶縁性樹脂に埋め込むとき、上記金属板に接合された上記半導体素子以外の電子部品をも上記絶縁性樹脂に埋め込むようにした第５〜１０のいずれか１つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第１２態様によれば、上記金属板に接合された上記半導体素子を上記絶縁性樹脂に埋め込んだのち、上記絶縁性樹脂上に放熱用金属板を備えるようにした第５〜１１のいずれか１つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第１３態様によれば、上記放熱用金属板と上記半導体素子又は上記電子部品との間に電気的絶縁スペーサーを備えるようにした第５〜１２のいずれか１つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第１４態様によれば、上記半導体素子、又は、上記半導体素子及び上記電子部品上で電気が流れる部分であって上記放熱用金属板に対向する部分に絶縁層を備えて、当該部分と上記放熱用金属板との間を電気的に絶縁させるようにした第５〜１２のいずれか１つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第１５態様によれば、上記半導体素子、又は、上記半導体素子及び上記電子部品を埋め込んだ上記樹脂に上記放熱用金属板の凹凸部分を接触させて上記半導体素子又は上記電子部品の放熱性を高めるようにした第５〜１４のいずれか１つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第１６態様によれば、上記半導体素子、又は、上記半導体素子及び上記電子部品を埋め込んだ上記樹脂上に第２金属板を備え、上記半導体素子、又は、上記半導体素子及び上記電子部品を接合した上記金属板と上記第２金属板とを電気的に接続させるようにした第５〜１５のいずれか１つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第１７態様によれば、第５〜１５のいずれか１つの態様に記載する電子回路装置の製造方法により製造された電子回路装置を提供する。
【００４４】
【発明の実施形態】
以下、本発明の種々の実施形態について、図面を参照しながら説明する。
【００４５】
（第１実施形態）
図１は、本発明の第１実施形態における半導体装置の断面を示すものである。
【００４６】
図１において、１は電子機器に用いられる大電流用半導体装置（例えば、１Ｗ以上の消費電力を有する半導体装置）用の半導体素子、３は半導体素子１の上面に配置される接合材、７は半導体装置、９は金属片、８は金属片９の屈曲部、１０は半導体素子１の下面に配置されるバンプである。
【００４７】
まず、金属片９を半導体素子１に取り付ける前に、金属片９を半導体素子１に合わせて、一例として、屈曲部８を有した大略Ｌ字形状に成形する。
【００４８】
次に、所定の寸法に切断された半導体素子１のドレイン電極面側を、金属片９の屈曲側（すなわち図１の下面側）に接合材３を介在させて電気的に接続しつつ一体化する。
【００４９】
接合材３としては、通常、導電性ペースト、半田、若しくは、金が用いられるが、接合後、半導体素子１と金属片９が電気的に導通のとれるものであれば何でもよい。
【００５０】
また、半導体素子１と金属片９との一体化は、その間に介在させる接合材３の特性にあわせて、加熱、加圧、超音波振動等、適宜選択して使用する。一体化の後、半導体素子１のソース電極、ゲート電極上にフリップチップ実装用のバンプ１０を形成する。バンプ形成は、機械的にはバンプボンダー（バンプ形成機）を用いるが、加工工程の都合で一体化の前であってもよい。
【００５１】
半導体素子１と金属片９との一体化の前にバンプ１０を形成する場合は、鍍金による方法も考えられる。
【００５２】
半導体素子１と金属片９との一体化後の屈曲部８の先端部すなわち図１の下端面とバンプ１０の頂部すなわち下端との間の寸法ｘは、ｘ＝０か、ｘ＜０となるようにする。これは、半導体装置７を回路基板４に接合するときにバンプ１０が圧縮変形して接合されるため、屈曲部８の先端が回路基板４に接触することにより、バンプ１０の加圧力がなくなるため、バンプ１０を十分に加圧するための圧縮代を確保するためである。
【００５３】
また、屈曲部８と半導体素子１との隙間ｙは、少なくとも０．４ｍｍ以上、好ましくは０．５ｍｍ以上確保することが、両者の絶縁性を確実にするためにも好ましい。
【００５４】
上記半導体装置７を回路基板４に実装するときに、バンプ１０と金属片９の屈曲部８の先端の接続端子９ａが同時に加熱、加圧、超音波振動のいずれか一つ、又は、組み合わせを用いることにより、図２に示すように回路基板４の実装面の所定の電極などにそれぞれ接合されるようにする。この結果、半導体装置を回路基板に実装するときに、バンプ１０と金属片９の屈曲部８の先端の接続端子９ａが同時に加熱、加圧、超音波振動のいずれか一つ、又は、組み合わせを用いることにより、バンプ１０と金属片９の屈曲部８の先端の接続端子９ａとのように異なる材質で構成された半導体装置７を同時に接合出来ると言う作用を有する。
【００５５】
また、接続端子９ａは上記方法の他に、図３に示すように、半田１３により基板４の所定の電極などに接合するようにしてもよい。
【００５６】
上記第１実施形態によれば、上下両面に電極を有する大電流用半導体素子１の回路基板４への実装において、片面のゲート電極、ソース電極にフリップチップ実装用のバンプ１０を形成し、他の面のドレイン電極面には、屈曲した接続端子９ａを有する金属片９を接合した構造としたものであり、接続長さの短小化と放熱性の向上、実装時に半導体装置として容易に扱えると言う作用を有するものである。すなわち、配線用ワイヤを無くすことによる浮遊容量や導通抵抗の低減、小型化を計ることが出来ると共に、金属片９の熱容量及び材質を適宜選択することにより、放熱効果も向上させることが出来る。
【００５７】
また、金属片９の接続端子９ａの高さ寸法は、金属片９と半導体素子１を接合後、半導体素子１の電極に形成されたバンプ１０の先端部（下端面）に対して、同一か若干低い（下端面と同一か又は下端面より若干高い）寸法となるように形成されたとしたものであり、バンプ１０が圧縮変形して回路基板４と確実な接続が行えると言う作用を有する。
【００５８】
なお、金属片９の屈曲部８を形成していない部分を半導体素子１より外側に所定寸法ｚだけ張り出すようにして、半導体素子１より金属片９に伝達された熱の放熱性をさらに高めるようにしてもよい。この寸法ｚは、少なくとも金属片９の厚み以上とするのが好ましい。
【００５９】
（第２実施形態）
図４（ａ），（ｂ），（ｃ）は、本発明の第２実施形態における半導体装置の金属片の屈曲部付近の断面図、正面図、及び底面図である。この図４（ａ），（ｂ），（ｃ）は、金属片９の屈曲部８の先端部分の形状を示すものである。１１は金属片９の屈曲部８の先端の接続端子９ａに形成された、断面三角形状の山状に連なった凸部である。
【００６０】
金属片９の屈曲部８の先端の接続端子９ａの一部を凸状にして、超音波振動を用いて実装する場合のエネルギーの集中化を図り、接合の効率化、すなわち、表面の酸化膜や汚染物を破って金属同士の接合の効率化と、バンプ部分の接合エネルギーとのバランスを計る。
【００６１】
また、半田付けや導電ペーストを用いる場合も接合面積を大きくする事が出来る。
【００６２】
凸部１１の形状、数は、図４中では略三角形で、３個であるが特にこの形、数にこだわるものではない。
【００６３】
第２実施形態によれば、金属片９の接続端子９ａの先端部は、一つ、又は複数の凸部１１により構成されていると言うものであり、バンプ１０の接続と同時に金属片９も同時に接続するために、超音波振動を利用する場合はエネルギーの集中化を計り、半田、導電性ペーストを用いる場合も凸部１１の周辺に集中させやすく、接続しやすくなると言う作用を有するものである。
【００６４】
（第３実施形態）
図５（ａ），（ｂ）は、本発明の第３実施形態における半導体装置の金属片９の屈曲部８の接続端子９ａへバンプ１２が形成された状態での断面図及び正面図である。１２は円柱状の接続端子用の端面バンプである。この接続端子用の端面バンプ１２としては、予めレベリングしたものに限らず、予めレベリングすることなく、バンプを基板電極に押圧加熱することにより直接接合させるＳＢＢ（スタッドバンプボンディンク）用のバンプでもよい。
【００６５】
この第３実施形態では、端面バンプ１２を金属片９の屈曲部８の接続端子端面に形成するもので、バンプ１０と同材質又は同材質に近いものを用いることにより、回路基板４に実装する場合に接合条件を容易に設定することが出来る。例えば、端面バンプ１２を金バンプにより構成し、これを回路基板４には、金メッキされた電極に押圧接合するようにしてもよい。
【００６６】
この場合の端面バンプ１２の高さは、半導体装置となったときにバンプ１０と同じとなるように形成する。
【００６７】
第３実施形態によれば、金属片９の接続端子９ａの先端部端面に端面バンプ１２を形成し、回路基板４との接続は、端面バンプ１２を介して行うとしたものであり、回路基板４への実装時に半導体素子１の接続部と金属片９の接続端子９ａの接続部とが同材質又は同材質に近いものとなるために、実装条件が容易になり、実装品質が向上すると言う作用を有するものである。
【００６８】
（第４実施形態）
図６は、本発明の第４実施形態における半導体装置の回路基板への実装で金属片は挿入、半田付けの断面図である。図７（ａ），（ｂ）はそれぞれ図６の半導体装置の金属片の屈曲部の挿入部付近の断面図及び正面図である。
【００６９】
まず、図６を用いて説明をする。
【００７０】
１３は半田、１４は金属片９を挿入するための回路基板４の挿入穴、１５は金属片９の屈曲部８の先端の挿入部である。
【００７１】
金属片９の屈曲部８の先端部を、図７（ａ），（ｂ）に示すごとく、挿入穴１５に挿入しやすい形状、例えば、先端が先すぼまりの形状に形成する。一方、半導体装置７を実装するための基板４の、金属片９の屈曲部８の挿入部１５の位置に挿入穴１４を設ける。半導体装置７を回路基板４に実装する場合、金属片９の屈曲部８の挿入部１５は回路基板４の挿入穴１４に入り、半導体素子１の電極上のバンプ１０は回路基板４の所定の位置の電極に設置される。
【００７２】
次いで、超音波振動を加えて半導体素子１と回路基板４とのバンプ１０を介しての接合を計るが、このとき、金属片９はその挿入部１５は回路基板４の挿入穴１４に入っており、自由に移動可能なため、半導体装置７の加圧方向（図６の上下方向）には自由な状態にあり、バンプ１０による半導体素子１と回路基板４との接合には影響を与えないため、バンプ１０の接合条件のみの考慮でよい。
【００７３】
バンプ１０による半導体素子１と回路基板４との接合を完了した後、金属片９の挿入部１５と回路基板４の挿入穴１４近傍とを半田１３又は導電ペーストで接合する。半田１３による接合は、バンプ１０の接合よりも強度が大きく、半導体装置７と回路基板４との固定強度を大きくすることが出来る。
【００７４】
第４実施形態によれば、金属片９の接続端子９ａを、回路基板４に明けた挿入穴１４に挿入する挿入部１５により形成したものであり、半導体装置の実装時に金属片９は回路基板４に圧縮方向に接触しないため高さ方向の制約を受けず、バンプ１０部分のみの条件設定となり、半導体素子１と回路基板４との接続をより安定して計れると言う作用を有するものである。また、半導体装置７を回路基板４に実装するときに、半導体素子１はバンプ１０を介して、加熱、加圧、超音波振動のうちの一つ、又は組み合わせの方法により回路基板４に接合させ、金属片９の挿入部１５は半田付け、又は、導電ペーストを用いて回路基板４に接合されるようにすることができて、半導体素子１の電極部の接続と金属片９の接続を分けることにより、他の部品の実装、接続の対応性を広くすると言う作用を有するものである。
【００７５】
（第５実施形態）
図８は、本発明の第５実施形態における半導体装置であって平板金属片を用いた半導体装置の断面図である。図９は、図８の平板金属片による半導体装置の回路基板への実装状態を示す断面図である。
【００７６】
図８を用いて説明をする。
【００７７】
１６は平板状の平金属片、１７は平金属片１６の張り出し部分より下方に延びた長バンプである。
【００７８】
半導体素子１と平金属片１６は接合材３により接合一体化されるが、その方法、順序は第１実施形態と同じである。
【００７９】
半導体素子１と平金属片１６との一体化の後、バンプボンダーを用いて半導体素子１の電極にバンプ１０を形成する。このとき、平金属片１６の半導体素子１より突出した張り出し部１６ａにも長バンプ１７を形成し、その下面の位置（回路基板４に接触する位置）は半導体素子１の電極上に形成するバンプ１０の下面の位置（回路基板４に接触する位置）と同じとする。
【００８０】
作業工程の都合により、半導体素子１上のバンプ１０の形成と、平金属片１６上の長バンプ１７の形成は分けて行うこともできる。
【００８１】
回路基板４への実装は、図９に示すとおりの形状で、超音波振動、導電性ペーストを利用して、半導体素子１をハンプ１０を介して回路基板４へ接合すると同時的に長バンプ１７を回路基板４へ接合することが出来る。
【００８２】
第５実施形態によれば、上下両面に電極を有する大電流用半導体素子１の回路基板４への実装において、ドレイン電極面に、半導体素子１より大きい平板な金属片１６を接合した後、半導体素子１のゲート電極、ソース電極にバンプ１０を形成、金属片１６の張り出し部１６ａにも半導体素子１に形成したバンプ１０とその下面の位置が同一となるように長バンプ１７を形成するようにしたものであり、金属片１６の形状簡略化を図り、接続長さの短小化、放熱性の向上、実装性の向上と言う作用を有する。また、第５実施形態は、半導体素子１に形成したバンプ１０の下面の位置と長バンプ１７の下面の位置との間で高い位置精度が要求されるときに有用であるとともに、屈曲部８を配置するスペースが無いときにも有用である。
【００８３】
（第６実施形態）
図１１は、本発明の第６実施形態における電子回路装置の製造工程を示したものである。１は電子回路装置、特に電力制御系電子回路装置、に用いられる大電流用半導体装置（例えば、１Ｗ以上の消費電力を有する半導体装置）用の半導体素子、第６実施形態は半導体素子１の一例としてＭＯＳＦＥＴを使用し、１ａは半導体素子１のドレイン電極、１ｂは半導体素子１のソース電極、１ｃは半導体素子１のゲート電極である。１０は半導体素子１のソース電極１ｂ及びゲート電極１ｃに形成したバンプなどの突起電極である。１３は半田である。３４は銅などの金属板、９は半導体素子１からの金属板状の結線用上記金属片であり、第６実施形態では金属板３４及び金属片９のそれぞれとして厚さ０．５ｍｍ銅板を使用する。３５は粘着フィルムである。３６は挿入部品である。３７は表面実装部品である。３８は絶縁性樹脂シートである。３９は放熱用金属板である。４０は上側加熱プレートであり、上下に移動し加圧プレスを行なう。４１は下側加熱プレートであり、上側加熱プレート４０よりの加圧力を受け止めるため高い剛性を持つ。
【００８４】
図１１は第６実施形態の製造工程の概略図である。
【００８５】
まず、平面の板である金属板３４を耐湿性及び気密性のある粘着フィルム３５に貼り付ける。この状態で、エッチング工法により、粘着フィルム３５に貼り付けられた金属板３４に、電気回路パターンを形成する。粘着フィルム３５に保持されているため、金属板３４は分離することが無く、自由自在な電気回路パターンの電気配線を形成する事ができる。粘着フィルム３５の例としては、ポリイミドやポリエチレンテレフタレートなどを使用することができ、銅などの金属片９で島状の電極を形成しても保持することができる程度の粘着性を有するものが好ましい。また、金属板３４の腐食などの劣化を防止するため、耐湿性及び気密性に優れたものが好ましい。
【００８６】
次に、半導体素子１のソース電極１ｂとゲート電極１ｃに突起電極１０をそれぞれ形成する。突起電極の形成方法はワイヤボンディング工法を応用したＳＢＢ（スタッドバンプボンディング）工法で行なう。又は、半導体製造プロセスを用いたメッキバンプでも形成可能である。
【００８７】
次に、突起電極１０を形成した半導体素子１のドレイン電極１ａ側に、金属片９を半田１３を用いて電気的及び物理的に接合する。接合方法は、窒素を充填し酸素を取り除いた加熱炉（例えば２５０〜３００℃）に金属片９を入れ、例えば２５０〜３００℃で溶融した半田１３を金属片９上に滴下する。金属片９上の半田１３は溶融状態である。半田１３を滴下した所に、半導体素子１のドレイン電極１ａを降下させ、接触させることにより、溶融している半田１３が両者の間で広がる。次いで、加熱炉の温度を下げる事により、溶融している半田１３は硬化し、半導体素子１のドレイン電極１ａと金属板３４は電気的及び物理的に接合される。
【００８８】
次に、金属板３４に設けた穴３４ａに挿入するために、半導体素子１を接合した金属片９を曲げる必要がある。第６実施形態ではフィルム状に巻き取られている金属片９に対して、曲げ及びカットを同時的に行うことができる金型（図示せず）に入れ、不要な部分をカットすると同時に金属板３４の穴３４ａに挿入するため金属片９を曲げて屈曲部８を構成する。
【００８９】
次に、半導体素子１のソース電極１ｂとゲート電極１ｃ上に形成された突起電極１０と金属板３４を接合する工程を説明する。
【００９０】
まず、金属板３４の電極と、半導体素子１の突起電極１０及び金属片９の屈曲部８の先端の接続端子９ａを挿入する穴３４ａを位置合わせする。この時、金属板３４と金属片９は接触していない。
【００９１】
次に、超音波エネルギーを印加できる圧着用ツール（図示せず）を金属片９に接触させ、金属片９側から半導体素子１側の方向に向かって押圧する。押圧と同時に超音波エネルギーを金属片９に印加し、突起電極１０と金属板３４間に押圧力と超音波エネルギーにより金属間接合を得る。また、同時に金属片９の屈曲部８の先端は粘着フィルム３５の中に挿入させる。しかし、粘着フィルム３５を貫通してはいない。
【００９２】
上記工程により、金属板３４上に半導体素子１を実装する。
【００９３】
その後、金属板３４に、クリーム半田１３を印刷し、表面実装部品３７を装着して加熱するといった、一般的な表面実装技術で表面実装部品３７を接合する。また、挿入部品３６の場合は、挿入部品３６のリード３６ａを金属板３４の穴３４ｂに入れ、粘着フィルム３５に挿入させる。粘着フィルム３５により挿入部品３６の２本のリード３６ａが金属板３４の２個の穴３４ｂにそれぞれ入った状態が保持される。
【００９４】
次に、下側加熱プレート４１上に放熱用金属板３９を置き、その上に樹脂シート３８を置く。この樹脂シート３８は、金属板３４との接着力向上を狙って例えばエポキシ樹脂を含有し、また、放熱性の向上を目指して伝熱粒子例えばアルミナ粒子が混合されている。また、この樹脂シート３８は、セラミック基板製造時のグリーンシートの様に、シート状ではあるが、半硬化した様に軟らかな状態となっている。
【００９５】
次に、半導体素子１を実装した金属板３４を、半導体素子１側を下向きにして、樹脂シート３８の上に置く。
【００９６】
最後に、上側加熱プレート４０を降下させ、粘着フィルム３５及び金属板３４を介して下向きに加圧することにより、半導体素子１、表面実装部品３７、挿入部品３６及び金属板３４を樹脂シート３８中に埋め込む。また、加熱により樹脂シート３８のエポキシ樹脂成分を硬化させ、放熱用金属板３９、半導体素子１、金属板３４との密着を図る。
【００９７】
次に、上側加熱プレート４０と下側加熱プレート４１を取り外すと、図１２に示す、電子回路装置が出来る。
【００９８】
図１２に示す電子回路装置の表面に貼り付けた粘着フィルム３５を外すと、図１３に示す構造となる。この時、粘着フィルム３５に挿入された金属片の接続端子９ａと挿入部品３６のリード３６ａは、電子回路装置の表面に凸部として現れる。また、粘着フィルム３５を剥がした後の金属板３４は、それまで保護されていたため、汚れや厚い酸化膜の無い、きれいな金属面になっている。図１３に示す電子回路装置の表面に（図１３の上面）、表面実装部品３７や新たな半導体素子１を実装した構造を図１４に示す。
【００９９】
図１４に示す、電子回路装置の表面に実装している半導体素子１は、埋め込まれた半導体素子１と同様に、超音波エネルギーと加圧力で、突起電極１０と金属板３４とを接合する。また、電子部品３７に対しても、クリーム半田１３を印刷し、部品実装、加熱工程でなる一般的な表面実装技術で接合する。この時、金属基板３４の表面より凸部として出している、金属片９の接続端子９ａと挿入部品３６のリード３６ａの周囲にも、クリーム半田１３を印刷供給及び加熱する。これにより図１４に示すように、金属板３４と金属片９の接続端子９ａの間が半田１３により電気的に接合されるとともに、挿入部品３６のリード３６ａと金属板３４との間が半田１３により電気的に接合される。
【０１００】
上記第６実施形態によれば、粘着フィルム３５を貼り付け電気配線パターンを形成した金属板３４上に半導体素子１を実装後、半導体素子１と金属板３４を樹脂シート３８中に埋め込み、硬化させる。硬化した樹脂は回路基板の主材料となり、その後、粘着フィルム３５を剥がす事により、電気回路パターンを形成した金属板３４が回路基板の表面に表れ、半導体素子１が埋め込まれた回路基板が完成する。その後、回路基板表面に別の半導体素子１や電子部品別の３７を実装する事により、基板内に半導体素子１がある立体的な実装構造を提供する事ができる。よって、上記の様な工程を経て、高放熱、大電流を必要とする半導体素子１は電子回路装置内部に埋め込み、放熱を必要としない半導体素子１は従来の様に表面に実装できる方法を提供できる。また、電子部品３６，３７も基板４内に埋め込む事が可能となり、立体的な配置により電子回路装置の小型化が可能となる。このように、電子回路装置内部に埋め込まれた半導体素子１は、全方向に、すなわち、バンプ１０を介して金属板３４、半田１３を介して金属片９、樹脂３８に対して放熱することができ、高い放熱性を確保することができる。
【０１０１】
（第７実施形態）
図１５は、本発明の第７実施形態における電子回路装置の製造工程を示したものである。
【０１０２】
４２は樹脂成形機の上金型である。４３は樹脂成形機の下金型である。１４は樹脂成形機のノズルである。第６実施形態と比較して放熱特性が必要無い場合は、第６実施形態で使用した樹脂シート３８では無く、図１５に示す様に、２００℃〜３００℃の加熱により溶融した成形用樹脂６１を樹脂成形機より上金型４２と下金型４３とで形成されるキャビティ６０内に流し込み、成形用樹脂の温度を低下させて硬化させる工法を用いる事ができる。
【０１０３】
上記第７実施形態によれば、短時間（例えば５〜１０ｓｅｃ）で成形することができ、成形技術により量産性に優れたものとすることができ、かつ、高圧で成形することにより、樹脂中に空気のボイドを無くすことができる。
【０１０４】
また、第７実施形態の変形例として、図１６に示すように、メタルマスク４５と印刷用スキージ４６を用い、印刷用樹脂４７をメタルマスク４５の開口した部分４５ａに形成し、加熱又は光により樹脂４７を硬化させる事もできる。この場合の完成図を図１７に示す。
【０１０５】
上記第７実施形態の変形例によれば、金型が不必要となることにより、低コスト化を図ることができるとともに、例えば、印刷機とＵＶ硬化炉と安価な設備により、製造設備の低コスト化も図ることができる上に、加熱工程が不要であるため信頼性を向上させることができる。
【０１０６】
（第８実施形態）
図１８は、本発明の第８実施形態における電子回路装置を示したものである。
【０１０７】
第６実施形態と異なり、第８実施形態ではドレイン電極１ａを金属板３４に半田１３で接合する。これは第６実施形態と同じ工法で行なう。ソース電極１ｂとゲート電極１ｃには、突起電極１０をそれぞれ形成し、半導体素子結線用金属片９Ａと接合する。突起電極１０と金属片９Ａ間の接合は超音波及び加圧力で行なう。また、金属板３４と金属片９Ａとの接合も超音波及び加圧力で実施する。
【０１０８】
上記第８実施形態によれば、半導体１を高放熱でかつ小型パッケージとして活用することができ、かつ、電流により配線パターン設計が変更可能なパッケージとすることができる上に、高放熱樹脂の採用により従来のパッケージと比較して高放熱化を図ることができる。
【０１０９】
（第９実施形態）
図１９は、本発明の第９実施形態における電子回路装置を示したものである。
【０１１０】
第６実施形態では金属片９と放熱用金属板３９との距離は、熱プレスの加圧条件により制御している。しかし、電気的な絶縁規格では、金属片９と放熱用金属板３９との間にある一定の距離が確保されていることの保証が必要となる。このような場合は、金属片９の上に、放熱用金属板３９との間である一定の距離以上の距離を確保できる絶縁性スペーサー４８を入れ、金属片９と放熱用金属板３９との間に、スペーサー４８により、電気的な絶縁距離以上の距離を強制的に確保するようにする。
【０１１１】
上記第９実施形態によれば、スペーサー４８により、金属片９と放熱用金属板３９との間に、簡単かつ確実に、金属片９と放熱用金属板３９との間に電気的な絶縁距離以上の距離を確保することができる。また、絶縁距離に関する規格に対して、スペーサーの寸法のみで保証することができる。また、電圧及び電流の仕様により、絶縁距離規格の適用が変わっても、スペーサーのみで対応が可能となる。
【０１１２】
（第１０実施形態）
図２０は、本発明の第１０実施形態における電子回路装置の製造工程を示したものである。
【０１１３】
金属片９と放熱用金属板３９が接しても、金属片９と放熱用金属板３９との間で電気的絶縁が確保されるように、金属片９の放熱用金属板３９に対向する面に絶縁層の一例としての酸化膜４９を設けている。なお、絶縁層の他の例として、酸化膜４９の代わりに、絶縁性の保護フィルムも使用可能である。
【０１１４】
上記第１０実施形態によれば、により、例え誤って放熱用金属板３９に接触しても、金属片９が酸化膜４９を有することにより、簡単かつ確実に、金属片９と放熱用金属板３９との間に電気的な絶縁を確保することができる。また、金属片９に対して全面すなわち金属片９の放熱用金属板３９に対向する面に保護フィルムが貼付けられているため、２重絶縁規格の採用が可能となる。このため、放熱板３９との間にある樹脂３８を薄くすることができる。また、フィルム上に金属片９があるため、フィルムをベースとして金属片９で回路パターンを形成することが可能となり、２層基板とすることができる。
【０１１５】
（第１１実施形態）
図２１は、本発明の第１１実施形態における電子回路装置の製造工程を示したものである。
【０１１６】
放熱性を向上させるために、図２１における放熱用金属板３９の上に、凹凸部３９ａを形成している。この凹凸３９ａにより樹脂３８と放熱用金属板３９の接触面積が増大し、図１４の電子回路装置と比較して、第１１実施形態では放熱性を約２０％向上させることができる。
【０１１７】
上記第１１実施形態によれば、放熱用金属板３９の上に、凹凸部３９ａを形成しているため、樹脂３８と放熱用金属板３９の接触面積が増大し、放熱性をより一層高めることができる。
【０１１８】
（第１２実施形態）
図２２は、本発明の第１２実施形態における電子回路装置の製造工程を示したものである。
【０１１９】
第６実施形態では電気配線の役目をする金属板３４は１層のみであったが、第１２実施形態の様に多層化する事も可能である。図２２に示すように、電気配線パターンを形成した金属板３４と樹脂シート３８を交互に重ね合わせ、加熱及び加圧プレスすることにより多層化構造が可能となる。各層間の電気的接続は屈曲部３４ｃの様に屈曲させた部分で接続する構造にする。又は、層間導電ピン５１を金属板３４に半田１３を介して実装する事で得られる。放熱用金属板３９を電気配線パターン形成した金属板３４に変更すると、両面電極基板も可能である。図２３に、第１２実施形態の片面２層の電子回路装置を示す。
【０１２０】
上記第１２実施形態によれば、多層化する事により面積を縮小させることができ、かつ、複数回プレスにより、２層以上の多層化が可能となる。また、第９実施形態と同様に、絶縁距離を確保することができる。
【０１２１】
なお、本発明は上記実施形態に限定されるものではなく、その他種々の態様で実施できる。
【０１２２】
例えば、第６実施形態〜第１２実施形態では、半導体素子１を有する半導体装置として図６に示す第４実施形態の半導体装置を代表例として使用したが、これに限られるものではなく、第１〜第３実施形態や第５実施形態の半導体装置にも適用することができる。
【０１２３】
また、第６実施形態〜第１２実施形態では、樹脂シート３５は最終的には取り外すものとして記載しているが、金属片９の接続端子９ａ及び各部品の接続端子において所定の電気的接続が確保できるのであれば、樹脂シート３５を取り外すことなく使用するようにしてもよい。例えば、具体的には図示しないが、金属片９の接続端子９ａ及び各部品の接続端子と金属板３４とを半田１３で電気的に接続するとき、半田１３の熱で樹脂シート３５の各接続端子付近を溶融させて各接続端子及びその周囲の金属板３４を露出させ、両者の接続を確保できるようにしてもよい。
【０１２４】
また、上記ゲート電極やソース電極は、図１に示すように屈曲するものに限らず、図１〜図３に相当する図２５〜図２７に示すように、大略Ｔ字状に金型で凸部形成したものや、金型で棒状素材の先端部を棒状の長手方向と直交する方向に押し出し成形して大略Ｔ字状に形成することもできる。
【０１２５】
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
【０１２６】
【発明の効果】
以上のように、本発明は、大電流用の半導体装置の半導体素子と回路基板との電気的接合において配線用ワイヤに代えて金属片を使用することにより、配線用ワイヤを無くすことによる浮遊容量や導通抵抗の低減、小型化を計ることが出来ると共に金属片の熱容量及び材質を適宜選択することにより、放熱効果も向上させることが出来る。
【０１２７】
また、本発明によれば、回路基板上に半導体素子を実装する電子回路装置の接合であって大電流用の半導体装置の半導体素子と回路基板との電気的接合において配線用ワイヤに代えて金属片を使用し、かつ、半導体素子を絶縁性樹脂に埋め込むことにより、高放熱化、大電流化、低抵抗化、低浮遊インダクタンス化、さらに小型化を簡単に実現できる。
【０１２８】
本発明によれば、半導体装置を回路基板に実装するときに、半導体素子はバンプを介して、加熱、加圧、超音波振動のうちの一つ、又は組み合わせの方法により回路基板に接合されるとともに、金属片の挿入部は半田付け、又は、導電ペーストを用いて回路基板に接合される場合には、半導体素子の電極部の接続と金属片の接続を分けることにより、他の部品の実装、接続の対応性を広くすると言う作用を有するものである。
【０１２９】
また、半導体素子と金属板を埋め込む樹脂材料に、高放熱と電気的絶縁を両立する材料を混合した後、シート状加工された形成されたシート状樹脂に、半導体素子を実装した金属板を加熱及び加圧プレスで埋め込み、硬化させるようにする場合には、直方体である半導体素子の１面は金属板に接し、残り５面は高放熱の樹脂材料に接することになる。このため半導体素子の高放熱を実現する構造を提供する事ができる。
【０１３０】
また、本発明において半導体素子のドレイン電極を金属板と半田付けする場合には、従来と同様に電気的抵抗が低く抑えられる。また、本発明においてソース電極及びゲート電極が突起電極（例えば高さ５０ミクロン以下の突起電極）を介して金属板に実装する場合には、従来のアルミ線を用いた場合より配線抵抗と浮遊インダクタンスを減少させる事が可能となる構造を提供する事が出来る。
【図面の簡単な説明】
【図１】 本発明の第１実施形態にかかる半導体装置の断面図である。
【図２】 上記第１実施形態の半導体装置を回路基板へ実装した状態を示す断面図である。
【図３】 上記第１実施形態の半導体装置を回路基板へ実装した状態であって、半導体装置は基板に対してバンプ接合させ、金属片は基板に対して半田付け接合した状態を示す断面図である。
【図４】 （ａ），（ｂ），（ｃ）はそれぞれ本発明の第２実施形態における半導体装置の金属片の屈曲部付近の断面図、正面図、及び底面図である。
【図５】 （ａ），（ｂ）はそれぞれ本発明の第３実施形態における半導体装置の金属片屈曲部端面へバンプが形成された状態での断面図及び正面図である。
【図６】 本発明の第４実施形態にかかる半導体装置の回路基板への実装で金属片は挿入、半田付けの断面図である。
【図７】 （ａ），（ｂ）はそれぞれ図６の半導体装置の金属片の屈曲部の挿入部付近の断面図及び正面図である。
【図８】 本発明の第５実施形態にかかる半導体装置であって平板金属片を用いた半導体装置の断面図である。
【図９】 図８の平板金属片による半導体装置の回路基板への実装状態を示す断面図である。
【図１０】 従来の半導体実装の断面図である。
【図１１】 本発明の第６実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図１２】 上記第６実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図１３】 上記第６実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図１４】 上記第６実施形態における電子回路装置の断面図である。
【図１５】 本発明の第７実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図１６】 本発明の第７実施形態の変形例における電子回路装置の工程を説明するための一部断面説明図である。
【図１７】 図１６の変形例における電子回路装置の工程を説明するための一部断面説明図である。
【図１８】 本発明の第８実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図１９】 本発明の第９実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図２０】 本発明の第１０実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図２１】 本発明の第１１実施形態における電子回路装置の断面図である。
【図２２】 本発明の第１２実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図２３】 本発明の第１２実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図２４】 従来の電子回路装置の断面図である。
【図２５】 本発明の上記第１実施形態の変形例にかかる半導体装置の断面図である。
【図２６】 図２５の上記第１実施形態の変形例にかかる半導体装置を回路基板へ実装した状態を示す断面図である。
【図２７】 図２５の上記第１実施形態の変形例にかかる半導体装置を回路基板へ実装した状態であって、半導体装置は基板に対してバンプ接合させ、金属片は基板に対して半田付け接合した状態を示す断面図である。
【符号の説明】
１…半導体素子、１ａ…ドレイン電極、１ｂ…ソース電極、１ｃ…ゲート電極、３…接合材、４…回路基板、７…半導体装置、８…屈曲部、９，９Ａ…金属片、９ａ…接続端子、１０…バンプ、１１…凸部、１２…端面バンプ、１３…半田、１４…挿入穴、１５…挿入部、１６…平金属片、１６ａ…張り出し部、１７…長バンプ、３４…金属板、３４ａ，３４ｂ…穴、３４ｃ…屈曲部、３５…粘着フィルム、３６…挿入部品、３７…表面実装部品、３８…樹脂シート、３９…放熱用金属板、３９ａ…凹凸部、４０…上側加熱プレート、４１…下側加熱プレート、４２…上金型、４３…下金型、４４…成形機ノズル、４５…メタルマスク、４６…印刷用スキージ、４７…印刷用樹脂、４８…スペーサー、４９…酸化膜、５１…層間導電ピン、６０…キャビティ、６１…成形用樹脂。

Claims (17)

  1. 表裏両面に電極を有する大電流用半導体を回路基板に実装される半導体装置において、
    上記半導体の上記表裏両面のうちの片面の電極にバンプを形成し、上記半導体の上記表裏両面のうちの他の面の電極面には、上記基板に向けて延びかつ上記基板に電気的に接続可能な接続端子を有する金属片を接合するとともに、
    上記金属片の上記接続端子の先端部は、一つ又は複数の凸部により構成されている半導体装置。
  2. 表裏両面に電極を有する大電流用半導体を回路基板に実装される半導体装置において、
    上記半導体の上記表裏両面のうちの片面の電極にバンプを形成し、上記半導体の上記表裏両面のうちの他の面の電極面には、上記基板に向けて延びかつ上記基板に電気的に接続可能な接続端子を有する金属片を接合するとともに、
    上記金属片の上記接続端子は上記回路基板に明けた穴に挿入する挿入部を形成する半導体装置。
  3. 表裏両面に電極を有する大電流用半導体を回路基板に実装される半導体装置において、
    上記半導体の上記表裏両面のうちの片面の電極面に、上記半導体より大きい平板な金属片を接合した後、上記半導体の上記表裏両面のうちの他の面の電極にバンプを形成し、上記金属片の張り出し部にも、上記半導体に形成したバンプと高さが同一となるようにバンプを形成したことを特徴とする半導体装置。
  4. 請求項２に記載の上記半導体装置を上記回路基板に実装するとき、上記バンプは、加熱、加圧、超音波振動のうちの一つ、又は、組み合わせの方法により、上記挿入部は半田付け、又は、導電ペーストを用いて上記回路基板に電気的に接合されることを特徴とする半導体装置の実装方法。
  5. 一方の面が樹脂フィルムにより保護され、かつ、電気回路パターンを形成した金属板の他方の面と請求項１〜３のいずれか１つに記載の上記半導体装置の上記半導体素子上の電極とを電気的に接合し、
    上記金属板に接合された上記半導体素子を絶縁性樹脂に埋め込むようにしたことを特徴とする電子回路装置の製造方法。
  6. 上記樹脂に上記半導体素子が埋め込まれた上記金属板より上記フィルムを取り外すようにした請求項５に記載の電子回路装置の製造方法。
  7. 上記樹脂フィルムにより保持された上記金属板と上記半導体素子との電気的接合が上記半導体素子上の突起電極により行われる請求項５又は６に記載する電子回路装置の製造方法。
  8. 金属プレート板の上に埋め込み用樹脂を置き、
    上記半導体素子を実装した上記金属板と上記埋め込み用樹脂とを位置合わせし、
    上記半導体素子を実装した上記金属板と上記埋め込み用樹脂とを加熱した金属プレートで押圧して、上記半導体素子を上記埋め込み用樹脂中に埋め込むようにした請求項５〜７のいずれか１つに記載する電子回路装置の製造方法。
  9. 上記半導体素子を実装した上記金属板を成形用金型内へ入れ、
    加熱した成形用樹脂を上記成形用金型の内部のキャビティに注入する工程と、金型内部に注入された樹脂を冷却する工程により、半導体素子を樹脂中に埋め込むようにした請求項５〜７のいずれか１つに記載する電子回路装置の製造方法。
  10. 上記半導体素子を実装した上記金属板にメタルマスクを位置合わせした後、重ね合わせ、
    印刷用樹脂を上記メタルマスク上より印刷して上記半導体素子を覆い、
    上記半導体素子を覆った上記印刷用樹脂を硬化させることにより、上記半導体素子を上記印刷用樹脂中に埋め込むようにした請求項５〜 7 のいずれか１つに記載する電子回路装置の製造方法。
  11. 上記金属板に接合された上記半導体素子を上記絶縁性樹脂に埋め込むとき、上記金属板に接合された上記半導体素子以外の電子部品をも上記絶縁性樹脂に埋め込むようにした請求項５〜１０のいずれか１つに記載する電子回路装置の製造方法。
  12. 上記金属板に接合された上記半導体素子を上記絶縁性樹脂に埋め込んだのち、上記絶縁性樹脂上に放熱用金属板を備えるようにした請求項５〜１１のいずれか１つに記載する電子回路装置の製造方法。
  13. 上記放熱用金属板と上記半導体素子又は上記電子部品との間に電気的絶縁スペーサーを備えるようにした請求項５〜１２のいずれか１つに記載する電子回路装置の製造方法。
  14. 上記半導体素子、又は、上記半導体素子及び上記電子部品上で電気が流れる部分であって上記放熱用金属板に対向する部分に絶縁層を備えて、当該部分と上記放熱用金属板との間を電気的に絶縁させるようにした請求項５〜１２のいずれか１つに記載する電子回路装置の製造方法。
  15. 上記半導体素子、又は、上記半導体素子及び上記電子部品を埋め込んだ上記樹脂に上記放熱用金属板の凹凸部分を接触させて上記半導体素子又は上記電子部品の放熱性を高めるようにした請求項５〜１４のいずれか１つに記載する電子回路装置の製造方法。
  16. 上記半導体素子、又は、上記半導体素子及び上記電子部品を埋め込んだ上記樹脂上に第２金属板を備え、上記半導体素子、又は、上記半導体素子及び上記電子部品を接合した上記金属板と上記第２金属板とを電気的に接続させるようにした請求項５〜１５のいずれか１つに記載する電子回路装置の製造方法。
  17. 請求項５〜１５のいずれか１つに記載する電子回路装置の製造方法により製造された電子回路装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010279207A (ja) * 2009-05-29 2010-12-09 Sanyo Electric Co Ltd モールドモータ、電動車両及びモールドモータの製造方法
JP2017028060A (ja) * 2015-07-21 2017-02-02 株式会社デンソー 電子装置
US9875986B2 (en) 2015-10-09 2018-01-23 International Business Machines Corporation Micro-scrub process for fluxless micro-bump bonding

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3853263B2 (ja) 2002-07-08 2006-12-06 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4559777B2 (ja) * 2003-06-26 2010-10-13 株式会社東芝 半導体装置及びその製造方法
US7402462B2 (en) * 2005-07-12 2008-07-22 Fairchild Semiconductor Corporation Folded frame carrier for MOSFET BGA
DE112006002488B4 (de) * 2005-09-21 2014-05-28 International Rectifier Corp. Halbleiter-Baueinheit
US8018056B2 (en) * 2005-12-21 2011-09-13 International Rectifier Corporation Package for high power density devices
JP4905432B2 (ja) * 2008-10-14 2012-03-28 株式会社デンソー 半導体装置
US8988912B2 (en) 2008-10-23 2015-03-24 Leach International Corporation System and method for emulating an ideal diode in a power control device
JP2012506693A (ja) * 2008-10-23 2012-03-15 リーチ インターナショナル コーポレイション 電力制御装置の理想ダイオードを模倣するシステム及びその方法
JP5556316B2 (ja) * 2010-04-02 2014-07-23 株式会社デンソー 表面実装型電子部品及び表面実装型電子部品の実装構造
JP5589950B2 (ja) * 2011-05-06 2014-09-17 株式会社デンソー 電子装置
JP2014078646A (ja) * 2012-10-12 2014-05-01 Panasonic Corp パワーモジュールとその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010279207A (ja) * 2009-05-29 2010-12-09 Sanyo Electric Co Ltd モールドモータ、電動車両及びモールドモータの製造方法
JP2017028060A (ja) * 2015-07-21 2017-02-02 株式会社デンソー 電子装置
US9875986B2 (en) 2015-10-09 2018-01-23 International Business Machines Corporation Micro-scrub process for fluxless micro-bump bonding

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