JP6928560B2 - サブマウント、半導体素子実装サブマウント、および半導体素子モジュール - Google Patents
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Description
CTE1×S1×T1>CTE2×S2×T2
の関係が成り立つことを特徴とする。
CTE1×S1×T1>CTE2×S2×T2
の関係が成り立つことを特徴とする。
CTE1×S1×T1>CTE2×S2×T2
の関係が成り立つことを特徴とする。
CTE1×S1×T1>CTE2×S2×T2
の関係が成り立つことを特徴とする。
図1A、Bは、実施形態1に係るサブマウントを備えた半導体レーザモジュールの模式的な平面図および一部切欠側面図をそれぞれ示す図である。
サブマウント3は、基板3aと、第一被覆層3bと、第二被覆層3cとを備えている。基板3aは、たとえば窒化アルミニウム(AlN)、アルミナ(Al2O3)、べリリア(BeO)、窒化ホウ素(BN)、ダイヤモンド、炭化ケイ素(SiC)、窒化ケイ素(Si3N4)、二酸化ケイ素(SiO2)、ジルコニア(ZrO2)の少なくともいずれか一つを含んで構成することができる。本実施形態1では、基板3aはAlNからなるものとする。また、基板3aの厚さはたとえば0.3〜1.0mm程度である。なお、AlN、Si3N4、SiCの線膨張係数はそれぞれ4.5×10−6(1/K)、2.8×10−6(1/K)、3.7×10−6(1/K)である。
つぎに、チップオンサブマウント16および半導体レーザモジュール100において実施形態1に係るサブマウント3に置き換えることができる、実施形態2〜6に係るサブマウントについて図5A〜5D、図6A、6Bを用いて説明する。図5Aは実施形態2に係るサブマウント3Aを第二表面側から見た図、図5Bは実施形態3に係るサブマウント3Bを第二表面側から見た図、図5Cは実施形態4に係るサブマウント3Cを第二表面側から見た図、図5Dは実施形態4の変形例に係るサブマウント3C´を第二表面側から見た図を示す。図6Aは実施形態5に係るサブマウント3Dを第二表面側から見た図、図6Bは実施形態6に係るサブマウント3Eを第二表面側から見た図を示す。サブマウント3とサブマウント3A、3B、3C、3C´3D、3Eとは、第二被覆層のパターンおよび被覆面積のみが異なるので、以下では第二被覆層のパターンおよび被覆面積についてのみ説明する。
つぎに、チップオンサブマウント16および半導体レーザモジュール100において実施形態1に係るサブマウント3に置き換えることができる、他の実施形態7〜9に係るサブマウントについて説明する。実施形態7〜9に係るサブマウントは、サブマウント3とは、第一または第二被覆層の構成が異なるので、以下では第一または第二被覆層についてのみ説明する。
図9は、実施形態8に係るチップオンサブマウントの模式的な断面図である。この断面図は、実施形態8に係るチップオンサブマウント16Gにおける、図2Bに示すチップオンサブマウントのA−A線断面と直交する面に対応する断面である。
図11は、実施形態9に係るチップオンサブマウントの模式的な断面図である。この断面図は、実施形態9に係るチップオンサブマウント16Hにおける、図9に示すチップオンサブマウント16Gの断面に対応する断面である。
CTE1×S1×T1>CTE2×S2×T2
の関係(関係D)が成り立つようにサブマウントを構成すれば、これに半導体レーザ素子を実装してチップオンサブマウントを構成し、チップオンサブマウントを金属からなる基台に実装した場合に、半導体レーザ素子に加わる熱応力が低減され、半導体レーザ素子の特性や信頼性の低下を抑制することができる。
図12A、12B、12Cは、実施形態10にかかるチップオンサブマウントの模式図である。図12Aは半導体レーザ素子4の実装面側から見た図、図12Bは図12AのB−B線断面図、図12Cは半導体レーザ素子4の実装面とは反対側から見た図をそれぞれ示す。このチップオンサブマウント16Iは、実施形態1に係るチップオンサブマウント16のサブマウント3をサブマウント3Iに置き換えた構成を有する。サブマウント3Iはサブマウント3の第一被覆層3bを第一被覆層3Ibに置き換えた構成を有する。第一被覆層3Ibは、被覆層3Ibaと被覆層3Ibbとからなる。被覆層3Ibaと被覆層3Ibbとは溝G10で離間している。被覆層3Ibaの表面には、AuSnからなるプリコート3Ibaaが形成されている。
図13A〜13Dは、実施形態11に係るチップオンサブマウント16Jの模式図である。図13Aは半導体レーザ素子4の実装面側から見た図、図13Bは半導体レーザ素子4の実装面とは反対側から見た図、図13Cは図13AのC−C線断面図、図13Dは図13AのD矢視図をそれぞれ示す。
つぎに、実施形態12、13に係るチップオンサブマウントについて図15、16を用いて説明する。図15は実施形態12に係るチップオンサブマウント16Kを半導体レーザ素子4の実装面側から見た図、図16は実施形態13に係るチップオンサブマウント16Lを半導体レーザ素子4の実装面側から見た図を示す。
図17は、実施形態14に係るチップオンサブマウントの模式的な断面図である。この断面図は、実施形態14に係るチップオンサブマウント16Mにおける、図13Aに示すチップオンサブマウントのC−C線断面と直交する面に対応する断面である。
図18は、実施形態15に係るチップオンサブマウントの模式的な断面図である。この断面図は、実施形態15に係るチップオンサブマウント16Nにおける、図17に示すチップオンサブマウント16Mの断面に対応する断面である。
1a、1Aa 蓋
1b、1Ab 底板部
2 LD高さ調整板
3、3A、3B、3C、3D、3E、3F、3G、3H、3I、3J、3K、3L、3M、3N サブマウント
3a 基板
3aa 第一表面
3ab 第二表面
3b、3Fb、3Hb、3Ib、3Jb、3Mb、3Nb 第一被覆層
3ba、3bb、3ca、3Aca、3Bca、3Cca、3Dca、3Eca、3Fba、3Fbb、3Hba、3Hbb、3Iba、3Ibb、3Jca、3Jcb、3Kba、3Kcb、3Lca、3Lcb、3Mca、3Mcb、3Nca、3Ncb 被覆層
3baa、Ibaa プリコート
3c、3Ac、3Bc、3Cc、3Dc、3Ec、3Fc、3Gc、3Hc、3Jc、3Kc、3Lc、3Mc、3Nc 第二被覆層
4 半導体レーザ素子
5 リードピン
6 第1レンズ
7 第2レンズ
8 ミラー
9 第3レンズ
10 光フィルタ
11 第4レンズ
12 光ファイバ
13 支持部材
14 ブーツ
15 ルースチューブ
16、16F、16G、16H、16I、16J、16K、16L、16M、16N チップオンサブマウント
100、100A 半導体レーザモジュール
G1、G2、G3、G4、G5、G6、G7、G8、G9、G10、G11、G11a、G12、G13、G14、G14a、G15、G16 溝
Claims (17)
- 半導体素子が実装され、金属からなる基台に実装されるサブマウントであって、
基板と、
前記基板の第一表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第一被覆層と、
前記基板の、前記第一表面とは反対側に位置する第二表面に形成されており、前記基板より熱膨張率が大きい材料からなる第二被覆層と、
を備え、
前記第二被覆層の被覆面積が、前記第一被覆層の被覆面積よりも小さく、
前記第二被覆層の熱膨張率をCTE 2 (1/K)、前記第一被覆層の熱膨張率をCTE 1 (1/K)としたとき、CTE 2 がCTE 1 よりも小さく、
前記半導体素子が実装される側が前記第一被覆層側であって、室温において前記第二被覆層側に凸に反っている
ことを特徴とするサブマウント。 - 前記第二被覆層の厚さが、前記第一被覆層の厚さよりも小さい
ことを特徴とする請求項1に記載のサブマウント。 - 前記第二被覆層の熱膨張率をCTE2(1/K)、前記第一被覆層の熱膨張率をCTE1(1/K)、前記基板の熱膨張率をCTEsub(1/K)としたとき、CTE1及びCTE2はCTEsubより2倍以上大きく、
前記第一被覆層の被覆面積をS1、前記第一被覆層の厚さをT1、前記第二被覆層の被覆面積をS2、前記第二被覆層の厚さをT2としたときに、下記式
CTE1×S1×T1>CTE2×S2×T2
の関係が成り立つ
ことを特徴とする請求項1または2に記載のサブマウント。 - 半導体素子が実装され、金属からなる基台に実装されるサブマウントであって、
基板と、
前記基板の第一表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第一被覆層と、
前記基板の、前記第一表面とは反対側に位置する第二表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第二被覆層と、
を備え、
前記第二被覆層の厚さが、前記第一被覆層の厚さよりも小さく、
前記第二被覆層の熱膨張率をCTE 2 (1/K)、前記第一被覆層の熱膨張率をCTE 1 (1/K)としたとき、CTE 2 がCTE 1 よりも小さく、
前記半導体素子が実装される側が前記第一被覆層側であって、室温において前記第二被覆層側に凸に反っている
ことを特徴とするサブマウント。 - 前記第二被覆層の熱膨張率をCTE2(1/K)、前記第一被覆層の熱膨張率をCTE1(1/K)、前記基板の熱膨張率をCTEsub(1/K)としたとき、CTE1及びCTE2はCTEsubより2倍以上大きく、
前記第一被覆層の被覆面積をS1、前記第一被覆層の厚さをT1、前記第二被覆層の被覆面積をS2、前記第二被覆層の厚さをT2としたときに、下記式
CTE1×S1×T1>CTE2×S2×T2
の関係が成り立つ
ことを特徴とする請求項4に記載のサブマウント。 - 半導体素子が実装され、金属からなる基台に実装されるサブマウントであって、
基板と、
前記基板の第一表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第一被覆層と、
前記基板の、前記第一表面とは反対側に位置する第二表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第二被覆層と、
を備え、
前記第二被覆層の熱膨張率をCTE2(1/K)、前記第一被覆層の熱膨張率をCTE1(1/K)としたとき、CTE2がCTE1よりも小さく、
前記半導体素子が実装される側が前記第一被覆層側であって、室温において前記第二被覆層側に凸に反っている
ことを特徴とするサブマウント。 - 前記第二被覆層の熱膨張率をCTE2(1/K)、前記第一被覆層の熱膨張率をCTE1(1/K)、前記基板の熱膨張率をCTEsub(1/K)としたとき、CTE1及びCTE2はCTEsubより2倍以上大きく、
前記第一被覆層の被覆面積をS1、前記第一被覆層の厚さをT1、前記第二被覆層の被覆面積をS2、前記第二被覆層の厚さをT2としたときに、下記式
CTE1×S1×T1>CTE2×S2×T2
の関係が成り立つ
ことを特徴とする請求項6に記載のサブマウント。 - 半導体素子が実装され、金属からなる基台に実装されるサブマウントであって、
基板と、
前記基板の第一表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第一被覆層と、
前記基板の、前記第一表面とは反対側に位置する第二表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第二被覆層と、
を備え、
前記第二被覆層の熱膨張率をCTE2(1/K)、前記第一被覆層の熱膨張率をCTE1(1/K)、前記基板の熱膨張率をCTEsub(1/K)としたとき、CTE1及びCTE2はCTEsubより2倍以上大きく、
前記第一被覆層の被覆面積をS1、前記第一被覆層の厚さをT1、前記第二被覆層の被覆面積をS2、前記第二被覆層の厚さをT2としたときに、下記式
CTE1×S1×T1>CTE2×S2×T2
の関係が成り立ち、
前記半導体素子が実装される側が前記第一被覆層側であって、室温において前記第二被覆層側に凸に反っている
ことを特徴とするサブマウント。 - 前記第二被覆層は、格子状または縞状のパターンで形成されている
ことを特徴とする請求項1〜3、5、7、8のいずれか一つに記載のサブマウント。 - 前記基板は、窒化アルミニウム、アルミナ、べリリア、窒化ホウ素、ダイヤモンド、炭化ケイ素、窒化ケイ素、二酸化ケイ素、ジルコニアの少なくともいずれか一つを含む
ことを特徴とする請求項1〜9のいずれか一つに記載のサブマウント。 - 前記第一被覆層及び前記第二被覆層の少なくとも一部が金属層で構成されている
ことを特徴とする請求項1〜10のいずれか一つに記載のサブマウント。 - 前記金属層の少なくとも一部が厚さ20μm〜200μmの銅を含む層で構成されている
ことを特徴とする請求項11に記載のサブマウント。 - 請求項1〜12のいずれか一つに記載のサブマウントと、
前記サブマウントの前記第一被覆層に実装された半導体素子と、を備える
ことを特徴とする半導体素子実装サブマウント。 - 請求項1〜12のいずれか一つに記載のサブマウントと、
前記サブマウントの前記第二被覆層に実装された半導体素子と、を備える
ことを特徴とする半導体素子実装サブマウント。 - 前記半導体素子の主材料がヒ化ガリウム又はリン化インジウムである
ことを特徴とする請求項13または14に記載の半導体素子実装サブマウント。 - 請求項13〜15のいずれか一つに記載の半導体素子実装サブマウントと、
前記半導体素子実装サブマウントを収容する筐体と、
前記半導体素子実装サブマウントが実装された、金属からなる基台と、を備える
ことを特徴とする半導体素子モジュール。 - 前記基台は、前記筐体の底板部を構成している
ことを特徴とする請求項16に記載の半導体素子モジュール。
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