JP5075165B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、半導体素子を搭載するサブマウント部を備えた半導体装置に関する。
図４（Ａ）及び（Ｂ）は従来の半導体装置の一例を示す説明図である。
図４（Ａ）及び（Ｂ）に示すように、従来の半導体装置５０は、レーザダイオード等の半導体素子５１と、半導体素子５１を搭載するサブマウント部５２とを有する。
図４（Ａ）に示す従来例１では、サブマウント部５２は、半導体素子５１の裏面に接合された中間基板５３と、中間基板５３の裏面に接合され、中間基板５３よりもサイズの大きいサブマウント基板５４とからなる。
半導体素子５１の裏面は金（Ａｕ）メッキ５１ａ等で被覆され、金（Ａｕ）−スズ（Ｓｎ）等の半田５５により中間基板５３に接合されている。
中間基板５３の裏面は、金（Ａｕ）−スズ（Ｓｎ）等の半田５６によりサブマウント基板５４に接合されている。
図４（Ｂ）に示す従来例２では、サブマウント部５２は、半導体素子５１の裏面に金（Ａｕ）−スズ（Ｓｎ）等の半田５６により直接接合されたサブマウント基板５４からなる。
従来の半導体装置５０では、半導体素子５１とサブマウント部５２との間で大きな応力や反りが発生するのを防止するため、半導体素子５１の構成材料の線膨張係数と従来例１の中間基板５３や従来例２のサブマウント基板５４の構成材料の線膨張係数とが略等しくなるような材料が選択される。
従来例１では、例えば半導体素子５１の構成材料として、線膨張係数５．９×１０-6（1/K）のガリウムヒ素（ＧａＡｓ）が用いられる場合、サブマウント部５２の中間基板５３の構成材料は、線膨張係数６．０×１０-6（1/K）の銅タングステン（ＣｕＷ）が用いられる（例えば、特許文献１参照）。
また、従来例２では、例えば半導体素子５１の構成材料として、線膨張係数４．５×１０-6（1/K）のインジウムリン（InP）が用いられる場合や、線膨張係数４．８×１０-6（1/K）のシリコン（Ｓｉ）が用いられる場合、サブマウント部５２のサブマウント基板５４の構成材料は、線膨張係数４．５×１０-6（1/K）の窒化アルミニウム（ＡｌＮ）が用いられる（例えば、特許文献２参照）。
特開２００６−３４４７４３号公報 特許第２５６６３４１号公報
従来例１では、サブマウント部５２は中間基板５３とサブマウント基板５４の２層からなるため、部品点数が多く、製造時間がかかるという課題があった。また、異種材料を接合するためサブマウント部５２自体にも反りが発生しやすく、それを抑えて製造するには特別な技術が必要であった。
また、中間基板５３に高価な銅タングステン（ＣｕＷ）を用いているので、製造コストが高くなるという課題があった。
従来例２では、例えば、半導体素子５１の構成材料として、ガリウムヒ素（ＧａＡｓ）が用いられる場合、サブマウント部５２のサブマウント基板５４の構成材料として、窒化アルミニウム（ＡｌＮ）を用いると、それぞれの構成材料の線膨張係数に差があるため、大きな応力や反りが発生し、ジャンクションダウンの配置で半導体素子５１をボンディングすると、半導体素子の信頼性が低下するという不具合が生じる。
そのため、サブマウント基板５４に半導体素子５１をボンディングする場合は、放熱に不利なジャンクションアップの配置とするか、サブマウント基板５４の線膨張係数が、半導体素子５１の線膨張係数と略同一であるものに限定されるという課題があった。
なお、特許文献１には、サブマウント部の第１層として、セラミックの表面に金（Ａｕ）メッキ等の金属被覆層を形成している点が開示されている。
しかし、この金属被覆層は、半導体素子との電気的接続、ワイヤボンディング、半田による接合等を目的として被覆されたものであり、厚くても５μｍ程度であり、応力緩和や反りの低減を目的として被覆されたものではない。
本発明は、上記課題を解決するためになされたものであり、半導体装置の特性向上、製造時間の短縮化、製造コストの低減を図ることができ、かつ半導体素子及びサブマウント基板に用いることができる構成材料の選択性を広げることが可能な半導体装置を提供することを目的とする。
本発明の半導体装置は、半導体素子と、当該半導体素子を搭載するサブマウント部を備えた半導体装置において、
前記サブマウント部は、前記半導体素子と線膨張係数の異なるサブマウント基板と、当該サブマウント基板の表面及び裏面に、前記サブマウント部の線膨張係数が前記半導体素子の線膨張係数に略等しくなるような厚さで被覆された被覆層とからなる、
ことを特徴とするものである。
前記被覆層は、金属メッキで形成されていてもよい。
前記半導体素子はガリウムヒ素（ＧａＡｓ）で作られ、前記サブマウント基板は、窒化アルミニウム（ＡｌＮ）で作られ、前記被覆層は、銅（Ｃｕ）メッキで作られていてもよい。
本発明の半導体装置によれば、次のような優れた効果を奏する。
（１）サブマウント部がサブマウント基板だけからなるので、部品点数が少なく、製造時間が短縮され、特別な技術も必要としない。
（２）高価な銅タングステン（ＣｕＷ）等の中間基板が不要であるので、製造コストを低減できる。
（３）半導体素子及びサブマウント基板に用いられる構成材料の線膨張係数に差があっても、サブマウント基板の表面及び裏面に被覆層が所定の厚さで被覆されていることにより、サブマウント部の線膨張係数が半導体素子の線膨張係数に略等しくなるように調整されるので、応力緩和や反り（素子の変形）の低減を図ることができる。その結果、半導体素子及びサブマウント基板に用いることができる構成材料の選択性を広げることが可能となる。
本発明の実施形態例に係る半導体装置を示す説明図である。 被覆層の厚さ（横軸）に対する線膨張係数（縦軸）を示すグラフである。 サブマウント基板の厚さ（横軸）に対する最適な被覆層の厚さ（縦軸）を示すグラフである。 （Ａ）及び（Ｂ）は従来の半導体装置の一例を示す説明図である。
以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施形態例に係る半導体装置を示す説明図である。
図１に示すように、本発明の実施形態例に係る半導体装置１は、レーザダイオード等の半導体素子２と、半導体素子２を搭載するサブマウント部３とを有する。
半導体素子２の裏面は金（Ａｕ）メッキ２ａ等で被覆され、金（Ａｕ）−スズ（Ｓｎ）等の半田２ｂによりサブマウント部３に接合されている。
サブマウント部３は、サブマウント基板４と、サブマウント基板４の表面及び裏面に被覆された第１の被覆層５及び第２の被覆層６とからなる。
サブマウント基板４は、半導体素子２よりも線膨張係数の小さい材料で作られている。
また、第１の被覆層５及び第２の被覆層６は、例えば金属メッキで形成されており、サブマウント部３の線膨張係数が半導体素子２の線膨張係数に略等しくなるような厚さを備えている。第１の被覆層５及び第２の被覆層６は、サブマウント基板４の反りを防ぐため、略同一の厚さであることが好ましい。
例えば、半導体素子２の構成材料として、線膨張係数５．９×１０-6（1/K）のガリウムヒ素（ＧａＡｓ）が用いられ、サブマウント基板４の構成材料として線膨張係数４．５×１０-6（1/K）の窒化アルミニウム（ＡｌＮ）が用いられる場合、それぞれの構成材料の線膨張係数に差があるため、そのまま接合すると大きな応力や反りが発生するという不具合が生じる。
そこで、本発明の実施形態例に係る半導体装置１では、サブマウント基板４の表面及び裏面に、例えば線膨張係数１７．０×１０-6（1/K）の銅メッキからなる第１の被覆層５及び第２の被覆層６が所定の厚さで被覆されている。これによって、サブマウント部３の線膨張係数が半導体素子２の線膨張係数に略等しくなるように調整され、応力緩和や反りの低減を図ることができる。
なお、サブマウント部３の裏面は、ヒートシンク等の放熱部材（図示せず）に接合されている。
本発明者は厚さ０．３７ｍｍの窒化アルミニウム（ＡｌＮ）のサブマウント基板４を用意して、Ｃｕメッキの第１の被覆層５及び第２の被覆層６のそれぞれの厚さを１０μｍから７０μｍに変化させた時のサブマウント部３の長手方向及び幅方向の線膨張係数を測定する実験を行った。
図２は、その実験結果であり、被覆層の厚さ（横軸）に対する線膨張係数（縦軸）を示すグラフである。ここで、実線はサブマウント部３の幅方向の線膨張係数、点線はサブマウント部３の長手方向の線膨張係数、一点鎖線は窒化アルミニウム（ＡｌＮ）の線膨張係数、二点鎖線はガリウムヒ素（ＧａＡｓ）の線膨張係数である。
図２から、Ｃｕメッキの第１の被覆層５及び第２の被覆層６のそれぞれの厚さを４０μｍ程度にすれば、サブマウント部３の線膨張係数をガリウムヒ素（ＧａＡｓ）の半導体素子２の線膨張係数に略等しくなることがわかる。
また、本発明者は、厚さ０．２ｍｍから１．０ｍｍまでの窒化アルミニウム（ＡｌＮ）のサブマウント基板４を用意して、各厚さ毎のサブマウント基板４において、Ｃｕメッキの第１の被覆層５及び第２の被覆層６のそれぞれの厚さを１０μｍから７０μｍに変化させた時の半導体素子５１の活性層の中央部に加わる応力や、半導体素子５１の変形量を測定し、最適な被膜層の厚さを調べる実験を行った。
図３は、その実験結果であり、サブマウント基板４の厚さ（横軸）に対する最適な被覆層の厚さ（縦軸）を示すグラフである。ここで、実線は半導体素子５１の活性層の中央部に加わった応力から算出されたフォン・ミーゼス応力値、一点鎖線は素子の変形量の実験結果である。
図３より、サブマウント基板４の厚みが変化しても、活性層に加わる応力もしくは素子の変形量の観点より、Ｃｕメッキの最適な厚みを設計することができる。
特に、図３から、厚さ０．３７ｍｍの窒化アルミニウム（ＡｌＮ）のサブマウント基板４の場合、Ｃｕメッキの第１の被覆層５及び第２の被覆層６のそれぞれの厚さを４０μｍ程度にすれば、フォン・ミーゼス応力及び素子の変形量が最適（最低）になることがわかる。
本発明の実施形態例に係る半導体装置１によれば、サブマウント部３がサブマウント基板４だけからなるので、部品点数が少なく、製造時間が短縮され、特別な技術も必要としない。
また、高価な銅タングステン（ＣｕＷ）等の中間基板が不要であるので、製造コストを低減できる。
さらに、半導体素子２及びサブマウント基板４に用いられる構成材料の線膨張係数に差があっても、サブマウント基板４の表面及び裏面に被覆層５，６が所定の厚さで被覆されていることにより、サブマウント部３の線膨張係数が半導体素子２の線膨張係数に略等しくなるように調整されるので、応力緩和や反り（素子の変形）の低減を図ることができる。その結果、半導体素子２及びサブマウント基板４に用いられる構成材料の選択性を広げることが可能となる。
本発明は、上記実施の形態に限定されることはなく、特許請求の範囲に記載された技術的事項の範囲内において、種々の変更が可能である。
例えば半導体素子２の構成材料としてガリウムヒ素（ＧａＡｓ）が用いられているが、これに限らず、例えばシリコン（Ｓｉ）が用いられ、サブマウント基板４としてシリコン（Ｓｉ）よりも線膨張係数が小さい構成材料が用いられる場合にも適用できる。
また、サブマウント基板４、第１の被覆層５及び第２の被覆層６の構成材料や厚さの数値は例示であり、これに限定されるものではない。
本発明は、半導体素子を搭載するサブマウント部を備えた半導体装置に利用される。
１：半導体装置
２：半導体素子
３：サブマウント部
４：サブマウント基板
５：第１の被覆層
６：第２の被覆層

Claims (3)

  1. 半導体素子と、当該半導体素子を搭載するサブマウント部を備えた半導体装置において、
    前記サブマウント部は、前記半導体素子と線膨張係数の異なるサブマウント基板と、当該サブマウント基板の表面及び裏面に、前記サブマウント部の線膨張係数が前記半導体素子の線膨張係数に略等しくなるような厚さで被覆された被覆層とからなる、
    ことを特徴とする半導体装置。
  2. 前記被覆層は、金属メッキで形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体素子はガリウムヒ素（ＧａＡｓ）で作られ、
    前記サブマウント基板は、窒化アルミニウム（ＡｌＮ）で作られ、
    前記被覆層は、銅（Ｃｕ）メッキで作られている、
    ことを特徴とする請求項２に記載の半導体装置。
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