KR101557431B1 - 반도체 장치를 위한 서브 마운트를 구비한 반도체 유닛 - Google Patents

반도체 장치를 위한 서브 마운트를 구비한 반도체 유닛 Download PDF

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이고르 베리셰프
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아이피지 포토닉스 코포레이션
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Abstract

반도체 유닛은 서브 마운트 및 서브 마운트와 결합된 칩을 포함한다. 서브 마운트는 베이스 및 베이스와 칩 사이에 복수의 층들로 구성된다. 층들 중 하나인 열-방출 및 전기-전도성의 은(Ag) 층은 베이스 상부에 배치된다. 은(Ag) 층의 두께는 서브 마운트의 누적 열팽창계수가 실질적으로 칩의 열팽창계수와 매치되도록 선택된다. 칩의 활성영역과 결합되는 것은 탄성 가단성 재료로 만들어진 스트레스-덤핑 층이다.

Description

반도체 장치를 위한 서브 마운트를 구비한 반도체 유닛 {SEMICONDUCTOR UNIT WITH SUBMOUNT FOR SEMICONDUCTOR DEVICE}
본 발명은 서브 마운트를 포함하는 반도체 유닛에 관한 것으로, 보다 상세하게는 반도체 장치를 지지하는 서브 마운트에 관한 것이다.
도 1은 단순화된 일반적인 반도체 유닛을 도시한 것으로, 반도체 유닛은 도 1에 도시된 것처럼 서브 마운트(submount) 상에 실장된 반도체 장치(8)를 갖는다. 서브 마운트(1)는 세라믹 기판과 같은 베이스(base)(2), 일반적으로 수 마이크론(microns)의 두께를 갖는 비교적 두꺼운 열전도 및 전기전도성 층(thermo- and electro-conducting layer)(4), 및 솔더 층(solder layer)(6)을 포함한다. 층(4)은 화살표로 표시된 것과 같이, 반도체 장치 또는 칩(8)의 사용 동안 생성되는 열을 방출하도록(spread out) 구성된다. 일반적으로, 층(4)은 주로 반도체 유닛의 비효율적인 비용을 초래하는 금(gold)으로 형성된다.
층(4)은 중요한 두 가지 기능을 갖는다. 기능 중 하나는 칩의 동작으로부터 열을 방출하는 동안 베이스(2)와 칩(8)을 고정(bonding)하는 것을 포함한다. 다른 기능은 당업자에게 알려진 바와 같이 접촉부들 사이에 전기전도성을 제공하는 것을 포함한다.
칩(8)이 동작하는 동안 도달되는 온도들은 일반적으로 높다. 베이스(2)의 열전도성은 인접하는 금(Au)으로 된 금속층(4) 중 하나의 열전도성보다 낮아서, 순환하는 온도의 변화들은 장치(7)에 실질적인 스트레스를 유발한다. 이 스트레스들은 장치(7)의 신뢰성을 낮출 수 있다.
도 1로 돌아가서, 일반적으로 전기 회로망(electrical circuitry)은 전류가 양 전위에서 금(Au) 층(4)과 P-N 접합을 통해 음 전위로 흐르도록 한다. 층(4)의 저항이 낮을수록, 열 저항이 줄어들고 칩의 에너지 전환 효율(power conversion efficiency; PCE)은 증가한다.
전극 금(Au) 층(4)은 유닛이 동작하는 동안 생성된 열을 표면의 일부로 방출하고 베이스(2)를 통해 히트 싱크(heat sink)를 향하도록 열을 안내함으로써, 상승된 온도들을 조절하는 기능을 한다. 그러나, 금(Au) 층(4)의 열전도성 및 전기전도성 표면은 매우 작아서 열 방출 처리를 지연한다. 게다가, 금(Au) 층의 전기 비저항(electrical resistivity)은 상당하다(appreciable).
따라서, 비용 효율적인 반도체 유닛을 제조하는 것이 요구된다.
또한, 유닛의 제조 및 동작 시에 생성되는 열을 효율적으로 방출할 수 있는 여기에 개시된 형태의 반도체 유닛을 구성하는 것이 요구된다.
또한, 높은 에너지 전환 효율(PCE)을 갖는 여기에 개시된 형태의 반도체 유닛을 구성하는 것이 요구된다.
또한, 열적 효율성과 낮은 제조 단가에 의해 구별된 반도체 유닛을 제조하는 공정을 제공하는 것이 요구된다.
상기의 연결된 요구들은 아래에 개시되는 반도체 유닛과 그 유닛을 구성하는 방법으로 이루어진다. 본 발명의 핵심적인 특징들 중 하나에 따르면, 통상적으로 비교적 두꺼운 금(Au) 층은 실질적으로 은(Ag) 층으로 대체된다. 은(Ag) 층의 사용은 실질적인 비용 절약과 특성 및 열 로딩의 감소에 따른 반도체 유닛의 신뢰성의 향상을 가져오며, 이들 모두는 높은 에너지 전환 효율(PCE)을 이끈다.
일반적으로 반도체 유닛의 서브 마운트를 구성하는 다른 층들의 재료들은 각각 서로로부터 다른 그리고 칩을 제조하는 데에 사용되는 재료들로부터 다른 열팽창계수(coefficients of thermal expansion; CTE)를 갖는다. 규칙에 따르면, 반도체 유닛들의 베이스는 은(Ag) 층의 하나의 열팽창계수보다 더 낮은 열팽창계수를 갖는다. 따라서, 서브 마운트의 층들은 그들의 누적된 열팽창계수가 실질적으로 칩의 재료의 열팽창계수와 매치되도록 구성될 수 있다. 이러한 조건이 형성되면, 기계적 스트레스의 생성은 현저하게 최소화된다.
스트레스를 최소화하도록 구성된 본 발명의 일 실시예에 따르면, 발명 유닛은 전기도금(electroplating)과 같은 알려진 어느 공정으로 베이스 상부에 배치된 조절된 두께의 은(Ag) 층을 갖도록 구성된다. 요구되는 은(Ag) 층의 두께는 서브 마운트의 누적된 열팽창계수가 칩을 구성하도록 사용되는 재료 중 하나와 실질적으로 매치되도록 결정된다.
다른 실시예는 칩과 은(Ag) 층 사이에 배치된 플라스틱/가단성 (plastic/malleable) 재료의 층을 포함한다. 소프트한 재료의 층은 은(Ag) 층의 두께가 임의적(arbitrary)이더라도 칩 상에 기계적 스트레스를 줄일 수 있도록 구성된다. 물론, 양 기술들은 조합될 수 있다.
본 명세서에 포함되어 있음.
개시된 유닛의 상기의 특징들과 다른 특징들 및 이점들은 다음의 도면과 함께 다음의 상세한 설명으로부터 자명해질 것이다.
도 1은 종래의 반도체 유닛 구성들을 나타내는 개략도이다.
도 2는 개시된 유닛의 개략도이다.
도 3은 도 2의 변형된 유닛의 개략도이다.
도 4는 도 3의 유닛 일부의 사시도이다.
이하 상세한 설명은 개시된 구성들을 상세하게 나타낼 것이다. 도면들은 실제의 크기와는 다를 수 있고, 반도체 산업의 당업자에 잘 알려진 추가의 층들은 표현하지 않는다. "결합"이라는 표현 및 이와 유사한 표현들은 반드시 직접적이고 매개없는 연결들을 의미하지 않으며, 중간 요소들을 통한 연결들을 또한 포함한다.
도 2는 서브 마운트(10) 및 칩(20)을 포함하는 반도체 유닛의 개시된 구성 중 하나의 구조를 보여준다. 칩(20)은 고출력 레이저 다이오드 LED(light emitting diode)와 같은 2-터미널 장치, 트랜지스터와 같은 3-터미널 장치, 예를 들어 홀 효과(Hall effect) 센서를 포함하는 4-터미널 반도체 장치 및 IC칩과 같은 멀티-터미널 반도체 장치들로부터 선택될 수 있다. 서브 마운트(10)는 베이스(12), 베이스(12) 상에 배치되고 열 및 전기 방출기로서 사용되는 두꺼운 은(Ag) 층(14), 및 얇은 하드 솔더 층(18)을 포함한다. 은(Ag) 층(14)은 전기 도금 등과 같은 다양한 기술들에 의해 증착될 수 있고, 다양한 크기 및 모양을 가질 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 은(Ag) 층(14)은 베이스(12) 상에 적어도 칩(20)의 길이만큼 연속적으로 연장할 수 있다. 은(Ag)의 사용은 종래의 금(Au)을 사용하는 것에 비해 반도체 유닛 전체의 비용을 효과적으로 줄일 수 있다.
은(Ag) 층(14)은 개시된 유닛의 비용 효율성을 제공할 뿐 아니라 최적의 열적, 전기적 효율을 제공한다. 은의 열전도성은 금의 열전도성보다 더 높으며, 전기 비저항은 더 낮다. 알려진 바와 같이, 열전도성 표면은 재료의 특징이다. 따라서, 칩(20)이 활성영역(active zone)(16)으로 사용될 때, 생성된 열은 도 1에 도시된 금(Au) 층(2)의 표면(A1)보다 더 넓게 은(Ag) 층의 표면(A2)으로 퍼진다. 그러므로 열이 히트 싱크(heat sink)로 전환되는 베이스(12)의 영역(미도시)은 종래 기술을 표현한 도 1의 베이스(2)의 영역보다 더 크다. 실제로, 동일한 조건에서의 은(Ag) 층(14)의 표면(A1)은 열전도성이 금속들 중에 가장 높아서 실제적으로 어느 금속의 열 방출 표면보다 더 크다. 이 실험은 20 마이크론 두께의 은(Ag) 층이 비슷한 두께를 갖는 도 1의 금(Au) 층에 비해 p-n 접합의 온도를 대략 10도로 감소시킨다는 것을 보여준다. 따라서, 개시된 칩(20)의 신뢰성은 현저하게 증가된다.
증착된 열-방출 및 전기 전도성 은(Ag) 층(14)의 두께는 서브 마운트 부품들 및 칩(20)의 재료들의 열팽창계수와 직접적으로 연관되므로 조절되어야 한다. 동시에, 서브 마운트(10)의 누적된 열팽창계수가 실질적으로 칩(2)의 재료 중 하나와 매치되어, 개시된 장치(20)에 영향을 주는 기계적 스트레스는 실질적으로 감소될 수 있다. 다음의 수식은 은(Ag) 층의 두께의 결정을 객관적으로 특정한다.
Figure 112014052063511-pat00001
K는 열팽창계수이고, D는 서브 마운트(10)의 어느 주어진 층의 두께이다. 따라서, 개별의 물질들의 열팽창계수를 알면, 서브 마운트 층들 각각의 두께로 제공되는 은(Ag)의 두께를 결정하기 수월하다. 다음의 예시를 고려해보자.
은(Ag)의 열팽창계수는 19.5, 예를 들어 질화 알루미늄(AlN)으로 형성된 베이스(12)의 열팽창계수는 4.5, 및 칩(20)의 예시적 물질인 갈륨 비소(GaAs)의 열팽창계수는 5.8이다. 베이스 층(12)의 두께(D)는 300 마이크론으로 가정한다. 그에 따라, 은(Ag) 층(14)의 두께는 서브 마운트(10)의 누적된 열팽창계수가 5.8이 되도록 선택되어야 한다. 상기에 개시된 수식을 이용하면, 은(Ag) 층(14)은 다음의 두께(X)를 가져야 한다.
Figure 112014052063511-pat00002
은(Ag) 층은 대략 28 마이크론의 두께를 갖는다. 따라서 주어진 예시에서, 28 마이크론 두께의 은(Ag) 층은 칩(20) 상에 동작하면서 최소의 기계적 스트레스를 제공한다.
도 3은 다른 스트레스-감소 기술을 도시한다. 도 2에 도시된 층들에 더하여 서브 마운트(10)는 칩(20)과 솔더(18) 사이에 위치된 탄성의 전기 전도성 물질의 소프트 플레이트 층(soft plating layer)(22)을 구비한다. 층(22)은 예를 들어 순수한 금(Au)일 수 있다.
도 4는 솔더(18)에 대면하는 텍스쳐 표면(textured surface)(24)을 갖는 플라스틱 층(22)의 예시적 구성을 도시한다. 표면(24)의 패턴은 한정되지 않으며, 예를 들어 원동형, 피라미드형, 삼각형 및 다른 규칙적, 불규칙적인 모양의 돌출부들을 포함할 수 있으며, 돌출부들은 그들 사이에 각각의 밸리들(valleys)을 정의하도록 서로로부터 이격된다. 솔더링(soldering) 후에 유닛이 냉각됨에 따라, 스트레스에 영향을 받는 탄성 재료는 변형된다. 그에 따라, 층(22)은 칩(20)을 기계적 스트레스로부터 보호하는 스트레스-덤핑 장벽(stress-dumping barrier)으로써 구성된다. 스트레스-덤핑 층(22)의 사용은 칩 설계자가 은(Ag) 층(14)의 임의적 두께를 가질 수 있도록 한다. 물론, 그 두께가 개시된 바에 따라 결정되는 은(Ag) 층(14) 및 탄성 플레이트(22)의 조합은 개시된 유닛을 제조하는 데에 또한 사용될 수 있다.
요약하면, 세라믹, 금속 및 다른 적절한 재료들로 만들어질 수 있는 서브 마운트 상에 배치된 두꺼운 은(Ag) 층은 여기에 개시된 형태의 반도체 유닛의 제조 비용을 현저히 감소시킨다. 또한, 은(Ag) 층의 두께가 수식에 따라 결정되면, 칩(20)은 가열/냉각 제조 공정 동안에 생성되는 기계적 스트레스로부터 보호될 수 있다. 그 결과, 특정적으로 구성된 소프트 층은 은(Ag) 층이 임의의 두께를 갖더라도 기계적 스트레스를 또한 크게 감소시키기에 충분할 수 있다.
본 발명은 여기에 개시된 특정의 구성들로 제한되지 않는다. 도시되고 개시된 구체적 구조들 및 구성들로부터의 변형은 당업자에게 제안될 수 있으며, 다음의 청구범위에 정의된 바에 따라 본 발명의 범위를 벗어나지 않는 범위 내에서 사용될 수 있다.

Claims (13)

  1. 베이스;
    베이스로부터 이격된 칩;
    베이스 상부에 배치되고 칩과 결합되는 열-방출 및 전기-전도성의 은(Ag) 층;
    은(Ag) 층과 칩 사이에 은(Ag) 층 상부에 하드 솔더(hard solder); 및
    하드 솔더 및 칩의 활성영역 사이에 탄성 가단성(elastic malleable) 재료들로 만들어지는 스트레스-덤핑 층(stress-dumping layer)를 포함하고,
    베이스 및 은(Ag) 층은 서브 마운트를 결정하는 반도체 유닛.
  2. 삭제
  3. 제 1 항에 있어서,
    은(Ag) 층은, 칩의 열팽창계수와 매치되는 누적된 열팽창계수를 갖는 베이스, 은(Ag) 및 솔더 층들을 포함하는 서브 마운트를 제공하도록 결정되는 두께를 갖도록 구성되는 반도체 유닛.
  4. 삭제
  5. 제 1 항에 있어서,
    스트레스-덤핑 층은 솔더층에 대면하는 텍스쳐 표면을 갖는 반도체 유닛.
  6. 제 5 항에 있어서,
    스트레스-덤핑 층의 텍스쳐 표면은 이격된 돌출부들로 구성되는 반도체 유닛.
  7. 제 1 항에 있어서,
    칩은 2-터미널, 3-터미널, 4-터미널 및 다중-터미널 반도체 장치들 및 이들의 조합으로 이루어진 그룹으로부터 선택되는 반도체 유닛.
  8. 제 7 항에 있어서,
    2-터미널 장치는 고출력 레이저 다이오드를 포함하는 반도체 유닛.
  9. 베이스를 제공하는 단계;
    베이스 상부에 열-방출 및 전기-전도성의 은(Ag) 층을 증착하는 단계; 및
    베이스 및 은(Ag) 층들을 상승된 온도에서 칩에 솔더링(soldering)하는 단계;를 포함하며,
    은(Ag) 층 및 칩 사이에 하드 솔더 층을 제공하는 단계; 및
    솔더 층 및 칩의 활성영역 사이에 가단성 재료의 탄성 스트레스-덤핑 층을 제공하는 단계를 더 포함하는 반도체 유닛의 제조 방법.
  10. 삭제
  11. 제 9 항에 있어서,
    칩의 열팽창계수와 매치되는 누적된 열팽창계수를 갖는 베이스, 은(Ag) 및 솔더 층들을 포함하는 서브 마운트를 제공하는 두께를 갖는 은(Ag) 층을 구성하는 단계를 더 포함하는 반도체 유닛의 제조 방법.
  12. 삭제
  13. 제 9 항에 있어서,
    칩의 활성영역과 마주보며 이격된 텍스쳐 표면을 갖는 스트레스-덤핑 층을 제공하는 단계를 더 포함하는 반도체 유닛의 제조 방법.
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